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WO2023248430A1 - 電流検出装置、及び電流検出方法 - Google Patents

電流検出装置、及び電流検出方法 Download PDF

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Publication number
WO2023248430A1
WO2023248430A1 PCT/JP2022/025113 JP2022025113W WO2023248430A1 WO 2023248430 A1 WO2023248430 A1 WO 2023248430A1 JP 2022025113 W JP2022025113 W JP 2022025113W WO 2023248430 A1 WO2023248430 A1 WO 2023248430A1
Authority
WO
WIPO (PCT)
Prior art keywords
reset
signal
output
current
switching element
Prior art date
Application number
PCT/JP2022/025113
Other languages
English (en)
French (fr)
Inventor
亮 夏木
Original Assignee
新電元工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新電元工業株式会社 filed Critical 新電元工業株式会社
Priority to PCT/JP2022/025113 priority Critical patent/WO2023248430A1/ja
Priority to JP2022579965A priority patent/JP7309088B1/ja
Priority to CN202280048795.6A priority patent/CN117677854A/zh
Publication of WO2023248430A1 publication Critical patent/WO2023248430A1/ja

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Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R15/00—Details of measuring arrangements of the types provided for in groups G01R17/00 - G01R29/00, G01R33/00 - G01R33/26 or G01R35/00
    • G01R15/14—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks
    • G01R15/18—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks using inductive devices, e.g. transformers

Definitions

  • the present invention relates to a current detection device and a current detection method.
  • the present invention has been made to solve the above problems, and its purpose is to provide a current detection device and a current detection method that can be simplified in configuration.
  • one aspect of the present invention includes a plurality of sets of a first switching element and a second switching element connected in series, and a current flows into an inverter section that generates a multi-phase alternating current signal.
  • a current detection device that detects a current, the plurality of first Rogowski coils each having a one-to-one correspondence with the first switching element and detecting the current flowing through the first switching element; a plurality of second Rogowski coils that correspond one-to-one to the second switching element and detect the current flowing through the second switching element; a plurality of first integrating circuits, each having a reset function and integrating the output of the first Rogowski coil to output a first detection signal; 1, a plurality of second integration circuits that have a reset function and that integrate the output of the second Rogowski coil and output a second detection signal; and the first detection signal and the second detection signal.
  • a detection processing unit that detects a current flowing through the inverter unit based on the above, and a first unit that resets the plurality of first integrating circuits during a first period in which all of the first switching elements are in a non-conducting state.
  • a first reset output section that outputs a reset signal; and a second reset output section that outputs a second reset signal that resets the plurality of second integration circuits during a second period when all the second switching elements are in a non-conducting state.
  • the first reset output section is configured such that all of the plurality of first integrating circuits are in a reset state during a part of the first period.
  • the second reset output unit outputs the second reset signal so that all of the plurality of second integration circuits are in a reset state during a part of the second period. may be output.
  • the current detection device described above includes a timing generation unit that generates a reset timing for the first integration circuit and a reset timing for the second integration circuit
  • the first reset output unit includes: Based on the reset timing of the first integrating circuit generated by the timing generation section, the first reset signal is outputted so that all of the plurality of first integrating circuits are in a reset state, and the second reset output is outputted.
  • the unit may output the second reset signal so that all of the plurality of second integration circuits are in a reset state based on the reset timing of the second integration circuit generated by the timing generation unit.
  • the current detection device described above includes a control unit that controls switching of the first switching element and the second switching element, and the control unit includes the timing generation unit. You can.
  • the timing generating section determines the reset timing of the first integrating circuit based on a control signal of the first switching element corresponding to the plurality of phases.
  • the control signal may include a logic circuit that generates a reset timing of the second integrating circuit based on a control signal of the second switching element corresponding to the plurality of phases.
  • one aspect of the present invention provides a current detection system that includes a plurality of sets of first switching elements and second switching elements connected in series, and detects current flowing through an inverter unit that generates AC signals of multiple phases.
  • the method includes first detection by each of a plurality of first integration circuits integrating an output of a first Rogowski coil that detects a current flowing through the first switching element corresponding to each of the plurality of phases.
  • a first integration step that outputs a signal
  • each of the plurality of second integration circuits integrates the output of a second Rogowski coil that detects the current flowing through the second switching element corresponding to each of the plurality of phases.
  • a second integration step of outputting a second detection signal a detection processing step of a detection processing section detecting a current flowing through the inverter section based on the first detection signal and the second detection signal; a first reset output step in which a first reset output unit outputs a first reset signal for resetting the plurality of first integrating circuits during a first period when all the first switching elements are in a non-conducting state; a second reset output step in which the second reset output section outputs a second reset signal for resetting the plurality of second integration circuits during a second period when all the second switching elements are in a non-conducting state;
  • the current detection device resets the plurality of first integrating circuits corresponding to the plurality of first Rogowski coils during the first period when all the first switching elements are in a non-conducting state. 1 reset signal, and during a second period when all the second switching elements are in a non-conducting state, a second reset signal that resets the plurality of second integration circuits corresponding to the plurality of second Rogowski coils is outputted. Output. Therefore, the current detection device can share the reset signal for the plurality of first integrating circuits, and can also share the reset signal for the plurality of second integrating circuits. In this way, since the reset signal can be shared by two systems, the configuration of the current detection device can be simplified.
  • FIG. 1 is a block diagram showing an example of a motor control device according to the present embodiment. It is a block diagram showing an example of a current detection part in this embodiment. It is a circuit diagram showing an example of an integrating circuit in this embodiment.
  • FIG. 3 is a diagram illustrating a process of generating a composite signal in this embodiment. It is a flowchart which shows an example of the detection process of the output current of the current detection apparatus by this embodiment. It is a figure which shows an example of the generation process of the reset signal of the 1st integration circuit in this embodiment. 7 is a flowchart illustrating an example of timing generation of a reset signal of the first integrating circuit according to the present embodiment.
  • FIG. 7 is a flowchart illustrating an example of timing generation of a reset signal of the second integrating circuit according to the present embodiment. It is a figure which shows the modification of the timing generation part in this embodiment.
  • FIG. 1 is a block diagram showing an example of a motor control device 1 according to this embodiment.
  • the motor control device 1 includes a DC power supply 2, a smoothing capacitor 4, a current detection device 10, an inverter section 20, and a motor control section 30. Further, the motor control device 1 is connected to the motor 3.
  • the DC power source 2 is, for example, a battery, and supplies DC power to the motor control device 1.
  • the motor 3 is, for example, a three-phase brushless motor driven by a sine wave, and is driven by AC signals (U-phase signal, V-phase signal, W-phase signal) supplied as a drive signal from the inverter section 20 of the motor control device 1. Ru.
  • the smoothing capacitor 4 is connected between a power line L1 connected to the positive terminal of the DC power supply 2 and a ground line L2 connected to the negative terminal of the DC power supply 2, and receives the DC voltage supplied from the DC power supply 2. Smooth.
  • the inverter unit 20 generates AC signals (U-phase signal, V-phase signal, W-phase signal) that drive the motor 3 based on the control of the motor control unit 30.
  • the inverter section 20 includes switching elements 21-1 to 21-3 and switching elements 22-1 to 22-3. By switching the switching elements 21-1 to 21-3 and the switching elements 22-1 to 22-3, the inverter unit 20 generates, for example, a three-phase sine wave current signal with a phase shift of 120 degrees as a drive signal. generate.
  • the switching elements 21-1 to 21-3 correspond to a high arm that is an upper switching element (first switching element), and when indicating an arbitrary upper switching element included in the inverter section 20. , or unless otherwise specified, it will be described as the switching element 21.
  • switching elements 22-1 to 22-3 correspond to the lower switching element (second switching element), which is the lower arm, and when indicating any lower switching element included in the inverter section 20, or especially If not distinguished, it will be described as the switching element 22.
  • the switching element 21 and the switching element 22 are connected in series between the power line L1 and the ground line L2, and form a full bridge circuit. Furthermore, the switching elements 21 (21-1 to 21-3) and the switching elements 22 (22-1 to 22-3) are, for example, N-type MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors).
  • the switching element 21 and the switching element 22 are turned on (conductive state) when the gate terminal (control terminal) is in the High state, and turned off when the gate terminal (control terminal) is in the Low state. state (non-conducting state).
  • the switching element 21-1 and the switching element 22-1 are connected in series between the power line L1 and the ground line L2, and constitute a full bridge circuit that generates a U-phase signal that is a U-phase drive signal.
  • the switching element 21-1 and the switching element 22-1 are switched based on the control signals (S1, S2) output from the motor control unit 30, and the switching element 21-1 and the switching element 22-1 are connected in series.
  • a U-phase signal is output from node N1 between the two.
  • the switching element 21-2 and the switching element 22-2 are connected in series between the power supply line L1 and the ground line L2, and form a full bridge circuit that generates a V-phase signal that is a V-phase drive signal.
  • the switching element 21-2 and the switching element 22-2 are switched based on the control signals (S3, S4) output from the motor control unit 30, and the switching element 21-2 and the switching element 22-2 are connected in series.
  • a V-phase signal is output from node N2 between the two terminals.
  • the switching element 21-3 and the switching element 22-3 are connected in series between the power supply line L1 and the ground line L2, and constitute a full bridge circuit that generates a W-phase signal that is a W-phase drive signal.
  • the switching element 21-3 and the switching element 22-3 are switched based on the control signals (S5, S6) output from the motor control unit 30, and the switching element 21-3 and the switching element 22-3 are connected in series.
  • a W-phase signal is output from node N3 between the two.
  • the inverter section 20 has a plurality of (for example, three) sets of the switching element 21 and the switching element 22 connected in series, and corresponds to each of the plurality of sets of the switching element 21 and the switching element 22.
  • a plurality of phase (for example, three-phase) AC signals (U-phase signal, V-phase signal, W-phase signal) having mutually different phases are generated.
  • the current detection device 10 detects the current flowing through the inverter section 20.
  • the current detection device 10 detects, for example, the output current of each phase drive signal (AC signal) generated by the inverter unit 20. Further, the current detection device 10 detects the input current from the DC power supply 2 (the input current of the inverter section 20).
  • the current detection device 10 includes Rogowski coils 11-1 to 11-3, Rogowski coils 12-1 to 12-3, and a current detection section 13.
  • the Rogowski coils 11-1 to 11-3 are air-core coils that detect the current flowing through the switching elements 21 (21-1 to 21-3), and are optional components included in the current detection device 10.
  • the Rogowski coil (first Rogowski coil) for the switching element 21 is shown, or when no particular distinction is made, it will be described as the Rogowski coil 11.
  • the Rogowski coils 12-1 to 12-3 are air-core coils that detect the current flowing through the switching elements 22 (22-1 to 22-3), and are used for any switching element 22 included in the current detection device 10.
  • the Rogowski coil second Rogowski coil
  • the Rogowski coil will be described as the Rogowski coil 12.
  • the Rogowski coil 11 detects the current flowing through the switching element 21.
  • the Rogowski coil 11-1 is arranged on a signal line connecting the drain terminal of the switching element 21-1 and the power supply line L1, and detects the current flowing through the switching element 21-1.
  • the Rogowski coil 11-2 is arranged on a signal line connecting the drain terminal of the switching element 21-2 and the power supply line L1, and detects the current flowing through the switching element 21-2.
  • the Rogowski coil 11-3 is arranged on a signal line connecting the drain terminal of the switching element 21-3 and the power supply line L1, and detects the current flowing through the switching element 21-3.
  • the Rogowski coil 12-1 is arranged on a signal line connecting the source terminal of the switching element 22-1 and the ground line L2, and detects the current flowing through the switching element 22-1.
  • the Rogowski coil 12-2 is arranged on a signal line connecting the source terminal of the switching element 22-2 and the ground line L2, and detects the current flowing through the switching element 22-2.
  • the Rogowski coil 12-3 is arranged on a signal line connecting the source terminal of the switching element 22-3 and the ground line L2, and detects the current flowing through the switching element 22-3.
  • the current detection device 10 includes the Rogowski coils 11 and 12 that correspond to each of the plurality of pairs of switching elements 21 and 22. That is, the plurality of (three) Rogowski coils 11 each correspond one-to-one to the switching element 21, and detect the current flowing through the switching element 21. Further, each of the plurality (three) Rogowski coils 12 corresponds one-to-one to the switching element 22, and detects the current flowing through the switching element 22.
  • the current detection unit 13 executes a process of detecting the current flowing through the inverter unit 20. For example, the current detection unit 13 generates a composite signal by adding a first detection signal obtained by integrating the output of the Rogowski coil 11 and a second detection signal obtained by integrating the output of the Rogowski coil 12, and adds Based on this, the output current of the alternating current signal is detected.
  • the current detection unit 13 generates a composite signal corresponding to each of the plurality of sets, and detects an output current for each AC signal having a different phase based on the composite signal. Specifically, the current detection unit 13 outputs the generated composite signal as a current signal indicating the output current of the drive signal (U-phase signal, V-phase signal, W-phase signal) of the motor 3. Note that details of the configuration of the current detection section 13 will be described later with reference to FIG. 2.
  • the motor control unit 30 is, for example, a processor including a CPU (Central Processing Unit), and controls the current detection device 10 and the motor control device 1 in an integrated manner.
  • the motor control unit 30 executes various processes by, for example, causing the CPU to execute a program stored in a storage unit (not shown).
  • the motor control unit 30 acquires a current signal indicating the output current of the drive signal (U-phase signal, V-phase signal, W-phase signal) outputted by the current detection unit 13 via the ADC, and calculates the current signal. Detect the current value.
  • the motor control unit 30 controls switching of the switching element 21 and the switching element 22 based on the current value of the detected drive signal (U-phase signal, V-phase signal, W-phase signal). Further, the motor control section 30 includes a timing generation section 31.
  • the timing generating section 31 generates reset timing for the integrating circuit 41 and the integrating circuit 42 of the current detecting section 13, which will be described later, and supplies it to the current detecting section 13. Note that details of the configuration of the timing generation section 31 will be described later with reference to FIG. 2.
  • FIG. 2 is a block diagram showing an example of the current detection section 13 in this embodiment.
  • the current detection section 13 includes integration circuits 41-1 to 41-3, integration circuits 42-1 to 42-3, a detection processing section 131, a first reset output section 132, and a second reset output section 132. and a reset output section 133.
  • the integrating circuits 41-1 to 41-3 have the same configuration, and will be described as the integrating circuit 41 when referring to an arbitrary integrating circuit corresponding to the Rogowski coil 11.
  • the integrating circuit 41 is an example of a first integrating circuit.
  • the integrating circuits 42-1 to 42-3 have the same configuration, and will be described as the integrating circuit 42 when referring to an arbitrary integrating circuit corresponding to the Rogowski coil 12.
  • the integrating circuit 42 is an example of a second integrating circuit.
  • the plurality of (three) integrating circuits 41 each have a one-to-one correspondence with the Rogowski coil 11, have a reset function, integrate the output of the Rogowski coil 11, and generate a first detection signal (detection signal UH, A detection signal VH and a detection signal WH) are output.
  • the detection signal UH, the detection signal VH, and the detection signal WH correspond to the first detection signal.
  • the plurality of (three) integrating circuits 42 each correspond one-to-one to the Rogowski coil 12, have a reset function, and integrate the output of the Rogowski coil 12 to generate a second detection signal (detection signal UL, detection signal VL, detection signal WL).
  • the detection signal UL, the detection signal VL, and the detection signal WL correspond to the second detection signal.
  • the integrating circuit 41-1 is connected to the Rogowski coil 11-1, and outputs a detection signal UH obtained by integrating the output of the Rogowski coil 11-1. Further, the integrating circuit 42-1 is connected to the Rogowski coil 12-1, and outputs a detection signal UL obtained by integrating the output of the Rogowski coil 12-1.
  • the integrating circuit 41-2 is connected to the Rogowski coil 11-2, and outputs a detection signal VH obtained by integrating the output of the Rogowski coil 11-2. Further, the integrating circuit 42-2 is connected to the Rogowski coil 12-2, and outputs a detection signal VL obtained by integrating the output of the Rogowski coil 12-2.
  • the integrating circuit 41-3 is connected to the Rogowski coil 11-3, and outputs a detection signal WH obtained by integrating the output of the Rogowski coil 11-3. Further, the integrating circuit 42-3 is connected to the Rogowski coil 12-3, and outputs a detection signal WL obtained by integrating the output of the Rogowski coil 12-3.
  • Integrating circuits 41 (41-1 to 41-3) and integrating circuits 42 (42-1 to 42-3) have a reset function and integrate the outputs of the Rogowski coils (11, 12).
  • the detailed configuration of the integrating circuit 41 (42) will be described with reference to FIG. 3.
  • FIG. 3 is a circuit diagram showing an example of the integrating circuit 41 (42) in this embodiment.
  • the integrating circuit 41 (42) includes a resistor 43, an operational amplifier 44, a capacitor 45, and a reset switch 46.
  • the resistor 43 is connected between one end of the Rogowski coil 11 (12) and the inverting input terminal of the operational amplifier 44.
  • the capacitor 45 is connected between the inverting input terminal (node N5) of the operational amplifier 44 and the output terminal (node N5) of the operational amplifier 44.
  • the operational amplifier 44 functions as an integrating circuit by being connected to a resistor 43 and a capacitor 45.
  • the operational amplifier 44 has an inverting input terminal connected to one end of the Rogowski coil 11 (12) via a resistor 43, and a non-inverting input connected to the other end of the Rogowski coil 11 (12).
  • the operational amplifier 44 uses the output of the Rogowski coil 11 (12) as an input signal (IN), and outputs an output signal (OUT) obtained by integrating the output of the Rogowski coil 11 (12).
  • the reset switch 46 is connected in parallel with the capacitor 45 between the inverting input terminal (node N4) of the operational amplifier 44 and the output terminal (node N5) of the operational amplifier 44.
  • the reset switch 46 is a switch that resets the output potential of the integrating circuit 41 (42), and its conduction state is controlled by a pulse signal based on the control signal S, for example. Note that the reset switch 46 is controlled to be in a conductive state (on state) when resetting the integrating circuit 41 (42).
  • control signal S of the integrating circuit 41 is supplied with the reset signal RST1 (first reset signal) output from the first reset output section 132. Further, the control signal S of the integrating circuit 42 is supplied with a reset signal RST2 (second reset signal) output from the second reset output section 133. Note that the integrating circuit 41 (42) functions as an integrating circuit when the reset switch 46 is controlled to be in a non-conducting state (off state) by the control signal S.
  • the detection processing unit 131 outputs a first detection signal (detection signal UH, detection signal VH, detection signal WH) and a second detection signal (detection signal UL, detection signal VL, detection signal WL). Based on this, the current flowing through the inverter unit 20 is detected.
  • the detection processing section 131 includes adders 50-1 to 50-3.
  • adders 50-1 to 50-3 have the same configuration, and will be described as an adder 50 when referring to an arbitrary adder included in the detection processing section 131 or when no particular distinction is made.
  • the adder 50 is a two-input analog adder, and is realized, for example, by an adder circuit using an operational amplifier. Adder 50 outputs a composite signal obtained by adding two input signals.
  • the adder 50-1 receives the detection signal UH and the detection signal UL as two input signals, and the adder 50-1 receives the combined signal obtained by adding the detection signal UH and the detection signal UL to the adder 50-1. Output as phase current signal UC.
  • the detection signal VH and the detection signal VL are inputted as two input signals to the adder 50-2, and the adder 50-2 outputs a composite signal obtained by adding the detection signal VH and the detection signal VL to the VH. Output as phase current signal VC.
  • the detection signal WH and the detection signal WL are input as two input signals to the adder 50-3, and the adder 50-3 outputs a composite signal obtained by adding the detection signal WH and the detection signal WL to the W Output as phase current signal WC.
  • the detection processing unit 131 generates composite signals (U-phase current signal UC, V-phase current signal VC, W-phase current signal WC) corresponding to each of the plurality of sets of switching elements 21 and switching elements 22. , detects the output current for each drive signal (AC signal) having a different phase based on the composite signal. That is, the detection processing unit 131 outputs the generated composite signal (U-phase current signal UC, V-phase current signal VC, W-phase current signal WC) for each drive signal (U-phase signal, V-phase signal, W-phase signal). Output as a current signal indicating current.
  • the first reset output unit 132 outputs a reset signal RST1 that resets a plurality of (for example, three) integrating circuits 41 during a first period TRrst1 when all switching elements 21 are in an off state. That is, the first reset output unit 132 sets the period in which all of the switching elements 21-1 to 21-3 are in the off state as a first period TRrst1, and outputs the reset signal RST1 during the first period TRrst1. Further, the first reset output unit 132 sends a reset signal RST1 so that all of the plurality of (for example, three) integrating circuits 41 are in the reset state during a partial period (for example, the central portion) of the first period TRrst1. Output.
  • the first reset output unit 132 is, for example, a conversion circuit that converts a logic signal output by the timing generation unit 31 of the motor control unit 30 into a signal for controlling the reset switch 46 described above.
  • the first reset output section 132 outputs a reset signal RST1 based on the reset timing of the integrating circuit 41 generated by the timing generating section 31 so that all of the plurality of (for example, three) integrating circuits 41 are in the reset state. Output. That is, the first reset output section 132 outputs the reset signal RST1 to the integrating circuits 41-1 to 41-3 based on the reset timing signal RT1 indicating the reset timing.
  • the second reset output unit 133 outputs a reset signal RST2 that resets a plurality of (for example, three) integrating circuits 42 during a second period TRrst2 when all switching elements 22 are in an off state. That is, the second reset output unit 133 sets the period in which all of the switching elements 22-1 to 22-3 are in the off state as a second period TRrst2, and outputs the reset signal RST2 during the second period TRrst2.
  • the second reset output unit 133 also outputs a reset signal RST2 so that all of the plurality of (for example, three) integrating circuits 42 are in the reset state during a partial period (for example, the central portion) of the second period TRrst2. Output.
  • the second reset output section 133 is, for example, a conversion circuit that converts a logic signal output by the timing generation section 31 of the motor control section 30 into a signal for controlling the reset switch 46 described above.
  • the second reset output section 133 outputs a reset signal RST2 based on the reset timing of the integration circuit 42 generated by the timing generation section 31 so that all of the plurality of (for example, three) integration circuits 42 are in the reset state. Output. That is, the second reset output section 133 outputs the reset signal RST2 to the integrating circuits 41-1 to 41-3 based on the reset timing signal RT2 indicating the reset timing.
  • the timing generation unit 31 generates reset timing for the integration circuit 41 and reset timing for the integration circuit 42. For example, the timing generation unit 31 sets the reset timing signal RT1 as the reset timing of the integrating circuit 41 at the center timing of the first period TRrst1 in which all of the switching elements 21-1 to 21-3 of the high arm are in the off state. 1 output to the reset output section 132.
  • the timing generation unit 31 sets the reset timing of the integrating circuit 42 to the reset timing of the integrating circuit 42, for example, using the reset timing signal RT2 as the timing in the middle of the second period TRrst2 in which all of the switching elements 22-1 to 22-3 of the row arm are in the OFF state. is output to the second reset output section 133.
  • FIG. 4 is a diagram illustrating the process of generating a composite signal in this embodiment.
  • waveform W1 shows the voltage waveform of detection signal UH
  • waveform W2 shows the voltage waveform of detection signal UL
  • a waveform W3 indicates a voltage waveform of the U-phase current signal UC.
  • the integration circuit 41-1 of the detection processing section 131 integrates the output of the Rogowski coil 11-1 and outputs a detection signal UH as shown in the waveform W1. Note that each timing from time Tr11 to time Tr15 indicates the reset timing of the integrating circuit 41 generated by the timing generating section 31, and at this timing, the first reset output section 132 outputs the reset signal RST1 to the integrating circuit 41. Output.
  • the integration circuit 42-1 of the detection processing section 131 integrates the output of the Rogowski coil 12-1 and outputs a detection signal UL as shown in waveform W2. Note that each timing from time Tr21 to time Tr25 indicates the reset timing of the integrating circuit 42 generated by the timing generating section 31, and at this timing, the second reset output section 133 outputs the reset signal RST2 to the integrating circuit 42. Output.
  • the adder 50-1 generates a U-phase current signal UC as shown in waveform W3 as a composite signal obtained by adding detection signal UH as shown in waveform W1 and detection signal UL as shown in waveform W2.
  • This U-phase current signal UC is a signal obtained by converting the output current (positive current) of the U-phase drive signal into a voltage.
  • the detection processing unit 131 also generates and outputs the V-phase current signal VC and the W-phase current signal WC in the same manner as the U-phase current signal UC. That is, the detection processing unit 131 generates a U-phase current signal UC, a V-phase current signal VC, and a W-phase current signal WC using equations (1) to (3) below.
  • U-phase current signal UC detection signal UH+detection signal UL...
  • V-phase current signal VC detection signal VH+detection signal VL...
  • W-phase current signal WC detection signal WH+detection signal WL...
  • the motor control unit 30 acquires the U-phase current signal UC, V-phase current signal VC, and W-phase current signal WC generated by the detection processing unit 131 via an ADC (not shown), and detects the zero cross of the output current of each phase. Used to detect points.
  • the motor control unit 30 performs switching control of the switching elements 21-1 to 21-3 and the switching elements 22-1 to 22-3 based on the detected zero cross points.
  • FIG. 5 is a flowchart illustrating an example of the output current detection process of the current detection device 10 according to the present embodiment.
  • the current detection device 10 when detecting the output current (positive current) of each phase of the inverter section 20, the current detection device 10 first integrates the output of the upper Rogowski coil 11 and performs the first detection.
  • a signal is generated (step S101).
  • the integration circuit 41-1 integrates the output of the Rogowski coil 11-1 to generate the detection signal UH
  • the integration circuit 41-2 integrates the output of the Rogowski coil 11-1 to generate the detection signal UH.
  • the output of 11-2 is integrated to generate a detection signal VH.
  • an integrating circuit 41-3 integrates the output of the Rogowski coil 11-3 to generate a detection signal WH.
  • the current detection device 10 integrates the output of the lower Rogowski coil 12 to generate a second detection signal (step S102).
  • the integrating circuit 42-1 integrates the output of the Rogowski coil 12-1 to generate the detection signal UL
  • the integrating circuit 42-2 integrates the output of the Rogowski coil 12-2. is integrated to generate a detection signal VL.
  • an integrating circuit 42-3 integrates the output of the Rogowski coil 12-3 to generate a detection signal WL.
  • the current detection unit 13 may perform the processing in step S101 and the processing in step S102 in the reverse order, or may perform them in parallel using the configuration shown in FIG. 2, for example.
  • the current detection device 10 adds the first detection signal and the second detection signal to generate a composite signal (step S103).
  • the adder 50-1 adds the detection signal UH and the detection signal UL to generate the U-phase current signal UC as a composite signal.
  • the adder 50-2 adds the detection signal VH and the detection signal VL to generate a V-phase current signal VC as a composite signal.
  • the adder 50-3 adds the detection signal WH and the detection signal WL to generate a W-phase current signal WC as a composite signal.
  • the current detection device 10 detects the output current based on the composite signal (step S104). For example, the detection processing unit 131 of the current detection unit 13 outputs a U-phase current signal UC, a V-phase current signal VC, and a W-phase current signal WC to the motor control unit 30 as current signals indicating the output current of each phase. . After the process in step S104, the current detection device 10 ends the output current detection process.
  • FIG. 6 is a diagram showing an example of the generation process of the reset signal RST1 of the first integrating circuit (integrating circuit 41) in this embodiment.
  • waveform W4 indicates the waveform of the U-phase control signal S1 of the switching element 21
  • waveform W5 indicates the waveform of the V-phase control signal S3 of the switching element 21
  • the waveform W6 shows the waveform of the W-phase control signal S5 of the switching element 21
  • the waveform W7 shows the waveform of the reset signal RST1.
  • the horizontal axis indicates time.
  • the timing generation unit 31 generates all signals based on the U-phase control signal S1 (waveform W4), the V-phase control signal S3 (waveform W5), and the W-phase control signal S5 (waveform W6) in the switching element 21 of the high arm.
  • a first period TRrst1 in which the switching element 21 of is in an off state is generated, and a reset timing is generated in the center period of the first period TRrst1.
  • the first reset output section 132 outputs a reset signal RST1 as shown in waveform W7 to the integration circuit 41 (41-1 to 41-3) based on the reset timing generated by the timing generation section 31.
  • FIG. 7 is a flowchart showing an example of timing generation of the reset signal RST1 of the first integrating circuit (integrating circuit 41) according to the present embodiment.
  • the timing generation unit 31 first determines whether all of the switching elements 21 (21-1 to 21-3) are in the off state (step S201). When all of the switching elements 21 (21-1 to 21-3) are in the off state (step S201: YES), the timing generation unit 31 advances the process to step S202. Furthermore, when any of the switching elements 21 (21-1 to 21-3) is in the on state (step S201: NO), the timing generation unit 31 returns the process to step S201.
  • step S202 the timing generation unit 31 generates reset timing for the integration circuits 41 (41-1 to 41-3). For example, the timing generation unit 31 resets the integration circuit 41 (41-1 to 41-3) at the center of the first period TRrst1 when all of the switching elements 21 (21-1 to 21-3) are in the off state.
  • the reset timing signal RT1 is output so that
  • the first reset output unit 132 outputs the reset signal RST1 based on the reset timing (step S203).
  • the first reset output section 132 converts the reset timing signal RT1 into a signal for controlling the reset switch 46 of the integrating circuit 41, and outputs the reset signal RST1.
  • the timing generation unit 31 returns the process to step S201.
  • FIG. 8 is a diagram showing an example of the generation process of the reset signal RST2 of the second integrating circuit (integrating circuit 42) in this embodiment.
  • waveform W8 indicates the waveform of the U-phase control signal S2 of the switching element 22
  • waveform W9 indicates the waveform of the V-phase control signal S4 of the switching element 22
  • the waveform W10 shows the waveform of the W-phase control signal S6 of the switching element 22
  • the waveform W11 shows the waveform of the reset signal RST2.
  • the horizontal axis indicates time.
  • the timing generator 31 generates all signals based on the U-phase control signal S2 (waveform W8), the V-phase control signal S4 (waveform W9), and the W-phase control signal S6 (waveform W10) in the switching element 22 of the row arm.
  • a second period TRrst2 in which the switching element 22 of is in an off state is generated, and a reset timing is generated in the center period of the second period TRrst2.
  • the second reset output section 133 outputs a reset signal RST2 as shown in a waveform W11 to the integration circuit 42 (42-1 to 42-3) based on the reset timing generated by the timing generation section 31.
  • FIG. 9 is a flowchart showing an example of timing generation of the reset signal RST2 of the second integrating circuit (integrating circuit 42) according to the present embodiment.
  • the timing generation unit 31 first determines whether all of the switching elements 22 (22-1 to 22-3) are in the off state (step S211). When all of the switching elements 22 (22-1 to 22-3) are in the off state (step S211: YES), the timing generation unit 31 advances the process to step S212. Furthermore, when any of the switching elements 22 (22-1 to 22-3) is in the on state (step S211: NO), the timing generation unit 31 returns the process to step S211.
  • step S212 the timing generator 31 generates reset timing for the integrating circuits 42 (42-1 to 42-3).
  • the timing generation unit 31 resets the integration circuit 42 (42-1 to 42-3) at the center of the second period TRrst2 when all of the switching elements 22 (22-1 to 22-3) are in the off state.
  • the reset timing signal RT2 is output so that
  • the second reset output unit 133 outputs the reset signal RST2 based on the reset timing (step S213).
  • the second reset output section 133 converts the reset timing signal RT2 into a signal for controlling the reset switch 46 of the integrating circuit 42, and outputs the reset signal RST2.
  • the timing generation unit 31 returns the process to step S211.
  • the current detection device 10 is a current detection device that detects the current flowing through the inverter section 20, and includes a plurality of Rogowski coils 11 (first Rogowski coils) and a plurality of Rogowski coils 11 (first Rogowski coils).
  • Rogowski coil 12 (second Rogowski coil), a plurality of integration circuits 41 (first integration circuit), a plurality of integration circuits 42 (second integration circuit), detection processing section 131, and first reset output section 132 and a second reset output section 133.
  • the inverter section 20 has a plurality (e.g., three) of sets of switching elements 21 (first switching elements) and switching elements 22 (second switching elements) connected in series, and has a plurality of phases (e.g., three). generates alternating current signals (U-phase signal, V-phase signal, W-phase signal).
  • Each of the plurality of Rogowski coils 11 corresponds one-to-one to the switching element 21, and detects the current flowing through the switching element 21.
  • Each of the plurality of Rogowski coils 12 corresponds one-to-one to the switching element 22, and detects the current flowing through the switching element 22.
  • the plurality of integration circuits 41 each have a one-to-one correspondence with the Rogowski coil 11, have a reset function, and integrate the output of the Rogowski coil 11 to generate first detection signals (detection signal UH, detection signal VH, A detection signal WH) is output.
  • Each of the plurality of integration circuits 42 has a one-to-one correspondence with the Rogowski coil 12, has a reset function, integrates the output of the Rogowski coil 12, and generates second detection signals (detection signal UL, detection signal VL, A detection signal WL) is output.
  • the detection processing section 131 detects the current flowing through the inverter section 20 based on the first detection signal and the second detection signal.
  • the first reset output unit 132 outputs a reset signal RST1 (first reset signal) that resets the plurality of integrating circuits 41 during a first period TRrst1 when all the switching elements 21 are in an off state (non-conducting state).
  • the second reset output section 133 outputs a reset signal RST2 (second reset signal) that resets the plurality of integrating circuits 42 during the second period TRrst2 when all the switching elements 22 are in the off state (non-conducting state).
  • the current detection device 10 resets the plurality of integrating circuits 41 corresponding to the plurality of Rogowski coils 11 during the first period TRrst1 when all the switching elements 21 are in the off state (non-conducting state).
  • a reset signal RST1 is output.
  • the current detection device 10 according to the present embodiment resets the plurality of integrating circuits 42 corresponding to the plurality of Rogowski coils 12 during the second period TRrst2 when all the switching elements 22 are in the off state (non-conducting state). Outputs a reset signal RST2.
  • the current detection device 10 can share the reset signal for the plurality of integrating circuits 41, and can also share the reset signal for the plurality of integrating circuits 42. In this way, since the reset signal can be shared by two systems, the configuration of the current detection device 10 according to this embodiment can be simplified.
  • the first reset output unit 132 outputs the reset signal RST1 during a part of the first period TRrst1 so that all of the plurality of integrating circuits 41 are in the reset state. Further, the second reset output unit 133 outputs the reset signal RST2 during a part of the second period TRrst2 so that all of the plurality of integrating circuits 42 are in the reset state.
  • the current detection device 10 uses the reset signal RST1 and Since the reset signal RST2 is output, the plurality of integration circuits 41 and the plurality of integration circuits 42 can be reliably and appropriately reset (initialized) using the common reset signal. Therefore, the current detection device 10 according to this embodiment can improve detection accuracy.
  • the current detection device 10 includes a timing generation unit 31 that generates reset timing for the integration circuit 41 and reset timing for the integration circuit 42.
  • the first reset output section 132 outputs a reset signal RST1 based on the reset timing of the integration circuit 41 generated by the timing generation section 31 so that all of the plurality of integration circuits 41 are in a reset state.
  • the second reset output section 133 outputs a reset signal RST2 based on the reset timing of the integration circuit 42 generated by the timing generation section 31 so that all of the plurality of integration circuits 42 are in a reset state.
  • the current detection device 10 includes the timing generation section 31 and generates the reset timing, thereby appropriately resetting (initial ) can be done.
  • the current detection device 10 includes a motor control section 30 that controls switching of the switching element 21 and the switching element 22.
  • the motor control section 30 includes a timing generation section 31.
  • the current detection device 10 according to the present embodiment can generate the reset timing through software processing by the CPU of the motor control unit 30, so that the current detection device 10 according to the present embodiment can appropriately generate the reset timing by using the plurality of integrating circuits 41 and the plurality Integrating circuit 42 can be reset (initialized).
  • the current detection method includes a plurality of sets of switching elements 21 and switching elements 22 connected in series, and detects a current flowing through an inverter unit 20 that generates multi-phase AC signals. It includes a first integration step, a second integration step, a detection processing step, a first reset output step, and a second reset output step.
  • each of the plurality of (e.g., three) integration circuits 41 detects the output of the Rogowski coil 11 that detects the current flowing through the switching element 21 corresponding to each of the plurality of phases (e.g., three phases). It integrates and outputs a first detection signal.
  • each of the plurality of integration circuits 42 integrates the output of the Rogowski coil 12 that detects the current flowing through the switching element 22 corresponding to each of the plurality of phases, and outputs a second detection signal.
  • the detection processing section 131 detects the current flowing through the inverter section 20 based on the first detection signal and the second detection signal.
  • the first reset output step the first reset output section 32 outputs a reset signal RST1 that resets the plurality of integrating circuits 41 during the first period TRrst1 when all the switching elements 21 are in the off state (non-conducting state). (first reset signal).
  • the second reset output unit 33 outputs a reset signal RST2 (second outputs a reset signal).
  • the current detection method according to the present embodiment has the same effect as the current detection device 10 described above, and the configuration of the current detection device 10 can be simplified.
  • the present invention is not limited to the above-described embodiments, and can be modified without departing from the spirit of the present invention.
  • the current detection device 10 is included in the motor control device 1 and applied to current detection for controlling the drive of the motor 3, but the current detection device 10 is not limited to this. do not have.
  • the current detection device 10 may be applied to current detection of an inverter section used other than the motor control device 1, such as a power supply device.
  • the motor control section 30 includes the timing generation section 31, but the timing generation section 31 is provided outside the motor control section 30, and the timing generation section 31 is provided outside the motor control section 30.
  • the generation unit 31 may be realized by a logic circuit.
  • FIG. 10 is a diagram showing a modification of the timing generation section 31 in this embodiment.
  • the timing generation unit 31a shown in FIG. 10 shows a modified example realized by a logic circuit.
  • the timing generation unit 31a includes a NOR circuit (311-1, 311-2), a delay circuit (312-1, 312-2, 313-1, 313-2), and an inverter circuit ( 314-1, 314-2) and an AND circuit (315-1, 315-2).
  • the NOR circuit 311-1 and the NOR circuit 311-2 are three-input NOR circuits.
  • the NOR circuit 311-1 outputs the NOR of the U-phase control signal S1 (waveform W4), the V-phase control signal S3 (waveform W5), and the W-phase control signal S5 (waveform W6) in the switching element 21. Output a signal.
  • the delay circuit 312-1 and the delay circuit 312-2 are delay circuits.
  • the delay circuit 312-1 delays the output of the NOR circuit 311-1 for a predetermined period and outputs it to the next stage delay circuit 313-1 and AND circuit 315-1.
  • the delay circuit 312-2 delays the output of the NOR circuit 311-2 for a predetermined period and outputs the delayed output to the next stage delay circuit 313-2 and AND circuit 315-2.
  • the delay circuit 313-1 and the delay circuit 313-2 are delay circuits.
  • Delay circuit 313-1 delays the output of delay circuit 312-1 for a predetermined period and outputs the delayed output to inverter circuit 314-1.
  • the delay circuit 313-2 delays the output of the delay circuit 312-2 for a predetermined period and outputs the delayed output to the inverter circuit 314-2.
  • the inverter circuit 314-1 and the inverter circuit 314-2 are logic inversion circuits.
  • the inverter circuit 314-1 logically inverts the output of the delay circuit 313-1 and outputs it to the AND circuit 315-1.
  • the inverter circuit 314-2 logically inverts the output of the delay circuit 313-2 and outputs it to the AND circuit 315-2.
  • the AND circuit 315-1 and the AND circuit 315-2 are AND circuits.
  • the AND circuit 315-1 outputs an output signal obtained by ANDing the output of the delay circuit 312-1 and the inverter circuit 314-1 as a reset timing signal RT1.
  • the AND circuit 315-2 outputs an output signal obtained by ANDing the output of the delay circuit 312-2 and the inverter circuit 314-2 as a reset timing signal RT2.
  • the logic circuit composed of the NOR circuit 311-1, the delay circuit (312-1, 313-1), the inverter circuit 314-1, and the AND circuit 315-1 is the integrating circuit 41.
  • a reset timing signal RT1 is generated.
  • a logic circuit including a NOR circuit 311-2, a delay circuit (312-2, 313-2), an inverter circuit 314-2, and an AND circuit 315-2 outputs a reset timing signal for the integration circuit 42. Generate RT2.
  • the timing generating section 31a generates the reset timing for the integrating circuit 41 based on the control signals (S1, S3, S5) of the switching elements 21 corresponding to multiple phases, and It may also include a logic circuit that generates the reset timing of the integrating circuit 42 based on the control signals (S2, S4, S6) of the corresponding switching elements 22.
  • the current detection device 10 can appropriately reset (initialize) the plurality of integrating circuits 41 and the plurality of integrating circuits 42 using a logic circuit with a simple configuration.
  • the current detection unit 13 (detection processing unit 131) outputs a signal obtained by converting the current waveform into voltage, and the motor control unit 30 acquires the current value via an ADC (not shown).
  • the current detection unit 13 may include, for example, an ADC. That is, the current detection section 13 (detection processing section 131) may have some functions of the motor control section 30. Further, the motor control section 30 may have some or all of the functions of the current detection section 13 (detection processing section 131).
  • the current detection device 10 detects a current in response to a three-phase AC signal, but the present invention is not limited to this, and the current detection device 10 detects a current in response to a three-phase AC signal. It may be applied to the following uses.
  • each of the components included in the motor control device 1 and the current detection device 10 described above has a computer system therein. Then, a program for realizing the functions of each component of the motor control device 1 and current detection device 10 described above is recorded on a computer-readable recording medium, and the program recorded on this recording medium is read into a computer system.
  • the processes in each of the configurations of the motor control device 1 and the current detection device 10 described above may be performed by executing the above steps.
  • “reading a program recorded on a recording medium into a computer system and executing it” includes installing the program on the computer system.
  • the "computer system” here includes hardware such as an OS and peripheral devices.
  • a "computer system” may include a plurality of computer devices connected via a network including communication lines such as the Internet, WAN, LAN, and dedicated lines.
  • the term "computer-readable recording medium” refers to portable media such as flexible disks, magneto-optical disks, ROMs, and CD-ROMs, and storage devices such as hard disks built into computer systems.
  • the recording medium storing the program may be a non-transitory recording medium such as a CD-ROM.
  • Motor control device DC power supply 3
  • Motor 4 Smoothing capacitor 10
  • Current detection device 11 11-1, 11-2, 11-3, 12, 12-1, 12-2, 12-3 Rogowski coil 13
  • Current detection section 20 Inverter section 21, 21-1, 21-2, 21-3, 22, 22-1, 22-2, 22-3 Switching element 30
  • Resistor 44 Operational amplifier 45
  • Capacitor 46 Reset switch 50, 50-1, 50-2, 50-3
  • Adder 131 Detection processing section
  • 132 First reset output section
  • Second reset output section 311-1, 311-2 NOR circuit 312-1, 312-2, 313-1, 313-2
  • Delay circuit 314-1, 314-2 Inverter circuit 315-1, 315-2 AND circuit

Landscapes

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Abstract

電流検出装置は、第１のスイッチング素子に流れる電流を検出する複数の第１のロゴスキーコイルと、第２のスイッチング素子に流れる電流を検出する複数の第２のロゴスキーコイルと、リセット機能を有し、第１のロゴスキーコイルの出力を積分して第１検出信号を出力する複数の第１積分回路と、リセット機能を有し、第２のロゴスキーコイルの出力を積分して第２検出信号を出力する複数の第２積分回路と、第１検出信号と第２検出信号とに基づいて、インバータ部に流れる電流を検出する検出処理部と、全ての第１のスイッチング素子が非導通状態である第１期間に、複数の第１積分回路をリセットする第１リセット信号を出力する第１リセット出力部と、全ての第２のスイッチング素子が非導通状態である第２期間に、複数の第２積分回路をリセットする第２リセット信号を出力する第２リセット出力部とを備える。

Description

電流検出装置、及び電流検出方法
　本発明は、電流検出装置、及び電流検出方法に関する。
　近年、モータ駆動制御などの電流を検出する技術として、ロゴスキーコイルを使用する技術が知られている（例えば、特許文献１を参照）。このような従来技術では、ロゴスキーコイルの出力をリセット付きの積分器を用いて積分して、電流を検出している。
国際公開第２０２１／０６６１５３号
　しかしながら、上述した従来技術では、例えば、３相駆動のインバータ部に流れる電流を検出する場合に、各ロゴスキーコイルに対して、１つのリセット出力回路を備える必要であり、構成が複雑化するという課題があった。
　本発明は、上記問題を解決すべくなされたもので、その目的は、構成を簡素化することができる電流検出装置、及び電流検出方法を提供することにある。
　上記問題を解決するために、本発明の一態様は、直列に接続された第１のスイッチング素子及び第２のスイッチング素子の組を複数有し、複数相の交流信号を生成するインバータ部に流れる電流を検出する電流検出装置であって、それぞれが前記第１のスイッチング素子に１対１に対応し、前記第１のスイッチング素子に流れる電流を検出する複数の第１のロゴスキーコイルと、それぞれが前記第２のスイッチング素子に１対１に対応し、前記第２のスイッチング素子に流れる電流を検出する複数の第２のロゴスキーコイルと、それぞれが前記第１のロゴスキーコイルに１対１に対応し、リセット機能を有し、前記第１のロゴスキーコイルの出力を積分して第１検出信号を出力する複数の第１積分回路と、それぞれが前記第２のロゴスキーコイルに１対１に対応し、リセット機能を有し、前記第２のロゴスキーコイルの出力を積分して第２検出信号を出力する複数の第２積分回路と、前記第１検出信号と前記第２検出信号とに基づいて、前記インバータ部に流れる電流を検出する検出処理部と、全ての前記第１のスイッチング素子が非導通状態である第１期間に、前記複数の第１積分回路をリセットする第１リセット信号を出力する第１リセット出力部と、全ての前記第２のスイッチング素子が非導通状態である第２期間に、前記複数の第２積分回路をリセットする第２リセット信号を出力する第２リセット出力部とを備える電流検出装置である。
　また、本発明の一態様は、上記の電流検出装置において、前記第１リセット出力部は、前記第１期間の一部期間に、前記複数の第１積分回路の全てがリセット状態になるように、前記第１リセット信号を出力し、前記第２リセット出力部は、前記第２期間の一部期間に、前記複数の第２積分回路の全てがリセット状態になるように、前記第２リセット信号を出力してもよい。
　また、本発明の一態様は、上記の電流検出装置において、前記第１積分回路のリセットタイミング及び前記第２積分回路のリセットタイミングを生成するタイミング生成部を備え、前記第１リセット出力部は、前記タイミング生成部が生成した前記第１積分回路のリセットタイミングに基づいて、前記複数の第１積分回路の全てがリセット状態になるように、前記第１リセット信号を出力し、前記第２リセット出力部は、前記タイミング生成部が生成した前記第２積分回路のリセットタイミングに基づいて、前記複数の第２積分回路の全てがリセット状態になるように、前記第２リセット信号を出力してもよい。
　また、本発明の一態様は、上記の電流検出装置において、前記第１のスイッチング素子及び前記第２のスイッチング素子のスイッチングを制御する制御部を備え、前記制御部は、前記タイミング生成部を備えてもよい。
　また、本発明の一態様は、上記の電流検出装置において、前記タイミング生成部は、前記複数相に対応する前記第１のスイッチング素子の制御信号に基づいて、前記第１積分回路のリセットタイミングを生成し、前記複数相に対応する前記第２のスイッチング素子の制御信号に基づいて、前記第２積分回路のリセットタイミングを生成する論理回路を備えてもよい。
　また、本発明の一態様は、直列に接続された第１のスイッチング素子及び第２のスイッチング素子の組を複数有し、複数相の交流信号を生成するインバータ部に流れる電流を検出する電流検出方法であって、複数の第１積分回路のそれぞれが、前記複数相のそれぞれに対応する前記第１のスイッチング素子に流れる電流を検出する第１のロゴスキーコイルの出力を積分して第１検出信号を出力する第１積分ステップと、複数の第２積分回路のそれぞれが、前記複数相のそれぞれに対応する前記第２のスイッチング素子に流れる電流を検出する第２のロゴスキーコイルの出力を積分して第２検出信号を出力する第２積分ステップと、検出処理部が、前記第１検出信号と前記第２検出信号とに基づいて、前記インバータ部に流れる電流を検出する検出処理ステップと、第１リセット出力部が、全ての前記第１のスイッチング素子が非導通状態である第１期間に、前記複数の第１積分回路をリセットする第１リセット信号を出力する第１リセット出力ステップと、第２リセット出力部が、全ての前記第２のスイッチング素子が非導通状態である第２期間に、前記複数の第２積分回路をリセットする第２リセット信号を出力する第２リセット出力ステップとを含む電流検出方法である。
　本発明によれば、電流検出装置は、全ての第１のスイッチング素子が非導通状態である第１期間に、複数の第１のロゴスキーコイルに対応する複数の第１積分回路をリセットする第１リセット信号を出力し、全ての第２のスイッチング素子が非導通状態である第２期間に、複数の第２のロゴスキーコイルに対応する複数の第２積分回路をリセットする第２リセット信号を出力する。そのため、電流検出装置は、複数の第１積分回路のためのリセット信号を共通化することができるとともに、複数の第２積分回路のためのリセット信号を共通化することができる。このように、リセット信号を２系統に共通化できるため、電流検出装置は、構成を簡素化することができる。
本実施形態によるモータ制御装置の一例を示すブロック図である。 本実施形態における電流検出部の一例を示すブロック図である。 本実施形態における積分回路の一例を示す回路図である。 本実施形態における合成信号の生成処理を説明する図である。 本実施形態による電流検出装置の出力電流の検出処理の一例を示すフローチャートである。 本実施形態における第１積分回路のリセット信号の生成処理の一例を示す図である。 本実施形態による第１積分回路のリセット信号のタイミング生成の一例を示すフローチャートである。 本実施形態における第２積分回路のリセット信号の生成処理の一例を示す図である。 本実施形態による第２積分回路のリセット信号のタイミング生成の一例を示すフローチャートである。 本実施形態におけるタイミング生成部の変形例を示す図である。
　以下、本発明の一実施形態による電流検出装置、及び電流検出方法について図面を参照して説明する。
　図１は、本実施形態によるモータ制御装置１の一例を示すブロック図である。
　図１に示すように、モータ制御装置１は、直流電源２と、平滑コンデンサ４と、電流検出装置１０と、インバータ部２０と、モータ制御部３０とを備える。
　また、モータ制御装置１は、モータ３に接続されている。
　直流電源２は、例えば、バッテリなどであり、モータ制御装置１に直流電力を供給する。
　モータ３は、例えば、正弦波駆動の３相ブラシレスモータであり、モータ制御装置１のインバータ部２０から駆動信号として供給される交流信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）によって駆動される。
　平滑コンデンサ４は、直流電源２の正極端子に接続された電源線Ｌ１と、直流電源２の負極端子に接続されたグランド線Ｌ２との間に接続され、直流電源２から供給された直流電圧を平滑化する。
　インバータ部２０は、モータ制御部３０の制御に基づいて、モータ３を駆動する交流信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）を生成する。インバータ部２０は、スイッチング素子２１－１～２１－３と、スイッチング素子２２－１～２２－３とを備えている。インバータ部２０は、スイッチング素子２１－１～２１－３、及びスイッチング素子２２－１～２２－３のスイッチングにより、例えば、１２０度位相のズレた３相の正弦波の電流信号を、駆動信号として生成する。
　なお、本実施形態において、スイッチング素子２１－１～２１－３は、上側のスイッチング素子（第１のスイッチング素子）であるハイアームに対応し、インバータ部２０が備える任意の上側のスイッチング素子を示す場合、又は特に区別しない場合には、スイッチング素子２１として説明する。
　また、スイッチング素子２２－１～２２－３は、下側のスイッチング素子（第２のスイッチング素子）であるロウアームに対応し、インバータ部２０が備える任意の下側のスイッチング素子を示す場合、又は特に区別しない場合には、スイッチング素子２２として説明する。
　スイッチング素子２１とスイッチング素子２２とは、電源線Ｌ１とグランド線Ｌ２との間に直列に接続され、フルブリッジ回路を構成する。また、スイッチング素子２１（２１－１～２１－３）、及びスイッチング素子２２（２２－１～２２－３）は、例えば、Ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。スイッチング素子２１とスイッチング素子２２とは、ゲート端子（制御端子）が、Ｈｉｇｈ状態である場合に、オン状態（導通状態）になり、ゲート端子（制御端子）が、Ｌｏｗ状態である場合に、オフ状態（非導通状態）になる。
　スイッチング素子２１－１とスイッチング素子２２－１とは、電源線Ｌ１とグランド線Ｌ２との間に直列に接続され、Ｕ相の駆動信号であるＵ相信号を生成するフルブリッジ回路を構成する。スイッチング素子２１－１及びスイッチング素子２２－１は、モータ制御部３０から出力された制御信号（Ｓ１、Ｓ２）に基づいてスイッチングされ、直列に接続されたスイッチング素子２１－１及びスイッチング素子２２－１との間のノードＮ１からＵ相信号を出力する。
　スイッチング素子２１－２とスイッチング素子２２－２とは、電源線Ｌ１とグランド線Ｌ２との間に直列に接続され、Ｖ相の駆動信号であるＶ相信号を生成するフルブリッジ回路を構成する。スイッチング素子２１－２及びスイッチング素子２２－２は、モータ制御部３０から出力された制御信号（Ｓ３、Ｓ４）に基づいてスイッチングされ、直列に接続されたスイッチング素子２１－２及びスイッチング素子２２－２との間のノードＮ２からＶ相信号を出力する。
　スイッチング素子２１－３とスイッチング素子２２－３とは、電源線Ｌ１とグランド線Ｌ２との間に直列に接続され、Ｗ相の駆動信号であるＷ相信号を生成するフルブリッジ回路を構成する。スイッチング素子２１－３及びスイッチング素子２２－３は、モータ制御部３０から出力された制御信号（Ｓ５、Ｓ６）に基づいてスイッチングされ、直列に接続されたスイッチング素子２１－３及びスイッチング素子２２－３との間のノードＮ３からＷ相信号を出力する。
　このように、インバータ部２０は、直列に接続されたスイッチング素子２１及びスイッチング素子２２の組を複数（例えば、３組）有し、スイッチング素子２１とスイッチング素子２２との複数の組のそれぞれに対応した互いに位相の異なる複数相（例えば、３相）交流信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）を生成する。
　電流検出装置１０は、インバータ部２０に流れる電流を検出する。電流検出装置１０は、例えば、インバータ部２０が生成する各相の駆動信号（交流信号）の出力電流を検出する。また、電流検出装置１０は、直流電源２からの入力電流（インバータ部２０の入力電流）を検出する。
　電流検出装置１０は、ロゴスキーコイル１１－１～１１－３と、ロゴスキーコイル１２－１～１２－３と、電流検出部１３とを備える。
　なお、本実施形態において、ロゴスキーコイル１１－１～１１－３は、スイッチング素子２１（２１－１～２１－３）に流れる電流を検出する空芯コイルであり、電流検出装置１０が備える任意のスイッチング素子２１用のロゴスキーコイル（第１のロゴスキーコイル）を示す場合、又は特に区別しない場合には、ロゴスキーコイル１１として説明する。
　また、ロゴスキーコイル１２－１～１２－３は、スイッチング素子２２（２２－１～２２－３）に流れる電流を検出する空芯コイルであり、電流検出装置１０が備える任意のスイッチング素子２２用のロゴスキーコイル（第２のロゴスキーコイル）を示す場合、又は特に区別しない場合には、ロゴスキーコイル１２として説明する。
　ロゴスキーコイル１１（第１のロゴスキーコイル）は、スイッチング素子２１に流れる電流を検出する。例えば、ロゴスキーコイル１１－１は、スイッチング素子２１－１のドレイン端子と電源線Ｌ１とを接続する信号線に配置されており、スイッチング素子２１－１に流れる電流を検出する。また、ロゴスキーコイル１１－２は、スイッチング素子２１－２のドレイン端子と電源線Ｌ１とを接続する信号線に配置されており、スイッチング素子２１－２に流れる電流を検出する。また、ロゴスキーコイル１１－３は、スイッチング素子２１－３のドレイン端子と電源線Ｌ１とを接続する信号線に配置されており、スイッチング素子２１－３に流れる電流を検出する。
　また、例えば、ロゴスキーコイル１２－１は、スイッチング素子２２－１のソース端子とグランド線Ｌ２とを接続する信号線に配置されており、スイッチング素子２２－１に流れる電流を検出する。また、ロゴスキーコイル１２－２は、スイッチング素子２２－２のソース端子とグランド線Ｌ２とを接続する信号線に配置されており、スイッチング素子２２－２に流れる電流を検出する。また、ロゴスキーコイル１２－３は、スイッチング素子２２－３のソース端子とグランド線Ｌ２とを接続する信号線に配置されており、スイッチング素子２２－３に流れる電流を検出する。
　このように、電流検出装置１０は、スイッチング素子２１とスイッチング素子２２との複数の組のそれぞれに対応したロゴスキーコイル１１及びロゴスキーコイル１２を備えている。すなわち、複数（３個）のロゴスキーコイル１１は、それぞれがスイッチング素子２１に１対１に対応し、スイッチング素子２１に流れる電流を検出する。また、複数（３個）のロゴスキーコイル１２は、それぞれがスイッチング素子２２に１対１に対応し、スイッチング素子２２に流れる電流を検出する。
　電流検出部１３は、インバータ部２０に流れる電流を検出する処理を実行する。電流検出部１３は、例えば、ロゴスキーコイル１１の出力を積分した第１検出信号と、ロゴスキーコイル１２の出力を積分した第２検出信号とを加算した合成信号を生成し、当該合成信号に基づいて、交流信号の出力電流を検出する。電流検出部１３は、複数の組のそれぞれに対応した合成信号を生成し、当該合成信号に基づいて、位相の異なる交流信号ごとの出力電流を検出する。具体的に、電流検出部１３は、生成した合成信号を、モータ３の駆動信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）の出力電流を示す電流信号として、出力する。
　なお、電流検出部１３の構成の詳細については、図２を参照して後述する。
　また、モータ制御部３０は、例えば、ＣＰＵ（Central Processing Unit）を含むプロセッサであり、電流検出装置１０及びモータ制御装置１を統括的に制御する。モータ制御部３０は、例えば、ＣＰＵに不図示の記憶部が記憶するプログラムを実行させることで、各種処理を実行する。
　モータ制御部３０は、例えば、電流検出部１３が出力した駆動信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）の出力電流を示す電流信号をＡＤＣを介して取得して、当該電流信号の電流値を検出する。モータ制御部３０は、検出した駆動信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）の電流値に基づいて、スイッチング素子２１及びスイッチング素子２２のスイッチングを制御する。
　また、モータ制御部３０は、タイミング生成部３１を備える。
　タイミング生成部３１は、後述する電流検出部１３の積分回路４１及び積分回路４２のリセットタイミングを生成し、電流検出部１３に供給する。なお、タイミング生成部３１の構成の詳細については、図２を参照して後述する。
　次に、図２を参照して、上述した電流検出部１３の構成の詳細について説明する。
　図２は、本実施形態における電流検出部１３の一例を示すブロック図である。
　図２に示すように、電流検出部１３は、積分回路４１－１～４１－３及び積分回路４２－１～４２－３と、検出処理部１３１と、第１リセット出力部１３２と、第２リセット出力部１３３とを備える。
　なお、本実施形態において、積分回路４１－１～４１－３は、同一の構成であり、ロゴスキーコイル１１に対応する任意の積分回路を示す場合に、積分回路４１として説明する。本実施形態において、積分回路４１は、第１積分回路の一例である。
　また、本実施形態において、積分回路４２－１～４２－３は、同一の構成であり、ロゴスキーコイル１２に対応する任意の積分回路を示す場合に、積分回路４２として説明する。本実施形態において、積分回路４２は、第２積分回路の一例である。
　複数（３個）の積分回路４１は、それぞれがロゴスキーコイル１１に１対１に対応し、リセット機能を有し、ロゴスキーコイル１１の出力を積分して第１検出信号（検出信号ＵＨ、検出信号ＶＨ、検出信号ＷＨ）を出力する。ここで、検出信号ＵＨ、検出信号ＶＨ、及び検出信号ＷＨは、第１検出信号に対応する。
　また、複数（３個）の積分回路４２は、それぞれがロゴスキーコイル１２に１対１に対応し、リセット機能を有し、ロゴスキーコイル１２の出力を積分して第２検出信号（検出信号ＵＬ、検出信号ＶＬ、検出信号ＷＬ）を出力する。ここで、検出信号ＵＬ、検出信号ＶＬ、及び検出信号ＷＬは、第２検出信号に対応する。
　具体的に、積分回路４１－１は、ロゴスキーコイル１１－１に接続されており、ロゴスキーコイル１１－１の出力を積分した検出信号ＵＨを出力する。また、積分回路４２－１は、ロゴスキーコイル１２－１に接続されており、ロゴスキーコイル１２－１の出力を積分した検出信号ＵＬを出力する。
　また、積分回路４１－２は、ロゴスキーコイル１１－２に接続されており、ロゴスキーコイル１１－２の出力を積分した検出信号ＶＨを出力する。また、積分回路４２－２は、ロゴスキーコイル１２－２に接続されており、ロゴスキーコイル１２－２の出力を積分した検出信号ＶＬを出力する。
　また、積分回路４１－３は、ロゴスキーコイル１１－３に接続されており、ロゴスキーコイル１１－３の出力を積分した検出信号ＷＨを出力する。また、積分回路４２－３は、ロゴスキーコイル１２－３に接続されており、ロゴスキーコイル１２－３の出力を積分した検出信号ＷＬを出力する。
　積分回路４１（４１－１～４１－３）及び積分回路４２（４２－１～４２－３）は、リセット機能を有し、ロゴスキーコイル（１１、１２）の出力を積分する。ここで、図３を参照して、積分回路４１（４２）の詳細な構成について説明する。
　図３は、本実施形態における積分回路４１（４２）の一例を示す回路図である。
　図３に示すように、積分回路４１（４２）は、抵抗４３と、オペアンプ４４と、コンデンサ４５と、リセットスイッチ４６とを備えている。
　抵抗４３は、ロゴスキーコイル１１（１２）の一端とオペアンプ４４の反転入力端子との間に接続されている。また、コンデンサ４５は、オペアンプ４４の反転入力端子（ノードＮ５）と、オペアンプ４４の出力端子（ノードＮ５）との間に接続されている。
　オペアンプ４４は、抵抗４３及びコンデンサ４５が接続されることにより、積分回路として機能する。オペアンプ４４は、反転入力端子に抵抗４３を介してロゴスキーコイル１１（１２）の一端が接続され、非反転入力にロゴスキーコイル１１（１２）の他端が接続されている。オペアンプ４４は、ロゴスキーコイル１１（１２）の出力を入力信号（ＩＮ）とし、ロゴスキーコイル１１（１２）の出力を積分した出力信号（ＯＵＴ）を出力する。
　リセットスイッチ４６は、コンデンサ４５と並列に、オペアンプ４４の反転入力端子（ノードＮ４）と、オペアンプ４４の出力端子（ノードＮ５）との間に接続されている。リセットスイッチ４６は、積分回路４１（４２）の出力電位をリセットするスイッチであり、例えば、制御信号Ｓによるパルス信号により導通状態が制御される。なお、リセットスイッチ４６は、積分回路４１（４２）をリセットする際に、導通状態（オン状態）に制御される。
　ここで、積分回路４１の制御信号Ｓには、第１リセット出力部１３２が出力するリセット信号ＲＳＴ１（第１リセット信号）が供給される。また、積分回路４２の制御信号Ｓには、第２リセット出力部１３３が出力するリセット信号ＲＳＴ２（第２リセット信号）が供給される。
　なお、積分回路４１（４２）は、制御信号Ｓにより、リセットスイッチ４６が非導通状態（オフ状態）に制御されると、積分回路として機能する。
　図２の説明に戻り、検出処理部１３１は、第１検出信号（検出信号ＵＨ、検出信号ＶＨ、検出信号ＷＨ）と第２検出信号（検出信号ＵＬ、検出信号ＶＬ、検出信号ＷＬ）とに基づいて、インバータ部２０に流れる電流を検出する。検出処理部１３１は、加算器５０－１～５０－３を備える。
　なお、加算器５０－１～５０－３は、同一の構成であり、検出処理部１３１が備える任意の加算器を示す場合、又は特に区別しない場合には、加算器５０として説明する。
　加算器５０は、２入力のアナログ加算器であり、例えば、オペアンプを使用した加算回路により実現される。加算器５０は、２つの入力信号を加算した合成信号を出力する。
　例えば、加算器５０－１には、検出信号ＵＨと検出信号ＵＬとが２つの入力信号として入力され、加算器５０－１は、検出信号ＵＨと検出信号ＵＬとを加算した合成信号を、Ｕ相電流信号ＵＣとして出力する。
　また、加算器５０－２には、検出信号ＶＨと検出信号ＶＬとが２つの入力信号として入力され、加算器５０－２は、検出信号ＶＨと検出信号ＶＬとを加算した合成信号を、Ｖ相電流信号ＶＣとして出力する。
　また、加算器５０－３には、検出信号ＷＨと検出信号ＷＬとが２つの入力信号として入力され、加算器５０－３は、検出信号ＷＨと検出信号ＷＬとを加算した合成信号を、Ｗ相電流信号ＷＣとして出力する。
　このように、検出処理部１３１は、スイッチング素子２１及びスイッチング素子２２の複数の組のそれぞれに対応した合成信号（Ｕ相電流信号ＵＣ、Ｖ相電流信号ＶＣ、Ｗ相電流信号ＷＣ）を生成し、当該合成信号に基づいて、位相の異なる駆動信号（交流信号）ごとの出力電流を検出する。すなわち、検出処理部１３１は、生成した合成信号（Ｕ相電流信号ＵＣ、Ｖ相電流信号ＶＣ、Ｗ相電流信号ＷＣ）を駆動信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）ごとの出力電流を示す電流信号として出力する。
　第１リセット出力部１３２は、全てのスイッチング素子２１がオフ状態である第１期間ＴＲｒｓｔ１に、複数（例えば、３個）の積分回路４１をリセットするリセット信号ＲＳＴ１を出力する。すなわち、第１リセット出力部１３２は、スイッチング素子２１－１～２１－３の全てがオフ状態の期間を、第１期間ＴＲｒｓｔ１とし、当該第１期間ＴＲｒｓｔ１に、リセット信号ＲＳＴ１を出力する。また、第１リセット出力部１３２は、第１期間ＴＲｒｓｔ１の一部期間（例えば、中央部分）に、複数（例えば、３個）の積分回路４１の全てがリセット状態になるように、リセット信号ＲＳＴ１を出力する。
　なお、第１リセット出力部１３２は、例えば、モータ制御部３０のタイミング生成部３１が出力する論理信号を、上述したリセットスイッチ４６の制御用の信号に変換する変換回路である。第１リセット出力部１３２は、タイミング生成部３１が生成した積分回路４１のリセットタイミングに基づいて、複数（例えば、３個）の積分回路４１の全てがリセット状態になるように、リセット信号ＲＳＴ１を出力する。すなわち、第１リセット出力部１３２は、リセットタイミングを示すリセットタイミング信号ＲＴ１に基づいて、リセット信号ＲＳＴ１を、積分回路４１－１～４１－３に出力する。
　また、第２リセット出力部１３３は、全てのスイッチング素子２２がオフ状態である第２期間ＴＲｒｓｔ２に、複数（例えば、３個）の積分回路４２をリセットするリセット信号ＲＳＴ２を出力する。すなわち、第２リセット出力部１３３は、スイッチング素子２２－１～２２－３の全てがオフ状態の期間を、第２期間ＴＲｒｓｔ２とし、当該第２期間ＴＲｒｓｔ２に、リセット信号ＲＳＴ２を出力する。また、第２リセット出力部１３３は、第２期間ＴＲｒｓｔ２の一部期間（例えば、中央部分）に、複数（例えば、３個）の積分回路４２の全てがリセット状態になるように、リセット信号ＲＳＴ２を出力する。
　なお、第２リセット出力部１３３は、例えば、モータ制御部３０のタイミング生成部３１が出力する論理信号を、上述したリセットスイッチ４６の制御用の信号に変換する変換回路である。第２リセット出力部１３３は、タイミング生成部３１が生成した積分回路４２のリセットタイミングに基づいて、複数（例えば、３個）の積分回路４２の全てがリセット状態になるように、リセット信号ＲＳＴ２を出力する。すなわち、第２リセット出力部１３３は、リセットタイミングを示すリセットタイミング信号ＲＴ２に基づいて、リセット信号ＲＳＴ２を、積分回路４１－１～４１－３に出力する。
　タイミング生成部３１は、積分回路４１のリセットタイミング及び積分回路４２のリセットタイミングを生成する。タイミング生成部３１は、例えば、ハイアームのスイッチング素子２１－１～２１－３の全てがオフ状態となる第１期間ＴＲｒｓｔ１の中央のタイミングを、積分回路４１のリセットタイミングとして、リセットタイミング信号ＲＴ１を第１リセット出力部１３２に出力する。
　また、タイミング生成部３１は、例えば、ロウアームのスイッチング素子２２－１～２２－３の全てがオフ状態となる第２期間ＴＲｒｓｔ２の中央のタイミングを、積分回路４２のリセットタイミングとして、リセットタイミング信号ＲＴ２を第２リセット出力部１３３に出力する。
　次に、図面を参照して、本実施形態による電流検出装置１０の動作について説明する。
　まず、図４を参照して、電流検出装置１０の検出処理部１３１による電流信号の生成処理について説明する。
　図４は、本実施形態における合成信号の生成処理を説明する図である。
　図４において、波形Ｗ１は、検出信号ＵＨの電圧波形を示し、波形Ｗ２は、検出信号ＵＬの電圧波形を示している。また、波形Ｗ３は、Ｕ相電流信号ＵＣの電圧波形を示している。
　図４に示すように、検出処理部１３１の積分回路４１－１は、ロゴスキーコイル１１－１の出力を積分して、波形Ｗ１に示すような検出信号ＵＨを出力する。
　なお、時刻Ｔｒ１１～時刻Ｔｒ１５の各タイミングは、タイミング生成部３１が生成した積分回路４１のリセットタイミングを示しており、このタイミングで、第１リセット出力部１３２は、リセット信号ＲＳＴ１を積分回路４１に出力する。
　また、検出処理部１３１の積分回路４２－１は、ロゴスキーコイル１２－１の出力を積分して、波形Ｗ２に示すような検出信号ＵＬを出力する。
　なお、時刻Ｔｒ２１～時刻Ｔｒ２５の各タイミングは、タイミング生成部３１が生成した積分回路４２のリセットタイミングを示しており、このタイミングで、第２リセット出力部１３３は、リセット信号ＲＳＴ２を積分回路４２に出力する。
　次に、加算器５０－１は、波形Ｗ１に示すような検出信号ＵＨと、波形Ｗ２に示すような検出信号ＵＬとを加算した合成信号として、波形Ｗ３に示すようなＵ相電流信号ＵＣを出力する。このＵ相電流信号ＵＣは、Ｕ相の駆動信号の出力電流（正電流）を電圧に変換した信号である。
　なお、Ｖ相電流信号ＶＣ及びＷ相電流信号ＷＣについても、検出処理部１３１は、Ｕ相電流信号ＵＣと同様に生成して、出力する。すなわち、検出処理部１３１は、下記の式（１）～式（３）により、Ｕ相電流信号ＵＣ、Ｖ相電流信号ＶＣ、及びＷ相電流信号ＷＣを生成する。
　Ｕ相電流信号ＵＣ＝検出信号ＵＨ＋検出信号ＵＬ　・・・　（１）
　Ｖ相電流信号ＶＣ＝検出信号ＶＨ＋検出信号ＶＬ　・・・　（２）
　Ｗ相電流信号ＷＣ＝検出信号ＷＨ＋検出信号ＷＬ　・・・　（３）
　モータ制御部３０は、検出処理部１３１が生成したＵ相電流信号ＵＣ、Ｖ相電流信号ＶＣ、及びＷ相電流信号ＷＣを、不図示のＡＤＣを介して取得し、各相の出力電流のゼロクロスポイントの検出に利用する。モータ制御部３０は、検出したゼロクロスポイントに基づいて、スイッチング素子２１－１～２１－３、及びスイッチング素子２２－１～２２－３のスイッチング制御を行う。
　次に、図５～図７を参照して、本実施形態による電流検出装置１０の電流検出方法について説明する。
　図５は、本実施形態による電流検出装置１０の出力電流の検出処理の一例を示すフローチャートである。
　図５に示すように、電流検出装置１０は、インバータ部２０の各相の出力電流（正電流）を検出する場合に、まず、上側のロゴスキーコイル１１の出力を積分して第１の検出信号を生成する（ステップＳ１０１）。例えば、電流検出装置１０の電流検出部１３において、積分回路４１－１が、ロゴスキーコイル１１－１の出力を積分して、検出信号ＵＨを生成し、積分回路４１－２が、ロゴスキーコイル１１－２の出力を積分して、検出信号ＶＨを生成する。また、積分回路４１－３が、ロゴスキーコイル１１－３の出力を積分して、検出信号ＷＨを生成する。
　次に、電流検出装置１０は、下側のロゴスキーコイル１２の出力を積分して第２の検出信号を生成する（ステップＳ１０２）。例えば、電流検出部１３において、積分回路４２－１が、ロゴスキーコイル１２－１の出力を積分して、検出信号ＵＬを生成し、積分回路４２－２が、ロゴスキーコイル１２－２の出力を積分して、検出信号ＶＬを生成する。また、積分回路４２－３が、ロゴスキーコイル１２－３の出力を積分して、検出信号ＷＬを生成する。
　なお、電流検出部１３は、ステップＳ１０１の処理とステップＳ１０２の処理とを、逆の順番で実行してもよいし、例えば、図２に示す構成を用いて並列に実行してもよい。
　次に、電流検出装置１０は、第１の検出信号と、第２の検出信号とを加算して合成信号を生成する（ステップＳ１０３）。例えば、電流検出部１３の検出処理部１３１において、加算器５０－１が、検出信号ＵＨと、検出信号ＵＬとを加算して、合成信号として、Ｕ相電流信号ＵＣを生成する。また、加算器５０－２が、検出信号ＶＨと、検出信号ＶＬとを加算して、合成信号として、Ｖ相電流信号ＶＣを生成する。また、加算器５０－３が、検出信号ＷＨと、検出信号ＷＬとを加算して、合成信号として、Ｗ相電流信号ＷＣを生成する。
　次に、電流検出装置１０は、合成信号に基づいて、出力電流を検出する（ステップＳ１０４）。例えば、電流検出部１３の検出処理部１３１が、各相の出力電流を示す電流信号として、Ｕ相電流信号ＵＣ、Ｖ相電流信号ＶＣ、及びＷ相電流信号ＷＣをモータ制御部３０に出力する。ステップＳ１０４の処理後に、電流検出装置１０は、出力電流の検出処理を終了する。
　次に、図６から図９を参照して、本実施形態における積分回路４１（４２）のリセット信号の生成処理について説明する。
　図６は、本実施形態における第１積分回路（積分回路４１）のリセット信号ＲＳＴ１の生成処理の一例を示す図である。
　図６において、波形Ｗ４は、スイッチング素子２１のＵ相の制御信号Ｓ１の波形を示し、波形Ｗ５は、スイッチング素子２１のＶ相の制御信号Ｓ３の波形を示している。まや、波形Ｗ６は、スイッチング素子２１のＷ相の制御信号Ｓ５の波形を示し、波形Ｗ７は、リセット信号ＲＳＴ１の波形を示している。また、横軸は、時間を示している。
　タイミング生成部３１は、ハイアームのスイッチング素子２１におけるＵ相の制御信号Ｓ１（波形Ｗ４）、Ｖ相の制御信号Ｓ３（波形Ｗ５）、及びＷ相の制御信号Ｓ５（波形Ｗ６）に基づいて、全てのスイッチング素子２１がオフ状態になる第１期間ＴＲｒｓｔ１を生成し、第１期間ＴＲｒｓｔ１の中央の期間に、リセットタイミングを生成する。第１リセット出力部１３２は、タイミング生成部３１が生成したリセットタイミングに基づいて、波形Ｗ７に示すような、リセット信号ＲＳＴ１を、積分回路４１（４１－１～４１－３）に出力する。
　また、図７は、本実施形態による第１積分回路（積分回路４１）のリセット信号ＲＳＴ１のタイミング生成の一例を示すフローチャートである。
　図７に示すように、タイミング生成部３１は、まず、スイッチング素子２１（２１－１～２１－３）の全てがオフ状態であるか否かを判定する（ステップＳ２０１）。タイミング生成部３１は、スイッチング素子２１（２１－１～２１－３）の全てがオフ状態である場合（ステップＳ２０１：ＹＥＳ）に、処理をステップＳ２０２に進める。また、タイミング生成部３１は、スイッチング素子２１（２１－１～２１－３）のいずれかがオン状態である場合（ステップＳ２０１：ＮＯ）に、処理をステップＳ２０１に戻す。
　ステップＳ２０２において、タイミング生成部３１は、積分回路４１（４１－１～４１－３）のリセットタイミングを生成する。タイミング生成部３１は、例えば、スイッチング素子２１（２１－１～２１－３）の全てがオフ状態である第１期間ＴＲｒｓｔ１の中央部分で、積分回路４１（４１－１～４１－３）にリセットがかかるように、リセットタイミング信号ＲＴ１を出力する。
　次に、第１リセット出力部１３２は、リセットタイミングに基づいて、リセット信号ＲＳＴ１を出力する（ステップＳ２０３）。第１リセット出力部１３２は、リセットタイミング信号ＲＴ１を、積分回路４１のリセットスイッチ４６の制御用の信号に変換して、リセット信号ＲＳＴ１を出力する。ステップＳ２０３の処理後に、タイミング生成部３１は、処理をステップＳ２０１に戻す。
　また、図８は、本実施形態における第２積分回路（積分回路４２）のリセット信号ＲＳＴ２の生成処理の一例を示す図である。
　図８において、波形Ｗ８は、スイッチング素子２２のＵ相の制御信号Ｓ２の波形を示し、波形Ｗ９は、スイッチング素子２２のＶ相の制御信号Ｓ４の波形を示している。まや、波形Ｗ１０は、スイッチング素子２２のＷ相の制御信号Ｓ６の波形を示し、波形Ｗ１１は、リセット信号ＲＳＴ２の波形を示している。また、横軸は、時間を示している。
　タイミング生成部３１は、ロウアームのスイッチング素子２２におけるＵ相の制御信号Ｓ２（波形Ｗ８）、Ｖ相の制御信号Ｓ４（波形Ｗ９）、及びＷ相の制御信号Ｓ６（波形Ｗ１０）に基づいて、全てのスイッチング素子２２がオフ状態になる第２期間ＴＲｒｓｔ２を生成し、第２期間ＴＲｒｓｔ２の中央の期間に、リセットタイミングを生成する。第２リセット出力部１３３は、タイミング生成部３１が生成したリセットタイミングに基づいて、波形Ｗ１１に示すような、リセット信号ＲＳＴ２を、積分回路４２（４２－１～４２－３）に出力する。
　また、図９は、本実施形態による第２積分回路（積分回路４２）のリセット信号ＲＳＴ２のタイミング生成の一例を示すフローチャートである。
　図９に示すように、タイミング生成部３１は、まず、スイッチング素子２２（２２－１～２２－３）の全てがオフ状態であるか否かを判定する（ステップＳ２１１）。タイミング生成部３１は、スイッチング素子２２（２２－１～２２－３）の全てがオフ状態である場合（ステップＳ２１１：ＹＥＳ）に、処理をステップＳ２１２に進める。また、タイミング生成部３１は、スイッチング素子２２（２２－１～２２－３）のいずれかがオン状態である場合（ステップＳ２１１：ＮＯ）に、処理をステップＳ２１１に戻す。
　ステップＳ２１２において、タイミング生成部３１は、積分回路４２（４２－１～４２－３）のリセットタイミングを生成する。タイミング生成部３１は、例えば、スイッチング素子２２（２２－１～２２－３）の全てがオフ状態である第２期間ＴＲｒｓｔ２の中央部分で、積分回路４２（４２－１～４２－３）にリセットがかかるように、リセットタイミング信号ＲＴ２を出力する。
　次に、第２リセット出力部１３３は、リセットタイミングに基づいて、リセット信号ＲＳＴ２を出力する（ステップＳ２１３）。第２リセット出力部１３３は、リセットタイミング信号ＲＴ２を、積分回路４２のリセットスイッチ４６の制御用の信号に変換して、リセット信号ＲＳＴ２を出力する。ステップＳ２１３の処理後に、タイミング生成部３１は、処理をステップＳ２１１に戻す。
　以上説明したように、本実施形態による電流検出装置１０は、インバータ部２０に流れる電流を検出する電流検出装置であって、複数のロゴスキーコイル１１（第１のロゴスキーコイル）と、複数のロゴスキーコイル１２（第２のロゴスキーコイル）と、複数の積分回路４１（第１積分回路）と、複数の積分回路４２（第２積分回路）と、検出処理部１３１と、第１リセット出力部１３２と、第２リセット出力部１３３とを備える。インバータ部２０は、直列に接続されたスイッチング素子２１（第１のスイッチング素子）及びスイッチング素子２２（第２のスイッチング素子）の組を複数（例えば、３個）有し、複数相（例えば、３相）の交流信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）を生成する。複数のロゴスキーコイル１１は、それぞれがスイッチング素子２１に１対１に対応し、スイッチング素子２１に流れる電流を検出する。複数のロゴスキーコイル１２は、それぞれがスイッチング素子２２に１対１に対応し、スイッチング素子２２に流れる電流を検出する。複数の積分回路４１は、それぞれがロゴスキーコイル１１に１対１に対応し、リセット機能を有し、ロゴスキーコイル１１の出力を積分して第１検出信号（検出信号ＵＨ、検出信号ＶＨ、検出信号ＷＨ）を出力する。複数の積分回路４２は、それぞれがロゴスキーコイル１２に１対１に対応し、リセット機能を有し、ロゴスキーコイル１２の出力を積分して第２検出信号（検出信号ＵＬ、検出信号ＶＬ、検出信号ＷＬ）を出力する。検出処理部１３１は、第１検出信号と第２検出信号とに基づいて、インバータ部２０に流れる電流を検出する。第１リセット出力部１３２は、全てのスイッチング素子２１がオフ状態（非導通状態）である第１期間ＴＲｒｓｔ１に、複数の積分回路４１をリセットするリセット信号ＲＳＴ１（第１リセット信号）を出力する。第２リセット出力部１３３は、全てのスイッチング素子２２がオフ状態（非導通状態）である第２期間ＴＲｒｓｔ２に、複数の積分回路４２をリセットするリセット信号ＲＳＴ２（第２リセット信号）を出力する。
　これにより、本実施形態による電流検出装置１０は、全てのスイッチング素子２１がオフ状態（非導通状態）である第１期間ＴＲｒｓｔ１に、複数のロゴスキーコイル１１に対応する複数の積分回路４１をリセットするリセット信号ＲＳＴ１を出力する。また、本実施形態による電流検出装置１０は、全てのスイッチング素子２２がオフ状態（非導通状態）である第２期間ＴＲｒｓｔ２に、複数のロゴスキーコイル１２に対応する複数の積分回路４２をリセットするリセット信号ＲＳＴ２を出力する。そのため、本実施形態による電流検出装置１０は、複数の積分回路４１のためのリセット信号を共通化することができるとともに、複数の積分回路４２のためのリセット信号を共通化することができる。このように、リセット信号を２系統に共通化できるため、本実施形態による電流検出装置１０は、構成を簡素化することができる。
　また、本実施形態では、第１リセット出力部１３２は、第１期間ＴＲｒｓｔ１の一部期間に、複数の積分回路４１の全てがリセット状態になるように、リセット信号ＲＳＴ１を出力する。また、第２リセット出力部１３３は、第２期間ＴＲｒｓｔ２の一部期間に、複数の積分回路４２の全てがリセット状態になるように、リセット信号ＲＳＴ２を出力する。
　これにより、本実施形態による電流検出装置１０は、第１期間ＴＲｒｓｔ１の一部期間（例えば、中央の期間）及び第２期間ＴＲｒｓｔ２の一部期間（例えば、中央の期間）に、リセット信号ＲＳＴ１及びリセット信号ＲＳＴ２を出力するため、共通化したリセット信号で、複数の積分回路４１及び複数の積分回路４２を確実且つ適切にリセット（初期化）することができる。よって、本実施形態による電流検出装置１０は、検出精度を高めることができる。
　また、本実施形態による電流検出装置１０は、積分回路４１のリセットタイミング及び積分回路４２のリセットタイミングを生成するタイミング生成部３１を備える。第１リセット出力部１３２は、タイミング生成部３１が生成した積分回路４１のリセットタイミングに基づいて、複数の積分回路４１の全てがリセット状態になるように、リセット信号ＲＳＴ１を出力する。第２リセット出力部１３３は、タイミング生成部３１が生成した積分回路４２のリセットタイミングに基づいて、複数の積分回路４２の全てがリセット状態になるように、リセット信号ＲＳＴ２を出力する。
　これにより、本実施形態による電流検出装置１０は、タイミング生成部３１を備え、リセットタイミングを生成することで、簡易な構成により適切に、複数の積分回路４１及び複数の積分回路４２をリセット（初期化）することができる。
　また、本実施形態による電流検出装置１０は、スイッチング素子２１及びスイッチング素子２２のスイッチングを制御するモータ制御部３０を備える。モータ制御部３０は、タイミング生成部３１を備える。
　これにより、本実施形態による電流検出装置１０は、モータ制御部３０のＣＰＵによるソフトウェア処理により、リセットタイミングを生成することができるため、さらに簡易な構成により適切に、複数の積分回路４１及び複数の積分回路４２をリセット（初期化）することができる。
　また、本実施形態による電流検出方法は、直列に接続されたスイッチング素子２１及びスイッチング素子２２の組を複数有し、複数相の交流信号を生成するインバータ部２０に流れる電流を検出する電流検出方法であって、第１積分ステップと、第２積分ステップと、検出処理ステップと、第１リセット出力ステップと、第２リセット出力ステップとを含む。第１積分ステップにおいて、複数（例えば、３個）の積分回路４１のそれぞれが、複数相（例えば、３相）のそれぞれに対応するスイッチング素子２１に流れる電流を検出するロゴスキーコイル１１の出力を積分して第１検出信号を出力する。第２積分ステップにおいて、複数の積分回路４２のそれぞれが、複数相のそれぞれに対応するスイッチング素子２２に流れる電流を検出するロゴスキーコイル１２の出力を積分して第２検出信号を出力する。検出処理ステップにおいて、検出処理部１３１が、第１検出信号と第２検出信号とに基づいて、インバータ部２０に流れる電流を検出する。第１リセット出力ステップにおいうて、第１リセット出力部３２が、全てのスイッチング素子２１がオフ状態（非導通状態）である第１期間ＴＲｒｓｔ１に、複数の積分回路４１をリセットするリセット信号ＲＳＴ１（第１リセット信号）を出力する。第２リセット出力ステップにおいて、第２リセット出力部３３が、全てのスイッチング素子２２がオフ状態（非導通状態）である第２期間ＴＲｒｓｔ２に、複数の積分回路４２をリセットするリセット信号ＲＳＴ２（第２リセット信号）を出力する。
　これにより、本実施形態による電流検出方法は、上述した電流検出装置１０と同様の効果を奏し、電流検出装置１０の構成を簡素化することができる。
　なお、本発明は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
　例えば、上記の各実施形態において、電流検出装置１０は、モータ制御装置１に含まれ、モータ３の駆動を制御するための電流検出に適用する例を説明したが、これに限定されるものではない。例えば、電流検出装置１０は、電源装置などのモータ制御装置１以外に使用するインバータ部の電流検出に適用してもよい。
　また、上記の実施形態において、モータ制御部３０が、タイミング生成部３１を備える例を説明したが、これに限定されるものではなく、タイミング生成部３１をモータ制御部３０の外部に備え、タイミング生成部３１を論理回路により実現してもよい。
　図１０は、本実施形態におけるタイミング生成部３１の変形例を示す図である。図１０に示すタイミング生成部３１ａは、論理回路により実現した変形例を示している。
　図１０に示すように、タイミング生成部３１ａは、ＮＯＲ回路（３１１－１、３１１－２）と、ディレイ回路（３１２－１、３１２－２、３１３－１、３１３－２）と、インバータ回路（３１４－１、３１４－２）と、ＡＮＤ回路（３１５－１、３１５－２）とを備える。
　ＮＯＲ回路３１１－１及びＮＯＲ回路３１１－２は、３入力の否定論理和回路である。ＮＯＲ回路３１１－１は、スイッチング素子２１におけるＵ相の制御信号Ｓ１（波形Ｗ４）、Ｖ相の制御信号Ｓ３（波形Ｗ５）、及びＷ相の制御信号Ｓ５（波形Ｗ６）の否定論理和の出力信号を出力する。
　ディレイ回路３１２－１及びディレイ回路３１２－２は、遅延回路である。ディレイ回路３１２－１は、ＮＯＲ回路３１１－１の出力を所定の期間遅延させて、次段のディレイ回路３１３－１及びＡＮＤ回路３１５－１に出力する。
　また、ディレイ回路３１２－２は、ＮＯＲ回路３１１－２の出力を所定の期間遅延させて、次段のディレイ回路３１３－２及びＡＮＤ回路３１５－２に出力する。
　ディレイ回路３１３－１及びディレイ回路３１３－２は、遅延回路である。ディレイ回路３１３－１は、ディレイ回路３１２－１の出力を所定の期間遅延させて、インバータ回路３１４－１に出力する。また、ディレイ回路３１３－２は、ディレイ回路３１２－２の出力を所定の期間遅延させて、インバータ回路３１４－２に出力する。
　インバータ回路３１４－１及びインバータ回路３１４－２は、論理反転回路である。インバータ回路３１４－１は、ディレイ回路３１３－１の出力を論理反転して、ＡＮＤ回路３１５－１に出力する。また、インバータ回路３１４－２は、ディレイ回路３１３－２の出力を論理反転して、ＡＮＤ回路３１５－２に出力する。
　ＡＮＤ回路３１５－１及びＡＮＤ回路３１５－２は、論理積回路である。ＡＮＤ回路３１５－１は、ディレイ回路３１２－１の出力と、インバータ回路３１４－１とを論理積した出力信号を、リセットタイミング信号ＲＴ１として出力する。また、ＡＮＤ回路３１５－２は、ディレイ回路３１２－２の出力と、インバータ回路３１４－２とを論理積した出力信号を、リセットタイミング信号ＲＴ２として出力する。
　なお、図１０において、ＮＯＲ回路３１１－１と、ディレイ回路（３１２－１、３１３－１）と、インバータ回路３１４－１と、ＡＮＤ回路３１５－１とにより構成される論理回路が、積分回路４１のリセットタイミング信号ＲＴ１を生成する。
　また、ＮＯＲ回路３１１－２と、ディレイ回路（３１２－２、３１３－２）と、インバータ回路３１４－２と、ＡＮＤ回路３１５－２とにより構成される論理回路が、積分回路４２のリセットタイミング信号ＲＴ２を生成する。
　このように、本実施形態では、タイミング生成部３１ａは、複数相に対応するスイッチング素子２１の制御信号（Ｓ１、Ｓ３、Ｓ５）に基づいて、積分回路４１のリセットタイミングを生成し、複数相に対応するスイッチング素子２２の制御信号（Ｓ２、Ｓ４、Ｓ６）に基づいて、積分回路４２のリセットタイミングを生成する論理回路を備えてもよい。
　これにより、本実施形態による電流検出装置１０は、簡易な構成である論理回路により適切に、複数の積分回路４１及び複数の積分回路４２をリセット（初期化）することができる。
　また、上記の実施形態において、電流検出部１３（検出処理部１３１）は、電流波形を電圧に変換した信号を出力し、モータ制御部３０が、不図示のＡＤＣを介して電流値を取得する例を説明したが、これに限定されるものではない。電流検出部１３（検出処理部１３１）は、例えば、ＡＤＣを含むようにしてもよい。すなわち、電流検出部１３（検出処理部１３１）が、モータ制御部３０の一部機能を備えるようにしてもよい。また、モータ制御部３０が、電流検出部１３（検出処理部１３１）の一部又は全部の機能を備えるようにしてもよい。
　また、上記の実施形態において、電流検出装置１０は、３相の交流信号に対応して電流を検出する例を説明したが、これに限定されるものではなく、３相未満、又は４相以上の用途に適用してもよい。
　なお、上述したモータ制御装置１及び電流検出装置１０が備える各構成は、内部に、コンピュータシステムを有している。そして、上述したモータ制御装置１及び電流検出装置１０が備える各構成の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより上述したモータ制御装置１及び電流検出装置１０が備える各構成における処理を行ってもよい。ここで、「記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行する」とは、コンピュータシステムにプログラムをインストールすることを含む。ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
　また、「コンピュータシステム」は、インターネットやＷＡＮ、ＬＡＮ、専用回線等の通信回線を含むネットワークを介して接続された複数のコンピュータ装置を含んでもよい。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。このように、プログラムを記憶した記録媒体は、ＣＤ－ＲＯＭ等の非一過性の記録媒体であってもよい。
　１　モータ制御装置
　２　直流電源
　３　モータ
　４　平滑コンデンサ
　１０　電流検出装置
　１１、１１－１、１１－２、１１－３、１２、１２－１、１２－２、１２－３　ロゴスキーコイル
　１３　電流検出部
　２０　インバータ部
　２１、２１－１、２１－２、２１－３、２２、２２－１、２２－２、２２－３　スイッチング素子
　３０　モータ制御部
　３１、３１ａ　タイミング生成部
　４１、４１－１、４１－２、４１－３、４２、４２－１、４２－２、４２－３　積分回路
　４３　抵抗
　４４　オペアンプ
　４５　コンデンサ
　４６　リセットスイッチ
　５０、５０－１、５０－２、５０－３　加算器
　１３１　検出処理部
　１３２　第１リセット出力部
　１３３　第２リセット出力部
　３１１－１、３１１－２　ＮＯＲ回路
　３１２－１、３１２－２、３１３－１、３１３－２　ディレイ回路
　３１４－１、３１４－２　インバータ回路
　３１５－１、３１５－２　ＡＮＤ回路

Claims (6)

  1. 　直列に接続された第１のスイッチング素子及び第２のスイッチング素子の組を複数有し、複数相の交流信号を生成するインバータ部に流れる電流を検出する電流検出装置であって、
    　それぞれが前記第１のスイッチング素子に１対１に対応し、前記第１のスイッチング素子に流れる電流を検出する複数の第１のロゴスキーコイルと、
    　それぞれが前記第２のスイッチング素子に１対１に対応し、前記第２のスイッチング素子に流れる電流を検出する複数の第２のロゴスキーコイルと、
    　それぞれが前記第１のロゴスキーコイルに１対１に対応し、リセット機能を有し、前記第１のロゴスキーコイルの出力を積分して第１検出信号を出力する複数の第１積分回路と、
    　それぞれが前記第２のロゴスキーコイルに１対１に対応し、リセット機能を有し、前記第２のロゴスキーコイルの出力を積分して第２検出信号を出力する複数の第２積分回路と、
    　前記第１検出信号と前記第２検出信号とに基づいて、前記インバータ部に流れる電流を検出する検出処理部と、
    　全ての前記第１のスイッチング素子が非導通状態である第１期間に、前記複数の第１積分回路をリセットする第１リセット信号を出力する第１リセット出力部と、
    　全ての前記第２のスイッチング素子が非導通状態である第２期間に、前記複数の第２積分回路をリセットする第２リセット信号を出力する第２リセット出力部と
    　を備える電流検出装置。
  2. 　前記第１リセット出力部は、前記第１期間の一部期間に、前記複数の第１積分回路の全てがリセット状態になるように、前記第１リセット信号を出力し、
    　前記第２リセット出力部は、前記第２期間の一部期間に、前記複数の第２積分回路の全てがリセット状態になるように、前記第２リセット信号を出力する
    　請求項１に記載の電流検出装置。
  3. 　前記第１積分回路のリセットタイミング及び前記第２積分回路のリセットタイミングを生成するタイミング生成部を備え、
    　前記第１リセット出力部は、前記タイミング生成部が生成した前記第１積分回路のリセットタイミングに基づいて、前記複数の第１積分回路の全てがリセット状態になるように、前記第１リセット信号を出力し、
    　前記第２リセット出力部は、前記タイミング生成部が生成した前記第２積分回路のリセットタイミングに基づいて、前記複数の第２積分回路の全てがリセット状態になるように、前記第２リセット信号を出力する
    　請求項１又は請求項２に記載の電流検出装置。
  4. 　前記第１のスイッチング素子及び前記第２のスイッチング素子のスイッチングを制御する制御部を備え、
    　前記制御部は、前記タイミング生成部を備える
    　請求項３に記載の電流検出装置。
  5. 　前記タイミング生成部は、前記複数相に対応する前記第１のスイッチング素子の制御信号に基づいて、前記第１積分回路のリセットタイミングを生成し、前記複数相に対応する前記第２のスイッチング素子の制御信号に基づいて、前記第２積分回路のリセットタイミングを生成する論理回路を備える
    　請求項３に記載の電流検出装置。
  6. 　直列に接続された第１のスイッチング素子及び第２のスイッチング素子の組を複数有し、複数相の交流信号を生成するインバータ部に流れる電流を検出する電流検出方法であって、
    　複数の第１積分回路のそれぞれが、前記複数相のそれぞれに対応する前記第１のスイッチング素子に流れる電流を検出する第１のロゴスキーコイルの出力を積分して第１検出信号を出力する第１積分ステップと、
    　複数の第２積分回路のそれぞれが、前記複数相のそれぞれに対応する前記第２のスイッチング素子に流れる電流を検出する第２のロゴスキーコイルの出力を積分して第２検出信号を出力する第２積分ステップと、
    　検出処理部が、前記第１検出信号と前記第２検出信号とに基づいて、前記インバータ部に流れる電流を検出する検出処理ステップと、
    　第１リセット出力部が、全ての前記第１のスイッチング素子が非導通状態である第１期間に、前記複数の第１積分回路をリセットする第１リセット信号を出力する第１リセット出力ステップと、
    　第２リセット出力部が、全ての前記第２のスイッチング素子が非導通状態である第２期間に、前記複数の第２積分回路をリセットする第２リセット信号を出力する第２リセット出力ステップと
    　を含む電流検出方法。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815391A (en) * 1996-03-19 1998-09-29 International Rectifier Corporation Current sensing circuit for pulse width modulated motor drive
JP2001165965A (ja) * 1999-12-06 2001-06-22 Mitsubishi Electric Corp 直流電流検出方法および電力変換装置の直流電流検出装置
JP2011064559A (ja) * 2009-09-17 2011-03-31 Hitachi Automotive Systems Ltd 電圧検出装置及びそれを用いた電力変換装置
JP2011254561A (ja) * 2010-05-07 2011-12-15 Panasonic Corp モータ電流検出用ｉｃ、およびこれを用いた電流検出器またはモータ制御装置
WO2013058282A1 (ja) * 2011-10-17 2013-04-25 アイシン・エィ・ダブリュ株式会社 電流検出装置
JP2013231601A (ja) * 2012-04-27 2013-11-14 Mitsubishi Electric Corp 電力変換装置の電流検出装置、およびこの電流検出装置を備えた半導体モジュール
JP2019149860A (ja) * 2018-02-26 2019-09-05 新電元工業株式会社 スイッチング電源装置
WO2019167244A1 (ja) * 2018-03-02 2019-09-06 三菱電機株式会社 電力変換装置および電動機システム
WO2021066153A1 (ja) * 2019-10-04 2021-04-08 新電元工業株式会社 電流検出装置、モータ制御装置、及び電流検出方法
JP2022021850A (ja) * 2020-07-22 2022-02-03 株式会社Soken 電流センサ

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815391A (en) * 1996-03-19 1998-09-29 International Rectifier Corporation Current sensing circuit for pulse width modulated motor drive
JP2001165965A (ja) * 1999-12-06 2001-06-22 Mitsubishi Electric Corp 直流電流検出方法および電力変換装置の直流電流検出装置
JP2011064559A (ja) * 2009-09-17 2011-03-31 Hitachi Automotive Systems Ltd 電圧検出装置及びそれを用いた電力変換装置
JP2011254561A (ja) * 2010-05-07 2011-12-15 Panasonic Corp モータ電流検出用ｉｃ、およびこれを用いた電流検出器またはモータ制御装置
WO2013058282A1 (ja) * 2011-10-17 2013-04-25 アイシン・エィ・ダブリュ株式会社 電流検出装置
JP2013231601A (ja) * 2012-04-27 2013-11-14 Mitsubishi Electric Corp 電力変換装置の電流検出装置、およびこの電流検出装置を備えた半導体モジュール
JP2019149860A (ja) * 2018-02-26 2019-09-05 新電元工業株式会社 スイッチング電源装置
WO2019167244A1 (ja) * 2018-03-02 2019-09-06 三菱電機株式会社 電力変換装置および電動機システム
WO2021066153A1 (ja) * 2019-10-04 2021-04-08 新電元工業株式会社 電流検出装置、モータ制御装置、及び電流検出方法
JP2022021850A (ja) * 2020-07-22 2022-02-03 株式会社Soken 電流センサ

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