[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2023112122A1 - 半導体素子を用いたメモリ装置 - Google Patents

半導体素子を用いたメモリ装置 Download PDF

Info

Publication number
WO2023112122A1
WO2023112122A1 PCT/JP2021/045965 JP2021045965W WO2023112122A1 WO 2023112122 A1 WO2023112122 A1 WO 2023112122A1 JP 2021045965 W JP2021045965 W JP 2021045965W WO 2023112122 A1 WO2023112122 A1 WO 2023112122A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
voltage
line
gate
conductor layer
Prior art date
Application number
PCT/JP2021/045965
Other languages
English (en)
French (fr)
Inventor
理一郎 白田
康司 作井
望 原田
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
理一郎 白田
康司 作井
望 原田
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド, 理一郎 白田, 康司 作井, 望 原田 filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority to CN202180105433.1A priority Critical patent/CN118696378A/zh
Priority to PCT/JP2021/045965 priority patent/WO2023112122A1/ja
Priority to KR1020247022970A priority patent/KR20240113970A/ko
Priority to JP2023567312A priority patent/JPWO2023112122A1/ja
Priority to US18/077,895 priority patent/US20230186966A1/en
Publication of WO2023112122A1 publication Critical patent/WO2023112122A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Definitions

  • FIG. 7B shows the floating body 102 saturated with the generated holes 106 .
  • dynamic flash memory memory devices using semiconductor elements (hereinafter referred to as dynamic flash memory) according to embodiments of the present invention will be described with reference to the drawings.
  • the N + layer 3a is a source line SL (an example of a "source line” in the claims), and the N + layer 3b is a bit line BL (a "bit line” in the claims).
  • the first gate conductor layer 5a is connected to the first select gate line SG1 (which is an example of the "first select gate line” in the claims), the second gate conductor The layer 5b serves as a plate line PL (an example of a "plate line” in the claims), and the third gate conductor layer 5c serves as a second selection gate line SG2 (a "second selection gate” in the claims). ) are connected to each other.
  • FIG. 4B(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CSG1 is the capacitance of the first gate conductor layer 5a
  • CPL is the capacitance of the second gate conductor layer 5b
  • CSG2 is the capacitance of the third gate conductor layer 5c
  • CBL is the capacitance of the PN junction between the N + layer 3b serving as the drain and the channel region 7a
  • C SL is the capacitance of the PN junction between the N + layer 3a serving as the source and the channel region 7a.
  • the operation affects the channel region 7a as noise.
  • 0 V is applied to the first select gate line SG1, the second select gate line SG2, and the plate line PL, which are the applied voltages V SG1 and V SG2 after "1" is written.
  • V PL is set to ⁇ 0.7 V
  • the hole group 10 stored in the channel region 7a is surrounded by the second gate conductor layer 5b connected to the plate line PL.
  • the channel regions 7a gather together. This is because the positively charged hole groups 10 are higher than the first gate conductor layer 5a and the third gate conductor layer 5b of the first select gate line SG1 and the second select gate line SG2 to which 0 V is applied.
  • the hole groups 10 stored in the channel regions 7a of the memory cells of the non-selected pages mainly exist on the side of the plate lines PL0 to PL2.
  • recombination of holes and electrons at the PN junction between the bit line BL and the channel region 7a and the PN junction between the source line SL and the channel region 7a is suppressed.
  • FIG. 6G shows select gate lines SG0 to SG2 in a block of memory cells C00 to C22 of 3 rows ⁇ 3 columns, in which the first select gate line and the second select gate line are shared at the end of the memory cell block. shows an example. Also in this configuration, the plate line PL of the unselected page of the dynamic flash memory cell according to the first embodiment of the present invention can be set to a negative voltage.
  • the page erase operation is largely composed of two operations.
  • the first operation (which is an example of the "first operation” in the scope of claims) is to lift the first and second select gate lines SG1 and SG2 and the plate line PL to cause the floating body of the channel region 7a to rise. is increased by capacitive coupling, and then the bit line BL and the source line SL are lowered to forward bias the PN junction and release the hole group 10 .
  • the second operation (which is an example of the "second operation” in the scope of claims) is that the channel region 7a This is a pull-down operation due to capacitive coupling with .
  • the hole groups 10 stored in the channel regions 7a of the memory cells of the non-selected pages mainly exist on the side of the plate lines PL0 to PL2.
  • recombination of holes and electrons at PN junctions between the bit line BL and the channel region 7a and between the source line SL and the channel region 7a is suppressed.
  • the dynamic flash memory operation described in this embodiment can be performed even if the horizontal cross-sectional shape of the Si pillar 2 is circular, elliptical, or rectangular. Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • the voltage conditions applied to the bit line BL, the source line SL, the first and second select gate lines SG1 and SG2, and the plate line PL, and the voltage of the floating body are determined in the erase, write, and read operations. This is an example for performing the basic operation, and other voltage conditions may be used as long as the basic operation of the present invention can be performed.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having P-type or i-type (intrinsic) conductivity type: N + layer 7a: Channel regions 4a, 4b: Gate insulating layers 5a, 5b: Gate conductor layer 6 : Insulating layer BL for separating two gate conductor layers: Bit line SL: Source line PL: Plate line SG1: First select gate line SG2: Second select gate line FB: Floating body C00-C22: memory cells SL: source lines BL0-BL2: bit lines PL0-PL2: plate lines SG10-SG22: first and second selection gate lines SA0-SA2: sense amplifier circuits T0A-T2D: MOS transistors IO, /IO: input/output lines CSL0 to CSL2: column selection lines 110: DRAM memory cell without capacitor 100: SOI substrate 101: SiO 2 film of SOI substrate 102: Floating Body 103: Source N + layer 104: Drain N + layer 105: Gate conductive layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Semiconductor Memories (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)

Abstract

メモリ装置は、基板上に列状に配列された複数のメモリセルからなるページを備え、前記ページに含まれる各メモリセルの、第１のゲート導体層と、第２のゲート導体層と、第３のゲート導体層と、第１の不純物領域と、第２の不純物領域に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持するページ書込み動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記正孔群を前記チャネル半導体層の内部から除去するページ消去動作を行う。前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層は、第１の選択ゲート線と接続し、前記第２のゲート導体層は、駆動制御線と接続し、前記第３のゲート導体層は、第２の選択ゲート線と接続する。前記ビット線は、センスアンプ回路に接続する。ページ読出し動作時には、少なくとも１本のページで選択するメモリセル群のページデータを前記ビット線に読み出す。前記ページの内、非選択の前記ページに接続する前記メモリセルの前記駆動制御線には、前記メモリ装置の動作中に零ボルト以下の電圧が印加されている。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図７（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図８（ａ）と（ｂ）に、動作上の問題点を、図９（ａ）～（ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図７（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図８（ａ）と（ｂ）を用いて、説明する。図８（ａ）に示したように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディとの間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（２）
で表される。また、ワード線の接続されたゲートとフローティングボディ間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　（３）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ βWL ×ＶWLH　（４）
で表される。
ここで、式（３）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、βWL＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９（ａ）～（ｃ）に読出し動作を示しており、図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図９（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
　また、非特許文献８および非特許文献１５には、非選択ワード線ＷＬに負電圧－１．５Ｖを印加して、“1”書込みの保持特性を延ばす方法が記されている。しかし、書込み時にビット線ＢＬに１．８Ｖが印加されるため、ゲートとドレイン間に３．３Ｖの電圧が印加され、非選択ＷＬに接続するメモリセルでは、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）により、“0”記憶データの破壊が生じることも記されている。図１０は、１個のＭＯＳトランジスタで構成された、２行×２列のＤＲＡＭメモリセルＣｅｌｌ＿００～Ｃｅｌｌ＿１１のメモリセルブロックの一部を示している。このメモリセルブロックにおいて、書込み動作が始まると、負電圧のＷＬ＝－１．５Ｖが印加されている非選択ワード線の内、１本のワード線が選択され、正電圧のＷＬ＝１．５Ｖが印加される。そして、メモリセルＣｅｌｌ＿１１に“1”書込みを行なう際にビット線に正電圧のＢＬ＝１．８Ｖを印加する。この時、非選択メモリセルＣｅｌｌ＿０１では、そのゲートにＷＬ＝－１．５Ｖ、そのドレインにＢＬ＝１．８Ｖが印加される。したがって、非選択メモリセルＣｅｌｌ＿０１のゲートには、ドレインとの電位差である－３．３Ｖが印加されることになる。この結果、非選択メモリセルＣｅｌｌ＿０１において、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）が発生する。そして、メモリセルＣｅｌｌ＿０１の記憶データが“0”の場合、その記憶データは破壊される。
　なお、図１０において、メモリセルＣｅｌｌ＿１０に“0”データを書込む際にビット線に負電圧のＢＬ＝－０．７Ｖを印加する。非選択ワード線にＷＬ＝－１．５Ｖを印加しているため、メモリセルＣｅｌｌ＿００のフローティングボディが非選択ワード線との容量結合により、負電圧状態に引き下げられている。このため、メモリセルＣｅｌｌ＿００に“1”データが記憶されていても、メモリセルＣｅｌｌ＿００のドレインとフローティングボディとの間のＰＮ接合は順バイアスにはならず、“1”データの破壊は起こらない。このように非選択ワード線に負電圧を印加することは、“1”データの保護が目的であるが、この結果、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）が発生し、“0”データの破壊が生じるという大きな問題があった。
　また、ＳＯＩ（Silicon on Insulator）層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したメモリ素子がある（例えば、特許文献４、５を参照, which are incorporated herein by these references）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が絶縁層に接して形成されている。このＮ+層が絶縁層に接していることにより、２つのＭＯＳトランジスタのフローティングボディ チャネルは、電気的に分離される。このため、信号電荷である正孔群が蓄積されている分離されたフローティングボディ チャネルの電圧は、前述のように、それぞれのＭＯＳトランジスタのゲート電極へのパルス電圧印加により、（４）式に示したと同様に、大きく変化する。これにより、書込みの際の“１”と“０”との電位差マージンを十分に大きく出来ないという問題があった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006. 大澤 隆：「単一FETセルを用いたSOI DRAM」応用物理 第75巻 第９号、頁1131-1135　2006年。
　キャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、フローティングボディへのノイズとして、伝達されてしまうという問題点があった。また、非選択ワード線ＷＬに負電圧－１．５Ｖを印加して、“1”書込みの保持特性を延ばす手法により、非選択ＷＬに接続するメモリセルでは、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）により、“0”記憶データの破壊が生じるという問題があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されてメモリブロックが構成されたメモリ装置であって、
　前記各ページに含まれる各メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面を囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、近接した第２のゲート絶縁層と、
　前記半導体母体の側面を囲み、前記第２のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第３のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記第２のゲート絶縁層を覆う第３のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、前記第３のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層は、第１の選択ゲート線と接続し、前記第２のゲート導体層は、駆動制御線と接続し、前記第３のゲート導体層は、第２の選択ゲート線と接続し、前記ビット線は、センスアンプ回路に接続し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持する動作と、
　前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とする、ページ書込み動作と、
　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層、前記第３のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群を抜きとり、その後、前記第１のゲート導体層と前記第２のゲート導体層と前記第３のゲート導体層と、前記チャネル半導体層との容量結合により、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、ページ消去動作と、
　少なくとも１本のページで選択するメモリセル群のページデータを前記ビット線に読み出す、ページ読出し動作と、を実行し、
　前記ページの内、非選択の前記ページに接続する前記メモリセルの前記駆動制御線には、零ボルト以下の電圧が印加される、
　ことを特徴とする（第１発明）半導体素子を用いたメモリ装置。
　上記の第１発明において、前記ページ読出し動作時には、選択された前記ページに接続する前記メモリセルの前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加されていることを特徴とする（第２発明）。
　上記の第１発明において、前記ページ読出し動作時には、選択されたページの前記チャネル半導体層の内部に、インパクトイオン化現象により前記正孔群の形成により、選択された前記ページの前記チャネル半導体層の電圧を前記第１のデータ保持電圧に戻すリフレッシュ動作を実行することを特徴とする（第３発明）。
　上記の第１発明において、前記ページ書込み動作時には、前記第１のゲート導体層を有する第１のＮチャネルＭＯＳトランジスタ領域と、前記第３のゲート導体層を有する第３のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させ、前記第２のゲート導体層を有する第２のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させることを特徴とする（第４発明）。
　上記の第１発明において、前記ページ消去動作は、前記第１の選択ゲート線と、前記第２の選択ゲート線と、前記プレート線との、前記チャネル領域との容量結合により、前記チャネル領域の電圧を上昇させた後で、前記ビット線と前記ソース線とを下降することにより、第１の不純物層および第２の不純物層と、チャネル半導体層とのＰＮ接合を順バイアスにして、前記正孔群を放出する第１の動作と、
　前記第１の選択ゲート線と、前記第２の選択ゲート線と、前記プレート線との、前記チャネル領域との容量結合により、前記第１の選択ゲート線と、前記第２の選択ゲート線と、前記プレート線の下降に伴い、前記チャネル半導体層の電圧を引き下げる第２の動作と、を実行することを特徴とする（第５発明）。
　上記の第１発明において、前記第１の選択ゲート線と前記第２の選択ゲート線とは、接続していることを特徴とする（第６発明）。
　上記の第１発明において、前記第１のゲート導体層及び前記第３のゲート導体層と前記半導体母体との間のゲート容量の総和容量は、前記第２のゲート導体層と前記半導体母体との間の第２のゲート容量よりも小さいことを特徴とする（第７発明）。
　上記の第３発明において、前記リフレッシュ動作時の前記第１の選択ゲート線および前記第２の選択ゲート線と前記ビット線の第１のパルス幅は、前記ページ読出し動作時の前記ワード線と前記ビット線の第２のパルス幅よりも長いことを特徴とする（第８発明）。
　上記の第１発明において、前記インパクトイオン化現象は、前記第２のゲート導体層と、前記第３のゲート導体層の間の近傍の前記チャネル半導体層の内部に生じ、前記正孔群を前記チャネル半導体層の内部に保持することを特徴とする（第９発明）。
　上記の第１発明において、少なくとも２本のページが多重選択されるページ積和読出し動作時には、選択された前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加され、非選択の前記駆動制御線には、負電圧が印加されることを特徴とする（第１０発明）。
　上記の第１発明において、前記ページの内、非選択の前記ページに接続する前記メモリセルの前記第１の選択ゲート線および前記第２の選択ゲート線には、前記駆動制御線に印加する電圧以上の電圧が印加される、ことを特徴とする（第１１発明）。
第１実施形態に係る半導体メモリ装置の構造図である。 第１実施形態に係る半導体メモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の読出し動作時の、第１、第２、第３のゲート導体層のゲート容量の大小関係と、これに関係する動作を説明するための図である。 第１実施形態に係る半導体メモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする２×２のメモリアレイ図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明するための動作波形図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明するための動作波形図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明するための動作波形図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係る半導体メモリ装置の構造図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明の実施形態に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上にシリコン半導体柱２（特許請求の範囲の「半導体柱」の一例である）（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）がある。そして、Ｓｉ柱２は、下よりＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）、Ｐ層７（以下、アクセプタ不純物を含む半導体領域を「Ｐ層」と称する）、Ｎ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）がある。Ｎ+層３ａ、３ｂ間のＰ層７がチャネル領域７ａとなる。Ｓｉ柱２の下部を囲んで、下から第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）と、第３のゲート絶縁層４ｃ（特許請求の範囲の「第３のゲート絶縁層」の一例である）と、がある。そして、第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）があり、第２のゲート絶縁層４ｂを囲んで、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）があり、第３のゲート絶縁層４ｃを囲んで、第３のゲート導体層５ｃ（特許請求の範囲の「第３のゲート導体層」の一例である）がある。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６ａにより分離され、第２のゲート導体層５ｂ、第３のゲート導体層５ｃは絶縁層６ｂにより分離されている。これによりＮ+層３ａ、３ｂ、Ｐ層７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第３のゲート絶縁層４ｃ、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃからなるダイナミック フラッシュ メモリセルが形成される。
　そして、図１に示すように、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１の選択ゲート線ＳＧ１（特許請求の範囲の「第１の選択ゲート線」の一例である）に、第２のゲート導体層５ｂはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、第３のゲート導体層５ｃは第２の選択ゲート線ＳＧ２（特許請求の範囲の「第２の選択ゲート線」の一例である）に、それぞれ接続している。
　なお、第１の選択ゲート線ＳＧ１に接続している第１のゲート導体層５ａと、プレート線ＰＬに接続している第２のゲート導体層５ｂとを合わせたゲート容量は、第２の選択ゲート線ＳＧ２に接続している第３のゲート導体層５ｃのゲート容量よりも、大きくなるような構造を有することが望ましい。
　また、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃの何れか、または全てを平面視で、２つ以上に分割して、それぞれを第１の選択ゲート線、プレート線、第２の選択ゲート線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　また、第２のゲート導体層５ｂに加えて、少なくとも１つ以上のプレート線ＰＬに繋がるゲート導体層を設けてもよい。それぞれをプレート線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　図２を用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７ａは、電気的に基板１から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１０がチャネル領域７ａに蓄えられている状態を示す。そして図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧とビット線ＢＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－１．５Ｖである。その結果、チャネル領域７ａの初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７ａのＰＮ接合と、ビット線ＳＬが接続されているドレインとなるＮ+層３ｂとチャネル領域７ａのＰＮ接合とが、順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７ａに蓄えられていた正孔群１０が、ソース部のＮ+層３ａとドレイン部のＮ+層３ｂに吸い込まれ、チャネル領域７ａの電位ＶFBは、ＶFB＝ＶERA＋Ｖｂ近傍の電圧となる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－１．５Ｖの場合、チャネル領域７ａの電位は、－０．８Ｖになる。この値が、消去状態のチャネル領域７ａの電位状態となる。このため、フローティングボディのチャネル領域７ａの電位が負の電圧になると、ダイナミック フラッシュ メモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。したがって、第１の選択ゲート線ＳＧ１に接続された第１のゲート導体層５ａと、プレート線ＰＬに接続された第２のゲート導体層５ｂと、第２の選択ゲート線ＳＧ２に接続された第３のゲート導体層５ｃのしきい値電圧は高くなる。これにより、図２（ｃ）に示すように、第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２の電圧をｘ軸としたグラフにおいて、セル電流Ｉｃｅｌｌは零となる。このチャネル領域７ａの消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、第１の選択ゲート線ＳＧ１、プレート線ＰＬ、第２の選択ゲート線ＳＧ２に印加する電圧条件と、フローティングボディの電位は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、ダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば１．２Ｖを入力し、第１の選択ゲート線ＳＧ１に接続された第１のゲート導体層５ａと、第２の選択ゲート線ＳＧ２に接続された第３のゲート導体層５ｃに、例えば、２Ｖを入力し、プレート線ＰＬに接続された第２のゲート導体層５ｂに、例えば、１．５Ｖを入力する。その結果、図３（ａ）に示したように、第１の選択ゲート線ＳＧ１の接続された第１のゲート導体層５ａと、第２の選択ゲート線ＳＧ２に接続された第３のゲート導体層５ｃの内側のチャネル領域７ａには、環状の反転層１２ａ、１２ｃが形成される。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域（特許請求の範囲の「第１のＮチャネルＭＯＳトランジスタ領域」の一例である）と、第３のゲート導体層５ｃを有する第３のＮチャネルＭＯＳトランジスタ領域（特許請求の範囲の「第３のＮチャネルＭＯＳトランジスタ領域」の一例である）は、例えば、線形領域で動作させる。一方、プレート線ＰＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域（特許請求の範囲の「第２のＮチャネルＭＯＳトランジスタ領域」の一例である）は、例えば、飽和領域で動作させる。この結果、反転層１２ｂには、ピンチオフ点Ｐが存在する。この場合、第１の選択ゲート線ＳＧ１の接続された第１のゲート導体層５ａの内側と、第２の選択ゲート線ＳＧ２の接続された第３のゲート導体層５ｃの内側に全面に形成された反転層１２ａ、１２ｃはそれぞれ、プレート線ＰＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域の実質的なソース、ドレインとして働く。
　この結果、直列接続された第２のＮチャネルＭＯＳトランジスタ領域と、第３のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域７ａの第２の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、第２の選択ゲートＳＧ２の接続された第３のゲート導体層５ｃを有する第３のＮチャネルＭＯＳトランジスタ領域から見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線ＢＬの接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（例えば非特許文献１０を参照）。
　そして、図３（ｂ）に示すように、生成された正孔群１０は、チャネル領域７ａの多数キャリアであり、チャネル領域７ａを正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７ａはソース線ＳＬの接続されたＮ+層３ａとチャネル領域７ａとの間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）近傍まで充電される。チャネル領域７ａが正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタ領域、第２のＮチャネルＭＯＳトランジスタ領域と第３のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２の電圧をｘ軸としたグラフにおいて、ｙ軸としたセル電流Ｉｃｅｌｌが流れる。このチャネル領域７ａの書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記の第２の境界領域に替えて、第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域の間のチャネル領域７ａの第１の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１０でチャネル領域７ａを充電しても良い。あるいは、Ｎ+層３ａとチャネル領域７ａとの間の境界領域、または、Ｎ+層３ｂとチャネル領域７ａとの間の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１０でチャネル領域７ａを充電しても良い。なお、上記のビット線BＬ、ソース線ＳＬ、第１の選択ゲート線ＳＧ１、プレート線ＰＬ、第２の選択ゲート線ＳＧ２、に印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の電圧条件であってもよい。
　図４Ａ、図４Ｂを用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）～図４Ａ（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）に示すように、チャネル領域７ａがビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、しきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７ａがフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、第１及び第２の選択ゲート線ＳＧ１、ＳＧ２に対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、この第１及び第２の選択ゲート線ＳＧ１、ＳＧ２に対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作時の、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃとのゲート容量の大小関係と、これに関係する動作を説明する。第２のゲート導体層５ｂのゲート容量は、第１のゲート導体層５ａと第３のゲート導体層５ｃとを併せたゲート容量よりも大きく設計することが望ましい。図４Ｂ（ａ）に示すように、第１のゲート導体層５ａと第３のゲート導体層５ｃとを合せた垂直方向の長さを、プレート線ＰＬの接続する第２のゲート導体層５ｂの垂直方向の長さより短くして、プレート線ＰＬの接続する第２のゲート導体層５ｂのゲート容量を、第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２にそれぞれ接続する第１のゲート導体層５ａと第３のゲート導体層５ｃの合計ゲート容量よりも大きくする。図４Ｂ（ｂ）にダイナミック フラッシュ メモリの１セルの等価回路を示す。
　そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣSG1は第１のゲート導体層５ａの容量であり、ＣPLは第２のゲート導体層５ｂの容量であり、ＣSG2は第３のゲート導体層５ｃの容量であり、ＣBLはドレインとなるＮ+層３ｂとチャネル領域７ａとの間のＰＮ接合の容量であり、ＣSLはソースとなるＮ+層３ａとチャネル領域７ａとの間のＰＮ接合の容量である。図４Ｂ（ｃ）に示すように、第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２の電圧が振幅すると、その動作がチャネル領域７ａにノイズとして影響を与える。この時のチャネル領域７ａの電位変動ΔＶFBは、
ΔＶFB ＝ （CSG1＋CSG1）/ (CSG1＋CSG2＋CPL＋CBL＋CSL) × ＶReadSG　　（１）
となる。ここで、ＶReadSGは第１選択ゲート線ＳＧ１と第２選択ゲート線ＳＧ２の読出し時の振幅電位である。式（１）から明らかなように、チャネル領域７ａの全体の容量(CSG1＋CSG2＋CPL＋CBL＋CSL) に比べて、（CSG1＋CSG1）の寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２のそれぞれが接続する第１、第３のゲート導体層５ａ、５ｃの合計の垂直方向の長さを、プレート線ＰＬの接続する第２のゲート導体層５ｂの垂直方向の長さより更に短くすることによって、平面視におけるメモリセルの集積度を落すことなく、ΔＶFBを更に小さくすることが出来る。なお、上記のビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２に印加する電圧条件と、フローティングボディの電位は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５Ａ、図５Ｂを用いて、ダイナミック フラッシュ メモリセルの非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明する。図５Ａ（ａ）は、“1”書込み後に第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２と、プレート線ＰＬのそれぞれの印加電圧であるＶSG1、ＶSG2と、ＶPLを例えば、０Ｖの同電圧にした場合を示しているが、チャネル領域７ａに蓄えられた正孔群１０は、チャネル領域７ａ全体に広がっている。一方、図５Ａ（ｂ）は、“1”書込み後に第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２と、プレート線ＰＬのそれぞれの印加電圧であるＶSG1とＶSG2に０Ｖを、そして、ＶPLを例えば、－０．７Ｖにした場合を示しているが、チャネル領域７ａに蓄えられた正孔群１０は、プレート線ＰＬの接続された第２のゲート導体層５ｂに囲まれたチャネル領域７ａ集まる。これは、正電荷を有する正孔群１０が０Vを印加した第１の選択ゲート線ＳＧ１および第２の選択ゲート線ＳＧ２の第１のゲート導体層５ａおよび第３のゲート導体層５ｂよりも、負電圧である－０．７Vを印加したプレート線ＰＬの接続された第２のゲート導体層５ｂに囲まれたチャネル領域７ａに引き寄せられることによる。この結果、正孔群１０は、ソースとなるＮ+層３ａとチャネル領域７ａとの間のＰＮ接合と、ドレインとなるＮ+層３ｂとチャネル領域７ａとの間のＰＮ接合とから、遮蔽される。これによって、ソースとなるＮ+層３ａとチャネル領域７ａと間のＰＮ接合と、ドレインとなるＮ+層３ｂとチャネル領域７ａの間のＰＮ接合での正孔と電子の再結合が抑制される。また、第１のゲート導体層５ａ、第２のゲート導体層５ｂと第３のゲート導体層５ｃがチャネル領域７ａを取り囲む領域に反転層は存在せず、反転層における正孔と電子の再結合は全く生じない。また、図５Ａ（ｃ）は、“1”書込み後に第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２と、プレート線ＰＬのそれぞれの印加電圧であるＶSG1とＶSG2に０．２Ｖを、そして、ＶPLを例えば、０Ｖにした場合を示しているが、図５Ａ（ｂ）と同じ効果が得られる。図５Ａ（ｃ）は、図５Ａ（ｂ）のようにプレート線の印加電圧を負電圧にする必要が無く、設計上のメリットがある。このように図５Ａ（ｂ）あるいは図５Ａ（ｃ）に示したように非選択ページのプレート線ＰＬを零ボルト以下の電圧にすることにより、チャネル領域７ａ内に蓄えられた正孔群１０の保持（Ｒｅｔｅｎｔｉｏｎ）特性が飛躍的に向上し、通常の揮発性メモリに類を見ない、保持特性の優れた疑似不揮発性メモリを提供できる。また、図５Ａ（ｄ）は、“1”書込み後に第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２と、プレート線ＰＬのそれぞれの印加電圧であるＶSG1とＶSG2とに正電圧、例えば０．２Ｖを、そして、プレート線ＰＬの印加電圧ＶPLを例えば、０Ｖにし、ソース線ＳＬの印加電圧ＶSLとビット線ＢＬの印加電圧ＶBLを０．３Ｖにした場合を示している。これにより、図５Ａ（ｃ）の場合と比べて、正孔と電子の再結合がさらに抑制される特性の向上効果が得られる。ＶSG1とＶSG2に正電圧を与える事により、よりチャネル領域７ａ内に電子が存在出来なくなり正孔と電子の再結合が抑制される。これによりチャネル領域７ａ内に蓄えられた正孔群１０の長時間の保持（Ｒｅｔｅｎｔｉｏｎ）が可能と成る。又ソース線ＳＬの印加電圧ＶSLは書き込みと読み出し及び消去の直前に低電圧、例えば、接地電圧Ｖｓｓ＝０Ｖにする事が望ましい。そして、書き込みと読み出し及び消去の後にソース線ＳＬの印加電圧ＶSLとビット線ＢＬの印加電圧ＶBLは、正電圧に戻す。
　図５Ｂを用いて、非選択ページのプレート線ＰＬに負電圧を印加する際のページ書込み動作を説明する。選択ページにおいて、“0”消去データを維持するメモリセルＣｅｌｌ＿１０のビット線ＢＬに例えば、ＶBL＝０Ｖを印加する。また、“１”データを書き込むメモリセルＣｅｌｌ＿１１のビット線ＢＬに例えば、ＶBL＝０．８Ｖを印加する。そして、選択ページの第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２に例えば、ＶSG1＝２．０ＶとＶSG2＝２．０Ｖを、プレート線ＰＬに例えば、ＶPL＝１．５Ｖを印加する。この結果、メモリセルＣｅｌｌ＿１１のチャネル領域７ａ内でインパクトイオン化現象が起こり、生成された正孔群１０でチャネル領域７ａを満たし、メモリセルＣｅｌｌ＿１１の“1”書込みが行われる。また、非選択ページのメモリセルＣｅｌｌ＿０１に関しても、ビット線ＢＬが共通なため、“1”書込みのビット線ＢＬの電圧、ＶBL＝０．８Ｖが印加されている。そして、メモリセルＣｅｌｌ＿０１の非選択ページのプレート線ＰＬの電圧は、例えばＶPL＝－０．７Ｖが印加されている。しかし、ビット線ＢＬとプレート線ＰＬとの間には、非選択ページの第２の選択ゲートＳＧ２があり、その印加電圧はＶSG2＝０Ｖであるため、メモリセルＣｅｌｌ＿０１のビット線ＢＬとプレート線ＰＬとの間の電界は、第２の選択ゲートＳＧ２により、完全に遮蔽される。この結果、非選択ページのメモリセルにおいて、ＧＩＤＬ電流が発生しメモリセルの記憶データが誤書き込みされるディスターバンス（Ｄｉｓｔｕｒｂａｎｃｅ）は生じず、信頼性の非常に高いメモリ装置を実現できる。
　図６Ａ～図６Ｋを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの非選択ページのプレート線ＰＬを負電圧にすることについて説明する。
　図６Ａは、３行×３列のメモリセルＣ００～Ｃ２２がメモリセルブロックの一部を構成している。ここでは、３行×３列のメモリセルＣ００～Ｃ２２を示すが、実際のメモリセルブロックにおいては、３行×３列よりも大きな行列をメモリセルが構成している。そして、各メモリセルには、第１の選択ゲート線ＳＧ１０～ＳＧ１２、プレート線ＰＬ０～ＰＬ２、第２の選択ゲート線ＳＧ２０～ＳＧ２２、ソース線ＳＬ、ビット線ＢＬ０～ＢＬ２が接続されている。そのゲートにトランスファー信号ＦＴが入力するトランジスタＴ０Ｃ～Ｔ２Ｃは、スイッチ回路を構成している。また、そのゲートをビット線プリチャージ信号ＦＳに接続するトランジスタＴ０Ｄ～Ｔ２Ｄのドレインは、ビット線電源ＶＢに、ソースは、各ビット線ＢＬ０～ＢＬ２に接続する。そして、各ビット線ＢＬ０～ＢＬ２は、スイッチ回路であるトランジスタＴ０Ｃ～Ｔ２Ｃを介して、対応するセンスアンプ回路（特許請求の範囲の「センスアンプ回路」の一例である）ＳＡ０～ＳＡ２に接続する。第１の選択ゲート線ＳＧ１０～ＳＧ１２、プレート線ＰＬ０～ＰＬ２、第２の選択ゲート線ＳＧ２０～ＳＧ２２は、ロウデコーダー回路ＲDＥＣに接続する。センスアンプ回路ＳＡ０～ＳＡ２は、そのゲートをカラム選択線ＣＳＬ０～ＣＳＬ２に接続するトランジスタＴ０Ａ～Ｔ２Ｂを介して、１対の相補の入出力線ＩＯと／ＩＯに接続する。なお、図６Ａは、例えば、予め図２で示した消去動作がメモリセルブロック全体で行われ、チャネル領域７ａに正孔群１０が蓄積されていない状態を示している。
　図６Ｂは、図６ＡのメモリセルＣ００～Ｃ２２の内、メモリセルＣ０１、Ｃ２１にランダムに“１”書込みが行われ、そのチャネル領域７ａに正孔群９が蓄積される動作波形図を示している。ページ書込み動作（特許請求の範囲の「ページ書込み動作」の一例である）が開始される前の第１の時刻Ｔ１において、全ての第１および第２の選択ゲート線ＳＧ１０～ＳＧ２２には、第１の電圧Ｖ１が印加されている。ここで、第１の電圧Ｖ１は、例えば、接地電圧（特許請求の範囲の「接地電圧」の一例である）Ｖｓｓの０Ｖである。また、プレート線ＰＬ０～ＰＬ２には、負電圧である、例えば－０．７Ｖの第３の電圧Ｖ３を印加する。これによって、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群１０は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７ａ、ソース線ＳＬとチャネル領域７ａの、ＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２に負電圧を印加することにより、チャネル領域７ａの反転層は無い。したがって、信号である正孔群１０の減少が防止される。また、ビット線ＢＬ０～ＢＬ２およびソース線ＳＬには、第１の電圧Ｖ１が印加されている。
　図６Ｂの第２の時刻Ｔ２において、ページ書込み動作が開始されると、選択ページの第１の選択ゲート線ＳＧ１１と第２の選択ゲート線ＳＧ２１は、第１の電圧Ｖ１から第２の電圧Ｖ２に上がる。ここで、第２の電圧Ｖ２は、例えば、２．０Ｖである。また、選択ページのプレート線ＰＬ１は、第３の電圧Ｖ３から第４の電圧Ｖ４に上がる。ここで、第４の電圧Ｖ４は、例えば、１．５Ｖである。また、“1”書込みを行うビット線ＢＬ０とＢＬ２は、第１の電圧Ｖ１から第５の電圧Ｖ５に上がる。ここで、第５の電圧Ｖ５は、例えば、０．８Ｖである。メモリセルＣ０１、Ｃ２１は、予め消去されているため、第１のＮチャネルＭＯＳトランジスタ領域と第３のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、例えば、１．２Ｖと高くなっている。したがって、第１のＮチャネルＭＯＳトランジスタ領域と第３のＮチャネルＭＯＳトランジスタ領域は、線形領域で動作し、第２のＮチャネルＭＯＳトランジスタ領域は、飽和領域で動作する。その結果、第２のＮチャネルＭＯＳトランジスタ領域と、第３のＮチャネルＭＯＳトランジスタ領域の間で、ソースサイドインパクトイオン化を起こし、図６Ｃの回路ブロック図で示すようにメモリセルＣ０１、Ｃ２１のチャネル領域７ａに正孔群１０が蓄積される。
　メモリセルＣ０１、Ｃ２１のチャネル領域７ａの電圧が、所望の第１のデータ保持電圧に達した後、第３の時刻Ｔ３において、選択ページの第１の選択ゲート線ＳＧ１１と第２の選択ゲート線ＳＧ２１は、第２の電圧Ｖ２から第１の電圧Ｖ１に下がり、選択ページのプレート線ＰＬ１は、第４の電圧Ｖ４から第３の電圧Ｖ３に下がり、“1”書込みを行なったビット線ＢＬ０とＢＬ２は、第５の電圧Ｖ５から第１の電圧Ｖ１に下がり、ページ書込み動作を終了する。したがって、第３の時刻Ｔ３以降は、全てのプレート線ＰＬ０～ＰＬ２には、負電圧である、例えば－０．７Ｖの第３の電圧Ｖ３を印加する。これによって、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群１０は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７ａとのＰＮ接合と、ソース線ＳＬとチャネル領域７ａとの、ＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２に負電圧を印加することにより、チャネル領域７ａの反転層の形成は無い。したがって、信号である正孔群１０の減少が防止される。
　図６Ｄは、任意のタイミングにおいて、メモリセルＣ００～Ｃ２２の内、メモリセルＣ１０、Ｃ０１、Ｃ２１、Ｃ０２、Ｃ１２にランダムに“１”書込みが行われ、そのチャネル領域７ａに正孔群１０が蓄積された回路ブロック図を示している。図６Ｅは、図６Ｄのメモリセルを読み出す動作波形図を示している。ページ読出し動作（特許請求の範囲の「ページ読出し動作」の一例である）が開始される前の第４の時刻Ｔ４において、第１の選択ゲート線ＳＧ１１と第２の選択ゲート線ＳＧ２１には、第１の電圧Ｖ１が印加されている。ここで、第１の電圧Ｖ１は、例えば、接地電圧Ｖｓｓの０Ｖである。また、プレート線ＰＬ０～ＰＬ２には、負電圧である、例えば－０．７Ｖの第３の電圧Ｖ３を印加する。これによって、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群１０は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７ａのＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２には、負電圧を印加することにより、チャネル領域７ａの反転層の形成は無い。したがって、信号である正孔群１０の減少が防止される。また、ビット線ＢＬ０～ＢＬ２およびソース線ＳＬには、第１の電圧Ｖ１が印加されている。
　図６Ｅの第５の時刻Ｔ５において、ページ読出し動作が開始されると、全てのビット線ＢＬ０～ＢＬ２は、第１の電圧Ｖ１から第８の電圧Ｖ８に予備充電される。ここで、第８の電圧Ｖ８は、例えば０．８Vである。そして、第６の時刻Ｔ６において、選択ページの第１の選択ゲート線ＳＧ１１と第２の選択ゲート線ＳＧ２１は、第１の電圧Ｖ１から第６の電圧Ｖ６に上がる。ここで、第６の電圧Ｖ６は、例えば、１．０Ｖである。また、選択ページのプレート線ＰＬ１は、第３の電圧Ｖ３から第７の電圧Ｖ７に上がる。ここで、第７の電圧Ｖ７は、例えば、０．８Ｖである。この結果、第１のページに属する第１のメモリセル群Ｃ０１、Ｃ１１、Ｃ２１（特許請求の範囲の「メモリセル群」の一例である）に記憶されているページデータ（特許請求の範囲の「ページデータ」の一例である）がビット線ＢＬ０～ＢＬ２に読み出される。メモリセルＣ０１とＣ２１には、“1”書込みが為されているため、図６Ｆに示すようにメモリセル電流が流れ、ビット線ＢＬ０とＢＬ２は放電する。一方、メモリセルＣ１１は、“0”消去のままであるため、メモリセル電流は流れない。
　図６Ｆに示すようにメモリセルＣ０１とＣ２１にメモリセル電流が流れることにより、チャネル領域７ａの内部に、インパクトイオン化現象により正孔群１０を再生成する。その結果、選択されたページの“1”書込みされたチャネル領域７ａの電圧を第１のデータ保持電圧に戻すリフレッシュ動作（特許請求の範囲の「リフレッシュ動作」の一例である）が自動的に行える。そして、ビット線ＢＬ０～ＢＬ２に読み出されたページデータは、センスアンプ回路ＳＡ０～ＳＡ２に読み出される。
　そして、図６Ｅの第７の時刻Ｔ７において、選択ページの第１の選択ゲート線ＳＧ１１と第２の選択ゲート線ＳＧ２１は、第６の電圧Ｖ６から第１の電圧Ｖ１に下がり、選択ページのプレート線ＰＬ１は、第７の電圧Ｖ７から第３の電圧Ｖ３に下がり、ビット線ＢＬ０～ＢＬ２は、第１の電圧Ｖ１にリセットされ、ページ読出し動作を終了する。したがって、第７の時刻Ｔ７以降は、全てのプレート線ＰＬ０～ＰＬ２には、負電圧である、例えば－０．７Ｖの第３の電圧Ｖ３を印加する。これによって、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群１０は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７ａと、ソース線ＳＬとチャネル領域７ａとの、ＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２には、負電圧を印加することにより、チャネル領域７ａの反転層の形成は無い。したがって、信号である正孔群１０の減少が防止される。
　なお、メモリセルＣ０１～Ｃ２１をビット線ＢＬ０～ＢＬ２に読み出す際にビット線を第８の電圧Ｖ８に予備充電する場合について説明したが、トランジスタＴ０Ｄ～Ｔ２Ｄをビット線の負荷トランジスタとして用いて、メモリセル電流と負荷トランジスタの導通電流と拮抗させて、スタティックにメモリセルＣ０１～Ｃ２１をビット線ＢＬ０～ＢＬ２に読み出しても良い。
　また、図６Ｄにおいて、少なくとも２本のページが多重選択されるページ積和読出し動作（特許請求の範囲の「ページ積和読出し動作」の一例である）も可能である。ページ積和読出し動作時には、図６Ｄにおいて、例えば３本のページが多重選択される。そして、それぞれのメモリセル電流Ｉｃｅｌｌが各ビット線ＢＬ０～ＢＬ２において、加算される。この場合は、メモリセル電流と負荷トランジスタの導通電流と拮抗させたスタティック読出しが望ましい。
　図６Ｇは、３行×３列のメモリセルＣ００～Ｃ２２のブロックにおいて、第１の選択ゲート線と第２の選択ゲート線とをメモリセルブロックの終端において共有した、選択ゲート線ＳＧ０～ＳＧ２の例を示している。この構成においても、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの非選択ページのプレート線ＰＬを負電圧にすることができる。
　図６Ｈは、３行×３列のメモリセルＣ００～Ｃ２２のブロックにおいて、プレート線ＰＬ０、第１の選択ゲート線ＳＧ１０、第２の選択ゲート線ＳＧ２０、と平行なソース線ＳＬ０と、プレート線ＰＬ１、第１の選択ゲート線ＳＧ１１、第２の選択ゲート線ＳＧ２１、と平行なソース線ＳＬ１と、プレート線ＰＬ２、第１の選択ゲート線ＳＧ１２、第２の選択ゲート線ＳＧ２２、と平行なソース線ＳＬ２に、ソース線ＳＬを分離して配置している例を示している。ソース線ＳＬ０～ＳＬ２は、ロウデコーダー回路ＲＤＥＣに接続し、デコードする。この構成においても、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの非選択ページのプレート線ＰＬを負電圧にすることができる。
　また、図６Ｉ～図６Ｋを用いて、ソース線ＳＬ０～ＳＬ２を分離した３行×３列のメモリセルＣ００～Ｃ２２のブロックにおけるページ消去動作（特許請求の範囲の「ページ消去動作」の一例である）を説明する。図６Ｊの動作波形図に示すようにページ消去動作が開始される前の第８の時刻Ｔ８において、全ての第１および第２の選択ゲート線ＳＧ１０～ＳＧ２２には、第１の電圧Ｖ１が印加されている。ここで、第１の電圧Ｖ１は、例えば、接地電圧Ｖｓｓの０Ｖである。また、プレート線ＰＬ０～ＰＬ２には、負電圧である、例えば－０．７Ｖの第３の電圧Ｖ３を印加する。これによって、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群１０は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７ａ、ソース線ＳＬとチャネル領域７ａの、ＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２には、負電圧を印加することにより、チャネル領域７ａの反転層は無い。
　図６Ｊの第９の時刻Ｔ９において、ページ消去動作が開始されると、ビット線ＢＬ０～ＢＬ２とソース線ＳＬ１は、第１の電圧Ｖ１から、それぞれ第１１の電圧Ｖ１１と第１２の電圧Ｖ１２に上がる。ここで、第１１の電圧Ｖ１１と第１２の電圧Ｖ１２は、例えば２．０Ｖである。そして、第１０の時刻Ｔ１０において、選択ページの第１の選択ゲート線ＳＧ１１と第２の選択ゲート線ＳＧ２１は、第１の電圧Ｖ１から第９の電圧Ｖ９に上がり、プレート線ＰＬ１は、第３の電圧Ｖ３から第１０の電圧Ｖ１０に上がる。ここで、第９の電圧Ｖ９と第１０の電圧Ｖ１０は、例えば１．５Ｖである。既に第９の時刻Ｔ９にビット線ＢＬ０～ＢＬ２とソース線ＳＬ１は、それぞれ第１１の電圧Ｖ１１と第１２の電圧Ｖ１２に上昇しているため、第１０の時刻Ｔ１０において、選択ページの第１の選択ゲート線ＳＧ１１、第２の選択ゲート線ＳＧ２１とプレート線ＰＬ１の上昇に伴うチャネル領域７ａの反転層の形成は無い。その結果、第１の選択ゲート線ＳＧ１１、第２の選択ゲート線ＳＧ２１とプレート線ＰＬ１と、チャネル領域７ａとの容量結合により、フローティングボディであるチャネル領域７ａの電圧が上昇する。第１１の時刻Ｔ１１にビット線ＢＬ０～ＢＬ２とソース線ＳＬ１は、第１の電圧Ｖ１に低下すると、ビット線ＢＬおよびソース線ＳＬと、チャネル領域７ａとのＰＮ接合が順バイアスとなる。そして、図６Ｉに示すように“1”書込み状態のメモリセルC０１とC２１のビット線ＢＬ０とＢＬ２とソース線ＳＬ１へチャネル領域７ａの正孔群１０が放出される。
　図６Ｊの第１２の時刻Ｔ１２にビット線ＢＬ０～ＢＬ２とソース線ＳＬ１は、第１１の電圧Ｖ１１と第１２の電圧Ｖ１２にそれぞれ上昇する。この上昇は、第１の選択ゲート線ＳＧ１１、第２の選択ゲート線ＳＧ２１とプレート線ＰＬ１とが、下降する際にチャネル領域７ａに反転層を形成させないための施策である。そして、第１３の時刻Ｔ１３に第１の選択ゲート線ＳＧ１１と第２の選択ゲート線ＳＧ２１は、第９の電圧Ｖ９から第１の電圧Ｖ１に下降し、プレート線ＰＬ１は、第１０の電圧Ｖ１０から第３の電圧Ｖ３に下降する。この下降に伴い、フローティングボディであるチャネル領域７ａとの容量結合により、チャネル領域７ａの電圧は引き下げられる。また、第１４の時刻Ｔ１４にビット線ＢＬ０～ＢＬ２とソース線ＳＬ１は、それぞれ第１１の電圧Ｖ１１と第１２の電圧Ｖ１２から第１の電圧Ｖ１に下降する。この下降においても、フローティングボディであるチャネル領域７ａとの容量結合により、チャネル領域７ａの電圧はさらに引き下げられる。このようにビット線ＢＬとソース線ＳＬに負電圧を印加せずにチャネル領域７ａの正孔群１０を放出するページ消去動作が可能である。
　以上のようにページ消去動作は、大きく２つの動作で構成されている。第１の動作（特許請求の範囲の「第１の動作」の一例である）は、第１および第２の選択ゲート線ＳＧ１とＳＧ２と、プレート線ＰＬの上昇による、チャネル領域７ａのフローティングボディの電圧を容量結合で上昇させた後で、ビット線ＢＬとソース線ＳＬとを下降することにより、ＰＮ接合を順バイアスにして、正孔群１０を放出する動作である。また、第２の動作（特許請求の範囲の「第２の動作」の一例である）は、第１および第２の選択ゲート線ＳＧ１とＳＧ２と、プレート線ＰＬの下降に伴い、チャネル領域７ａとの容量結合による引き下げ動作である。ビット線ＢＬとソース線ＳＬに負電圧を印加しないため、メモリセルブロックをＰウェルとＮウェルの２重ウェル構造にする必要はない。また、負電圧を各周辺回路に入力する必要が無く、回路設計が容易になるだけではなく、回路のレイアウト面積とパワーを大幅に削減できるなど、そのメリットは非常に大きい。
　図６Ｋは、ページ消去動作が行われ、メモリセルC０１、Ｃ１１、Ｃ２１のチャネル領域７ａに正孔群１０は存在しない様子を示している。なお、第１４の時刻Ｔ１４にページ消去動作が終了しても、その他のメモリセル、例えばＣ１０、Ｃ０２、Ｃ１２には、“1”書込みデータが記憶されている。したがって、全ての第１および第２の選択ゲート線ＳＧ１０～ＳＧ２２には、第１の電圧Ｖ１が印加されている。ここで、第１の電圧Ｖ１は、例えば、接地電圧Ｖｓｓの０Ｖである。また、プレート線ＰＬ０～ＰＬ２には、負電圧である、例えば－０．７Ｖの第３の電圧Ｖ３を印加する。これによって、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群１０は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７ａ、ソース線ＳＬとチャネル領域７ａの、ＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２には、負電圧を印加することにより、チャネル領域７ａの反転層は無い。
　図６Ｌは、プレート線ＰＬが少なくとも２つのプレート線ＰＬ１とＰＬ２から構成される構造図を示している。このような構造の場合でも本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。
　図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第３のゲート絶縁層４ｃを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第３のゲート絶縁層４ｃの全体を囲んだ第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群１０がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７ａは基板１と分離されたフローティング ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　また、本明細書及び図面の式（１）～（４）は、現象を定性的に説明するために用いた式であり、現象がそれらの式によって限定されるものではない。
　なお、上記の第１および第２の選択ゲート線ＳＧ１とＳＧ２、ビット線ＢＬ、ソース線ＳＬのリセット電圧をＶｓｓと記載しているが、それぞれを異なる電圧にしても良い。
　図６Ｂと図６Ｅの動作波形図では、ビット線ＢＬ、第１および第２の選択ゲート線ＳＧ１とＳＧ２、プレート線ＰＬの電圧を具体的に明記しているが、メモリセル電流によりチャネル領域７ａ内でインパクトイオン化現象を引き起こさせ、正孔群１０を形成する電圧条件であれば良い。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　図１においては、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの全体を囲んでいる。これに対して、第１のゲート導体層５ａは、平面視において、第１のゲート絶縁層４ａの一部を囲んでいる構造としてもよい。この第１のゲート導体層５ａを少なくとも２つのゲート導体層に分割して、少なくとも２つのプレート線ＰＬ電極として、動作させても良い。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線ＷＬの導体電極として、同期または非同期で動作させてもよい。これにより、ダイナミック フラッシュ メモリ動作を行うことができる。そして、第１のゲート導体層５ａを２つ以上に分割した場合、分割した第１のゲート導体層の少なくとも１つは、上記の第１のゲート導体層５ａの役割を行う。また、分割した第２のゲート導体層５ｂにおいても、分割した第２のゲート導体層の少なくとも１つは、上記の第２のゲート導体層５ｂの役割を行う。
　図６Ａ～図６Ｋにおいては、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルのリフレッシュ動作を説明したが、“１”と“０”相補のデータを記憶する２個の半導体母体から成る１ビットの高速ダイナミック フラッシュ メモリセルのリフレッシュ動作に関しても本発明は有効である。
　図６Ａ～図６Ｋにおいては、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルが単層のメモリアレイでリフレッシュ動作を説明したが、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルを多段に積んだ多層のメモリアレイに関しても本発明は有効である。
　また、上記のビット線ＢＬ、ソース線ＳＬ、第１および第２の選択ゲート線ＳＧ１とＳＧ２、プレート線ＰＬに印加する電圧条件と、フローティングボディの電圧は、消去動作、書き込み動作、読み出し動作の基本動作を行うための一例であり、本発明の基本動作を行うことができれば、他の電圧条件であってもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの非選択ページのプレート線ＰＬを零ボルト以下の電圧にする。全てのプレート線ＰＬには、例えば負電圧である－０．７Ｖの第３の電圧Ｖ３を印加する。これによって、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群１０は、プレート線ＰＬ側に主に存在する。この結果、ビット線ＢＬとチャネル領域７ａと、ソース線ＳＬとチャネル領域７ａとの、ＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬには、負電圧を印加することにより、チャネル領域７ａの反転層の形成は無い。したがって、信号である正孔群１０の減少が防止される。この結果、チャネル領域７ａに蓄積された正孔群１０の“1”書込みの保持特性（Ｒｅｔｅｎｔｉｏｎ特性）が著しく改善される。非特許文献８および非特許文献１５には、非選択ワード線ＷＬを－１．５Ｖにして、“1”書込みの保持特性を延ばす方法が記されている。しかし、書込み時にビット線ＢＬに１．８Ｖが印加されるため、ゲートとドレイン間に３．３Ｖの電圧が印加され、非選択ＷＬに接続するメモリセルでは、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）により、“0”記憶データの破壊が生じることも記されている。本発明では、非選択プレート線ＰＬに負電圧を印加しても、プレート線ＰＬは、直接ビット線ＢＬに接していない。また、本発明の非選択ページの第２の選択ゲート線ＳＧ２には、０Ｖが印加され、書込み時にビット線ＢＬが、例えば、０．８Ｖにしても、ゲートとドレイン間に僅か０．８Ｖの電圧しか印加されないため、ゲート誘起ドレインリーク電流は発生しない。したがって、非選択ページのプレート線ＰＬに負電圧を印加でき、“1”書込みの保持特性を著しく延ばすことが可能となり、信頼性の高いメモリ装置を提供できる。
（特徴２）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第２のゲート導体層５ｂの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、第１および第２の選択ゲート線ＳＧ１とＳＧ２の電圧が上下に振幅する。この際に、プレート線ＰＬは、第１および第２の選択ゲート線ＳＧ１とＳＧ２と、チャネル領域７ａとの間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７ａの電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示す、第１および第２の選択ゲート線ＳＧ１とＳＧ２のＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（その他の実施形態）
 なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａ、３ｂ、Ｐ層Ｓｉ柱２のそれぞれの導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型であるＳｉ柱２では、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域７ａに蓄えられて、“１”状態が設定される。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：　Ｎ+層
７ａ：　チャネル領域
４ａ、４ｂ：　ゲート絶縁層
５ａ、５ｂ：　ゲート導体層
６：　２層のゲート導体層を分離するための絶縁層
ＢＬ：　ビット線
ＳＬ：　ソース線
ＰＬ：　プレート線
ＳＧ１：　第１の選択ゲート線
ＳＧ２：　第２の選択ゲート線
ＦＢ：　フローティングボディ

Ｃ００～Ｃ２２：　メモリセル
ＳＬ：　ソース線
ＢＬ０～ＢＬ２：　ビット線
ＰＬ０～ＰＬ２：　プレート線
ＳＧ１０～ＳＧ２２：　第１および第２の選択ゲート線
ＳＡ０～ＳＡ２：　センスアンプ回路
Ｔ０Ａ～Ｔ２Ｄ：ＭＯＳトランジスタ
ＩＯ、／ＩＯ：入出力線
ＣＳＬ０～ＣＳＬ２：カラム選択線

１１０：　キャパシタを有しない、ＤＲＡＭメモリセル
１００：　ＳＯＩ基板
１０１：　ＳＯＩ基板のＳｉＯ2膜
１０２：　フローティングボディ（Floating Body）
１０３：　ソースＮ+層
１０４：　ドレインＮ+層
１０５：　ゲート導電層
１０６：　正孔
１０７：　反転層、電子のチャネル
１０８：　ピンチオフ点
１０９：　ゲート酸化膜

Claims (11)

  1. 　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されてメモリブロックが構成されたメモリ装置であって、
    　前記各ページに含まれる各メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面を囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、近接した第２のゲート絶縁層と、
    　前記半導体母体の側面を囲み、前記第２のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第３のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第３のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、前記第３のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
    　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層は、第１の選択ゲート線と接続し、前記第２のゲート導体層は、駆動制御線と接続し、前記第３のゲート導体層は、第２の選択ゲート線と接続し、前記ビット線は、センスアンプ回路に接続し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持する動作と、
    　前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とする、ページ書込み動作と、
    　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層、前記第３のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群を抜きとり、その後、前記第１のゲート導体層と前記第２のゲート導体層と前記第３のゲート導体層と、前記チャネル半導体層との容量結合により、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、ページ消去動作と、
    　少なくとも１本のページで選択するメモリセル群のページデータを前記ビット線に読み出す、ページ読出し動作と、を実行し、
    　前記ページの内、非選択の前記ページに接続する前記メモリセルの前記駆動制御線には、零ボルト以下の電圧が印加される、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記ページ読出し動作時には、選択された前記ページに接続する前記メモリセルの前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記ページ読出し動作時には、選択されたページの前記チャネル半導体層の内部に、インパクトイオン化現象により前記正孔群の形成により、選択された前記ページの前記チャネル半導体層の電圧を前記第１のデータ保持電圧に戻すリフレッシュ動作を実行する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記ページ書込み動作時には、前記第１のゲート導体層を有する第１のＮチャネルＭＯＳトランジスタ領域と、前記第３のゲート導体層を有する第３のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させ、前記第２のゲート導体層を有する第２のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させる、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記ページ消去動作は、前記第１の選択ゲート線と、前記第２の選択ゲート線と、前記プレート線との、前記チャネル領域との容量結合により、前記チャネル領域の電圧を上昇させた後で、前記ビット線と前記ソース線とを下降することにより、第１の不純物層および第２の不純物層と、チャネル半導体層とのＰＮ接合を順バイアスにして、前記正孔群を放出する第１の動作と、
    　前記第１の選択ゲート線と、前記第２の選択ゲート線と、前記プレート線との、前記チャネル領域との容量結合により、前記第１の選択ゲート線と、前記第２の選択ゲート線と、前記プレート線の下降に伴い、前記チャネル半導体層の電圧を引き下げる第２の動作と、
    　を実行することを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記第１の選択ゲート線と前記第２の選択ゲート線とは、接続していることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記第１のゲート導体層及び前記第３のゲート導体層と前記半導体母体との間のゲート容量の総和容量は、前記第２のゲート導体層と前記半導体母体との間の第２のゲート容量よりも小さい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　前記リフレッシュ動作時の前記第１の選択ゲート線および前記第２の選択ゲート線と前記ビット線の第１のパルス幅は、前記ページ読出し動作時の前記ワード線と前記ビット線の第２のパルス幅よりも長い、
    　ことを特徴とする請求項３に記載の半導体素子を用いたメモリ装置。
  9. 　前記インパクトイオン化現象は、前記第２のゲート導体層と、前記第３のゲート導体層の間の近傍の前記チャネル半導体層の内部に生じ、前記正孔群を前記チャネル半導体層の内部に保持する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　少なくとも２本のページが多重選択されるページ積和読出し動作時には、選択された前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加され、非選択の前記駆動制御線には、負電圧が印加される、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  11. 　前記ページの内、非選択の前記ページに接続する前記メモリセルの前記第１の選択ゲート線および前記第２の選択ゲート線には、前記駆動制御線に印加する電圧以上の電圧が印加される、ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
PCT/JP2021/045965 2021-12-14 2021-12-14 半導体素子を用いたメモリ装置 WO2023112122A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202180105433.1A CN118696378A (zh) 2021-12-14 2021-12-14 使用半导体元件的内存装置
PCT/JP2021/045965 WO2023112122A1 (ja) 2021-12-14 2021-12-14 半導体素子を用いたメモリ装置
KR1020247022970A KR20240113970A (ko) 2021-12-14 2021-12-14 반도체 소자를 사용한 메모리 장치
JP2023567312A JPWO2023112122A1 (ja) 2021-12-14 2021-12-14
US18/077,895 US20230186966A1 (en) 2021-12-14 2022-12-08 Memory device using semiconductor element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/045965 WO2023112122A1 (ja) 2021-12-14 2021-12-14 半導体素子を用いたメモリ装置

Publications (1)

Publication Number Publication Date
WO2023112122A1 true WO2023112122A1 (ja) 2023-06-22

Family

ID=86694850

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/045965 WO2023112122A1 (ja) 2021-12-14 2021-12-14 半導体素子を用いたメモリ装置

Country Status (5)

Country Link
US (1) US20230186966A1 (ja)
JP (1) JPWO2023112122A1 (ja)
KR (1) KR20240113970A (ja)
CN (1) CN118696378A (ja)
WO (1) WO2023112122A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JPH03171768A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体記憶装置
JP3808763B2 (ja) 2001-12-14 2006-08-16 株式会社東芝 半導体メモリ装置およびその製造方法
JP5078338B2 (ja) 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR20240113970A (ko) 2024-07-23
US20230186966A1 (en) 2023-06-15
JPWO2023112122A1 (ja) 2023-06-22
CN118696378A (zh) 2024-09-24

Similar Documents

Publication Publication Date Title
WO2022239100A1 (ja) 半導体素子を用いたメモリ装置
WO2023281613A1 (ja) 半導体素子を用いたメモリ装置
US20230380139A1 (en) Memory apparatus using semiconductor devices
US20240023309A1 (en) Semiconductor element memory device
US20220359521A1 (en) Memory apparatus using semiconductor devices
WO2022219696A1 (ja) 半導体素子を用いたメモリ装置
WO2022215155A1 (ja) 半導体素子を用いたメモリ装置
WO2022219704A1 (ja) 半導体素子を用いたメモリ装置
WO2022239228A1 (ja) 半導体素子を用いたメモリ装置
WO2022239196A1 (ja) 半導体素子を用いたメモリ装置
WO2022162870A1 (ja) 半導体素子を用いたメモリ装置
WO2023112146A1 (ja) メモリ装置
WO2023105604A1 (ja) 半導体素子を用いたメモリ装置
WO2022239199A1 (ja) 半導体素子を用いたメモリ装置
WO2022219703A1 (ja) 半導体素子を用いたメモリ装置
WO2022269740A1 (ja) 半導体素子を用いたメモリ装置
WO2023067686A1 (ja) 半導体素子を用いたメモリ装置
WO2022168160A1 (ja) 半導体メモリ装置
WO2022219694A1 (ja) 半導体素子を用いたメモリ装置
WO2022168158A1 (ja) 半導体メモリ装置
WO2022219763A1 (ja) 半導体素子を用いたメモリ装置
WO2022176181A1 (ja) 半導体素子を用いたメモリ装置
WO2022168159A1 (ja) 半導体素子を用いたメモリ装置
WO2023112122A1 (ja) 半導体素子を用いたメモリ装置
WO2023067748A1 (ja) 半導体素子を用いたメモリ装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21968043

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023567312

Country of ref document: JP

ENP Entry into the national phase

Ref document number: 20247022970

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 202180105433.1

Country of ref document: CN