[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2022219703A1 - 半導体素子を用いたメモリ装置 - Google Patents

半導体素子を用いたメモリ装置 Download PDF

Info

Publication number
WO2022219703A1
WO2022219703A1 PCT/JP2021/015275 JP2021015275W WO2022219703A1 WO 2022219703 A1 WO2022219703 A1 WO 2022219703A1 JP 2021015275 W JP2021015275 W JP 2021015275W WO 2022219703 A1 WO2022219703 A1 WO 2022219703A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
page
voltage
gate
gate conductor
Prior art date
Application number
PCT/JP2021/015275
Other languages
English (en)
French (fr)
Inventor
康司 作井
望 原田
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド, 康司 作井, 望 原田 filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority to PCT/JP2021/015275 priority Critical patent/WO2022219703A1/ja
Priority to TW111109056A priority patent/TWI794046B/zh
Priority to US17/719,628 priority patent/US11823726B2/en
Publication of WO2022219703A1 publication Critical patent/WO2022219703A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 7 which is composed of one MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIGS. 7(a) to 7(d) show the write operation of a DRAM memory cell composed of a single MOS transistor without the aforementioned capacitor
  • FIGS. 8(a) and 8(b) show the operation The problem is shown in FIGS. 9(a) to 9(c) for the read operation (see Non-Patent Documents 7 to 10).
  • FIG. 7(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 100 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110 is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line.
  • both the bit line BL connected to the drain N + layer and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the MOS transistor 110 is turned on by setting the gate voltage to about half the drain voltage.
  • the electric field strength is maximum at the pinch-off point 108 near the drain N + layer 104 .
  • FIG. 7B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 7(c) shows how the "1" write state is rewritten to the "0" write state.
  • the capacitance CFB of the floating body is composed of the capacitance CWL between the gate connected to the word line and the floating body, and the source N + layer 103 connected to the source line.
  • FIGS. 9(a) to (c) The read operation is shown in FIGS. 9(a) to (c), where FIG. 9(a) shows a "1" write state and FIG. 9(b) shows a "0" write state.
  • FIGS. 9(a) to (c) show a "1" write state
  • FIG. 9(b) shows a "0" write state.
  • Vb the floating body 102
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. Therefore, it has been difficult to commercialize a DRAM memory cell that does not actually have a capacitor.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • the memory device includes: A memory device in which pages are configured by a plurality of memory cells arranged in a row direction on a substrate and the plurality of pages are arranged in a column direction, each memory cell included in each page, a semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a first impurity layer and a second impurity layer at both ends of the semiconductor matrix; a first gate insulating layer surrounding part or all of a side surface of the semiconductor substrate between the first impurity layer and the second impurity layer and in contact with or in close proximity to the first impurity layer; When, a second gate insulating layer surrounding the side surface of the semiconductor base, connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer covering part or all of the first gate insulating layer; a second gate conductor layer covering the second gate insulating layer; the semiconductor matrix has a channel semiconductor layer covered with
  • the first page is composed of at least one set of divided pages, and the first memory cell group included in the first page performs a divided page write operation during a first period. and the second memory cell group included in the first page performs the divided page write operation during the second period (second invention).
  • the third memory cell group included in the second page among the plurality of pages performs the divided page write operation in the third period and is included in the second page.
  • the fourth memory cell group performs the divided page write operation in the fourth period, and performs the first period, the third period, the second period, and the fourth period in order of time series. (third invention).
  • the first impurity layer of the memory cells included in the plurality of pages is connected to a source line
  • the second impurity layer is connected to a bit line
  • the first gate conductor layer and the second impurity layer are connected to a bit line.
  • one of the two gate conductor layers is connected to the word line and the other is connected to the first drive control line
  • the source line is connected between the semiconductor base bodies in the block;
  • the group of holes in all the semiconductor bases of the page selected in the block by voltages applied to the source line, the bit line, the first drive control line, and the word line performing the page erase operation to remove the (Fourth invention).
  • the first bit line group is selected and the first bit line group is connected during the first period.
  • the first gate capacitance between the first gate conductor layer and the channel semiconductor layer is between the second gate conductor layer and the channel semiconductor layer. It is characterized by being larger than the second gate capacitance (sixth invention).
  • the first gate conductor layer is separated into two conductor layers surrounding the first gate insulating layer in plan view (seventh invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment;
  • FIG. The gate capacitance of the first gate conductor layer 5a connected to the plate line PL of the memory device having the SGT according to the first embodiment is greater than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 10 is a diagram for explaining the effect of increasing the .
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a circuit block diagram for explaining a divided page write operation of the memory device having SGTs according to the first embodiment;
  • FIG. 4 is an operation waveform diagram for explaining a divided page write operation of the memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a divided page write operation of the memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a divided page write operation of the memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a divided page write operation of the memory device having SGTs according to the first embodiment;
  • FIG. 10 is a diagram for explaining a write operation of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • dynamic flash memory a memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to the present invention will be described with reference to the drawings.
  • FIG. 1 The structure and operation mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 2 The structure of a dynamic flash memory cell will be described with reference to FIG.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL becomes larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • a data write operation mechanism will be described with reference to FIG. 3
  • a data erase operation mechanism will be described with reference to FIG. 4
  • a data read operation mechanism will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a silicon semiconductor pillar 2 having a conductivity type of P-type or i-type (intrinsic type) formed on a substrate hereinafter, a silicon semiconductor pillar is referred to as a “Si pillar”) (of “semiconductor matrix” in claims) ), one of which serves as a source and the other serves as a drain . ”) is formed.
  • Si pillar silicon semiconductor pillar
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b (the “first gate insulating layer” in the claims) surround the channel region 7. 2) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the scope of claims) and a second gate conductor layer 5a surround the first gate insulation layer 4a and the second gate insulation layer 4b.
  • a gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6 (which is an example of the "first insulating layer” in the claims).
  • a channel region 7 between the N + layers 3a and 3b is a first channel Si layer 7a (an example of a "first channel semiconductor layer” in the scope of claims) surrounded by a first gate insulating layer 4a. ) and a second channel Si layer 7b (which is an example of the "second channel semiconductor layer” in the claims) surrounded by the second gate insulating layer 4b.
  • a dynamic flash memory cell 10 is formed.
  • the N + layer 3a serving as the source is connected to the source line SL (an example of the "source line” in the scope of claims), and the N + layer 3b serving as the drain is connected to the bit line BL ("bit line" in the scope of claims).
  • the first gate conductor layer 5a is a plate line PL (an example of a “first drive control line” in the scope of claims)
  • the second gate conductor layer 5b is a word line WL (which is an example of "word line” in the scope of claims), respectively.
  • the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. desirable.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
  • the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is It may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • FIG. 2(a) shows a structural diagram of the dynamic flash memory cell according to the first embodiment of the present invention with only the main parts simplified.
  • a bit line BL, a word line WL, a plate line PL, and a source line SL are connected to the dynamic flash memory cell, and the potential state of the channel region 7 is determined by the voltage state thereof.
  • FIG.2(b) is a figure for demonstrating each capacity
  • the capacitance CFB of the channel region 7 is composed of the capacitance CWL between the gate conductor layer 5b connected to the word line WL and the channel region 7, and the capacitance CWL between the gate conductor layer 5a connected to the plate line PL and the channel region 7.
  • C PL >C WL ⁇ PL > ⁇ WL .
  • FIG. 2(c) is a diagram for explaining changes in the voltage VFB of the channel region 7 when the voltage VWL of the word line WL rises and then falls during read and write operations.
  • FB is as follows.
  • FIG. 3A(a)-(c) and FIG. 3B illustrate a memory write operation (which is an example of a "memory write operation" in the claims) of a dynamic flash memory cell according to a first embodiment of the present invention.
  • FIG. 3A(a) shows the mechanism of the write operation
  • FIG. 3A(b) shows the operation waveforms of the bit line BL, the source line SL, the plate line PL, the word line WL, and the channel region 7 which is the floating body FB.
  • V FB the voltage of channel region 7
  • V FB the voltage of channel region 7
  • Vss is applied to the bit line BL, source line SL and word line WL
  • V PLL is applied to the plate line PL.
  • Vss is 0V and V PLL is 2V.
  • V PLL is 2V.
  • word line WL rises from Vss to V WLH .
  • the threshold voltage for erasing "0" of the second N-channel MOS transistor is VtWL "0".
  • the second capacitive coupling between the word line WL and the channel region 7 increases the voltage of the channel region 7 to V FB "0"+ ⁇ BL ⁇ V BLH + ⁇ WL ⁇ VtWL becomes "0".
  • an annular inversion layer 12b is formed in the channel region 7 on the inner circumference of the second gate conductor layer 5b, and the word line WL and the channel region 7 are separated from each other. block the capacitive coupling of 2.
  • V PLL 2 V
  • an annular inversion layer 12a is formed in the inner channel region 7 of the first gate conductor layer 5a connected to the plate line PL.
  • a pinch-off point 13 exists.
  • the first N-channel MOS transistor having the first gate conductor layer 5a operates in the linear region.
  • the second N channel MOS transistor having second gate conductor layer 5b connected to word line WL operates in the saturation region.
  • there is no pinch-off point in channel region 7 on the inner periphery of second gate conductor layer 5b connected to word line WL and inversion layer 12b is formed on the entire inner periphery of gate conductor layer 5b.
  • the inversion layer 12b formed entirely on the inner periphery of the second gate conductor layer 5b connected to the word line WL is the substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b.
  • the channel region 7 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b, which are connected in series, has a second The electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • the generated hole group 9 (an example of the "hole group” in the claims) is the majority carrier of the channel region 7, and the channel region 7 is Charge to positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V). When channel region 7 is positively biased, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect.
  • bit line BL drops from V BLH to Vss. Since the bit line BL and the channel region 7 are capacitively coupled, the final "1" write voltage V FB "1" of the channel region 7 is as follows.
  • VFB "1" Vb - ⁇ WL x VtWL "1" - ⁇ BL x VBLH (7)
  • the coupling ratio ⁇ BL between the bit line BL and the channel region 7 is also small.
  • the threshold voltage of the second N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered.
  • a memory write operation is performed by setting the "1" write state of the channel region 7 as a first data retention voltage (which is an example of a "first data retention voltage” in the scope of claims), and logical storage data "1" is stored. ”.
  • Electron-hole pairs may be generated by the impact ionization phenomenon in the third boundary region between the channel semiconductor layer 7b and the channel region 7 may be charged with the generated hole groups 9 .
  • FIG. 4A shows a memory block circuit diagram for explaining the page erase operation. Although a total of 9 memory cells CL11 to CL33 of 3 rows ⁇ 3 columns are shown here, the actual memory block is larger than this matrix. When memory cells are arranged in rows and columns, one direction of the arrangement is called “row direction” (or “row”), and the direction perpendicular thereto is called “column direction” (or “column”).
  • a source line SL, bit lines BL 1 to BL 3 , plate lines PL 1 to PL 3 and word lines WL 1 to WL 3 are connected to each memory cell. For example, in this block, it is assumed that memory cells CL21 to CL23 connected by plate line PL2 and word line WL2 are selected and page erase operation is performed.
  • FIG. 4B(a) shows the timing operation waveform diagram of the main nodes of the erase operation.
  • T0 to T12 represent times from the start to the end of the erasing operation.
  • FIG. 4B(b) shows a state in which the hole groups 9 generated by impact ionization in the previous cycle are stored in the channel region 7 at time T0 before the erasing operation.
  • the bit lines BL 1 to BL 3 and the source line SL go from Vss to high voltage states of V BLH and V SLH , respectively.
  • Vss is 0V, for example.
  • the plate line PL 2 and the word line WL 2 selected in the page erase operation are set to the first voltage V PLL to the second voltage V PLH and the third voltage V PLH , respectively, during the next period T3 to T4.
  • the inversion layer 12b on the inner circumference of the connected second gate conductor layer 5b is not formed.
  • VBLH and VSLH are the threshold voltages of the second N-channel MOS transistor on the word line WL2 side and the first N-channel MOS transistor on the plate line PL2 side , respectively.
  • tPL it is desirable that V BLH >V WLH +V tWL and V SLH >V PLH +V tPL .
  • V tWL and V tPL are 0.5 V
  • V WLH and V PLH should be set to 3 V
  • V BLH and V SLH should be set to 3.5 V or more.
  • the floating channel is accompanied by the plate line PL 2 and the word line WL 2 going to the high voltage state of the second voltage V PLH and the fourth voltage V WLH .
  • the voltage in region 7 is boosted by a first capacitive coupling between plate line PL 2 and channel region 7 and a second capacitive coupling between word line WL 2 and channel region 7 .
  • the voltage of the channel region 7 becomes a high voltage from V FB "1" in the "1" write state.
  • the voltages of the bit lines BL 1 to BL 3 and the source line SL are high voltages V BLH and V SLH , the PN junction between the source N + layer 3a and the channel region 7 and the drain N + A boost is possible because the PN junction between layer 3b and channel region 7 is in a reverse biased state.
  • the page erase operation mechanism of FIG. 4B(a) will be described.
  • the voltages on the bit lines BL 1 -BL 3 and the source line SL drop from the high voltages V BLH and V SLH to Vss.
  • the PN junction between the source N + layer 3a and the channel region 7 and the PN junction between the drain N + layer 3b and the channel region 7 are forward biased as shown in FIG.
  • the remaining hole groups in the hole groups 9 in the channel region 7 are discharged to the source N + layer 3a and the drain N + layer 3b.
  • the voltage V FB of the channel region 7 becomes the PN junction formed between the source N + layer 3 a and the P layer channel region 7 and the PN junction formed between the drain N + layer 3 b and the P layer channel region 7 . is the built-in voltage Vb.
  • the page erase operation mechanism of FIG. 4B(a) will be described.
  • the voltages of the bit lines BL 1 -BL 3 and the source line SL rise from Vss to high voltages V BLH and V SLH .
  • the plate line PL 2 and the word line WL 2 are changed from the second voltage V PLH and the fourth voltage V WLH to the first voltage V at times T9 to T10, respectively.
  • the voltage in the channel region 7 can be efficiently reduced without forming the inversion layer 12a on the plate line PL2 side and the inversion layer 12b on the word line WL2 side in the channel region 7.
  • V FB changes from Vb to V FB "0" due to the first capacitive coupling between plate line PL 2 and channel region 7 and the second capacitive coupling between word line WL 2 and channel region 7 . Therefore, the voltage difference ⁇ V FB between the "1" written state and the "0" erased state of the channel region 7 is expressed by the following equation.
  • VFB "1” Vb - ⁇ WL x VtWL “1” - ⁇ BL x VBLH (7)
  • V FB "0” Vb - ⁇ WL ⁇ V WLH - ⁇ PL ⁇ (V PLH - V PLL )
  • the sum of ⁇ WL and ⁇ PL is 0.8 or more, ⁇ V FB becomes large, and a sufficient margin can be obtained.
  • the page erase operation mechanism of FIG. 4B(a) will be described.
  • the voltages of the bit lines BL 1 to BL 3 and the source line SL drop from V BLH to Vss and from V SLH to Vss, respectively, and the erase operation ends.
  • the bit lines BL 1 to BL 3 and the source line SL slightly lower the voltage of the channel region 7 by capacitive coupling. Since the voltage of the region 7 is equivalent to the amount raised by the capacitive coupling, the increase and decrease of the voltages of the bit lines BL 1 to BL 3 and the source line SL are canceled out, and as a result, the voltage of the channel region 7 is not affected. .
  • the page erase operation is performed by using the voltage V FB "0" in the "0" erased state of the channel region 7 as the second data retention voltage (which is an example of the "second data retention voltage” in the scope of claims). and assigns it to logical storage data "0".
  • the difference between FIG. 4D and FIG. 4B is that the bit lines BL 1 to BL 3 are set to Vss or floating, and the word line WL 2 is fixed to Vss during the page erase operation.
  • the second N-channel MOS transistor of the word line WL2 becomes non-conductive and no memory cell current flows. Therefore, the hole group 9 is not generated by the impact ionization phenomenon.
  • the source line SL swings between Vss and V SLH
  • the plate line PL2 swings between V PLL and V PLH , as in FIG . 4B.
  • the hole group 9 is discharged to the first impurity layer N + layer 3a of the source line SL as shown in FIG. 4D(c).
  • the difference between FIG. 4E and FIG. 4B is that the source line SL is kept at Vss or in a floating state, and the plate line PL2 is fixed at Vss during the page erase operation.
  • the bit lines BL 1 to BL 3 rise from Vss to V BLH at times T1 to T2
  • the first N-channel MOS transistors of the plate line PL 2 are rendered non-conductive and no memory cell current flows. . Therefore, the hole group 9 is not generated by the impact ionization phenomenon.
  • bit lines BL 1 to BL 3 swing between Vss and V BLH
  • word line WL 2 swings between Vss and V WLH , as in FIG. 4B.
  • the hole group 9 is discharged to the second impurity layer N + layer 3b of the bit lines BL 1 to BL 3 as shown in FIG. 4E(c).
  • FIG. 5A to 5C are diagrams for explaining the read operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 5(a) when the channel region 7 is charged to the built-in voltage Vb (approximately 0.7V), a second N-channel having a second gate conductor layer 5b connected to the word line WL is formed.
  • the threshold voltage of the MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 5(b) the memory block selected before writing is in the erased state "0" in advance, and the voltage VFB of the channel region 7 is VFB "0".
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1” are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • FIGS. 6A to 6E A divided page write operation of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 6A to 6E.
  • FIG. 6A shows part of a block (an example of "block” in the claims) in which a plurality of memory cells C00 to C53 are arranged in a matrix of 4 rows ⁇ 6 columns.
  • the number of memory cells is more than 4 rows ⁇ 6 columns.
  • Word lines WL0 to WL3, plate lines PL0 to PL3, and bit lines BL0 to BL3 are connected to each memory cell.
  • Bit lines BL0 to BL5 are connected to sense amplifier circuits SA0 to SA5.
  • FIG. 6A it is assumed that the page erase operation described in FIGS. 4A to 4E has been performed in advance and memory cells C00 to C53 are in the "0" erased state. Then, for example, all the memory cells C01, C11, C21, C31, C41 and C51 included in the first page (which is an example of the "first page” in the claims) are subjected to the divided page write operation (Patent A case of performing the "divided page write operation" in the claims) will be specifically described.
  • the divided page write operation divides a selected page that has undergone a page erase operation in advance into at least one set of divided pages (which is an example of a “divided page” in the scope of claims), and writes all of the pages included in the selected page.
  • a memory cell is subjected to a page write operation by at least one divided page write operation.
  • the operation waveform diagram is shown in FIG. 6B, and word line WL1 and plate line PL1 connected to memory cells C01, C11, C21, C31, C41 and C51 are selected.
  • the time T1 to T4 is defined as the first period of the divided page write operation (an example of the "first period” in the scope of claims), and the time T5 to T8 is defined as the second period of the divided page write operation ( is an example of the “second period” in the claims).
  • the word line WL1 rises from the first voltage V1 to the second voltage V2.
  • the bit lines BL0 to BL5 are at the third voltage V3, which is a low voltage. 12b can be done.
  • the capacitive coupling between the word line WL1 and the channel semiconductor layer 7b is interrupted (shielded), and the hole groups 9 accumulated in the channel semiconductor layer of the memory cell to which "1" is written are transferred to the first channel semiconductor layer. It prevents extraction from one or both of the impurity layer 3a and the second impurity layer 3b.
  • bit lines BL0 and BL2 are raised from the third voltage V3 to the fourth voltage V4. Since the word line WL1 is at the second voltage V2 prior to the bit lines BL0 and BL2, the "1" division page write operation is performed in the memory cells C01 and C21.
  • bit lines BL0 and BL2 at the fourth voltage V4 drop to the third voltage V3.
  • word line WL1 is at the second voltage V2 and high voltage.
  • an inversion layer 12b is formed in the second channel semiconductor layer 7b as the bit lines BL0 and BL2 descend.
  • the word line WL1 drops from the second voltage V2 to the first voltage V1.
  • the second channel semiconductor layer 7b has an inversion layer 12b, and the capacitive coupling between the word line WL1 and the channel semiconductor layer 7b is interrupted (shielded). This prevents the hole group 9 stored in the channel semiconductor layer from being extracted from one or both of the first impurity layer 3a and the second impurity layer 3b.
  • the word line WL1 again rises from the first voltage V1 to the second voltage V2.
  • the bit lines BL0 to BL5 are at the third voltage V3, which is a low voltage. 12b can be done.
  • the capacitive coupling between the word line WL1 and the channel semiconductor layer 7b is interrupted (shielded), and the hole groups 9 accumulated in the channel semiconductor layer of the memory cell to which "1" is written are transferred to the first channel semiconductor layer. It prevents extraction from one or both of the impurity layer 3a and the second impurity layer 3b.
  • the bit lines BL3 and BL4 are raised from the third voltage V3 to the fourth voltage V4. Since the word line WL1 is at the second voltage V2 prior to the bit lines BL3 and BL4, the "1" division page write operation is performed in the memory cells C31 and C41.
  • bit lines BL3 and BL4 at the fourth voltage V4 drop to the third voltage V3.
  • word line WL1 is at the second voltage V2 and high voltage.
  • an inversion layer 12b is formed in the second channel semiconductor layer 7b.
  • the word line WL1 drops from the second voltage V2 to the first voltage V1.
  • the second channel semiconductor layer 7b has an inversion layer 12b, and the capacitive coupling between the word line WL1 and the channel semiconductor layer 7b is interrupted (shielded). This prevents the hole group 9 stored in the channel semiconductor layer from being extracted from one or both of the first impurity layer 3a and the second impurity layer 3b.
  • the source line SL may be set to the fifth voltage V5.
  • the plate line PL1 which is the first drive control line, may be set to the sixth voltage V6.
  • the plate line PL1 is decoded and selected in the same manner as the word line WL1. good.
  • the divided write operation in the first period from time T1 to T4 in FIG. 6C is the same as that in FIG. 6B, so the description is omitted.
  • the word line WL2 is raised from the first voltage V1 to the second voltage V2 at time S1.
  • the bit lines BL0 to BL5 are at a low voltage of the third voltage V3. 12b can be done.
  • the capacitive coupling between the word line WL2 and the channel semiconductor layer 7b is interrupted (shielded), and the hole groups 9 stored in the channel semiconductor layer of the memory cell to which "1" is written are transferred to the first channel semiconductor layer. It prevents extraction from one or both of the impurity layer 3a and the second impurity layer 3b.
  • the sense amplifier circuits SA0 to SA2 receive the third memory cell group (an example of the "third memory cell group” in the scope of claims) in a third period different from the first period. ) is loaded, and according to the data, the bit lines BL1 and BL2 are raised from the third voltage V3 to the fourth voltage V4. Since the word line WL2 is at the second voltage V2 prior to the bit lines BL1 and BL2, the "1" division page write operation is performed in the memory cells C12 and C22.
  • the third memory cell group an example of the "third memory cell group” in the scope of claims
  • bit lines BL1 and BL2 at the fourth voltage V4 drop to the third voltage V3.
  • word line WL2 is at the second voltage V2 and high voltage.
  • an inversion layer 12b is formed in the second channel semiconductor layer 7b.
  • the word line WL2 drops from the second voltage V2 to the first voltage V1.
  • the second channel semiconductor layer 7b has an inversion layer 12b, and the capacitive coupling between the word line WL2 and the channel semiconductor layer 7b is interrupted (shielded). This prevents the hole group 9 stored in the channel semiconductor layer from being extracted from one or both of the first impurity layer 3a and the second impurity layer 3b.
  • the word line WL1 again rises from the first voltage V1 to the second voltage V2.
  • the bit lines BL0 to BL5 are at the third voltage V3, which is a low voltage. 12b can be done.
  • the capacitive coupling between the word line WL1 and the channel semiconductor layer 7b is interrupted (shielded), and the hole groups 9 accumulated in the channel semiconductor layer of the memory cell to which "1" is written are transferred to the first channel semiconductor layer. It prevents extraction from one or both of the impurity layer 3a and the second impurity layer 3b.
  • bit lines BL3 and BL4 are set at the third voltage according to the data. From V3, it rises to a fourth voltage V4. Since the word line WL1 is at the second voltage V2 prior to the bit lines BL3 and BL4, the "1" division page write operation is performed in the memory cells C31 and C41.
  • bit lines BL3 and BL4 at the fourth voltage V4 drop to the third voltage V3.
  • word line WL1 is at the second voltage V2 and high voltage.
  • an inversion layer 12b is formed in the second channel semiconductor layer 7b.
  • the word line WL1 drops from the second voltage V2 to the first voltage V1.
  • the second channel semiconductor layer 7b has an inversion layer 12b, and the capacitive coupling between the word line WL1 and the channel semiconductor layer 7b is interrupted (shielded). This prevents the hole group 9 stored in the channel semiconductor layer from being extracted from one or both of the first impurity layer 3a and the second impurity layer 3b.
  • the word line WL2 again rises from the first voltage V1 to the second voltage V2.
  • the bit lines BL0 to BL5 are at a low voltage of the third voltage V3. 12b can be done.
  • the capacitive coupling between the word line WL2 and the channel semiconductor layer 7b is interrupted (shielded), and the hole groups 9 stored in the channel semiconductor layer of the memory cell to which "1" is written are transferred to the first channel semiconductor layer. It prevents extraction from one or both of the impurity layer 3a and the second impurity layer 3b.
  • the sense amplifier circuits SA3 to SA5 receive a fourth memory cell group (an example of a "fourth memory cell group") in a fourth period different from the second period. ) has been loaded, and according to the data, bit lines BL3 and BL5 are raised from the third voltage V3 to the fourth voltage V4. Since the word line WL2 is at the second voltage V2 prior to the bit lines BL3 and BL5, the "1" division page write operation is performed in the memory cells C32 and C52.
  • bit lines BL3 and BL5 at the fourth voltage V4 drop to the third voltage V3.
  • word line WL2 is at the second voltage V2 and high voltage.
  • an inversion layer 12b is formed in the second channel semiconductor layer 7b as the bit lines BL3 and BL5 descend.
  • the word line WL2 drops from the second voltage V2 to the first voltage V1.
  • the second channel semiconductor layer 7b has an inversion layer 12b, and the capacitive coupling between the word line WL2 and the channel semiconductor layer 7b is interrupted (shielded). This prevents the hole group 9 stored in the channel semiconductor layer from being extracted from one or both of the first impurity layer 3a and the second impurity layer 3b.
  • FIG. 6D shows a state in which the word line WL1 and the plate line PL1 of the first page are selected, and the first bit line group BL0 to BL2 ("first bit line group") is selected, the divided page write operation of the first memory cell group connected to the first bit line group is performed, and the second bit line group is written in the second period.
  • BL3 to BL5 which is an example of the "first bit line group” in the claims
  • FIG. 6E shows an example in which the plate line PL1 is clocked in the same manner as the word line WL1 in divided page writing of the first page.
  • the plate line PL1 is raised from the low seventh voltage V7 to the eighth voltage V8 higher than the seventh voltage V7.
  • the dynamic flash memory operation described in this embodiment can be performed even if the horizontal cross-sectional shape of the Si pillar 2 is circular, elliptical, or rectangular. Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • a first gate insulating layer 4a and a second gate insulating layer 4b are provided to surround the entire side surface of the Si pillar 2 standing vertically on the substrate.
  • the dynamic flash memory device has been described by taking as an example the SGT having the first gate conductor layer 5a and the second gate conductor layer 5b surrounding the entirety of the two gate insulating layers 4b.
  • this dynamic flash memory device may have any structure as long as it satisfies the condition that the hole groups 9 generated by the impact ionization phenomenon are retained in the channel region 7 .
  • the channel region 7 may have a floating body structure separated from the substrate 1.
  • Non-Patent Document 10 GAA (Gate All Around: see, for example, Non-Patent Document 10 10) technology and Nanosheet technology (see, for example, Non-Patent Document 11), which is one of the SGTs, the semiconductor matrix in the channel region is formed into the substrate 1
  • the dynamic flash memory operation described above is possible even if it is formed horizontally with respect to the
  • it may be a device structure using SOI (Silicon On Insulator) (for example, see Non-Patent Documents 7 to 10).
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and other channel regions are surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device only needs to satisfy the condition that the channel region has a floating body structure. Also, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, the dynamic flash operation can be performed if the channel region has a floating body structure.
  • a Fin transistor see, for example, Non-Patent Document 13
  • a gate induced drain leakage (GIDL) current (see, for example, Non-Patent Document 14) is used to generate electron-hole pairs, and the generated hole groups The inside of the channel region 7 may be filled.
  • GIDL gate induced drain leakage
  • equations (1) to (12) in this specification and drawings are equations used to qualitatively explain phenomena, and phenomena are not limited by those equations.
  • the reset voltage of the word line WL, bit line BL, and source line SL is described as Vss, but they may be set to different voltages.
  • FIG. 4A An example of page erase operation conditions is shown in FIG. 4A.
  • the voltage applied to the word line WL may be changed.
  • a voltage may be applied to the source line SL of the selected page, and the bit line BL may be in a floating state.
  • a voltage may be applied to the bit line BL of the selected page, and the source line SL may be in a floating state.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the second gate conductor layer 5b connected to the word line WL, It is desirable that C PL >C WL .
  • simply adding the plate line PL reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
  • the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the voltage V PLL of the plate line PL may be a fixed voltage of 2 V, for example, in each operation mode other than selective erasing in the block erasing operation.
  • a gate insulating layer, a gate conductor layer, or the like covers a channel or the like means “to cover”. It also includes the case of surrounding a part of the transistor like a transistor, and the case of overlapping a planar object like a planar transistor.
  • the first gate conductor layer 5a surrounds the entire first gate insulating layer 4a.
  • the first gate conductor layer 5a may have a structure surrounding part of the first gate insulating layer 4a in plan view.
  • the outside of the first gate insulating layer not covered with the first gate conductor layer 5a is covered with an insulating layer or a third gate conductor layer electrically isolated from the first gate conductor layer.
  • a third gate conductor layer is provided, a constant voltage or pulse voltage can be applied to the third gate conductor layer to perform dynamic flash memory operation.
  • many holes are accumulated in the first channel region 7a due to the structure in which the first gate conductor layer 5a surrounds part of the first gate insulating layer 4a in plan view. be able to.
  • the N + layer 3a serving as the source is connected to the source line SL
  • the N + layer 3b serving as the drain is connected to the bit line BL
  • the first gate conductor layer 5a is connected to the plate line PL
  • the second gate conductor layer 5b is connected to the word line. line WL, respectively.
  • the structure is characterized in that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. .
  • a first gate conductor layer and a second gate conductor layer are stacked vertically. Therefore, the structure is such that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • it does not increase the memory cell area in plan view. As a result, high performance and high integration of dynamic flash memory cells can be realized at the same time.
  • the user can set the number of memory cells connected to the page (page size) to perform the divided page write operation.
  • Data size can be freely selected.
  • the memory cell group for the divided page write operation can be easily divided, and the divided page write operation can be performed on different memory cell groups by changing pages to be selected with respect to a plurality of different pages. .
  • DRAM which is a conventional volatile memory
  • the split page write operation of the dynamic flash memory cell of the present invention greatly expands system flexibility for users dealing with various data capacities. As a result, high speed system can be achieved.
  • the plate line may be shared by the memory cells C00 to C53. As a result, not only the process and circuit become simpler, but also higher speed can be realized.
  • a Si pillar is formed, but a semiconductor pillar made of a semiconductor material other than Si may be used. This also applies to other embodiments according to the present invention.
  • a semiconductor pillar is used as a channel. formed in the direction
  • the semiconductor pillars at both ends of these memory cells have a source line impurity layer corresponding to the source and a bit line impurity layer corresponding to the drain.
  • the vertical NAND flash memory circuit is one of the SGT circuits. Therefore, the present invention can also be applied to mixed circuits with NAND flash memory circuits.
  • a dynamic flash memory which is a memory device using high-density and high-performance SGTs, can be obtained.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having P-type or i-type (intrinsic) conductivity type: N + layer 7: Channel regions 4a, 4b: Gate insulating layers 5a, 5b: Gate conductor layer 6 : Insulating layer for separating two gate conductor layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)

Abstract

メモリ装置は、基板上に行状に配列された複数のメモリセルからなるページを備え、列状に複数本の前記ページを備え、前記ページに含まれる各メモリセルは、前記基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する複数個の半導体母体のメモリセルからなり、各メモリセルの、第１のゲート導体層と、第２のゲート導体層と、第１の不純物領域と、第２の不純物領域に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するページ書込み動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域に印加する電圧を制御して、前記正孔群を前記チャネル半導体層の内部から除去するページ消去動作と、とを行い、前記ページ消去動作を施した第１のページに含まれる全てのメモリセルは、少なくとも１回の前記ページ書込み動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図７（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図８（ａ）と（ｂ）に、動作上の問題点を、図９（ａ）～（ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図７（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図８（ａ）と（ｂ）を用いて、説明する。図８（ａ）に示したように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディとの間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１０）
で表される。また、ワード線の接続されたゲートとフローティングボディ間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　（１１）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ βWL ×ＶWLH　（１２）
で表される。
ここで、式（１１）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、βWL＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９（ａ）～（ｃ）に読出し動作を示しており、図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図９（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
　前記各ページに含まれる各メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層と、を有し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
　前記チャネル半導体層の電圧を、第１のデータ保持電圧とする、ページ書込み動作を行い、
　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の、片方、もしくは、両方から、前記正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とするページ消去動作を行い、
　前記ページ消去動作を施した第１のページに含まれる全てのメモリセルは、少なくとも１回の前記ページ書込み動作を行う、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記第１のページは、少なくとも１組以上の分割ページで構成され、前記第１のページに含まれる第１のメモリセル群は第１の期間に分割ページ書込み動作を行い、前記第１のページに含まれる第２のメモリセル群は第２の期間に前記分割ページ書込み動作を行うことを特徴とする（第２発明）。
　上記の第２発明において、複数本の前記ページのうちの第２のページに含まれる第３のメモリセル群は第３の期間に前記分割ページ書込み動作を行い、前記第２のページに含まれる第４のメモリセル群は第４の期間に前記分割ページ書込み動作を行い、時系列的に前記第１の期間、前記第３の期間、前記第２の期間、前記第４の期間の順番になることを特徴とする（第３発明）。
　状の第１乃至第３発明のいずれかに記載されたメモリ装置の前記ページが複数配置されたブロックを備え、
　前記複数本のページに含まれる前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層及び前記第２のゲート導体層は、一方がワード線と接続し、他方が第１の駆動制御線と接続し、
　前記ソース線は、前記ブロック内の前記半導体母体間で繋がり、
　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記ブロックの中の選択した前記ページの全ての前記半導体母体にある前記正孔群を除去する前記ページ消去動作を行う、
　ことを特徴とする（第４発明）。
　上記の第４発明において、前記ページ書込み動作において、前記第１のページを選択した状態で、前記第１の期間に、第１のビット線群が選択され、前記第１のビット線群が接続する前記第１のメモリセル群の前記分割ページ書込み動作を行い、前記第２の期間に、第２のビット線群が選択され、前記第２のビット線群が接続する前記第２のメモリセル群の前記分割ページ書込み動作を行うことを特徴とする（第５発明）。
　上記の第１発明において、前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きいことを特徴とする（第６発明）。
　上記の第１発明において、前記第１のゲート導体層が、平面視において、前記第１のゲート絶縁層を囲んで２つの導体層に分離していることを特徴とする（第７発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置のプレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の分割ページ書込み動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の分割ページ書込み動作を説明するための動作波形図である。 第１実施形態に係るＳＧＴを有するメモリ装置の分割ページ書込み動作を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の分割ページ書込み動作を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の分割ページ書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図３を用いてデータ書込み動作メカニズムを、図４を用いてデータ消去動作メカニズムを、図５を用いてデータ読出し動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ+層３ａ、３ｂ間のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　図２（ａ）～（ｃ）は、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。
　図２（ａ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造図を主要部分のみを簡略化して示している。ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬ、ソース線ＳＬが接続されており、その電圧状態によって、チャネル領域７の電位状態が決まる。
　図２（ｂ）は、それぞれの容量関係を説明するための図である。チャネル領域７の容量ＣFBは、ワード線ＷＬの接続されたゲート導体層５ｂとチャネル領域７の間の容量ＣWLと、プレート線ＰＬの接続されたゲート導体層５ａとチャネル領域７の間の容量ＣPLと、ソース線ＳＬの接続されたソースＮ+層３ａとチャネル領域７の間のＰＮ接合の接合容量CSLと、ビット線ＢＬの接続されたドレインＮ+層３ｂとチャネル領域７の間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CPL + CBL + CSL　（１）
で表される。
したがって、ワード線ＷＬとチャネル領域７の間のカップリング率βWL、プレート線ＰＬとチャネル領域７の間のカップリング率βPL、ビット線ＢＬとチャネル領域７の間のカップリング率βBL、ソース線ＳＬとチャネル領域７の間のカップリング率βSLは、以下でそれぞれ表される。
βWL＝ ＣWL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（２）
βPL＝ ＣPL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（３）
βBL＝ ＣBL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（４）
βSL＝ ＣSL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（５）
ここで、ＣPL ＞ＣWL であるため、βPL＞βWLとなる。
　図２（ｃ）は、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域７の電圧ＶFBの変化を説明するための図である。ここで、ワード線ＷＬの電圧ＶWLが、０Ｖから高電圧状態ＶWLHに上がった時に、チャネル領域７の電圧ＶFBが、低電圧状態ＶFBLから高電圧状態ＶFBHになるときの電位差ΔＶFBは、以下となる。
ΔＶFB＝ＶFBH－ＶFBL
　　　　＝βWL×ＶWLH　（６）
ワード線ＷＬとチャネル領域７の間のカップリング率βWLが小さく、プレート線ＰＬとチャネル領域７の間のカップリング率βPLが大きいため、ΔＶFBは、小さく、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上下しても、チャネル領域７の電圧ＶFBは、殆ど変化しない。
　図３Ａ（ａ）～（ｃ）と図３Ｂに、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのメモリ書込み動作（特許請求の範囲の「メモリ書込み動作」の一例である）を示す。図３Ａ（ａ）に書込み動作のメカニズム、図３Ａ（ｂ）にビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬと、フローティングボディＦＢとなっているチャネル領域７の動作波形を示す。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“０”消去状態にあり、チャネル領域７の電圧は、ＶFB“０”となっている。また、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬには、Ｖｓｓが、プレート線ＰＬには、ＶPLLが印加している。ここで、例えば、Ｖｓｓは０Ｖで、ＶPLLは、２Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線ＢＬがＶｓｓからＶBLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、チャネル領域７の電圧は、ビット線ＢＬとチャネル領域７との容量結合により、ＶFB“０”＋βBL×ＶBLHとなる。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、ワード線ＷＬがＶｓｓからＶWLHへと上がる。これにより、ワード線ＷＬの接続された第２のゲート導体層５ｂがチャネル領域７を取り囲む第２のＮチャネルＭＯＳトランジスタの“０”消去のしきい値電圧をＶｔWL“０”とすると、ワード線ＷＬの電圧上昇に伴い、ＶｓｓからＶｔWL“０”までは、ワード線ＷＬとチャネル領域７との第２の容量結合により、チャネル領域７の電圧は、ＶFB“０”＋βBL×ＶBLH＋βWL×ＶｔWL“０”となる。ワード線ＷＬの電圧がＶｔWL“０”以上に上昇すると、第２のゲート導体層５ｂの内周のチャネル領域７に環状の反転層１２ｂが形成され、ワード線ＷＬとチャネル領域７との第２の容量結合を遮る。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、ＶPLL＝２Ｖを固定入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂを、例えば、ＶWLH＝４Ｖまで上げる。その結果、図３Ａ（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内周のチャネル領域７に環状の反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内周のチャネル領域７にピンチオフ点は存在せずにゲート導体層５ｂの内周全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　そして、図３Ａ（ｃ）に示すように、生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ６～Ｔ７で、ワード線ＷＬの電圧がＶWLHからＶｓｓに低下する。その際にワード線ＷＬとチャネル領域７とは、第２の容量結合をするが、ワード線ＷＬの電圧ＶWLHが、チャネル領域７の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔWL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合を遮る。したがって、ワード線ＷＬとチャネル領域７との、実質的な容量結合は、ワード線ＷＬがＶｔWL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域７の電圧は、Ｖｂ－βWL×ＶｔWL“１”となる。ここで、ＶｔWL“１”は、前記ＶｔWL“０”よりも低く、βWL×ＶｔWL“１”は小さい。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ８～Ｔ９で、ビット線ＢＬが、ＶBLHからＶｓｓへと低下する。ビット線ＢＬとチャネル領域７とは、容量結合しているため、最終的にチャネル領域７の“１”書込み電圧ＶFB“１”は、以下のようになる。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　（７）
ここで、ビット線ＢＬとチャネル領域７とのカップリング比βBLも小さい。これにより、図３Ｂに示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、メモリ書込み動作を行い、論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層３ａと第１のチャネル半導体層７ａとのあいだの第２の境界領域、または、第２の不純物層３ｂと第２のチャネル半導体層７ｂとのあいだの第３の境界領域において、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群９でチャネル領域７を充電しても良い。
　図４Ａ～図４Ｅを用いて、メモリ消去動作（特許請求の範囲の「メモリ消去動作」の一例である）メカニズムを説明する。
　図４Ａに、ページ消去動作を説明するためのメモリブロック回路図を示す。ここでは、３行×３列の計９個のメモリセルＣL11～ＣL33を示しているが、実際のメモリブロックは、この行列よりも大きい。メモリセルが行列状に配列されているときに、その配列の一方の方向を「行方向」（もしくは「行状」）、これに垂直な方向を「列方向」（もしくは「列状」）という。各メモリセルには、ソース線ＳＬ、ビット線ＢＬ1～ＢＬ3、プレート線ＰＬ1～ＰＬ3、ワード線ＷＬ1～ＷＬ3が接続されている。例えば、このブロックにおいて、プレート線ＰＬ2とワード線ＷＬ2とが接続するメモリセルＣL21～ＣL23が選択され、ページ消去動作を行うことを想定する。
　図４Ｂ（ａ）～（ｄ）と図４Ｃを用いて、ページ消去動作のメカニズムを説明する。ここで、Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図４Ｂ（ａ）は、消去動作の主要ノードのタイミング動作波形図を示している。図４Ｂ（ａ）において、Ｔ０～Ｔ１２は、消去動作開始から終了までの時刻を表している。図４Ｂ（ｂ）に消去動作前の時刻Ｔ０に、前のサイクルでインパクトイオン化により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。そして、時刻Ｔ１～Ｔ２において、ビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、それぞれＶｓｓからＶBLHとＶSLHの高電圧状態になる。ここで、Ｖｓｓは、例えば、０Ｖである。この動作は、次の期間時刻Ｔ３～Ｔ４で、ページ消去動作で選択されたプレート線ＰＬ2とワード線ＷＬ2とが、それぞれ第１の電圧ＶPLLから第２の電圧ＶPLHと、第３の電圧Ｖｓｓから第４の電圧ＶWLHと高電圧状態になり、チャネル領域７にプレート線ＰＬ2の接続された第１のゲート導体層５ａの内周の反転層１２ａと、ワード線ＷＬ2の接続された第２のゲート導体層５ｂの内周の反転層１２ｂとを、形成させない。したがって、ＶBLHとＶSLHの電圧は、ワード線ＷＬ2側の第２のＮチャネルＭＯＳトランジスタとプレート線ＰＬ2側の第１のＮチャネルＭＯＳトランジスタのしきい値電圧を、それぞれＶtWLとＶtPLとした場合、ＶBLH＞ＶWLH＋ＶtWL、ＶSLH＞ＶPLH＋ＶtPLであることが望ましい。例えば、ＶtWLとＶtPLが０．５Ｖの場合、ＶWLHとＶPLHは、３Ｖに設定して、ＶBLHとＶSLHは、３．５Ｖ以上に設定すれば良い。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。第１の期間の時刻Ｔ３～Ｔ４で、プレート線ＰＬ2とワード線ＷＬ2とが、第２の電圧ＶPLHと第４の電圧ＶWLHの高電圧状態になるのに伴い、フローティング状態のチャネル領域７の電圧が、プレート線ＰＬ2とチャネル領域７との第１の容量結合と、ワード線ＷＬ2とチャネル領域７との第２の容量結合とによって、押し上げられる。チャネル領域７の電圧は、“１”書込み状態のＶFB“１”から高電圧になる。これは、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、ＶBLHとＶSLHと高電圧であるため、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合が逆バイアス状態であるため、昇圧することが可能である。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次の期間の時刻Ｔ５～Ｔ６で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、高電圧のＶBLHとＶSLHからＶｓｓへと低下する。この結果、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合は、図４Ｂ（ｃ）に示すように、順バイアス状態となり、チャネル領域７の正孔群９のうちの残存正孔群は、ソースＮ+層３ａと、ドレインＮ+層３ｂとに、排出する。その結果、チャネル領域７の電圧ＶFBは、ソースＮ+層３ａとＰ層のチャネル領域７とが形成するＰＮ接合と、ドレインＮ+層３ｂとＰ層のチャネル領域７とが形成するＰＮ接合のビルトイン電圧Ｖｂとなる。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次に時刻Ｔ７～Ｔ８で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、Ｖｓｓから高電圧のＶBLHとＶSLHへと上昇する。この施策によって、図４Ｂ（ｄ）に示すように、時刻Ｔ９～Ｔ１０で、プレート線ＰＬ2とワード線ＷＬ2を第２の電圧ＶPLHと第４の電圧ＶWLHからそれぞれ第１の電圧ＶPLLと第３の電圧Ｖｓｓに下降する際に、チャネル領域７にプレート線ＰＬ2側の反転層１２ａとワード線ＷＬ2側の反転層１２ｂを形成させずに、効率良く、チャネル領域７の電圧ＶFBは、プレート線ＰＬ2とチャネル領域７との第１の容量結合と、ワード線ＷＬ2とチャネル領域７との第２の容量結合によって、ＶｂからＶFB“０”となる。したがって、“１”書込み状態と“０”消去状態のチャネル領域７の電圧差ΔＶFBは、以下の式で表される。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　（７）
ＶFB“０”＝Ｖｂ－βWL×ＶWLH－βPL×（ＶPLH－ＶPLL）　（８）
ΔＶFB＝ＶFB“１”－ＶFB“０”
　　　　＝βWL×ＶWLH＋βPL×（ＶPLH－ＶPLL）
　　　　　－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　　（９）
ここで、βWLとβPLとの和は、０．８以上あり、ΔＶFBは、大きくなり、十分にマージンが取れる。
　その結果、図４Ｃに示すように、“１”書込み状態と“０”消去状態とで、マージンを大きく取れる。ここで、“０”消去状態において、プレート線ＰＬ2側のしきい値電圧は、基板バイアス効果により、高くなっている。したがって、プレート線ＰＬ2の印加電圧を、例えば、そのしきい値電圧以下にすると、プレート線ＰＬ2側の第１のＮチャネルＭＯＳトランジスタは、非導通となりメモリセル電流を流さない。図４Ｃの右側の「ＰＬ：非導通」は、その様子を示している。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次に第４の期間の時刻Ｔ１１～Ｔ１２で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、ＶBLHからVｓｓへ、ＶSLHからＶｓｓへとそれぞれ下降して、消去動作が終了する。その際、ビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、チャネル領域７の電圧を容量結合で若干引き下げるが、時刻Ｔ７～Ｔ８にビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、チャネル領域７の電圧を容量結合で引き上げていた分と同等であるため、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧の上げ下げは相殺され、結果的にチャネル領域７の電圧に影響を与えない。このチャネル領域７の“０”消去状態の電圧ＶFB“０”を第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）とする、ページ消去動作を行い、論理記憶データ“０”に割り当てる。
　次に図４Ｄ（ａ）～（ｄ）を用いて、ページ消去動作のメカニズムを説明する。図４Ｄの図４Ｂとの違いは、ページ消去動作中は、ビット線ＢＬ1～ＢＬ3は、Ｖｓｓもしくは、フローティング状態とする点と、ワード線ＷＬ2は、Ｖｓｓに固定する点である。これにより、時刻Ｔ１～Ｔ２で、ソース線ＳＬがＶｓｓからＶSLHに上がっても、ワード線ＷＬ2の第２のＮチャネルＭＯＳトランジスタは、非導通となり、メモリセル電流は流れない。従って、インパクトイオン化現象による正孔群９の生成は無い。その他は、図４Ｂと同様にソース線ＳＬがＶｓｓとＶSLHとの間を振幅し、プレート線ＰＬ2は、ＶPLLとＶPLHとの間を振幅する。その結果、図４Ｄ（ｃ）に示すように正孔群９は、ソース線ＳＬの第１の不純物層Ｎ+層３ａへ排出される。
　次に図４Ｅ（ａ）～（ｄ）を用いて、ページ消去動作のメカニズムを説明する。図４Ｅの図４Ｂとの違いは、ページ消去動作中は、ソース線ＳＬは、Ｖｓｓもしくは、フローティング状態とする点と、プレート線ＰＬ2は、Ｖｓｓに固定する点である。これにより、時刻Ｔ１～Ｔ２で、ビット線ＢＬ1～ＢＬ3がＶｓｓからＶBLHに上がっても、プレート線ＰＬ2の第１のＮチャネルＭＯＳトランジスタは、非導通となり、メモリセル電流は流れない。従って、インパクトイオン化現象による正孔群９の生成は無い。その他は、図４Ｂと同様にビット線ＢＬ1～ＢＬ3がＶｓｓとＶBLHとの間を振幅し、ワード線ＷＬ2は、ＶｓｓとＶWLHとの間を振幅する。その結果、図４Ｅ（ｃ）に示すように正孔群９は、ビット線ＢＬ1～ＢＬ3の第２の不純物層Ｎ+層３ｂへ排出される。
　図５（ａ）～（ｃ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図５（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図５（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”になっており、チャネル領域７の電圧ＶFBはＶFB“０”となっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図５（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図６Ａ～図６Ｅを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの分割ページ書込み動作を説明する。
　図６Ａにおいて、メモリセルＣ００～Ｃ５３が複数個行列状に配列する４行×６列に配置されたブロック（特許請求の範囲の「ブロック」の一例である）の一部を示している。ここで、実際のブロックでは、メモリセル数は、４行×６列よりも多い。各メモリセルには、ワード線ＷＬ０～ＷＬ３と、プレート線ＰＬ０～ＰＬ３と、ビット線ＢＬ０～ＢＬ３が接続している。そして、ビット線ＢＬ０～ＢＬ５は、センスアンプ回路ＳＡ０～ＳＡ５に接続している。
　次に図６Ａにおいて、図４Ａ～図４Ｅで説明したページ消去動作を予め施しており、メモリセルＣ００～Ｃ５３は“０”消去状態にあるとする。そして、例えば、第１のページ（特許請求の範囲の「第１のページ」の一例である）に含まれる全てのメモリセルＣ０１、Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１とＣ５１が分割ページ書込み動作（特許請求の範囲の「分割ページ書込み動作」の一例である）を行う場合を具体的に説明する。なお、分割ページ書込み動作とは、予めページ消去動作を施した選択ページを少なくとも１組以上の分割ページ（特許請求の範囲の「分割ページ」の一例である）に分け、選択ページに含まれる全てのメモリセルは、少なくとも１回の分割ページ書込み動作により、ページ書込み動作が行われることである。
　そして、図６Ｂにその動作波形図を示しているが、メモリセルＣ０１、Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１とＣ５１に接続するワード線ＷＬ１と、プレート線ＰＬ１が選択される。そして、時刻Ｔ１～Ｔ４を分割ページ書込み動作の第１の期間（特許請求の範囲の「第１の期間」の一例である）とし、時刻Ｔ５～Ｔ８を分割ページ書込み動作の第２の期間（特許請求の範囲の「第２の期間」の一例である）とする。
　そして、図６Ｂの時刻Ｔ１において、ワード線ＷＬ１は、第１の電圧Ｖ１から第２の電圧Ｖ２へと高くなる。ここで、第１の電圧は、例えば、接地電圧Ｖｓｓ＝０Ｖでも良い。ワード線ＷＬ１が第１の電圧Ｖ１から第２の電圧Ｖ２へ上昇する時にビット線ＢＬ０～ＢＬ５は、第３の電圧Ｖ３と低電圧であるため、第２のチャネル半導体層７ｂには、反転層１２ｂができる。この結果、ワード線ＷＬ１と、チャネル半導体層７ｂとの容量結合が遮られ（シールドされ）、“１”書込みが行われたメモリセルのチャネル半導体層に蓄えられた正孔群９が第１の不純物層３ａと、第２の不純物層３ｂの、片方、もしくは、両方から、抜き取られることを防止する。ここで、第３の電圧は、例えば、接地電圧Ｖｓｓ＝０Ｖでも良い。
　次に図６Ｂの時刻Ｔ２において、センスアンプ回路ＳＡ０～ＳＡ２に予め記憶されている分割ページ書込み動作の第１のメモリセル群（特許請求の範囲の「第１のメモリセル群」の一例である）のためのデータに従い、ビット線ＢＬ０とＢＬ２が第３の電圧Ｖ３から、第４の電圧Ｖ４へと高くなる。ワード線ＷＬ１は、ビット線ＢＬ０とＢＬ２に先行して、第２の電圧Ｖ２となっているため、メモリセルＣ０１、Ｃ２１において、“１”分割ページ書込み動作が行われる。
　次に図６Ｂの時刻Ｔ３において、第４の電圧Ｖ４のビット線ＢＬ０とＢＬ２が第３の電圧Ｖ３へと下降する。この時点では、ワード線ＷＬ１は、第２の電圧Ｖ２と高電圧である。この結果、ビット線ＢＬ０とＢＬ２の下降に伴い、第２のチャネル半導体層７ｂには、反転層１２ｂができる。
　そして、時刻Ｔ４において、ワード線ＷＬ１が第２の電圧Ｖ２から第１の電圧Ｖ１へと下降する。第２のチャネル半導体層７ｂには、反転層１２ｂがあり、ワード線ＷＬ１と、チャネル半導体層７ｂとの容量結合が遮られ（シールドされ）、“１”書込みが行われたメモリセルＣ０１とＣ２１のチャネル半導体層に蓄えられた正孔群９が第１の不純物層３ａと、第２の不純物層３ｂの、片方、もしくは、両方から、抜き取られることを防止する。
　次に図６Ｂの時刻Ｔ５において、再びワード線ＷＬ１は、第１の電圧Ｖ１から第２の電圧Ｖ２へと高くなる。ワード線ＷＬ１が第１の電圧Ｖ１から第２の電圧Ｖ２へ上昇する時にビット線ＢＬ０～ＢＬ５は、第３の電圧Ｖ３と低電圧であるため、第２のチャネル半導体層７ｂには、反転層１２ｂができる。この結果、ワード線ＷＬ１と、チャネル半導体層７ｂとの容量結合が遮られ（シールドされ）、“１”書込みが行われたメモリセルのチャネル半導体層に蓄えられた正孔群９が第１の不純物層３ａと、第２の不純物層３ｂの、片方、もしくは、両方から、抜き取られることを防止する。
　次に図６Ｂの時刻Ｔ６において、センスアンプ回路ＳＡ３～ＳＡ５に予め記憶されている分割ページ書込み動作の第２のメモリセル群（特許請求の範囲の「第２のメモリセル群」の一例である）のためのデータに従い、ビット線ＢＬ３とＢＬ４が第３の電圧Ｖ３から、第４の電圧Ｖ４へと高くなる。ワード線ＷＬ１は、ビット線ＢＬ３とＢＬ４に先行して、第２の電圧Ｖ２となっているため、メモリセルＣ３１、Ｃ４１において、“１”分割ページ書込み動作が行われる。
　次に図６Ｂの時刻Ｔ７において、第４の電圧Ｖ４のビット線ＢＬ３とＢＬ４が第３の電圧Ｖ３へと下降する。この時点では、ワード線ＷＬ１は、第２の電圧Ｖ２と高電圧である。この結果、ビット線ＢＬ３とＢＬ４の下降に伴い、第２のチャネル半導体層７ｂには、反転層１２ｂができる。
　そして、時刻Ｔ８において、ワード線ＷＬ１が第２の電圧Ｖ２から第１の電圧Ｖ１へと下降する。第２のチャネル半導体層７ｂには、反転層１２ｂがあり、ワード線ＷＬ１と、チャネル半導体層７ｂとの容量結合が遮られ（シールドされ）、“１”書込みが行われたメモリセルＣ３１とＣ４１のチャネル半導体層に蓄えられた正孔群９が第１の不純物層３ａと、第２の不純物層３ｂの、片方、もしくは、両方から、抜き取られることを防止する。
　ページ書込み動作において、ソース線ＳＬは、第５の電圧Ｖ５に設定しても良い。ここで、第５の電圧Ｖ５は、例えば接地電圧Ｖｓｓ＝０Ｖでも良い。また、第１の駆動制御線であるプレート線ＰＬ１は、第６の電圧Ｖ６に設定しても良い。
　図６Ａと図６Ｂにおいて、プレート線ＰＬ１は、ワード線ＷＬ１と同様にデコードされ、選択される場合を説明したが、プレート線ＰＬ０～ＰＬ３は、ブロックで共通な構造を有し、デコードされなくとも良い。
　次に図６Ｃを用いて、第１のページと第２のページ（特許請求の範囲の「第２のページ」の一例である）に関しての分割ページ書込み動作を説明する。
　図６Ｃの動作波形図において、第１のページに含まれるメモリセルＣ０１、Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１とＣ５１と、第２のページに含まれるメモリセルＣ０２、Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２とＣ５２と、とが交互に選択される分割ページ書込み動作を説明する。そして、時刻Ｓ１～Ｓ４を分割ページ書込み動作の第３の期間（特許請求の範囲の「第３の期間」の一例である）とし、時刻Ｓ５～Ｓ８を分割ページ書込み動作の第４の期間（特許請求の範囲の「第４の期間」の一例である）とする。
　図６Ｃの時刻Ｔ１～Ｔ４の第１の期間の分割書込み動作は、図６Ｂと同じであるため、説明を省略する。第３の期間の分割書込み動作は、時刻Ｓ１において、ワード線ＷＬ２は、第１の電圧Ｖ１から第２の電圧Ｖ２へと高くなる。ワード線ＷＬ２が第１の電圧Ｖ１から第２の電圧Ｖ２へ上昇する時にビット線ＢＬ０～ＢＬ５は、第３の電圧Ｖ３と低電圧であるため、第２のチャネル半導体層７ｂには、反転層１２ｂができる。この結果、ワード線ＷＬ２と、チャネル半導体層７ｂとの容量結合が遮られ（シールドされ）、“１”書込みが行われたメモリセルのチャネル半導体層に蓄えられた正孔群９が第１の不純物層３ａと、第２の不純物層３ｂの、片方、もしくは、両方から、抜き取られることを防止する。
　次に図６Ｃの時刻Ｓ２において、センスアンプ回路ＳＡ０～ＳＡ２に第１の期間と異なる、第３の期間の第３のメモリセル群（特許請求の範囲の「第３のメモリセル群」の一例である）のための分割ページ書込み動作のデータがロードされており、そのデータに従い、ビット線ＢＬ１とＢＬ２が第３の電圧Ｖ３から、第４の電圧Ｖ４へと高くなる。ワード線ＷＬ２は、ビット線ＢＬ１とＢＬ２に先行して、第２の電圧Ｖ２となっているため、メモリセルＣ１２、Ｃ２２において、“１”分割ページ書込み動作が行われる。
　次に図６Ｃの時刻Ｓ３において、第４の電圧Ｖ４のビット線ＢＬ１とＢＬ２が第３の電圧Ｖ３へと下降する。この時点では、ワード線ＷＬ２は、第２の電圧Ｖ２と高電圧である。この結果、ビット線ＢＬ１とＢＬ２の下降に伴い、第２のチャネル半導体層７ｂには、反転層１２ｂができる。
　そして、時刻Ｓ４において、ワード線ＷＬ２が第２の電圧Ｖ２から第１の電圧Ｖ１へと下降する。第２のチャネル半導体層７ｂには、反転層１２ｂがあり、ワード線ＷＬ２と、チャネル半導体層７ｂとの容量結合が遮られ（シールドされ）、“１”書込みが行われたメモリセルＣ１２とＣ２２のチャネル半導体層に蓄えられた正孔群９が第１の不純物層３ａと、第２の不純物層３ｂの、片方、もしくは、両方から、抜き取られることを防止する。
　次に図６Ｃの時刻Ｔ５において、再びワード線ＷＬ１は、第１の電圧Ｖ１から第２の電圧Ｖ２へと高くなる。ワード線ＷＬ１が第１の電圧Ｖ１から第２の電圧Ｖ２へ上昇する時にビット線ＢＬ０～ＢＬ５は、第３の電圧Ｖ３と低電圧であるため、第２のチャネル半導体層７ｂには、反転層１２ｂができる。この結果、ワード線ＷＬ１と、チャネル半導体層７ｂとの容量結合が遮られ（シールドされ）、“１”書込みが行われたメモリセルのチャネル半導体層に蓄えられた正孔群９が第１の不純物層３ａと、第２の不純物層３ｂの、片方、もしくは、両方から、抜き取られることを防止する。
　次に図６Ｃの時刻Ｔ６において、第２の期間の分割ページ書込みのためのデータがセンスアンプ回路ＳＡ３～ＳＡ５に予め記憶されているため、そのデータに従い、ビット線ＢＬ３とＢＬ４が第３の電圧Ｖ３から、第４の電圧Ｖ４へと高くなる。ワード線ＷＬ１は、ビット線ＢＬ３とＢＬ４に先行して、第２の電圧Ｖ２となっているため、メモリセルＣ３１、Ｃ４１において、“１”分割ページ書込み動作が行われる。
　次に図６Ｃの時刻Ｔ７において、第４の電圧Ｖ４のビット線ＢＬ３とＢＬ４が第３の電圧Ｖ３へと下降する。この時点では、ワード線ＷＬ１は、第２の電圧Ｖ２と高電圧である。この結果、ビット線ＢＬ３とＢＬ４の下降に伴い、第２のチャネル半導体層７ｂには、反転層１２ｂができる。
　そして、時刻Ｔ８において、ワード線ＷＬ１が第２の電圧Ｖ２から第１の電圧Ｖ１へと下降する。第２のチャネル半導体層７ｂには、反転層１２ｂがあり、ワード線ＷＬ１と、チャネル半導体層７ｂとの容量結合が遮られ（シールドされ）、“１”書込みが行われたメモリセルＣ３１とＣ４１のチャネル半導体層に蓄えられた正孔群９が第１の不純物層３ａと、第２の不純物層３ｂの、片方、もしくは、両方から、抜き取られることを防止する。
　次に図６Ｃの時刻Ｓ５において、再びワード線ＷＬ２は、第１の電圧Ｖ１から第２の電圧Ｖ２へと高くなる。ワード線ＷＬ２が第１の電圧Ｖ１から第２の電圧Ｖ２へ上昇する時にビット線ＢＬ０～ＢＬ５は、第３の電圧Ｖ３と低電圧であるため、第２のチャネル半導体層７ｂには、反転層１２ｂができる。この結果、ワード線ＷＬ２と、チャネル半導体層７ｂとの容量結合が遮られ（シールドされ）、“１”書込みが行われたメモリセルのチャネル半導体層に蓄えられた正孔群９が第１の不純物層３ａと、第２の不純物層３ｂの、片方、もしくは、両方から、抜き取られることを防止する。
　次に図６Ｃの時刻Ｓ６において、センスアンプ回路ＳＡ３～ＳＡ５に第２の期間と異なる、第４の期間の第４のメモリセル群（特許請求の範囲の「第４のメモリセル群」の一例である）のための分割ページ書込み動作のデータがロードされており、そのデータに従い、ビット線ＢＬ３とＢＬ５が第３の電圧Ｖ３から、第４の電圧Ｖ４へと高くなる。ワード線ＷＬ２は、ビット線ＢＬ３とＢＬ５に先行して、第２の電圧Ｖ２となっているため、メモリセルＣ３２、Ｃ５２において、“１”分割ページ書込み動作が行われる。
　次に図６Ｃの時刻Ｓ７において、第４の電圧Ｖ４のビット線ＢＬ３とＢＬ５が第３の電圧Ｖ３へと下降する。この時点では、ワード線ＷＬ２は、第２の電圧Ｖ２と高電圧である。この結果、ビット線ＢＬ３とＢＬ５の下降に伴い、第２のチャネル半導体層７ｂには、反転層１２ｂができる。
　そして、時刻Ｓ８において、ワード線ＷＬ２が第２の電圧Ｖ２から第１の電圧Ｖ１へと下降する。第２のチャネル半導体層７ｂには、反転層１２ｂがあり、ワード線ＷＬ２と、チャネル半導体層７ｂとの容量結合が遮られ（シールドされ）、“１”書込みが行われたメモリセルＣ３２とＣ５２のチャネル半導体層に蓄えられた正孔群９が第１の不純物層３ａと、第２の不純物層３ｂの、片方、もしくは、両方から、抜き取られることを防止する。
　図６Ｄは、第１のページのワード線ＷＬ１とプレート線ＰＬ１と、とを選択した状態で、第１の期間で、第１のビット線群ＢＬ０～ＢＬ２（特許請求の範囲の「第１のビット線群」の一例である）が選択され、第１のビット線群が接続する前記第１のメモリセル群の前記分割ページ書込み動作を行い、第２の期間で、第２のビット線群ＢＬ３～ＢＬ５（特許請求の範囲の「第１のビット線群」の一例である）が選択され、第２のビット線群が接続する第２のメモリセル群の前記分割ページ書込み動作を行う例を示している。
　図６Ｅは、第１のページの分割ページ書込みにおいて、ワード線ＷＬ１と同様にプレート線ＰＬ１をクロック動作した例を示している。第１の期間と第２の期間で、プレート線ＰＬ１は、低電圧の第７の電圧Ｖ７から、第７の電圧Ｖ７よりも高電圧の第８の電圧Ｖ８に上げている。
　図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流（例えば非特許文献１４を参照）を用いて、電子・正孔対を発生させ、生成された正孔群でチャネル領域７内を満たしてもよい。
　また、本明細書及び図面の式（１）～（１２）は、現象を定性的に説明するために用いた式であり、現象がそれらの式でよって限定されるものではない。
　なお、図３Ａと図３Ｂの説明において、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのリセット電圧をＶｓｓと記載しているが、それぞれを異なる電圧にしても良い。
　また、図４Ａにページ消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。また、ページ消去動作において、選択されたページのソース線ＳＬに電圧を印加し、ビット線ＢＬはフローティング状態にしても良い。また、ページ消去動作において、選択されたページのビット線ＢＬに電圧を印加し、ソース線ＳＬはフローティング状態にしても良い。
　また、図１において、垂直方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶPLLは、ブロック消去動作で選択消去される以外の各動作モードでは、例えば、２Ｖの固定電圧を印加しても良い。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　図１においては、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの全体を囲んでいる。これに対して、第１のゲート導体層５ａは、平面視において、第１のゲート絶縁層４ａの一部を囲んでいる構造としてもよい。この場合、第１のゲート導体層５ａで覆われていない第１のゲート絶縁層の外側は、絶縁層、または第１のゲート導体層と電気的に分離した第３のゲート導体層で覆われていてもよい。なお、第３のゲート導体層を設ける場合は、第３のゲート導体層に、定電圧、またはパルス電圧を印加して、ダイナミック フラッシュ メモリ動作を行うことができる。また、上記のように、平面視において、第１のゲート導体層５ａが第１のゲート絶縁層４ａの一部を囲む構造によって、第１のチャネル領域７ａに、多くの正孔群を蓄積することができる。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの分割ページ書込み動作により、ユーザーはページに接続されているメモリセル数（ページサイズ）の範囲内であれば、分割ページ書込み動作を行うためのデータサイズを自由に選択することが出来る。また、その分割ページ書込み動作のメモリセル群を容易に分けることができ、異なる複数本のページに関して、選択するページを変えて、異なるメモリセル群に対して、分割ページ書込み動作を行うことができる。従来の揮発性メモリであるＤＲＡＭは、読出し破壊型（Ｒｅａｄ　Ｄｅｓｔｒｕｃｔｉｖｅ　Ｔｙｐｅ）メモリであるため、ページ書込み動作においても、選択するページの全てのメモリセルに関して、同時に書込みをする必要があった。本発明のダイナミック フラッシュ メモリセルの分割ページ書込み動作は、様々なデータ容量を扱うユーザーにとって、システム的な自由度が大幅に拡大する。その結果、システムの高速化が達成できる。
（特徴３）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ書込み動作および分割ページ書込み動作をする際に、ワード線ＷＬがビット線ＢＬに先行して、立ち上がる。この結果、“１”書込みを行ったメモリセルのチャネル半導体層７には、反転層１２ｂが形成され、ワード線ＷＬとチャネル半導体層７との容量結合を遮る（シールドする）。したがって、チャネル半導体層７に蓄えられた正孔群９の一部を排出することがなく、信頼性の高いメモリ装置を提供できる。
（特徴４）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴５）
　図６Ａにおいて、プレート線をメモリセルＣ００～Ｃ５３で共通にしても良い。その結果、よりプロセスと回路が簡便になるだけではなく、より高速化が実現できる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：　Ｎ+層
７：　チャネル領域
４ａ、４ｂ：　ゲート絶縁層
５ａ、５ｂ：　ゲート導体層
６：　２層のゲート導体層を分離するための絶縁層
ＢＬ：　ビット線
ＳＬ：　ソース線
ＰＬ：　プレート線
ＷＬ：　ワード線
ＦＢ：　フローティングボディ

ＣＬ11～ＣＬ33：　メモリセル
ＳＬ：　ソース線
ＢＬ1～ＢＬ3、ＢＬ：　ビット線
ＰＬ1～ＰＬ3、ＰＬ：　プレート線
ＷＬ1～ＷＬ3、ＷＬ：　ワード線

ＣＬ００～ＣＬ５３：　メモリセル
ＳＬ：　ソース線
ＢＬ０～ＢＬ５：　ビット線
ＰＬ０～ＰＬ３：　プレート線
ＷＬ０～ＷＬ３：　ワード線
ＳＡ０～ＳＡ５：　センスアンプ回路

１１０：　キャパシタを有しない、ＤＲＡＭメモリセル
１００：　ＳＯＩ基板
１０１：　ＳＯＩ基板のＳｉＯ2膜
１０２：　フローティングボディ（Floating Body）
１０３：　ソースＮ+層
１０４：　ドレインＮ+層
１０５：　ゲート導電層
１０６：　正孔
１０７：　反転層、電子のチャネル
１０８：　ピンチオフ点
１０９：　ゲート酸化膜

Claims (7)

  1. 　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
    　前記各ページに含まれる各メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層と、を有し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
    　前記チャネル半導体層の電圧を、第１のデータ保持電圧とする、ページ書込み動作を行い、
    　　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の、片方、もしくは、両方から、前記正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とするページ消去動作を行い、
    　前記ページ消去動作を施した第１のページに含まれる全てのメモリセルは、少なくとも１回の前記ページ書込み動作を行う、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第１のページは、少なくとも１組以上の分割ページで構成され、前記第１のページに含まれる第１のメモリセル群は第１の期間に分割ページ書込み動作を行い、前記第１のページに含まれる第２のメモリセル群は第２の期間に前記分割ページ書込み動作を行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　複数本の前記ページのうちの第２のページに含まれる第３のメモリセル群は第３の期間に前記分割ページ書込み動作を行い、前記第２のページに含まれる第４のメモリセル群は第４の期間に前記分割ページ書込み動作を行い、時系列的に前記第１の期間、前記第３の期間、前記第２の期間、前記第４の期間の順番になる、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  4. 　請求項１乃至３のいずれかに記載されたメモリ装置の前記ページが複数配置されたブロックを備え、
    　前記複数本のページに含まれる前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層及び前記第２のゲート導体層は、一方がワード線と接続し、他方が第１の駆動制御線と接続し、
    　前記ソース線は、前記ブロック内の前記半導体母体間で繋がり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記ブロックの中の選択した前記ページの全ての前記半導体母体にある前記正孔群を除去する前記ページ消去動作を行う、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  5. 　前記ページ書込み動作において、前記第１のページを選択した状態で、前記第１の期間に、第１のビット線群が選択され、前記第１のビット線群が接続する前記第１のメモリセル群の前記分割ページ書込み動作を行い、前記第２の期間に、第２のビット線群が選択され、前記第２のビット線群が接続する前記第２のメモリセル群の前記分割ページ書込み動作を行う、
    　ことを特徴とする請求項４に記載の半導体素子を用いたメモリ装置。
  6. 　前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きいことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記第１のゲート導体層が、平面視において、前記第１のゲート絶縁層を囲んで２つの導体層に分離している、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
PCT/JP2021/015275 2021-04-13 2021-04-13 半導体素子を用いたメモリ装置 WO2022219703A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2021/015275 WO2022219703A1 (ja) 2021-04-13 2021-04-13 半導体素子を用いたメモリ装置
TW111109056A TWI794046B (zh) 2021-04-13 2022-03-11 半導體元件記憶裝置
US17/719,628 US11823726B2 (en) 2021-04-13 2022-04-13 Semiconductor element memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/015275 WO2022219703A1 (ja) 2021-04-13 2021-04-13 半導体素子を用いたメモリ装置

Publications (1)

Publication Number Publication Date
WO2022219703A1 true WO2022219703A1 (ja) 2022-10-20

Family

ID=83509487

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/015275 WO2022219703A1 (ja) 2021-04-13 2021-04-13 半導体素子を用いたメモリ装置

Country Status (3)

Country Link
US (1) US11823726B2 (ja)
TW (1) TWI794046B (ja)
WO (1) WO2022219703A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024098739A1 (zh) * 2022-11-07 2024-05-16 北京超弦存储器研究院 存储器及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JPH03171768A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体記憶装置
JP3957774B2 (ja) 1995-06-23 2007-08-15 株式会社東芝 半導体装置
JP3808763B2 (ja) 2001-12-14 2006-08-16 株式会社東芝 半導体メモリ装置およびその製造方法
JP5078338B2 (ja) 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9007841B1 (en) * 2013-10-24 2015-04-14 Western Digital Technologies, Inc. Programming scheme for improved voltage distribution in solid-state memory
KR101896759B1 (ko) * 2016-05-12 2018-09-07 고려대학교 산학협력단 수직 반도체 컬럼을 구비한 듀얼 게이트 메모리 소자
US9997253B1 (en) * 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US11335391B1 (en) * 2020-10-30 2022-05-17 Ferroelectric Memory Gmbh Memory cell arrangement and method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
US20220328089A1 (en) 2022-10-13
TWI794046B (zh) 2023-02-21
TW202305797A (zh) 2023-02-01
US11823726B2 (en) 2023-11-21

Similar Documents

Publication Publication Date Title
WO2022239100A1 (ja) 半導体素子を用いたメモリ装置
WO2023281613A1 (ja) 半導体素子を用いたメモリ装置
TWI799069B (zh) 半導體元件記憶裝置
TWI815350B (zh) 半導體元件記憶裝置
TWI806492B (zh) 半導體元件記憶裝置
TWI823293B (zh) 半導體元件記憶裝置
WO2022234614A1 (ja) 半導体素子を用いたメモリ装置
WO2022239228A1 (ja) 半導体素子を用いたメモリ装置
WO2022239196A1 (ja) 半導体素子を用いたメモリ装置
WO2022168148A1 (ja) 半導体メモリ装置
WO2022219703A1 (ja) 半導体素子を用いたメモリ装置
WO2022239199A1 (ja) 半導体素子を用いたメモリ装置
WO2023105604A1 (ja) 半導体素子を用いたメモリ装置
WO2022269740A1 (ja) 半導体素子を用いたメモリ装置
WO2023112146A1 (ja) メモリ装置
WO2022219694A1 (ja) 半導体素子を用いたメモリ装置
WO2023067686A1 (ja) 半導体素子を用いたメモリ装置
WO2022168158A1 (ja) 半導体メモリ装置
WO2022168160A1 (ja) 半導体メモリ装置
WO2022176181A1 (ja) 半導体素子を用いたメモリ装置
WO2022168159A1 (ja) 半導体素子を用いたメモリ装置
WO2022239193A1 (ja) 半導体素子を用いたメモリ装置
WO2022185540A1 (ja) 半導体素子を用いたメモリ装置
WO2022172316A1 (ja) 半導体素子を用いたメモリ装置
WO2022269737A1 (ja) 半導体素子を用いたメモリ装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21936905

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21936905

Country of ref document: EP

Kind code of ref document: A1