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WO2021187151A1 - 撮像素子、半導体チップ - Google Patents

撮像素子、半導体チップ Download PDF

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WO2021187151A1
WO2021187151A1 PCT/JP2021/008592 JP2021008592W WO2021187151A1 WO 2021187151 A1 WO2021187151 A1 WO 2021187151A1 JP 2021008592 W JP2021008592 W JP 2021008592W WO 2021187151 A1 WO2021187151 A1 WO 2021187151A1
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WO
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chip
impurity layer
laminated
image pickup
concentration impurity
Prior art date
Application number
PCT/JP2021/008592
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English (en)
French (fr)
Inventor
仁志 岡野
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US17/908,715 priority patent/US20230163153A1/en
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Definitions

  • the present technology relates to an image sensor and a semiconductor chip, for example, an image sensor and a semiconductor chip capable of reducing the height.
  • CMOS image sensor composed of a logic substrate and a sensor substrate is produced by the above-mentioned method, and there is also a CMOS image sensor in which three or more semiconductor substrates are laminated.
  • This technology was made in view of such a situation, and makes it possible to make the semiconductor substrate thinner, shorter, and smaller.
  • a first chip including a photodiode and a second chip including a circuit for processing a signal from the photodiode are laminated, and the second chip An impurity layer is provided on the second surface opposite to the first surface on which the first chip is laminated.
  • the semiconductor chip on one side of the present technology is a chip having a thickness of 20 um or less, and an impurity layer is provided on a predetermined surface of the chip.
  • the second image pickup device of one aspect of the present technology includes a first chip including a photodiode, a second chip including a circuit for processing a signal from the photodiode, and a third chip having a memory function or an AI function.
  • the chips are laminated, and an impurity layer is provided on the second surface opposite to the first surface on which the second chip of the third chip is laminated.
  • a first chip including a photodiode and a second chip including a circuit for processing a signal from the photodiode are laminated, and a second chip of the second chip is laminated.
  • An impurity layer is provided on the second surface opposite to the first surface on which the chips 1 are laminated.
  • the semiconductor chip on one side of the present technology is a chip having a thickness of 20 um or less, and an impurity layer is provided on a predetermined surface of the chip.
  • a first chip including a photodiode, a second chip including a circuit for processing a signal from the photodiode, and a third chip having a memory function or an AI function.
  • the chips are laminated, and an impurity layer is provided on the second surface opposite to the first surface on which the second chip of the third chip is laminated.
  • FIG. 1 It is a figure which shows an example of the schematic structure of the endoscopic surgery system. It is a block diagram which shows an example of the functional structure of a camera head and a CCU. It is a block diagram which shows an example of the schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of the vehicle exterior information detection unit and the image pickup unit.
  • an imaging device Since this technology can be applied to an imaging device, the case where this technology is applied to an imaging device will be described here as an example.
  • the description will be continued by taking an image pickup device as an example, but the present technology is not limited to the application to the image pickup device, and includes an image pickup device such as a digital still camera or a video camera, and an image pickup function of a mobile phone or the like. It can be applied to all electronic devices that use an image pickup device (photoelectric conversion unit) such as a portable terminal device that has an image pickup device and a copying machine that uses an image pickup device for an image reading unit. In some cases, a modular form mounted on an electronic device, that is, a camera module is used as an image pickup device.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device which is an example of the electronic device of the present disclosure.
  • the image pickup apparatus 10 includes an optical system including a lens group 11 and the like, an image pickup element 12, a DSP circuit 13 which is a camera signal processing unit, a frame memory 14, a display unit 15, a recording unit 16, and an operation system 17. , And a power supply system 18 and the like.
  • the DSP circuit 13, the frame memory 14, the display unit 15, the recording unit 16, the operation system 17, and the power supply system 18 are connected to each other via the bus line 19.
  • the CPU 20 controls each part in the image pickup apparatus 10.
  • the lens group 11 captures incident light (image light) from the subject and forms an image on the image pickup surface of the image pickup device 12.
  • the image pickup device 12 converts the amount of incident light imaged on the image pickup surface by the lens group 11 into an electric signal on a pixel-by-pixel basis and outputs it as a pixel signal.
  • an image pickup device image sensor including the pixels described below can be used.
  • the display unit 15 includes a panel-type display unit such as a liquid crystal display unit and an organic EL (electroluminescence) display unit, and displays a moving image or a still image captured by the image sensor 12.
  • the recording unit 16 records the moving image or still image captured by the image sensor 12 on a recording medium such as a video tape or a DVD (Digital Versatile Disk).
  • the operation system 17 issues operation commands for various functions of the image pickup apparatus under the operation of the user.
  • the power supply system 18 appropriately supplies various power supplies that serve as operating power supplies for the DSP circuit 13, the frame memory 14, the display unit 15, the recording unit 16, and the operation system 17 to these supply targets.
  • FIG. 2 is a block diagram showing a configuration example of the image sensor 12.
  • the image sensor 12 can be a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the image sensor 12 includes a pixel array unit 41, a vertical drive unit 42, a column processing unit 43, a horizontal drive unit 44, and a system control unit 45.
  • the pixel array unit 41, the vertical drive unit 42, the column processing unit 43, the horizontal drive unit 44, and the system control unit 45 are formed on a semiconductor substrate (chip) (not shown).
  • unit pixels having a photoelectric conversion element that generates an amount of light charge corresponding to the amount of incident light and accumulates it inside are two-dimensionally arranged in a matrix.
  • the light charge of the amount of charge corresponding to the amount of incident light may be simply described as “charge”
  • the unit pixel may be simply described as "pixel”.
  • pixel drive lines 46 are formed row by row with respect to the matrix-like pixel array along the left-right direction (arrangement direction of pixels in the pixel row) in the figure, and vertical signal lines 47 are formed for each column. Is formed along the vertical direction (arrangement direction of pixels in the pixel array) in the figure.
  • One end of the pixel drive line 46 is connected to the output end corresponding to each line of the vertical drive unit 42.
  • the image sensor 12 further includes a signal processing unit 48 and a data storage unit 49.
  • the signal processing unit 48 and the data storage unit 49 may be processed by an external signal processing unit provided on a substrate separate from the image sensor 12, for example, a DSP (Digital Signal Processor) or software, or on the same substrate as the image sensor 12. It may be mounted on.
  • DSP Digital Signal Processor
  • the vertical drive unit 42 is a pixel drive unit that is composed of a shift register, an address decoder, and the like, and drives each pixel of the pixel array unit 41 at the same time for all pixels or in line units. Although the specific configuration of the vertical drive unit 42 is not shown, it has a read scanning system, a sweep scanning system, or a batch sweep and batch transfer.
  • the read-out scanning system selectively scans the unit pixels of the pixel array unit 41 row by row in order to read a signal from the unit pixels.
  • row drive rolling shutter operation
  • sweep scanning is performed prior to the read scanning by the time of the shutter speed with respect to the read row in which the read scan is performed by the read scanning system.
  • global exposure global shutter operation
  • batch sweeping is performed in advance of the batch transfer by the time of the shutter speed.
  • the electronic shutter operation refers to an operation in which the optical charge of the photoelectric conversion element is discarded and a new exposure is started (accumulation of the optical charge is started).
  • the signal read by the read operation by the read scanning system corresponds to the amount of light incidented after the read operation immediately before or the electronic shutter operation.
  • the period from the read timing by the immediately preceding read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the light charge accumulation period (exposure period) in the unit pixel.
  • the period from batch sweeping to batch transfer is the accumulation period (exposure period).
  • the pixel signal output from each unit pixel of the pixel row selectively scanned by the vertical drive unit 42 is supplied to the column processing unit 43 through each of the vertical signal lines 47.
  • the column processing unit 43 performs predetermined signal processing on the pixel signal output from each unit pixel of the selected row through the vertical signal line 47 for each pixel column of the pixel array unit 41, and the pixel signal after the signal processing. Temporarily hold.
  • the column processing unit 43 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing as signal processing.
  • CDS Correlated Double Sampling
  • the column processing unit 43 can be provided with, for example, an AD (analog-digital) conversion function, and the signal level can be output as a digital signal.
  • the horizontal drive unit 44 is composed of a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel strings of the column processing unit 43. By the selective scanning by the horizontal drive unit 44, the pixel signals signal-processed by the column processing unit 43 are sequentially output to the signal processing unit 48.
  • the system control unit 45 is composed of a timing generator or the like that generates various timing signals, and the vertical drive unit 42, the column processing unit 43, the horizontal drive unit 44, or the like is based on the various timing signals generated by the timing generator. Drive control is performed.
  • the signal processing unit 48 has at least an addition processing function, and performs various signal processing such as addition processing on the pixel signal output from the column processing unit 43.
  • the data storage unit 49 temporarily stores data necessary for the signal processing in the signal processing unit 48.
  • FIG. 3 shows a cross-sectional configuration example of the image pickup device 12 (referred to as the image pickup device 12a) according to the first embodiment.
  • the image sensor 12a has a configuration in which a CIS (CMOS Image Sensor) chip 101, a logic chip 102, and a support base 103 are laminated in this order from the top of the drawing.
  • the upper side in the figure is the light incident surface side, and the CIS chip 101 is laminated on the light incident surface side.
  • the CIS chip 101 is, for example, a chip that includes the pixel array unit 41 shown in FIG.
  • the CIS chip 101 is composed of a photodiode layer 116 and a wiring layer 114 in which a plurality of photodiodes 113 formed on a silicon substrate are formed. Further, an on-chip lens 111 and a color filter 112 are laminated on the light incident surface side of the CIS chip 101.
  • a logic circuit, memory, etc. are formed on the logic chip 102.
  • the logic circuit is, for example, a system control unit 45 or a signal processing unit 48 (FIG. 2).
  • the logic chip 102 and the CIS chip 101 are connected by pads formed on the respective chips.
  • the logic chip 102 has a pad 121 formed on the side on which the CIS chip 101 is laminated.
  • the CIS chip 101 has a pad 115 formed on the side on which the logic chip 102 is laminated.
  • the pad 115 and the pad 121 are each formed of a conductor such as copper (Cu).
  • the pad 115 is electrically connected to a predetermined portion of the circuit formed on the CIS chip 101, for example, a wiring that reads a signal from the photodiode 113.
  • the pad 121 is electrically connected to a logic circuit formed on the logic chip 102.
  • the pads 115 and the pads 121 corresponding to each other are formed at positions in contact with each other in a state where the CIS chip 101 and the logic chip 102 are laminated as shown in FIG. That is, the circuit formed on the CIS chip 101 and the circuit formed on the logic chip 102 are electrically connected to each other via the pad 115 and the pad 121.
  • the number of pads 115 and pads 121 formed on the image sensor 12a is arbitrary.
  • a wiring 122, a transistor 123, and the like are formed on the logic chip 102.
  • a multilayer wiring layer 104 is formed on the upper side (CIS chip 101 side) of the silicon substrate 105 made of silicon (Si).
  • the multi-layer wiring layer 104 includes the system control unit 45 and the signal processing unit 48 shown in FIG.
  • a plurality of wiring layers are formed in the multilayer wiring layer 104, and an interlayer insulating film is formed between the wiring layers.
  • the pad 121 is connected to the wiring 122. Further, the pad 121 and the wiring 122 formed in the predetermined wiring layer are connected by Via formed in the vertical direction. Although one transistor 123 (gate) is shown in FIG. 3, a plurality of transistors are formed.
  • the high-concentration impurity layer 130 is formed on the side on which the support base 103 is laminated, in other words, on the surface opposite to the surface on which the CIS chip 101 is laminated (silicon substrate 105 side). ..
  • the high-concentration impurity layer 130 is a layer having a high P-type or N-type impurity concentration, which will be described in detail later.
  • the high-concentration impurity layer 130 will be described by showing an example in which the high-concentration impurity layer 130 is formed only on one surface (back surface) of the silicon substrate 105 of the logic chip 102, but will also be described on the side surface of the logic chip 102.
  • the high-concentration impurity layer 130 may be formed.
  • the high-concentration impurity layer 130 is provided so as not to cause an adverse effect due to a defect formed when the logic chip 102 is manufactured, for example, when the logic chip 102 is thinned. This will be described with reference to FIG.
  • FIG. 4 is an enlarged view of the region where the transistor 123 is formed.
  • the region where the gate portion of the transistor 123 is formed is referred to as the gate forming layer 104
  • the region where the source and drain of the transistor 123 are formed is referred to as the source drain forming layer 106.
  • the multilayer wiring layer 104 is referred to as a gate forming layer 104.
  • the silicon substrate 105 is a P-type substrate 107, and a region in which a source or a drain is formed in the P-type substrate 107 is described as a source-drain forming layer 106.
  • An N-type transistor 123-1 and a P-type transistor 123-2 are formed on the logic chip 102.
  • P-wells 151 and N-wells 152 are formed in the source-drain forming layer 106.
  • the N-type transistor 123-1 is formed in the P-well 151, and the P-type transistor 123-2 is formed in the N-well 152.
  • N + region 153 is formed in the source drain forming layer 106.
  • the N + region 153 is formed on the left and right sides of the N-type transistor 123-1 (gate), and one functions as a source and the other functions as a drain.
  • a P + region 154 is formed in the source drain forming layer 106.
  • the P + region 154 is formed on the left and right sides of the P-type transistor 123-2 (gate), and one functions as a source and the other functions as a drain.
  • the element separation region 155 is formed in the source drain forming layer 106. As shown in FIG. 4, the element separation region 155 is formed so as to penetrate the source drain forming layer 106, which is a semiconductor layer on which a transistor (for example, an N-type transistor 123-1 or a P-type transistor 123-2) is formed. Has been done.
  • the element separation region 155 is composed of an arbitrary insulator.
  • a depletion layer is formed at the PN junction of the semiconductor.
  • a depletion layer 161 is formed in a portion where the P well 151 and the N + region 153 are in contact with each other and a portion where the N well 152 and the P + region 154 are in contact with each other.
  • FIG. 5 is an enlarged view of a portion of the silicon substrate 105. Further, FIG. 5 shows a case where the thickness of the logic chip 102 (thickness of the silicon substrate 105) is different, and the thickness of the silicon substrate 105 shown in B of FIG. 5 is larger than that of the silicon substrate 105 shown in A of FIG. It shows the case where the silicon wafer is formed thinly.
  • the silicon substrate 105 shown in FIG. 5A shows a case where the silicon substrate 105 is thinned to a thickness d1. If the thickness d1 formed on the silicon substrate 105, for example, the N + region 153 (depletion layer 161) and the defect 162 can be sufficiently separated, a leak occurs between the depletion layer 161 via the defect 162. Can be prevented from occurring.
  • the logic chip 102 shown in FIG. 5B shows a case where the source drain forming layer 106 is thinned to a thickness d2.
  • the thickness d2 is a thickness that satisfies the thickness d1> the thickness d2. For example, if the N + region 153 (depletion layer 161) and the defect 162 have a thickness d2 that cannot be sufficiently separated from each other, the depletion layer is formed through the source drain forming layer 106. Leaks can occur between 161.
  • a defect 162 may be formed in the process of thinning the logic chip 102 at the time of manufacturing. Further, if the logic chip 102 is thinned to a thickness such as the thickness d2, the leak may increase through the defect 162 as described above. If such a leak increases, it will be treated as a defective product at the time of manufacture.
  • the thickness of the logic chip 102 needs to be a certain thickness.
  • the logic chip 102 can be formed thin, the height and size of the image sensor 12 can be reduced.
  • the high-concentration impurity layer 130 is formed on the logic chip 102.
  • the high-concentration impurity layer 130 is formed as an impurity layer having the same carrier type as the silicon substrate 105 (P-type substrate 107).
  • the silicon substrate 105 is described by taking the P-type substrate 107 containing P-type impurities as an example, the high-concentration impurity layer 130 contains P-type impurities having a higher concentration than the P-type substrate 107. Formed as a containing layer.
  • the high-concentration impurity layer 130 is formed as a layer containing a higher concentration of N-type impurities than the silicon substrate 105 (N-type substrate).
  • the silicon substrate 105 is the P-type substrate 107 and the high-concentration impurity layer 130 is the P-type impurity layer will be described as an example.
  • the high concentration means that the concentration is at least higher than the impurity concentration of the silicon substrate 105 (P-type substrate 107).
  • a layer having an impurity concentration higher than that of the silicon substrate 105 may be formed on a chip such as the logic chip 102.
  • the high-concentration impurity layer 130 By providing the high-concentration impurity layer 130, it is possible to prevent the depletion layer 161 from spreading from, for example, the N + region 153 in the silicon substrate 105. Alternatively, by providing the high-concentration impurity layer 130, the high-concentration impurity layer 130 itself can block the spread of the depletion layer 161 spreading from, for example, the N + region 153 in the silicon substrate 105. By forming such a high-concentration impurity layer 130 on the silicon substrate 105, it is possible to suppress an increase in leakage between wells via defects 162.
  • the logic chip 102 By providing the high-concentration impurity layer 130, even if the logic chip 102 is formed to be thin, the occurrence (increase) of leakage between wells via the defect 162 can be suppressed. Therefore, even if the thickness of the logic chip 102 is reduced, the possibility that the logic chip 102 becomes a defective product can be reduced. Therefore, the logic chip 102 can be formed thin, and the image sensor 12a provided with such a logic chip 102 can be reduced in height and size.
  • the thickness of the silicon substrate 105 of the logic chip 102 can be formed to be 20 um or less. According to this technique, even if the thickness of the silicon substrate 105 is formed to be 20 um or less, it is possible to prevent leakage from occurring (increasing).
  • the thickness of the silicon substrate 105 is larger than the sum of the depth of the impurity layer (for example, N + region 153) existing in the source drain forming layer 106 of the silicon substrate 105 and the width of the depletion layer 161 spreading from the impurity layer. It can be made smaller.
  • the high-concentration impurity layer 130 may be formed on the back surface side of the silicon substrate 105 of the logic chip 102, or as shown in FIG. 6, a position away from the back surface of the silicon substrate 105. It may be formed in.
  • a high-concentration impurity layer 130 is formed in the middle of the silicon substrate 105 of the logic chip 102.
  • the high-concentration impurity layer 130 is, for example, in the range of 0 to 50%. Can be formed within.
  • the high-concentration impurity layer 130 is the back surface side of the logic chip 102 (the back surface side of the silicon substrate 105), and has a predetermined thickness and the concentration of impurities on the surface side on which the support substrate 103 is laminated. It may be formed with. Further, as shown in FIG. 6, the high-concentration impurity layer 130 is located at a position away from the back surface side of the silicon substrate 105 of the logic chip 102, and has a predetermined thickness at a position close to the transistor 123 (multilayer wiring layer 104) side. It may be formed with a concentration of impurities.
  • the position where the high-concentration impurity layer 130 is formed in the silicon substrate 105 does not overlap with the N + region 153 and the P + region 154 (hereinafter, the description will be continued with reference to the N + region 153 as an example), so that the silicon substrate 105 It suffices as long as it is located between the back side of. Further, the high-concentration impurity layer 130 may be formed at a position overlapping a part of the depletion layer 161 or may be formed at a position away from the depletion layer 161.
  • the impurity concentration when the high-concentration impurity layer 130 is formed near the N + region 153 side may be lower than the impurity concentration when the high-concentration impurity layer 130 is formed at a position farther than the N + region 153. good.
  • the depletion layer width when the impurity concentration of the N + region 153 is high, or when the impurity concentration of the P well region 151 in contact with the N + region 153 is high, the spread of the depletion layer 161 (hereinafter, appropriately referred to as the depletion layer width). ) Becomes larger. Therefore, in order to prevent the depletion layer 161 from spreading and to suppress leakage between wells via the defect 162, the position where the high-concentration impurity layer 130 is formed and the impurity concentration are set in consideration of the concentration of the N + region 153. And is formed.
  • the spread of the depletion layer 161 becomes large. Therefore, as shown in FIG. 6, it is formed in the middle of the silicon substrate 105, for example, and the spread of the depletion layer 161 is expanded to the high concentration impurity layer. It can be prevented by 130 to prevent leakage through the defect 162 formed on the back surface side of the silicon substrate 105.
  • the impurity concentration of the high-concentration impurity layer 130 is set to be equal to or lower than the concentration at which the high-concentration impurity layer 130 does not affect the transistor 123.
  • the impurity concentration of the high-concentration impurity layer 130 is increased, the influence of the high-concentration impurity layer 130 may extend to the region of N + region 153 and the performance of the transistor 123 may deteriorate.
  • the impurity concentration of the high-concentration impurity layer 130 is set to an impurity concentration that does not cause such a situation.
  • the high-concentration impurity layer 130 is formed near the back surface of the silicon substrate 105, and the region with the defect 152 is present. Is prevented from being depleted, and leakage does not occur through defects 162 formed on the back surface side of the silicon substrate 105 (in other words, defects 162 formed near the high-concentration impurity layer 130). Can be done.
  • the impurity concentration of the high-concentration impurity layer 130 is set to be equal to or lower than the concentration at which the influence of the high-concentration impurity layer 130 does not affect the transistor 123.
  • the impurity concentration of the high-concentration impurity layer 130 can be appropriately set according to the position in the silicon substrate 105. , Leakage can be suppressed. In other words, the occurrence of leaks can be suppressed by appropriately setting the position of the high-concentration impurity layer 130 in the silicon substrate 105 according to the impurity concentration.
  • the impurity concentration of the silicon substrate 105 (P-type substrate 107) (FIG. 4) is 1E13 to E14 / cm 3 and the thickness of the silicon substrate 105 is thinly polished to 10 um or less, the substrate concentration (P-type substrate 107). concentration) greater than the concentration 1E16 / cm 3 as high-concentration impurity layer 130 is formed on the back surface of the silicon substrate 105.
  • the silicon substrate 105 is thinly formed by having a high-concentration impurity layer 130 having an impurity concentration higher than that of the silicon substrate 105 on the back surface side (the surface on the side to be polished) of the silicon substrate 105.
  • the silicon substrate 105 can be made thin.
  • the silicon substrate 105 can be set to 1 to 20 um by applying this technology. According to this technique, even if the silicon substrate 105 is formed to a thickness of 1 to 20 um, it is possible to prevent leakage from occurring.
  • the high-concentration impurity layer 130 is used to inject Group 2 elements with high energy from the polished surface side or the opposite surface of the polished surface after polishing the logic chip 102 at the time of manufacturing the logic chip 102. Can be formed with.
  • the high-concentration impurity layer 130 can be formed by injecting a Group 2 element with low energy from the polished surface side.
  • the high-concentration impurity layer 130 may be formed by plasma doping. Further, the high-concentration impurity layer 130 may be formed by solid phase diffusion. When the high-concentration impurity layer 130 is formed as a layer of P-type impurities by solid-phase diffusion, a film of P-type impurities is formed by, for example, doping P-type impurities, and then heat is applied. By diffusing P-type impurities, a high-concentration impurity layer 130 that fluctuates a predetermined thickness can be formed.
  • a high-concentration impurity layer 130 may be formed by applying a material containing P-type impurities to the polished surface.
  • the high-concentration impurity layer 130 can be formed without affecting the characteristics of the chip (device). Therefore, even when the high-concentration impurity layer 130 is formed, the above-mentioned effect can be obtained while maintaining the characteristics of the chip (device).
  • FIG. 7 shows a cross-sectional configuration example of the image pickup device 12 (referred to as the image pickup device 12b) in the second embodiment.
  • the image sensor 12b in the second embodiment is different from the image sensor 12a in the first embodiment in that two logic chips 102 are laminated (arranged), and the other points are basic. Is similar to. Hereinafter, similar parts will be omitted as appropriate.
  • the logic chip 102-1 and the logic chip 102-2 are laminated (arranged) on one CIS chip 101.
  • logic chip 102-1 and logic chip 102-2 either chip may be a chip on which a circuit other than a logic circuit such as a memory is formed.
  • FIG. 7 shows an example in which two chips, a logic chip 102-1 and a logic chip 102-2, are laminated on one CIS chip 101, but two or more logic chips 102 are laminated. You may be.
  • the space around the logic chip 102-1 and the logic chip 102-2 is filled with the oxide film 201.
  • the logic chip 102-1 and the logic chip 102-2 are in a state of being embedded in the oxide film 201.
  • a high-concentration impurity layer 130b is also formed (laminated) on the logic chip 102-1 and the logic chip 102-2, respectively.
  • the high-concentration impurity layer 130b is also formed in the gap between the logic chip 102-1 and the logic chip 102-2.
  • the high-concentration impurity layer 130b is formed on the surface (back surface) of the logic chip 102-1 and the logic chip 102-2, which is not the surface on which the CIS chip 101 is laminated, as in the image sensor 12a of the first embodiment. It is also formed on the side surfaces of the logic chip 102-1 and the logic chip 102-2, respectively.
  • a high-concentration impurity layer 130b is formed on the side surface and the back surface of the logic chip 102-1, and the oxide film 201 is laminated on the high-concentration impurity layer 130b.
  • a high-concentration impurity layer 130b is formed on the side surface and the back surface of the logic chip 102-2, and the oxide film 201 is laminated on the high-concentration impurity layer 130b.
  • the high-concentration impurity layer 130b may be formed on the side surface of the logic chip 102 as well.
  • the image sensor 12b of the second embodiment by forming the high-concentration impurity layer 130b, even if the thickness of the logic chip 102 is reduced, leaks between wells through defects formed near the interface The increase can be suppressed.
  • the high-concentration impurity layer 130b-1 formed on the logic chip 102-1 and the high-concentration impurity layer 130b-2 formed on the logic chip 102-2 are formed with different impurity concentrations. You may.
  • the impurity concentration of the high-concentration impurity layer 130b-1 may be formed to be higher or lower than the impurity concentration of the high-concentration impurity layer 130b-2.
  • the high-concentration impurity layer 130b-1 and the high-concentration impurity layer 130b-2 do not have to be formed at the same position.
  • the logic chip 102-1 and the logic chip 102-2 may be configured with different thicknesses, and by being configured with different thicknesses, the high-concentration impurity layer 130b-1 and the high-concentration impurity layer 130b -2 may be formed at different positions.
  • the high-concentration impurity layer 130b-1 is formed on the back surface side of the logic chip 102-1 as shown in FIG. 3, and the high-concentration impurity layer 130b-2 is a logic as shown in FIG.
  • the high-concentration impurity layer 130b-1 and the high-concentration impurity layer 130b-2 may not be formed at the same position, such as being formed in the middle of the silicon substrate 105 of the chip 102-2. Is.
  • the logic chip 102-1 is composed of a P-type substrate and the logic chip 102-2 is composed of an N-type substrate. Due to the difference in the substrates, the high-concentration impurity layer 130b-1 has a high P-type impurity concentration. It is configured as a layer, and the high-concentration impurity layer 130b-2 may be configured as a layer having a high N-type impurity concentration. That is, the high-concentration impurity layer 130b-1 and the high-concentration impurity layer 130b-2 may be formed as layers in which different impurities are doped (different carrier type layers).
  • the logic chip 102-1 and the logic chip 102-2 are substrates of the same carrier, the high-concentration impurity layer 130b-1 and the high-concentration impurity layer 130b-2 are formed as layers of different carriers. You may.
  • the depth of the gap between the logic chip 102-1 and the logic chip 102-2 can also be made shallow. Since the gap has the same depth as the thickness of the logic chip 102, the thinner the logic chip 102, the shallower the gap.
  • the gap between the logic chips 102 is deep, it becomes difficult to completely fill the oxide film 201, and there is a possibility that a gap containing air may be formed in the oxide film 201. If there is a gap in the oxide film 201, the laminated support base 103 may bend or thermally expand.
  • the logic chip 102 can be made thin and the gap between the logic chips 102 can be formed shallowly, so that the gap can be sufficiently filled with the oxide film 201. Therefore, it is possible to prevent the support base 103 from bending and a gap containing air from being formed between the logic chips 102.
  • FIG. 9 shows an example of a cross-sectional configuration of the image pickup element 12 (referred to as the image pickup element 12c) according to the third embodiment.
  • the image sensor 12c in the third embodiment is different from the image sensor 12a in the first embodiment in that the chips 251 are laminated, and the other points are basically the same.
  • the chip 251 may be a chip on which a logic circuit is formed or a chip on which a memory is formed. Further, it may be a signal processing chip having an AI (Artificial Intelligence) function.
  • AI Artificial Intelligence
  • the case where only the chips 251 are laminated is illustrated in the third layer, but even if two or more chips are laminated (arranged) as in the image sensor 12b shown in FIG. 7, for example. good. Further, when two or more chips are laminated on the third layer, a chip having a memory function and a chip having an AI function may be laminated (arranged).
  • the chip 251 is laminated on the logic chip 102 via the high-concentration impurity layer 130. Like the logic chip 102, the chip 251 is composed of a multilayer wiring layer 254 and a silicon substrate 255. Wiring 262 is formed in the multilayer wiring layer 254.
  • the logic chip 102 and the chip 251 are connected by a pad like the CIS chip 101 and the logic chip 102.
  • a pad 261 is formed on the chip 251 on the side on which the logic chips 102 are laminated.
  • a wiring 262 formed in a wiring layer in the chip 251 is connected to the pad 261.
  • the pad 261 formed on the chip 251 is connected to the pad 263 formed on the oxide film 253, and the pad 263 is connected to the wiring 124 in the multilayer wiring layer 104 of the logic chip 102 via the via 125. ing.
  • the case where the logic chip 102 and the chip 251 are electrically connected by the pad 261 and the pad 263 is illustrated in this way, but it may be connected by another connection method.
  • a high-concentration impurity layer 252 is formed on the surface (rear surface) opposite to the surface on which the logic chip 102 of the chip 251 is laminated, in other words, on the silicon substrate 255 side.
  • the high-concentration impurity layer 252 is formed only on a part of the back surface. In the cross-sectional view shown in FIG. 9, the high-concentration impurity layer 252 is not formed on the end side of the chip 251. Further, the chip 251 is in a state of being embedded in the oxide film 253 including the high-concentration impurity layer 252.
  • the high-concentration impurity layer 130c is formed so as to cover the entire back surface of the logic chip 102, while the high-concentration impurity layer 252 is formed so as to cover a part of the back surface of the chip 251 (in a part of the region).
  • the high-concentration impurity layer may be formed so as to cover the entire predetermined surface of the chip, or may be formed so as to cover a part of the predetermined surface of the chip. Further, when the chip is formed so as to cover a part of a predetermined surface of the chip, it may be formed in a striped shape, for example.
  • the high-concentration impurity layer may be formed in a region where leaks may occur due to defects.
  • the image sensor 12c according to the third embodiment by forming the high-concentration impurity layer 130c and the high-concentration impurity layer 252, even if the thickness of the logic chip 102 or the chip 251 is reduced, it is formed near the interface. It is possible to suppress an increase in leakage between wells through defects.
  • a fourth embodiment will be described.
  • the first to third embodiments have been described by taking the image pickup device 12 provided with the high-concentration impurity layer as an example, the high-concentration impurity layer can be formed in addition to the chips constituting the image pickup device.
  • FIG. 10 is a diagram showing a configuration example of a laminated chip according to the fourth embodiment.
  • the laminated chips 301a shown in FIG. 10 are laminated in the order of the memory chip 311, the logic chip 102, and the support base 103 from the upper side in the drawing.
  • the laminated chip 301a shown in FIG. 10 is different in that the memory chip 311 is used instead of the CIS chip 101 of the image pickup device 12b shown in FIG. 8, and the other points are the same.
  • a logic chip 102-1 and a logic chip 102-2 are laminated (arranged) on one memory chip 311.
  • the data processed by the logic chip 102-1 is stored in the memory chip 311, and the logic chip 102-2 performs a predetermined process using the stored data. be able to.
  • a high-concentration impurity layer 330 is formed on the back surfaces of the logic chip 102-1 and the logic chip 102-2 of the laminated chip 301a.
  • the high-concentration impurity layer 330 is, for example, a layer corresponding to the high-concentration impurity layer 130b of the image sensor 12b in the second embodiment, and has the same configuration as the high-concentration impurity layer 130a in the first embodiment ( Material etc.). Therefore, even if the logic chip 102-1 or the logic chip 102-2 is formed to be thin, it is possible to prevent leakage from occurring (increasing) due to a defect on the back surface side.
  • the thickness of the logic chip 102-1 and the logic chip 102-2 By reducing the thickness of the logic chip 102-1 and the logic chip 102-2, the thickness of the laminated chip 301a itself on which the logic chip 102-1 and the logic chip 102-2 are laminated can also be reduced. Therefore, the height of the laminated chip 301a can be reduced and the size can be reduced.
  • FIG. 11 is a diagram showing a configuration example of the laminated chip 301b according to the fifth embodiment.
  • the laminated chip 301b in the fifth embodiment is the same as the laminated chip 301a (FIG. 10) in the fourth embodiment, in which the memory chip 311, the logic chip 102, and the support base 103 are laminated.
  • the high-concentration impurity layer 330b is formed on the memory chip 311.
  • the high-concentration impurity layer 330 may be formed on the logic chip 102 as in the laminated chip 301a shown in FIG. 10, or may be formed on the memory chip 311 as in the laminated chip 301b shown in FIG. You may.
  • the high-concentration impurity layer 330 may be formed on the surface on the side where the support base 103 is laminated, or may be formed on the surface on the side where the support base 103 is not laminated. Further, the high-concentration impurity layer 330 may be formed on the side that is not laminated with other chips, in other words, in an exposed state, as in the example shown in FIG.
  • the logic chip 102 laminated (arranged) on the memory chip 311 may be a plurality of logic chips 102 as in the laminated chip 301a of the fourth embodiment, or may be a plurality of logic chips 102 of the fifth embodiment. It may be one logic chip 102 like the laminated chip 301b.
  • the fourth embodiment and the fifth embodiment may be combined to form a high-concentration impurity layer on both the memory chip 311 and the logic chip 102.
  • the high-concentration impurity layer is formed on a predetermined surface of one or more of the plurality of chips constituting the laminated chip 301. Further, the chips to be laminated (arranged) may be one-to-one or one-to-many.
  • FIG. 12 is a diagram showing a configuration example of the laminated chip 301c according to the sixth embodiment.
  • the laminated chip 301c in the sixth embodiment is different in that the support base 103 is deleted from the laminated chip 301a in the fourth embodiment.
  • the laminated chip 301 may not be provided with the support base 103.
  • the laminated chip 301c in the sixth embodiment has an oxide film in the gap portion between the logic chip 102-1 and the logic chip 102-2 as compared with the laminated chip 301a in the fourth embodiment. The difference is that only 201c is filled. In other words, the high-concentration impurity layer 330c is not formed on each side surface of the logic chip 102-1 and the logic chip 102-2.
  • a high-concentration impurity layer may be formed on the side surface of the chip, or a high-concentration impurity layer may not be formed.
  • Whether or not a high-concentration impurity layer is formed on the side surface of the chip depends on the difference in the manufacturing process. As shown in FIG. 12, when the high-concentration impurity layer 330c is not formed on the side surfaces of the logic chip 102-1 and the logic chip 102-2, the logic chip 102-1 and the logic chip 102-1 are arranged on the memory chip 311. After that, the oxide film 201c is filled between the logic chip 102-1 and the logic chip 102-2 (gap).
  • the oxide film 201c When the oxide film 201c is filled in the gap, it is also formed on the back surface side of the logic chip 102-1 and the logic chip 102-2, and the oxide film 201c formed on the back surface side thereof is, for example, CMP (Chemical Mechanical). Polished). After that, when the high-concentration impurity layer 330c is formed, the laminated chip 301c as shown in FIG. 12 is manufactured.
  • CMP Chemical Mechanical
  • the high-concentration impurity layer 330 is formed on the side surfaces of the logic chip 102-1 and the logic chip 102-2 as in the laminated chip 301a shown in FIG. 10, the logic chip 102-1 and the logic chip 102 are formed on the memory chip 311. After -1 is arranged, the high-concentration impurity layer 330 is formed on the side surface and the back surface of the logic chip 102-1 and the logic chip 102-2, respectively.
  • the oxide film 201 is filled in the gap between the logic chip 102-1 and the logic chip 102-2, and is formed on the back surface of each.
  • the oxide film 201 is formed after the high-concentration impurity layer 330 is formed in this way, the laminated chip 301a as shown in FIG. 10 is manufactured.
  • the laminated chip 301c in the sixth embodiment shown in FIG. 12 leakage (increased) through defects is generated (increased) by forming the high-concentration impurity layer 330c as in the above-described embodiment. It can be suppressed. Therefore, the laminated chip 301c can be formed thin. Further, the laminated chip 301c can be formed on the thinner side by the configuration without the support base 103.
  • the laminated chip 301c without such a support base 103 can be mounted in a low gap.
  • FIG. 13 is a diagram showing a configuration example of the laminated chip 301d according to the seventh embodiment.
  • the laminated chip 301d in the seventh embodiment has a configuration in which a plurality of chips are laminated.
  • the case where the chip is a CIS chip, a memory chip, a logic chip, or the like has been described as an example, but the stacked chips may be these chips or other chips. Chips not illustrated may be used.
  • the laminated chip 301d shown in FIG. 13 shows an example in which the chip 401, the chip 402, and the chip 403 are laminated in this order from the top in the figure, and the support base 404 is further laminated.
  • the chip 401, chip 402, and chip 403 can be chips such as a CIS chip, a memory chip, and a logic chip, respectively.
  • a high-concentration impurity layer 330d-1 is formed on the back surface of the chip 401, a high-concentration impurity layer 330d-2 is formed on the back surface of the chip 402, and a high-concentration impurity layer 330d-3 is formed on the back surface of the chip 403. Is formed. Since each of the chips 401 to 403 is provided with high-concentration impurity layers 330d-1 to 330d-3, the occurrence of leakage can be suppressed.
  • each chip 401 to 403 can be formed on the thin side.
  • the height of the laminated chip 301d itself can be reduced and the size can be reduced.
  • the laminated chip 301d shown in FIG. 13 has a configuration in which three chips 401 to 403 are laminated, but this technology can be applied even when four or more chips are laminated. Further, according to the present technology, since each chip can be made low in height, when a plurality of chips are laminated, the height can be made lower than in the conventional case.
  • TSV Thinough-Silicon Via
  • bump CuCu connection, etc.
  • the chip 401 and the support base 404 are connected by a TSV411.
  • the TSV 411 and the support base 404 are connected by a bump 412.
  • the chip 403 and the support base 404 are connected by the TSV413, and the TSV413 and the support base 404 are connected by the bump 414.
  • TSV411 and TSV413 can be formed thinly.
  • the TSV 411 penetrates from the chip 401 to the chip 402 and the chip 403, and is formed up to the bump 412.
  • the TSV is generally formed in a so-called tapered shape in which the opening portion becomes wider and gradually narrows from the opening portion.
  • each of the chips 401 to 403 can be formed thinly.
  • the depth of forming the TSV411 can be shortened, and the TSV411 can be formed thin.
  • the area where the TSV411 is formed can be reduced in a plane, and the laminated chip 301d can be miniaturized.
  • the formation of the high-concentration impurity layer 330d causes (increases) leakage through defects. It can be suppressed. Therefore, the laminated chip 301d can be formed to be thin, and the height and size can be reduced.
  • FIG. 14 is a diagram showing a configuration example of the laminated chip 301e according to the eighth embodiment.
  • the laminated chip 301e according to the eighth embodiment is configured such that the logic chip 102 includes a monolithic device as compared with the laminated chip 301b (FIG. 11) according to the fifth embodiment. different.
  • a monolithic device is an integrated circuit in which transistors, diodes, resistors, capacitances, etc. are made and wired on or in a single substrate.
  • the monolithic device 351 is embedded in the logic chip 102.
  • the mounting area can be increased by configuring the logic chip 102 with the monolithic device 351 embedded therein.
  • the high-concentration impurity layer 330e-1 and the high-concentration impurity layer 330e-2 are formed on the back surface of the logic chip 102. Further, a high-concentration impurity layer 130e-3 is formed on the back surface side of the silicon substrate on which the device of the monolithic device 351 is not formed.
  • the high-concentration impurity layer 330e-1, the high-concentration impurity layer 330e-2, and the high-concentration impurity layer 130e-3 are different because, for example, the concentration of impurities is different or the carriers are different such as P type and N type. It may be a layer having characteristics.
  • the high-concentration impurity layer 330e-1 and the high-concentration impurity layer 330e-2 may be formed on the chip depending on the characteristics of the chip in the region to be formed, for example, whether it is a P-type chip or an N-type chip. It can be a layer having suitable properties.
  • a high-concentration impurity layer can be formed regardless of the type of chip.
  • the laminated chip 301e in the eighth embodiment shown in FIG. 14 by forming the high-concentration impurity layer 330e as in the above-described embodiment, leakage through defects is generated (increased). It can be suppressed. Therefore, the laminated chip 301e can be formed to be thin, and the laminated chip 301e can be reduced in height and size.
  • FIG. 15 is a diagram showing a configuration example of the single-layer chip 501 according to the ninth embodiment.
  • the single-layer chip 501 shown in FIG. 15 is composed of a single layer, and a high-concentration impurity layer 330f is formed on the back surface thereof.
  • the single-layer chip 501 according to the ninth embodiment shown in FIG. 15 leakage through defects is generated (increased) by forming the high-concentration impurity layer 330f as in the above-described embodiment. Can be suppressed. Therefore, the single-layer chip 501 can be formed to be thin, and the single-layer chip 501 can be reduced in height and size.
  • the single-layer chip 501 is single-layer and thin, for example, 20 um or less, it can be used as a bendable device such as a wearable device.
  • the chip (device) even if a defect occurs in the chip (device), it is possible to prevent a leak from occurring (increasing) due to the defect. Therefore, it is possible to make the chip (device) thinner, lower in height, and smaller in size. Further, even if a high-concentration impurity layer is formed on the chip (device), the characteristics of the chip (device) do not change, so that the above-mentioned effect can be obtained while maintaining the characteristics of the chip (device). Can be done.
  • the high-concentration impurity layer can be formed on the back surface of the chip (device) so as not to affect the deep position of the chip (device). For example, a region corresponding to the source or drain of the transistor is formed at a deep position of the chip (device), but a high-concentration impurity layer is not formed at a position that affects such a region. Therefore, the reliability of the chip (device) does not deteriorate.
  • FIG. 16 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technique according to the present disclosure (the present technique) can be applied.
  • FIG. 16 shows a surgeon (doctor) 11131 performing surgery on patient 11132 on patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical tools 11110 such as an abdominal tube 11111 and an energy treatment tool 11112, and a support arm device 11120 that supports the endoscope 11100.
  • a cart 11200 equipped with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 in which a region having a predetermined length from the tip is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid mirror having a rigid barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible mirror having a flexible barrel. good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101, and is an objective. It is irradiated toward the observation target in the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct endoscope, a perspective mirror, or a side endoscope.
  • An optical system and an image pickup element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the image pickup element by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to the camera control unit (CCU: Camera Control Unit) 11201.
  • CCU Camera Control Unit
  • the CCU11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and comprehensively controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal for displaying an image based on the image signal, such as development processing (demosaic processing).
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on the image signal processed by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 is composed of, for example, a light source such as an LED (light emission diode), and supplies irradiation light to the endoscope 11100 when photographing an operating part or the like.
  • a light source such as an LED (light emission diode)
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • the treatment tool control device 11205 controls the drive of the energy treatment tool 11112 for cauterizing, incising, sealing a blood vessel, or the like of a tissue.
  • the pneumoperitoneum device 11206 uses a gas in the pneumoperitoneum tube 11111 to inflate the body cavity of the patient 11132 for the purpose of securing the field of view by the endoscope 11100 and securing the work space of the operator.
  • the recorder 11207 is a device capable of recording various information related to surgery.
  • the printer 11208 is a device capable of printing various information related to surgery in various formats such as texts, images, and graphs.
  • the light source device 11203 that supplies the irradiation light to the endoscope 11100 when photographing the surgical site can be composed of, for example, an LED, a laser light source, or a white light source composed of a combination thereof.
  • a white light source is configured by combining RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. Therefore, the light source device 11203 adjusts the white balance of the captured image. It can be carried out.
  • the laser light from each of the RGB laser light sources is irradiated to the observation target in a time-divided manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing to support each of RGB. It is also possible to capture the image in a time-divided manner. According to this method, a color image can be obtained without providing a color filter on the image sensor.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the output light at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changing the light intensity to acquire an image in a time-divided manner and synthesizing the image, so-called high dynamic without blackout and overexposure. Range images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissue to irradiate light in a narrow band as compared with the irradiation light (that is, white light) in normal observation, the surface layer of the mucous membrane. So-called narrow band imaging, in which a predetermined tissue such as a blood vessel is photographed with high contrast, is performed.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiating with excitation light.
  • the body tissue is irradiated with excitation light to observe the fluorescence from the body tissue (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is injected. It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be capable of supplying narrow band light and / or excitation light corresponding to such special light observation.
  • FIG. 17 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU11201 shown in FIG.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a driving unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • CCU11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and CCU11201 are communicably connected to each other by a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at a connection portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and incident on the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the image sensor constituting the image pickup unit 11402 may be one (so-called single plate type) or a plurality (so-called multi-plate type).
  • each image pickup element may generate an image signal corresponding to each of RGB, and a color image may be obtained by synthesizing them.
  • the image pickup unit 11402 may be configured to have a pair of image pickup elements for acquiring image signals for the right eye and the left eye corresponding to 3D (dimensional) display, respectively.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the biological tissue in the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each image pickup element.
  • the imaging unit 11402 does not necessarily have to be provided on the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is composed of an actuator, and the zoom lens and focus lens of the lens unit 11401 are moved by a predetermined distance along the optical axis under the control of the camera head control unit 11405. As a result, the magnification and focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU11201.
  • the communication unit 11404 transmits the image signal obtained from the image pickup unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and / or information to specify the magnification and focus of the captured image, and the like. Contains information about the condition.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately specified by the user, or may be automatically set by the control unit 11413 of CCU11201 based on the acquired image signal. good.
  • the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are mounted on the endoscope 11100.
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • Image signals and control signals can be transmitted by telecommunications, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal which is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site and the like by the endoscope 11100 and the display of the captured image obtained by the imaging of the surgical site and the like. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display an image captured by the surgical unit or the like based on the image signal processed by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image by using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edge of an object included in the captured image to remove surgical tools such as forceps, a specific biological part, bleeding, and mist when using the energy treatment tool 11112. Can be recognized.
  • the control unit 11413 may superimpose and display various surgical support information on the image of the surgical unit by using the recognition result. By superimposing and displaying the surgical support information and presenting it to the surgeon 11131, it is possible to reduce the burden on the surgeon 11131 and to allow the surgeon 11131 to proceed with the surgery reliably.
  • the transmission cable 11400 that connects the camera head 11102 and CCU11201 is an electric signal cable that supports electric signal communication, an optical fiber that supports optical communication, or a composite cable thereof.
  • the communication is performed by wire using the transmission cable 11400, but the communication between the camera head 11102 and the CCU11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 18 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver can control the vehicle. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 19 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as, for example, the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided on the front nose and the image pickup section 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 19 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 is used via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and a pattern matching process for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the system represents the entire device composed of a plurality of devices.
  • the present technology can also have the following configurations.
  • the first chip containing the photodiode and A second chip containing a circuit that processes the signal from the photodiode, and A third chip with a memory function or AI function is stacked and An image pickup device in which an impurity layer is provided on a second surface of the third chip opposite to the first surface on which the second chip is laminated.
  • an impurity layer is provided on a fourth surface of the second chip opposite to the third surface on which the first chip is laminated.

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Abstract

本技術は、撮像素子を低背化することができるようにする撮像素子、半導体チップに関する。 フォトダイオードを含む第１のチップと、前記フォトダイオードからの信号を処理する回路を含む第２のチップとが積層され、前記第２のチップの前記第１のチップが積層されている第１の面と反対側の第２の面に不純物層が設けられている。不純物層の不純物濃度は、第２のチップを構成する半導体基板の不純物濃度よりも濃く形成されている。本技術は、例えば、チップが複数枚積層されて構成され、低背化、小型化する撮像素子を適用できる。

Description

撮像素子、半導体チップ
　本技術は撮像素子、半導体チップに関し、例えば、低背化することができる撮像素子、半導体チップに関する。
　従来、半導体基板を用いたデバイスでは、チップ面積、配線抵抗、消費電力等の増大を抑止することを目的として、複数の半導体基板を積層した構造が提案されている（例えば、特許文献１参照）。
　複数の半導体基板を積層する手法としては、始めにウェハプロセスで複数の半導体基板を積層して電気的に接続した後、チップサイズに個片化する方法が知られている。実際、ロジック基板とセンサ基板とから成るCMOSイメージセンサが上述した手法によって生産されており、３枚以上の半導体基板が積層されたCMOSイメージセンサなども存在する。
特開２００９－８８４３０号公報
　ところで、複数の半導体基板を積層して半導体装置を形成する場合、総厚を薄くすることが望まれている。総厚を薄くすることで、半導体基板の薄型化、低背化、小型化を実現することが望まれている。
　本技術はこのような状況に鑑みてなされたものであり、半導体基板を薄型化、低背化、小型化できるようにするものである。
　本技術の一側面の第１の撮像素子は、フォトダイオードを含む第１のチップと、前記フォトダイオードからの信号を処理する回路を含む第２のチップとが積層され、前記第２のチップの前記第１のチップが積層されている第１の面と反対側の第２の面に不純物層が設けられている。
　本技術の一側面の半導体チップは、２０ｕｍ以下の厚さのチップであり、前記チップの所定の面には不純物層が設けられている。
　本技術の一側面の第２の撮像素子は、フォトダイオードを含む第１のチップと、前記フォトダイオードからの信号を処理する回路を含む第２のチップと、メモリ機能またはＡＩ機能を有する第３のチップとが積層され、前記第３のチップの前記第２のチップが積層されている第１の面と反対側の第２の面に不純物層が設けられている。
　本技術の一側面の第１の撮像素子においては、フォトダイオードを含む第１のチップと、フォトダイオードからの信号を処理する回路を含む第２のチップとが積層され、第２のチップの第１のチップが積層されている第１の面と反対側の第２の面に不純物層が設けられている。
　本技術の一側面の半導体チップにおいては、２０ｕｍ以下の厚さのチップであり、チップの所定の面には不純物層が設けられている。
　本技術の一側面の第２の撮像素子においては、フォトダイオードを含む第１のチップと、フォトダイオードからの信号を処理する回路を含む第２のチップと、メモリ機能またはＡＩ機能を有する第３のチップとが積層され、第３のチップの第２のチップが積層されている第１の面と反対側の第２の面に不純物層が設けられている。
撮像装置の構成例を示す図である。 撮像素子の構成例を示す図である。 本技術が適用された撮像素子の第１の実施の形態の断面図である。 トランジスタが形成されている層について説明するための図である。 欠陥によるリークの発生について説明するための図である。 高濃度不純物層を基板中程に形成した場合について説明するための図である。 第２の実施の形態における撮像素子の断面構成例を示す図である。 第２の実施の形態における撮像素子の他の断面構成例を示す図である。 第３の実施の形態における撮像素子の断面構成例を示す図である。 第４の実施の形態における積層チップの断面構成例を示す図である。 第５の実施の形態における積層チップの断面構成例を示す図である。 第６の実施の形態における積層チップの断面構成例を示す図である。 第７の実施の形態における積層チップの断面構成例を示す図である。 第８の実施の形態における積層チップの断面構成例を示す図である。 第９の実施の形態における単層チップの断面構成例を示す図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
　本技術は、撮像装置に適用できるため、ここでは、撮像装置に本技術を適用した場合を例に挙げて説明を行う。なおここでは、撮像装置を例に挙げて説明を続けるが、本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置、携帯電話機などの撮像機能を有する携帯端末装置、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
　図１は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図１に示すように、撮像装置１０は、レンズ群１１等を含む光学系、撮像素子１２、カメラ信号処理部であるＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８等を有している。
　そして、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８がバスライン１９を介して相互に接続された構成となっている。ＣＰＵ２０は、撮像装置１０内の各部を制御する。
　レンズ群１１は、被写体からの入射光（像光）を取り込んで撮像素子１２の撮像面上に結像する。撮像素子１２は、レンズ群１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１２として、以下に説明する画素を含む撮像素子（イメージセンサ）を用いることができる。
　表示部１５は、液晶表示部や有機ＥＬ(electro luminescence)表示部等のパネル型表示部からなり、撮像素子１２で撮像された動画または静止画を表示する。記録部１６は、撮像素子１２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
　操作系１７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１８は、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、及び、操作系１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　＜撮像素子の構成＞
　図２は、撮像素子１２の構成例を示すブロック図である。撮像素子１２は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサとすることができる。
　撮像素子１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
　画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
　画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
　撮像素子１２はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、撮像素子１２とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも良いし、撮像素子１２と同じ基板上に搭載しても良い。
　垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
　読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
　この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
　垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ－デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
　水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
　システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
　信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
　＜第１の実施の形態＞
　図３に、第１の実施の形態における撮像素子１２（撮像素子１２ａとする）の断面構成例を示す。撮像素子１２ａは、図中上から順に、ＣＩＳ（CMOS Image Sensor）チップ１０１、ロジックチップ１０２、および支持基盤１０３が積層された構成とされている。図中上側は、光入射面側であり、光入射面側に、ＣＩＳチップ１０１が積層されている。
　ＣＩＳチップ１０１は、例えば、図２に示した画素アレイ部４１が含まれるチップである。ＣＩＳチップ１０１は、シリコン基板に形成された複数のフォトダイオード１１３が形成されたフォトダイオード層１１６と配線層１１４から構成される。また、ＣＩＳチップ１０１の光入射面側には、オンチップレンズ１１１とカラーフィルタ１１２が積層されている。
　ロジックチップ１０２には、ロジック回路やメモリなどが形成されている。ロジック回路は、例えば、システム制御部４５や信号処理部４８（図２）である。ロジックチップ１０２と、ＣＩＳチップ１０１は、それぞれのチップに形成されているパッドにより接続されている。例えば、ロジックチップ１０２には、ＣＩＳチップ１０１が積層される側にパッド１２１が形成されている。また、ＣＩＳチップ１０１には、ロジックチップ１０２が積層される側にパッド１１５が形成されている。
　パッド１１５とパッド１２１は、それぞれ例えば銅（Ｃｕ）等の導体により形成される。パッド１１５は、ＣＩＳチップ１０１に形成される回路の所定の部分、例えば、フォトダイオード１１３から信号を読み出す配線などと電気的に接続されている。また、パッド１２１は、ロジックチップ１０２に形成されるロジック回路と電気的に接続されている。
　また、互いに対応するパッド１１５とパッド１２１は、図３に示されるようにＣＩＳチップ１０１とロジックチップ１０２とが積層された状態において互いに接する位置に形成される。すなわち、ＣＩＳチップ１０１に形成される回路とロジックチップ１０２に形成される回路は、パッド１１５とパッド１２１を介して互いに電気的に接続される。
　なお、撮像素子１２ａに形成されるパッド１１５およびパッド１２１の数は任意である。
　図３に示されるように、ロジックチップ１０２には、配線１２２やトランジスタ１２３等が形成される。ロジックチップ１０２は、例えば、シリコン（Ｓｉ）で構成されたシリコン基板１０５の上側（ＣＩＳチップ１０１側）に、多層配線層１０４が形成されている。この多層配線層１０４には、図２のシステム制御部４５や信号処理部４８などが構成されている。多層配線層１０４には、複数の配線層が形成されており、配線層間は、層間絶縁膜が形成されている。
　パッド１２１は、配線１２２に接続される。またパッド１２１と所定の配線層に形成されている配線１２２は、縦方向に形成されているＶｉａにより接続されている。図３では、１つのトランジスタ１２３（のゲート）を図示したが、複数のトランジスタが形成されている。
　ロジックチップ１０２は、支持基盤１０３が積層される側、換言すれば、ＣＩＳチップ１０１が積層されている面と反対側の面（シリコン基板１０５側）に、高濃度不純物層１３０が形成されている。高濃度不純物層１３０は、詳細は後述するが、Ｐ型またはＮ型の不純物濃度が高い層である。
　第１の実施の形態においては、高濃度不純物層１３０は、ロジックチップ１０２のシリコン基板１０５の一面（裏面）にのみ形成されている例を示して説明を続けるが、ロジックチップ１０２の側面にも高濃度不純物層１３０が形成されていても良い。
　高濃度不純物層１３０は、ロジックチップ１０２の製造時、例えばロジックチップ１０２を薄肉化するときに形成された欠陥による悪影響が発生しないように設けられている。このことについて、図４を参照して説明する。
　図４は、トランジスタ１２３が形成されている領域を拡大した図である。図４では、ロジックチップ１０２のうち、トランジスタ１２３のゲート部分が形成されている領域をゲート形成層１０４とし、トランジスタ１２３のソースとドレインが形成されている領域を、ソースドレイン形成層１０６とする。図４、図５では、多層配線層１０４をゲート形成層１０４と記述する。またシリコン基板１０５は、Ｐ型基板１０７とし、このＰ型基板１０７のうち、ソースやドレインが形成されている領域を、ソースドレイン形成層１０６と記述する。
　ロジックチップ１０２には、Ｎ型トランジスタ１２３－１とＰ型トランジスタ１２３－２が形成されている。ソースドレイン形成層１０６には、Ｐウェル１５１とＮウェル１５２が形成される。Ｎ型トランジスタ１２３－１はＰウェル１５１に形成され、Ｐ型トランジスタ１２３－２はＮウェル１５２に形成される。
　ソースドレイン形成層１０６には、Ｎ＋領域１５３が形成されている。Ｎ＋領域１５３は、Ｎ型トランジスタ１２３－１（のゲート）の左右に形成され、一方がソース、他方がドレインとして機能する。またソースドレイン形成層１０６には、Ｐ＋領域１５４が形成されている。Ｐ＋領域１５４は、Ｐ型トランジスタ１２３－２（のゲート）の左右に形成され、一方がソース、他方がドレインとして機能する。
　また、ソースドレイン形成層１０６には、素子分離領域１５５が形成されている。素子分離領域１５５は、図４に示されるように、トランジスタ（例えばＮ型トランジスタ１２３－１やＰ型トランジスタ１２３－２）が形成される半導体層であるソースドレイン形成層１０６を貫通するように形成されている。素子分離領域１５５は、任意の絶縁体により構成されている。
　半導体のＰＮ接合部分では、空乏層が形成される。例えば、Ｐウェル１５１とＮ＋領域１５３が接する部分や、Ｎウェル１５２とＰ＋領域１５４が接する部分には、空乏層１６１が形成されている。
　空乏層１６１が、ソースドレイン形成層１０６に形成された欠陥の近傍まで広がったり、欠陥に接する位置まで広がったりすると空乏層１６１から欠陥、欠陥から空乏層１６１へのリーク電流が流れてしまう可能性がある。このことについて図５を参照して説明する。
　図５は、シリコン基板１０５の部分を拡大した図である。また図５は、ロジックチップ１０２の厚さ（シリコン基板１０５の厚さ）が異なる場合を示し、図５のＡに示したシリコン基板１０５よりも、図５のＢに示したシリコン基板１０５の厚さが薄く形成された場合を示している。
　図５のＡを参照する。図５のＡに示したシリコン基板１０５は、その厚さが厚さｄ１となるまで薄肉化された場合を示している。シリコン基板１０５に形成されている、例えば、Ｎ＋領域１５３（空乏層１６１）と、欠陥１６２が十分に離れた状態を確保できる厚さｄ１であれば、欠陥１６２を介して空乏層１６１間にリークが発生することを防ぐことができる。
　図５のＢに示したロジックチップ１０２は、ソースドレイン形成層１０６の厚さが厚さｄ２となるまで薄肉化された場合を示している。厚さｄ２は、厚さｄ１＞厚さｄ２を満たす厚さである。ソースドレイン形成層１０６に形成されている、例えば、Ｎ＋領域１５３（空乏層１６１）と、欠陥１６２が十分に離れた状態を確保できていない厚さｄ２であると、欠陥１６２を介して空乏層１６１間にリークが発生する可能性がある。
　例えば、ロジックチップ１０２の製造時の薄肉化する工程において、欠陥１６２が形成されてしまうことがある。また、厚さｄ２のような厚さになるまで、ロジックチップ１０２を薄肉化すると、上記したように、欠陥１６２を介してリークが増大する可能性がある。このようなリークが増大してしまうようなことが発生すると、製造時に不良品として扱われることになる。
　このようなことから、ロジックチップ１０２の厚さは、ある程度の厚さが必要となる。しかしながら、ロジックチップ１０２を薄く形成することができれば、撮像素子１２の低背化、小型化を実現できる。
　そこで、図３を参照して説明したように、ロジックチップ１０２に高濃度不純物層１３０を形成する。高濃度不純物層１３０は、シリコン基板１０５（Ｐ型基板１０７）とキャリア型が同型の不純物層として形成されている。
　ここでは、シリコン基板１０５は、Ｐ型の不純物を含むＰ型基板１０７を例に挙げて説明しているため、高濃度不純物層１３０は、Ｐ型基板１０７よりも高濃度のＰ型の不純物を含む層として形成される。
　シリコン基板１０５が、Ｎ型の不純物を含むＮ型基板である場合、高濃度不純物層１３０は、シリコン基板１０５（Ｎ型基板）よりも高濃度のＮ型の不純物を含む層として形成される。以下の説明では、シリコン基板１０５は、Ｐ型基板１０７であり、高濃度不純物層１３０は、Ｐ型の不純物層である場合を例に挙げて説明する。
　なお、高濃度不純物層１３０との記載を行うが、高濃度とは、少なくともシリコン基板１０５（Ｐ型基板１０７）の不純物濃度よりも高いことを意味する。換言すれば、シリコン基板１０５の不純物濃度よりも高い不純物濃度を有する層が、ロジックチップ１０２などのチップに形成されていればよい。
　高濃度不純物層１３０を設けることで、シリコン基板１０５内の例えばＮ＋領域１５３から広がる空乏層１６１の広がりを防ぐことができる。または、高濃度不純物層１３０を設けることで、高濃度不純物層１３０自体で、シリコン基板１０５内の例えばＮ＋領域１５３から広がる空乏層１６１の広がり遮ることができる。このような高濃度不純物層１３０を、シリコン基板１０５に形成することで、欠陥１６２を介したウェル間のリーク増加を抑制することができる。
　高濃度不純物層１３０を設けることで、ロジックチップ１０２の厚さを薄く形成しても、欠陥１６２を介したウェル間のリークの発生（増加）を抑制することができる。よって、ロジックチップ１０２の厚さを薄く形成しても、そのロジックチップ１０２が不良品となる可能性を低減させることができる。よって、ロジックチップ１０２を薄く形成することができ、そのようなロジックチップ１０２を備える撮像素子１２ａを低背化、小型化することができる。
　例えば、ロジックチップ１０２のシリコン基板１０５の厚さは、２０ｕｍ以下に形成することができる。本技術によれば、シリコン基板１０５の厚さを、２０ｕｍ以下に形成したとしても、リークが発生（増加）するようなことを防ぐことができる。
　シリコン基板１０５の厚さは、シリコン基板１０５のソースドレイン形成層１０６に存在する不純物層（例えば、Ｎ＋領域１５３）の深さと、その不純物層からの広がる空乏層１６１の幅を合計した深さよりも小さくすることができる。
　高濃度不純物層１３０は、図３に示したように、ロジックチップ１０２のシリコン基板１０５の裏面側に形成されていても良いし、図６に示すように、シリコン基板１０５の裏面から離れた位置に形成されていても良い。図６に示した撮像素子１２ａのロジックチップ１０２には、ロジックチップ１０２のシリコン基板１０５の中程に、高濃度不純物層１３０が形成されている。
　例えば、シリコン基板１０５の裏面から表面までの厚さを１００％とした場合であり、裏面側からの厚さを０％とした場合、高濃度不純物層１３０は、例えば、０乃至５０％の範囲内に形成することができる。
　高濃度不純物層１３０は、図３に示すように、ロジックチップ１０２の裏面側（シリコン基板１０５の裏面側）であり、支持基盤１０３が積層される面側に、所定の厚さと、不純物の濃度を有して形成されていても良い。また、高濃度不純物層１３０は、図６に示すように、ロジックチップ１０２のシリコン基板１０５の裏面側から離れた位置であり、トランジスタ１２３（多層配線層１０４）側に近い位置に、所定の厚さと、不純物の濃度を有して形成されていても良い。
　シリコン基板１０５内の高濃度不純物層１３０が形成される位置は、Ｎ＋領域１５３やＰ＋領域１５４（以下、Ｎ＋領域１５３を例に挙げて説明を続ける）と重なることがない位置から、シリコン基板１０５の裏面までの間の位置であれば良い。また高濃度不純物層１３０は、空乏層１６１の一部と重なる位置に形成されても良いし、空乏層１６１から離れた位置に形成されても良い。
　また、Ｎ＋領域１５３側に近い位置に高濃度不純物層１３０を形成した場合の不純物濃度は、Ｎ＋領域１５３よりも遠い位置に高濃度不純物層１３０を形成した場合の不純物濃度よりも薄くしても良い。
　一般的に、例えば、Ｎ＋領域１５３の不純物濃度が濃い場合、またこのＮ＋領域１５３と接するＰウェル領域１５１の不純物濃度が濃い場合、空乏層１６１の広がり（以下、適宜、空乏層幅と記述する）は大きくなる。よって、空乏層１６１の広がりを防ぎ、欠陥１６２を介したウェル間のリークを抑制するためには、Ｎ＋領域１５３の濃度を考慮して、高濃度不純物層１３０を形成する位置や不純物濃度を設定して、形成される。
　Ｎ＋領域１５３の不純物濃度が濃い場合、空乏層１６１の広がりは大きくなるので、図６に示したように、シリコン基板１０５の例えば中程に形成して、空乏層１６１の広がりを高濃度不純物層１３０で防ぎ、シリコン基板１０５の裏面側に形成されている欠陥１６２を介したリークが発生しないようにすることができる。
　この場合、高濃度不純物層１３０の不純物濃度は、高濃度不純物層１３０が、トランジスタ１２３に影響を与えない濃度以下に設定される。高濃度不純物層１３０の不純物濃度を濃くした場合、高濃度不純物層１３０の影響が、Ｎ＋領域１５３の領域までおよび、トランジスタ１２３の性能が落ちる可能性がある。このようなことが発生しないような不純物濃度に、高濃度不純物層１３０の不純物濃度は設定される。
　Ｎ＋領域１５３の不純物濃度が濃い場合、空乏層１６１の広がりは大きくなるので、図３に示したように、高濃度不純物層１３０をシリコン基板１０５の裏面付近に形成して、欠陥１５２がある領域が空乏化されるようなことを防ぎ、シリコン基板１０５の裏面側に形成されている欠陥１６２（換言すれば、高濃度不純物層１３０付近に形成されている欠陥１６２）を介したリークが発生しないようにすることができる。
　この場合も、高濃度不純物層１３０の不純物濃度は、高濃度不純物層１３０による影響が、トランジスタ１２３に影響を与えない濃度以下に設定される。
　Ｎ＋領域１５３の不純物濃度が薄い場合も、上記したＮ＋領域１５３の不純物濃度が濃い場合と同じく、高濃度不純物層１３０のシリコン基板１０５内での位置に応じた不純物濃度を適切に設定することで、リークの発生を抑制することができる。換言すれば、高濃度不純物層１３０の不純物濃度に応じたシリコン基板１０５内での位置を適切に設定することで、リークの発生を抑制することができる。
　具体的な数値を一例挙げる。シリコン基板１０５（Ｐ型基板１０７）（図４）の不純物濃度が、１Ｅ１３～Ｅ１４／ｃｍ３であり、シリコン基板１０５の厚さが１０ｕｍ以下まで薄く研磨した場合、その基板濃度（Ｐ型基板１０７の濃度）よりも高い濃度１Ｅ１６／ｃｍ３程度の高濃度不純物層１３０が、シリコン基板１０５の裏面に形成される。
　シリコン基板１０５の裏面（研磨される側の面）に、シリコン基板１０５の濃度よりも濃い不純物濃度の高濃度不純物層１３０を裏面側に有する構成とすることで、シリコン基板１０５を薄く形成したとしても、研磨時に生じた欠陥１６２を介したウェル間のリークが発生するようなことを抑制することができる。よって、本技術によれば、シリコン基板１０５を薄く構成することができる。
　シリコン基板１０５の薄さに関する具体的な数値を一例あげると、本技術を適用することで、１～２０ｕｍとすることができる。本技術によれば、シリコン基板１０５を、１～２０ｕｍの厚さに形成したとしてもリークが発生するようなことを防ぐことができる。
　ここであげた高濃度不純物層１３０を形成する位置や、不純物濃度などは、以下の実施の形態においても、同様に適用できる。
　高濃度不純物層１３０は、ロジックチップ１０２を製造時に、ロジックチップ１０２を研磨した後、その研磨した面側から、または研磨した面の反対の面から、第２族元素を高エネルギーで注入することで形成することができる。
　また、ロジックチップ１０２を研磨した後、その研磨した面側から、第２族元素を低エネルギーで注入することで高濃度不純物層１３０を形成することができる。
　また、プラズマドープにより高濃度不純物層１３０を形成しても良い。さらに、固相拡散により高濃度不純物層１３０を形成しても良い。高濃度不純物層１３０を、固相拡散によりＰ型の不純物の層として形成する場合、Ｐ型の不純物の膜を、例えばＰ型の不純物をドーピングすることで形成した後、熱を加えることで、Ｐ型の不純物を拡散させることにより、所定の厚さを揺する高濃度不純物層１３０を形成することができる。
　また、ロジックチップ１０２を研磨した後、その研磨した面に、Ｐ型の不純物を含む材料を塗布することで、高濃度不純物層１３０が形成されても良い。
　このような形成によれば、チップ（デバイス）の特性に影響をおよぼすことなく高濃度不純物層１３０を形成することができる。よって、高濃度不純物層１３０を形成した場合も、チップ(デバイス)の特性を維持したまま、上述した効果を得ることができる。
　＜第２の実施の形態＞
　図７に、第２の実施の形態における撮像素子１２（撮像素子１２ｂとする）の断面構成例を示す。
　第２の実施の形態における撮像素子１２ｂは、第１の実施の形態における撮像素子１２ａと比較し、２つのロジックチップ１０２が積層（配置）されている点が異なり、他の点は、基本的に同様である。以下、同様な部分については適宜説明を省略する。
　第２の実施の形態における撮像素子１２ｂは、１つのＣＩＳチップ１０１に対して、ロジックチップ１０２－１とロジックチップ１０２－２が積層（配置）されている。ここでは、ロジックチップ１０２－１とロジックチップ１０２－２と記載したが、どちらかのチップは、メモリなどのロジック回路以外の回路が形成されているチップであっても良い。
　また、図７では、１つのＣＩＳチップ１０１に対して、ロジックチップ１０２－１とロジックチップ１０２－２の２つのチップが積層されている例を示したが、２以上のロジックチップ１０２が積層されていても良い。
　図７に示した撮像素子１２のように、１つのＣＩＳチップ１０１に対して、２つのロジックチップ１０２－１とロジックチップ１０２－２が配置されるようにした場合、ロジックチップ１０２－１とロジックチップ１０２－２の間に隙間が生じる。この隙間には、酸化膜２０１が形成されている。
　ロジックチップ１０２－１とロジックチップ１０２－２の周辺部の空間には、酸化膜２０１が満たされた状態となっている。これにより、ロジックチップ１０２－１とロジックチップ１０２－２は、酸化膜２０１に埋め込まれた状態となっている。
　またロジックチップ１０２－１とロジックチップ１０２－２には、それぞれ高濃度不純物層１３０ｂも形成（積層）されている。高濃度不純物層１３０ｂも、ロジックチップ１０２－１とロジックチップ１０２－２の隙間の部分にも形成されている。高濃度不純物層１３０ｂは、第１の実施の形態の撮像素子１２ａと同じく、ロジックチップ１０２－１とロジックチップ１０２－２のＣＩＳチップ１０１が積層される面ではない面（裏面）に、それぞれ形成されているとともに、ロジックチップ１０２－１とロジックチップ１０２－２の側面にも、それぞれ形成されている。
　図７に示すように、ロジックチップ１０２－１の側面と裏面には、高濃度不純物層１３０ｂが形成され、その高濃度不純物層１３０ｂに、酸化膜２０１が積層されている。同じく、ロジックチップ１０２－２の側面と裏面には、高濃度不純物層１３０ｂが形成され、その高濃度不純物層１３０ｂに、酸化膜２０１が積層されている。
　このように、ロジックチップ１０２の側面にも高濃度不純物層１３０ｂを形成しても良い。
　第２の実施の形態における撮像素子１２ｂにおいても、高濃度不純物層１３０ｂを形成することで、ロジックチップ１０２の厚さを薄くしても、界面付近に形成された欠陥を介してウェル間のリーク増加を抑制することができる。
　図８に示すように、ロジックチップ１０２－１に形成される高濃度不純物層１３０ｂ－１と、ロジックチップ１０２－２に形成される高濃度不純物層１３０ｂ－２は、異なる不純物濃度で形成されていても良い。例えば、高濃度不純物層１３０ｂ－１の不純物濃度は、高濃度不純物層１３０ｂ－２の不純物濃度よりも濃く、または薄く形成されていても良い。
　また、図８には図示していないが、高濃度不純物層１３０ｂ－１と高濃度不純物層１３０ｂ－２は、同じ位置に形成されていなくても良い。例えば、ロジックチップ１０２－１とロジックチップ１０２－２が、異なる厚さで構成されていても良く、異なる厚さで構成されていることにより、高濃度不純物層１３０ｂ－１と高濃度不純物層１３０ｂ－２が異なる位置に形成されていても良い。
　また例えば、高濃度不純物層１３０ｂ－１は、図３に示したように、ロジックチップ１０２－１の裏面側に形成され、高濃度不純物層１３０ｂ－２は、図６に示したように、ロジックチップ１０２－２のシリコン基板１０５の中程に形成されているといったように、高濃度不純物層１３０ｂ－１と高濃度不純物層１３０ｂ－２は、同じ位置に形成されていない構成とすることも可能である。
　また、例えば、ロジックチップ１０２－１がＰ型基板で構成され、ロジックチップ１０２－２がＮ型基板で構成され、この基板の違いにより、高濃度不純物層１３０ｂ－１はＰ型不純物濃度が高い層として構成され、高濃度不純物層１３０ｂ－２はＮ型不純物濃度が高い層として構成されていても良い。すなわち、高濃度不純物層１３０ｂ－１と高濃度不純物層１３０ｂ－２は、異なる不純物がドーピングされている層（異なるキャリア型の層）として形成されていても良い。
　また、ロジックチップ１０２－１とロジックチップ１０２－２が、同一のキャリアの基板であっても、高濃度不純物層１３０ｂ－１と高濃度不純物層１３０ｂ－２は、異なるキャリアの層として形成されていても良い。
　図７，図８に示した撮像素子１２ｂにおいても、高濃度不純物層１３０ｂを形成することで、ロジックチップ１０２の厚さを薄くしても、界面付近に形成された欠陥を介してウェル間のリーク増加を抑制することができる。
　また、ロジックチップ１０２を薄く形成することができると、ロジックチップ１０２－１とロジックチップ１０２－２の間の隙間の深さも浅くすることができる。隙間は、ロジックチップ１０２の厚さと同じ深さになるため、ロジックチップ１０２が薄くなれば、隙間は浅くなる。
　ロジックチップ１０２間の隙間が深いと酸化膜２０１を完全に充填するのが困難となり、酸化膜２０１に空気を含む隙間ができてしまう可能性がある。酸化膜２０１に隙間があると、積層される支持基盤１０３が撓んでしまったり、熱膨張したりする可能性がある。
　しかしながら、本技術によれば、ロジックチップ１０２を薄くし、ロジックチップ１０２間の隙間を浅く形成することができるため、その隙間に十分に酸化膜２０１を充填させることができる。よって、支持基盤１０３が撓んでしまったり、ロジックチップ１０２間に空気が含まれる隙間が形成されてしまったりすることを防ぐことができる。
　＜第３の実施の形態＞
　図９に、第３の実施の形態における撮像素子１２（撮像素子１２ｃとする）の断面構成例を示す。
　第３の実施の形態における撮像素子１２ｃは、第１の実施の形態における撮像素子１２ａと比較し、さらに、チップ２５１が積層されている点が異なり、他の点は基本的に同様である。
　チップ２５１は、ロジック回路が形成されているチップであっても良いし、メモリが形成されているチップであっても良い。またさらにＡＩ（Artificial Intelligence）機能を有する信号処理チップであっても良い。
　またここでは、３層目には、チップ２５１だけが積層されている場合を例示したが、例えば図７に示した撮像素子１２ｂのように、２以上のチップが積層（配置）されていても良い。また、３層目に２以上のチップが積層されるとき、メモリ機能を有するチップと、ＡＩ機能を有するチップが積層（配置）されるようにしても良い。
　チップ２５１は、ロジックチップ１０２に、高濃度不純物層１３０を介して積層される。チップ２５１は、ロジックチップ１０２と同じく、多層配線層２５４とシリコン基板２５５で構成されている。多層配線層２５４内には、配線２６２が形成されている。
　ロジックチップ１０２とチップ２５１は、ＣＩＳチップ１０１とロジックチップ１０２と同じく、パッドにより接続されている。チップ２５１には、ロジックチップ１０２が積層される側に、パッド２６１が形成されている。このパッド２６１には、チップ２５１内の配線層に形成されている配線２６２が接続されている。
　チップ２５１に形成されたパッド２６１は、酸化膜２５３に形成されているパッド２６３と接続され、このパッド２６３は、ビア１２５を介して、ロジックチップ１０２の多層配線層１０４内の配線１２４に接続されている。ここでは、このように、ロジックチップ１０２とチップ２５１が、パッド２６１とパッド２６３により電気的に接続されている場合を例示したが、他の接続方法で接続されていても良い。
　チップ２５１のロジックチップ１０２が積層される面と逆側の面（裏面）、換言すれば、シリコン基板２５５側には、高濃度不純物層２５２が形成されている。この高濃度不純物層２５２は、裏面の一部にのみ形成されている。図９に示した断面図において、高濃度不純物層２５２は、チップ２５１の端部側には形成されていない。また、チップ２５１は、高濃度不純物層２５２も含めて、酸化膜２５３に埋め込まれた状態となっている。
　高濃度不純物層１３０ｃは、ロジックチップ１０２の裏面の全体を覆うように形成されているが、高濃度不純物層２５２は、チップ２５１の裏面の一部を覆うように（一部の領域に）形成されている。高濃度不純物層は、チップの所定の面の全体を覆うように形成されていても良いし、チップの所定の面の一部を覆うように形成されていても良い。また、チップの所定の面の一部を覆うように形成する場合、例えば、ストライプ形状で形成されていても良い。高濃度不純物層は、欠陥によりリークが発生する可能性がある領域に形成されていればよい。
　第３の実施の形態のように、複数のチップが積層される場合に、そのうちの１または複数のチップのそれぞれに、高濃度不純物層が形成されているようにすることができる。また、ロジックチップ１０２とチップ２５１のように、異なる大きさのチップが積層されるような場合であっても、本技術を適用することができる。
　第３の実施の形態における撮像素子１２ｃにおいても、高濃度不純物層１３０ｃ、高濃度不純物層２５２を形成することで、ロジックチップ１０２やチップ２５１の厚さを薄くしても、界面付近に形成された欠陥を介してウェル間のリーク増加を抑制することができる。
　＜第４の実施の形態＞
　第４の実施の形態について説明する。第１乃至第３の実施の形態は、高濃度不純物層を備える撮像素子１２を例に挙げて説明したが、高濃度不純物層は、撮像素子を構成するチップ以外にも形成することができる。
　図１０は、第４の実施の形態における積層チップの構成例を示す図である。図１０に示した積層チップ３０１ａは、図中上側から、メモリチップ３１１、ロジックチップ１０２、および支持基盤１０３の順で積層されている。図１０に示した積層チップ３０１ａは、図８に示した撮像素子１２ｂのＣＩＳチップ１０１の代わりにメモリチップ３１１とした点が異なり、他の点は同様である。
　図１０に示した積層チップ３０１ａは、１つのメモリチップ３１１に対して、ロジックチップ１０２－１とロジックチップ１０２－２が積層（配置）されている。積層チップ３０１ａによれば、例えば、ロジックチップ１０２－１で処理されたデータを、メモリチップ３１１で記憶し、その記憶されているデータを用いて、ロジックチップ１０２－２が所定の処理を行うといったことができる。
　積層チップ３０１ａのロジックチップ１０２－１とロジックチップ１０２－２のそれぞれの裏面には、高濃度不純物層３３０が形成されている。この高濃度不純物層３３０は、例えば、第２の実施の形態における撮像素子１２ｂの高濃度不純物層１３０ｂに該当する層であり、第１の実施の形態における高濃度不純物層１３０aと同様な構成（材料など）とすることができる。よって、ロジックチップ１０２－１や、ロジックチップ１０２－２を薄型に形成しても、裏面側にある欠陥により、リークが発生（増大）するようなことを防ぐことができる。
　ロジックチップ１０２－１とロジックチップ１０２－２の厚さが薄くなることで、ロジックチップ１０２－１とロジックチップ１０２－２が積層されている積層チップ３０１ａ自体の厚さも薄くすることができる。よって、積層チップ３０１ａを低背化、小型化することができる。
　＜第５の実施の形態＞
　図１１は、第５の実施の形態における積層チップ３０１ｂの構成例を示す図である。
　第５の実施の形態における積層チップ３０１ｂは、第４の実施の形態の積層チップ３０１ａ（図１０）と同じく、メモリチップ３１１、ロジックチップ１０２、および支持基盤１０３が積層されている。第５の実施の形態における積層チップ３０１ｂは、メモリチップ３１１に高濃度不純物層３３０ｂが形成されている。
　高濃度不純物層３３０は、図１０に示した積層チップ３０１ａのように、ロジックチップ１０２に形成されていても良いし、図１１に示した積層チップ３０１ｂのように、メモリチップ３１１に形成されていても良い。
　また、高濃度不純物層３３０は、支持基盤１０３が積層される側の面に形成されてもよいし、支持基盤１０３が積層されない側の面に形成されても良い。また、高濃度不純物層３３０は、図１１に示した例のように、他のチップと積層されない側に形成される、換言すれば、露出した状態で形成されていても良い。
　また、メモリチップ３１１に積層（配置）されるロジックチップ１０２は、第４の実施の形態の積層チップ３０１ａのように、複数のロジックチップ１０２であっても良いし、第５の実施の形態の積層チップ３０１ｂのように、１つのロジックチップ１０２であっても良い。
　第４の実施の形態と第５の実施の形態を組み合わせて、メモリチップ３１１とロジックチップ１０２の両方に、高濃度不純物層を形成した構成としても良い。
　高濃度不純物層は、積層チップ３０１を構成する複数のチップのうちの１または複数のチップの所定の面に形成されている。また積層（配置）されるチップは、１対１でも良いし、１対複数であっても良い。
　薄く形成したいチップを、薄く形成し、薄く形成されたチップに高濃度不純物層を形成することで、薄肉化したときに形成された欠陥があったとしても、その欠陥を介したリークが発生することを防ぐことができる。よって、リークを抑制できる薄く形成されたチップを積層することでき、積層チップ３０１を低背化、小型化することができる。
　＜第６の実施の形態＞
　図１２は、第６の実施の形態における積層チップ３０１ｃの構成例を示す図である。
　第６の実施の形態における積層チップ３０１ｃは、第４の実施の形態における積層チップ３０１ａから、支持基盤１０３を削除した構成とされている点が異なる。積層チップ３０１に、支持基盤１０３を設けない構成としても良い。
　また第６の実施の形態における積層チップ３０１ｃは、第４の実施の形態における積層チップ３０１ａと比較して、ロジックチップ１０２－１とロジックチップ１０２－２の間の隙間の部分には、酸化膜２０１ｃのみが充填されている点が異なる。換言すれば、ロジックチップ１０２－１とロジックチップ１０２－２のそれぞれの側面には、高濃度不純物層３３０ｃは形成されていない。
　チップの側面に、高濃度不純物層を形成する構成としても良いし、高濃度不純物層を形成しない構成としても良い。
　チップの側面に高濃度不純物層を形成するか否かは、製造時の工程の違いによる。図１２に示したように、ロジックチップ１０２－１とロジックチップ１０２－２の側面に、高濃度不純物層３３０ｃを形成しない場合、メモリチップ３１１にロジックチップ１０２－１とロジックチップ１０２－１が配置された後、ロジックチップ１０２－１とロジックチップ１０２－２の間（隙間）に、酸化膜２０１ｃが充填される。
　酸化膜２０１ｃは、隙間に充填されるとき、ロジックチップ１０２－１とロジックチップ１０２－２の裏面側にも形成されるが、その裏面側に形成された酸化膜２０１ｃは、例えばＣＭＰ（Chemical Mechanical Polish）により除去される。その後、高濃度不純物層３３０ｃが成膜されると、図１２に示したような積層チップ３０１ｃが製造される。
　図１０を再度参照する。図１０に示した積層チップ３０１ａのように、ロジックチップ１０２－１とロジックチップ１０２－２の側面に、高濃度不純物層３３０を形成する場合、メモリチップ３１１にロジックチップ１０２－１とロジックチップ１０２－１が配置された後、ロジックチップ１０２－１とロジックチップ１０２－２のそれぞれの側面と裏面に、高濃度不純物層３３０が形成される。
　その後、酸化膜２０１が、ロジックチップ１０２－１とロジックチップ１０２－２の隙間に充填されるとともに、それぞれの裏面に形成される。このように、高濃度不純物層３３０を形成した後、酸化膜２０１を形成すると、図１０に示したような積層チップ３０１ａが製造される。
　図１２に示した第６の実施の形態における積層チップ３０１ｃにおいても、上記した実施の形態と同じく、高濃度不純物層３３０ｃを形成することで、欠陥を介したリークが発生（増加）することを抑制することができる。よって、積層チップ３０１ｃを薄型に形成することができる。さらに、支持基盤１０３を備えない構成とすることで、積層チップ３０１ｃをより薄側に形成することができる。
　このような支持基盤１０３を備えない積層チップ３０１ｃは、低い隙間に実装することができる。
　＜第７の実施の形態＞
　図１３は、第７の実施の形態における積層チップ３０１ｄの構成例を示す図である。
　第７の実施の形態における積層チップ３０１ｄは、複数のチップが積層された構成とされている。上記した実施の形態においては、チップは、ＣＩＳチップ、メモリチップ、ロジックチップなどである場合を例に挙げて説明したが、積層されるチップは、これらのチップであっても良いし、他の例示していないチップであっても良い。
　図１３に示した積層チップ３０１ｄは、図中上から順に、チップ４０１、チップ４０２、チップ４０３が積層され、さらに支持基盤４０４が積層されている例を示した。チップ４０１、チップ４０２、チップ４０３は、それぞれＣＩＳチップ、メモリチップ、ロジックチップなどのチップとすることができる。
　チップ４０１の裏面には、高濃度不純物層３３０ｄ－１が形成され、チップ４０２の裏面には、高濃度不純物層３３０ｄ－２が形成され、チップ４０３の裏面には、高濃度不純物層３３０ｄ－３が形成されている。各チップ４０１乃至４０３は、それぞれ高濃度不純物層３３０ｄ－１乃至３３０ｄ－３を備えるため、リークの発生を抑制することができる構成とされている。
　また、各チップ４０１乃至４０３は、薄側に形成することができる。各チップ４０１乃至４０３を薄型に形成することで、積層チップ３０１ｄ自体を低背化、小型化することができる。
　図１３に示した積層チップ３０１ｄは、３つのチップ４０１乃至４０３が積層された構成とされているが、４以上のチップを積層した場合にも本技術を適用できる。また、本技術によれば、各チップを低背化することができるため、複数のチップを積層した場合に、従来よりも、より低背化することができる。
　各チップ４０１乃至４０３の接続には、ＴＳＶ（Through-Silicon Via)、バンプ（Bump）、CuCu接続などを適用することができる。例えば、チップ４０１と支持基盤４０４は、ＴＳＶ４１１により接続されている。また、ＴＳＶ４１１と支持基盤４０４は、バンプ４１２により接続されている。
　同じく、チップ４０３と支持基盤４０４は、ＴＳＶ４１３により接続され、ＴＳＶ４１３と支持基盤４０４は、バンプ４１４により接続されている。
　本技術を適用すると、ＴＳＶ４１１やＴＳＶ４１３を細く形成することができる。例えば、ＴＳＶ４１１は、チップ４０１からチップ４０２、チップ４０３を貫通して、バンプ４１２まで形成されている。ＴＳＶは、一般的に、開口部分は広くなり、開口部分から徐々に狭くなる、いわゆるテーパ形状で形成されている。
　一般的に、ＴＳＶ４１１を形成する深さが深くなるほど、テーパ形状の開口部分は大きくなり、太く形成しなくてはならない。本技術によれば、チップ４０１乃至４０３のそれぞれを薄く形成することができる。
　よってＴＳＶ４１１を形成する深さを短くすることができ、ＴＳＶ４１１を細く形成することができる。ＴＳＶ４１１を細く形成することで、平面において、ＴＳＶ４１１が形成されている面積を小さくすることができ、積層チップ３０１ｄを小型化することができる。
　図１３に示した第７の実施の形態における積層チップ３０１ｄにおいても、上記した実施の形態と同じく、高濃度不純物層３３０ｄを形成することで、欠陥を介したリークが発生（増加）することを抑制することができる。よって、積層チップ３０１ｄを薄型に形成することができ、低背化、小型化を実現することができる。
　＜第８の実施の形態＞
　図１４は、第８の実施の形態における積層チップ３０１ｅの構成例を示す図である。
　第８の実施の形態における積層チップ３０１ｅは、第５の実施の形態における積層チップ３０１ｂ（図１１）と比較して、ロジックチップ１０２が、モノリシック（monolithic）デバイスを含む構成とされている点が異なる。モノリシックデバイスは、１枚の基板の上、もしくは基板内に、トランジスタ、ダイオード、抵抗、容量などを作り、配線した集積回路である。
　図１４に示した例では、ロジックチップ１０２内に、モノリシックデバイス３５１が内在されている。ロジックチップ１０２を、モノリシックデバイス３５１を内在した構成とすることで、搭載面積を増大させることができる。
　また図１４に示した例では、高濃度不純物層３３０ｅ－１と高濃度不純物層３３０ｅ－２がロジックチップ１０２の裏面に形成されている。また、モノリシックデバイス３５１のデバイスが形成されていないシリコン基板の裏面側には、高濃度不純物層１３０ｅ－３が形成されている。高濃度不純物層３３０ｅ－１、高濃度不純物層３３０ｅ－２、および高濃度不純物層１３０ｅ－３は、例えば、不純物の濃度が異なったり、Ｐ型とＮ型といったようにキャリアが異なったりし、異なる特性を有する層としても良い。また、高濃度不純物層３３０ｅ－１と高濃度不純物層３３０ｅ－２は、形成される領域のチップの特性、例えば、Ｐ型のチップであるか、Ｎ型のチップであるかにより、そのチップに適した特性を有する層とすることができる。
　このように、チップの種類によらず、高濃度不純物層を形成することができる。図１４に示した第８の実施の形態における積層チップ３０１ｅにおいても、上記した実施の形態と同じく、高濃度不純物層３３０ｅを形成することで、欠陥を介したリークが発生（増加）することを抑制することができる。よって、積層チップ３０１ｅを薄型に形成することができ、積層チップ３０１ｅを低背化、小型化することができる。
　＜第９の実施の形態＞
　図１５は、第９の実施の形態における単層チップ５０１の構成例を示す図である。
　第１乃至第８の実施の形態では、複数のチップが積層される場合を例に挙げて説明したが、図１５に示すように、１つのチップ（単層）であっても良い。図１５に示した単層チップ５０１は、単層で構成され、その裏面には、高濃度不純物層３３０ｆが形成されている。
　図１５に示した第９の実施の形態における単層チップ５０１においても、上記した実施の形態と同じく、高濃度不純物層３３０ｆを形成することで、欠陥を介したリークが発生（増加）することを抑制することができる。よって、単層チップ５０１を薄型に形成することができ、単層チップ５０１を低背化、小型化することができる。
　単層チップ５０１は、単層で、薄型、例えば、２０ｕｍ以下で形成されているため、例えば、ウェアラブルデバイスなどの曲げられるデバイスとして用いることができる。
　本技術によれば、チップ(デバイス)に欠陥が生じた場合であっても、その欠陥によりリークが発生（増大）するようなことを防ぐことができる。よって、チップ(デバイス)を薄型化し、低背化、小型化することが可能となる。また、チップ(デバイス)に、高濃度不純物層を形成しても、そのチップ(デバイス)の特性が変化することはないため、チップ(デバイス)の特性を維持したまま、上述した効果を得ることができる。
　また、高濃度不純物層は、チップ(デバイス)の裏面に形成し、チップ(デバイス)の深い位置には影響を与えないように形成することができる。チップ(デバイス)の深い位置には、例えば、トランジスタのソースやドレインに該当する領域が形成されるが、そのような領域に影響を与えるような位置には、高濃度不純物層は形成されていないため、チップ(デバイス)の信頼性が劣化するようなことはない。
　＜内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図１６は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図１６では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図１７は、図１６に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１９は、撮像部１２０３１の設置位置の例を示す図である。
　図１９では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　フォトダイオードを含む第１のチップと、
　前記フォトダイオードからの信号を処理する回路を含む第２のチップと
　が積層され、
　前記第２のチップの前記第１のチップが積層されている第１の面と反対側の第２の面に不純物層が設けられている
　撮像素子。
（２）
　前記不純物層の不純物濃度は、前記第２のチップを構成する半導体基板の不純物濃度よりも濃い
　前記（１）に記載の撮像素子。
（３）
　前記不純物層は、前記第２のチップのキャリア型と同じ型のキャリアである
　前記（１）または（２）に記載の撮像素子。
（４）
　前記不純物層は、前記第２の面の一部または全面に設けられている
　前記（１）乃至（３）のいずれかに記載の撮像素子。
（５）
　前記不純物層は、前記第２のチップの第２の面から離れた位置に形成されている
　前記（１）乃至（４）のいずれかに記載の撮像素子。
（６）
　前記不純物層は、前記第２のチップの側面にも設けられている
　前記（１）乃至（５）のいずれかに記載の撮像素子。
（７）
　前記第２の面には、異なる特性の不純物層が設けられている
　前記（１）乃至（６）のいずれかに記載の撮像素子。
（８）
　前記第２のチップの厚さは、２０ｕｍ以下である
　前記（１）乃至（７）のいずれかに記載の撮像素子。
（９）
　前記第２のチップに第３のチップがさらに積層されている
　前記（１）乃至（８）のいずれかに記載の撮像素子。
（１０）
　前記第１のチップに対して、２以上の前記第２のチップが配置されている
　前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１）
　前記２以上の前記第２のチップのそれぞれに、不純物濃度が異なる前記不純物層が設けられている
　前記（１０）に記載の撮像素子。
（１２）
　前記２以上の前記第２のチップのそれぞれに、キャリアが異なる前記不純物層が設けられている
　前記（１０）に記載の撮像素子。
（１３）
　前記第２のチップの不純物濃度は、１Ｅ１３乃至Ｅ１４／ｃｍ－３であり、前記不純物層の不純物濃度は、１Ｅ１６／ｃｍ－３以上である
　前記（１）乃至（１２）のいずれかに記載の撮像素子。
（１４）
　２０ｕｍ以下の厚さのチップであり、
　前記チップの所定の面には不純物層が設けられている
　半導体チップ。
（１５）
　前記半導体チップを含む複数のチップが積層され、
　前記複数のチップのうちの少なくとも１つのチップには、不純物層が設けられている
　前記（１４）に記載の半導体チップ。
（１６）
　前記半導体チップは、メモリ、またはロジック回路を搭載するチップである
　前記（１４）または（１５）に記載の半導体チップ。
（１７）
　フォトダイオードを含む第１のチップと、
　前記フォトダイオードからの信号を処理する回路を含む第２のチップと、
　メモリ機能またはＡＩ機能を有する第３のチップと
　が積層され、
　前記第３のチップの前記第２のチップが積層されている第１の面と反対側の第２の面に不純物層が設けられている
　撮像素子。
（１８）
　前記第２のチップの前記第１のチップが積層されている第３の面と反対側の第４の面に不純物層が設けられている
　前記（１７）に記載の撮像素子。
　１０　撮像装置，　１１　レンズ群，　１２　撮像素子，　１３　ＤＳＰ回路，　１４　フレームメモリ，　１５　表示部，　１６　記録部，　１７　操作系，　１８　電源系，　１９　バスライン，　２０　ＣＰＵ，　４１　画素アレイ部，　４２　垂直駆動部，　４３　カラム処理部，　４４　水平駆動部，　４５　システム制御部，　４６　画素駆動線，　４７　垂直信号線，　４８　信号処理部，　４９　データ格納部，　１０１　ＣＩＳチップ，　１０２　ロジックチップ，　１０３　支持基盤，　１０４　ゲート形成層，　１０５　ソースドレイン形成層，　１１１　オンチップレンズ，　１１２　カラーフィルタ，　１１３　フォトダイオード，　１１４　配線層，　１１５　パッド，　１２１　パッド，　１２２　配線，　１２３　トランジスタ，　１３０　高濃度不純物層，　１５１　Ｐウェル，　１５２　Ｎウェル，　１５３　拡散層，　１５４　拡散層，　１５５　素子分離領域，　１６１　空乏層，　１６２　欠陥，　２０１　酸化膜，　２５１　チップ，　２５２　高濃度不純物層，　２５３　酸化膜，　３０１　積層チップ，　３１１　メモリチップ，　３３０　高濃度不純物層，　３５１　モノリシックデバイス，　４０１　チップ，　４０２　チップ，　４０３　チップ，　４０４　支持基盤，　４１２　バンプ，　４１４　バンプ，　５０１　単層チップ

Claims (18)

  1. 　フォトダイオードを含む第１のチップと、
    　前記フォトダイオードからの信号を処理する回路を含む第２のチップと
    　が積層され、
    　前記第２のチップの前記第１のチップが積層されている第１の面と反対側の第２の面に不純物層が設けられている
    　撮像素子。
  2. 　前記不純物層の不純物濃度は、前記第２のチップを構成する半導体基板の不純物濃度よりも濃い
    　請求項１に記載の撮像素子。
  3. 　前記不純物層は、前記第２のチップのキャリア型と同じ型のキャリアである
    　請求項１に記載の撮像素子。
  4. 　前記不純物層は、前記第２の面の一部または全面に設けられている
    　請求項１に記載の撮像素子。
  5. 　前記不純物層は、前記第２のチップの第２の面から離れた位置に形成されている
    　請求項１に記載の撮像素子。
  6. 　前記不純物層は、前記第２のチップの側面にも設けられている
    　請求項１に記載の撮像素子。
  7. 　前記第２の面には、異なる特性の不純物層が設けられている
    　請求項１に記載の撮像素子。
  8. 　前記第２のチップの厚さは、２０ｕｍ以下である
    　請求項１に記載の撮像素子。
  9. 　前記第２のチップに第３のチップがさらに積層されている
    　請求項１に記載の撮像素子。
  10. 　前記第１のチップに対して、２以上の前記第２のチップが配置されている
    　請求項１に記載の撮像素子。
  11. 　前記２以上の前記第２のチップのそれぞれに、不純物濃度が異なる前記不純物層が設けられている
    　請求項１０に記載の撮像素子。
  12. 　前記２以上の前記第２のチップのそれぞれに、キャリアが異なる前記不純物層が設けられている
    　請求項１０に記載の撮像素子。
  13. 　前記第２のチップの不純物濃度は、１Ｅ１３乃至Ｅ１４／ｃｍ－３であり、前記不純物層の不純物濃度は、１Ｅ１６／ｃｍ－３以上である
    　請求項１に記載の撮像素子。
  14. 　２０ｕｍ以下の厚さのチップであり、
    　前記チップの所定の面には不純物層が設けられている
    　半導体チップ。
  15. 　前記半導体チップを含む複数のチップが積層され、
    　前記複数のチップのうちの少なくとも１つのチップには、不純物層が設けられている
    　請求項１４に記載の半導体チップ。
  16. 　前記半導体チップは、メモリ、またはロジック回路を搭載するチップである
    　請求項１４に記載の半導体チップ。
  17. 　フォトダイオードを含む第１のチップと、
    　前記フォトダイオードからの信号を処理する回路を含む第２のチップと、
    　メモリ機能またはＡＩ機能を有する第３のチップと
    　が積層され、
    　前記第３のチップの前記第２のチップが積層されている第１の面と反対側の第２の面に不純物層が設けられている
    　撮像素子。
  18. 　前記第２のチップの前記第１のチップが積層されている第３の面と反対側の第４の面に不純物層が設けられている
    　請求項１７に記載の撮像素子。
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