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WO2021148897A1 - 半導体装置、及び電子機器 - Google Patents

半導体装置、及び電子機器 Download PDF

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Publication number
WO2021148897A1
WO2021148897A1 PCT/IB2021/050107 IB2021050107W WO2021148897A1 WO 2021148897 A1 WO2021148897 A1 WO 2021148897A1 IB 2021050107 W IB2021050107 W IB 2021050107W WO 2021148897 A1 WO2021148897 A1 WO 2021148897A1
Authority
WO
WIPO (PCT)
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wiring
circuit
transistor
potential
terminal
Prior art date
Application number
PCT/IB2021/050107
Other languages
English (en)
French (fr)
Inventor
黒川義元
上妻宗広
青木健
金村卓郎
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to CN202180010206.0A priority Critical patent/CN115244540A/zh
Priority to KR1020227028201A priority patent/KR20220131274A/ko
Priority to US17/793,104 priority patent/US12120443B2/en
Priority to JP2021572112A priority patent/JP7536798B2/ja
Publication of WO2021148897A1 publication Critical patent/WO2021148897A1/ja
Priority to JP2024130665A priority patent/JP2024155924A/ja

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    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices

Definitions

  • One aspect of the present invention relates to a semiconductor device and an electronic device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, an operation method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and sensors. , Processors, electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods.
  • the mechanism of the brain is incorporated as an electronic circuit, and has a circuit corresponding to "neurons” and "synapses" of the human brain. Therefore, such integrated circuits are sometimes called “neuromorphic”, “brainmorphic”, “brain-inspired” and the like.
  • the integrated circuit has a non-Von Neumann architecture, and is expected to be able to perform parallel processing with extremely low power consumption as compared with the von Neumann architecture in which the power consumption increases as the processing speed increases.
  • a model of information processing that imitates a neural network having "neurons” and “synapses” is called an artificial neural network (ANN).
  • ANN artificial neural network
  • the operation of the weighted sum of the neuron outputs, that is, the product-sum operation is the main operation.
  • An invention using a memory cell in which an OS transistor is used as a circuit for executing a product-sum operation is disclosed in, for example, Patent Document 1.
  • An OS transistor (sometimes referred to as an oxide semiconductor transistor) is a transistor having a metal oxide semiconductor in a channel forming region, and it has been reported that the off-current is extremely small (for example, non-oxide).
  • various semiconductor devices using OS transistors have been manufactured (for example, Non-Patent Documents 3 and 4).
  • the manufacturing process of the OS transistor can be incorporated into the CMOS process of the conventional Si transistor, and the OS transistor can be laminated on the Si transistor (for example, Non-Patent Document 4).
  • the multiplication of the digital data (multiplier data) to be a multiplier and the digital data (multiplier data) to be a multiplier is executed in the digital multiplication circuit.
  • the addition of the digital data (product data) obtained by the multiplication is executed by the digital addition circuit, and the digital data (product sum data) is acquired as the result of the multiply-accumulate operation.
  • the digital multiplication circuit and the digital adder circuit have specifications that can handle multi-bit operations.
  • the circuit scales of the digital multiplication circuit and the digital adder circuit may increase, which may lead to an increase in the circuit area of the entire arithmetic circuit and an increase in power consumption.
  • the calculation result data is stored once in the digital memory as an example.
  • the product data obtained by the digital multiplication circuit is once stored in the digital memory, and the product data is read out when the product-sum data is calculated by the digital addition circuit.
  • the product-sum data is stored in the digital memory. That is, when the product-sum operation is performed, the data is accessed to the digital memory each time the digital data is multiplied or added.
  • multiplication and addition of digital data are repeated, so that the frequency of data access to the digital memory becomes extremely high.
  • the speed of data writing and data reading related to the digital memory affects the processing speed of the calculation. Further, among the power consumption required for performing repetitive calculations such as neural networks, the power consumption required for data writing and data reading related to the digital memory occupies most of the power consumption.
  • a sensor for example, a photodiode
  • pattern recognition such as face recognition and image recognition can be performed from the image data obtained by the optical sensor.
  • the electric signal acquired from the optical sensor is weak, it is necessary to amplify the electric signal by the amplifier circuit in order to input the electric signal to the arithmetic circuit.
  • the arithmetic circuit is composed of a digital circuit, it is necessary to convert the electric signal into a digital signal by an analog-digital conversion circuit or the like. Therefore, in order to input the electric signal acquired from the optical sensor to the arithmetic circuit, it is necessary to process the electric signal by various circuits, so that the power consumption in the circuit may increase.
  • One aspect of the present invention is to provide a semiconductor device capable of multiply-accumulate operation.
  • one aspect of the present invention is to provide a semiconductor device having low power consumption.
  • one aspect of the present invention is to provide a new semiconductor device or the like.
  • one aspect of the present invention is to provide an electronic device having the above-mentioned semiconductor device.
  • the problem of one aspect of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from descriptions in the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention is a first cell, a second cell, a first circuit, a second circuit, a third circuit, a fourth circuit, a first wiring, a second wiring, and a third wiring. It is a semiconductor device having.
  • the first cell has a first capacity and the second cell has a second capacity.
  • the first circuit has a fifth circuit and a sixth circuit, and the third circuit has a sensor.
  • the first cell is electrically connected to the first circuit via the first wiring, and the first terminal of the first capacitance of the first cell is electrically connected to the third wiring.
  • the second cell is electrically connected to the first circuit via the second wiring, and the first terminal of the second capacitance of the second cell is electrically connected to the third wiring.
  • the second circuit is electrically connected to the fourth circuit
  • the third circuit is electrically connected to the fourth circuit
  • the third wiring is electrically connected to the fourth circuit.
  • the space between the second circuit and the third wiring is set to either the conductive state or the non-conducting state
  • the space between the third circuit and the third wiring is set to the other of the conductive state or the non-conducting state.
  • the first cell has a function of holding the first potential at the second terminal of the first capacitance when the first input potential is input to the third wiring, and a first current corresponding to the first potential.
  • the second cell has a function of holding the third potential at the second terminal of the second capacitance when the first input potential is input to the third wiring, and a current corresponding to the third potential is referred to as the second cell.
  • It has a function of changing and passing a current corresponding to the fourth potential between the second cell and the second wiring.
  • the potential of the third wiring is the first input potential
  • the first current flows between the first circuit and the first wiring
  • the second current flows between the first circuit and the second wiring.
  • the third current flows between the first circuit and the first wiring
  • the fourth current flows between the first circuit and the second wiring. It is assumed that an electric current flows.
  • the fifth circuit when the potential of the third wiring is a second input potential, has a function to flow the amount I 1 of the first current to the first wiring
  • the sixth circuit the potential of the third wiring is a It has a function of passing the amount I 2 of the second current through the first wiring when the potential is two.
  • the first circuit when the potential of the third wiring is a second input potential, the amount I 3 of the third current, the amount I 4 of the fourth current, obtains, I 1 -I 2 -I 3 + has a function of generating the amount of current I 4.
  • the second circuit has a function of generating a fifth potential, a function of generating a sixth potential according to the internal data input to the second circuit, and the fifth potential as the first input potential or the sixth.
  • the third circuit has a function of generating a seventh potential before the sensor acquires information, a function of generating an eighth potential according to the information acquired by the sensor, and a seventh potential as the first input potential. Or with the 8th potential as the 2nd input potential, it has a function of outputting to the 4th circuit.
  • the third circuit may have a first transistor, a second transistor, a third transistor, and a fourth transistor.
  • the first terminal of the sensor is electrically connected to the first terminal of the first transistor
  • the second terminal of the first transistor is electrically connected to the first terminal of the second transistor and the gate of the third transistor. It is preferable that the first terminal of the third transistor and the first terminal of the fourth transistor are electrically connected to the third wiring via the fourth circuit.
  • the senor may be configured to have a photodiode.
  • the output terminal of the photodiode is preferably electrically connected to the first terminal of the sensor.
  • the first cell has a fifth transistor and a sixth transistor, and the second cell is a seventh transistor.
  • the eighth transistor may be configured.
  • the first terminal of the fifth transistor is electrically connected to the second terminal of the first capacitance and the gate of the sixth transistor, and the first terminal of the sixth transistor is electrically connected to the first wiring.
  • the first terminal of the seventh transistor is electrically connected to the second terminal of the second capacitance and the gate of the eighth transistor, and the first terminal of the eighth transistor is electrically connected to the second wiring. It is preferable that it is connected to.
  • one aspect of the present invention may be a configuration in which the second circuit has a digital-to-analog conversion circuit in any one of the above (1) to (4).
  • the digital-to-analog conversion circuit preferably converts the digital signal input to the digital-to-analog conversion circuit into the sixth potential and outputs it to the fourth circuit.
  • the third circuit may be configured to be located above the first cell and the second cell.
  • one aspect of the present invention is an electronic device having the semiconductor device according to any one of (1) to (6) above and a housing, and the semiconductor device has a function of performing a product-sum calculation. be.
  • the semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip having an integrated circuit, an electronic component in which the chip is housed in a package, and the like are examples of semiconductor devices. Further, the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices, and may have the semiconductor device.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (digital-to-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the signal potential level, etc.), voltage source, current source , Switching circuit, amplification circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplification circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.) It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected with another circuit in between) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the X, the source of the transistor (such as the second terminal).
  • the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor. (Terminals, etc.), transistor drains (or second terminals, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. Note that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • circuit diagram shows that the independent components are electrically connected to each other, one component has the functions of a plurality of components.
  • one component has the functions of a plurality of components.
  • the term "electrically connected” as used herein includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ , wiring, or the like. Therefore, in the present specification and the like, the “resistive element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistance element” can be paraphrased into terms such as “resistance”, “load”, and “region having a resistance value”, and conversely, “resistance", “load”, and “region having a resistance value”. Can be rephrased as a term such as “resistive element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value, a parasitic capacitance, a transistor gate capacitance, and the like. Can be. Therefore, in the present specification and the like, the “capacitive element” is not only a circuit element containing a pair of electrodes and a dielectric contained between the electrodes, but also a parasitic capacitance appearing between the wirings. , The gate capacitance that appears between the gate and one of the source or drain of the transistor.
  • the terms “capacitive element”, “parasitic capacitance”, “gate capacitance” and the like can be paraphrased into terms such as “capacity”, and conversely, the term “capacity” is “capacitive element” and “parasitic It can be paraphrased into terms such as “capacity” and “gate capacitance”.
  • the term “pair of electrodes” in “capacity” can be rephrased as “pair of conductors", “pair of conductive regions", “pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type, p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms “source” and “drain” can be paraphrased.
  • the transistor when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate or the back gate of the transistor may be referred to as a first gate
  • the other of the gate or the back gate of the transistor may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit or the like, the potential output from the circuit or the like also changes.
  • the terms “high level potential” and “low level potential” do not mean a specific potential.
  • both of the two wires “function as a wire that supplies a high level potential”
  • the high level potentials provided by both wires do not have to be equal to each other.
  • both of the two wires are described as “functioning as a wire that supplies a low level potential”
  • the low level potentials given by both wires do not have to be equal to each other. ..
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, “current” refers to a charge transfer phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified.
  • the carriers referred to here include electrons, holes, anions, cations, complex ions, etc., and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolyte, vacuum, etc.).
  • the "current direction” in the wiring or the like shall be the direction in which the positive carrier moves, and shall be described as a positive current amount.
  • the direction in which the negative carrier moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no notice about the positive or negative of the current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A” or the like. It can be paraphrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in “first” in one of the embodiments of the present specification and the like may be the component referred to in “second” in another embodiment or in the claims. There can also be. Further, for example, the component mentioned in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the claims.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the terms “electrode B on the insulating layer A” it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • membrane and layer can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • terms such as “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • the “terminal” may be used as a part of the “wiring”, the “electrode” and the like, and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be a part of the “wiring” or the “terminal”, and for example, the “terminal” can be a part of the “wiring” or the “electrode”.
  • terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power supply line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power supply line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • terms such as “signal line” may be changed to terms such as "power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may cause, for example, a high defect level density in a semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 elements, group 2 elements, group 13 elements, group 14 elements, group 15 elements, and components other than the main components.
  • transition metals and the like and in particular, hydrogen (including water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements other than hydrogen, Group 2 elements, Group 13 elements, Group 15 elements, oxygen, and the like. There is.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • the "non-conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically cut off.
  • the polarity (conductive type) of the transistor is not particularly limited.
  • An example of a mechanical switch is a switch that uses MEMS (Micro Electro Mechanical System) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, it operates by controlling conduction and non-conduction.
  • parallel means a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a semiconductor device capable of product-sum calculation.
  • a semiconductor device having low power consumption can be provided.
  • a novel semiconductor device or the like can be provided by one aspect of the present invention.
  • an electronic device having the above semiconductor device can be provided.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from those described in the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 2 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 3 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 4 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 5A and 5B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 6 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 7A and 7B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 8 is a timing chart showing an operation example of the semiconductor device.
  • FIG. 9 is a timing chart showing an operation example of the semiconductor device.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 2 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 3 is
  • FIG. 10 is a timing chart showing an operation example of the semiconductor device.
  • FIG. 11 is a block diagram showing a configuration example of the semiconductor device.
  • FIG. 12 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 13 is a block diagram showing a configuration example of the semiconductor device.
  • FIG. 14 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 15 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 16A and 16B are block diagrams showing a configuration example of a circuit included in the semiconductor device.
  • 17A and 17B are timing charts showing operation examples of circuits included in the semiconductor device.
  • 18A and 18B are diagrams illustrating a hierarchical neural network.
  • FIG. 11 is a block diagram showing a configuration example of the semiconductor device.
  • FIG. 12 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 13 is a block
  • FIG. 19 is a block diagram showing a configuration example of the semiconductor device.
  • FIG. 20 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 21 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 22A to 22C are schematic cross-sectional views showing a configuration example of a transistor.
  • 23A and 23B are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 24 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • 25A and 25B are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 26 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 27A is a top view showing a configuration example of the capacitance element
  • FIGS. 27B and 27C are cross-sectional perspective views showing a configuration example of the capacitance element.
  • FIG. 28A is a top view showing a configuration example of the capacitance element
  • FIG. 28B is a cross-sectional view showing a configuration example of the capacitance
  • FIG. 28C is a cross-sectional perspective view showing a configuration example of the capacitance element.
  • FIG. 29 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 30A is a diagram for explaining the classification of the crystal structure of IGZO
  • FIG. 30B is a diagram for explaining the XRD spectrum of crystalline IGZO
  • FIG. 31B is a perspective view showing an example of a chip
  • FIGS. 31C and 31D are perspective views showing an example of an electronic component.
  • 32A to 32F are perspective views of a package and a module containing an imaging device.
  • FIG. 33 is a perspective view showing an example of an electronic device.
  • 34A to 34C are perspective views showing an example of an electronic device.
  • 35A to 35C are schematic views showing an example of an electronic device.
  • the synaptic connection strength can be changed by giving existing information to the neural network.
  • the process of giving existing information to the neural network and determining the coupling strength may be called "learning”.
  • new information can be output based on the coupling strength.
  • the process of outputting new information based on the given information and the connection strength may be referred to as “inference” or "cognition”.
  • Examples of the neural network model include a Hopfield type and a hierarchical type.
  • a neural network having a multi-layer structure may be referred to as a “deep neural network” (DNN), and machine learning by a deep neural network may be referred to as “deep learning”.
  • DNN deep neural network
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when describing as an OS transistor, it can be paraphrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content (may be a part of the content) described in one embodiment is the other content (may be a part of the content) described in the embodiment and one or more other implementations. It is possible to apply, combine, or replace at least one content with the content described in the form of (may be a part of the content).
  • figure (which may be a part) described in one embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more other figures.
  • the figure (which may be a part) described in the embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more other figures.
  • more figures can be formed.
  • the arithmetic circuit MAC1 shown in FIG. 1 shows a configuration example of an arithmetic circuit capable of multiply-accumulate operations and function operations.
  • the arithmetic circuit MAC1 performs a product-sum operation of the first data held in the memory cell described later and the input second data, and performs an activation function operation using the result of the product-sum operation. It is a circuit.
  • the first data and the second data can be analog data or multi-valued data (discrete data) as an example.
  • the arithmetic circuit MAC1 has a sensor, and the information obtained by sensing by the sensor can be handled as the second data of the product-sum calculation.
  • the sensor an optical sensor using a photodiode, a pressure sensor, a gyro sensor, an acceleration sensor, an auditory sensor, a temperature sensor, a humidity sensor and the like can be applied.
  • the arithmetic circuit MAC1 can handle data (hereinafter referred to as internal data) stored in advance in a storage device or the like as the second data, instead of the information obtained by the sensor. That is, the arithmetic circuit MAC1 has a function of selecting either the information obtained from the sensor or the internal data as the second data.
  • the arithmetic circuit MAC1 has, for example, a memory cell array CA, a circuit CMS, a circuit WDD, a circuit XLD, a circuit SCA, a circuit SWC, a circuit WLD, a circuit IVTC, and a circuit ACTV.
  • the memory cell array CA has memory cells AM [1,1] to memory cells AM [m, n] and memory cells AMr [1] to memory cells AMr [m].
  • the memory cells AM [1,1] to the memory cells AM [m, n] are a matrix of m rows and n columns (m is an integer of 1 or more, and n is an integer of 1 or more). It is arranged in a shape. Further, the memory cells AMr [1] to the memory cells AMr [m] are arranged in the n + 1 column of the memory cell array CA.
  • the memory cells AM [1,1] to the memory cells AM [m, n] have a function of holding the first data, and the memory cells AMr [1] to the memory cells AMr [m] perform a product-sum operation. It has a function to hold the reference data required for the purpose.
  • the reference data can be analog data or multi-valued data (discrete data) as well as the first data and the second data.
  • the memory cell AM [1,1] is electrically connected to the wiring WD [1], the wiring BL [1], the wiring WL [1], and the wiring XL [1]. Further, the memory cells AM [m, 1] are electrically connected to the wiring WD [1], the wiring BL [1], the wiring WL [m], and the wiring XL [m]. Further, the memory cells AM [1, n] are electrically connected to the wiring WD [n], the wiring BL [n], the wiring WL [1], and the wiring XL [1]. Further, the memory cells AM [m, n] are electrically connected to the wiring WD [n], the wiring BL [n], the wiring WL [m], and the wiring XL [m].
  • the memory cell AMr [1] is electrically connected to the wiring WDr, the wiring BLr, the wiring WL [1], and the wiring XL [1]. Further, the memory cell AMr [m] is electrically connected to the wiring WDr, the wiring BLr, the wiring WL [m], and the wiring XL [m].
  • the circuit CMS is electrically connected to the wiring BL [1] to the wiring BL [n] and the wiring BLr.
  • the circuit CMS has a function of supplying a current from the wiring BL [1] to each of the memory cells AM [1,1] to the memory cell AM [m, 1], and a function of setting the current to a constant current. Further, the circuit CMS has a function of supplying a current from the wiring BL [n] to each of the memory cells AM [1, n] to the memory cells AM [m, n] and a function of setting the current to a constant current. ..
  • the circuit CMS has a function of supplying a current from the wiring BLr to each of the memory cells AMr [1] to the memory cell AMr [m], and a function of setting the current to a constant current. Further, the circuit CMS has a function of subtracting the amount of the constant current flowing through the wiring BLr from the amount of the constant current flowing through each of the wiring BL [1] and the wiring BL [n].
  • the circuit WDD is electrically connected to the wiring WD [1] to the wiring WD [n] and the wiring WDr.
  • the circuit WDD has a function of transmitting data to be stored in each memory cell of the memory cell array CA.
  • the circuit WDD can transmit the first data as the data to the wiring WD [1] to the wiring WD [n], and can also transmit the reference data as the data to the wiring WDr.
  • the circuit WLD is electrically connected to the wiring WL [1] to the wiring WL [m].
  • the circuit WLD has a function of selecting a memory cell to write data to when writing data to a memory cell included in the memory cell array CA.
  • the circuit WLD gives a high level potential to the wiring WL [i]
  • the memory cells AM [i, 1] to the memory cells AM [i, n] to which the data is written are written.
  • Memory cell AMr [i] can be selected.
  • the circuit SWC has a circuit SWT [1] to a circuit SWT [m] as an example.
  • circuit SCA has a circuit RPC [1] to a circuit RPC [m] as an example.
  • the first terminal of the circuit SWT [1] is electrically connected to the wiring XL [1]
  • the second terminal of the circuit SWT [1] is electrically connected to the circuit XLD
  • the third terminal of the circuit SWT [1]. Is electrically connected to the circuit RPC [1].
  • the first terminal of the circuit SWT [m] is electrically connected to the wiring XL [m]
  • the second terminal of the circuit SWT [m] is electrically connected to the circuit XLD
  • the first terminal of the circuit SWT [m] is connected.
  • the three terminals are electrically connected to the circuit RPC [m].
  • each of the circuit SWT [1] to the circuit SWT [m] has a conductive state or a non-conducting state between the first terminal and the second terminal, and the first terminal and the third terminal. It has the function of making the interval between the conductive state and the non-conducting state.
  • Each of the circuit RPC [1] to the circuit RPC [m] has a sensor that generates second data corresponding to the information obtained by sensing. Therefore, the circuit RPC [1] has a function of applying a voltage corresponding to the second data to the third terminal of the circuit SWT [1]. Similarly, the circuit RPC [m] has a function of applying a voltage corresponding to the second data to the third terminal of the circuit SWT [m].
  • the circuit SCA shown in FIG. 1 shows a diagram in which the circuits RPC [1] to the circuit RPC [m] are arranged in a row, but the semiconductor device according to one aspect of the present invention is not limited thereto. ..
  • the circuit RPC [1] to the circuit RPC [m] may be arranged in a matrix instead of being arranged in a single row.
  • the circuits SWT [1] to SWT [m] may be arranged in a matrix instead of being arranged in a single row.
  • an arithmetic circuit MAC1 having a circuit SCA in which circuits RPC [1] to RPC [m] are arranged in a matrix, and a circuit SWC in which circuits SWT [1] to SWT [m] are arranged in a matrix.
  • FIG. 2 shows an excerpt of the circuit SA, the circuit SWC, and the circuit SCA.
  • the circuit SWC in which the circuits SWT [1] to the circuit SWT [m] are arranged in a matrix is located above the memory cell array CA, and the circuit RPC [1] is above the circuit SWC.
  • the circuit SCA in which the circuit RPC [m] is arranged in a matrix is located.
  • the circuit SWC may be located below the memory cell array CA instead of above the memory cell array CA (not shown).
  • the circuit XLD has memory cells AM [1, 1] to memory cells AM [1, 1] included in the memory cell array CA via between the first terminal of the circuit SWT [1] and the second terminal of the circuit SWT [1].
  • n] and the memory cell AMr [1] have a function of inputting a voltage corresponding to the second data.
  • the memory cells AM [m, 1] to the memory cells AM [m, 1] included in the memory cell array CA pass between the first terminal of the circuit SWT [m] and the second terminal of the circuit SWT [m]. It has a function of inputting a voltage corresponding to the second data into the m, n] and the memory cell AMr [m].
  • the circuit IVTC is electrically connected to the wiring BL [1] to the wiring BL [n] and the wiring OL [1] to the wiring OL [n].
  • the circuit IVTC has, for example, a function of converting the amount of current flowing from the wiring BL [1] to the circuit IVTC into a voltage or the like, and a function of outputting the voltage to the wiring OL [1]. Further, the circuit IVTC has, for example, a function of converting the amount of current flowing from the wiring BL [n] to the circuit IVTC into a voltage or the like, and a function of outputting the voltage to the wiring OL [n].
  • the circuit ACTV is electrically connected to the wiring OL [1] to the wiring OL [n] and the wiring NIL [1] to the wiring NIL [n].
  • the voltage output from the circuit IVTC is input to the circuit ACTV via the wiring OL [1].
  • the circuit ACTV has a function of performing an operation on the voltage according to a predefined function system.
  • a function system for example, a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function, and the like can be used, and these functions are applied as activation functions in a neural network.
  • FIG. 3 is a circuit diagram showing a configuration example of the memory cell array CA and the circuit CMS.
  • the memory cell array CA and the circuit CMS have a function of calculating the sum of products of the first data and the second data.
  • the memory cells AM [1,1] to the memory cells AM [m, n] and the memory cells AMr [1] to the memory cells AMr [m] are the transistor Tr11 and the transistor Tr12, respectively. And the capacity C1.
  • the size of the transistor Tr11 included in the memory cells AM [1,1] to the memory cells AM [m, n] and the memory cells AMr [1] to the memory cells AMr [m] are preferably equal to each other. Further, it is preferable that the sizes of the transistors Tr12 included in the memory cells AM [1,1] to the memory cells AM [m, n] and the memory cells AMr [1] to the memory cells AMr [m] are equal to each other.
  • the electrical characteristics of each transistor can be made almost equal. Therefore, the sizes of the transistors Tr11 included in the memory cells AM [1,1] to the memory cells AM [m, n] and the memory cells AMr [1] to the memory cells AMr [m] are made equal to each other, and the size of the transistor Tr11 is equalized. By equalizing the sizes of the transistors Tr12 contained in the memory cells AM [1,1] to the memory cells AM [m, n] and the memory cells AMr [1] to the memory cells AMr [m], the memory is stored.
  • Each of the cell AM [1,1] to the memory cell AM [m, n] and the memory cell AMr [1] to the memory cell AMr [m] performs substantially the same operation under the same conditions. Can be done.
  • the same conditions here include, for example, the potentials of the source, drain, gate, etc. of the transistor Tr11, the potentials of the source, drain, gate, etc. of the transistor Tr12, and the memory cells AM [1,1] to the memory cells AM [m, n] and the voltage input to each of the memory cell AMr [1] to the memory cell AMr [m].
  • the transistor Tr11 includes a case where it functions as a switching element. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of the transistor Tr11 include the case where the transistor Tr11 is appropriately biased to the voltage in the range in which the transistor Tr11 operates as a switching element. Therefore, the transistor Tr11 may operate in the saturation region when it is in the ON state, and may operate in the linear region and may operate in the saturation region in a mixed manner.
  • the transistor Tr12 includes a case where it operates in a saturated region when it is in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • the transistor Tr11 is preferably an OS transistor.
  • the channel forming region of the transistor Tr11 contains an oxide containing at least one of indium, gallium, and zinc.
  • the channel formation region of the transistor Tr11 is indium, element M (element M includes, for example, aluminum, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, One or more selected from neodymium, hafnium, tantalum, tungsten, magnesium and the like can be mentioned.), It may be an oxide containing at least one of zinc. Further, it is more preferable that the transistor Tr11 has the structure of the transistor described in the fifth embodiment.
  • the leakage current of the transistor Tr11 can be suppressed, so that a product-sum calculation circuit with high calculation accuracy may be realized.
  • the holding nodes for example, the node N [1,1], the node N [m, 1], and the node N [1, n] described later in the non-conducting state of the transistor Tr11 are used.
  • Node N [m, n], Node Nr [1], Node Nr [m], etc. to the write word line (for example, wiring WD [1] to wiring WD [n], wiring WDr, etc.) can be made very small. That is, since the potential refresh operation of the holding node can be reduced, the power consumption of the product-sum calculation circuit can be reduced.
  • the OS transistor for the transistor Tr12, it can be manufactured at the same time as the transistor Tr11, so that the manufacturing process of the product-sum calculation circuit may be shortened.
  • the channel forming region of the transistor Tr12 may contain silicon instead of oxide (in the present specification and the like, a transistor containing silicon in the channel forming region is referred to as a Si transistor). ..
  • the silicon may be, for example, amorphous silicon (sometimes referred to as hydride amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon, or the like.
  • a back gate is shown for the transistor Tr11 and the transistor Tr12, and the connection configuration of the backgate is not shown, but the electrical connection destination of the backgate is determined at the design stage.
  • the gate and the back gate may be electrically connected in order to increase the on-current of the transistor. That is, for example, the gate of the transistor Tr11 and the back gate may be electrically connected, or the gate of the transistor Tr12 and the back gate may be electrically connected.
  • the back gate of the transistor and an external circuit are electrically connected in order to fluctuate the threshold voltage of the transistor or to reduce the off current of the transistor.
  • a wiring for connection may be provided, and a potential may be applied to the back gate of the transistor by the external circuit or the like.
  • the transistor Tr11 and the transistor Tr12 shown in FIG. 3 have a back gate, but the semiconductor device according to one aspect of the present invention is not limited thereto.
  • the transistor Tr11 and the transistor Tr12 shown in FIG. 3 may have a configuration that does not have a back gate, that is, a transistor having a single gate structure. Further, some transistors may have a back gate, and some other transistors may not have a back gate.
  • the transistor Tr11 and the transistor Tr12 shown in FIG. 3 are n-channel transistors, but the semiconductor device according to one aspect of the present invention is not limited thereto.
  • the transistor Tr11 and a part or all of the transistor Tr12 may be replaced with a p-channel type transistor.
  • the above-mentioned examples of changes regarding the structure and polarity of the transistor are not limited to the transistor Tr11 and the transistor Tr12.
  • the first terminal of the transistor Tr11 is the gate of the transistor Tr12. It is electrically connected.
  • the first terminal of the transistor Tr12 is electrically connected to the wiring VR.
  • the first terminal of the capacitance C1 is electrically connected to the gate of the transistor Tr12.
  • the second terminal of the transistor Tr11 is electrically connected to the wiring WD [1]
  • the gate of the transistor Tr11 is electrically connected to the wiring WL [1].
  • the second terminal of the transistor Tr12 is electrically connected to the wiring BL [1]
  • the second terminal of the capacitance C1 is electrically connected to the wiring XL [1].
  • the electrical connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node N [1,1]. ..
  • the second terminal of the transistor Tr11 is electrically connected to the wiring WD [1], and the gate of the transistor Tr11 is electrically connected to the wiring WL [m].
  • the second terminal of the transistor Tr12 is electrically connected to the wiring BL [1], and the second terminal of the capacitance C1 is electrically connected to the wiring XL [m].
  • the electrical connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node N [m, 1]. ..
  • the second terminal of the transistor Tr11 is electrically connected to the wiring WD [n]
  • the gate of the transistor Tr11 is electrically connected to the wiring WL [1].
  • the second terminal of the transistor Tr12 is electrically connected to the wiring BL [n]
  • the second terminal of the capacitance C1 is electrically connected to the wiring XL [1].
  • the electrical connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node N [1, n]. ..
  • the second terminal of the transistor Tr11 is electrically connected to the wiring WD [n]
  • the gate of the transistor Tr11 is electrically connected to the wiring WL [m].
  • the second terminal of the transistor Tr12 is electrically connected to the wiring BL [n]
  • the second terminal of the capacitance C1 is electrically connected to the wiring XL [m].
  • the electrical connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node N [m, n]. ..
  • the second terminal of the transistor Tr11 is electrically connected to the wiring WDr, and the gate of the transistor Tr11 is electrically connected to the wiring WL [1].
  • the second terminal of the transistor Tr12 is electrically connected to the wiring BLr, and the second terminal of the capacitance C1 is electrically connected to the wiring XL [1].
  • the electrical connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node Nr [1].
  • the current flowing from the wiring BLr to the second terminal of the transistor Tr12 is defined as IAMr [1] .
  • the second terminal of the transistor Tr11 is electrically connected to the wiring WDr, and the gate of the transistor Tr11 is electrically connected to the wiring WL [m].
  • the second terminal of the transistor Tr12 is electrically connected to the wiring BLr, and the second terminal of the capacitance C1 is electrically connected to the wiring XL [m].
  • the electrical connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node Nr [m].
  • the current flowing from the wiring BLr to the second terminal of the transistor Tr12 is defined as IAMr [2] .
  • node N [1], node N [m], node Nr [1], and node Nr [m] function as holding nodes for their respective memory cells.
  • the wiring VR is located between the first terminal and the second terminal of each transistor Tr12 of the memory cell AM [1,1] to the memory cell AM [m, n] and the memory cell AMr [1] to the memory cell AMr [m]. It is a wiring for passing an electric current. Therefore, the wiring VR functions as a wiring for giving a predetermined potential.
  • the potential given by the wiring VR can be, for example, a low level potential, a ground potential, or a potential lower than the ground potential.
  • the circuit CMS includes a circuit CS1 [1] to a circuit CS1 [n], a circuit CS2 [1] to a circuit CS2 [n], a circuit CM, and a switch SW3 [1] to a switch SW3 [n].
  • each control terminal of the switch SW3 [1] to the switch SW3 [n] is electrically connected to the wiring SL3.
  • the wiring SL3 functions as a wiring for supplying a voltage for switching between the conductive state and the non-conducting state of the switches SW3 [1] to the switch SW3 [n].
  • Each of the circuit CS1 [1] to the circuit CS1 [n] functions as, for example, a current source circuit through which a constant current flows. Further, as will be described in detail later, each of the circuits CS1 [1] to CS1 [n] has a function of setting the amount of the constant current.
  • Each of the circuit CS1 [1] to the circuit CS1 [n] has a transistor Tr33 which is a p-channel type transistor, a capacitance C6, and a switch SW1.
  • the transistor Tr33 is preferably a Si transistor. Further, the silicon contained in the channel forming region of the transistor Tr33 may be, for example, amorphous silicon (sometimes called hydride amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon, or the like. can.
  • amorphous silicon sometimes called hydride amorphous silicon
  • microcrystalline silicon sometimes called hydride amorphous silicon
  • polycrystalline silicon polycrystalline silicon
  • single crystal silicon single crystal silicon
  • the transistors Tr33 included in each of the circuits CS1 [1] and the circuit CS1 [n] have the same electrical characteristics.
  • the transistors Tr33 of the circuits CS1 [1] to the circuits CS1 [n] have the same size.
  • each transistor Tr33 of the circuit CS1 [1] to the circuit CS1 [n] includes a case where it operates in a saturated region when it is in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • the first terminal of the transistor Tr33 is electrically connected to the wiring VHE, and the gate of the transistor Tr33 is the first terminal of the capacitance C6 and the first terminal of the switch SW1.
  • the second terminal of the transistor Tr33 is electrically connected to the second terminal of the switch SW1.
  • the second terminal of the capacitance C6 is electrically connected to the wiring VHE.
  • the control terminal of the switch SW1 is electrically connected to the wiring SL1.
  • the first terminal of the switch SW3 [1] and the wiring BL [1] are electrically connected to the second terminal of the transistor Tr33 and the second terminal of the switch SW1. ..
  • the first terminal of the switch SW3 [n] and the wiring BL [n] are electrically connected to the second terminal of the transistor Tr33 and the second terminal of the switch SW1. ..
  • Wiring VHE functions as wiring that gives a constant voltage.
  • the constant voltage is preferably, for example, a high level potential.
  • the wiring SL1 functions as a wiring for supplying a voltage for switching between the conductive state and the non-conducting state of each switch SW1 of the circuit CS1 [1] to the circuit CS1 [n].
  • Each of the circuit CS1 [1] to the circuit CS1 [n] has a function of keeping the amount of current flowing between the source and drain constant even if the source-drain voltage of the transistor Tr33 changes, for example.
  • the switch SW1 is turned on and the transistor Tr33 is configured to be connected by a diode.
  • a current corresponding to the source-drain (gate) voltage of the transistor Tr33 flows between the source and drain of the transistor Tr33. Further, the potential of the gate of the transistor Tr33 becomes substantially equal to the potential of the drain.
  • the gate-source voltage of the transistor Tr33 can be kept constant. Therefore, when the transistor Tr33 operates in the saturation region, the amount of current flowing between the source and drain is kept constant as the amount of current flowing when the switch SW1 is in the ON state even if the potential of the drain changes. Can be done.
  • the transistor is temporarily configured as a diode connection, the potential of the gate of the transistor is made substantially equal to the potential of the drain, and then the gate and drain of the transistor are connected. Keeping the amount of current between the source and drain of the transistor constant in the non-conducting state is described as "setting (programming) the amount of current flowing between the source and drain of the transistor". Further, when the transistor is included in the circuit as in each of the circuit CS1 [1] to the circuit CS1 [n], “set (programming) the amount of current flowing in the circuit” and “outflow from the circuit”. Set (program) the amount of current (flowing into the circuit). "setting (programming) the amount of current flowing between the source and drain of the transistor”.
  • Each of the circuit CS2 [1] to the circuit CS2 [n] functions as, for example, a current source circuit through which a constant current flows. Further, each of the circuits CS2 [1] to CS2 [n] has a function of setting the amount of the constant current, similarly to each of the circuits CS1 [1] to CS1 [n].
  • Each of the circuit CS2 [1] to the circuit CS2 [n] has a transistor Tr34 which is an n-channel transistor, a capacitance C7, and a switch SW2.
  • the transistor Tr34 for example, an OS transistor or Si transistor that can be used for the transistor Tr11 can be applied.
  • the silicon contained in the channel forming region of the transistor Tr34 is, for example, amorphous silicon (sometimes called hydride amorphous silicon), microcrystalline silicon, or polycrystalline silicon. It can be silicon, single crystal silicon, or the like.
  • the transistors Tr34 included in each of the circuits CS2 [1] and the circuit CS2 [n] have the same electrical characteristics.
  • the transistors Tr34 of the circuits CS2 [1] to the circuits CS2 [n] have the same size.
  • the transistors Tr34 of the circuits CS2 [1] to the circuits CS2 [n] include the case where they operate in the saturation region when they are in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • the first terminal of the transistor Tr34 is electrically connected to the wiring VLE, and the gate of the transistor Tr34 is the first terminal of the capacitance C7 and the first terminal of the switch SW2.
  • the second terminal of the transistor Tr34 is electrically connected to the second terminal of the switch SW2.
  • the second terminal of the capacitance C7 is electrically connected to the wiring VLE.
  • the control terminal of the switch SW2 is electrically connected to the wiring SL2.
  • the second terminal of the switch SW3 [1] is electrically connected to the second terminal of the transistor Tr34 and the second terminal of the switch SW2.
  • the second terminal of the switch SW3 [n] is electrically connected to the second terminal of the transistor Tr34 and the second terminal of the switch SW2.
  • Wiring VLE functions as wiring that gives a constant voltage.
  • the constant voltage is preferably, for example, a low level potential.
  • the wiring SL2 functions as a wiring for supplying a voltage for switching between the conductive state and the non-conducting state of each switch SW2 of the circuit CS2 [1] to the circuit CS2 [n].
  • the switch SW2 is turned on and the transistor Tr34 is configured to be connected by a diode.
  • a current corresponding to the source-drain (gate) voltage of the transistor Tr34 flows between the source and drain of the transistor Tr34. Further, the potential of the gate of the transistor Tr34 becomes substantially equal to the potential of the drain.
  • the gate-source voltage of the transistor Tr34 can be kept constant. Therefore, when the transistor Tr34 operates in the saturation region, the amount of current flowing between the source and drain is kept constant as the amount of current flowing when the switch SW2 is in the ON state even if the potential of the drain changes. Can be done.
  • the circuit CM functions as, for example, a current mirror circuit.
  • the circuit CM includes a transistor Tr31 and a transistor Tr32 [1] to a transistor Tr32 [n].
  • the transistor Tr31 and the transistors Tr32 [1] to the transistors Tr32 [n] each have the same electrical characteristics.
  • the transistor Tr31 and the transistors Tr32 [1] to the transistors Tr32 [n] have the same size.
  • each of the transistor Tr31 and the transistor Tr32 [1] to the transistor Tr32 [n] includes the case where it operates in the saturation region when it is in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • the first terminals of the transistor Tr31 and the transistors Tr32 [1] to the transistor Tr32 [n] are electrically connected to the wiring VHE. Further, the second terminal of the transistor Tr31 is electrically connected to the gate of the transistor Tr31, each gate of the transistor Tr31 [1] to the transistor Tr31 [n], and the wiring BLr.
  • the second terminal of the transistor Tr32 [1] includes the second terminal of the switch SW3 [1], the second terminal of the transistor Tr34 of the circuit CS2 [1], and the second terminal of the switch SW2 of the circuit CS2 [1]. Is electrically connected to.
  • the second terminal of the transistor Tr32 [n] is the second terminal of the switch SW3 [n], the second terminal of the transistor Tr34 of the circuit CS2 [n], and the second terminal of the switch SW2 of the circuit CS2 [n]. And are electrically connected to.
  • the circuit CM has a current amount substantially equal to the current flowing between the first terminal and the second terminal of the transistor Tr31, respectively, of the transistor Tr32 [1] to the transistor Tr32 [n]. It can flow between the first terminal and the second terminal.
  • the switch SW1 the switch SW2, the switch SW3 [1] to the switch SW3 [n]
  • an electric switch such as an analog switch or a transistor
  • the switch SW2 the switch SW3 [1] to the switch SW3 [n]
  • a mechanical switch may be applied.
  • the transistor can be an OS transistor or a Si transistor.
  • the configuration of the circuit CM is not limited to the configuration shown in FIG.
  • the transistor Tr31 and the transistor Tr35 are cascode-connected, and each of the transistors Tr32 [1] to Tr32 [n] and the transistors Tr36 [1] to the transistor Tr36 A configuration in which each of [n] is cascode-connected may be used.
  • the operation of the current mirror circuit can be further stabilized by cascode-connecting the transistors included in the current mirror circuit.
  • each of the switch SW1, the switch SW2, the switch SW3 [1] to the switch SW3 [n] is turned on when the high level potential is input to the control terminal, and the low level potential is input. It shall be turned off when it is done.
  • FIG. 5A is a circuit diagram showing a configuration example of the circuit IVTC.
  • the circuit IVTC has a resistor RE [1] to a resistor RE [n], an operational amplifier OP [1] to an operational amplifier OP [n], and a switch SW4 [1] to a switch SW4 [n].
  • the first terminal of the switch SW4 [1] is electrically connected to the wiring BL [1], and the second terminal of the switch SW4 [1] is the first terminal of the resistor RE [1] and the operational amplifier OP [1]. It is electrically connected to the inverting input terminal of.
  • the non-inverting input terminal of the operational amplifier OP [1] is electrically connected to the wiring VdL, and the output terminal of the operational amplifier OP [1] is connected to the second terminal of the resistor RE [1] and the wiring OL [1]. It is electrically connected. That is, the current-voltage conversion circuit is composed of the resistor RE [1] and the operational amplifier OP [1].
  • the first terminal of the switch SW4 [n] is electrically connected to the wiring BL [n]
  • the second terminal of the switch SW4 [n] is the first terminal of the resistor RE [n] and the operational amplifier OP. It is electrically connected to the inverting input terminal of [n].
  • each control terminal of the switch SW4 [1] to the switch SW4 [n] is electrically connected to the wiring SL4.
  • the wiring SL4 functions as a wiring for supplying a voltage for switching between the conductive state and the non-conducting state of the switches SW4 [1] to SW4 [n].
  • the non-inverting input terminal of the operational amplifier OP [n] is electrically connected to the wiring VdL, and the output terminal of the operational amplifier OP [n] is connected to the second terminal of the resistor RE [n] and the wiring OL [n]. It is electrically connected.
  • the wiring VdL functions as a wiring that gives a constant voltage as an example.
  • the constant voltage can be, for example, a ground potential, a low level potential, or the like.
  • n current-voltage conversion circuits are configured by the resistors RE [1] to RE [n], the operational amplifier OP [1] to the operational amplifier OP [n], and the wiring VdL.
  • each of the switch SW4 [1] to the switch SW4 [n] has a high level potential at the control terminal like the switch SW1, the switch SW2, and the switch SW3 [1] to the switch SW3 [n]. Is input, it is turned on, and when a low level potential is input, it is turned off.
  • the circuit IVTC applicable to the arithmetic circuit MAC1 is not limited to the circuit IVTC shown in FIG. 5A.
  • each of the resistors RE [1] to the resistor RE [n] provided in the circuit IVTC of FIG. 5A is changed to a load LE [1] to a load LE [n]. May be good.
  • the load LE [1] to the load LE [n] for example, a diode, a transistor, or the like may be used, and even when these circuit elements are used, the load LE [1] to the load LE [n] and the operational amplifier OP may be used.
  • the operational amplifier OP [n] By [1] to the operational amplifier OP [n], n current-voltage conversion circuits can be configured.
  • FIG. 6 is a circuit diagram showing a configuration example of the circuit SWC, the circuit SCA, and the circuit XLD.
  • each of the circuit SWT [1] to the circuit SWT [m] has a switch SW5a and a switch SW5b.
  • the first terminal of the switch SW5a is electrically connected to the wiring XL [1] and the first terminal of the switch SW5b.
  • the control terminal of the switch SW5a is electrically connected to the wiring SL5, and the control terminal of the switch SW5b is electrically connected to the wiring SL5B.
  • the first terminal of the switch SW5a is electrically connected to the wiring XL [m] and the first terminal of the switch SW5b.
  • the control terminal of the switch SW5a is electrically connected to the wiring SL5, and the control terminal of the switch SW5b is electrically connected to the wiring SL5B.
  • the wiring SL5 functions as a wiring for supplying a voltage for switching between a conductive state and a non-conducting state of each switch SW5a of the circuit SWT [1] to the circuit SWT [m].
  • the wiring SL5B functions as a wiring for supplying a voltage for switching between a conductive state and a non-conducting state of each switch SW5b of the circuit SWT [1] to the circuit SWT [m].
  • the signal given to the wiring SL5 can be a signal in which the logic of the signal given to the wiring SL5B is inverted.
  • switch SW5a and the switch SW5b for example, a switch applicable to the switch SW1, the switch SW2, the switch SW3 [1] to the switch SW3 [n] and the like can be used. Further, in the present embodiment, each of the switch SW5a and the switch SW5b, like the switch SW1, the switch SW2, and the switch SW3 [1] to the switch SW3 [n], when a high level potential is input to the control terminal. It is assumed that the on state is turned on and the off state is turned on when a low level potential is input.
  • each of the circuit RPC [1] to the circuit RPC [m] has, for example, a transistor Tr41, a transistor Tr42, a transistor Tr43, a transistor Tr44, and a circuit SNC.
  • the sizes of the transistors Tr41 included in the circuit RPC [1] to the circuit RPC [m] are equal to each other. Further, it is preferable that the sizes of the transistors Tr42 included in the circuit RPC [1] to the circuit RPC [m] are equal to each other. Further, it is preferable that the sizes of the transistors Tr43 included in the circuit RPC [1] to the circuit RPC [m] are equal to each other. Further, it is preferable that the sizes of the transistors Tr44 included in the circuit RPC [1] to the circuit RPC [m] are equal to each other. As described above, by making the transistors equal in size, the electrical characteristics of each transistor can be made substantially equal.
  • each of the circuit RPC [1] and the circuit RPC [m] can perform substantially the same operation under the same conditions.
  • the same conditions here refer to, for example, the potentials of the sources, drains, gates, etc. of the transistors Tr41 to Tr44, the voltages input to the circuits RPC [1] to the circuits RPC [m], and the like. ..
  • the transistor Tr41 and the transistor Tr42 include a case where they function as switching elements. That is, the gate voltage, source voltage, and drain voltage of the transistor Tr41 and the transistor Tr42 include the case where the transistor Tr41 and the transistor Tr42 are appropriately biased to the voltage within the range in which the transistor Tr42 operates as a switching element. Therefore, the transistor Tr41 and the transistor Tr42 may operate in the saturation region when they are in the ON state, and may operate in the linear region and may operate in the saturation region in a mixed manner.
  • the transistor Tr43 and the transistor Tr44 include the case where they operate in the saturated region when they are in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • the transistor Tr41 to Tr44 for example, an n-channel transistor can be applied. Further, the transistor Tr41 to the transistor Tr44 may be, for example, an OS transistor or a Si transistor that can be applied to the transistor Tr12.
  • the circuit SNC has a sensor that converts the information obtained by sensing into a current amount and outputs the current amount.
  • a sensor for example, as described above, an optical sensor using a photodiode, a pressure sensor, a gyro sensor, an acceleration sensor, an auditory sensor, a temperature sensor, a humidity sensor, or the like can be used.
  • the circuit SCA can be a part of the image sensor.
  • FIG. 7A shows a configuration example in which the circuit SNC including the photodiode PD is applied to the circuit SCA of FIG.
  • FIG. 7A also shows the circuit SWC in order to show the electrical connection with each of the circuit RPC [1] to the circuit RPC [m].
  • the amount of induced current is determined according to the intensity of the received light. Further, since the photodiode PD is driven by applying a reverse bias, the current induced by the photodiode PD in FIG. 7A flows from the output terminal of the photodiode PD toward the input terminal.
  • the circuit configuration of FIG. 7A is an example. In some cases, in the circuit SCA, the input terminal of the photodiode PD is electrically connected to the second terminal of the circuit SNC, and the output terminal of the photodiode PD is the circuit SNC. It may be configured to be electrically connected to the first terminal.
  • the first terminal of the circuit SNC is electrically connected to the wiring VBE, and the second terminal of the circuit SNC is electrically connected to the first terminal of the transistor Tr41. It is connected. Further, the gate of the transistor Tr41 is electrically connected to the wiring TXL, and the second terminal of the transistor Tr41 is electrically connected to the first terminal of the transistor Tr42 and the gate of the transistor Tr43. Further, the gate of the transistor Tr42 is electrically connected to the wiring RSL, and the second terminal of the transistor Tr42 is electrically connected to the wiring VRS.
  • the first terminal of the transistor Tr43 is electrically connected to the wiring VDE
  • the first terminal of the transistor Tr44 is electrically connected to the wiring VSE
  • the gate of the transistor Tr44 is electrically connected to the wiring VBE. ..
  • the node NS is an electrical connection point between the gate of the transistor Tr43, the first terminal of the transistor Tr42, and the second terminal of the transistor Tr41.
  • the second terminal of the transistor Tr43 is electrically connected to the second terminal of the transistor Tr44 and the second terminal of the switch SW5b of the circuit SWT [1].
  • the second terminal of the transistor Tr43 is electrically connected to the second terminal of the transistor Tr44 and the second terminal of the switch SW5b of the circuit SWT [m].
  • the wiring VDE functions as a wiring that supplies a constant voltage as an example. Further, the wiring VSE functions as a wiring for supplying a constant voltage as an example. It is assumed that the potential given by the wiring VDE is higher than the potential given by the wiring VSE.
  • the transistor Tr43 and the transistor Tr44 function as a source follower circuit depending on the connection configuration of the transistor Tr43 and the transistor Tr44 and the potentials given by the wiring VDE and the wiring VSE, respectively.
  • the wiring TXL functions as wiring for switching between the conductive state and the non-conducting state of the transistor Tr41 as an example.
  • the wiring RSL functions as wiring for switching between the conductive state and the non-conducting state of the transistor Tr42.
  • the wiring VBE functions as a wiring that supplies a constant voltage as an example.
  • the transistor Tr44 preferably functions as a constant current source in which a constant current flows between the first terminal and the second terminal. Therefore, the potential given by the wiring VBE is preferably set so that the difference between the potential given by the wiring VBE and the potential given by the wiring VSE is larger than the threshold voltage of the transistor Tr44.
  • Wiring AND functions as wiring that supplies a constant voltage, for example.
  • the wiring AND functions as wiring for supplying a voltage for driving the circuit SNC.
  • the photodiode PD needs to be reverse-biased, so that the constant voltage given by the wiring AND is lower than the reset potential. It is preferably a voltage.
  • Wiring VRS functions as wiring that supplies a constant voltage, for example. Specifically, the wiring VRS functions as wiring for supplying a potential for initialization (hereinafter referred to as a reset potential) to the node NS.
  • a reset potential a potential for initialization
  • Each of the circuit RPC [1] to the circuit RPC [m] performs an initial operation in advance for sensing.
  • the initial operation for example, a low level potential is input to the wiring TXL and a high level potential is input to the wiring RSL.
  • the transistor Tr41 is turned off and the transistor Tr42 is turned on. Therefore, the gate (node NS) of the transistor Tr43 and the wiring VRS are in a conductive state, and the reset potential is input to the gate (node NS) of the transistor Tr43.
  • the potential corresponding to the reset potential of the gate (node NS) of the transistor Tr43 is the electricity between the second terminal of the transistor Tr43 and the second terminal of the transistor Tr44. It is output from the target connection point to the second terminal of the switch SW5b.
  • the potential corresponding to the amount of electric charge of the gate (node NS) of the transistor Tr43 is electrically connected to the second terminal of the transistor Tr43 and the second terminal of the transistor Tr44. It is output from the point to the second terminal of the switch SW5b. That is, the potential is treated as the second data input to the memory cell array CA.
  • each of the circuit RPC [1] to the circuit RPC [m] of FIG. 6 provided in the semiconductor device of one aspect of the present invention may be changed depending on the situation.
  • each of the circuit RPC [1] to the circuit RPC [m] of FIG. 6 may have a configuration in which the capacity C8 is provided in the node NS.
  • the first terminal of the capacitance C8 is electrically connected to the node NS
  • the wiring CVL is electrically connected to the second terminal of the capacitance C8. It has a structure like this.
  • the potential input to the node NS can be held for a long time.
  • the circuit SWC is also shown in order to show the electrical connection with each of the circuit RPC [1] to the circuit RPC [m].
  • the wiring CVL functions as wiring that applies a constant voltage as an example. Further, the wiring CVL may be the same wiring as any one of the wiring VDE, the wiring VSE, the wiring AND, the wiring VBE, and the wiring VRS.
  • the circuit XLD shown in FIG. 6 has, for example, a circuit LGC, a circuit LS, and a circuit MUX.
  • the circuit LGC is electrically connected to the circuit LS by the wiring LXS [1] to the wiring LXS [m]. Further, the circuit LS is electrically connected to the circuit MUX by the wiring DXS [1] to the wiring DXS [m]. Further, the wiring LXS [1] to the wiring LXS [m] and the wiring DXS [1] to the wiring DXS [m] may function as bus wiring for transmitting a digital signal.
  • the circuit MUX has a function of supplying a voltage corresponding to the reference data or a voltage (digital signal) corresponding to the second data to each of the second terminals of the circuit SWT [1] to the circuit SWT [m]. ..
  • the circuit MUX is a digital-to-analog conversion circuit that outputs a potential corresponding to a digital signal input to the wiring DXS [1] to the second terminal of the switch SW5a of the circuit SWT [1]. Can be done.
  • the circuit MUX can be a digital-to-analog conversion circuit that outputs the potential corresponding to the digital signal input to the wiring DXS [m] to the second terminal of the switch SW5a of the circuit SWT [m].
  • the circuit LS has a function of level-shifting the input potential to a desired potential. Specifically, for example, the circuit LS level-shifts the potential input from the wiring LXS [1] to a desired potential, and outputs the level-shifted potential to the wiring DXS [1]. Therefore, the number of wires of the wiring LXS [1] can be the same as that of the wiring DXS [1]. Similarly, for example, the circuit LS level-shifts the potential input from the wiring LXS [m] to a desired potential, and outputs the level-shifted potential to the wiring DXS [m]. Therefore, the number of wirings of the wiring LXS [m] can be the same as that of the wiring DXS [m].
  • the circuit LGC has a function of sequentially holding data DTs input to the circuit LGC and outputting the data DTs to the wiring LXS [1] to the wiring LXS [m] at a desired timing simultaneously or sequentially.
  • the data DT here may be, for example, reference data or second data input to the wiring XCL [1] to the wiring XCL [m] via the circuit SWC. That is, the circuit LGC receives the reference data from the outside of the circuit LGC in order to supply the voltage corresponding to the reference data or the voltage corresponding to the second data to the wiring XCL [1] to the wiring XCL [m]. Alternatively, the second data is held, and the reference data or the second data is output to each of the wiring LXS [1] to the wiring LXS [m] at a predetermined timing.
  • a specific circuit configuration example of the circuit LGC will be described later.
  • the circuit XLD shown in FIG. 6 is not provided with the circuit LS, and the wiring LXS [1] to the wiring LXS [m] and the wiring DXS are not provided. Each of [1] to the wiring DXS [m] may be directly electrically connected.
  • FIG. 8 shows a timing chart of an operation example of the arithmetic circuit MAC1.
  • wiring WL [1], wiring WL [2], and wiring WL [m] in the time T01 to the time T15 and in the vicinity thereof in this operation example, m is an integer of 4 or more.
  • the high level potential is referred to as High
  • the low level potential is referred to as Low.
  • ⁇ From time T01 to time T02 a low level potential is input to the wiring WL [1] to the wiring WL [m]. Further, a low level potential is input to the wiring SL1 to SL4, a high level potential is input to the wiring SL5, and a low level potential is input to the wiring SL5B. In addition, the ground potential (denoted as GND in FIG. 8) is input to the wiring WD [1] and the wiring WDr.
  • each of the wiring XL [1] and the wiring XL [m] is in a conductive state with the circuit XLD and is not conductive with the circuit SCA.
  • the voltage from the circuit XLD is supplied to each of the wiring XL [1] to the wiring XL [m].
  • the voltage supplied from the circuit XLD to each of the wiring XL [1] to the wiring XL [m] is referred to as a reference potential (denoted as VRFP in FIG. 8).
  • the low level potential is continuously input to the wiring SL3 and the wiring SL4 from before the time T02, and the high level potential is continuously input to the wiring SL5 from before the time T02.
  • a low level potential has been continuously input to SL5 since before time T02.
  • a potential V PR ⁇ V W [1,1] larger than the ground potential is input to the wiring WD [1].
  • the wiring WD [1] and the node N [1,1] are in a conductive state, and the memory cell AM [1,1] is in a conductive state.
  • a potential V PR ⁇ V W [1,1] larger than the ground potential is input to the first terminal (node N [1,1]) of the capacitance C1 of 1].
  • V PR is a potential corresponding to the reference data
  • V W [1,1] is a potential corresponding to the first data held in the memory cell AM [1,1].
  • the wiring WDr is V PR greater potential is input than the ground potential.
  • the transistor Tr11 of the memory cell AMr [1] is in the ON state
  • the wiring WDr and the node Nr [1] are in a conductive state
  • the first terminal of the capacitance C1 of the memory cell AMr [1] is in a conductive state.
  • a potential V PR larger than the ground potential is input to (node Nr [1]).
  • the wiring WD [ By inputting the first data into the memory cells AM [1, 2] to the memory cells AM [1, n] from each of the 2] to the wiring WD [n], the nodes N [1, 2] to the node N [1] , N] can be written with the potential corresponding to the first data.
  • the low level potential is continuously input to the wiring WL [2] to the wiring WL [m] from before the time T03. Therefore, in the memory cell array CA, the memory cells AM [2,1] to the memory cells AM [m, 1] arranged from the second row to the mth row, and the memory cells AMr [2] to the memory cell AMr [ A low level potential is applied to the gate of the transistor Tr11 included in each of [m], and each transistor Tr11 is in an off state. As a result, the data input to each of the wiring WD [1] and the wiring WDr is transferred to the node N [2,1] to the node N [m, 1] and the node Nr [2] to the node Nr [m]. It will not be written.
  • V k is a constant determined by the channel length, channel width, mobility, capacitance of the gate insulating film, and the like of the transistor Tr12. Further, V th is the threshold voltage of the transistor Tr12. It is assumed that the constant k can be applied not only to the memory cell AM [1,1] but also to other memory cells AM and memory cell AMr. Further, not only the memory cell AM [1,1] but also the threshold voltage of the transistor Tr12 of the other memory cell AM and the memory cell AMr is defined as Vth .
  • I AMr [1] and 2 are as follows. It can be expressed by an expression.
  • the first terminal (node N [1,1]) of the capacitance C1 of the memory cell AM [1,1] is V more than the ground potential.
  • PR- V W [1,1] A large potential is maintained.
  • V PR larger than the ground potential is generated at the first terminal (node Nr [1]) of the capacitance C1 of the memory cell AMr [1]. Be retained.
  • a potential V PR ⁇ V W [2,1] larger than the ground potential is input to the wiring WD [1].
  • the transistor Tr11 of the memory cell AM [2,1] is in the ON state
  • the wiring WD [1] and the node N [2,1] are in a conductive state
  • the memory cell AM [2,1] is in a conductive state.
  • a potential V PR ⁇ V W [2,1] larger than the ground potential is input to the first terminal (node N [2,1]) of the capacitance C1 of 1].
  • V W [2,1] is a potential corresponding to the first data held in the memory cell AM [2,1].
  • a potential V PR larger than the ground potential is input to the wiring WDr.
  • the wiring WDr and the node Nr [2] are in a conductive state, and the first terminal of the capacitance C1 of the memory cell AMr [2] is in a conductive state.
  • a potential V PR larger than the ground potential is input to (node Nr [2]).
  • the low level potential is continuously input to the wiring WL [1] and the wiring WL [3] to the wiring WL [m] from before the time T05. Therefore, in the memory cell array CA, the memory cells AM [1,1], the memory cells AM [3,1] to the memory cells AM [m, 1] arranged in the first row and from the third row to the mth row ], Memory cell AMr [1], and low-level potential is applied to the gate of the transistor Tr11 included in each of the memory cell AMr [3] to the memory cell AMr [m], and each transistor Tr11 is turned off. It is in a state.
  • the data input to each of the wiring WD [1] and the wiring WDr is the node N [1,1], the node N [3,1] to the node N [m, 1], and the node Nr [1]. , And are not written to node Nr [3] to node Nr [m].
  • I AMr [2] and 2 are It can be expressed by the following equation.
  • each of the memory cells AM [3,1] to the memory cells AM [m-1, n] is similar to the operation between the time T03 and the time T05 described above.
  • the potential corresponding to the first data is held in the first terminal of the capacitance C1.
  • the first terminal (node N [3,1]) of the capacitance C1 of the memory cell AM [3,1] has a potential V PR ⁇ V W [3,1] higher than the ground potential. Is held, and the first terminal (node N [m-1,1]) of the capacitance C1 of the memory cell AM [m-1,1] has V PR- V W [m-1,1] rather than the ground potential. ] High potential is maintained.
  • V W [3,1] is a potential corresponding to the first data held in the memory cell AM [3,1]
  • V W [m-1,1] is the memory cell AM [3,1].
  • the potential corresponds to the first data held in m-1,1].
  • a potential V PR ⁇ V W [m, 1] larger than the ground potential is input to the wiring WD [1].
  • the transistor Tr11 of the memory cell AM [m, 1] is in the ON state
  • the wiring WD [1] and the node N [m, 1] are in a conductive state
  • the memory cell AM [m, 1] is in a conductive state.
  • a potential V PR ⁇ V W [m, 1] larger than the ground potential is input to the first terminal (node N [m, 1]) of the capacitance C1 of 1].
  • V W [m, 1] is a potential corresponding to the first data held in the memory cell AM [m, 1].
  • the wiring WDr is V PR greater potential is input than the ground potential.
  • the transistor Tr11 of the memory cell AMr [m] is in the ON state
  • the wiring WDr and the node Nr [m] are in a conductive state
  • the first terminal of the capacitance C1 of the memory cell AMr [m] is in a conductive state.
  • a potential V PR larger than the ground potential is input to (node Nr [m]).
  • the low level potential is continuously input to the wiring WL [1] to the wiring WL [m-1] from before the time T07. Therefore, in the memory cell array CA, the memory cells AM [1,1] to the memory cells AM [m-1,1] and the memory cells AMr [1] to the memory arranged from the first row to the m-1th row are arranged. A low level potential is applied to the gate of the transistor Tr11 included in each of the cells AMr [m-1], and each transistor Tr11 is in an off state.
  • the data input to each of the wiring WD [1] and the wiring WDr is the node N [1,1] to the node N [m-1,1], the node Nr [1] to the node Nr [m ⁇ . It is not written in 1].
  • I AMr [m] 2 I AMr [m] 2
  • the first terminal (node N [m, 1]) of the capacitance C1 of the memory cell AM [m, 1] is V more than the ground potential.
  • PR- V W [m, 1] A large potential is maintained.
  • V PR larger than the ground potential is generated at the first terminal (node Nr [m]) of the capacitance C1 of the memory cell AMr [m]. Be retained.
  • the current flowing between the first terminal and the second terminal of the transistor Tr33 of the circuit CS1 [1] included in the circuit CMS will be considered.
  • the amount of the current is described as I 1.
  • the switch SW1 of the circuit CS1 [1] is in the on state
  • the switch SW3 [1] is in the off state
  • the switch SW4 [1] of the circuit IVTC is in the off state.
  • the amount I 1 of the current flowing between the first terminal and the second terminal of the transistor Tr33 of [1] can be described by the following equation according to Kirchhoff's law.
  • the transistor Tr33 of the circuit CS1 [1] has a diode connection configuration, and a wiring VHE that gives a high level potential as a constant voltage is electrically connected to the first terminal of the transistor Tr33 of the circuit CS1 [1]. because it is connected to the potential of the gate (second terminal) of the transistor Tr33 of the circuit CS1 [1], the first terminal of the transistor Tr33 - determined by the amount I 1 of the current flowing between the second terminal.
  • the switch SW2 of the circuit CS2 [1] is in the on state and the switch SW3 [1] is in the off state between the time T08 and the time T09, the first terminal of the transistor Tr34 of the circuit CS2 [1] -the first terminal-the first The amount of current flowing between the two terminals is substantially equal to the amount of current flowing between the first terminal and the second terminal of the transistor Tr32 [1].
  • the circuit CM has a configuration of a current mirror circuit
  • the amount of current flowing between the first terminal and the second terminal of the transistor Tr32 [1] is the amount of the current flowing between the first terminal and the second terminal of the transistor Tr31. It is almost equal to the amount of current flowing.
  • the transistor of the circuit CS2 [1] Since the amount of current flowing between the first terminal and the second terminal of the transistor Tr31 is the sum of the currents flowing from the wiring BLr to the memory cell AMr [1] to the memory cell AMr [m], the transistor of the circuit CS2 [1] The amount I 2 of the current flowing between the first terminal and the second terminal of the Tr 34 can be described by the following equation.
  • the transistor Tr34 of the circuit CS2 [1] has a diode connection configuration, and a wiring VLE that gives a high level potential as a constant voltage is electrically connected to the first terminal of the transistor Tr34 of the circuit CS2 [1].
  • the potential of the gate (second terminal) of the transistor Tr34 of the circuit CS2 [1] is determined by the amount I 2 of the current flowing between the first terminal and the second terminal of the transistor Tr34.
  • the potential of the gate of the transistor Tr33 of the circuit CS1 [1] is held by the first terminal of the capacitance C6 between the time T09 and the time T10, and the potential of the gate of the transistor Tr34 of the circuit CS2 [1] becomes. It is held by the first terminal of the capacitance C7.
  • the gate of the transistor Tr33 of the circuit CS1 [1] - to-source voltage is held, the first terminal of the transistor Tr33 - is between the second terminal is set to flow I 1 is always the current amount.
  • I 2 is set to always flow as the amount of current between the first terminal and the second terminal of the transistor Tr34.
  • NS That is, the amount I 1 of the current flowing out from the circuit CS [1] is set in the circuit CS [1], and the amount I 2 of the current flowing into the circuit CS [2] is set in the circuit CS [2]. Will be done.
  • the circuit RPC [1] to the circuit RPC [m] included in the circuit SCA are initialized by the operation between the time T10 and the time T12 described above.
  • the potential is output from the second terminal of the transistor Tr43 and the second terminal of the transistor Tr44 by the source follower circuit of the transistor Tr43 and the transistor Tr44 according to the potential of the node NS. That is, the potential corresponding to the reset potential is output from the second terminal of the transistor Tr43 and the second terminal of the transistor Tr44.
  • the potentials output from the second terminal of the transistor Tr43 and the second terminal of the transistor Tr44 are supplied to the wiring XL [1] to the wiring XL [m] between the time T01 and the time T09. It is preferable that the potential is substantially equal to the V RFP.
  • the wiring VRS, wiring VDE, wiring VSE, by adjusting the potential like gives wiring VBE, wiring XL [1] to be in line XL [m] to supply a substantially equal potential as V RFP Can be done.
  • each transistor Tr41 of the circuit RPC [1] to the circuit RPC [m] When each transistor Tr41 of the circuit RPC [1] to the circuit RPC [m] is turned on, a current corresponding to the information sensed by the circuit SNC flows between the first terminal and the second terminal of the transistor Tr41. As a result, each node NS of the circuit RPC [1] to the circuit RPC [m] is charged with an electric charge amount corresponding to the information.
  • the node NS can hold the amount of electric charge according to the information sensed by the circuit SNC.
  • the potential is output from the second terminal of the transistor Tr43 and the second terminal of the transistor Tr44 by the source follower circuit of the transistor Tr43 and the transistor Tr44 according to the potential of the node NS. That is, the potential corresponding to the information sensed by the circuit SNC is output from the second terminal of the transistor Tr43 and the second terminal of the transistor Tr44.
  • the switch SW5a included in the circuit SWT [1] to the circuit SWT [m] is turned off, and the switch SW5b included in the circuit SWT [1] to the circuit SWT [m] is turned on. It becomes.
  • the switch SW5a included in the circuit SWT [1] to the circuit SWT [m] is turned off, and the switch SW5b included in the circuit SWT [1] to the circuit SWT [m] is turned on.
  • Each of the XL [1] to the wiring XL [m] is in a non-conducting state with the circuit XLD and is in a conductive state with the circuit SCA. Therefore, a potential corresponding to the information acquired by the circuit SNC included in each of the circuit RPC [1] to the circuit RPC [m] is input to each of the wiring XL [1] to the wiring XL [m].
  • the potential input from the circuit RPC [1] to the wiring XL [1] is set to a potential V RFP + V X [1] higher than the ground potential, and the circuit RPC [2] is changed to the wiring XL [2].
  • the input potential is set to V RFP + V X [2] higher than the ground potential, and the potential input from the circuit RPC [m] to the wiring XL [m] is set to V RFP + V X [m] higher than the ground potential. High potential.
  • the potentials V X [1] to V X [m] are potentials corresponding to the second data.
  • the potential of the wiring XL [1] rises from the reference potential V RFP to V RFP + V X [1] , so that the memory cell AM [1] and the memory cell AMr [1] V RFP + V X [1] is applied to the second terminal of each capacitance C1 of 1].
  • the nodes N [1,1] and the node Nr [1] are respectively due to the capacitive coupling of the capacitance C1. Potential changes.
  • the increase in the potential of the gate of the transistor Tr12 is obtained by multiplying the potential change of the wiring XL [1] by the capacitive coupling coefficient determined by the configuration of the memory cell. It becomes a potential.
  • the capacitive coupling coefficient is calculated from the capacitance of the capacitance C1, the gate capacitance of the transistor Tr12, the parasitic capacitance, and the like.
  • the increase in the potential of the wiring XL [1] and the increase in the potential of the gate of the transistor Tr12 are described as the same value.
  • memory cells AM [1, 1], and the potential of the second terminal of each capacitor C1 of the memory cell AMR [1] is varied to V RFP + V X [1] from V RFP
  • the potentials of the nodes N [1,1] and the nodes Nr [1] rise by V X [1], respectively.
  • I AM [1,1 ] 3 I AM [1,1 ], 3 can be expressed by the following equation.
  • I AMr [1], 4 are as follows. It can be expressed by an expression.
  • V RFP potential of the second terminal of the capacitor C1 which is included in each of V RFP
  • V X [2] the potentials of the nodes N [2, 1] and the node Nr [2] rise by V X [2], respectively.
  • I AM [2,1 ] 3 I AM [2,1] 3
  • I AMr [2], 4 are as follows. It can be expressed by an expression.
  • V RFP potential of the second terminal of the capacitor C1 which is included in each of V RFP
  • V X [m] the potentials of the nodes N [m, 1] and the nodes Nr [m] increase by V X [m], respectively.
  • I AM [m, 1 ], 3 I AM [m, 1 ], 3 can be expressed by the following equation.
  • I AMr [m], 4 are as follows. It can be expressed by an expression.
  • the amount of current flowing between the first terminal and the second terminal of the transistor Tr32 [1] included in the circuit CM is the first amount of the transistor Tr31. It is almost equal to the amount of current flowing between the terminal and the second terminal.
  • the amount of current flowing between the first terminal and the second terminal of the transistor Tr31 is the sum of the currents flowing from the wiring BLr to the memory cells AMr [1] to the memory cells AMr [m].
  • the wiring BL is connected to the circuit IVTC.
  • the current from the circuit CMS and the memory cell array CA flows through the circuit CMS.
  • the current amount I 1 flows out from the circuit CS1 [1]
  • the current amount I 2 flows into the circuit CS2 [1]
  • the current amount I 2 flows between the source and drain of the transistor Tr32 [1] of the circuit CM.
  • the amount of current I 4 flows.
  • the sum of the amounts of current flowing through each of the memory cells AM [1,1] to the memory cells AM [m, 1] is I 3 .
  • the amount I S [1] is the current, described in the following equation by Kirchhoff's law can do.
  • the amount I S [1] from the wiring BL [1] current input to the circuit IVTC the potential corresponding to the first data V W [1,1] to V W [m, It is proportional to the sum of products of 1] and the potentials V X [1] to V X [m] according to the second data. That is, the sum of products of the first data and the second data can be expressed as the amount of current I S [1].
  • the operation performed by the semiconductor device according to one aspect of the present invention is not limited to the operation shown in the timing chart of FIG.
  • the operation of the semiconductor device according to one aspect of the present invention can be changed depending on the situation.
  • each of the circuit RPC [1] to the circuit RPC [m] included in the circuit SNC may operate to give a potential to the wiring XL [1] to the wiring XL [m].
  • the operation performed by the semiconductor device may be the operation of the timing chart shown in FIG.
  • the operation of the timing chart of FIG. 9 is different from the operation of the timing chart of FIG. 8 in that a low level potential is always input to the wiring SL5 and a high level potential is always input to the wiring SL5B. Therefore, the wiring XL [1] to the wiring XL [m] and the circuit XLD are always in a non-conducting state, and the wiring XL [1] to the wiring XL [m] and the circuit SCA are always in a conductive state.
  • a high level potential is input to the wiring RSL between the time T01 and the time T02. That is, the reset potential is supplied to the node NS of the circuit RPC [1] to the circuit RPC [m] included in the circuit SCA. Further, between the time T02 and the time T12, a low level potential is input to the wiring RSL, and the reset potential is held in the node NS of the circuit RPC [1] to the circuit RPC [m]. Further, between the time T01 and the time T12, the potential corresponding to the reset potential of the node NS from the second terminal of the transistor Tr43 and the second terminal of the transistor Tr44 by the source follower circuit of the transistor Tr43 and the transistor Tr44. Is output.
  • the potential corresponding to the reset potential of the node NS is output to the wiring XL [1] to the wiring XL [m].
  • the potential outputted to the wiring XL [1] to the wiring XL [m] have the same V RFP and the potential output from the circuit XLD in the timing chart of FIG.
  • a high level potential is input to the wiring TXL between the time T12 and the time T13. That is, the node NS of the circuit RPC [1] to the circuit RPC [m] included in the circuit SCA is charged with an amount of electric charge according to the information sensed by the circuit SNC. Further, after the time T13, a low level potential is input to the wiring TXL, and the charge amount is held in the node NS of the circuit RPC [1] to the circuit RPC [m].
  • the potential is generated from the second terminal of the transistor Tr43 and the second terminal of the transistor Tr44 according to the amount of electric charge held in the node NS by the source follower circuit of the transistor Tr43 and the transistor Tr44. It is output. Since a high level potential is given to the wiring SL5B and the switch SW5b is in the ON state, the potential according to the amount of electric charge held in the node NS is set to the wiring XL [1] to the wiring XL [m]. It is output.
  • the potential output to the wiring XL [1] is defined as V RFP + V X [1]
  • the potential output to the wiring XL [2] is defined as V RFP + V X [2].
  • the potential output to XL [m] is V RFP + V X [m] .
  • the operation performed by the semiconductor device according to one aspect of the present invention may be the operation of the timing chart shown in FIG. 10 instead of the operation of the timing chart shown in FIGS. 8 and 9.
  • the operation of the timing chart of FIG. 10 is different from the operation of the timing chart of FIG. 8 in that a high level potential is always input to the wiring SL5 and a low level potential is always input to the wiring SL5B. Therefore, the wiring XL [1] to the wiring XL [m] and the circuit XLD are always in a conductive state, and the wiring XL [1] to the wiring XL [m] and the circuit SCA are always in a non-conducting state.
  • the operation of the timing chart of FIG. 10 is similar to the operation of the timing charts of FIGS. 8 and 9 in that the potential is always supplied to each of the wiring XL [1] to the wiring XL [m] by the circuit XLD. It's different.
  • the potential VRFP is generated in each of the wiring XL [1] to the wiring XL [m] from the circuit XLD to the wiring XL [m] from before the time T01 to the time T14 via the circuit SWC. It is being supplied.
  • the wiring XL [1] is supplied with V RFP + V X [1] from the circuit XLD via the circuit SWC.
  • V RFP + V X [2] is supplied from the circuit XLD to the wiring XL [2] via the circuit SWC.
  • V RFP + V X [m] is supplied from the circuit XLD via the circuit SWC.
  • the circuit SWC selects a circuit for outputting the potential to be input to the wiring XL [1] to the wiring XL [m] from the circuit XLD or the circuit SWC. be able to. That is, in the semiconductor device of one aspect of the present invention, the information acquired from the sensor or the like provided in the circuit SWC is used as the second data, or the internal data held in the storage device or the like provided outside the arithmetic circuit or the like. Can be used as the second data, or can be selected to perform the calculation.
  • the operation of the time T03 to the time T08 is not performed without updating the first data written in the memory cell array CA.
  • the results output from the wiring NIL [1] to the wiring NIL [n] in each operation example can be compared. For example, as shown in FIG.
  • the voltage of each wiring in the operation example 2 of the arithmetic circuit (for example, the voltage given by the wiring VBE, the wiring VDE, the wiring VSE, and the wiring VRS, the wiring XL [1] to the wiring XL [n], respectively.
  • the setting of (input voltage, etc.) can be optimized, the signal amplitude (current amount, voltage, etc.) can be suppressed, and the inference can be performed in a short time.
  • the potential of the wiring XL [1] to the wiring XL [m] of the arithmetic circuit MAC1 changes in proportion to the time from the potential VRFP according to the data obtained by the photodiode PD. Therefore, the difference in output increases in proportion to the data acquisition time (between time T12 and time T13) by the photodiode PD. Therefore, if the relative difference of the output signals is generated to a sufficient extent for the determination of the inference, the inference can be terminated at that point, and the inference may be performed in a short time.
  • the transistor included in the arithmetic circuit MAC1 is an OS transistor or a Si transistor has been described, but one aspect of the present invention is not limited to this.
  • the transistors included in the arithmetic circuit MAC1 include, for example, a transistor having Ge or the like as an active layer, a transistor having a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, or SiGe as an active layer, and a carbon nanotube as an active layer.
  • a transistor made of silicon, a transistor using an organic semiconductor as an active layer, or the like can be used.
  • the arithmetic circuit MAC2 shown in FIG. 11 is different from the arithmetic circuit MAC1 in that the memory cell array CA has the memory cells AMb [1] to the memory cells AMb [n].
  • the memory cell AMb [1] is electrically connected to the wiring BL [1], the wiring WD [1], the wiring XLb, and the wiring WLb. Further, the memory cell AMb [n] is electrically connected to the wiring BL [n], the wiring WD [n], the wiring XLb, and the wiring WLb.
  • FIG. 12 shows a specific configuration example of the memory cells AMb [1] to the memory cells AMb [n]. Note that FIG. 12 shows the electrical connections to the memory cells AMb [1] to the memory cells AMb [n], so that the memory cells AM [1,1] to the memory cells AM [m, n] are shown. ], Memory cell AMr [1] to memory cell AMr [m], circuit WDD, circuit CMS, circuit IVTC, and circuit ACTV.
  • the memory cells AMb [1] to the memory cells AMb [n] are the memory cells AM [1,1] to the memory cells AM [m, n], and the memory cells AMr [1] to the memory cells AMr.
  • the configuration can be almost the same as that of [m]. Therefore, in the arithmetic circuit MAC2 of FIG. 12, each of the memory cell AMb [1] to the memory cell AMb [n] has a transistor Tr11, a transistor Tr12, and a capacitance C1.
  • the first terminal of the transistor Tr12 is electrically connected to the wiring VRA.
  • the electrical connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node Nb [1].
  • the electrical connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node Nb [n].
  • the wiring WLb is a wiring that supplies a selection signal from the circuit WLD to the memory cells AMb [1] to the memory cells AMb [n] when writing data to the memory cells AMb [1] to the memory cells AMb [n].
  • the wiring XLb functions as wiring for applying a constant potential to the second terminal of the capacitance C1 of the memory cells AMb [1] to the memory cell AMb [n], for example.
  • the constant potential is preferably a ground potential, a low level potential, a high level potential, or the like.
  • the wiring XLb may function as wiring for supplying an arbitrary potential from the circuit XLD.
  • the wiring VRAs of the memory cells AMb [1] to the memory cells AMb [n] are the memory cells AM [1,1] to the memory cells AM [m, n], and the memory cells AMr [1] to the memory cells AMr [n]. Similar to each wiring VR of [m], the low level potential, the ground potential, or the potential lower than the ground potential can be set.
  • the respective wiring VRAs of the memory cells AMb [1] to the memory cells AMb [n] may be wirings that give a high level potential in some cases. For example, when it is desired to pass a positive current from the memory cell AMb [1] to the wiring BL [1], the wiring VRA of the memory cell AMb [1] may be a wiring that gives a high level potential.
  • the transistor Tr12 of the memory cell AMb [1] to the memory cell AMb [n] is turned off between the time before the time T01 and the time T14.
  • the ground potential, the low level potential, or the potential given by the wiring VR is held in the nodes Nb [1] to the nodes Nb [n] so as to be in the state.
  • an arbitrary current is formed between the first terminal and the second terminal of each transistor Tr12 of the memory cell AMb [1] to the memory cell AMb [n].
  • V BIAS [1] to V BIAS [n] are held in each of the nodes Nb [1] to Nb [n] so that the amounts I BIAS [1] to I BIAS [n] flow.
  • IBIAS [1] is expressed by the following equation.
  • the amount of current I S [1] to flow through the circuit IVTC wiring OL [1] becomes as follows equation.
  • Equation (2.2) corresponds to an operation that further gives an arbitrary bias to the result of the product-sum operation. Details will be described in the fourth embodiment, but an operation that further gives an arbitrary bias to the result of the product-sum operation is used for an operation of a hierarchical neural network. Therefore, it can be said that the arithmetic circuit MAC2 is suitable for performing arithmetic on a hierarchical neural network.
  • the arithmetic circuit MAC3 shown in FIG. 13 is different from the arithmetic circuit MAC1 and the arithmetic circuit MAC2 in that the current related to the result of the product-sum calculation flows from the circuit CMS to the circuit IVTC and the circuit ACTV.
  • the circuit CMS is electrically connected to the circuit IVTC via the wiring BLO [1] to the wiring BLO [n].
  • the description of the arithmetic circuit MAC1 in FIG. 1 will be referred to.
  • FIG. 14 shows a specific configuration example of the circuit CMS. Note that FIG. 14 also shows the circuit IVTC in order to show the connection configuration with the circuit CMS.
  • the circuit CMS shown in FIG. 14 is the second terminal of the switch SW3 [1], the second terminal of the transistor Tr32 [1], and the circuit CS2 [1] in the circuit CMS of FIG. 3 described in the first embodiment.
  • the wiring BLO [1] is electrically connected to the second terminal of the transistor Tr34, the second terminal of the switch SW3 [n], the second terminal of the transistor Tr32 [n], and the transistor of the circuit CS2 [n].
  • the configuration is such that the wiring BLO [n] is electrically connected to the second terminal of the Tr34.
  • the circuit IVTC shown in FIG. 14 has almost the same configuration as the circuit IVTC of FIG. 5A, and the wiring BL [1] to the wiring BL [n] shown in FIG. 5A are respectively connected to the wiring BLO [1] to the wiring BLO [1]. n] is replaced with the configuration.
  • Each of the wiring BLO [1] to the wiring BLO [n] is electrically connected to the first terminal of each of the switch SW4 [1] to the switch SW4 included in the circuit IVTC of FIG. 5A.
  • the configurations of the circuit CMS and the circuit IVTC included in the arithmetic circuit MAC3 of FIG. 13 are not limited to the configurations shown in FIG.
  • the circuit CMS and the circuit IVTC included in the arithmetic circuit MAC3 of FIG. 13 may be a configuration example shown in FIG.
  • the circuit CMS shown in FIG. 15 has a configuration in which switches SW6 [1] to SW6 [n] are provided in the circuit CMS of FIG. 3 described in the first embodiment. Specifically, the first terminal of the switch SW6 [1] is electrically connected to the second terminal of the switch SW3 [1], the second terminal of the transistor Tr32 [1], and the second terminal of the transistor Tr34. It is connected. Further, the second terminal of the switch SW6 [1] is electrically connected to the wiring BLO [1]. Further, each control terminal of the switch SW6 [1] to the switch SW6 [n] is electrically connected to the wiring SL6.
  • each of the switch SW6 [1] to the switch SW6 [n] has a high level potential at the control terminal like the switch SW1, the switch SW2, and the switch SW3 [1] to the switch SW3 [n]. Is input, it is turned on, and when a low level potential is input, it is turned off.
  • the circuit IVTC shown in FIG. 15 has a configuration in which the switch SW4 [1] to the switch SW4 [n] is not provided in the circuit IVTC of FIG. 5A. Therefore, the wiring BLO [1] to the wiring BLO [n] are electrically connected to the inverting input terminals of the operational amplifiers OP [1] to OP [n] included in the circuit IVTC of FIG. There is.
  • circuit CMS of FIG. 15 is provided with switches SW6 [1] to SW6 [n] in place of the switches SW4 [1] to SW4 [n] included in the circuit IVTC of FIG. It is composed.
  • the switches SW3 [1] to SW3 Since the timing at which [n] and the switch SW6 [1] to the switch SW6 [n] are turned on or off is the same, the wiring SL3 and the wiring SL6 may be combined as one wiring.
  • FIG. 16A shows a specific circuit configuration example of the circuit LGC.
  • the data DT reference data and the second data
  • the circuit LGC can be configured as a logic circuit.
  • the circuit LGC shown in FIG. 16A includes a shift register SR, a latch circuit LTA [1] to a latch circuit LTA [m], a latch circuit LTD [1] to a latch circuit LTD [m], and a switch SW8 [1] to a switch. It has SW8 [m].
  • the shift register SR is electrically connected to the wiring SPL, the wiring SCL, and the wiring SEL [1] to the wiring SEL [m].
  • Wiring SEL [1] to wiring SEL [m] are electrically connected to the respective control terminals (sometimes called clock input terminal, enable signal input terminal, etc.) of the latch circuit LTA [1] to the latch circuit LTA [m].
  • the wiring LAT is electrically connected to each control terminal of the latch circuit LTD [1] to the latch circuit LTD [m].
  • each input terminal D of the latch circuit LTA [1] to the latch circuit LTA [m] is electrically connected to the wiring DAT, and each output terminal of the latch circuit LTA [1] to the latch circuit LTA [m] is electrically connected.
  • Q is electrically connected to each of the wiring DL [1] to the wiring DL [m].
  • Each input terminal D of the latch circuit LTD [1] to the latch circuit LTD [m] is electrically connected to the wiring DL [1] to the wiring DL [m], and is electrically connected to the latch circuit LTD [1] to the latch circuit LTD [m].
  • Each output terminal Q of [m] is electrically connected to each first terminal of the switch SW8 [1] to the switch SW8 [m].
  • the second terminals of the switches SW8 [1] to the switch SW8 [m] are electrically connected to the wiring LXS [1] to the wiring LXS [m], respectively, and the switches SW8 [1] to the switch SW8 [m] are connected to each other.
  • Each control terminal of is electrically connected to each of the wiring SL8 [1] to the wiring SL8 [m].
  • each of the switch SW8 [1] to the switch SW8 [m] has a high level potential at the control terminal like the switch SW1, the switch SW2, and the switch SW3 [1] to the switch SW3 [n]. Is input, it is turned on, and when a low level potential is input, it is turned off.
  • Each of the wiring SL8 [1] to the wiring SL8 [m] functions as wiring for switching between the conductive state and the non-conducting state of the switch SW8 [1] to the switch SW8 [m] as an example.
  • the wiring SPL functions as a wiring for transmitting a start pulse signal to the shift register SR as an example.
  • the wiring SCL functions as a wiring for transmitting a clock signal to the shift register SR as an example.
  • the wiring DAT functions as a wiring for transmitting data DT to the circuit LGC as an example.
  • Each of the wiring SEL [1] to the wiring SEL [m], the wiring DL [1] to the wiring DL [m], and the wiring DAT can be wiring for transmitting a digital signal. Therefore, each of the wiring SEL [1] to the wiring SEL [m], the wiring DL [1] to the wiring DL [m], and the wiring DAT can be bus wiring. Further, the wiring SL8 [1] to the wiring SL8 [m] can also be used as bus wiring.
  • the shift register SR has a function of sequentially outputting a high level potential to the wiring SEL [1] to the wiring SEL [m] according to the change of the potential input to the wiring SPL and the wiring SCL.
  • the shift register SR cannot output a high level potential to two or more of the wiring SEL [1] to the wiring SEL [m], and any one of the wiring SEL [1] to the wiring SEL [m]. Is outputting a high level potential, the remaining wires of the wiring SEL [1] to the wiring SEL [m] are assumed to output a low level potential.
  • the wiring SEL [1] Output high level potential.
  • the wiring SEL [1] has the low level potential. Is output, and the wiring SEL [2] outputs a high level potential.
  • the wiring SEL [1] and the wiring SEL [ 2] outputs a low level potential
  • wiring SEL [3] outputs a high level potential
  • the shift register SR sequentially outputs a high-level potential to one of the wiring SEL [1] to the wiring SEL [m]. It is possible to output a low level potential to wiring other than.
  • Each of the latch circuit LTA [1] to the latch circuit LTA [m] and the latch circuit LTD [1] to the latch circuit LTD [m] is enabled when a high level potential is input to the control terminal, for example. , Has a function of holding the data input to the input terminal D and outputting the data to the output terminal Q.
  • each of the latch circuit LTA [1] to the latch circuit LTA [m] and the latch circuit LTD [1] to the latch circuit LTD [m] is selected, for example, when a low level potential is input to the control terminal. It becomes a disabled state, does not hold the data input to the input terminal D, and does not output the data to the output terminal Q.
  • FIG. 17A is a timing chart showing an operation example of the circuit LGC.
  • the timing chart includes wiring SPL, wiring SCL, wiring SEL [1], wiring SEL [2], wiring SEL [m-1], wiring SEL [m], wiring SL8 [1] to wiring SL8 [m], and It shows the change of the potential in the wiring LAT, and shows the data input to the wiring DAT, the wiring LXS [1], the wiring LXS [2], the wiring LXS [m-1], and the wiring LXS [m].
  • the wiring SPL wiring SCL, wiring SEL [1], wiring SEL [2], wiring SEL [m], wiring SEL [m-1], wiring SL8 [1] to wiring SL8 [m], and wiring LAT.
  • High level potential is described as High
  • low level potential is described as Low.
  • the timing chart of FIG. 17A shows an operation example in which the circuit LGC outputs data DT to each of the wiring LXS [1] to the wiring LXS [m] at the same time between the time T31 and the time T40 and the time in the vicinity thereof. Is shown. As an example of this operation, for example, it is assumed that the operation is performed between the time T14 and the time T15 in the timing chart of FIG.
  • a low level potential is input to the wiring LAT and a low level potential is input to each of the wiring SL8 [1] to the wiring SL8 [m] at a time before the time T31. Further, it is assumed that the shift register SR outputs a low level potential to each of the wiring SEL [1] to the wiring SEL [m].
  • a high level potential is input to the wiring SPL as a start pulse signal. Further, a pulse voltage is input to the wiring SCL as a clock signal.
  • the shift register SR acquires a high level potential which is a start pulse signal input to the wiring SPL by inputting the rising edge of the pulse voltage of the clock signal.
  • Data DT [1] is input to the wiring DAT between the time T32 and the time T33. Further, a second pulse voltage is input to the wiring SCL as a clock signal.
  • the shift register SR outputs a high level potential to the wiring SEL [1] when the rising edge of the second pulse voltage of the clock signal is input.
  • the latch circuit LTD [1] since the latch circuit LTA [1] is in the enabled state, the data DT [1] input to the input terminal D is held and the data DT [1] is output to the output terminal Q.
  • the data DT [1] is input to the input terminal D of the latch circuit LTD [1].
  • the latch circuit LTD [1] since a low level potential is input to the control terminal of the latch circuit LTD [1], the latch circuit LTD [1] is the data DT input to the input terminal D of the latch circuit LTD [1]. It does not hold [1] and does not output the data DT [1] input to the output terminal Q of the latch circuit LTD [1].
  • Data DT [2] is input to the wiring DAT between the time T33 and the time T34. Further, a third pulse voltage is input to the wiring SCL as a clock signal.
  • the shift register SR outputs a low level potential to the wiring SEL [1] and outputs a high level potential to the wiring SEL [2] when the rising edge of the pulse voltage of the clock signal is input for the third time.
  • the latch circuit LTA [1] since the latch circuit LTA [1] is disabled, the data DT [2] input to the input terminal D of the latch circuit LTA [1] is not held. Further, the latch circuit LTA [1] continues to hold the data DT [1] from before the time T33, and outputs the data DT [1] from the output terminal Q.
  • the latch circuit LTA [2] since the latch circuit LTA [2] is in the enabled state, the data DT [2] input to the input terminal D is held, and the data DT [2] is output to the output terminal Q.
  • the data DT [2] is input to the input terminal D of the latch circuit LTD [2].
  • the latch circuit LTD [2] since a low level potential is input to the control terminal of the latch circuit LTD [2], the latch circuit LTD [2] is the data DT input to the input terminal D of the latch circuit LTD [2]. [2] is not held, and the data DT [2] input to the output terminal Q of the latch circuit LTD [2] is not output.
  • the data DT [3] to DT [m-2] are sequentially input to the wiring DAT, and the wiring SEL [3] to the wiring SEL [m-2] are sequentially input by the shift register SR. High level potentials are sequentially input to.
  • the data DT [3] to the data DT [m-2] are held in the latch LTA [3] to the latch circuit LTA [m-2], respectively.
  • the data DT [3] to the data DT [m-2] are output from the respective output terminals Q of the latch LTA [3] to the latch circuit LTA [m-2].
  • Data DT [m-1] is input to the wiring DAT between the time T35 and the time T36. Further, the m-th pulse voltage is input to the wiring SCL as a clock signal.
  • the shift register SR outputs a low level potential to the wiring SEL [m-2] and outputs a high level potential to the wiring SEL [m-1] when the rising edge of the mth pulse voltage of the clock signal is input. do.
  • the latch circuit LTA [m-2] since the latch circuit LTA [m-2] is disabled, the data DT [m-1] input to the input terminal D of the latch circuit LTA [m-2] is not held. Further, the latch circuit LTA [m-2] continues to hold the data DT [m-2] from before the time T35, and outputs the data DT [m-2] from the output terminal Q.
  • the latch circuit LTA [m-1] since the latch circuit LTA [m-1] is in the enabled state, the data DT [m-1] input to the input terminal D is held and the data DT [m-1] is output to the output terminal Q. .. The data DT [m-1] is input to the input terminal D of the latch circuit LTD [m-1]. At this time, since a low level potential is input to the control terminal of the latch circuit LTD [m-1], the latch circuit LTD [m-1] is the input terminal D of the latch circuit LTD [m-1]. The data DT [m-1] input to is not retained, and the data DT [m-1] input to the output terminal Q of the latch circuit LTD [m-1] is not output.
  • Data DT [m] is input to the wiring DAT between the time T36 and the time T37. Further, the m + 1th pulse voltage is input to the wiring SCL as a clock signal.
  • the shift register SR outputs a low level potential to the wiring SEL [m-1] and outputs a high level potential to the wiring SEL [m] when the rising edge of the m + 1th pulse voltage of the clock signal is input.
  • the latch circuit LTA [m-1] since the latch circuit LTA [m-1] is disabled, the data DT [m] input to the input terminal D of the latch circuit LTA [m-1] is not held. Further, the latch circuit LTA [m-1] continues to hold the data DT [m-1] from before the time T36, and outputs the data DT [m-1] from the output terminal Q.
  • the latch circuit LTD [m] since the latch circuit LTA [m] is in the enabled state, the data DT [m] input to the input terminal D is held and the data DT [m] is output to the output terminal Q.
  • the data DT [m] is input to the input terminal D of the latch circuit LTD [m].
  • the latch circuit LTD [m] since a low level potential is input to the control terminal of the latch circuit LTD [m], the latch circuit LTD [m] is the data DT input to the input terminal D of the latch circuit LTD [m]. It does not hold [m] and does not output the data DT [m] input to the output terminal Q of the latch circuit LTD [m].
  • a high level potential is input to the wiring LAT between the time T38 and the time T39.
  • a high level potential is input to the respective control terminals of the latch circuit LTD [1] to the latch circuit LTD [m], so that each of the latch circuit LTD [1] to the latch circuit LTD [m] is in the enabled state. It becomes. Therefore, the latch circuit LTD [1] to the latch circuit LTD [m] hold the data DT [1] to the data DT [m] input to the respective input terminals D, and from the respective output terminals Q.
  • the data DT [1] to the data DT [m] are output.
  • a high level potential is input to the wiring SL8 [1] to the wiring SL8 [m] between the time T39 and the time T40.
  • the switches SW8 [1] to SW8 [m] are turned on, and the output terminals Q and the wiring LXS [1] to the wiring LXS [m] of the latch circuit LTD [1] to the latch circuit LTD [m] are turned on. It becomes a conductive state between and. Therefore, the circuit LGC can simultaneously output data DT [1] to data DT [m] from each of the wiring LXS [1] to the wiring LXS [m].
  • the circuit LGC performs the operation of the timing chart shown in FIG. 17A to simultaneously wire the data DT [1] to the data DT [m] sequentially input to the circuit LGC in parallel to the wiring LXS [1] to the wiring LXS. It can be output to [m].
  • the circuit LGC shows the wiring LXS [1] to the wiring.
  • the data DT may be sequentially output to each of the LXS [m].
  • the timing chart of FIG. 17B shows an operation example in which the circuit LGC sequentially outputs data DT to each of the wiring LXS [1] and the wiring LXS [m].
  • the operation before the time T39 in the timing chart of FIG. 17B it is assumed that the operation example from before the time T31 to the time T39 in the timing chart of FIG. 17A is performed.
  • the timing chart of FIG. 17B shows changes in potentials in wiring SL8 [1], wiring SL8 [2], wiring SL8 [m-1], and wiring SL8 [m], and wiring LXS [1], wiring LXS [ 2], the wiring LXS [m-1], and the data input to the wiring LXS [m] are shown.
  • the high level potential is described as High and the low level potential is described as Low. There is.
  • a high level potential is input to the wiring SL8 [1] between the time T39 and the time T40.
  • the switch SW8 [1] is turned on, and the output terminal Q of the latch circuit LTD [1] and the wiring LXS [1] are in a conductive state. Therefore, the output of the latch circuit LTD to the wiring LXS [1] is output.
  • the data DT [1] output from the terminal Q is transmitted.
  • the output terminal Q of the latch circuit LTD [m-1] and the wiring LXS [m-1] are in a conductive state, the data is output to the wiring LXS [m-1] from the output terminal Q of the latch circuit LTD.
  • the data DT [m-1] is transmitted.
  • the circuit LGC operates until time T39 in the timing chart shown in FIG. 17A, and then performs the operation of the timing chart shown in FIG. 17B, so that the data DT [1] to sequentially input to the circuit LGC are performed.
  • the data DT [m] can be sequentially output to the wiring LXS [1] to the wiring LXS [m].
  • the wiring SL8 [1] to the wiring SL8 [m] are sequentially turned on, and the data DT [1] to the data DT [m] are wired LXS [1]. ] To Wiring LXS [m], but the switch to be turned on is selected from Wiring SL8 [1] to Wiring SL8 [m], and Wiring LXS [1] to Wiring LXS [m].
  • the operation may be an operation of outputting the data DT to the wiring selected from.
  • the circuit LGC of FIG. 6 provided in the semiconductor device of one aspect of the present invention is not the circuit LGC shown in FIG. 16A, but the circuit configuration of the circuit LGC of FIG. 16A may be changed depending on the situation.
  • the circuit LGC of FIG. 16A has a buffer circuit between each of the switches SW8 [1] to SW8 [m] shown in FIG. 16A and each of the wiring LXS [1] to the wiring LXS [m]. It may be provided.
  • the circuit LGC shown in FIG. 16B has a buffer circuit BF [1] to a buffer circuit BF between each of the switches SW8 [1] to SW8 [m] and each of the wiring LXS [1] to the wiring LXS [m]. The configuration is provided with [m].
  • the electric signal (potential) output from the circuit LGC to the wiring LXS [1] to the wiring LXS [m]. Can be stabilized.
  • a hierarchical neural network has one input layer, one or more intermediate layers (hidden layers), and one output layer, and is composed of a total of three or more layers.
  • the hierarchical neural network 100 shown in FIG. 18A shows an example thereof, and the neural network 100 has a first layer to an R layer (R here can be an integer of 4 or more). ing.
  • R can be an integer of 4 or more
  • the first layer corresponds to the input layer
  • the R layer corresponds to the output layer
  • the other layers correspond to the intermediate layer.
  • FIG. 18A shows excerpts of the (k-1) th layer and the kth layer (k here is an integer of 3 or more and R-1 or less) as the intermediate layer.
  • Each layer of the neural network 100 has one or more neurons.
  • layer 1 has neurons N 1 (1) to neuron N p (1) (where p is an integer greater than or equal to 1), and layer (k-1) is neuron N 1. (K-1) to neuron N m (k-1) (m here is an integer of 1 or more), and the k-th layer has neurons N 1 (k) to neurons N n (k) ( Here, n is an integer of 1 or more), and the R layer has neurons N 1 (R) to neurons N q (R) (q here is an integer of 1 or more). ..
  • the k-th layer neuron N j (k) (where j is an integer greater than or equal to 1 and less than or equal to n) is excerpted and illustrated.
  • 18B is a neuron N j of the k-th layer (k), shows the signal which is input to the neuron N j (k), a signal output from the neuron N j (k), the.
  • the degree of signal transmission of signals input from neurons in the previous layer to neurons in the next layer is determined by the strength of synaptic connections (hereinafter referred to as weighting factors) that connect these neurons.
  • weighting factors the strength of synaptic connections that connect these neurons.
  • the signal output from the neurons in the previous layer is multiplied by the corresponding weighting factor and input to the neurons in the next layer.
  • the signal input to the k-th layer neuron Nj (k) can be expressed by Eq. (4.1).
  • the result of the sum of products may be biased as a bias.
  • the bias is b
  • the equation (4.2) can be rewritten as the following equation.
  • the neuron N j (k) produces an output signal z j (k) in response to u j (k).
  • Neuron N j output signal z j from (k) (k) defined by the following equation.
  • the function f (u j (k) ) is an activation function in a hierarchical neural network, and a step function, a linear ramp function, a sigmoid function, or the like can be used.
  • the activation function may be the same or different in all neurons.
  • the activation function of neurons may be the same or different in each layer.
  • the signal output by the neurons in each layer, the weighting coefficient w, or the bias b may be an analog value or a digital value.
  • the digital value may be, for example, a binary value or a ternary value. A value with a larger number of bits may be used.
  • an analog value for example, a linear ramp function, a sigmoid function, or the like may be used as the activation function.
  • binary digital values for example, a step function with an output of -1 or 1 or 0 or 1 may be used.
  • the signal output by the neurons in each layer may have three or more values.
  • the activation function has three or more values, for example, a step function in which the output is -1, 0, or 1, or 0, 1, or.
  • a step function or the like set to 2 may be used.
  • a step function of -2, -1, 0, 1, or 2 may be used.
  • the neural network 100 When the input signal is input to the first layer (input layer), the neural network 100 is sequentially input from the front layer in each layer from the first layer (input layer) to the last layer (output layer). Based on the signal, an output signal is generated using Eqs. (4.1), Eq. (4.2) (or Eq. (4.3)), and Eq. (4.4), and the output signal is used as the next layer. Perform the operation to output to. The signal output from the last layer (output layer) corresponds to the result calculated by the neural network 100.
  • the operations performed on the first layer (input layer), the hidden layer, and the last layer (output layer) of the neural network 100 include the arithmetic circuits MAC1 to the arithmetic circuits MAC3 described in the first and second embodiments. It can be done by using.
  • the arithmetic circuit MAC2 described in the second embodiment may be used.
  • the bias b of the equation (4.3) corresponds to the IBIAS [1] of the equations (2.1) and (2.2).
  • the circuit XLD or the circuit SCA of the arithmetic circuit MAC1 to the arithmetic circuit MAC3 described in the first embodiment and the second embodiment can be applied as an input layer described in the present embodiment as an example.
  • the second layer contains neurons N 1 (2) to neurons N r (2) (r is an integer of 1 or more), and is included in the first layer.
  • the memory cell array CA included in the arithmetic circuits MAC1 to MAC3 has a configuration in which the memory cells AM are arranged in a matrix of p rows and r columns.
  • the neurons N s [1] (1) in the first layer (input layer) (s [1] is an integer of 1 or more and p or less) transmit the received signal z s [1] (1) to the second layer (1). Output to all neurons in the hidden layer).
  • Signal z s [1] a (1) by a potential output from the circuit XLD, or circuit SCA (second data), a first layer output from the (input layer) signal z s [1] ( 1) is connected to the memory cells AM [s [1], 1] to the memory cells AM [s [1], r] and the memory cells AMr included in the memory cell array CA via the wiring XL [s [1]]. It can be input in [s [1]].
  • each memory cell AM in the s [2] column of the memory cell array CA (s [2] is an integer of 1 or more and r or less) has a weighting coefficient w s [1] (1) s [2]. Since (2) is stored as the first data, the signal z s [1] (1) and the weighting coefficient w s [1 ] in the neurons N s [2] (2) of the second layer (hidden layer) ] (1) s [2] The sum of products with (2) can be calculated. Specifically, the current I S that flows through the circuit IVTC [s [2]] from the signal z s [1] (1) and the weighting coefficient w s [1] (1) s [2] and (2) The sum of products can be calculated.
  • the value of the activation function is obtained from the output signal z s [2] ( 2) of the second layer neurons N s [2] (2). As 2) , it can be output from the wiring NIL [s [2]].
  • the arithmetic circuit MAC1 to the arithmetic circuit MAC3 described in the first embodiment and the second embodiment can be applied as the above-mentioned hidden layer.
  • the memory cell array CA included in the arithmetic circuits MAC1 to MAC3 has a configuration in which the memory cells AM are arranged in a matrix of m rows and n columns.
  • the neuron N i (k-1) in the layer (k-1) outputs a signal z i (k-1) to the neurons N 1 (k) to N n (k) in the k layer.
  • a signal z i (k-1) by a potential output from the circuit XLD (second data), the first (k-1) output from the layer a signal z i (k-1), wiring XL It can be input to the memory cells AM [i, 1] to the memory cells AM [i, n] and the memory cells AMr [i] included in the memory cell array CA via [i].
  • each memory cell AM of j-th column of the memory cell array CA by weight coefficients w i (k-1) j (k) is stored as the first data, the k-th layer neuron N j ( in k), it can be calculated product sum of the signals z i (k-1) and the weight coefficient w i (k-1) j (k). Specifically, it is possible to obtain a product sum of the current flowing through the circuit IVTC I S [j] from the signal z i (k-1) and the weight coefficient w i (k-1) j (k).
  • the value of the activation function is set as the output signal z j (k) of the neuron N j (k) in the k-th layer, and the wiring NIL. It can be output from [j].
  • the arithmetic circuit MAC1 to the arithmetic circuit MAC3 described in the first embodiment and the second embodiment can be applied as the output layer described above.
  • the layer (R-1) contains neurons N 1 (R-1) to neurons N v (R-1) (v is an integer of 1 or more).
  • the memory cell array CA included in the arithmetic circuits MAC1 to MAC3 has a configuration in which the memory cells AM are arranged in a matrix of v rows and q columns.
  • the neurons N s [R-1] (R-1) in the first layer (R-1) are signal z s [R-1] ( R-1) is output to neurons N 1 (R) to N q (R ) in the R layer.
  • Signal z s [R-1] and (R-1) by a potential output from the circuit XLD (second data), second (R-1) outputted from the layer signal z s [R-1 ] (R-1) via the wiring XL [s [R-1]] to the memory cells AM [s [R-1], 1] to the memory cells AM [s [R-1]] included in the memory cell array CA. It can be input to 1], n], and the memory cell AMr [s [R-1]].
  • each memory cell AM in the s [R] column of the memory cell array CA (s [R] is an integer of 1 or more and q or less) has a weighting coefficient w s [R-1] (R-1). Since s [R] (R) is stored as the first data, the signal z s [R-1] (R-1) and the weighting coefficient in the neurons N s [R] (R) of the R layer w s [R-1] (R-1) The sum of products with s [R] (R) can be calculated.
  • the sum of products with (R) can be obtained.
  • the value of the activation function is obtained from the output signal z s [R] ( R) of the neurons N s [R] (R) in the R layer. As R) , it can be output from the wiring NIL [s [R]].
  • the number of rows in the memory cell AM is the number of neurons in the front layer. In other words, the number of rows in the memory cell AM corresponds to the number of output signals of the neurons in the previous layer that are input to one neuron in the next layer. Further, in the arithmetic circuit described in the present embodiment, the number of columns of the memory cell AM is the number of neurons in the next layer. In other words, the number of columns in the memory cell AM corresponds to the number of output signals output from the neurons in the next layer.
  • the number of rows and columns of the memory cell array of the arithmetic circuit is determined by the number of neurons in each of the previous layer and the next layer, the number of rows and columns of the memory cell array is determined according to the neural network to be constructed. And design it.
  • the arithmetic circuit MAC1 when applied as a hidden layer described above, the weight coefficient w i of the (k-1) j (k ) as the first data, corresponding to the first data potential the by sequentially stored in the memory cells AM in the same column, the first neuron N i of (k-1) layer (k-1) output signal from the z i (k-1) as the second data, the second data depending potential circuit XLD, or by supplying the circuit SCA for each row wiring XL, signals from the current amount I S that flows through the circuit IVTC z i (k-1) and the weight coefficient w i (k- 1) The value of the sum of products with j (k) is obtained, and the value of the activation function corresponding to the value can be calculated by the circuit ACTV.
  • the circuit ACTV is configured to output the potential according to the value of the activation function, and the output signal z j (k) of the neuron N j (k) in the k-th layer is input to another arithmetic circuit MAC1.
  • the neurons N s [k + 1] (k + 1) s [k + 1] output from the neurons in the (k + 1) layer by the other arithmetic circuit MAC1 are 1 or more, and the number of all neurons in the k + 1 layer.
  • the output signal z s [k + 1] (k + 1) of (the following integers) can be calculated.
  • the above-mentioned calculation can be performed by using the calculation circuit MAC4 shown in FIG.
  • the arithmetic circuit MAC4 of FIG. 19 has a configuration in which the arithmetic circuit MAC1-1 having the same configuration as the arithmetic circuit MAC1 of FIG. 1 and the arithmetic circuit MAC1 of FIG. 1 are not provided with the circuit XLD, the circuit SCA, and the circuit SWC. It has an arithmetic circuit MAC1-2.
  • the memory cell array CA of the arithmetic circuit MAC1-1 has m ⁇ n memory cells AM and m memory cells AMr arranged in a matrix, and the memory cell array CA of the arithmetic circuit MAC1-2 has n.
  • ⁇ t (t is an integer of 1 or more and is the number of all neurons in the (k + 1) layer) memory cells AM and n memory cells AMr are arranged in a matrix. Further, each of the wiring NIL [1] to the wiring NIL [n] of the arithmetic circuit MAC1-1 is electrically connected to the wiring XL [1] to the wiring XL [n] of the arithmetic circuit MAC1-2.
  • the weight coefficient between the neurons of the (k-1) layer and the neurons of the kth layer is used as the first data
  • the memory cell AM [1,1] of the memory cell array CA is used as the first data.
  • the weight coefficient between the neurons of the k-th layer and the neurons of the (k + 1) layer is used as the first data, and the memory cell AM [1,1] of the memory cell array CA.
  • the second (k + 1) is obtained from each of the wiring BL [1] to BL [t] via each of the wiring NIL [1] to the wiring NIL [t].
  • the output signals z 1 (k + 1) to z t (k + 1) of the layer neurons N 1 (k + 1) to n t (k + 1) can be output.
  • the arithmetic circuit MAC1 to the arithmetic circuit MAC3 can determine the number of rows and the number of columns of the memory cell array CA according to the scale of the hierarchical neural network. Further, by using at least one of the arithmetic circuit MAC1 and the arithmetic circuit MAC3 and connecting them as shown in FIG. 19, it is possible to perform an operation according to the number of layers of the hierarchical neural network.
  • FIG. 20 is a cross-sectional view of any one of the arithmetic circuit MAC1 and the arithmetic circuit MAC4 described in the above embodiment, showing a configuration in which a photoelectric conversion element is applied as a photodiode to the circuit SNC. ..
  • the semiconductor device shown in FIG. 20 includes a transistor 300, a transistor 500, a capacitance element 600, and a photoelectric conversion element 700.
  • 22A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 22B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 22C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region.
  • the transistor 500 has a characteristic that the off-current is small and the field effect mobility does not change even at a high temperature.
  • a semiconductor device for example, a transistor included in the arithmetic circuit MAC1 to the arithmetic circuit MAC4 described in the above embodiment, it is possible to realize a semiconductor device whose operating ability does not deteriorate even at a high temperature.
  • the transistor 500 to the transistor Tr11 by utilizing the characteristic that the off-current is small, the potential written in the memory cell AM, the memory cell AMr, or the like can be held for a long time.
  • the potential written in the node NS of the circuit RPC can be held for a long time.
  • the potential written in the first terminal of the capacitance C6 can be held for a long time.
  • the potential written in the first terminal of the capacitance C7 can be held for a long time.
  • the transistor 500 is provided above the transistor 300, for example, and the capacitive element 600 is provided above the transistor 300 and the transistor 500, for example.
  • the capacitance element 600 can be a capacitance included in the arithmetic circuit MAC1 to the arithmetic circuit MAC4 or the like described in the above embodiment. Depending on the circuit configuration, the capacitive element 600 shown in FIG. 20 may not necessarily be provided.
  • the photoelectric conversion element 700 is provided above the capacitance element 600, for example.
  • the transistor 300 is provided on the substrate 311 and has a semiconductor region 313 composed of a conductor 316, an insulator 315, and a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. ..
  • the transistor 300 can be applied to, for example, a transistor included in the arithmetic circuit MAC1 to the arithmetic circuit MAC4 described in the above embodiment.
  • the transistor 300 can be a transistor included in the operational amplifier OP [1] to the operational amplifier OP [n] included in the circuit IVTC of FIG. 5A or FIG. 5B.
  • the transistor 300 can be a transistor Tr31, a transistor Tr32 [1] to a transistor Tr32 [n], a transistor Tr33, a transistor Tr34, a transistor Tr35, or a transistor Tr36 [1] to a transistor Tr36 [n].
  • FIG. 20 shows a configuration in which the gate of the transistor 300 is electrically connected to one of the source and drain of the transistor 500 via a pair of electrodes of the capacitive element 600.
  • one of the source and drain of the transistor 300 may be electrically connected to one of the source and drain of the transistor 500 via a pair of electrodes of the capacitive element 600.
  • one of the source and drain of the transistor 300 may be electrically connected to the gate of the transistor 500 via a pair of electrodes of the capacitive element 600, and each terminal of the transistor 300 may be connected.
  • a configuration may be configured in which the terminals of the transistor 500 and the terminals of the capacitive element 600 are not electrically connected to each other.
  • a semiconductor substrate for example, a single crystal substrate or a silicon substrate
  • the substrate 311 it is preferable to use a semiconductor substrate (for example, a single crystal substrate or a silicon substrate) as the substrate 311.
  • the transistor 300 is covered with the conductor 316 on the upper surface of the semiconductor region 313 and the side surface in the channel width direction via the insulator 315.
  • the on-characteristics of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), GaN (gallium nitride), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • an element that imparts n-type conductivity such as arsenic and phosphorus, or a p-type conductivity such as boron is imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 shown in FIG. 20 is an example, and the transistor 300 is not limited to its structure, and an appropriate transistor may be used according to the circuit configuration, driving method, and the like.
  • the transistor 300 may be configured in the same manner as the transistor 500 using an oxide semiconductor, as shown in FIG. The details of the transistor 500 will be described later.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxide nitride, aluminum nitride, aluminum nitride and the like can be used. Just do it.
  • silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride as its composition means a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 300 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the transistor 500 is provided from the substrate 311 or the transistor 300.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitance element 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in this order.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or wiring.
  • the conductor 366 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 360 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 364 and the conductor 366 (not shown).
  • the semiconductor device according to the present embodiment is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be one or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be three or more. Further, the number of wiring layers similar to the wiring layer including the conductor 366 may be two or more.
  • Insulator 510, insulator 512, insulator 514, and insulator 516 are laminated in this order on the insulator 364.
  • insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen, hydrogen and the like.
  • a film having a barrier property such that hydrogen, impurities, etc. do not diffuse from the region where the substrate 311 or the transistor 300 is provided to the region where the transistor 500 is provided is used. Is preferable. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are embedded with a conductor 518, a conductor (for example, a conductor 503) constituting the transistor 500, and the like.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitance element 600 or the transistor 300.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, and an insulator arranged on the insulator 516 and the insulator 503.
  • 520 insulator 522 placed on insulator 520
  • insulator 524 placed on insulator 522
  • oxide 530a placed on insulator 524
  • oxide 530a placed on oxide 530a
  • the oxide 530b arranged on the oxide 530b, the conductor 542a and the conductor 542b arranged apart from each other on the oxide 530b, and the conductor 542a and the conductor 542b arranged on the conductor 542a and the conductor 542b.
  • the oxide 530c arranged on the bottom surface and the side surface of the opening, the insulator 550 arranged on the forming surface of the oxide 530c, and the forming surface of the insulator 550. It has an arranged conductor 560 and. In this specification and the like, the conductor 542a and the conductor 542b are collectively referred to as the conductor 542.
  • the insulator 544 is arranged between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550, a conductor 560b provided so as to be embedded inside the conductor 560a, and the conductor 560b. It is preferable to have.
  • the insulator 574 is arranged on the insulator 580, the conductor 560, and the insulator 550.
  • oxide 530a, oxide 530b, and oxide 530c may be collectively referred to as oxide 530.
  • the transistor 500 shows a configuration in which three layers of oxide 530a, oxide 530b, and oxide 530c are laminated in a region where a channel is formed and in the vicinity thereof.
  • One aspect of the present invention is this. It is not limited to.
  • a single layer of oxide 530b, a two-layer structure of oxide 530b and oxide 530a, a two-layer structure of oxide 530b and oxide 530c, or a laminated structure of four or more layers may be provided.
  • the conductor 560 is shown as a two-layer laminated structure, but one aspect of the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 20, 22A, and 22B is an example, and the transistor 500 is not limited to the structure thereof, and an appropriate transistor may be used depending on the circuit configuration, driving method, and the like.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a and the conductor 542b is self-aligned with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductor 560 can be formed without providing the alignment margin, the occupied area of the transistor 500 can be reduced. As a result, the semiconductor device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region that overlaps with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and a high frequency characteristic can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel forming region formed in the oxide 530. Can be done.
  • the structure of the transistor that electrically surrounds the channel formation region by the electric fields of the first gate electrode and the second gate electrode is referred to as a surroundd channel (S-channel) structure.
  • the conductor 503 has the same configuration as the conductor 518, and the conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and the conductor 503b is further formed inside.
  • the transistor 500 shows a configuration in which the conductor 503a and the conductor 503b are laminated, one aspect of the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure having three or more layers.
  • a conductive material for the conductor 503a which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one oxygen atom, oxygen molecule, etc.
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the above impurities or the above oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 503b from being oxidized and the conductivity from being lowered.
  • the conductor 503 also functions as a wiring
  • the conductor 503a does not necessarily have to be provided.
  • the conductor 503b is shown as a single layer, it may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than oxygen satisfying the stoichiometric composition. That is, it is preferable that the insulator 524 is formed with an excess oxygen region. By providing such an insulator containing excess oxygen in contact with the oxide 530, oxygen deficiency in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • the insulator having an excess oxygen region it is preferable to use an oxide material in which a part of oxygen is desorbed by heating.
  • Oxides that desorb oxygen by heating are those in which the amount of oxygen desorbed in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desolation Spectroscopy) analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other to perform one or more of heat treatment, microwave treatment, or RF treatment.
  • heat treatment microwave treatment, or RF treatment.
  • water or hydrogen in the oxide 530 can be removed.
  • reactions occur which bonds VoH is disconnected, when other words happening reaction of "V O H ⁇ V O + H", can be dehydrogenated.
  • the hydrogen generated as oxygen combines with H 2 O, it may be removed from the oxide 530 or oxide 530 near the insulator.
  • a part of hydrogen may be diffused or captured (also referred to as gettering) in the conductor 542a and the conductor 542b.
  • the microwave processing for example, it is preferable to use an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma for example, by using a gas containing oxygen and using a high-density plasma, high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the pressure may be 133 Pa or more, preferably 200 Pa or more, and more preferably 400 Pa or more.
  • oxygen and argon are used as the gas to be introduced into the apparatus for performing microwave treatment, and the oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more and 30. It is better to do it at% or less.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 450 ° C. or lower, more preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 530 to reduce oxygen deficiency (VO ).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to supplement the desorbed oxygen after heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of the oxidizing gas, and then the heat treatment may be continuously performed in an atmosphere of nitrogen gas or an inert gas.
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atom, oxygen molecule, etc.
  • the oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, it is possible to prevent the conductor 503 from reacting with oxygen contained in the insulator 524, the oxide 530 and the like.
  • the insulator 522 may be, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTIO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba, Sr) TiO 3 (BST) in a single layer or in a laminated state. As transistors become finer and more integrated, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba, Sr) TiO 3 (BST)
  • an insulator containing oxides of one or both of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the above oxygen is difficult to permeate).
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 522 is a layer that suppresses the release of oxygen from the oxide 530 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Functions as.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon nitride nitride are suitable because they are thermally stable.
  • an insulator made of high-k material and silicon oxide or silicon oxide nitride an insulator 520 having a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • the insulator 520, the insulator 522, and the insulator 524 are shown as the second gate insulating film having a three-layer laminated structure, but the second one.
  • the gate insulating film may have a single layer, two layers, or a laminated structure of four or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • oxide 530 a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel forming region.
  • oxide 530 In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium).
  • Hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • the In-M-Zn oxide that can be applied as the oxide 530 is preferably CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) and CAC-OS (Cloud-Aligned Compound Oxide Semiconductor).
  • CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • CAC-OS Cloud-Aligned Compound Oxide Semiconductor
  • In—Ga oxide, In—Zn oxide, In oxide and the like may be used as the oxide 530.
  • a metal oxide having a low carrier concentration for the transistor 500 it is preferable to use a metal oxide having a low carrier concentration for the transistor 500.
  • the impurity concentration in the metal oxide may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the metal oxide include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the metal oxide.
  • oxygen vacancies and hydrogen combine to form a V O H.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using a metal oxide containing a large amount of hydrogen tends to have a normally-on characteristic.
  • the metal oxide since hydrogen in the metal oxide is easily moved by stress such as heat and electric field, if the metal oxide contains a large amount of hydrogen, the reliability of the transistor may be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the impurities such as hydrogen (dehydration, may be described as dehydrogenation.) It is important to supply oxygen to the metal oxide to compensate for the oxygen deficiency (sometimes referred to as dehydrogenation treatment).
  • the metal oxide impurities is sufficiently reduced such V O H By using the channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • a defect containing hydrogen in an oxygen deficiency can function as a donor of a metal oxide.
  • the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the metal oxide, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the metal oxide is a semiconductor having a high band gap and is intrinsic (also referred to as type I) or substantially intrinsic, and has a channel forming region.
  • the carrier concentration of the metal oxide is preferably less than 1 ⁇ 10 18 cm -3 , more preferably less than 1 ⁇ 10 17 cm -3 , and further preferably less than 1 ⁇ 10 16 cm -3. It is preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the oxygen in the oxide 530 diffuses to the conductor 542a and the conductor 542b due to the contact between the conductor 542a and the conductor 542b and the oxide 530, and the conductor The 542a and the conductor 542b may be oxidized. It is highly probable that the conductivity of the conductor 542a and the conductor 542b will decrease due to the oxidation of the conductor 542a and the conductor 542b.
  • the diffusion of oxygen in the oxide 530 to the conductor 542a and the conductor 542b can be rephrased as the conductor 542a and the conductor 542b absorbing the oxygen in the oxide 530.
  • the three-layer structure of the conductor 542a or the conductor 542b, the different layer, and the oxide 530b can be regarded as a three-layer structure composed of a metal-insulator-semiconductor, and MIS (Metal-Insulator-). It may be referred to as a Semiconductor) structure, or it may be referred to as a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 542a and the conductor 542b and the oxide 530b.
  • the different layer is formed between the conductor 542a and the conductor 542b and the oxide 530c. May be formed in.
  • the metal oxide that functions as a channel forming region in the oxide 530 it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • the oxide 530 can suppress the diffusion of impurities into the oxide 530b from the structure formed below the oxide 530a. Further, by having the oxide 530c on the oxide 530b, it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed above the oxide 530c.
  • the oxide 530 preferably has a laminated structure due to a plurality of oxide layers having different atomic number ratios of each metal atom.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a is smaller than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530b
  • In-Ga-Zn oxide having a composition of 3 or its vicinity can be used.
  • a metal oxide having a composition in the vicinity of any one can be used.
  • oxides 530a, oxides 530b, and oxides 530c so as to satisfy the above-mentioned atomic number ratio relationship.
  • the above composition indicates the atomic number ratio in the oxide formed on the substrate or the atomic number ratio in the sputtering target.
  • the composition of the oxide 530b by increasing the ratio of In, the on-current of the transistor, the mobility of the field effect, and the like can be increased, which is preferable.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of the carrier is oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b that function as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium.
  • Iridium, strontium, lanthanum, or an alloy containing the above-mentioned metal element as a component, or an alloy in which the above-mentioned metal element is combined is preferably used.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as a single-layer structure, but a laminated structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be laminated.
  • the titanium film and the aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a tungsten film. It may have a two-layer structure in which copper films are laminated.
  • a molybdenum nitride film and an aluminum film or a copper film are laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is further formed on the aluminum film or the copper film.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as a low resistance region at the interface of the oxide 530 with the conductor 542a (conductor 542b) and its vicinity.
  • the region 543a functions as one of the source region or the drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel forming region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced. Further, in the region 543a (region 543b), a metal compound layer containing the metal contained in the conductor 542a (conductor 542b) and the component of the oxide 530 may be formed. In such a case, the carrier concentration in the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542a and the conductor 542b, and suppresses the oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided so as to cover each side surface of the oxide 530 and the insulator 524 so as to be in contact with the insulator 522.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium and the like. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride or the like can also be used.
  • the insulator 544 it is preferable to use aluminum or an oxide containing one or both oxides of hafnium, such as aluminum oxide, hafnium oxide, aluminum, and an oxide containing hafnium (hafnium aluminate). ..
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the conductors 542a and 542b are made of a material having oxidation resistance, or if the conductivity does not significantly decrease even if oxygen is absorbed, the insulator 544 is not an indispensable configuration. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to prevent impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b via the oxide 530c and the insulator 550. Further, it is possible to suppress the oxidation of the conductor 560 due to the excess oxygen contained in the insulator 580.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (upper surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed by using an insulator that contains excess oxygen and releases oxygen by heating.
  • silicon oxide having excess oxygen silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, carbon, silicon oxide to which nitrogen is added, and vacancies are used.
  • Silicon oxide having can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are stable against heat.
  • oxygen is effectively applied from the insulator 550 through the oxide 530c to the channel forming region of the oxide 530b. Can be supplied. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 550 is reduced.
  • the film thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of excess oxygen supplied to the oxide 530.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 550 may have a laminated structure as in the case of the second gate insulating film.
  • an insulator that functions as a gate insulating film is made of a high-k material and heat.
  • the conductor 560 that functions as the first gate electrode is shown as a two-layer structure in FIGS. 22A and 22B, but may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 560a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • an oxide semiconductor applicable to the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b into a film by a sputtering method, the electric resistance value of the conductor 560a can be lowered to form a conductor. This can be referred to as an OC (Oxide Conductor) electrode.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, titanium or a laminated structure of titanium nitride and the conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon, resin, or the like silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having pores are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, the oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. It is preferable that the concentration of impurities such as water and hydrogen in the insulator 580 is reduced.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 When miniaturizing a semiconductor device, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. Therefore, if the film thickness of the conductor 560 is increased, the conductor 560 may have a shape having a high aspect ratio. In the present embodiment, since the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape having a high aspect ratio, the conductor 560 is formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • the insulator 574 use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. Can be done.
  • aluminum oxide has a high barrier property and can suppress the diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, the aluminum oxide formed by the sputtering method can have a function as a barrier film for impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 540a and the conductor 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided so as to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as the conductor 546 and the conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546 and the conductor 548. Is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring for connecting to the capacitance element 600, the transistor 500, or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided by using the same material as the conductor 328 and the conductor 330.
  • an opening may be formed so as to surround the transistor 500, and an insulator having a high barrier property against hydrogen or water may be formed so as to cover the opening.
  • an insulator having a high barrier property against hydrogen or water By wrapping the transistor 500 with the above-mentioned insulator having a high barrier property, it is possible to prevent moisture and hydrogen from entering from the outside.
  • a plurality of transistors 500 may be put together and wrapped with an insulator having a high barrier property against hydrogen or water.
  • an opening is formed so as to surround the transistor 500, for example, an opening reaching the insulator 514 or the insulator 522 is formed, and the above-mentioned insulator having a high barrier property is provided so as to be in contact with the insulator 514 or the insulator 522.
  • the insulator having a high barrier property to hydrogen or water for example, the same material as the insulator 522 may be used.
  • the capacitive element 600 has a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug or wiring for connecting to the transistor 500.
  • the conductor 610 has a function as an electrode of the capacitive element 600.
  • the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the conductor 620 is provided so as to overlap with the conductor 610 via the insulator 630.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • tungsten When it is formed at the same time as another structure such as a conductor, Cu (copper), Al (aluminum), or the like, which are low resistance metal materials, may be used.
  • An insulator 650 is provided on the conductor 620 and the insulator 630.
  • the insulator 650 can be provided by using the same material as the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650.
  • FIGS. 23A and 23B are modifications of the transistor 500 shown in FIGS. 22A and 22B.
  • FIG. 23A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 23B is a channel width direction of the transistor 500. It is a cross-sectional view of.
  • the configurations shown in FIGS. 23A and 23B can also be applied to other transistors included in the semiconductor device of one aspect of the present invention, such as the transistor 300.
  • the transistor 500 having the configuration shown in FIGS. 23A and 23B is different from the transistor 500 having the configuration shown in FIGS. 22A and 22B in that it has an insulator 402 and an insulator 404. Further, it is different from the transistor 500 having the configuration shown in FIGS. 22A and 22B in that the insulator 552 is provided in contact with the side surface of the conductor 540a and the insulator 552 is provided in contact with the side surface of the conductor 540b. Further, it is different from the transistor 500 having the configuration shown in FIGS. 22A and 22B in that it does not have the insulator 520.
  • an insulator 402 is provided on the insulator 512. Further, the insulator 404 is provided on the insulator 574 and the insulator 402.
  • an insulator 514, an insulator 516, an insulator 522, an insulator 524, an insulator 544, an insulator 580, and an insulator 574 are provided, and the insulator is provided.
  • the structure is such that 404 covers them. That is, the insulator 404 includes an upper surface of the insulator 574, a side surface of the insulator 574, a side surface of the insulator 580, a side surface of the insulator 544, a side surface of the insulator 524, a side surface of the insulator 522, a side surface of the insulator 516, and an insulator. It is in contact with the side surface of the body 514 and the upper surface of the insulator 402, respectively. As a result, the oxide 530 and the like are isolated from the outside by the insulator 404 and the insulator 402.
  • the insulator 402 and the insulator 404 have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 402 and the insulator 404 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property.
  • the insulator 552 is provided in contact with the insulator 581, the insulator 404, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 552 preferably has a function of suppressing the diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is suitable to be used as an insulator 552.
  • the insulator 552 By using a material having a high hydrogen barrier property as the insulator 552, it is possible to suppress the diffusion of impurities such as water or hydrogen from the insulator 580 or the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to prevent the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the semiconductor device according to one aspect of the present invention can be enhanced.
  • FIG. 24 is a cross-sectional view showing a configuration example of a semiconductor device when the transistor 500 and the transistor 300 have the configurations shown in FIGS. 23A and 23B.
  • An insulator 552 is provided on the side surface of the conductor 546.
  • the transistor 500 shown in FIGS. 23A and 23B may have its transistor configuration changed depending on the situation.
  • the transistor 500 shown in FIGS. 23A and 23B can be changed to the transistor shown in FIGS. 25A and 25B as a modification.
  • FIG. 25A is a cross-sectional view of the transistor in the channel length direction
  • FIG. 25B is a cross-sectional view of the transistor in the channel width direction.
  • the transistors shown in FIGS. 25A and 25B differ from the transistors shown in FIGS. 23A and 23B in that the oxide 530c has a two-layer structure of an oxide 530c1 and an oxide 530c2.
  • the oxide 530c1 is in contact with the upper surface of the insulator 524, the side surface of the oxide 530a, the upper surface and the side surface of the oxide 530b, the side surface of the conductor 542a and the conductor 542b, the side surface of the insulator 544, and the side surface of the insulator 580.
  • the oxide 530c2 is in contact with the insulator 550.
  • In-Zn oxide can be used as the oxide 530c1.
  • the same material as the material that can be used for the oxide 530c when the oxide 530c has a one-layer structure can be used.
  • Metal oxides can be used.
  • the oxide 530c By having the oxide 530c have a two-layer structure of the oxide 530c1 and the oxide 530c2, the on-current of the transistor can be increased as compared with the case where the oxide 530c has a one-layer structure. Therefore, the transistor can be applied as, for example, a power MOS transistor.
  • the oxide 530c contained in the transistors having the configurations shown in FIGS. 22A and 22B can also have a two-layer structure of oxide 530c1 and oxide 530c2.
  • the transistors having the configurations shown in FIGS. 25A and 25B can be applied to, for example, the transistors 300 shown in FIGS. 20 and 21. Further, for example, as described above, the transistor 300 can be applied to the semiconductor device described in the above embodiment, for example, the transistor included in the arithmetic circuit MAC1 to the arithmetic circuit MAC4 described in the above embodiment.
  • the transistors shown in FIGS. 25A and 25B can also be applied to transistors other than the transistor 300 and the transistor 500 included in the semiconductor device of one aspect of the present invention.
  • FIG. 26 is a cross-sectional view showing a configuration example of a semiconductor device when the transistor 500 has the transistor configuration shown in FIG. 22A and the transistor 300 has the transistor configuration shown in FIG. 25A.
  • the insulator 552 is provided on the side surface of the conductor 546.
  • the transistor 300 and the transistor 500 can both be OS transistors, and the transistor 300 and the transistor 500 can have different configurations.
  • FIG. 27 shows the capacitance element 600A as an example of the capacitance element 600 applicable to the semiconductor device shown in FIGS. 20, 21, 24, and 26.
  • 27A is a top view of the capacitive element 600A
  • FIG. 27B is a perspective view showing a cross section of the capacitive element 600A at the alternate long and short dash line L3-L4
  • FIG. 27C shows a cross section of the capacitive element 600A at the alternate long and short dash line W3-L4. It is a perspective view.
  • the conductor 610 functions as one of the pair of electrodes of the capacitance element 600A, and the conductor 620 functions as the other of the pair of electrodes of the capacitance element 600A. Further, the insulator 630 functions as a dielectric material sandwiched between the pair of electrodes.
  • Examples of the insulator 630 include silicon oxide, silicon nitride, silicon nitride, silicon nitride, aluminum oxide, aluminum nitride, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium nitride, and hafnium nitride. Zirconium oxide or the like may be used, and it can be provided in a laminated or single layer.
  • hafnium oxide refers to a material having a higher oxygen content than nitrogen as its composition, and hafnium nitride as its composition has a higher nitrogen content than oxygen. Is shown.
  • the capacitive element 600A can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved.
  • the electrostatic breakdown of the element 600A can be suppressed.
  • the insulator of the high dielectric constant (high-k) material material having a high specific dielectric constant
  • the insulator 630 may be, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST).
  • Insulators containing high-k material may be used in single layers or in layers.
  • the formed four-layer laminate or the like may be used.
  • the insulator 630 a compound containing hafnium and zirconium may be used.
  • problems such as leakage currents in transistors and capacitive elements may occur due to the thinning of the gate insulator and the dielectric used in the capacitive element.
  • a high-k material for the gate insulator and the insulator that functions as a dielectric used for the capacitive element it is possible to reduce the gate potential during transistor operation and secure the capacitance of the capacitive element while maintaining the physical film thickness. It will be possible.
  • the capacitive element 600 is electrically connected to the conductor 546 and the conductor 548 at the lower part of the conductor 610.
  • the conductor 546 and the conductor 548 function as a plug or wiring for connecting to another circuit element. Further, in FIGS. 27A to 27C, the conductor 546 and the conductor 548 are collectively referred to as the conductor 540.
  • the insulator 586 in which the conductor 546 and the conductor 548 are embedded and the insulator 650 covering the conductor 620 and the insulator 630 are omitted. ing.
  • the capacitive element 600 shown in FIGS. 20, 21, 24, 26, 27A, 27B, and 27C is a planar type, but the shape of the capacitive element is not limited to this.
  • the capacitance element 600 may be the cylinder type capacitance element 600B shown in FIGS. 28A to 28C.
  • FIG. 28A is a top view of the capacitive element 600B
  • FIG. 28B is a cross-sectional view taken along the alternate long and short dash line L3-L4 of the capacitive element 600B
  • FIG. 28C is a perspective view showing a cross section of the capacitive element 600B on the alternate long and short dash line W3-L4. be.
  • the capacitive element 600B includes a pair of an insulator 631 on an insulator 586 in which a conductor 540 is embedded, an insulator 651 having an opening, and a conductor 610 that functions as one of a pair of electrodes. It has a conductor 620 that functions as the other of the electrodes of the above.
  • the insulator 586, the insulator 650, and the insulator 651 are omitted in order to clearly show the figure.
  • the same material as the insulator 586 can be used.
  • the conductor 611 is embedded so as to be electrically connected to the conductor 540.
  • the conductor 611 for example, the same material as the conductor 330 and the conductor 518 can be used.
  • the same material as the insulator 586 can be used.
  • the insulator 651 has an opening, and the opening is superimposed on the conductor 611.
  • the conductor 610 is formed on the bottom portion and the side surface of the opening. That is, the conductor 610 is superposed on the conductor 611 and is electrically connected to the conductor 611.
  • an opening is formed in the insulator 651 by an etching method or the like, and then the conductor 610 is formed by a sputtering method, an ALD method or the like. After that, the conductor 610 formed on the insulator 651 may be removed by leaving the conductor 610 formed in the opening by a CMP (Chemical Mechanical Polishing) method or the like.
  • CMP Chemical Mechanical Polishing
  • the insulator 630 is located on the insulator 651 and on the forming surface of the conductor 610.
  • the insulator 630 functions as a dielectric sandwiched between a pair of electrodes in the capacitive element.
  • the conductor 620 is formed on the insulator 630 so as to fill the opening of the insulator 651.
  • the insulator 650 is formed so as to cover the insulator 630 and the conductor 620.
  • the cylinder-type capacitive element 600B shown in FIG. 28 can have a higher capacitance value than the planar type capacitive element 600A.
  • the photoelectric conversion element 700 has, for example, a layer 767a, a layer 767b, a layer 767c, a layer 767d, and a layer 767e.
  • the photoelectric conversion element 700 shown in FIGS. 20, 21, 24, and 26 is an example of an organic photoconductive film
  • layer 767a is a lower electrode
  • layer 767e is a translucent upper electrode
  • layer 767b is a translucent upper electrode
  • Layer 767c and layer 767d correspond to the photoelectric conversion unit.
  • a substitute for the photoelectric conversion element 700 shown in FIGS. 20, 21, 24, and 26, for example, a pn junction photodiode, an avalanche photodiode, or the like may be used as a substitute for the photoelectric conversion element 700 shown in FIGS. 20, 21, 24, and 26, for example.
  • the layer 767a which is the lower electrode, can be one of the anode and the cathode
  • the layer 767b which is the upper electrode, can be the other of the anode and the cathode.
  • the layer 767a is used as a cathode
  • the layer 767b is used as an anode.
  • the layer 767a is preferably a low resistance metal layer, for example.
  • a low resistance metal layer for example.
  • the layer 767a for example, aluminum, titanium, tungsten, tantalum, silver or a laminate thereof can be used.
  • the layer 767e for example, it is preferable to use a conductive layer having high translucency with respect to visible light.
  • a conductive layer having high translucency with respect to visible light.
  • indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, graphene, or the like is used. Can be done.
  • the layer 767e may be omitted.
  • One of the layers 767b and 767d of the photoelectric conversion unit can be a hole transport layer and the other can be an electron transport layer. Further, the layer 767c can be a photoelectric conversion layer.
  • the hole transport layer for example, molybdenum oxide or the like can be used.
  • the electron transport layer for example, fullerenes such as C 60 and C 70 , or derivatives thereof and the like can be used.
  • a mixed layer (bulk heterojunction structure) of an n-type organic semiconductor and a p-type organic semiconductor can be used.
  • the insulator 751 is provided on the insulator 650, and the layer 767a is provided on the insulator 751. Further, the insulator 752 is provided on the insulator 751 and on the layer 767a. The layer 767b is provided on the insulator 752 and on the layer 767a.
  • a layer 767c, a layer 767d, a layer 767e, and an insulator 753 are laminated in this order.
  • the insulator 751 functions as an interlayer insulating film as an example.
  • the insulator 752 functions as an element separation layer as an example. Although not shown, the insulator 752 is provided to prevent a short circuit with another photoelectric conversion element located adjacent to the insulator 752. As the insulator 752, for example, it is preferable to use an organic insulator or the like.
  • the insulator 753 functions as a translucent flattening film as an example.
  • a material such as silicon oxide, silicon oxide nitride, silicon nitride oxide, or silicon nitride can be used.
  • a light-shielding layer 771 As an example, a light-shielding layer 771, an optical conversion layer 772, and a microlens array 773 are provided.
  • the light-shielding layer 771 provided on the insulator 753 can suppress the inflow of light to adjacent pixels.
  • a metal layer such as aluminum or tungsten can be used for the light-shielding layer 771. Further, the metal layer and a dielectric film having a function as an antireflection film may be laminated.
  • a color filter can be used for the optical conversion layer 772 provided on the insulator 753 and the light shielding layer 771.
  • a color image can be obtained by assigning colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to the color filter for each pixel.
  • a wavelength cut filter is used for the optical conversion layer 772, it can be used as an image pickup device that can obtain images in various wavelength regions.
  • the optical conversion layer 772 uses a filter that blocks light below the wavelength of visible light, it can be used as an infrared imaging device. Further, if the optical conversion layer 772 uses a filter that blocks light having a wavelength of near infrared rays or less, a far infrared ray imaging device can be obtained. Further, if the optical conversion layer 772 uses a filter that blocks light having a wavelength equal to or higher than that of visible light, it can be used as an ultraviolet imaging device.
  • a scintillator is used for the optical conversion layer 772, it can be used as an imaging device for obtaining an image that visualizes the intensity of radiation used in an X-ray imaging device or the like.
  • radiation such as X-rays transmitted through a subject
  • a scintillator it is converted into light (fluorescence) such as visible light or ultraviolet light by a photoluminescence phenomenon.
  • the image data is acquired by detecting the light with the photoelectric conversion element 700.
  • an image pickup device having the above configuration may be used as a radiation detector or the like.
  • the scintillator contains a substance that absorbs the energy of radiation such as X-rays and gamma rays and emits visible light, ultraviolet light, and the like.
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • NaI, CsI, CaF 2 , BaF 2 , CeF 3 LiF, LiI, ZnO, etc.
  • Those dispersed in resin or ceramics can be used.
  • a microlens array 773 is provided on the light-shielding layer 771 and on the optical conversion layer 772. Light passing through the individual lenses of the microlens array 773 passes through the optical conversion layer 772 directly below and is irradiated to the photoelectric conversion element 700. By providing the microlens array 773, the focused light can be incident on the photoelectric conversion element 700, so that photoelectric conversion can be performed efficiently.
  • the microlens array 773 is preferably formed of a resin or glass having high translucency with respect to visible light.
  • FIGS. 20, 21, 24, and 26 show the configuration of a semiconductor device in which a transistor 300 and a photoelectric conversion element 700 using an organic photoconductive film are provided above the transistor 300.
  • the semiconductor device of one aspect of the present invention is not limited to this.
  • the semiconductor device according to one aspect of the present invention may be configured to provide a back-illuminated pn junction type photoelectric conversion element instead of the photoelectric conversion element 700.
  • FIG. 29 shows a configuration example of a semiconductor device in which a back-illuminated pn junction type photoelectric conversion element 700A is provided above the transistor 300 and the transistor 500.
  • the semiconductor device shown in FIG. 29 has a configuration in which a structure SA having a photoelectric conversion element 700A is bonded above a substrate 311 provided with a transistor 300, a transistor 500, and a capacitance element 600.
  • the structure SA includes a light-shielding layer 771, an optical conversion layer 772, and a microlens array 773, and the above description is taken into consideration for these explanations.
  • the photoelectric conversion element 700A is a pn junction type photodiode formed on a silicon substrate, and has a layer 765b corresponding to a p-type region and a layer 765a corresponding to an n-type region.
  • the photoelectric conversion element 700A is an embedded photodiode, and a thin p-type region (a part of the layer 765b) provided on the surface side (current extraction side) of the layer 765a can suppress dark current and reduce noise. can.
  • the insulator 701, the conductor 741, and the conductor 742 have a function as a bonding layer.
  • the insulator 754 has a function as an interlayer insulating film and a flattening film.
  • the insulator 755 has a function as an element separation layer.
  • the insulator 756 has a function of suppressing the outflow of carriers.
  • the silicon substrate is provided with a groove for separating pixels, and the insulator 756 is provided on the upper surface of the silicon substrate and the groove.
  • the insulator 756 By providing the insulator 756, it is possible to prevent the carriers generated in the photoelectric conversion element 700A from flowing out to the adjacent pixels.
  • the insulator 756 also has a function of suppressing the intrusion of stray light. Therefore, the insulator 756 can suppress color mixing.
  • An antireflection film may be provided between the upper surface of the silicon substrate and the insulator 756.
  • the element separation layer can be formed by using the LOCOS (LOCOxidation of Silicon) method. Alternatively, it may be formed by using an STI (Shallow Trench Isolation) method or the like.
  • LOCOS LOCxidation of Silicon
  • STI Shallow Trench Isolation
  • an inorganic insulating film such as silicon oxide or silicon nitride, or an organic insulating film such as polyimide or acrylic can be used.
  • the insulator 756 may have a multi-layer structure.
  • the layer 765a (n-type region, corresponding to the cathode) of the photoelectric conversion element 700A is electrically connected to the conductor 741.
  • the layer 765b (p-type region, corresponding to the anode) is electrically connected to the conductor 742.
  • the conductor 741 and the conductor 742 have a region embedded in the insulator 701. Further, the surfaces of the insulator 701, the conductor 741, and the conductor 742 are flattened so that their heights match.
  • Insulator 691 and insulator 692 are laminated in this order above the insulator 650. Further, the insulator 691 and the insulator 692 are provided with openings, and the conductor 743 is formed so as to fill the openings.
  • insulator 691 for example, a material applicable to the insulator 751 can be used.
  • insulator 692 for example, a material applicable to the insulator 650 can be used.
  • Each of the insulator 693 and the insulator 701 functions as a part of the bonding layer. Further, each of the conductor 741, the conductor 742, and the conductor 743 also functions as a part of the bonding layer.
  • the insulator 693 and the insulator 701 for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, titanium nitride and the like can be used.
  • the insulator 693 and the insulator 701 are composed of the same components.
  • the conductor 741, the conductor 742, and the conductor 743 for example, copper, aluminum, tin, zinc, tungsten, silver, platinum, gold, or the like can be used.
  • copper, aluminum, tungsten, or gold is preferably used in order to facilitate bonding between the conductor 741 and the conductor 743, and the conductor 742 and the conductor 743.
  • the conductor 741, the conductor 742, and the conductor 743 may have a multi-layer structure including a plurality of layers.
  • the first conductor may be formed on the side surface of the opening provided with the conductor 741, the conductor 742, or the conductor 743, and then the second conductor may be formed so as to fill the opening. ..
  • a conductor having a barrier property against hydrogen such as tantalum nitride can be used
  • the second conductor for example, tungsten having high conductivity can be used.
  • the heights of the surfaces of the insulator 693 and the conductor 743 are the same on the substrate 311 side. Flattening is done. Similarly, on the SA side of the structure, the surfaces of the insulator 701, the conductor 741 and the conductor 742 are flattened so that their heights match.
  • the surfaces that have been subjected to hydrophilic treatment with oxygen plasma or the like are brought into contact with each other after being given high flatness by polishing or the like. It is possible to use a hydrophilic bonding method in which temporary bonding is performed and then main bonding is performed by dehydration by heat treatment. Since the hydrophilic bonding method also causes bonding at the atomic level, it is possible to obtain mechanically excellent bonding.
  • the oxide film on the surface and the adsorption layer of impurities are subjected to sputtering treatment.
  • a surface-activated bonding method can be used in which the surfaces are removed by contact with each other, cleaned and activated, and then bonded to each other.
  • a diffusion bonding method or the like in which surfaces are bonded to each other by using both temperature and pressure can be used. In both cases, bonding at the atomic level occurs, so that excellent bonding can be obtained not only electrically but also mechanically.
  • the conductor 743 on the substrate 311 side can be electrically connected to the conductor 741 and the conductor 742 on the structure SA side. Further, it is possible to obtain a connection having mechanical strength between the insulator 693 on the substrate 311 side and the insulator 701 on the structure SA side.
  • an insulating layer and a metal layer are mixed on each bonding surface, so for example, a surface activation bonding method and a hydrophilic bonding method may be combined.
  • a method can be used in which the surface is cleaned after polishing, the surface of the metal layer is subjected to an antioxidant treatment, and then a hydrophilic treatment is performed to join the metal layer.
  • the surface of the metal layer may be made of a refractory metal such as gold and subjected to hydrophilic treatment.
  • a joining method other than the above-mentioned method may be used.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 30A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes complete amorphous.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (Cloud-Aligned Composite).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 30A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • FIG. 30B the XRD spectrum obtained by GIXD (Grazing-Incidence XRD) measurement of the CAAC-IGZO film classified as "Crystalline" is shown in FIG. 30B (the vertical axis represents the intensity (Intensity) in an arbitrary unit (a.u.)). It is represented by.).
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 30B will be simply referred to as an XRD spectrum.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 30C.
  • FIG. 30C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 30A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, and the plurality of crystal regions are oriented in a specific direction on the c-axis.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, the bond distance between atoms changes due to the substitution of metal atoms, and the like. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor that has high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities, the generation of defects, etc., CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, when CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • nc-OS may be indistinguishable from a-like OS and amorphous oxide semiconductor depending on the analysis method. For example, when a structural analysis is performed on an nc-OS film using an XRD apparatus, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron beam diffraction (also referred to as limited field electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as limited field electron diffraction
  • nanocrystals for example, 50 nm or more
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS. In addition, a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the membrane (hereinafter, also referred to as a cloud shape). It says.). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • an region containing In as a main component (No. It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to the CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS as a transistor, high on-current ( Ion ), high field-effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on-current
  • high field-effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more than 1 ⁇ 10 -9 cm -3.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ . 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, and more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • This embodiment shows an example of a semiconductor wafer on which the semiconductor device and the like shown in the above embodiment are formed, and an electronic component in which the semiconductor device is incorporated.
  • the semiconductor wafer 4800 shown in FIG. 31A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous process. Further, after that, the surface of the wafer 4801 on the opposite side where the plurality of circuit portions 4802 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing process is performed. Dicing is performed along the scribing line SCL1 and the scribing line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by an alternate long and short dash line.
  • the spacing 4803 is provided so that a plurality of scribe lines SCL1 are parallel to each other and a plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide them so as to be vertical.
  • the chip 4800a as shown in FIG. 31B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit units 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 31A.
  • it may be a semiconductor wafer having a rectangular shape.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 31C shows a perspective view of a substrate (mounting substrate 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 31C has a chip 4800a in the mold 4711. As shown in FIG. 31C, the chip 4800a may have a configuration in which circuit units 4802 are laminated. In FIG. 31C, a part is omitted in order to show the inside of the electronic component 4700.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711. The land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 31D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 4731 is provided on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the electronic component 4730 has a semiconductor device 4710.
  • the semiconductor device 4710 can be, for example, the semiconductor device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like.
  • HBM High Bandwidth Memory
  • an integrated circuit semiconductor device such as a CPU, GPU, FPGA, or storage device can be used.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer on which the HBM is mounted.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 31D shows an example in which the electrode 4733 is formed of solder balls. By providing solder balls in a matrix on the bottom of the package substrate 4732, BGA (Ball Grid Array) mounting can be realized. Further, the electrode 4733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 4732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 4730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Band-GPU
  • PGA Stimble Pin Grid Array
  • LGA Land-GPU
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • FIG. 32A is an external perspective view of the upper surface side of the package containing the image sensor chip.
  • the package has a package substrate 4510 for fixing the image sensor chip 4550 (see FIG. 32C), a cover glass 4520, an adhesive 4530 for adhering the two, and the like.
  • FIG. 32B is an external perspective view of the lower surface side of the package.
  • BGA Ball Grid Array
  • solder balls are bumps 4540.
  • LGA Land Grid Array
  • PGA Peripheral Component Interconnect Express
  • FIG. 32C is a perspective view of the package shown by omitting a part of the cover glass 4520 and the adhesive 4530.
  • An electrode pad 4560 is formed on the package substrate 4510, and the electrode pad 4560 and the bump 4540 are electrically connected via a through hole.
  • the electrode pad 4560 is electrically connected to the image sensor chip 4550 by a wire 4570.
  • FIG. 32D is an external perspective view of the upper surface side of the camera module in which the image sensor chip is housed in a lens-integrated package.
  • the camera module includes a package substrate 4511 for fixing the image sensor chip 4551 (FIG. 32F), a lens cover 4521, a lens 4535, and the like.
  • an IC chip 4590 (FIG. 32F) having functions such as a drive circuit for an image pickup device and a signal conversion circuit is also provided between the package substrate 4511 and the image sensor chip 4551, and is configured as a SiP (System in Package). have.
  • FIG. 32E is an external perspective view of the lower surface side of the camera module.
  • the package substrate 4511 has a QFN (Quad Flat No-lead package) configuration in which a land 4541 for mounting is provided on the lower surface and the side surface thereof.
  • the configuration is an example, and a QFP (Quad Flat Package) and the above-mentioned BGA may be provided.
  • FIG. 32F is a perspective view of the module shown by omitting a part of the lens cover 4521 and the lens 4535.
  • the land 4541 is electrically connected to the electrode pad 4651, and the electrode pad 4651 is electrically connected to the image sensor chip 4551 or the IC chip 4590 by a wire 4571.
  • the image sensor chip By housing the image sensor chip in the above-mentioned package, it becomes easy to mount it on a printed circuit board or the like, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • FIG. 33 illustrates how the electronic component 4700 having the semiconductor device is included in each electronic device.
  • the information terminal 5500 shown in FIG. 33 is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and buttons are provided in the housing 5510.
  • the information terminal 5500 can execute an application using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • Examples of the application using artificial intelligence include an application that recognizes a conversation and displays the conversation content on the display unit 5511, and recognizes characters and figures input by the user on the touch panel provided in the display unit 5511.
  • Examples include an application displayed on the display unit 5511 and an application for performing biometric authentication such as fingerprints and voice prints.
  • FIG. 33 shows a wristwatch-type information terminal 5900 as an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation button 5903, an operator 5904, a band 5905, and the like.
  • the wearable terminal can execute an application using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • applications using artificial intelligence include an application that manages the health condition of a person wearing a wearable terminal, a navigation system that selects and guides the optimum route by inputting a destination, and the like.
  • FIG. 33 shows a desktop information terminal 5300.
  • the desktop information terminal 5300 has a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can execute an application using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • applications using artificial intelligence include design support software, text correction software, and menu automatic generation software. Further, by using the desktop type information terminal 5300, it is possible to develop a new artificial intelligence.
  • smartphones, desktop information terminals, and wearable terminals are taken as examples of electronic devices, respectively, as shown in FIG. 33, but information terminals other than smartphones, desktop information terminals, and wearable terminals can be applied.
  • Examples of information terminals other than smartphones, desktop information terminals, and wearable terminals include PDAs (Personal Digital Assistants), notebook-type information terminals, and workstations.
  • FIG. 33 shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 having artificial intelligence can be realized.
  • the electric freezer / refrigerator 5800 has a function of automatically generating a menu based on the foodstuffs stored in the electric freezer / refrigerator 5800, the expiration date of the foodstuffs, etc., and the foodstuffs stored in the electric freezer / refrigerator 5800. It can have a function of automatically adjusting the temperature according to the above.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH (Induction Heating) cooker, a water server, and an air conditioner.
  • air conditioners including air conditioners, washing machines, dryers, and audiovisual equipment.
  • FIG. 33 shows a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 33 shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can be provided with a display unit for displaying a game image, a touch panel serving as an input interface other than buttons, a stick, a rotary knob, a slide type knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 33, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller shaped like a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be in a form in which a controller is not used and instead a camera, a depth sensor, a microphone and the like are provided and operated by the gesture and / or voice of the game player.
  • the above-mentioned video of the game machine can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the semiconductor device described in the above embodiment By applying the semiconductor device described in the above embodiment to the portable game machine 5200, it is possible to realize the portable game machine 5200 with low power consumption. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • the portable game machine 5200 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behavior of creatures appearing in the game, and the phenomena that occur in the game are defined by the program that the game has, but by applying artificial intelligence to the handheld game machine 5200, .
  • Expressions that are not limited to game programs are possible. For example, it is possible to express what the player asks, the progress of the game, the time, and the behavior of the characters appearing in the game.
  • the game player can be constructed anthropomorphically by artificial intelligence. Therefore, by setting the opponent as a game player by artificial intelligence, even one player can play the game. You can play the game.
  • FIG. 33 illustrates a portable game machine as an example of a game machine
  • the electronic device of one aspect of the present invention is not limited to this.
  • Examples of the electronic device of one aspect of the present invention include a stationary game machine for home use, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), and a pitching machine for batting practice installed in a sports facility. Machines and the like.
  • the semiconductor device described in the above embodiment can be applied to an automobile which is a moving body and around the driver's seat of the automobile.
  • FIG. 33 shows an automobile 5700 as an example of a moving body.
  • an instrument panel that can display speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, etc. Further, a display device for displaying such information may be provided around the driver's seat.
  • the semiconductor device described in the above embodiment can be applied as a component of artificial intelligence, for example, the semiconductor device can be used in an automatic driving system of an automobile 5700. Further, the semiconductor device can be used in a system for performing road guidance, danger prediction, and the like.
  • the display device may be configured to display information such as road guidance and danger prediction.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), etc.
  • computer of one aspect of the present invention is applied to these moving objects. Therefore, a system using artificial intelligence can be provided.
  • FIG. 33 illustrates a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation button 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, and the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • the digital camera 6240 having artificial intelligence can be realized.
  • the digital camera 6240 has a function of automatically recognizing a subject such as a face or an object, a function of focusing according to the subject, a function of automatically firing a flash according to the environment, and an captured image. Can have a function of toning.
  • Video camera The semiconductor device described in the above embodiment can be applied to a video camera.
  • FIG. 33 illustrates a video camera 6300, which is an example of an imaging device.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display unit 6303, an operation key 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation key 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by a connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. be.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connecting unit 6306.
  • the video camera 6300 can perform pattern recognition by artificial intelligence at the time of encoding. By this pattern recognition, it is possible to calculate the difference data of people, animals, objects, etc. included in the continuous captured image data and compress the data.
  • the semiconductor device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • FIG. 34A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of arithmetic processing.
  • the expansion device 6100 can perform arithmetic processing by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 34A illustrates the portable expansion device 6100
  • the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the semiconductor device or the like described in the above embodiment.
  • a chip 6105 for example, a semiconductor device, an electronic component 4700, a memory chip, etc. described in the above embodiment
  • a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • the expansion device 6100 such as a PC
  • the arithmetic processing capacity of the PC can be increased.
  • even a PC having insufficient processing capacity can perform calculations such as artificial intelligence and moving image processing.
  • FIG. 34B schematically shows data transmission in a broadcasting system. Specifically, FIG. 34B shows a route for a radio wave (broadcast signal) transmitted from a broadcasting station 5680 to reach a television receiving device (TV) 5600 in each home.
  • the TV 5600 includes a receiving device (not shown), and the broadcast signal received by the antenna 5650 is transmitted to the TV 5600 via the receiving device.
  • the antenna 5650 illustrates a UHF (Ultra High Frequency) antenna, but as the antenna 5650, a BS / 110 ° CS antenna, a CS antenna, or the like can also be applied.
  • UHF Ultra High Frequency
  • Radio waves 5675A and 5675B are broadcast signals for terrestrial broadcasting, and the radio tower 5670 amplifies the received radio waves 5675A and transmits the radio waves 5675B.
  • the terrestrial broadcasting can be viewed on the TV 5600.
  • the broadcasting system is not limited to the terrestrial broadcasting shown in FIG. 34B, and may be satellite broadcasting using artificial satellites, data broadcasting using optical lines, or the like.
  • the above-mentioned broadcasting system may be a broadcasting system using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • the broadcasting data is transmitted from the broadcasting station 5680 to the TV 5600 of each household, the broadcasting data is compressed by the encoder, and when the antenna 5650 receives the broadcasting data, the decoder of the receiving device included in the TV 5600 compresses the broadcasting data. Restoration is done.
  • artificial intelligence for example, in motion compensation prediction, which is one of the compression methods of an encoder, it is possible to recognize a display pattern included in a display image. In-frame prediction using artificial intelligence can also be performed. Further, for example, when receiving broadcast data having a low resolution and displaying the broadcast data on the TV 5600 having a high resolution, image interpolation processing such as up-conversion can be performed in the restoration of the broadcast data by the decoder.
  • the above-mentioned broadcasting system using artificial intelligence is suitable for ultra-high definition television (UHDTV: 4K, 8K) broadcasting in which the amount of broadcasting data increases.
  • UHDTV ultra-high definition television
  • a recording device having artificial intelligence may be provided on the TV5600.
  • the recording device can be made to learn the user's preference by artificial intelligence, so that a program suitable for the user's preference can be automatically recorded.
  • FIG. 34C shows a palm print authentication device, which has a housing 6431, a display unit 6432, a palm print reading unit 6433, and wiring 6434.
  • FIG. 34C shows how the palm print authentication device acquires the palm print of the hand 6435.
  • the acquired palm print is subjected to pattern recognition processing using artificial intelligence, and it is possible to determine whether or not the palm print belongs to the person himself / herself. This makes it possible to construct a system that performs highly secure authentication.
  • the authentication system according to one aspect of the present invention is not limited to the palm print authentication device, but is a device that acquires biometric information such as fingerprints, veins, faces, irises, voice prints, genes, and physique to perform biometric authentication. May be good.
  • FIG. 35A illustrates the alarm 6900, which has a detector 6901, a receiver 6902, and a transmitter 6903.
  • the sensor 6901 has a sensor circuit 6904, a vent 6905, an operation key 6906, and the like.
  • the detection object that has passed through the vent 6905 is sensed by the sensor circuit 6904.
  • the sensor circuit 6904 can be, for example, a detector whose detection target is water leakage, electric leakage, gas leakage, fire, water level of a river that may be flooded, seismic intensity of an earthquake, radiation, or the like.
  • the sensor 6901 sends the information to the receiver 6902 when the detection target of the specified value or more is detected by the sensor circuit 6904.
  • the receiver 6902 has a display unit 6907, an operation key 6908, an operation key 6909, a wiring 6910, and the like.
  • the receiver 6902 controls the operation of the transmitter 6903 according to the information from the sensor 6901.
  • the transmitter 6903 includes a speaker 6911, a lighting device 6912, and the like.
  • the transmitter 6903 has a function of transmitting an alarm in accordance with a command from the transmitter 6903. FIG.
  • 35A shows an example in which the transmitter 6903 performs both a voice alarm using the speaker 6911 and a light alarm using a lighting device 6912 such as a red light, but only one of them is alarmed or The transmitter 6903 may issue other alarms.
  • the receiver 6902 may send a command to the fire prevention equipment such as a shutter to perform a predetermined operation in accordance with the transmission of the alarm.
  • the fire prevention equipment such as a shutter to perform a predetermined operation in accordance with the transmission of the alarm.
  • FIG. 35A the case where the signal is transmitted / received wirelessly between the receiver 6902 and the sensor 6901 is illustrated, but the signal may be transmitted / received via wiring or the like.
  • the case where the signal is transmitted from the receiver 6902 to the transmitter 6903 via the wiring 6910 is illustrated, but the signal may be transmitted wirelessly.
  • FIG. 35B shows an example of a robot.
  • the robot 6140 has tactile sensors 6141a to tactile sensors 6141e, respectively.
  • the robot 6140 can grab an object by using the tactile sensor 6141a to the tactile sensor 6141e.
  • the tactile sensor 6141a to the tactile sensor 6141e have, for example, a function of flowing a current through the object according to the ground contact area when the object is touched, and the robot 6140 grabs the object from the amount of the flowing current. You can recognize that you are out.
  • FIG. 35C shows an example of an industrial robot.
  • the industrial robot preferably has a plurality of drive shafts in order to finely control the drive range.
  • the industrial robot 6150 shows an example including a functional unit 6151, a control unit 6152, a drive shaft 6153, a drive shaft 6154, and a drive shaft 6155. It is preferable that the functional unit 6151 has a sensor such as an image detection module.
  • the functional unit 6151 has one or a plurality of functions such as grasping, cutting, welding, applying, and pasting an object. As the responsiveness of the industrial robot 6150 improves, the productivity increases proportionally. Further, in order for the industrial robot 6150 to perform a precise operation, it is preferable to provide a sensor or the like for detecting a minute current.
  • MAC1 Computational circuit
  • MAC1-1 Computational circuit
  • MAC1-2 Computational circuit
  • MAC2 Computational circuit
  • MAC3 Computational circuit
  • MAC4 Computational circuit
  • CA Memory cell array
  • AM [M, 1] memory cell
  • AM [m, n] memory cell
  • AM [n, 1] memory cell
  • AM [n, 1] memory cell
  • AM [N, t] memory cell
  • AMr [1] memory cell
  • AMr [m] memory cell
  • AMr [n] memory cell
  • AMb [1] memory cell
  • AMb [n] memory cell
  • CMS Circuit
  • CS1 [1] Circuit
  • CS1 [n] Circuit
  • CS2 [1] Circuit
  • CS2 [n] Circuit
  • CS2 [n] Circuit
  • CM Circuit
  • WDD Circuit
  • XLD Circuit
  • LGC

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Abstract

消費電力が低減された、積和演算が可能な半導体装置を提供する。 第1、第2セルと、第1回路と、第1乃至第3配線と、を有する半導体装置である。第1、第2セルのそれぞれは容量を有し、それぞれの容量の第1端子は第3配線に電気的に接続されている。第1、第2セルのそれぞれは、容量の第2端子に保持された電位に応じた電流を第1、第2配線に流す機能を有する。第1回路は、第1、第2配線に電気的に接続されており、第1、第2配線に流れる電流I1、I2を記憶する。また、第3配線の電位が変化して、第1配線の電流の量がI1からI3に変化し、第2配線の電流の量がI2からI4に変化したとき、第1回路は、I1-I2-I3+I4の量の電流を生成する。なお、第3配線の変化は、初めに第3配線に基準電位を入力して、その後に、内部データに応じた電位、又はセンサによって得られた情報に応じた電位を入力することで行う。

Description

半導体装置、及び電子機器
 本発明の一態様は、半導体装置、及び電子機器に関する。
 なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物(コンポジション・オブ・マター)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
 現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」、「ブレインインスパイア」などと呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク(ANN)と呼ばれる。人工ニューラルネットワークを用いることで、人間並み、もしくは、人間を超える精度での推論も可能である。人工ニューラルネットワークでは、ニューロン出力の重み付け和の演算、すなわち、積和演算が主要な演算である。
 積和演算を実行する回路として、OSトランジスタが用いられたメモリセルを利用する発明が、例えば、特許文献1に開示されている。OSトランジスタ(酸化物半導体トランジスタと呼称する場合がある。)は、チャネル形成領域に金属酸化物半導体を有するトランジスタのことであって、オフ電流が極小であることが報告されている(例えば、非特許文献1、2)。また、OSトランジスタが用いられた様々な半導体装置が作製されている(例えば、非特許文献3、4)。OSトランジスタの製造プロセスは、従来のSiトランジスタのCMOSプロセスに組み込むことができ、OSトランジスタはSiトランジスタに積層することが可能である(例えば、非特許文献4)。
特開2017−168099号公報
S.Yamazaki et al.,"Properties of crystalline In−Ga−Zn−oxide semiconductor and its transistor characteristics,"Jpn.J.Appl.Phys.,vol.53,04ED18(2014). K.Kato et al.,"Evaluation of Off−State Current Characteristics of Transistor Using Oxide Semiconductor Material,Indium−Gallium−Zinc Oxide,"Jpn.J.Appl.Phys.,vol.51,021201(2012). S.Amano et al.,"Low Power LC Display Using In−Ga−Zn−Oxide TFTs Based on Variable Frame Frequency,"SID Symp.Dig.Papers,vol.41,pp.626−629(2010). T.Ishizu et al.,"Embedded Oxide Semiconductor Memories:A Key Enabler for Low−Power ULSI,"ECS Tran.,vol.79,pp.149−156(2017).
 積和演算をデジタル回路で実行する場合、乗数となるデジタルデータ(乗数データ)と被乗数となるデジタルデータ(被乗数データ)の乗算をデジタル乗算回路にて実行する。その後、当該乗算で得られたデジタルデータ(積データ)の加算をデジタル加算回路にて実行し、当積和演算の結果としてデジタルデータ(積和データ)を取得する。デジタル乗算回路、及びデジタル加算回路は、多ビットの演算を取り扱える仕様であることが好ましい。しかしながら、この場合、デジタル乗算回路、及びデジタル加算回路のそれぞれの回路規模が大きくなる場合があり、演算回路全体の回路面積の増大と消費電力の増大に繋がる恐れがある。
 また、プロセッサなどで計算が行われる場合、計算結果のデータは、一例としてデジタルメモリに一度格納される。例えば、積和演算を行う場合には、デジタル乗算回路によって得られた積データは、デジタルメモリに一度格納されて、デジタル加算回路によって積和データを計算する際に当該積データが読み出される。また、デジタル加算回路によって積和データが計算された後、当該積和データはデジタルメモリに格納される。つまり、積和演算を行うときには、デジタルデータの乗算、及び加算を行うたびに、デジタルメモリへのデータアクセスが行われる。特に、人工ニューラルネットワークの演算を行うときには、デジタルデータの乗算、及び加算が繰り返し行われるため、デジタルメモリへのデータアクセスの頻度が非常に多くなる。これにより、デジタルメモリに係るデータ書き込み、データ読み出しの速度が、演算の処理速度に影響する。また、ニューラルネットワークなど繰り返し演算を行うことに必要な消費電力のうち、デジタルメモリに係るデータ書き込み、データ読み出しなどに要する消費電力が多くを占めている。
 また、ニューラルネットワークの演算を行う演算回路とセンサとを組み合わせることで、電子機器などに様々な情報を認識させることができる場合がある。例えば、センサとして光センサ(例えば、フォトダイオードなど)を当該演算回路と組み合わせることで、光センサによって得られた画像データから、顔認識、画像認識などのパターン認識を行うことができる。しかし、光センサから取得した電気信号は微弱であるため、当該電気信号を演算回路に入力するためには、増幅回路によって電気信号を増幅する必要がある。また、演算回路がデジタル回路によって構成されている場合は、当該電気信号をアナログ−デジタル変換回路などでデジタル信号に変換する必要がある。このため、光センサから取得した電気信号を演算回路に入力するためには、様々な回路によって当該電気信号に処理を加える必要があるため、当該回路における消費電力が大きくなる場合がある。
 本発明の一態様は、積和演算が可能な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置を提供することを課題の一とする。
 又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、上記半導体装置を有する電子機器を提供することを課題の一とする。
 なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
(1)
 本発明の一態様は、第1セルと、第2セルと、第1回路と、第2回路と、第3回路と、第4回路と、第1配線と、第2配線と、第3配線と、を有する半導体装置である。第1セルは、第1容量を有し、第2セルは、第2容量を有する。また、第1回路は、第5回路と、第6回路と、を有し、第3回路は、センサを有する。第1セルは、第1配線を介して、第1回路に電気的に接続され、第1セルの第1容量の第1端子は、第3配線に電気的に接続されている。また、第2セルは、第2配線を介して、第1回路に電気的に接続され、第2セルの第2容量の第1端子は、第3配線に電気的に接続されている。また、第2回路は、第4回路に電気的に接続され、第3回路は、第4回路に電気的に接続され、第3配線は、第4回路に電気的に接続されている。第4回路は、第2回路と第3配線との間を導通状態又は非導通状態の一方に設定し、第3回路と第3配線との間を導通状態又は非導通状態の他方に設定する機能を有する。また、第1セルは、第3配線に第1入力電位が入力されているときに、第1容量の第2端子に第1電位を保持する機能と、第1電位に応じた電流を第1セルと第1配線との間に流す機能と、第3配線の第1入力電位が第2入力電位に変化したときに、第1容量の第2端子に保持されている第1電位が第2電位に変化して、第2電位に応じた電流を第1セルと第1配線との間に流す機能と、を有する。第2セルは、第3配線に第1入力電位が入力されているときに、第2容量の第2端子に第3電位を保持する機能と、第3電位に応じた電流を第2セルと第2配線との間に流す機能と、第3配線の第1入力電位が第2入力電位に変化したときに、第2容量の第2端子に保持されている第3電位が第4電位に変化して、第4電位に応じた電流を第2セルと第2配線との間に流す機能と、を有する。なお、第3配線の電位が第1入力電位であるとき、第1回路と第1配線との間には第1電流が流れ、第1回路と第2配線との間には第2電流が流れるものとし、第3配線の電位が第2入力電位であるとき、第1回路と第1配線との間には第3電流が流れ、第1回路と第2配線との間には第4電流が流れるものとする。第5回路は、第3配線の電位が第2入力電位であるときに、第1配線に第1電流の量Iを流す機能を有し、第6回路は、第3配線の電位が第2入力電位であるときに、第1配線に第2電流の量Iを流す機能を有する。第1回路は、第3配線の電位が第2入力電位であるときに、第3電流の量Iと、第4電流の量Iと、を取得して、I−I−I+Iの量の電流を生成する機能を有する。また、第2回路は、第5電位を生成する機能と、第2回路に入力される内部データに応じた第6電位を生成する機能と、第5電位を第1入力電位として、又は第6電位を第2入力電位として、第4回路に出力する機能と、を有する。また、第3回路は、センサが情報を取得する前に第7電位を生成する機能と、センサによって取得された情報に応じた第8電位を生成する機能と、第7電位を第1入力電位として、又は第8電位を第2入力電位として、第4回路に出力する機能と、を有する。
(2)
 又は、本発明の一態様は、上記(1)において、第3回路が、第1トランジスタと、第2トランジスタと、第3トランジスタと、第4トランジスタと、を有する構成としてもよい。特に、センサの第1端子は、第1トランジスタの第1端子に電気的に接続され、第1トランジスタの第2端子は、第2トランジスタの第1端子と、第3トランジスタのゲートと、に電気的に接続され、第3トランジスタの第1端子、及び第4トランジスタの第1端子は、第4回路を介して、第3配線に電気的に接続されていることが好ましい。
(3)
 又は、本発明の一態様は、上記(2)において、センサは、フォトダイオードを有する構成としてもよい。特に、フォトダイオードの出力端子は、センサの第1端子に電気的に接続されていることが好ましい。
(4)
 又は、本発明の一態様は、上記(1)乃至(3)のいずれか一において、第1セルは、第5トランジスタと、第6トランジスタと、を有し、第2セルは、第7トランジスタと、第8トランジスタと、を有する構成としてもよい。特に、第5トランジスタの第1端子は、第1容量の第2端子と、第6トランジスタのゲートと、に電気的に接続され、第6トランジスタの第1端子は、第1配線に電気的に接続され、第7トランジスタの第1端子は、第2容量の第2端子と、第8トランジスタのゲートと、に電気的に接続され、第8トランジスタの第1端子は、第2配線に電気的に接続されていることが好ましい。
(5)
 又は、本発明の一態様は、上記(1)乃至(4)のいずれか一において、第2回路は、デジタルアナログ変換回路を有する構成としてもよい。特に、デジタルアナログ変換回路は、デジタルアナログ変換回路に入力された、内部データに応じたデジタル信号を第6電位に変換して、第4回路に出力することが好ましい。
(6)
 又は、本発明の一態様は、上記(1)乃至(5)のいずれか一において、第3回路は、第1セル及び第2セルの上方に位置する構成としてもよい。
(7)
 又は、本発明の一態様は、上記(1)乃至(6)のいずれか一の半導体装置と、筐体と、を有し、半導体装置は、積和演算を行う機能を有する、電子機器である。
 なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子(トランジスタ、ダイオード、フォトダイオード等)を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品などは半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
 また、本明細書等において、XとYとが接続されていると記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層など)であるとする。
 XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。
 XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
 なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。
 また、例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。又は、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
 なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
 また、本明細書等において、「抵抗素子」とは、例えば、0Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは1mΩ以上10Ω以下、より好ましくは5mΩ以上5Ω以下、更に好ましくは10mΩ以上1Ω以下とすることができる。また、例えば、1Ω以上1×10Ω以下としてもよい。
 また、本明細書等において、「容量素子」とは、例えば、0Fよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、0.05fF以上10pF以下とすることができる。また、例えば、1pF以上10μF以下としてもよい。
 また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる3つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する2つの端子は、トランジスタの入出力端子である。2つの入出力端子は、トランジスタの導電型(nチャネル型、pチャネル型)及びトランジスタの3つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、又はドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」(又は第1電極、又は第1端子)、「ソース又はドレインの他方」(又は第2電極、又は第2端子)という表記を用いる。なお、トランジスタの構造によっては、上述した3つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第1ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第2ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、3以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第1ゲート、第2ゲート、第3ゲートなどと呼称することがある。
 また、本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
 また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地電位)とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも0Vを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
 また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、2本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、2本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象(電気伝導)のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象(電気伝導)をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系(例えば、半導体、金属、電解液、真空中など)によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負(又は電流の向き)について断りがない場合、「素子Aから素子Bに電流が流れる」等の記載は「素子Bから素子Aに電流が流れる」等に言い換えることができるものとする。また、「素子Aに電流が入力される」等の記載は「素子Aから電流が出力される」等に言い換えることができるものとする。
 また、本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
 また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを180度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
 また、「上」、又は「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。
 また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
 また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、「配線」などの用語は、複数の「電極」、及び「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」、「電極」などの一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
 また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
 本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物である。不純物が含まれることにより、例えば、半導体に欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、主成分以外の遷移金属などがあり、特に、例えば、水素(水も含まれる)、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、水素を除く第1族元素、第2族元素、第13族元素、第15族元素、酸素などがある。
 本明細書等において、スイッチとは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
 電気的なスイッチの一例としては、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性(導電型)は特に限定されない。
 機械的なスイッチの一例としては、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
 本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
 本発明の一態様によって、積和演算が可能な半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置を提供することができる。
 又は、本発明の一態様によって、新規な半導体装置などを提供することができる。又は、本発明の一態様によって、上記半導体装置を有する電子機器を提供することができる。
 なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図1は、半導体装置の構成例を示すブロック図である。
図2は、半導体装置の構成例を示すブロック図である。
図3は、半導体装置に含まれている回路の構成例を示す回路図である。
図4は、半導体装置に含まれている回路の構成例を示す回路図である。
図5A、及び図5Bは、半導体装置に含まれている回路の構成例を示す回路図である。
図6は、半導体装置に含まれている回路の構成例を示す回路図である。
図7A、及び図7Bは、半導体装置に含まれている回路の構成例を示す回路図である。
図8は、半導体装置の動作例を示すタイミングチャートである。
図9は、半導体装置の動作例を示すタイミングチャートである。
図10は、半導体装置の動作例を示すタイミングチャートである。
図11は、半導体装置の構成例を示すブロック図である。
図12は、半導体装置に含まれている回路の構成例を示す回路図である。
図13は、半導体装置の構成例を示すブロック図である。
図14は、半導体装置に含まれている回路の構成例を示す回路図である。
図15は、半導体装置に含まれている回路の構成例を示す回路図である。
図16A、及び図16Bは、半導体装置に含まれている回路の構成例を示すブロック図である。
図17A、及び図17Bは、半導体装置に含まれている回路の動作例を示すタイミングチャートである。
図18A、及び図18Bは、階層型のニューラルネットワークを説明する図である。
図19は、半導体装置の構成例を示すブロック図である。
図20は、半導体装置の構成例を示す断面模式図である。
図21は、半導体装置の構成例を示す断面模式図である。
図22A乃至図22Cは、トランジスタの構成例を示す断面模式図である。
図23A、及び図23Bは、トランジスタの構成例を示す断面模式図である。
図24は、半導体装置の構成例を示す断面模式図である。
図25A、及び図25Bは、トランジスタの構成例を示す断面模式図である。
図26は、半導体装置の構成例を示す断面模式図である。
図27Aは容量素子の構成例を示す上面図であり、図27B、及び図27Cは容量素子の構成例を示す断面斜視図である。
図28Aは容量素子の構成例を示す上面図であり、図28Bは容量の構成例を示す断面図であり、図28Cは容量素子の構成例を示す断面斜視図である。
図29は、半導体装置の構成例を示す断面模式図である。
図30AはIGZOの結晶構造の分類を説明する図であり、図30Bは結晶性IGZOのXRDスペクトルを説明する図であり、図30Cは結晶性IGZOの極微電子線回折パターンを説明する図である。
図31Aは半導体ウェハの一例を示す斜視図であり、図31Bはチップの一例を示す斜視図であり、図31C及び図31Dは電子部品の一例を示す斜視図である。
図32A乃至図32Fは、撮像装置を収めたパッケージ、モジュールの斜視図である。
図33は、電子機器の一例を示す斜視図である。
図34A乃至図34Cは、電子機器の一例を示す斜視図である。
図35A乃至図35Cは、電子機器の一例を示す模式図である。
 人工ニューラルネットワーク(以後、ニューラルネットワークと呼称する。)において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼称する場合がある。
 また、「学習」を行った(結合強度を定めた)ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼称する場合がある。
 ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」(DNN)と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
 本明細書等において、金属酸化物(metal oxide)とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductor又は単にOSともいう)などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも1つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体(metal oxide semiconductor)と呼称することができる。また、OSトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
 また、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
 また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
 なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)と、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
 なお、実施の形態の中で述べる内容とは、各々の実施の形態(又は実施例)において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
 なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)と、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
 本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
 本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“_1”、“[n]”、“[m,n]”等の識別用の符号を付記して記載する場合がある。
 また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
(実施の形態1)
 本実施の形態では、本発明の一態様の半導体装置である、演算回路の一例について、説明する。
<演算回路の構成例1>
 図1に示す演算回路MAC1は、積和演算、及び関数の演算が可能な演算回路の構成例を示している。演算回路MAC1は、後述するメモリセルに保持された第1データと、入力された第2データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第1データ、及び第2データは、一例としては、アナログデータ、又は多値のデータ(離散的なデータ)とすることができる。
 また、演算回路MAC1は、センサを有しており、当該センサがセンシングして得た情報を、積和演算の第2データとして扱うことができる。なお、当該センサとしては、フォトダイオードを用いた光センサ、圧力センサ、ジャイロセンサ、加速度センサ、聴覚センサ、温度センサ、湿度センサなどを適用することができる。
 また、演算回路MAC1は、当該センサによって得られた情報ではなく、記憶装置などにあらかじめ保存されているデータ(以後、内部データと呼称する)を第2データとして扱うことができる。つまり、演算回路MAC1は、センサから得られた情報、又は内部データのどちらかを第2データとして選択する機能を有する。
 演算回路MAC1は、一例として、メモリセルアレイCAと、回路CMSと、回路WDDと、回路XLDと、回路SCAと、回路SWCと、回路WLDと、回路IVTCと、回路ACTVと、を有する。
 メモリセルアレイCAは、メモリセルAM[1,1]乃至メモリセルAM[m,n]と、メモリセルAMr[1]乃至メモリセルAMr[m]と、を有する。メモリセルアレイCAにおいて、メモリセルAM[1,1]乃至メモリセルAM[m,n]は、m行n列(mは1以上の整数であり、nは1以上の整数である。)のマトリクス状に配置されている。また、メモリセルAMr[1]乃至メモリセルAMr[m]は、メモリセルアレイCAのn+1列目に配置されている。
 メモリセルAM[1,1]乃至メモリセルAM[m,n]は、第1データを保持する機能を有し、メモリセルAMr[1]乃至メモリセルAMr[m]は、積和演算を行うために必要になる参照データを保持する機能を有する。なお、参照データも、第1データ、及び第2データと同様に、アナログデータ、又は多値のデータ(離散的なデータ)とすることができる。
 メモリセルAM[1,1]は、配線WD[1]と、配線BL[1]と、配線WL[1]と、配線XL[1]と、に電気的に接続されている。また、メモリセルAM[m,1]は、配線WD[1]と、配線BL[1]と、配線WL[m]と、配線XL[m]と、に電気的に接続されている。また、メモリセルAM[1,n]は、配線WD[n]と、配線BL[n]と、配線WL[1]と、配線XL[1]と、に電気的に接続されている。また、メモリセルAM[m,n]は、配線WD[n]と、配線BL[n]と、配線WL[m]と、配線XL[m]と、に電気的に接続されている。また、メモリセルAMr[1]は、配線WDrと、配線BLrと、配線WL[1]と、配線XL[1]と、に電気的に接続されている。また、メモリセルAMr[m]は、配線WDrと、配線BLrと、配線WL[m]と、配線XL[m]と、に電気的に接続されている。
 メモリセルAM[1,1]乃至メモリセルAM[m,n]と、メモリセルAMr[1]乃至メモリセルAMr[m]と、のそれぞれの詳細な回路構成の例については、後述する。
 回路CMSは、配線BL[1]乃至配線BL[n]と、配線BLrと、に電気的に接続されている。回路CMSは、配線BL[1]からメモリセルAM[1,1]乃至メモリセルAM[m,1]のそれぞれに電流を供給する機能と、当該電流を定電流に設定する機能を有する。また、回路CMSは、配線BL[n]からメモリセルAM[1,n]乃至メモリセルAM[m,n]のそれぞれに電流を供給する機能と、当該電流を定電流に設定する機能を有する。また、回路CMSは、配線BLrからメモリセルAMr[1]乃至メモリセルAMr[m]のそれぞれに電流を供給する機能と、当該電流を定電流に設定する機能を有する。また、回路CMSは、配線BL[1]乃至配線BL[n]のそれぞれに流れる定電流の量から、配線BLrに流れる定電流の量を引く機能を有する。
 回路WDDは、配線WD[1]乃至配線WD[n]と、配線WDrと、に電気的に接続されている。回路WDDは、メモリセルアレイCAが有するそれぞれのメモリセルに格納するためのデータを送信する機能を有する。例えば、回路WDDは、配線WD[1]乃至配線WD[n]に当該データとして第1データを送信し、また、配線WDrに当該データとして参照データを送信することができる。
 回路WLDは、配線WL[1]乃至配線WL[m]に電気的に接続されている。回路WLDは、メモリセルアレイCAが有するメモリセルにデータを書き込む際に、データの書き込み先となるメモリセルを選択する機能を有する。具体例として、メモリセルアレイCAのi行目(iは1以上m以下の整数である。)のメモリセルにデータが書き込むとき、回路WLDは、配線WL[i]に高レベル電位を与え、また、配線WL[i]以外の配線WL[1]乃至配線WL[m]に低レベル電位を与えることで、データの書き込み先となるメモリセルAM[i,1]乃至メモリセルAM[i,n]、メモリセルAMr[i]を選択することができる。
 回路SWCは、一例として、回路SWT[1]乃至回路SWT[m]を有する。
 また、回路SCAは、一例として、回路RPC[1]乃至回路RPC[m]を有する。
 回路SWT[1]の第1端子は配線XL[1]に電気的に接続され、回路SWT[1]の第2端子は回路XLDに電気的に接続され、回路SWT[1]の第3端子は回路RPC[1]に電気的に接続されている。また、回路SWT[m]の第1端子は配線XL[m]に電気的に接続され、回路SWT[m]の第2端子は回路XLDに電気的に接続され、回路SWT[m]の第3端子は回路RPC[m]に電気的に接続されている。
 回路SWT[1]乃至回路SWT[m]のそれぞれは、一例として、第1端子と第2端子との間を導通状態、又は非導通状態の一方とし、かつ第1端子と第3端子との間を導通状態、又は非導通状態の他方にする機能を有する。
 回路RPC[1]乃至回路RPC[m]のそれぞれは、センシングによって得られた情報に対応した第2データを生成するセンサを有する。そのため、回路RPC[1]は、回路SWT[1]の第3端子に第2データに応じた電圧を与える機能を有する。また、同様に、回路RPC[m]は、回路SWT[m]の第3端子に第2データに応じた電圧を与える機能を有する。
 なお、図1に示す回路SCAでは、回路RPC[1]乃至回路RPC[m]が1列に配置されている図を示しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、回路RPC[1]乃至回路RPC[m]を1列に配置するではなく、マトリクス状に配置してもよい。同様に、回路SWT[1]乃至回路SWT[m]も1列に配置するではなく、マトリクス状に配置してもよい。
 回路RPC[1]乃至回路RPC[m]がマトリクス状に配置された回路SCA、及び回路SWT[1]乃至回路SWT[m]がマトリクス状に配置された回路SWCを有する演算回路MAC1の構成としては、例えば、図2に示す構成例とすればよい。なお、図2は、回路SAと、回路SWCと、回路SCAと、を抜粋して示している。
 図2に示す演算回路MAC1は、メモリセルアレイCAの上方に回路SWT[1]乃至回路SWT[m]がマトリクス状に配置された回路SWCが位置し、かつ回路SWCの上方に回路RPC[1]乃至回路RPC[m]がマトリクス状に配置された回路SCAが位置している構成となっている。なお、回路SWCは、メモリセルアレイCAの上方ではなく、メモリセルアレイCAの下方に位置してもよい(図示しない)。
 回路XLDは、回路SWT[1]の第1端子と回路SWT[1]の第2端子との間を介して、メモリセルアレイCAが有するメモリセルAM[1,1]乃至メモリセルAM[1,n]と、メモリセルAMr[1]と、に第2データに応じた電圧を入力する機能を有する。また、回路XLDは、回路SWT[m]の第1端子と回路SWT[m]の第2端子との間を介して、メモリセルアレイCAが有するメモリセルAM[m,1]乃至メモリセルAM[m,n]と、メモリセルAMr[m]と、に第2データに応じた電圧を入力する機能を有する。
 回路IVTCは、配線BL[1]乃至配線BL[n]と、配線OL[1]乃至配線OL[n]と、に電気的に接続されている。回路IVTCは、例えば、配線BL[1]から回路IVTCに流れる電流量を電圧などに変換する機能と、当該電圧を配線OL[1]に出力する機能と、を有する。また、回路IVTCは、例えば、配線BL[n]から回路IVTCに流れる電流量を電圧などに変換する機能と、当該電圧を配線OL[n]に出力する機能と、を有する。
 回路ACTVは、配線OL[1]乃至配線OL[n]と、配線NIL[1]乃至配線NIL[n]と、に電気的に接続されている。回路ACTVには、配線OL[1]を介して、回路IVTCから出力された電圧が入力される。回路ACTVは、当該電圧に対して、あらかじめ定義された関数系に従った演算を行う機能を有する。当該関数系としては、例えば、シグモイド関数、tanh関数、ソフトマックス関数、ReLU関数、しきい値関数などを用いることができ、これらの関数は、ニューラルネットワークにおける活性化関数として適用される。
<<メモリセルの構成例>>
 次に、メモリセルアレイCAに含まれているメモリセルAM[1,1]乃至メモリセルAM[m,n]、メモリセルAMr[1]乃至メモリセルAMr[m]の構成例について、説明する。
 図3は、メモリセルアレイCAと、回路CMSと、の構成例を示した回路図である。メモリセルアレイCA、及び回路CMSは、第1データと第2データとの積和を計算する機能を有する。
 図3に示すメモリセルアレイCAにおいて、メモリセルAM[1,1]乃至メモリセルAM[m,n]、メモリセルAMr[1]乃至メモリセルAMr[m]のそれぞれは、トランジスタTr11と、トランジスタTr12と、容量C1と、を有する。
 また、メモリセルAM[1,1]乃至メモリセルAM[m,n]、及びメモリセルAMr[1]乃至メモリセルAMr[m]に含まれているトランジスタTr11のサイズ(例えば、チャネル長、チャネル幅、トランジスタの構成など)は互いに等しいことが好ましい。また、メモリセルAM[1,1]乃至メモリセルAM[m,n]、及びメモリセルAMr[1]乃至メモリセルAMr[m]に含まれているトランジスタTr12のサイズは互いに等しいことが好ましい。
 トランジスタのサイズを互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。そのため、メモリセルAM[1,1]乃至メモリセルAM[m,n]、及びメモリセルAMr[1]乃至メモリセルAMr[m]のそれぞれに含まれているトランジスタTr11のサイズを等しくし、かつメモリセルAM[1,1]乃至メモリセルAM[m,n]、及びメモリセルAMr[1]乃至メモリセルAMr[m]のそれぞれに含まれているトランジスタTr12のサイズを等しくすることによって、メモリセルAM[1,1]乃至メモリセルAM[m,n]、及びメモリセルAMr[1]乃至メモリセルAMr[m]のそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタTr11のソース、ドレイン、ゲートなどの電位、トランジスタTr12のソース、ドレイン、ゲートなどの電位、メモリセルAM[1,1]乃至メモリセルAM[m,n]、及びメモリセルAMr[1]乃至メモリセルAMr[m]のそれぞれに入力されている電圧などを指す。
 なお、トランジスタTr11は、特に断りの無い場合は、スイッチング素子として機能する場合を含むものとする。すなわち、トランジスタTr11のゲート電圧、ソース電圧、及びドレイン電圧は、トランジスタTr11がスイッチング素子として動作する範囲での電圧に適切にバイアスされている場合を含むものとする。そのため、トランジスタTr11は、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
 また、トランジスタTr12は、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
 なお、トランジスタTr11は、OSトランジスタであることが好ましい。加えて、トランジスタTr11のチャネル形成領域には、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物が含まれていることがより好ましい。又は、トランジスタTr11のチャネル形成領域は、インジウム、元素M(元素Mとしては、例えば、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。)、亜鉛の少なくとも一を含む酸化物としてもよい。また、トランジスタTr11は、実施の形態5に記載するトランジスタの構造であることが更に好ましい。
 トランジスタTr11として、OSトランジスタを用いることにより、トランジスタTr11のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタTr11として、OSトランジスタを用いることにより、トランジスタTr11が非導通状態における、保持ノード(例えば、後述するノードN[1,1]、ノードN[m,1]、ノードN[1,n]、ノードN[m,n]、ノードNr[1]、ノードNr[m]など)から書き込みワード線(例えば、配線WD[1]乃至配線WD[n]、配線WDrなど)へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
 また、トランジスタTr12に対しても、OSトランジスタを用いることで、トランジスタTr11と同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタTr12のチャネル形成領域には、酸化物でなく、シリコンが含まれていてもよい(本明細書等では、チャネル形成領域にシリコンが含まれているトランジスタをSiトランジスタと呼称する。)。シリコンとしては、例えば、非晶質シリコン(水素化アモルファスシリコンと呼ぶ場合がある)、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとしてもよい。
 ところで、半導体装置などをチップなどに高集積化した場合、当該チップには、回路の駆動による熱が発生する場合がある。この発熱により、トランジスタの温度が上がることで、当該トランジスタの特性が変化して、電界効果移動度の変化、動作周波数の低下などが起こることがある。OSトランジスタは、Siトランジスタよりも熱耐性が高いため、温度変化による電界効果移動度の変化が起こりにくく、また動作周波数の低下も起こりにくい。つまり、OSトランジスタは、温度が高くなっても、電気的な特性を維持しやすい。そのため、OSトランジスタを用いることにより、高い温度環境下でも、演算、処理などを実施しやすい。そのため、駆動による発熱に強い半導体装置を構成する場合、トランジスタとしては、OSトランジスタを適用することが好ましい。
 図3において、トランジスタTr11、及びトランジスタTr12には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタTr11のゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタTr12のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路などとを電気的に接続するための配線を設けて、当該外部回路などによってそのトランジスタのバックゲートに電位を与える構成としてもよい。
 また、図3に図示しているトランジスタTr11、及びトランジスタTr12は、バックゲートを有しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、図3に図示しているトランジスタTr11、及びトランジスタTr12は、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。
 また、図3に図示しているトランジスタTr11、及びトランジスタTr12は、nチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタTr11、及びトランジスタTr12の一部、又は全部をpチャネル型トランジスタに置き換えてもよい。
 なお、上記のトランジスタの構造、極性に関する変更例は、トランジスタTr11、及びトランジスタTr12だけに限定されない。例えば、後述するトランジスタTr33、トランジスタTr34、トランジスタTr41乃至トランジスタTr44、更に、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
 メモリセルAM[1,1]乃至メモリセル[m,n]と、メモリセルAMr[1]乃至メモリセルAMr[m]と、のそれぞれにおいて、トランジスタTr11の第1端子は、トランジスタTr12のゲートと電気的に接続されている。トランジスタTr12の第1端子は、配線VRと電気的に接続されている。容量C1の第1端子は、トランジスタTr12のゲートと電気的に接続されている。
 メモリセルAM[1,1]において、トランジスタTr11の第2端子は、配線WD[1]と電気的に接続され、トランジスタTr11のゲートは、配線WL[1]と電気的に接続されている。トランジスタTr12の第2端子は、配線BL[1]と電気的に接続され、容量C1の第2端子は、配線XL[1]と電気的に接続されている。なお、メモリセルAM[1,1]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の電気的な接続箇所をノードN[1,1]としている。
 メモリセルAM[m,1]において、トランジスタTr11の第2端子は、配線WD[1]と電気的に接続され、トランジスタTr11のゲートは、配線WL[m]と電気的に接続されている。トランジスタTr12の第2端子は、配線BL[1]と電気的に接続され、容量C1の第2端子は、配線XL[m]と電気的に接続されている。なお、メモリセルAM[m,1]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の電気的な接続箇所をノードN[m,1]としている。
 メモリセルAM[1,n]において、トランジスタTr11の第2端子は、配線WD[n]と電気的に接続され、トランジスタTr11のゲートは、配線WL[1]と電気的に接続されている。トランジスタTr12の第2端子は、配線BL[n]と電気的に接続され、容量C1の第2端子は、配線XL[1]と電気的に接続されている。なお、メモリセルAM[1,n]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の電気的な接続箇所をノードN[1,n]としている。
 メモリセルAM[m,n]において、トランジスタTr11の第2端子は、配線WD[n]と電気的に接続され、トランジスタTr11のゲートは、配線WL[m]と電気的に接続されている。トランジスタTr12の第2端子は、配線BL[n]と電気的に接続され、容量C1の第2端子は、配線XL[m]と電気的に接続されている。なお、メモリセルAM[m,n]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の電気的な接続箇所をノードN[m,n]としている。
 メモリセルAMr[1]において、トランジスタTr11の第2端子は、配線WDrと電気的に接続され、トランジスタTr11のゲートは、配線WL[1]と電気的に接続されている。トランジスタTr12の第2端子は、配線BLrと電気的に接続され、容量C1の第2端子は、配線XL[1]と電気的に接続されている。なお、メモリセルAMr[1]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の電気的な接続箇所をノードNr[1]としている。加えて、配線BLrからトランジスタTr12の第2端子に流れる電流をIAMr[1]とする。
 メモリセルAMr[m]において、トランジスタTr11の第2端子は、配線WDrと電気的に接続され、トランジスタTr11のゲートは、配線WL[m]と電気的に接続されている。トランジスタTr12の第2端子は、配線BLrと電気的に接続され、容量C1の第2端子は、配線XL[m]と電気的に接続されている。なお、メモリセルAMr[m]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の電気的な接続箇所をノードNr[m]としている。加えて、配線BLrからトランジスタTr12の第2端子に流れる電流をIAMr[2]とする。
 上述したノードN[1]、ノードN[m]、ノードNr[1]、及びノードNr[m]は、それぞれのメモリセルの保持ノードとして機能する。
 配線VRは、メモリセルAM[1,1]乃至メモリセルAM[m,n]、メモリセルAMr[1]乃至メモリセルAMr[m]のそれぞれのトランジスタTr12の第1端子−第2端子間に電流を流すための配線である。そのため、配線VRは、所定の電位を与えるための配線として機能する。なお、本実施の形態では、配線VRが与える電位は、例えば、低レベル電位、接地電位、又は接地電位よりも低い電位とすることができる。
<<回路CMSの構成例>>
 次に、回路CMSの構成例について説明する。
 図3において、回路CMSは、回路CS1[1]乃至回路CS1[n]と、回路CS2[1]乃至回路CS2[n]と、回路CMと、スイッチSW3[1]乃至スイッチSW3[n]と、を有する。
 また、スイッチSW3[1]乃至スイッチSW3[n]のそれぞれの制御端子は、配線SL3に電気的に接続されている。
 配線SL3は、スイッチSW3[1]乃至スイッチSW3[n]のそれぞれの導通状態、非導通状態の切り替えを行うための電圧を供給する配線として機能する。
 回路CS1[1]乃至回路CS1[n]のそれぞれは、例えば、定電流を流す電流源回路として機能する。また、詳しくは後述するが、回路CS1[1]乃至回路CS1[n]のそれぞれは、当該定電流の量を設定する機能を有する。
 回路CS1[1]乃至回路CS1[n]のそれぞれは、pチャネル型トランジスタであるトランジスタTr33と、容量C6と、スイッチSW1と、を有する。
 なお、トランジスタTr33は、Siトランジスタであることが好ましい。また、トランジスタTr33のチャネル形成領域に含まれているシリコンは、例えば、非晶質シリコン(水素化アモルファスシリコンと呼ぶ場合がある)、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとすることができる。
 また、回路CS1[1]乃至回路CS1[n]のそれぞれに含まれているトランジスタTr33は、互いに電気特性が等しいことが好ましい。そのためには、例えば、回路CS1[1]乃至回路CS1[n]のそれぞれのトランジスタTr33は、互いにサイズが等しいことが好ましい。
 また、回路CS1[1]乃至回路CS1[n]のそれぞれのトランジスタTr33は、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
 回路CS1[1]乃至回路CS1[n]のそれぞれにおいて、トランジスタTr33の第1端子は配線VHEに電気的に接続され、トランジスタTr33のゲートは容量C6の第1端子と、スイッチSW1の第1端子と、に電気的に接続され、トランジスタTr33の第2端子はスイッチSW1の第2端子に電気的に接続されている。また、容量C6の第2端子は配線VHEに電気的に接続されている。また、スイッチSW1の制御端子は、配線SL1に電気的に接続されている。
 回路CS1[1]において、トランジスタTr33の第2端子、及びスイッチSW1の第2端子には、スイッチSW3[1]の第1端子と、配線BL[1]と、が電気的に接続されている。
 回路CS1[n]において、トランジスタTr33の第2端子、及びスイッチSW1の第2端子には、スイッチSW3[n]の第1端子と、配線BL[n]と、が電気的に接続されている。
 配線VHEは、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位とすることが好ましい。
 配線SL1は、回路CS1[1]乃至回路CS1[n]のそれぞれのスイッチSW1の導通状態、非導通状態の切り替えを行うための電圧を供給する配線として機能する。
 回路CS1[1]乃至回路CS1[n]のそれぞれは、例えば、トランジスタTr33のソース−ドレイン間電圧が変化しても、ソース−ドレイン間に流れる電流量を一定に保つ機能を有する。具体的には、回路CS1[1]乃至回路CS1[n]のそれぞれにおいて、スイッチSW1をオン状態にして、トランジスタTr33をダイオード接続の構成にする。このとき、トランジスタTr33のソース−ドレイン間には、トランジスタTr33のソース−ドレイン(ゲート)間電圧に応じた電流が流れる。また、トランジスタTr33のゲートの電位は、ドレインの電位とほぼ等しくなる。ここで、スイッチSW1をオフ状態にして、トランジスタTr33のゲートの電位を容量C6の第1端子によって保持することにより、トランジスタTr33のゲート−ソース間電圧を一定に保つことができる。このため、トランジスタTr33は、飽和領域で動作する場合、ドレインの電位が変化しても、ソース−ドレイン間に流れる電流量を、スイッチSW1がオン状態のときに流れる電流量のまま一定に保つことができる。
 なお、本明細書等では、このように、トランジスタを一時的にダイオード接続の構成にして、当該トランジスタのゲートの電位をドレインの電位にほぼ等しくして、その後、当該トランジスタのゲートとドレインとを非導通状態にして、当該トランジスタのソース−ドレイン間電流の量を一定に保つことを、「トランジスタのソース−ドレイン間に流れる電流の量を設定(プログラミング)する」などと記載する。また、回路CS1[1]乃至回路CS1[n]のそれぞれのように、当該トランジスタが回路に含まれている場合は、「回路に流れる電流の量を設定(プログラミング)する」、「回路から流出する(回路に流入する)電流の量を設定(プログラミング)する」などと記載する。
 回路CS2[1]乃至回路CS2[n]のそれぞれは、例えば、定電流を流す電流源回路として機能する。また、回路CS2[1]乃至回路CS2[n]のそれぞれも、回路CS1[1]乃至回路CS1[n]のそれぞれと同様に、当該定電流の量を設定する機能を有する。
 回路CS2[1]乃至回路CS2[n]のそれぞれは、nチャネル型トランジスタであるトランジスタTr34と、容量C7と、スイッチSW2と、を有する。
 なお、トランジスタTr34は、例えば、トランジスタTr11に用いることができるOSトランジスタ、Siトランジスタなどを適用することができる。また、トランジスタTr34にSiトランジスタを適用する場合、トランジスタTr34のチャネル形成領域に含まれているシリコンは、例えば、非晶質シリコン(水素化アモルファスシリコンと呼ぶ場合がある)、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとすることができる。
 また、回路CS2[1]乃至回路CS2[n]のそれぞれに含まれているトランジスタTr34は、互いに電気特性が等しいことが好ましい。そのためには、例えば、回路CS2[1]乃至回路CS2[n]のそれぞれのトランジスタTr34は、互いにサイズが等しいことが好ましい。
 また、回路CS2[1]乃至回路CS2[n]のそれぞれのトランジスタTr34は、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
 回路CS2[1]乃至回路CS2[n]のそれぞれにおいて、トランジスタTr34の第1端子は配線VLEに電気的に接続され、トランジスタTr34のゲートは容量C7の第1端子と、スイッチSW2の第1端子と、に電気的に接続され、トランジスタTr34の第2端子はスイッチSW2の第2端子に電気的に接続されている。また、容量C7の第2端子は配線VLEに電気的に接続されている。また、スイッチSW2の制御端子は、配線SL2に電気的に接続されている。
 回路CS2[1]において、トランジスタTr34の第2端子、及びスイッチSW2の第2端子には、スイッチSW3[1]の第2端子が電気的に接続されている。
 回路CS2[n]において、トランジスタTr34の第2端子、及びスイッチSW2の第2端子には、スイッチSW3[n]の第2端子が電気的に接続されている。
 配線VLEは、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位とすることが好ましい。
 配線SL2は、回路CS2[1]乃至回路CS2[n]のそれぞれのスイッチSW2の導通状態、非導通状態の切り替えを行うための電圧を供給する配線として機能する。
 回路CS2[1]乃至回路CS2[n]のそれぞれは、例えば、回路CS1[1]乃至回路CS1[n]のそれぞれと同様に、トランジスタTr34のソース−ドレイン間電圧が変化しても、ソース−ドレイン間に流れる電流量を一定に保つ機能を有する。具体的には、回路CS2[1]乃至回路CS2[n]のそれぞれにおいて、スイッチSW2をオン状態にして、トランジスタTr34をダイオード接続の構成にする。このとき、トランジスタTr34のソース−ドレイン間には、トランジスタTr34のソース−ドレイン(ゲート)間電圧に応じた電流が流れる。また、トランジスタTr34のゲートの電位は、ドレインの電位とほぼ等しくなる。ここで、スイッチSW2をオフ状態にして、トランジスタTr34のゲートの電位を容量C7の第1端子によって保持することにより、トランジスタTr34のゲート−ソース間電圧を一定に保つことができる。このため、トランジスタTr34は、飽和領域で動作する場合、ドレインの電位が変化しても、ソース−ドレイン間に流れる電流量を、スイッチSW2がオン状態のときに流れる電流量のまま一定に保つことができる。
 回路CMは、例えば、カレントミラー回路として機能する。回路CMは、一例として、トランジスタTr31と、トランジスタTr32[1]乃至トランジスタTr32[n]と、を有する。
 また、回路CMがカレントミラー回路として機能するためとして、トランジスタTr31と、トランジスタTr32[1]乃至トランジスタTr32[n]と、のそれぞれは、互いに電気特性が等しいことが好ましい。そのためには、例えば、トランジスタTr31と、トランジスタTr32[1]乃至トランジスタTr32[n]と、のそれぞれは、互いにサイズが等しいことが好ましい。
 また、トランジスタTr31と、トランジスタTr32[1]乃至トランジスタTr32[n]と、のそれぞれは、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
 トランジスタTr31、及びトランジスタTr32[1]乃至トランジスタTr32[n]のそれぞれの第1端子は、配線VHEに電気的に接続されている。また、トランジスタTr31の第2端子は、トランジスタTr31のゲートと、トランジスタTr31[1]乃至トランジスタTr31[n]のそれぞれのゲートと、配線BLrと、に電気的に接続されている。
 トランジスタTr32[1]の第2端子は、スイッチSW3[1]の第2端子と、回路CS2[1]のトランジスタTr34の第2端子と、回路CS2[1]のスイッチSW2の第2端子と、に電気的に接続されている。また、トランジスタTr32[n]の第2端子は、スイッチSW3[n]の第2端子と、回路CS2[n]のトランジスタTr34の第2端子と、回路CS2[n]のスイッチSW2の第2端子と、に電気的に接続されている。
 回路CMは、図3に示した構成とすることによって、トランジスタTr31の第1端子−第2端子間に流れる電流とほぼ等しい電流量を、トランジスタTr32[1]乃至トランジスタTr32[n]のそれぞれの第1端子−第2端子間に流すことができる。
 スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]としては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用することができる。また、スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]としては、例えば、機械的なスイッチを適用してもよい。なお、スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]にトランジスタを適用する場合、当該トランジスタは、OSトランジスタ、またはSiトランジスタとすることができる。
 また、回路CMの構成は、図3に示す構成に限定されない。回路CMの構成は、例えば、図4に示す回路CMのとおり、トランジスタTr31とトランジスタTr35とをカスコード接続し、トランジスタTr32[1]乃至トランジスタTr32[n]のそれぞれとトランジスタTr36[1]乃至トランジスタTr36[n]のそれぞれとをカスコード接続した構成としてもよい。図4に示す回路CMのとおり、カレントミラー回路に含まれるトランジスタをカスコード接続することによって、当該カレントミラー回路の動作をより安定させることができる。
 なお、本実施の形態では、スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]のそれぞれは、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
<<回路IVTCの構成例>>
 次に、回路IVTCの構成例について説明する。
 図5Aは、回路IVTCの構成例を示した回路図である。回路IVTCは、一例として、抵抗RE[1]乃至抵抗RE[n]と、オペアンプOP[1]乃至オペアンプOP[n]と、スイッチSW4[1]乃至スイッチSW4[n]と、を有する。
 スイッチSW4[1]の第1端子は、配線BL[1]に電気的に接続され、スイッチSW4[1]の第2端子は、抵抗RE[1]の第1端子と、オペアンプOP[1]の反転入力端子と、に電気的に接続されている。オペアンプOP[1]の非反転入力端子は、配線VdLに電気的に接続され、オペアンプOP[1]の出力端子は、抵抗RE[1]の第2端子と、配線OL[1]と、に電気的に接続されている。つまり、抵抗RE[1]とオペアンプOP[1]とによって、電流電圧変換回路が構成されている。
 同様に、スイッチSW4[n]の第1端子は、配線BL[n]に電気的に接続され、スイッチSW4[n]の第2端子は、抵抗RE[n]の第1端子と、オペアンプOP[n]の反転入力端子と、に電気的に接続されている。また、スイッチSW4[1]乃至スイッチSW4[n]のそれぞれの制御端子は、配線SL4に電気的に接続されている。
 配線SL4は、一例として、スイッチSW4[1]乃至スイッチSW4[n]の導通状態と非導通状態との切り替えを行うための電圧を供給する配線として機能する。
 オペアンプOP[n]の非反転入力端子は、配線VdLに電気的に接続され、オペアンプOP[n]の出力端子は、抵抗RE[n]の第2端子と、配線OL[n]と、に電気的に接続されている。
 配線VdLは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位などとすることができる。
 つまり、回路IVTCには、抵抗RE[1]乃至抵抗RE[n]とオペアンプOP[1]乃至オペアンプOP[n]と配線VdLとによって、n個の電流電圧変換回路が構成されている。
 なお、スイッチSW4[1]乃至スイッチSW4[n]としては、例えば、スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]などに適用できるスイッチを用いることができる。また、本明細書等において、スイッチSW4[1]乃至スイッチSW4[n]のそれぞれは、スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]と同様に、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
 なお、演算回路MAC1に適用できる回路IVTCは、図5Aに示す回路IVTCに限定されない。例えば、図5Bに示す回路IVTCのとおり、図5Aの回路IVTCに備えられている抵抗RE[1]乃至抵抗RE[n]のそれぞれを負荷LE[1]乃至負荷LE[n]に変更してもよい。負荷LE[1]乃至負荷LE[n]としては、例えば、ダイオード、トランジスタなどを用いてもよく、これらの回路素子を用いた場合でも、負荷LE[1]乃至負荷LE[n]とオペアンプOP[1]乃至オペアンプOP[n]とによって、n個の電流電圧変換回路を構成することができる。
<<回路SWCの構成例>>
 次に、回路SWCの構成例について説明する。
 図6は、回路SWCと、回路SCAと、回路XLDと、の構成例を示した回路図である。図6に示す回路SWCにおいて、回路SWT[1]乃至回路SWT[m]のそれぞれは、スイッチSW5aと、スイッチSW5bと、を有する。
 回路SWT[1]において、スイッチSW5aの第1端子は、配線XL[1]と、スイッチSW5bの第1端子と、に電気的に接続されている。スイッチSW5aの制御端子は、配線SL5に電気的に接続され、スイッチSW5bの制御端子は、配線SL5Bに電気的に接続されている。
 また、回路SWT[m]において、スイッチSW5aの第1端子は、配線XL[m]と、スイッチSW5bの第1端子と、に電気的に接続されている。スイッチSW5aの制御端子は、配線SL5に電気的に接続され、スイッチSW5bの制御端子は、配線SL5Bに電気的に接続されている。
 配線SL5は、一例として、回路SWT[1]乃至回路SWT[m]のそれぞれのスイッチSW5aの導通状態と非導通状態との切り替えを行うための電圧を供給する配線として機能する。また、配線SL5Bは、一例として、回路SWT[1]乃至回路SWT[m]のそれぞれのスイッチSW5bの導通状態と非導通状態との切り替えを行うための電圧を供給する配線として機能する。また、配線SL5、配線SL5Bに供給される電圧をデジタル信号とするとき、配線SL5に与えられる信号は、配線SL5Bに与えられる信号の論理が反転した信号とすることができる。
 また、スイッチSW5a、及びスイッチSW5bとしては、例えば、スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]などに適用できるスイッチを用いることができる。また、本実施の形態において、スイッチSW5a、及びスイッチSW5bのそれぞれは、スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]と同様に、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
<<回路SCAの構成例>>
 次に、回路SCAの構成例について説明する。
 図6に示す回路SCAにおいて、回路RPC[1]乃至回路RPC[m]のそれぞれは、一例として、トランジスタTr41と、トランジスタTr42と、トランジスタTr43と、トランジスタTr44と、回路SNCと、を有する。
 回路RPC[1]乃至回路RPC[m]に含まれているトランジスタTr41のサイズ(例えば、チャネル長、チャネル幅、トランジスタの構成など)は互いに等しいことが好ましい。また、回路RPC[1]乃至回路RPC[m]に含まれているトランジスタTr42のサイズは互いに等しいことが好ましい。また、回路RPC[1]乃至回路RPC[m]に含まれているトランジスタTr43のサイズは互いに等しいことが好ましい。また、回路RPC[1]乃至回路RPC[m]に含まれているトランジスタTr44のサイズは互いに等しいことが好ましい。上述したとおり、トランジスタのサイズを互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。これにより、回路RPC[1]乃至回路RPC[m]のそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタTr41乃至トランジスタTr44のそれぞれのソース、ドレイン、ゲートなどの電位、回路RPC[1]乃至回路RPC[m]のそれぞれに入力されている電圧などを指す。
 なお、トランジスタTr41、及びトランジスタTr42は、特に断りの無い場合は、スイッチング素子として機能する場合を含むものとする。すなわち、トランジスタTr41、及びトランジスタTr42のゲート電圧、ソース電圧、及びドレイン電圧は、トランジスタTr41、及びトランジスタTr42がスイッチング素子として動作する範囲での電圧に適切にバイアスされている場合を含むものとする。そのため、トランジスタTr41、及びトランジスタTr42は、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
 また、トランジスタTr43、及びトランジスタTr44は、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
 トランジスタTr41乃至トランジスタTr44としては、例えば、nチャネル型トランジスタを適用することができる。また、トランジスタTr41乃至トランジスタTr44としては、例えば、トランジスタTr12に適用することができるOSトランジスタ、又はSiトランジスタとすることができる。
 また、回路SNCは、センシングによって得られた情報を電流量に変換して、当該電流量を出力するセンサを有する。当該センサとしては、例えば、上述したとおり、フォトダイオードを用いた光センサ、圧力センサ、ジャイロセンサ、加速度センサ、聴覚センサ、温度センサ、湿度センサなどとすることができる。特に、回路SNCとして、光センサを適用することで、回路SCAをイメージセンサの一部とすることができる。図7Aは、図6の回路SCAにおいて、フォトダイオードPDが含まれた回路SNCを適用した構成例を示している。具体的には、フォトダイオードPDの入力端子は、回路SNCの第1端子に電気的に接続され、フォトダイオードPDの出力端子は、回路SNCの第2端子に電気的に接続されている。なお、図7Aには、回路RPC[1]乃至回路RPC[m]のそれぞれとの電気的な接続を示すため、回路SWCも図示している。
 図7Aの回路SCAに含まれているフォトダイオードPDは、受光した光の強度に応じて、誘起される電流量が決まる。また、フォトダイオードPDは逆バイアスをかけることで駆動するため、図7AにおけるフォトダイオードPDで誘起される電流は、フォトダイオードPDの出力端子から入力端子の方向に流れる。なお、図7Aの回路構成は一例であり、場合によっては、回路SCAは、フォトダイオードPDの入力端子が回路SNCの第2端子に電気的に接続され、フォトダイオードPDの出力端子が回路SNCの第1端子に電気的に接続された構成としてもよい。
 回路RPC[1]乃至回路RPC[m]のそれぞれにおいて、回路SNCの第1端子は、配線VBEに電気的に接続され、回路SNCの第2端子は、トランジスタTr41の第1端子に電気的に接続されている。また、トランジスタTr41のゲートは、配線TXLに電気的に接続され、トランジスタTr41の第2端子は、トランジスタTr42の第1端子と、トランジスタTr43のゲートと、に電気的に接続されている。また、トランジスタTr42のゲートは、配線RSLに電気的に接続され、トランジスタTr42の第2端子は、配線VRSに電気的に接続されている。トランジスタTr43の第1端子は、配線VDEに電気的に接続され、トランジスタTr44の第1端子は、配線VSEに電気的に接続され、トランジスタTr44のゲートは、配線VBEに電気的に接続されている。特に、トランジスタTr43のゲートと、トランジスタTr42の第1端子と、トランジスタTr41の第2端子と、の電気的な接続箇所をノードNSとしている。
 また、回路RPC[1]において、トランジスタTr43の第2端子は、トランジスタTr44の第2端子と、回路SWT[1]のスイッチSW5bの第2端子と、に電気的に接続されている。
 また、回路RPC[m]において、トランジスタTr43の第2端子は、トランジスタTr44の第2端子と、回路SWT[m]のスイッチSW5bの第2端子と、に電気的に接続されている。
 配線VDEは、一例として、定電圧を供給する配線として機能する。また、配線VSEは、一例として、定電圧を供給する配線として機能する。なお、配線VDEが与える電位は、配線VSEが与える電位よりも高いものとする。
 トランジスタTr43、及びトランジスタTr44の接続構成、及び配線VDEと配線VSEとのそれぞれが与える電位によって、トランジスタTr43、及びトランジスタTr44は、ソースフォロワ回路として機能する。
 配線TXLは、一例として、トランジスタTr41の導通状態と非導通状態との切り替えを行うための配線として機能する。
 配線RSLは、一例として、トランジスタTr42の導通状態と非導通状態との切り替えを行うための配線として機能する。
 配線VBEは、一例として、定電圧を供給する配線として機能する。ところで、回路RPC[1]乃至回路RPC[m]のそれぞれにおいて、トランジスタTr44は、第1端子−第2端子間に定電流が流れる定電流源として機能することが好ましい。このため、配線VBEが与える電位は、配線VBEが与える電位と配線VSEが与える電位との差がトランジスタTr44のしきい値電圧よりも大きくなるように設定されていることが好ましい。
 配線ANDは、一例として、定電圧を供給する配線として機能する。具体的には、配線ANDは、回路SNCを駆動するための電圧を供給するための配線として機能する。例えば、図7Aに示すように、回路SNCにフォトダイオードPDが含まれている場合は、フォトダイオードPDに逆バイアスをかける必要があるため、配線ANDが与える定電圧としては、リセット電位よりも低い電圧とすることが好ましい。
 配線VRSは、一例として、定電圧を供給する配線として機能する。具体的には、配線VRSは、ノードNSに初期化用の電位(以後、リセット電位と呼称する)を供給するための配線として機能する。
 回路RPC[1]乃至回路RPC[m]のそれぞれは、センシングを行う事前に初期動作を行う。当該初期動作としては、例えば、配線TXLに低レベル電位が入力され、かつ配線RSLに高レベル電位が入力される。これにより、トランジスタTr41がオフ状態となり、トランジスタTr42がオン状態となる。このため、トランジスタTr43のゲート(ノードNS)と、配線VRSと、が導通状態となり、トランジスタTr43のゲート(ノードNS)にリセット電位が入力される。
 また、このとき、トランジスタTr43、及びトランジスタTr44のソースフォロワ回路によって、トランジスタTr43のゲート(ノードNS)のリセット電位に応じた電位が、トランジスタTr43の第2端子とトランジスタTr44の第2端子との電気的接続点からスイッチSW5bの第2端子に出力される。
 回路RPC[1]乃至回路RPC[m]のそれぞれがセンシングを行うとき、例えば、配線TXLに高レベル電位が入力され、かつ配線RSLに低レベル電位が入力される。これにより、トランジスタTr41がオン状態となり、トランジスタTr42がオフ状態となる。このため、トランジスタTr43のゲート(ノードNS)と、回路SNCの第2端子と、が導通状態となり、トランジスタTr43のゲート(ノードNS)に、回路SNCがセンシングして得られた情報に応じた電荷量が供給される。
 そして、トランジスタTr43、及びトランジスタTr44のソースフォロワ回路によって、トランジスタTr43のゲート(ノードNS)の当該電荷量に応じた電位が、トランジスタTr43の第2端子とトランジスタTr44の第2端子との電気的接続点からスイッチSW5bの第2端子に出力される。つまり、当該電位が、メモリセルアレイCAに入力される第2データとして扱われる。
 なお、本発明の一態様の半導体装置に備えられる図6の回路RPC[1]乃至回路RPC[m]のそれぞれは、状況に応じて、回路構成を変更してもよい。例えば、図6の回路RPC[1]乃至回路RPC[m]のそれぞれは、ノードNSに容量C8を設けた構成としてもよい。図7Bに示す回路RPC[1]乃至回路RPC[m]のそれぞれは、ノードNSに容量C8の第1端子が電気的に接続され、容量C8の第2端子に配線CVLが電気的に接続された構成となっている。回路RPC[1]乃至回路RPC[m]のそれぞれに容量C8を設けることによって、ノードNSに入力される電位を長時間保持することができる。なお、図7Bには、図7Aと同様に、回路RPC[1]乃至回路RPC[m]のそれぞれとの電気的な接続を示すため、回路SWCも図示している。
 なお、配線CVLは、一例として、定電圧を与える配線として機能する。また、配線CVLは、配線VDE、配線VSE、配線AND、配線VBE、及び配線VRSのいずれか一と同一の配線であってもよい。
<<回路XLDの構成例>>
 次に、回路XLDの構成例について説明する。
 図6に示す回路XLDは、一例として、回路LGCと、回路LSと、回路MUXと、を有する。
 回路LGCは、配線LXS[1]乃至配線LXS[m]によって、回路LSに電気的に接続されている。また、回路LSは、配線DXS[1]乃至配線DXS[m]によって、回路MUXに電気的に接続されている。また、配線LXS[1]乃至配線LXS[m]、及び配線DXS[1]乃至配線DXS[m]は、デジタル信号を送信するバス配線として機能してもよい。
 回路MUXは、回路SWT[1]乃至回路SWT[m]のそれぞれの第2端子に対して、参照データに応じた電圧、又は第2データに応じた電圧(デジタル信号)を供給する機能を有する。具体的には、例えば、回路MUXは、配線DXS[1]に入力されたデジタル信号に応じた電位を回路SWT[1]のスイッチSW5aの第2端子に出力するデジタル−アナログ変換回路とすることができる。また、例えば、回路MUXは、配線DXS[m]に入力されたデジタル信号に応じた電位を回路SWT[m]のスイッチSW5aの第2端子に出力するデジタル−アナログ変換回路とすることができる。
 回路LSは、一例として、入力された電位を所望の電位にレベルシフトを行う機能を有する。具体的には、例えば、回路LSは、配線LXS[1]から入力された電位を所望の電位にレベルシフトして、配線DXS[1]にレベルシフトした電位を出力する。そのため、配線LXS[1]の配線数は、配線DXS[1]と同数とすることができる。また、同様に、例えば、回路LSは、配線LXS[m]から入力された電位を所望の電位にレベルシフトして、配線DXS[m]にレベルシフトした電位を出力する。そのため、配線LXS[m]の配線数は、配線DXS[m]と同数とすることができる。
 回路LGCは、一例として、回路LGCに入力されるデータDTを順次保持し、所望のタイミングで配線LXS[1]乃至配線LXS[m]にパラレルに同時に、又は逐次的にデータDTを出力する機能を有する。ここでのデータDTとしては、例えば、回路SWCを介して、配線XCL[1]乃至配線XCL[m]に入力される参照データ、又は第2データとすることができる。つまり、回路LGCは、配線XCL[1]乃至配線XCL[m]に参照データに応じた電圧、又は第2データに応じた電圧を供給するために、回路LGCの外部から受け取った当該参照データ、又は当該第2データを保持し、当該参照データ、又は当該第2データを所定のタイミングで配線LXS[1]乃至配線LXS[m]のそれぞれに出力する。なお、回路LGCの具体的な回路の構成例については、後述する。
 なお、回路LGCから出力された電圧をレベルシフトする必要がない場合は、図6に示す回路XLDにおいて、回路LSを設けず、配線LXS[1]乃至配線LXS[m]のそれぞれと、配線DXS[1]乃至配線DXS[m]のそれぞれと、を直接電気的に接続すればよい。
<演算回路の動作例1>
 次に、演算回路MAC1の動作例について説明する。
 図8に演算回路MAC1の動作例のタイミングチャートを示す。図8のタイミングチャートは、時刻T01乃至時刻T15、またその近傍における、配線WL[1]、配線WL[2]、配線WL[m](本動作例において、mは4以上の整数とする。)、配線SL1、配線SL2、配線SL3、配線SL4、配線SL5、配線SL5B、配線RSL、配線TXL、配線WD[1]、配線WDr、ノードN[1,1]、ノードN[2,1]、ノードN[m,1]、ノードNr[1]、ノードNr[2]、ノードNr[m]、配線XL[1]、配線XL[2]、配線XL[m]の電位の変動を示している。なお、図8では、高レベル電位をHighと表記し、低レベル電位をLowと表記している。
<<時刻T01から時刻T02まで>>
 時刻T01から時刻T02までの間において、配線WL[1]乃至配線WL[m]には低レベル電位が入力されている。また、配線SL1乃至配線SL4には低レベル電位が入力され、配線SL5には高レベル電位が入力され、配線SL5Bには低レベル電位が入力されている。加えて、配線WD[1]、及び配線WDrには接地電位(図8ではGNDと表記している)が入力されている。
 配線SL5に高レベル電位が入力され、かつ配線SL5Bに低レベル電位が入力されているため、回路SWCにおいて、回路SWT[1]乃至回路SWT[m]に含まれているスイッチSW5aがオン状態となり、回路SWT[1]乃至回路SWT[m]に含まれているスイッチSW5bがオフ状態となる。このため、配線XL[1]乃至配線XL[m]のそれぞれは、回路XLDと導通状態となって、回路SCAと非導通状態となる。これにより、配線XL[1]乃至配線XL[m]のそれぞれには、回路XLDからの電圧が供給されることになる。ここで、例えば、回路XLDから配線XL[1]乃至配線XL[m]のそれぞれに供給される電圧を、基準電位(図8ではVRFPと表記している。)とする。
 なお、時刻T01から時刻T02までの間において、ノードN[1,1]乃至ノードN[m,n]のそれぞれの電位、及びノードNr[1]乃至ノードNr[m]のそれぞれの電位を、接地電位(図8ではGNDと表記している)とする。
<<時刻T02から時刻T03まで>>
 時刻T02から時刻T03までの間において、配線SL1及び配線SL2には高レベル電位が入力されている。これにより、回路CMSにおいて、回路CS1[1]乃至回路CS1[n]のそれぞれに含まれているスイッチSW1、及び回路CS2[1]乃至回路CS2[n]のそれぞれに含まれているスイッチSW2がオン状態となる。
 また、時刻T02から時刻T03までの間において、配線SL3及び配線SL4には、時刻T02以前から引き続き低レベル電位が入力され、配線SL5には、時刻T02以前から引き続き高レベル電位が入力され、配線SL5には、時刻T02以前から引き続き低レベル電位が入力されている。
<<時刻T03から時刻T04まで>>
 時刻T03から時刻T04までの間において、配線WL[1]には高レベル電位が入力されている。これにより、メモリセルアレイCAにおいて、メモリセルAM[1,1]乃至メモリセルAM[1,n]、及びメモリセルAMr[1]のそれぞれに含まれているトランジスタTr11のゲートに高レベル電位が印加されて、それぞれのトランジスタTr11がオン状態となる。
 また、時刻T03から時刻T04までの間において、配線WD[1]には接地電位よりもVPR−VW[1,1]大きい電位が入力される。このとき、メモリセルAM[1,1]のトランジスタTr11はオン状態となっているため、配線WD[1]とノードN[1,1]との間が導通状態となり、メモリセルAM[1,1]の容量C1の第1端子(ノードN[1,1])には、接地電位よりもVPR−VW[1,1]大きい電位が入力される。
 なお、本動作例において、VPRは参照データに対応した電位とし、VW[1,1]はメモリセルAM[1,1]に保持される第1データに対応した電位とする。
 また、時刻T03から時刻T04までの間において、配線WDrには接地電位よりもVPR大きい電位が入力される。このとき、メモリセルAMr[1]のトランジスタTr11はオン状態となっているため、配線WDrとノードNr[1]との間が導通状態となり、メモリセルAMr[1]の容量C1の第1端子(ノードNr[1])には、接地電位よりもVPR大きい電位が入力される。
 また、時刻T03から時刻T04までの間において、メモリセルAM[1,2]乃至メモリセルAM[1,n]のトランジスタTr11もオン状態となっているため、このタイミングであれば、配線WD[2]乃至配線WD[n]のそれぞれからメモリセルAM[1,2]乃至メモリセルAM[1,n]に第1データを入力することで、ノードN[1,2]乃至ノードN[1,n]に第1データに応じた電位を書き込むことができる。なお、本動作例では、配線WD[1]に電気的に接続されているメモリセルAM[1,1]乃至メモリセルAM[m,1]と、配線WDrに電気的に接続されているメモリセルAMr[1]乃至メモリセルAMr[m]と、に着目して説明するため、それら以外のメモリセルの動作については記載を省略する。
 また、時刻T03から時刻T04までの間において、配線WL[2]乃至配線WL[m]には、時刻T03以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイCAにおいて、2行目からm行目までに配置されているメモリセルAM[2,1]乃至メモリセルAM[m,1]、及びメモリセルAMr[2]乃至メモリセルAMr[m]のそれぞれに含まれているトランジスタTr11のゲートに低レベル電位が印加されており、それぞれのトランジスタTr11はオフ状態となっている。これにより、配線WD[1]、配線WDrのそれぞれに入力されているデータが、ノードN[2,1]乃至ノードN[m,1]、及びノードNr[2]乃至ノードNr[m]に書き込まれることはない。
 ここで、メモリセルAM[1,1]、及びメモリセルAMr[1]のそれぞれのトランジスタTr12の第2端子から第1端子に流れる電流を考える。配線BLからメモリセルAM[1,1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAM[1,1],1としたとき、IAM[1,1],1は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000001
 kは、トランジスタTr12のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Vthは、トランジスタTr12のしきい値電圧である。なお、定数kは、メモリセルAM[1,1]だけでなく、他のメモリセルAM、メモリセルAMrについても適用できるものとする。また、メモリセルAM[1,1]だけでなく、他のメモリセルAM、メモリセルAMrが有するトランジスタTr12のしきい値電圧もVthとする。
 配線BLrからメモリセルAMr[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAMr[1],2としたとき、同様に、IAMr[1],2は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000002
<<時刻T04から時刻T05まで>>
 時刻T04から時刻T05までの間において、配線WL[1]には低レベル電位が入力されている。これにより、メモリセルアレイCAにおいて、メモリセルAM[1,1]乃至メモリセルAM[1,n]、及びメモリセルAMr[1]のそれぞれに含まれているトランジスタTr11のゲートに低レベル電位が印加されて、それぞれのトランジスタTr11がオフ状態となる。
 メモリセルAM[1,1]において、トランジスタTr11がオフ状態となることによって、メモリセルAM[1,1]の容量C1の第1端子(ノードN[1,1])に接地電位よりもVPR−VW[1,1]大きい電位が保持される。また、メモリセルAMr[1]において、トランジスタTr11がオフ状態となることによって、メモリセルAMr[1]の容量C1の第1端子(ノードNr[1])に接地電位よりもVPR大きい電位が保持される。
<<時刻T05から時刻T06まで>>
 時刻T05から時刻T06までの間において、配線WL[2]には高レベル電位が入力されている。これにより、メモリセルアレイCAにおいて、メモリセルAM[2,1]乃至メモリセルAM[2,n]、及びメモリセルAMr[2]のそれぞれに含まれているトランジスタTr11のゲートに高レベル電位が印加されて、それぞれのトランジスタTr11がオン状態となる。
 また、時刻T05から時刻T06までの間において、配線WD[1]には接地電位よりもVPR−VW[2,1]大きい電位が入力される。このとき、メモリセルAM[2,1]のトランジスタTr11はオン状態となっているため、配線WD[1]とノードN[2,1]との間が導通状態となり、メモリセルAM[2,1]の容量C1の第1端子(ノードN[2,1])には、接地電位よりもVPR−VW[2,1]大きい電位が入力される。
 なお、本動作例において、VW[2,1]はメモリセルAM[2,1]に保持される第1データに対応した電位とする。
 また、時刻T05から時刻T06までの間において、配線WDrには接地電位よりもVPR大きい電位が入力される。このとき、メモリセルAMr[2]のトランジスタTr11はオン状態となっているため、配線WDrとノードNr[2]との間が導通状態となり、メモリセルAMr[2]の容量C1の第1端子(ノードNr[2])には、接地電位よりもVPR大きい電位が入力される。
 また、時刻T05から時刻T06までの間において、配線WL[1]、及び配線WL[3]乃至配線WL[m]には、時刻T05以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイCAにおいて、1行目、及び3行目からm行目までに配置されているメモリセルAM[1,1]、メモリセルAM[3,1]乃至メモリセルAM[m,1]、メモリセルAMr[1]、及びメモリセルAMr[3]乃至メモリセルAMr[m]のそれぞれに含まれているトランジスタTr11のゲートに低レベル電位が印加されており、それぞれのトランジスタTr11はオフ状態となっている。これにより、配線WD[1]、配線WDrのそれぞれに入力されているデータが、ノードN[1,1]、ノードN[3,1]乃至ノードN[m,1]、ノードNr[1]、及びノードNr[3]乃至ノードNr[m]に書き込まれることはない。
 ここで、メモリセルAM[2,1]、及びメモリセルAMr[2]のそれぞれのトランジスタTr12の第2端子から第1端子に流れる電流を考える。配線BLからメモリセルAM[2,1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAM[2,1],1としたとき、IAM[2,1],1は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000003
 また、配線BLrからメモリセルAMr[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAMr[2],2としたとき、同様に、IAMr[2],2は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000004
<<時刻T06から時刻T07まで>>
 時刻T06から時刻T07までの間において、配線WL[2]には低レベル電位が入力されている。これにより、メモリセルアレイCAにおいて、メモリセルAM[2,1]乃至メモリセルAM[2,n]、及びメモリセルAMr[2]のそれぞれに含まれているトランジスタTr11のゲートに低レベル電位が印加されて、それぞれのトランジスタTr11がオフ状態となる。
 メモリセルAM[2,1]において、トランジスタTr11がオフ状態となることによって、メモリセルAM[2,1]の容量C1の第1端子(ノードN[2,1])に接地電位よりもVPR−VW[2,1]大きい電位が保持される。また、メモリセルAMr[2]において、トランジスタTr11がオフ状態となることによって、メモリセルAMr[2]の容量C1の第1端子(ノードNr[2])に接地電位よりもVPR大きい電位が保持される。
 また、時刻T06から時刻T07までの間では、上述した時刻T03から時刻T05までの間の動作と同様に、メモリセルAM[3,1]乃至メモリセルAM[m−1,n]のそれぞれの容量C1の第1端子に、第1データに対応した電位が保持される。具体的には、例えば、メモリセルAM[3,1]の容量C1の第1端子(ノードN[3,1])には、接地電位よりもVPR−VW[3,1]高い電位が保持され、メモリセルAM[m−1,1]の容量C1の第1端子(ノードN[m−1,1])には、接地電位よりもVPR−VW[m−1,1]高い電位が保持される。
 なお、本動作例において、VW[3,1]はメモリセルAM[3,1]に保持される第1データに対応した電位とし、VW[m−1,1]はメモリセルAM[m−1,1]に保持される第1データに対応した電位とする。
<<時刻T07から時刻T08まで>>
 時刻T07から時刻T08までの間において、配線WL[m]には高レベル電位が入力されている。これにより、メモリセルアレイCAにおいて、メモリセルAM[m,1]乃至メモリセルAM[m,n]、及びメモリセルAMr[m]のそれぞれに含まれているトランジスタTr11のゲートに高レベル電位が印加されて、それぞれのトランジスタTr11がオン状態となる。
 また、時刻T07から時刻T08までの間において、配線WD[1]には接地電位よりもVPR−VW[m,1]大きい電位が入力される。このとき、メモリセルAM[m,1]のトランジスタTr11はオン状態となっているため、配線WD[1]とノードN[m,1]との間が導通状態となり、メモリセルAM[m,1]の容量C1の第1端子(ノードN[m,1])には、接地電位よりもVPR−VW[m,1]大きい電位が入力される。
 なお、本動作例において、VW[m,1]はメモリセルAM[m,1]に保持される第1データに対応した電位とする。
 また、時刻T07から時刻T08までの間において、配線WDrには接地電位よりもVPR大きい電位が入力される。このとき、メモリセルAMr[m]のトランジスタTr11はオン状態となっているため、配線WDrとノードNr[m]との間が導通状態となり、メモリセルAMr[m]の容量C1の第1端子(ノードNr[m])には、接地電位よりもVPR大きい電位が入力される。
 また、時刻T07から時刻T08までの間において、配線WL[1]乃至配線WL[m−1]には、時刻T07以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイCAにおいて、1行目からm−1行目までに配置されているメモリセルAM[1,1]乃至メモリセルAM[m−1,1]、メモリセルAMr[1]乃至メモリセルAMr[m−1]のそれぞれに含まれているトランジスタTr11のゲートに低レベル電位が印加されており、それぞれのトランジスタTr11はオフ状態となっている。これにより、配線WD[1]、配線WDrのそれぞれに入力されているデータが、ノードN[1,1]乃至ノードN[m−1,1]、ノードNr[1]乃至ノードNr[m−1]に書き込まれることはない。
 ここで、メモリセルAM[m,1]、及びメモリセルAMr[m]のそれぞれのトランジスタTr12の第2端子から第1端子に流れる電流を考える。配線BLからメモリセルAM[m,1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAM[m,1],1としたとき、IAM[m,1],1は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000005
 また、配線BLrからメモリセルAMr[m]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAMr[m],2としたとき、同様に、IAMr[m],2は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000006
<<時刻T08から時刻T09まで>>
 時刻T08から時刻T09までの間において、配線WL[m]には低レベル電位が入力されている。これにより、メモリセルアレイCAにおいて、メモリセルAM[m,1]乃至メモリセルAM[m,n]、及びメモリセルAMr[m]のそれぞれに含まれているトランジスタTr11のゲートに低レベル電位が印加されて、それぞれのトランジスタTr11がオフ状態となる。
 メモリセルAM[m,1]において、トランジスタTr11がオフ状態となることによって、メモリセルAM[m,1]の容量C1の第1端子(ノードN[m,1])に接地電位よりもVPR−VW[m,1]大きい電位が保持される。また、メモリセルAMr[m]において、トランジスタTr11がオフ状態となることによって、メモリセルAMr[m]の容量C1の第1端子(ノードNr[m])に接地電位よりもVPR大きい電位が保持される。
 ここで、回路CMSに含まれている回路CS1[1]のトランジスタTr33の第1端子−第2端子間に流れる電流について考える。なお、本動作例では、当該電流の量をIと記載する。
 時刻T08から時刻T09までの間において、回路CS1[1]のスイッチSW1はオン状態、スイッチSW3[1]はオフ状態、回路IVTCのスイッチSW4[1]はオフ状態となっているため、回路CS1[1]のトランジスタTr33の第1端子−第2端子間に流れる電流の量Iは、キルヒホッフの法則により次の式のとおりに記述することができる。
Figure JPOXMLDOC01-appb-M000007
 また、回路CS1[1]のトランジスタTr33はダイオード接続の構成となっており、かつ回路CS1[1]のトランジスタTr33の第1端子には、定電圧として、高レベル電位を与える配線VHEが電気的に接続されているため、回路CS1[1]のトランジスタTr33のゲート(第2端子)の電位は、トランジスタTr33の第1端子−第2端子間に流れる電流の量Iによって決まる。
 また、回路CMSに含まれている回路CS2[1]のトランジスタTr34の第1端子−第2端子間に流れる電流について考える。なお、本動作例では、当該電流の量をIと記載する。
 時刻T08から時刻T09までの間において、回路CS2[1]のスイッチSW2はオン状態、スイッチSW3[1]はオフ状態となっているため、回路CS2[1]のトランジスタTr34の第1端子−第2端子間に流れる電流の量は、トランジスタTr32[1]の第1端子−第2端子間に流れる電流の量とほぼ等しくなる。
 また、回路CMは、カレントミラー回路の構成となっているため、トランジスタTr32[1]の第1端子−第2端子間に流れる電流の量は、トランジスタTr31の第1端子−第2端子間に流れる電流の量とほぼ等しくなる。
 トランジスタTr31の第1端子−第2端子間に流れる電流の量は、配線BLrからメモリセルAMr[1]乃至メモリセルAMr[m]に流れる電流の総和となるため、回路CS2[1]のトランジスタTr34の第1端子−第2端子間に流れる電流の量Iは、次の式のとおりに記述することができる。
Figure JPOXMLDOC01-appb-M000008
 また、回路CS2[1]のトランジスタTr34はダイオード接続の構成となっており、かつ回路CS2[1]のトランジスタTr34の第1端子には、定電圧として、高レベル電位を与える配線VLEが電気的に接続されているため、回路CS2[1]のトランジスタTr34のゲート(第2端子)の電位は、トランジスタTr34の第1端子−第2端子間に流れる電流の量Iによって決まる。
<<時刻T09から時刻T10まで>>
 時刻T09から時刻T10までの間において、配線SL1に低レベル電位が入力され、配線SL2に低レベル電位が入力されている。これにより、回路CMSにおいて、回路CS1[1]乃至回路CS1[n]のそれぞれに含まれているスイッチSW1がオフ状態となり、回路CS2[1]乃至回路CS2[n]のそれぞれに含まれているスイッチSW2がオフ状態となる。
 このため、時刻T09から時刻T10までの間における、回路CS1[1]のトランジスタTr33のゲートの電位が容量C6の第1端子によって保持され、及び回路CS2[1]のトランジスタTr34のゲートの電位が容量C7の第1端子によって保持される。これにより、回路CS1[1]のトランジスタTr33のゲート−ソース間電圧が保持されるため、トランジスタTr33の第1端子−第2端子間には電流量としてIが常に流れるように設定される。また、同様に、回路CS2[1]のトランジスタTr34のゲート−ソース間電圧が保持されるため、トランジスタTr34の第1端子−第2端子間には電流量としてIが常に流れるように設定される。つまり、回路CS[1]には、回路CS[1]から流出する電流の量Iが設定され、回路CS[2]には、回路CS[2]に流入する電流の量Iが設定される。
<<時刻T10から時刻T11まで>>
 時刻T10から時刻T11までの間において、配線RSLに高レベル電位が入力される。これにより、回路SCAに含まれている回路RPC[1]乃至回路RPC[m]のそれぞれのトランジスタTr42がオン状態となる。
 回路RPC[1]乃至回路RPC[m]のそれぞれのトランジスタTr42がオン状態になることによって、回路RPC[1]乃至回路RPC[m]のそれぞれのノードNSには、配線VRSからリセット電位が供給される。
<<時刻T11から時刻T12まで>>
 時刻T11から時刻T12までの間において、配線RSLに低レベル電位が入力される。これにより、回路SCAに含まれている回路RPC[1]乃至回路RPC[m]のそれぞれに含まれているトランジスタTr42がオフ状態となる。
 回路RPC[1]乃至回路RPC[m]のそれぞれのトランジスタTr42がオフ状態になることによって、回路RPC[1]乃至回路RPC[m]のそれぞれのノードNSへの、配線VRSからのリセット電位の供給が停止される。
 上述した時刻T10から時刻T12までの間の動作によって、回路SCAに含まれている回路RPC[1]乃至回路RPC[m]の初期化が行われる。
 また、このとき、トランジスタTr43、及びトランジスタTr44のソースフォロワ回路によって、トランジスタTr43の第2端子、及びトランジスタTr44の第2端子から、ノードNSの電位に応じた、電位が出力される。つまり、トランジスタTr43の第2端子、及びトランジスタTr44の第2端子から、リセット電位に応じた電位が出力される。一例としては、トランジスタTr43の第2端子、及びトランジスタTr44の第2端子から出力される電位としては、時刻T01から時刻T09までの間において、配線XL[1]乃至配線XL[m]に供給されているVRFPとほぼ等しい電位であることが好ましい。具体的には、例えば、配線VRS、配線VDE、配線VSE、配線VBEなどが与える電位を調整することによって、配線XL[1]乃至配線XL[m]にVRFPとほぼ等しい電位を供給することができる。
<<時刻T12から時刻T13まで>>
 時刻T12から時刻T13までの間において、配線TXLに高レベル電位が入力される。これにより、回路SCAに含まれている回路RPC[1]乃至回路RPC[m]のそれぞれのトランジスタTr41がオン状態となる。
 回路RPC[1]乃至回路RPC[m]のそれぞれのトランジスタTr41がオン状態になることによって、回路SNCによってセンシングされた情報に応じた電流がトランジスタTr41の第1端子−第2端子間に流れる。これにより、回路RPC[1]乃至回路RPC[m]のそれぞれのノードNSに、当該情報に応じた電荷量がチャージされる。
<<時刻T13から時刻T14まで>>
 時刻T13から時刻T14までの間において、配線TXLに低レベル電位が入力される。これにより、回路SCAに含まれている回路RPC[1]乃至回路RPC[m]のそれぞれに含まれているトランジスタTr41がオフ状態となる。
 回路RPC[1]乃至回路RPC[m]のそれぞれのトランジスタTr41がオフ状態になることによって、回路RPC[1]乃至回路RPC[m]のそれぞれのノードNSへの、回路SNCからの電流が停止される。
 上述した時刻T12から時刻T14までの間の動作によって、ノードNSには、回路SNCによってセンシングされた情報に応じた電荷量を保持することができる。
 また、このとき、トランジスタTr43、及びトランジスタTr44のソースフォロワ回路によって、トランジスタTr43の第2端子、及びトランジスタTr44の第2端子から、ノードNSの電位に応じた、電位が出力される。つまり、トランジスタTr43の第2端子、及びトランジスタTr44の第2端子から、回路SNCによってセンシングされた情報に応じた電位が出力される。
<<時刻T14から時刻T15まで>>
 時刻T14から時刻T15までの間において、配線SL3には高レベル電位が入力され、配線SL4には高レベル電位が入力され、配線SL5には低レベル電位が入力され、配線SL5Bには高レベル電位が入力されている。これにより、回路CMSにおいて、スイッチSW3[1]乃至スイッチSW3[n]がオン状態となる。また、回路IVTCにおいて、スイッチSW4[1]乃至スイッチSW4[n]がオン状態となる。また、回路SWCにおいて、回路SWT[1]乃至回路SWT[m]に含まれているスイッチSW5aがオフ状態となり、回路SWT[1]乃至回路SWT[m]に含まれているスイッチSW5bがオン状態となる。
 回路SWT[1]乃至回路SWT[m]に含まれているスイッチSW5aがオフ状態となり、回路SWT[1]乃至回路SWT[m]に含まれているスイッチSW5bがオン状態となることによって、配線XL[1]乃至配線XL[m]のそれぞれは、回路XLDと非導通状態となって、回路SCAと導通状態となる。このため、配線XL[1]乃至配線XL[m]のそれぞれには、回路RPC[1]乃至回路RPC[m]のそれぞれに含まれている回路SNCによって取得した情報に応じた電位が入力される。ここで、例えば、回路RPC[1]から配線XL[1]に入力される電位を、接地電位よりもVRFP+VX[1]高い電位とし、回路RPC[2]から配線XL[2]に入力される電位を、接地電位よりもVRFP+VX[2]高い電位とし、回路RPC[m]から配線XL[m]に入力される電位を、接地電位よりもVRFP+VX[m]高い電位とする。
 なお、本動作例において、電位VX[1]乃至VX[m]は、第2データに対応する電位である。
 時刻T14から時刻T15までの間において、配線XL[1]の電位は、基準電位であるVRFPからVRFP+VX[1]に上昇するため、メモリセルAM[1]、及びメモリセルAMr[1]のそれぞれの容量C1の第2端子には、VRFP+VX[1]が印加されることになる。このとき、ノードN[1,1]、及びノードNr[1]は電気的に浮遊状態であるため、容量C1の容量結合によって、ノードN[1,1]、及びノードNr[1]のそれぞれの電位が変化する。
 メモリセルAM[1]、及びメモリセルAMr[1]のそれぞれにおいて、トランジスタTr12のゲートの電位の増加分は、配線XL[1]の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。当該容量結合係数は、容量C1の容量、トランジスタTr12のゲート容量、寄生容量などによって算出される。本動作例では、説明の煩雑さを避けるため、配線XL[1]の電位の増加分もトランジスタTr12のゲートの電位の増加分も同じ値として説明する。これは、メモリセルAM[1,1]、及びメモリセルAMr[1]におけるそれぞれの容量結合係数を1としていることに相当する。また、本動作例では、メモリセルアレイCAに含まれている、メモリセルAM[1,1]、及びメモリセルAMr[1]以外のメモリセルについても、それぞれの容量結合係数を1として説明する。
 容量結合係数を1としているため、メモリセルAM[1,1]、及びメモリセルAMr[1]のそれぞれの容量C1の第2端子の電位がVRFPからVRFP+VX[1]に変動することによって、ノードN[1,1]、及びノードNr[1]の電位は、それぞれVX[1]上昇する。
 ここで、配線BLからメモリセルAM[1,1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAM[1,1],3としたとき、IAM[1,1],3は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000009
 同様に、配線BLrからメモリセルAMr[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAMr[1],4としたとき、IAMr[1],4は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000010
 また、メモリセルAM[2,1]、及びメモリセルAMr[2]についても、容量結合係数を1としているため、それぞれに含まれている容量C1の第2端子の電位がVRFPからVRFP+VX[2]に変動することによって、ノードN[2,1]、及びノードNr[2]の電位は、それぞれVX[2]上昇する。
 ここで、配線BLからメモリセルAM[2,1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAM[2,1],3としたとき、IAM[2,1],3は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000011
 同様に、配線BLrからメモリセルAMr[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAMr[2],4としたとき、IAMr[2],4は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000012
 また、メモリセルAM[m,1]、及びメモリセルAMr[m]についても、容量結合係数を1としているため、それぞれに含まれている容量C1の第2端子の電位がVRFPからVRFP+VX[m]に変動することによって、ノードN[m,1]、及びノードNr[m]の電位は、それぞれVX[m]上昇する。
 ここで、配線BLからメモリセルAM[m,1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAM[m,1],3としたとき、IAM[m,1],3は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000013
 同様に、配線BLrからメモリセルAMr[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAMr[m],4としたとき、IAMr[m],4は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000014
 時刻T14から時刻T15までの間において、配線BL[1]からメモリセルAM[1,1]乃至メモリセルAM[m,1]に流れる電流の量の総和をIとしたとき、電流の量Iは次の式のとおりに記述することができる。
Figure JPOXMLDOC01-appb-M000015
 また、回路CMは、カレントミラー回路の構成となっているため、回路CMに含まれているトランジスタTr32[1]の第1端子−第2端子間に流れる電流の量は、トランジスタTr31の第1端子−第2端子間に流れる電流の量とほぼ等しくなる。また、トランジスタTr31の第1端子−第2端子間に流れる電流の量は、配線BLrからメモリセルAMr[1]乃至メモリセルAMr[m]に流れる電流の総和となる。時刻T14から時刻T15までの間において、回路CMに含まれているトランジスタTr32[1]の第1端子−第2端子間に流れる電流の量をIとしたとき、電流の量Iは次の式のとおりに記述することができる。
Figure JPOXMLDOC01-appb-M000016
 また、時刻T14から時刻T15までの間では、スイッチSW3[1]乃至スイッチSW3[n]、及びスイッチSW4[1]乃至スイッチSW4[n]がオン状態となるため、回路IVTCには、配線BLを介して、回路CMS及びメモリセルアレイCAからの電流が流れる。具体的には、例えば、回路CS1[1]から電流量Iが流出し、回路CS2[1]に電流量Iが流入し、回路CMのトランジスタTr32[1]のソース−ドレイン間には電流量Iが流れる。また、メモリセルAM[1,1]乃至メモリセルAM[m,1]のそれぞれに流れる電流量の和はIとなる。ここで、配線BL[1]から配線OL[1]に流れる電流の量をI[1]としたとき、電流の量I[1]は、キルヒホッフの法則により次の式のとおりに記述することができる。
Figure JPOXMLDOC01-appb-M000017
 式(1.17)より、配線BL[1]から回路IVTCに入力される電流の量I[1]は、第1データに応じた電位VW[1,1]乃至VW[m,1]と、第2データに応じた電位VX[1]乃至VX[m]の積和に比例する。つまり、第1データと第2データの積和は、電流の量I[1]として表すことができる。
<演算回路の動作例2>
 また、本発明の一態様の半導体装置が行う動作は、図8のタイミングチャートに示した動作に限定されない。本発明の一態様の半導体装置は、状況に応じて、動作を変更することができる。
 図8のタイミングチャートに示した動作は、時刻T01以前から時刻T14までの間に、回路XLDが配線XL[1]乃至配線XL[m]にVRFPを与える動作となっているが、時刻T01以前から時刻T14までの間では、回路SNCに含まれている回路RPC[1]乃至回路RPC[m]のそれぞれが配線XL[1]乃至配線XL[m]に電位を与える動作としてもよい。
 具体的には、例えば、本発明の一態様の半導体装置が行う動作は、図9に示すタイミングチャートの動作を行ってもよい。図9のタイミングチャートの動作は、常に配線SL5に低レベル電位が入力され、かつ常に配線SL5Bに高レベル電位が入力されている点で、図8のタイミングチャートの動作と異なっている。そのため、配線XL[1]乃至配線XL[m]と回路XLDとは常に非導通状態となり、配線XL[1]乃至配線XL[m]と回路SCAとは常に導通状態となっている。
 図9のタイミングチャートの動作では、時刻T01から時刻T02までの間において、配線RSLに高レベル電位が入力されている。つまり、回路SCAに含まれている回路RPC[1]乃至回路RPC[m]のノードNSにリセット電位が供給される。また、時刻T02から時刻T12までの間において、配線RSLに低レベル電位が入力されて、回路RPC[1]乃至回路RPC[m]のノードNSにリセット電位が保持されている。また、時刻T01から時刻T12までの間において、トランジスタTr43、及びトランジスタTr44のソースフォロワ回路によって、トランジスタTr43の第2端子、及びトランジスタTr44の第2端子から、ノードNSのリセット電位に応じた、電位が出力される。配線SL5Bには高レベル電位が与えられて、スイッチSW5bがオン状態となっているため、ノードNSのリセット電位に応じた電位は、配線XL[1]乃至配線XL[m]に出力される。なお、図9のタイミングチャートでは、配線XL[1]乃至配線XL[m]に出力される電位を、図8のタイミングチャートにおいて回路XLDが出力する電位と同様のVRFPとしている。
 また、図9のタイミングチャートの動作では、時刻T12から時刻T13までの間において、配線TXLに高レベル電位が入力されている。つまり、回路SCAに含まれている回路RPC[1]乃至回路RPC[m]のノードNSに、回路SNCによってセンシングされた情報に応じた電荷量がチャージされる。また、時刻T13以降において、配線TXLに低レベル電位が入力されて、回路RPC[1]乃至回路RPC[m]のノードNSに当該電荷量が保持されている。また、時刻T13以降において、トランジスタTr43、及びトランジスタTr44のソースフォロワ回路によって、トランジスタTr43の第2端子、及びトランジスタTr44の第2端子から、ノードNSに保持されている電荷量に応じた、電位が出力される。配線SL5Bには高レベル電位が与えられて、スイッチSW5bがオン状態となっているため、ノードNSに保持されている電荷量に応じた電位は、配線XL[1]乃至配線XL[m]に出力される。なお、図9のタイミングチャートでは、配線XL[1]に出力される電位をVRFP+VX[1]とし、配線XL[2]に出力される電位をVRFP+VX[2]とし、配線XL[m]に出力される電位をVRFP+VX[m]としている。
<演算回路の動作例3>
 また、本発明の一態様の半導体装置が行う動作は、図8及び図9に示すタイミングチャートの動作でなく、図10に示すタイミングチャートの動作としてもよい。
 図10のタイミングチャートの動作は、常に配線SL5に高レベル電位が入力され、かつ常に配線SL5Bに低レベル電位が入力されている点で、図8のタイミングチャートの動作と異なっている。そのため、配線XL[1]乃至配線XL[m]と回路XLDとは常に導通状態となり、配線XL[1]乃至配線XL[m]と回路SCAとは常に非導通状態となっている。
 配線XL[1]乃至配線XL[m]と回路SCAとは常に非導通状態となっているため、図10のタイミングチャートの動作では、回路SCAに含まれている回路RPC[1]乃至回路RPC[m]は、動作しない。そのため、図10のタイミングチャートの動作では、一例として、配線RSL及び配線TXLには常に低レベル電位が入力されている。
 図10のタイミングチャートの動作は、配線XL[1]乃至配線XL[m]のそれぞれへの電位の供給が常に回路XLDによって行われる点で、図8及び図9のそれぞれのタイミングチャートの動作と異なっている。
 また、図10のタイミングチャートの動作では、時刻T01以前から時刻T14までの間において、回路XLDから、回路SWCを介して、配線XL[1]乃至配線XL[m]のそれぞれに電位VRFPが供給されている。
 また、図10のタイミングチャートの動作では、時刻T14以降において、配線XL[1]には、回路XLDから、回路SWCを介して、VRFP+VX[1]が供給されている。また、同様に、配線XL[2]には、回路XLDから、回路SWCを介して、VRFP+VX[2]が供給されている。また、同様に、回路XLDから、回路SWCを介して、VRFP+VX[m]が供給されている。
 上述したとおり、本発明の一態様の半導体装置は、回路SWCによって、配線XL[1]乃至配線XL[m]に入力するための電位を出力する回路を、回路XLD、又は回路SWCから選択することができる。つまり、本発明の一態様の半導体装置は、回路SWCに備わるセンサなどから取得した情報を第2データとするか、演算回路の外部などに設けられている記憶装置などに保持されている内部データを第2データとするか、を選択して、演算を行うことができる。
 また、上述した演算回路の動作例2又は演算回路の動作例3の一方を行った後に、メモリセルアレイCAに書き込んだ第1データの更新を行わずに(時刻T03乃至時刻T08の動作を行わずに)演算回路の動作例2又は演算回路の動作例3の他方を行うことで、それぞれの動作例において配線NIL[1]乃至配線NIL[n]から出力された結果を比較することができる。例えば、回路SNCとして、図7Aに示すとおり、フォトダイオードPDを含む回路SNCを適用した場合、演算回路の動作例2でフォトダイオードPDによって撮像される画像と、演算回路の動作例3で回路XLDから入力される内部データに相当する画像と、を比較することができる。特に、実施の形態4で説明する階層型のニューラルネットワークなどを用いて、画像認識などを行う場合、演算回路の動作例2及び演算回路の動作例3のそれぞれで出力された結果を相対的に比較することで、演算回路の動作例2での各配線の電圧(例えば、配線VBE、配線VDE、配線VSE、及び配線VRSが与える電圧、配線XL[1]乃至配線XL[n]のそれぞれに入力される電圧など)の設定を最適化することができ、また、信号振幅(電流量、電圧など)を抑えることができ、推論を短時間で行うことができる。
 ところで、上述した演算回路の動作例2において、回路RPC[1]乃至回路RPC[m]のノードNSの電位がリセット電位であるとき、トランジスタTr43の第2端子、及びトランジスタTr44の第2端子から供給される電位をVRFPとする。また、回路SNCとして、図7Aに示すとおり、フォトダイオードPDを含む回路SNCを適用したとして、フォトダイオードPDに一定の強度の光が入射している場合、トランジスタTr43の第2端子、及びトランジスタTr44の第2端子から供給される電位は、概ね時間に比例して変化する(時刻T12から時刻T13までの間)。つまり、演算回路MAC1の配線XL[1]乃至配線XL[m]の電位は、フォトダイオードPDによって得られたデータによって、電位VRFPから時間に比例して変化する。このため、フォトダイオードPDによるデータの取得時間(時刻T12から時刻T13までの間)に比例して、出力の差が大きくなる。このため、推論の判定に十分な程度にまで出力信号の相対差が生じていれば、その時点で推論を打ち切ることができ、推論を短時間で行うことができる場合がある。
 また、本実施の形態では、演算回路MAC1に含まれているトランジスタをOSトランジスタ、又はSiトランジスタとした場合について説明したが、本発明の一態様は、これに限定されない。演算回路MAC1に含まれているトランジスタは、例えば、Geなどを活性層としたトランジスタ、ZnSe、CdS、GaAs、InP、GaN、SiGeなどの化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。
 なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態2)
 本実施の形態では、実施の形態1で説明した演算回路MAC1とは異なる構成の演算回路について説明する。
<演算回路の構成例2>
 図11に示す演算回路MAC2は、メモリセルアレイCAにメモリセルAMb[1]乃至メモリセルAMb[n]を有する点で、演算回路MAC1と異なっている。
 メモリセルAMb[1]は、配線BL[1]と、配線WD[1]と、配線XLbと、配線WLbと、に電気的に接続されている。また、メモリセルAMb[n]は、配線BL[n]と、配線WD[n]と、配線XLbと、配線WLbと、に電気的に接続されている。
 メモリセルAMb[1]乃至メモリセルAMb[n]の具体的な構成例を図12に示す。なお、図12には、なお、メモリセルAMb[1]乃至メモリセルAMb[n]のそれぞれとの電気的な接続を示すため、メモリセルAM[1,1]乃至メモリセルAM[m,n]と、メモリセルAMr[1]乃至メモリセルAMr[m]と、回路WDDと、回路CMSと、回路IVTCと、回路ACTVと、も図示している。
 図12に示すとおり、メモリセルAMb[1]乃至メモリセルAMb[n]は、メモリセルAM[1,1]乃至メモリセルAM[m,n]、及びメモリセルAMr[1]乃至メモリセルAMr[m]とほぼ同様の構成とすることができる。そのため、図12の演算回路MAC2では、メモリセルAMb[1]乃至メモリセルAMb[n]のそれぞれは、トランジスタTr11と、トランジスタTr12と、容量C1と、を有する。
 なお、メモリセルAMb[1]乃至メモリセルAMb[n]のそれぞれにおいて、トランジスタTr12の第1端子は、配線VRAに電気的に接続されている。
 また、メモリセルAMb[1]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の電気的な接続箇所をノードNb[1]としている。また、メモリセルAMb[n]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の電気的な接続箇所をノードNb[n]としている。
 配線WLbは、メモリセルAMb[1]乃至メモリセルAMb[n]にデータを書き込む際に、回路WLDからメモリセルAMb[1]乃至メモリセルAMb[n]に対して、選択信号を供給する配線として機能する。また、配線XLbは、例えば、メモリセルAMb[1]乃至メモリセルAMb[n]の容量C1の第2端子に対して、定電位を印加する配線として機能する。当該定電位としては、接地電位、低レベル電位、高レベル電位などとすることが好ましい。又は、配線XLbは、回路XLDから任意の電位を供給するための配線として機能してもよい。
 メモリセルAMb[1]乃至メモリセルAMb[n]のそれぞれの配線VRAは、メモリセルAM[1,1]乃至メモリセルAM[m,n]、及びメモリセルAMr[1]乃至メモリセルAMr[m]のそれぞれの配線VRと同様に、低レベル電位、接地電位、又は接地電位よりも低い電位とすることができる。又は、メモリセルAMb[1]乃至メモリセルAMb[n]のそれぞれの配線VRAは、場合によっては、高レベル電位を与える配線としてもよい。例えば、メモリセルAMb[1]から配線BL[1]に正の電流を流したい場合は、メモリセルAMb[1]の配線VRAは、高レベル電位を与える配線とすればよい。
 図12の演算回路MAC2の動作例としては、例えば、図8のタイミングチャートにおいて、時刻T01以前から時刻T14までの間では、メモリセルAMb[1]乃至メモリセルAMb[n]のトランジスタTr12がオフ状態となるように、ノードNb[1]乃至ノードNb[n]に接地電位、低レベル電位、又は配線VRが与える電位を保持する。そして、図8のタイミングチャートにおいて、時刻T14から時刻T15までの間では、メモリセルAMb[1]乃至メモリセルAMb[n]のそれぞれのトランジスタTr12の第1端子−第2端子間に任意の電流の量IBIAS[1]乃至IBIAS[n]が流れるように、ノードNb[1]乃至ノードNb[n]のそれぞれに電位VBIAS[1]乃至VBIAS[n]を保持する。例えば、このとき、IBIAS[1]は次の式で表される。
Figure JPOXMLDOC01-appb-M000018
 そのため、時刻T14から時刻T15までの間において、例えば、配線BL[1]から、回路IVTCを介して配線OL[1]に流れる電流量I[1]は、次の式のとおりとなる。
Figure JPOXMLDOC01-appb-M000019
 式(2.2)は、積和演算の結果に対して、更に任意のバイアスを与える演算に相当する。詳しくは、実施の形態4で説明するが、積和演算の結果に更に任意のバイアスを与える演算は、階層型のニューラルネットワークの演算に用いられる。このため、演算回路MAC2は、階層型のニューラルネットワークの演算を行うことに好適であるといえる。
<演算回路の構成例3>
 次に、図1の演算回路MAC1、図11の演算回路MAC2とは異なる、本発明の一態様の半導体装置である、演算回路の構成例について説明する。
 図13に示す演算回路MAC3は、回路CMSから回路IVTC及び回路ACTVに積和演算の結果に係る電流が流れる構成になっている点で、演算回路MAC1、及び演算回路MAC2と異なる。
 図13の演算回路MAC3において、回路CMSは、配線BLO[1]乃至配線BLO[n]を介して、回路IVTCに電気的に接続されている。なお、それ以外の回路構成については、図1の演算回路MAC1の説明を参酌する。
 回路CMSの具体的な構成例を図14に示す。なお、図14では、回路CMSとの接続構成を示すため、回路IVTCも図示している。
 図14に示す回路CMSは、実施の形態1で説明した図3の回路CMSにおいて、スイッチSW3[1]の第2端子と、トランジスタTr32[1]の第2端子と、回路CS2[1]のトランジスタTr34の第2端子と、に配線BLO[1]を電気的に接続し、スイッチSW3[n]の第2端子と、トランジスタTr32[n]の第2端子と、回路CS2[n]のトランジスタTr34の第2端子と、に配線BLO[n]を電気的に接続した構成となっている。
 図14に示す回路IVTCは、図5Aの回路IVTCとほぼ同様の構成となっており、図5Aに示す配線BL[1]乃至配線BL[n]のそれぞれを配線BLO[1]乃至配線BLO[n]に置き換えた構成となっている。配線BLO[1]乃至配線BLO[n]のそれぞれは、図5Aの回路IVTCに含まれているスイッチSW4[1]乃至スイッチSW4のそれぞれの第1端子に電気的に接続されている。
 図14に示す構成の回路CMS、及び回路IVTCを、図13の演算回路MAC3に適用することによって、実施の形態1で説明した演算回路MAC1と同様の動作を行うことができる。
 また、図13の演算回路MAC3に含まれている回路CMS、及び回路IVTCの構成は、図14に示す構成に限定されない。例えば、図13の演算回路MAC3に含まれている回路CMS、及び回路IVTCは、図15に示す構成例としてもよい。
 図15に示す回路CMSは、実施の形態1で説明した図3の回路CMSにスイッチSW6[1]乃至スイッチSW6[n]を設けた構成となっている。具体的には、スイッチSW6[1]の第1端子は、スイッチSW3[1]の第2端子と、トランジスタTr32[1]の第2端子と、トランジスタTr34の第2端子と、に電気的に接続されている。また、スイッチSW6[1]の第2端子は、配線BLO[1]に電気的に接続されている。また、スイッチSW6[1]乃至スイッチSW6[n]のそれぞれの制御端子は、配線SL6に電気的に接続されている。
 なお、スイッチSW6[1]乃至スイッチSW6[n]としては、例えば、スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]などに適用できるスイッチを用いることができる。また、本明細書等において、スイッチSW6[1]乃至スイッチSW6[n]のそれぞれは、スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]と同様に、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
 また、図15に示す回路IVTCは、図5Aの回路IVTCにおいて、スイッチSW4[1]乃至スイッチSW4[n]を設けていない構成となっている。そのため、図15の回路IVTCに含まれているオペアンプOP[1]乃至オペアンプOP[n]のそれぞれの反転入力端子には、配線BLO[1]乃至配線BLO[n]が電気的に接続されている。
 つまり、図15の回路CMSは、図14の回路IVTCに含まれているスイッチSW4[1]乃至スイッチSW4[n]のそれぞれの代わりとしてスイッチSW6[1]乃至スイッチSW6[n]が設けられた構成となっている。
 また、図15の回路CMS、及び回路IVTCを適用した演算回路MAC3を用いて、実施の形態1で説明した図8乃至図10のタイミングチャートの動作を行う場合、スイッチSW3[1]乃至スイッチSW3[n]とスイッチSW6[1]乃至スイッチSW6[n]とのそれぞれがオン状態又はオフ状態になるタイミングは同じであるため、配線SL3と配線SL6は1本の配線としてまとめてもよい。
 なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態3)
 本実施の形態では、実施の形態1、及び実施の形態2で説明した演算回路MAC1乃至演算回路MAC3の回路XLDに備えられている回路LGCの構成例について説明する。
 図16Aに、回路LGCの具体的な回路の構成例を示す。配線LXS[1]乃至配線LXS[m]の一はデジタル信号を送信するバス配線としたとき、回路LGCに入力されるデータDT(参照データ、及び当該第2データ)はデジタル信号として入力されることが好ましい。データDTをデジタル信号として扱うことによって、回路LGCは論理回路として構成することができる。
 図16Aに示す回路LGCは、シフトレジスタSRと、ラッチ回路LTA[1]乃至ラッチ回路LTA[m]と、ラッチ回路LTB[1]乃至ラッチ回路LTB[m]と、スイッチSW8[1]乃至スイッチSW8[m]を有する。
 シフトレジスタSRは、配線SPLと、配線SCLと、配線SEL[1]乃至配線SEL[m]と、に電気的に接続されている。
 ラッチ回路LTA[1]乃至ラッチ回路LTA[m]のそれぞれの制御端子(クロック入力端子、イネーブル信号入力端子などと呼ばれる場合がある)には、配線SEL[1]乃至配線SEL[m]が電気的に接続され、ラッチ回路LTB[1]乃至ラッチ回路LTB[m]のそれぞれの制御端子には配線LATが電気的に接続されている。また、ラッチ回路LTA[1]乃至ラッチ回路LTA[m]のそれぞれの入力端子Dは、配線DATに電気的に接続され、ラッチ回路LTA[1]乃至ラッチ回路LTA[m]のそれぞれの出力端子Qは、配線DL[1]乃至配線DL[m]のそれぞれに電気的に接続されている。ラッチ回路LTB[1]乃至ラッチ回路LTB[m]のそれぞれの入力端子Dは、配線DL[1]乃至配線DL[m]に電気的に接続され、ラッチ回路LTB[1]乃至ラッチ回路LTB[m]のそれぞれの出力端子Qは、スイッチSW8[1]乃至スイッチSW8[m]のそれぞれの第1端子に電気的に接続されている。スイッチSW8[1]乃至スイッチSW8[m]のそれぞれの第2端子は、配線LXS[1]乃至配線LXS[m]のそれぞれに電気的に接続され、スイッチSW8[1]乃至スイッチSW8[m]のそれぞれの制御端子は、配線SL8[1]乃至配線SL8[m]のそれぞれに電気的に接続されている。
 また、スイッチSW8[1]乃至スイッチSW8[m]としては、例えば、スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]などに適用できるスイッチを用いることができる。また、本明細書等において、スイッチSW8[1]乃至スイッチSW8[m]のそれぞれは、スイッチSW1、スイッチSW2、スイッチSW3[1]乃至スイッチSW3[n]と同様に、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
 配線SL8[1]乃至配線SL8[m]のそれぞれは、一例として、スイッチSW8[1]乃至スイッチSW8[m]の導通状態と非導通状態とを切り替えを行うための配線として機能する。
 配線SPLは、一例として、シフトレジスタSRにスタートパルス信号を送信する配線として機能する。
 また、配線SCLは、一例として、シフトレジスタSRにクロック信号を送信する配線として機能する。
 また、配線DATは、一例として、回路LGCにデータDTを送信する配線として機能する。
 配線SEL[1]乃至配線SEL[m]、配線DL[1]乃至配線DL[m]、及び配線DATのそれぞれは、デジタル信号を送信する配線とすることができる。そのため、配線SEL[1]乃至配線SEL[m]、配線DL[1]乃至配線DL[m]、及び配線DATのそれぞれは、バス配線とすることができる。また、配線SL8[1]乃至配線SL8[m]もバス配線とすることができる。
 シフトレジスタSRは、一例として、配線SPL及び配線SCLに入力される電位の変化に従って、逐次的に配線SEL[1]乃至配線SEL[m]に高レベル電位を出力する機能を有する。なお、シフトレジスタSRは、配線SEL[1]乃至配線SEL[m]のうち2本以上に高レベル電位を出力することはできず、配線SEL[1]乃至配線SEL[m]のいずれか一が高レベル電位を出力しているとき、配線SEL[1]乃至配線SEL[m]の残りの配線は低レベル電位を出力するものとする。
 例えば、配線SPLにスタートパルス信号として高レベル電位が入力されている状態で、配線SCLからのクロック信号で、例えば、電位が低レベル電位から高レベル電位に立ち上がったとき、配線SEL[1]は高レベル電位を出力する。続いて、配線SPLに低レベル電位が入力されている状態で、配線SCLからのクロック信号で、再び、電位が低レベル電位から高レベル電位に立ち上がったとき、配線SEL[1]は低レベル電位を出力し、配線SEL[2]は高レベル電位を出力する。更に、その後に、配線SPLに低レベル電位が入力されている状態で、配線SCLからのクロック信号で、例えば、3回目の電位の立ち上がりが起きたとき、配線SEL[1]、及び配線SEL[2]は低レベル電位を出力し、配線SEL[3]は高レベル電位を出力する。
 このように、配線SCLからのクロック信号で、電位の立ち上がりが起こるたびに、シフトレジスタSRは、逐次的に配線SEL[1]乃至配線SEL[m]の一に高レベル電位を出力し、それ以外の配線に低レベル電位を出力することができる。
 ラッチ回路LTA[1]乃至ラッチ回路LTA[m]、及びラッチ回路LTB[1]乃至ラッチ回路LTB[m]のそれぞれは、例えば、制御端子に高レベル電位が入力された時にイネーブル状態となって、入力端子Dに入力されているデータを保持し、かつ当該データを出力端子Qに出力する機能を有する。なお、ラッチ回路LTA[1]乃至ラッチ回路LTA[m]、及びラッチ回路LTB[1]乃至ラッチ回路LTB[m]のそれぞれは、例えば、制御端子に低レベル電位が入力されているときにディセーブル状態となり、入力端子Dに入力されているデータを保持せず、当該データを出力端子Qにも出力しない。
 ここで、回路LGCの動作例について説明する。
 図17Aは、回路LGCの動作例を示すタイミングチャートである。当該タイミングチャートは、配線SPL、配線SCL、配線SEL[1]、配線SEL[2]、配線SEL[m−1]、配線SEL[m]、配線SL8[1]乃至配線SL8[m]、及び配線LATにおける電位の変化を示し、かつ配線DAT、配線LXS[1]、配線LXS[2]、配線LXS[m−1]、及び配線LXS[m]に入力されているデータを示している。なお、配線SPL、配線SCL、配線SEL[1]、配線SEL[2]、配線SEL[m]、配線SEL[m−1]、配線SL8[1]乃至配線SL8[m]、及び配線LATにおいて、高レベル電位についてはHighと記載し、低レベル電位についてはLowと記載している。
 また、図17Aのタイミングチャートは、時刻T31から時刻T40までの間とその近傍の時刻において、回路LGCが、配線LXS[1]乃至配線LXS[m]のそれぞれに同時にデータDTを出力する動作例を示している。この動作例としては、例えば、図8のタイミングチャートの時刻T14から時刻T15までの間に行われるものとする。
 また、時刻T31より前の時刻において、配線LATには低レベル電位が入力され、配線SL8[1]乃至配線SL8[m]のそれぞれには低レベル電位が入力されているものとする。また、シフトレジスタSRは、配線SEL[1]乃至配線SEL[m]のそれぞれに低レベル電位を出力しているものとする。
 時刻T31から時刻T32までの間において、配線SPLにはスタートパルス信号として高レベル電位が入力される。また、配線SCLには、クロック信号として、パルス電圧が入力される。シフトレジスタSRは、クロック信号のパルス電圧の立ち上がりが入力されることで、配線SPLに入力されるスタートパルス信号である高レベル電位を取得する。
 時刻T32から時刻T33までの間において、配線DATには、データDT[1]が入力される。また、配線SCLには、クロック信号として、2回目のパルス電圧が入力される。シフトレジスタSRは、クロック信号の2回目のパルス電圧の立ち上がりが入力されることで、配線SEL[1]に高レベル電位を出力する。
 このとき、ラッチ回路LTA[1]はイネーブル状態となるので、入力端子Dに入力されているデータDT[1]を保持し、出力端子QにデータDT[1]を出力する。データDT[1]は、ラッチ回路LTB[1]の入力端子Dに入力される。なお、このとき、ラッチ回路LTB[1]の制御端子には低レベル電位が入力されているため、ラッチ回路LTB[1]は、ラッチ回路LTB[1]の入力端子Dに入力されるデータDT[1]を保持せず、かつラッチ回路LTB[1]の出力端子Qに入力されるデータDT[1]を出力しない。
 時刻T33から時刻T34までの間において、配線DATには、データDT[2]が入力される。また、配線SCLには、クロック信号として、3回目のパルス電圧が入力される。シフトレジスタSRは、クロック信号の3回目のパルス電圧の立ち上がりが入力されることで、配線SEL[1]に低レベル電位を出力し、配線SEL[2]に高レベル電位を出力する。
 このとき、ラッチ回路LTA[1]はディセーブル状態となるので、ラッチ回路LTA[1]の入力端子Dに入力されるデータDT[2]を保持しない。また、ラッチ回路LTA[1]は、時刻T33以前から引き続き、データDT[1]を保持し続け、出力端子QからデータDT[1]を出力する。
 また、ラッチ回路LTA[2]はイネーブル状態となるので、入力端子Dに入力されているデータDT[2]を保持し、出力端子QにデータDT[2]を出力する。データDT[2]は、ラッチ回路LTB[2]の入力端子Dに入力される。なお、このとき、ラッチ回路LTB[2]の制御端子には低レベル電位が入力されているため、ラッチ回路LTB[2]は、ラッチ回路LTB[2]の入力端子Dに入力されるデータDT[2]を保持せず、かつラッチ回路LTB[2]の出力端子Qに入力されるデータDT[2]を出力しない。
 時刻T34から時刻T35までの間では、配線DATにデータDT[3]乃至DT[m−2]が逐次的に入力され、かつシフトレジスタSRによって配線SEL[3]乃至配線SEL[m−2]に逐次的に高レベル電位が入力される。これにより、ラッチLTA[3]乃至ラッチ回路LTA[m−2]のそれぞれにデータDT[3]乃至データDT[m−2]が保持される。また、ラッチLTA[3]乃至ラッチ回路LTA[m−2]のそれぞれの出力端子QからデータDT[3]乃至データDT[m−2]を出力する。
 時刻T35から時刻T36までの間において、配線DATには、データDT[m−1]が入力される。また、配線SCLには、クロック信号として、m回目のパルス電圧が入力される。シフトレジスタSRは、クロック信号のm回目のパルス電圧の立ち上がりが入力されることで、配線SEL[m−2]に低レベル電位を出力し、配線SEL[m−1]に高レベル電位を出力する。
 このとき、ラッチ回路LTA[m−2]はディセーブル状態となるので、ラッチ回路LTA[m−2]の入力端子Dに入力されるデータDT[m−1]を保持しない。また、ラッチ回路LTA[m−2]は、時刻T35以前から引き続き、データDT[m−2]を保持し続け、出力端子QからデータDT[m−2]を出力する。
 また、ラッチ回路LTA[m−1]はイネーブル状態となるので、入力端子Dに入力されているデータDT[m−1]を保持し、出力端子QにデータDT[m−1]を出力する。データDT[m−1]は、ラッチ回路LTB[m−1]の入力端子Dに入力される。なお、このとき、ラッチ回路LTB[m−1]の制御端子には低レベル電位が入力されているため、ラッチ回路LTB[m−1]は、ラッチ回路LTB[m−1]の入力端子Dに入力されるデータDT[m−1]を保持せず、かつラッチ回路LTB[m−1]の出力端子Qに入力されるデータDT[m−1]を出力しない。
 時刻T36から時刻T37までの間において、配線DATには、データDT[m]が入力される。また、配線SCLには、クロック信号として、m+1回目のパルス電圧が入力される。シフトレジスタSRは、クロック信号のm+1回目のパルス電圧の立ち上がりが入力されることで、配線SEL[m−1]に低レベル電位を出力し、配線SEL[m]に高レベル電位を出力する。
 このとき、ラッチ回路LTA[m−1]はディセーブル状態となるので、ラッチ回路LTA[m−1]の入力端子Dに入力されるデータDT[m]を保持しない。また、ラッチ回路LTA[m−1]は、時刻T36以前から引き続き、データDT[m−1]を保持し続け、出力端子QからデータDT[m−1]を出力する。
 また、ラッチ回路LTA[m]はイネーブル状態となるので、入力端子Dに入力されているデータDT[m]を保持し、出力端子QにデータDT[m]を出力する。データDT[m]は、ラッチ回路LTB[m]の入力端子Dに入力される。なお、このとき、ラッチ回路LTB[m]の制御端子には低レベル電位が入力されているため、ラッチ回路LTB[m]は、ラッチ回路LTB[m]の入力端子Dに入力されるデータDT[m]を保持せず、かつラッチ回路LTB[m]の出力端子Qに入力されるデータDT[m]を出力しない。
 時刻T38から時刻T39までの間において、配線LATには高レベル電位が入力される。これにより、ラッチ回路LTB[1]乃至ラッチ回路LTB[m]のそれぞれの制御端子に高レベル電位が入力されるため、ラッチ回路LTB[1]乃至ラッチ回路LTB[m]のそれぞれは、イネーブル状態となる。このため、ラッチ回路LTB[1]乃至ラッチ回路LTB[m]は、それぞれの入力端子Dに入力されているデータDT[1]乃至データDT[m]を保持して、それぞれの出力端子QからデータDT[1]乃至データDT[m]を出力する。
 時刻T39から時刻T40までの間において、配線SL8[1]乃至配線SL8[m]には高レベル電位が入力される。これにより、スイッチSW8[1]乃至スイッチSW8[m]がオン状態となり、ラッチ回路LTB[1]乃至ラッチ回路LTB[m]のそれぞれの出力端子Qと配線LXS[1]乃至配線LXS[m]との間が導通状態となる。このため、回路LGCは、配線LXS[1]乃至配線LXS[m]のそれぞれからデータDT[1]乃至データDT[m]を同時に出力することができる。
 回路LGCは、図17Aに示したタイミングチャートの動作を行うことによって、回路LGCに逐次的に入力されたデータDT[1]乃至データDT[m]を同時にパラレルに配線LXS[1]乃至配線LXS[m]に出力することができる。
 ところで、図17Aのタイミングチャートでは、回路LGCが配線LXS[1]乃至配線LXS[m]のそれぞれに同時にデータDTを出力する動作例を示したが、回路LGCは、配線LXS[1]乃至配線LXS[m]のそれぞれに逐次的にデータDTを出力してもよい。図17Bのタイミングチャートでは、回路LGCが配線LXS[1]乃至配線LXS[m]のそれぞれに逐次的にデータDTを出力する動作例を示したものである。なお、図17Bのタイミングチャートにおける時刻T39より前の動作については、図17Aのタイミングチャートにおける時刻T31より前から時刻T39までの動作例が行われたものとする。
 図17Bのタイミングチャートは、配線SL8[1]、配線SL8[2]、配線SL8[m−1]、及び配線SL8[m]における電位の変化を示し、かつ配線LXS[1]、配線LXS[2]、配線LXS[m−1]、及び配線LXS[m]に入力されているデータを示している。なお、配線SL8[1]、配線SL8[2]、配線SL8[m−1]、及び配線SL8[m]において、高レベル電位についてはHighと記載し、低レベル電位についてはLowと記載している。
 時刻T39から時刻T40までの間において、配線SL8[1]には高レベル電位が入力される。これにより、スイッチSW8[1]がオン状態となり、ラッチ回路LTB[1]の出力端子Qと配線LXS[1]との間が導通状態となるため、配線LXS[1]にラッチ回路LTBの出力端子Qから出力されたデータDT[1]が送信される。
 時刻T40から時刻T41までの間において、配線SL8[1]には低レベル電位が入力され、配線SL8[2]には高レベル電位が入力される。これにより、スイッチSW8[1]がオフ状態となり、スイッチSW8[2]がオン状態となる。ラッチ回路LTB[1]の出力端子Qと配線LXS[1]との間が非導通状態となるため、配線LXS[1]にラッチ回路LTBの出力端子Qから出力されたデータDT[1]は送信されない。また、ラッチ回路LTB[2]の出力端子Qと配線LXS[2]との間が導通状態となるため、配線LXS[2]にラッチ回路LTBの出力端子Qから出力されたデータDT[2]が送信される。
 時刻T41から時刻T42までの間では、配線SL8[3]乃至配線SL8[m−2]のそれぞれに高レベル電位が逐次的に入力されて、スイッチSW8[3]乃至スイッチSW8[m−2]が順次オン状態となる。これにより、ラッチ回路LTB[3]乃至ラッチ回路LTB[m−2]のそれぞれの出力端子Qに出力されているデータDT[3]乃至データDT[m−2]が、それぞれ配線LXS[3]乃至配線LXS[m−2]から順次出力される。
 時刻T42から時刻T43までの間において、配線SL8[m−2]には低レベル電位が入力され、配線SL8[m−1]には高レベル電位が入力される。これにより、スイッチSW8[m−2]がオフ状態となり、スイッチSW8[m−1]がオン状態となる。ラッチ回路LTB[m−2]の出力端子Qと配線LXS[m−2]との間が非導通状態となるため、配線LXS[m−2]にラッチ回路LTBの出力端子Qから出力されたデータDT[m−2]は送信されない。また、ラッチ回路LTB[m−1]の出力端子Qと配線LXS[m−1]との間が導通状態となるため、配線LXS[m−1]にラッチ回路LTBの出力端子Qから出力されたデータDT[m−1]が送信される。
 時刻T43から時刻T44までの間において、配線SL8[m−1]には低レベル電位が入力され、配線SL8[m]には高レベル電位が入力される。これにより、スイッチSW8[m−1]がオフ状態となり、スイッチSW8[m]がオン状態となる。ラッチ回路LTB[m−1]の出力端子Qと配線LXS[m−1]との間が非導通状態となるため、配線LXS[m−1]にラッチ回路LTBの出力端子Qから出力されたデータDT[m−1]は送信されない。また、ラッチ回路LTB[m]の出力端子Qと配線LXS[m]との間が導通状態となるため、配線LXS[m]にラッチ回路LTBの出力端子Qから出力されたデータDT[m]が送信される。
 回路LGCは、図17Aに示したタイミングチャートにおいて時刻T39まで動作を行った後に、図17Bに示したタイミングチャートの動作を行うことによって、回路LGCに逐次的に入力されたデータDT[1]乃至データDT[m]を配線LXS[1]乃至配線LXS[m]に順次出力することができる。
 なお、図17Bに示したタイミングチャートの動作例では、配線SL8[1]乃至配線SL8[m]のそれぞれを順次オン状態にして、データDT[1]乃至データDT[m]を配線LXS[1]乃至配線LXS[m]に順次出力する例を示したが、配線SL8[1]乃至配線SL8[m]からオン状態にするスイッチを選択して、配線LXS[1]乃至配線LXS[m]から選ばれた配線にデータDTを出力する動作としてもよい。
 上述した動作例によって、例えば、図8のタイミングチャートの時刻T14から時刻T15までの間において、演算回路MAC1、演算回路MAC2、又は演算回路MAC3の配線XCL[1]乃至配線XCL[m]のいずれか一にデータDTに応じた電位を供給することができる。
 また、本発明の一態様の半導体装置に備えられる図6の回路LGCは、図16Aに示す回路LGCでなく、状況に応じて、図16Aの回路LGCの回路構成を変更したものとしてもよい。例えば、図16Aの回路LGCは、図16Aに示すスイッチSW8[1]乃至スイッチSW8[m]のそれぞれと、配線LXS[1]乃至配線LXS[m]のそれぞれとの間には、バッファ回路を設けた構成としてもよい。図16Bに示す回路LGCは、スイッチSW8[1]乃至スイッチSW8[m]のそれぞれと、配線LXS[1]乃至配線LXS[m]のそれぞれとの間にバッファ回路BF[1]乃至バッファ回路BF[m]を設けた構成となっている。図16Bに示すとおり、回路LGCにバッファ回路BF[1]乃至バッファ回路BF[m]を設けることによって、回路LGCから配線LXS[1]乃至配線LXS[m]に出力された電気信号(電位)を安定させることができる。
 なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態4)
 本実施の形態では、本発明の一態様の半導体装置によって演算が可能な階層型のニューラルネットワークの構成について説明する。
 階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層(隠れ層)と、一の出力層と、を有し、合計3以上の層によって構成されている。図18Aに示す階層型のニューラルネットワーク100はその一例を示しており、ニューラルネットワーク100は、第1層乃至第R層(ここでのRは4以上の整数とすることができる。)を有している。特に、第1層は入力層に相当し、第R層は出力層に相当し、それら以外の層は中間層に相当する。なお、図18Aには、中間層として第(k−1)層、第k層(ここでのkは3以上R−1以下の整数とする。)を抜粋して図示している。
 ニューラルネットワーク100の各層は、一又は複数のニューロンを有する。図18Aにおいて、第1層はニューロンN (1)乃至ニューロンN (1)(ここでのpは1以上の整数である。)を有し、第(k−1)層はニューロンN (k−1)乃至ニューロンN (k−1)(ここでのmは1以上の整数である。)を有し、第k層はニューロンN (k)乃至ニューロンN (k)(ここでのnは1以上の整数である。)を有し、第R層はニューロンN (R)乃至ニューロンN (R)(ここでのqは1以上の整数である。)を有する。
 なお、図18Aには、ニューロンN (1)、ニューロンN (1)、ニューロンN (k−1)、ニューロンN (k−1)、ニューロンN (k)、ニューロンN (k)、ニューロンN (R)、ニューロンN (R)に加えて、第(k−1)層のニューロンN (k−1)(ここでのiは1以上m以下の整数である。)、第k層のニューロンN (k)(ここでのjは1以上n以下の整数である。)を抜粋して図示している。
 次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第k層のニューロンN (k)に着目している。
 図18Bは、第k層のニューロンN (k)と、ニューロンN (k)に入力される信号と、ニューロンN (k)から出力される信号と、を示している。
 具体的には、第(k−1)層のニューロンN (k−1)乃至ニューロンN (k−1)のそれぞれの出力信号であるz (k−1)乃至z (k−1)が、ニューロンN (k)に向けて出力されている。そして、ニューロンN (k)は、z (k−1)乃至z (k−1)に応じてz (k)を生成して、z (k)を出力信号として第(k+1)層(図示しない。)の各ニューロンに向けて出力する。
 前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度(以後、重み係数と呼称する。)によって、信号の伝達の度合いが定まる。ニューラルネットワーク100では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。第(k−1)層のニューロンN (k−1)と第k層のニューロンN (k)との間のシナプスの重み係数をw (k−1) (k)としたとき、第k層のニューロンN (k)に入力される信号は、式(4.1)で表すことができる。
Figure JPOXMLDOC01-appb-M000020
 つまり、第(k−1)層のニューロンN (k−1)乃至ニューロンN (k−1)のそれぞれから第k層のニューロンN (k)に信号が伝達するとき、当該信号であるz (k−1)乃至z (k−1)には、それぞれの信号に対応する重み係数(w (k−1) (k)乃至w (k−1) (k))が乗じられる。そして、第k層のニューロンN (k)には、w (k−1) (k)・z (k−1)乃至w (k−1) (k)・z (k−1)が入力される。このとき、第k層のニューロンN (k)に入力される信号の総和u (k)は、式(4.2)となる。
Figure JPOXMLDOC01-appb-M000021
 また、重み係数w (k−1) (k)乃至w (k−1) (k)と、ニューロンの信号z (k−1)乃至z (k−1)と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをbとしたとき、式(4.2)は、次の式に書き直すことができる。
Figure JPOXMLDOC01-appb-M000022
 ニューロンN (k)は、u (k)に応じて、出力信号z (k)を生成する。ここで。ニューロンN (k)からの出力信号z (k)を次の式で定義する。
Figure JPOXMLDOC01-appb-M000023
 関数f(u (k))は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
 ところで、各層のニューロンが出力する信号、重み係数w、または、バイアスbは、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、2値としてもよいし、3値としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線型ランプ関数、シグモイド関数などを用いればよい。デジタル値の2値の場合、例えば、出力を−1若しくは1、又は、0若しくは1、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は3値以上としてもよく、この場合、活性化関数は3値以上、例えば出力は−1、0、若しくは1とするステップ関数、又は、0、1、若しくは2とするステップ関数などを用いればよい。また、例えば、5値を出力する活性化関数として、−2、−1、0、1、若しくは2とするステップ関数などを用いてもよい。各層のニューロンが出力する信号、重み係数w、または、バイアスbについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、などができる。また、各層のニューロンが出力する信号、重み係数w、または、バイアスbについて、少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることができる。
 ニューラルネットワーク100は、第1層(入力層)に入力信号が入力されることによって、第1層(入力層)から最後の層(出力層)までの各層において順次に、前層から入力された信号を基に、式(4.1)、式(4.2)(又は式(4.3))、式(4.4)を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層(出力層)から出力された信号が、ニューラルネットワーク100によって計算された結果に相当する。
 ニューラルネットワーク100が有する第1層(入力層)、隠れ層、最後の層(出力層)で行われる演算は、実施の形態1、及び実施の形態2で述べた演算回路MAC1乃至演算回路MAC3を用いることで行うことができる。
 特に、式(4.3)のとおり、積和の結果に対して、偏りとしてバイアスを加えたい場合は、実施の形態2で述べた演算回路MAC2を用いればよい。このとき、式(4.3)のバイアスbは、式(2.1)及び式(2.2)のIBIAS[1]に相当する。
 実施の形態1、及び実施の形態2で述べた演算回路MAC1乃至演算回路MAC3の回路XLD、又は回路SCAは、一例として、本実施の形態で述べた入力層として適用することができる。なお、ここでは、第2層にはニューロンN (2)乃至ニューロンN (2)(rは1以上の整数とする。)が含まれているものとして、第1層に含まれているニューロンから第2層に含まれているニューロンに対して信号が送られる場合を考える。この場合、演算回路MAC1乃至演算回路MAC3が有するメモリセルアレイCAは、メモリセルAMがp行r列のマトリクス状に配置されている構成とする。
 第1層(入力層)のニューロンNs[1] (1)(s[1]は1以上p以下の整数である)は、受け取った信号zs[1] (1)を第2層(隠れ層)の全てのニューロンに出力する。信号zs[1] (1)を、回路XLD、又は回路SCAから出力された電位(第2データ)とすることで、第1層(入力層)から出力された信号zs[1] (1)を、配線XL[s[1]]を介して、メモリセルアレイCAに含まれるメモリセルAM[s[1],1]乃至メモリセルAM[s[1],r]、及びメモリセルAMr[s[1]]に入力することができる。
 このとき、メモリセルアレイCAのs[2]列目(s[2]は1以上r以下の整数である。)の各メモリセルAMに、重み係数ws[1] (1) s[2] (2)が第1データとして格納されていることで、第2層(隠れ層)のニューロンNs[2] (2)における、信号zs[1] (1)と重み係数ws[1] (1) s[2] (2)との積和を演算することができる。具体的には、回路IVTCを介して流れる電流I[s[2]]から信号zs[1] (1)と重み係数ws[1] (1) s[2] (2)との積和を求めることができる。加えて、回路ACTVによって当該積和の結果から活性化関数の値を求めることによって、活性化関数の値を第2層のニューロンNs[2] (2)の出力信号zs[2] (2)として、配線NIL[s[2]]から出力することができる。
 また、実施の形態1、及び実施の形態2で述べた演算回路MAC1乃至演算回路MAC3を、上述した隠れ層として適用することができる。なお、ここでは、第(k−1)層に含まれているニューロンから第k層に含まれているニューロンに対して信号が送られる場合を考える。この場合、演算回路MAC1乃至演算回路MAC3が有するメモリセルアレイCAは、メモリセルAMがm行n列のマトリクス状に配置されている構成とする。
 第(k−1)層のニューロンN (k−1)は、信号z (k−1)を第k層のニューロンN (k)乃至ニューロンN (k)に対して出力する。信号z (k−1)を、回路XLDから出力された電位(第2データ)とすることで、第(k−1)層から出力された信号z (k−1)を、配線XL[i]を介して、メモリセルアレイCAに含まれるメモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMr[i]に入力することができる。
 このとき、メモリセルアレイCAのj列目の各メモリセルAMに、重み係数w (k−1) (k)が第1データとして格納されていることで、第k層のニューロンN (k)における、信号z (k−1)と重み係数w (k−1) (k)との積和を演算することができる。具体的には、回路IVTCを介して流れる電流I[j]から信号z (k−1)と重み係数w (k−1) (k)との積和を求めることができる。加えて、回路ACTVによって当該積和の結果から活性化関数の値を求めることによって、活性化関数の値を第k層のニューロンN (k)の出力信号z (k)として、配線NIL[j]から出力することができる。
 また、実施の形態1、及び実施の形態2で述べた演算回路MAC1乃至演算回路MAC3を、上述した出力層として適用することができる。なお、ここでは、第(R−1)層にはニューロンN (R−1)乃至ニューロンN (R−1)(vは1以上の整数とする。)が含まれているものとして、第(R−1)層に含まれているニューロンから第R層に含まれているニューロンに対して信号が送られる場合を考える。この場合、演算回路MAC1乃至演算回路MAC3が有するメモリセルアレイCAは、メモリセルAMがv行q列のマトリクス状に配置されている構成とする。
 第(R−1)層のニューロンNs[R−1] (R−1)(s[R−1]は1以上v以下の整数である。)は、信号zs[R−1] (R−1)を第R層のニューロンN (R)乃至ニューロンN (R)に対して出力する。信号zs[R−1] (R−1)を、回路XLDから出力された電位(第2データ)とすることで、第(R−1)層から出力された信号zs[R−1] (R−1)を、配線XL[s[R−1]]を介して、メモリセルアレイCAに含まれるメモリセルAM[s[R−1],1]乃至メモリセルAM[s[R−1],n]、及びメモリセルAMr[s[R−1]]に入力することができる。
 このとき、メモリセルアレイCAのs[R]列目(s[R]は1以上q以下の整数である。)の各メモリセルAMに、重み係数ws[R−1] (R−1) s[R] (R)が第1データとして格納されていることで、第R層のニューロンNs[R] (R)における、信号zs[R−1] (R−1)と重み係数ws[R−1] (R−1) s[R] (R)との積和を演算することができる。具体的には、回路IVTCを介して流れる電流I[s[R]]から信号zs[R−1] (R−1)と重み係数ws[R−1] (R−1) s[R] (R)との積和を求めることができる。加えて、回路ACTVによって当該積和の結果から活性化関数の値を求めることによって、活性化関数の値を第R層のニューロンNs[R] (R)の出力信号zs[R] (R)として、配線NIL[s[R]]から出力することができる。
 ところで、本実施の形態で述べた演算回路では、メモリセルAMの行数が前層のニューロンの数となる。換言すると、メモリセルAMの行数は、次層の1つのニューロンに入力される前層のニューロンの出力信号の数に対応する。また、本実施の形態で述べた演算回路では、メモリセルAMの列数が次層のニューロンの数となる。換言すると、メモリセルAMの列数は、次層のニューロンから出力される出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロンの個数によって、演算回路のメモリセルアレイの行数、及び列数が定まるため、構成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて、設計すればよい。
 例えば、実施の形態1で述べた、演算回路MAC1を、上述した隠れ層として適用する場合、重み係数w (k−1) (k)を第1データとして、第1データに応じた電位を同じ列のメモリセルAMに順次記憶させて、第(k−1)層のニューロンN (k−1)からの出力信号z (k−1)を第2データとして、第2データに応じた電位を回路XLD、又は回路SCAから各行の配線XLに対して供給することで、回路IVTCを介して流れる電流量Iから信号z (k−1)と重み係数w (k−1) (k)との積和の値が求められ、回路ACTVによって当該値に応じた活性化関数の値を算出することができる。つまり、活性化関数の値を信号として第k層のニューロンN (k)の出力信号z (k)とすることができる。また、回路ACTVを活性化関数の値に応じた電位を出力する構成とし、第k層のニューロンN (k)の出力信号z (k)を別の演算回路MAC1に入力する構成とすることによって、その別の演算回路MAC1で第(k+1)層のニューロンから出力されるニューロンNs[k+1] (k+1)(s[k+1]は1以上で、かつ第k+1層が有する全ニューロンの個数以下の整数とする。)の出力信号zs[k+1] (k+1)を算出することができる。
 具体的には、図19に示す演算回路MAC4を用いることによって、上述した演算を行うことができる。図19の演算回路MAC4は、一例として、図1の演算回路MAC1と同様の構成の演算回路MAC1−1と、図1の演算回路MAC1において回路XLD、回路SCA、回路SWCを設けていない構成の演算回路MAC1−2と、を有する。なお、演算回路MAC1−1のメモリセルアレイCAには、m×n個のメモリセルAMとm個のメモリセルAMrとがマトリクス状に配置され、演算回路MAC1−2のメモリセルアレイCAには、n×t個(tは1以上の整数で、第(k+1)層が有する全ニューロンの個数とする。)のメモリセルAMとn個のメモリセルAMrとがマトリクス状に配置されている。また、演算回路MAC1−1の配線NIL[1]乃至配線NIL[n]のそれぞれは、演算回路MAC1−2の配線XL[1]乃至配線XL[n]に電気的に接続されている。
 例えば、図19の演算回路MAC1−1で、第(k−1)層のニューロンと第k層のニューロンとの間の重み係数を第1データとして、メモリセルアレイCAのメモリセルAM[1,1]乃至メモリセルAM[m,n]に保持し、第(k−1)層のニューロンNs[k−1] (k−1)からの出力信号zs[k−1] (k−1)を第2データとして、第2データに応じた電位を回路XLD又は回路SCAから各行の配線XLに対して流すことで、配線BL[1]乃至配線BL[n]のそれぞれから、配線NIL[1]乃至配線NIL[n]のそれぞれを介して、第k層のニューロンN (k)乃至ニューロンN (k)の出力信号z (k)乃至z (k)を出力することができる。なお、出力信号z (k)乃至z (k)のそれぞれの値は、回路ACTVから配線NIL[1]乃至配線NIL[n]のそれぞれに出力される電位として表すことができる。
 ここで、図19の演算回路MAC1−2で、第k層のニューロンと第(k+1)層のニューロンとの間の重み係数を第1データとして、メモリセルアレイCAのメモリセルAM[1,1]乃至メモリセルAM[n,t]に保持し、各行の配線XLに供給される電位、すなわち第k層のニューロンN (k)乃至ニューロンN (k)の出力信号z (k)乃至z (k)を第2データとすることで、配線BL[1]乃至配線BL[t]のそれぞれから、配線NIL[1]乃至配線NIL[t]のそれぞれを介して、第(k+1)層のニューロンN (k+1)乃至ニューロンN (k+1)のそれぞれの出力信号z (k+1)乃至z (k+1)を出力することができる。
 上述したとおり、演算回路MAC1乃至演算回路MAC3は、階層型のニューラルネットワークの規模に応じて、メモリセルアレイCAの行数、及び列数を決めることができる。また、演算回路MAC1乃至演算回路MAC3の少なくとも一を用いて、図19に示すとおりに接続することによって、階層型のニューラルネットワークの層数に応じた演算を行うことができる。
 なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態5)
 本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び上記の実施の形態で説明した半導体装置に適用できるトランジスタの構成例について説明する。
<半導体装置の構成例>
 図20は、一例として、上記の実施の形態で説明した演算回路MAC1乃至演算回路MAC4のいずれか一の断面図であって、回路SNCにフォトダイオードとして光電変換素子を適用した構成を示している。具体的には、図20に示す半導体装置は、トランジスタ300と、トランジスタ500と、容量素子600と、光電変換素子700と、を有している。図22Aはトランジスタ500のチャネル長方向の断面図であり、図22Bはトランジスタ500のチャネル幅方向の断面図であり、図22Cはトランジスタ300のチャネル幅方向の断面図である。
 トランジスタ500は、チャネル形成領域に金属酸化物を有するトランジスタ(OSトランジスタ)である。トランジスタ500は、オフ電流が小さく、また、高温でも電界効果移動度が変化しない特性を有する。トランジスタ500を、半導体装置、例えば、上記実施の形態で説明した演算回路MAC1乃至演算回路MAC4などに含まれるトランジスタに適用することにより、高温でも動作能力が低下しない半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ500をトランジスタTr11に適用することにより、メモリセルAM、メモリセルAMrなどに書き込まれた電位を長時間保持することができる。また、トランジスタ500をトランジスタTr41、トランジスタTr42などに適用することにより、回路RPCのノードNSに書き込まれた電位を長時間保持することができる。また、トランジスタ500をスイッチSW1に含まれているトランジスタに適用することにより、容量C6の第1端子に書き込まれた電位を長時間保持することができる。また、トランジスタ500をスイッチSW2に含まれているトランジスタに適用することにより、容量C7の第1端子に書き込まれた電位を長時間保持することができる。
 トランジスタ500は、例えば、トランジスタ300の上方に設けられ、容量素子600は、例えば、トランジスタ300、及びトランジスタ500の上方に設けられている。なお、容量素子600は、上記実施の形態で説明した演算回路MAC1乃至演算回路MAC4などに含まれる容量などとすることができる。なお、回路構成によっては、図20に示す容量素子600は必ずしも設けなくてもよい。
 光電変換素子700は、例えば、容量素子600の上方に設けられている。
 トランジスタ300は、基板311上に設けられ、導電体316、絶縁体315、基板311の一部からなる半導体領域313、ソース領域又はドレイン領域として機能する低抵抗領域314a、及び低抵抗領域314bを有する。なお、トランジスタ300は、例えば、上記実施の形態で説明した演算回路MAC1乃至演算回路MAC4などに含まれるトランジスタなどに適用することができる。具体的には、例えば、トランジスタ300は、図5A、又は図5Bの回路IVTCが有するオペアンプOP[1]乃至オペアンプOP[n]などに含まれているトランジスタとすることができる。また、例えば、トランジスタ300は、トランジスタTr31、トランジスタTr32[1]乃至トランジスタTr32[n]、トランジスタTr33、トランジスタTr34、トランジスタTr35、トランジスタTr36[1]乃至トランジスタTr36[n]とすることができる。なお、図20では、トランジスタ300のゲートが、容量素子600の一対の電極を介して、トランジスタ500のソース又はドレインの一方に電気的に接続されている構成を示しているが、演算回路MAC1乃至演算回路MAC4などの構成によっては、トランジスタ300のソース又はドレインの一方が、容量素子600の一対の電極を介して、トランジスタ500のソース又はドレインの一方に電気的に接続されている構成としてもよく、また、トランジスタ300のソース又はドレインの一方が、容量素子600の一対の電極を介して、トランジスタ500のゲートに電気的に接続されている構成としてもよく、また、トランジスタ300の各端子は、トランジスタ500の各端子、容量素子600の各端子のそれぞれに電気的に接続されない構成としてもよい。
 また、基板311としては、半導体基板(例えば単結晶基板又はシリコン基板)を用いることが好ましい。
 トランジスタ300は、図22Cに示すように、半導体領域313の上面及びチャネル幅方向の側面が絶縁体315を介して導電体316に覆われている。このように、トランジスタ300をFin型とすることにより、実効上のチャネル幅が増大することによりトランジスタ300のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ300のオフ特性を向上させることができる。
 なお、トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
 半導体領域313のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域314a、及び低抵抗領域314bなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)、GaN(窒化ガリウム)などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はGaAsとGaAlAs等を用いることで、トランジスタ300をHEMT(High Electron Mobility Transistor)としてもよい。
 低抵抗領域314a、及び低抵抗領域314bは、半導体領域313に適用される半導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、又はホウ素などのp型の導電性を付与する元素を含む。
 ゲート電極として機能する導電体316は、ヒ素、リンなどのn型の導電性を付与する元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
 なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
 なお、図20に示すトランジスタ300は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、半導体装置をOSトランジスタのみの単極性回路とする場合、図21に示すとおり、トランジスタ300の構成を、酸化物半導体を用いているトランジスタ500と同様の構成にすればよい。なお、トランジスタ500の詳細については後述する。
 トランジスタ300を覆って、絶縁体320、絶縁体322、絶縁体324、及び絶縁体326が順に積層して設けられている。
 絶縁体320、絶縁体322、絶縁体324、及び絶縁体326として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
 なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
 絶縁体322は、その下方に設けられるトランジスタ300などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。
 また、絶縁体324には、基板311、又はトランジスタ300などから、トランジスタ500が設けられる領域に、水素、不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
 水素に対するバリア性を有する膜の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ500等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ500と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
 水素の脱離量は、例えば、昇温脱離ガス分析法(TDS)などを用いて分析することができる。例えば、絶縁体324の水素の脱離量は、TDS分析において、膜の表面温度が50℃から500℃の範囲において、水素原子に換算した脱離量が、絶縁体324の面積当たりに換算して、10×1015atoms/cm以下、好ましくは5×1015atoms/cm以下であればよい。
 なお、絶縁体326は、絶縁体324よりも誘電率が低いことが好ましい。例えば、絶縁体326の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体326の比誘電率は、絶縁体324の比誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
 また、絶縁体320、絶縁体322、絶縁体324、及び絶縁体326には容量素子600、又はトランジスタ500と接続する導電体328、及び導電体330等が埋め込まれている。なお、導電体328、及び導電体330は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
 各プラグ、及び配線(導電体328、導電体330等)の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
 絶縁体326、及び導電体330上に、配線層を設けてもよい。例えば、図20において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されている。導電体356は、トランジスタ300と接続するプラグ、又は配線としての機能を有する。なお導電体356は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
 なお、例えば、絶縁体350は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ500とは、バリア層により分離することができ、トランジスタ300からトランジスタ500への水素の拡散を抑制することができる。
 なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ300からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体350と接する構造であることが好ましい。
 絶縁体354、及び導電体356上に、配線層を設けてもよい。例えば、図20において、絶縁体360、絶縁体362、及び絶縁体364が順に積層して設けられている。また、絶縁体360、絶縁体362、及び絶縁体364には、導電体366が形成されている。導電体366は、プラグ又は配線としての機能を有する。なお導電体366は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
 なお、例えば、絶縁体360は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体366は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体360が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ500とは、バリア層により分離することができ、トランジスタ300からトランジスタ500への水素の拡散を抑制することができる。
 また、絶縁体364、及び導電体366上に、配線層を設けてもよい(図示しない)。
 上記において、導電体356を含む配線層、及び導電体366を含む配線層について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体356を含む配線層と同様の配線層を1層以下にしてもよいし、導電体356を含む配線層と同様の配線層を3層以上にしてもよい。また、導電体366を含む配線層と同様の配線層を2層以上にしてもよい。
 絶縁体364上には絶縁体510、絶縁体512、絶縁体514、及び絶縁体516が、順に積層して設けられている。絶縁体510、絶縁体512、絶縁体514、及び絶縁体516のいずれかは、酸素、水素などに対してバリア性のある物質を用いることが好ましい。
 例えば、絶縁体510、及び絶縁体514には、例えば、基板311、又はトランジスタ300を設ける領域などから、トランジスタ500を設ける領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体324と同様の材料を用いることができる。
 水素に対するバリア性を有する膜の一例として、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ500等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ500と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
 また、水素に対するバリア性を有する膜として、例えば、絶縁体510、及び絶縁体514には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
 特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ500への混入を防止することができる。また、トランジスタ500を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ500に対する保護膜として用いることに適している。
 また、例えば、絶縁体512、及び絶縁体516には、絶縁体320と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体512、及び絶縁体516として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
 また、絶縁体510、絶縁体512、絶縁体514、及び絶縁体516には、導電体518、及びトランジスタ500を構成する導電体(例えば、導電体503)等が埋め込まれている。なお、導電体518は、容量素子600、又はトランジスタ300と接続するプラグ、又は配線としての機能を有する。導電体518は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
 特に、絶縁体510、及び絶縁体514と接する領域の導電体518は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ300とトランジスタ500とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ300からトランジスタ500への水素の拡散を抑制することができる。
 絶縁体516の上方には、トランジスタ500が設けられている。
 図22A、及び図22Bに示すように、トランジスタ500は、絶縁体514及び絶縁体516に埋め込まれるように配置された導電体503と、絶縁体516及び導電体503の上に配置された絶縁体520と、絶縁体520の上に配置された絶縁体522と、絶縁体522の上に配置された絶縁体524と、絶縁体524の上に配置された酸化物530aと、酸化物530aの上に配置された酸化物530bと、酸化物530b上に互いに離れて配置された導電体542a及び導電体542bと、導電体542a及び導電体542b上に配置され、導電体542aと導電体542bの間に重畳して開口が形成された絶縁体580と、開口の底面及び側面に配置された酸化物530cと、酸化物530cの形成面に配置された絶縁体550と、絶縁体550の形成面に配置された導電体560と、を有する。なお、本明細書等では、導電体542aと導電体542bとをまとめて、導電体542と記載する。
 また、図22A、及び図22Bに示すように、酸化物530a、酸化物530b、導電体542a、及び導電体542bと、絶縁体580との間に絶縁体544が配置されることが好ましい。また、図22A、及び図22Bに示すように、導電体560は、絶縁体550の内側に設けられた導電体560aと、導電体560aの内側に埋め込まれるように設けられた導電体560bと、を有することが好ましい。また、図22A、及び図22Bに示すように、絶縁体580、導電体560、及び絶縁体550の上に絶縁体574が配置されることが好ましい。
 なお、以下において、酸化物530a、酸化物530b、及び酸化物530cをまとめて酸化物530という場合がある。
 なお、トランジスタ500では、チャネルが形成される領域と、その近傍において、酸化物530a、酸化物530b、及び酸化物530cの3層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物530bの単層、酸化物530bと酸化物530aの2層構造、酸化物530bと酸化物530cの2層構造、又は4層以上の積層構造を設ける構成にしてもよい。また、トランジスタ500では、導電体560を2層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体560が、単層構造であってもよいし、3層以上の積層構造であってもよい。また、図20、図22A、及び図22Bに示すトランジスタ500は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。
 ここで、導電体560は、トランジスタのゲート電極として機能し、導電体542a及び導電体542bは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体560は、絶縁体580の開口、及び導電体542aと導電体542bに挟まれた領域に埋め込まれるように形成される。導電体560、導電体542a及び導電体542bの配置は、絶縁体580の開口に対して、自己整合的に選択される。つまり、トランジスタ500において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体560を位置合わせのマージンを設けることなく形成することができるので、トランジスタ500の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
 さらに、導電体560が、導電体542aと導電体542bの間の領域に自己整合的に形成されるので、導電体560は、導電体542a又は導電体542bと重畳する領域を有さない。これにより、導電体560と導電体542a及び導電体542bとの間に形成される寄生容量を低減することができる。よって、トランジスタ500のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
 導電体560は、第1のゲート(トップゲートともいう)電極として機能する場合がある。また、導電体503は、第2のゲート(ボトムゲートともいう)電極として機能する場合がある。その場合、導電体503に印加する電位を、導電体560に印加する電位と、連動させず、独立して変化させることで、トランジスタ500のしきい値電圧を制御することができる。特に、導電体503に負の電位を印加することにより、トランジスタ500のしきい値電圧を0Vより大きくし、オフ電流を低減することが可能となる。したがって、導電体503に負の電位を印加したほうが、印加しない場合よりも、導電体560に印加する電位が0Vのときのドレイン電流を小さくすることができる。
 導電体503は、酸化物530、及び導電体560と、重なるように配置する。これにより、導電体560、及び導電体503に電位を印加した場合、導電体560から生じる電界と、導電体503から生じる電界と、がつながり、酸化物530に形成されるチャネル形成領域を覆うことができる。本明細書等において、第1のゲート電極、及び第2のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S−channel)構造とよぶ。
 また、導電体503は、導電体518と同様の構成であり、絶縁体514及び絶縁体516の開口の内壁に接して導電体503aが形成され、さらに内側に導電体503bが形成されている。なお、トランジスタ500では、導電体503a及び導電体503bを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体503は、単層、又は3層以上の積層構造として設ける構成にしてもよい。
 ここで、導電体503aは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい。)導電性材料を用いることが好ましい。又は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい。)導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
 例えば、導電体503aが酸素の拡散を抑制する機能を持つことにより、導電体503bが酸化して導電率が低下することを抑制することができる。
 また、導電体503が配線の機能を兼ねる場合、導電体503bは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。また、当該配線の導電性を高く維持できる場合、導電体503aは、必ずしも設けなくともよい。なお、導電体503bを単層で図示したが、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。
 絶縁体520、絶縁体522、及び絶縁体524は、第2のゲート絶縁膜としての機能を有する。
 ここで、酸化物530と接する絶縁体524は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体524には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物530に接して設けることにより、酸化物530中の酸素欠損を低減し、トランジスタ500の信頼性を向上させることができる。
 過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS(Thermal Desorption Spectroscopy)分析にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm以上、好ましくは1.0×1019atoms/cm以上、さらに好ましくは2.0×1019atoms/cm以上、又は3.0×1020atoms/cm以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、又は100℃以上400℃以下の範囲が好ましい。
 また、上記過剰酸素領域を有する絶縁体と、酸化物530と、を接して加熱処理、マイクロ波処理、またはRF処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物530中の水、または水素を除去することができる。例えば、酸化物530において、VoHの結合が切断される反応が起きる、別言すると「VH→V+H」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してHOとして、酸化物530、または酸化物530近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体542a、及び導電体542bに拡散または捕獲(ゲッタリングともいう)される場合がある。
 また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にRFを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にRFを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物530、または酸化物530近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を133Pa以上、好ましくは200Pa以上、さらに好ましくは400Pa以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比(O/(O+Ar))が50%以下、好ましくは10%以上30%以下で行うとよい。
 また、トランジスタ500の作製工程中において、酸化物530の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、100℃以上450℃以下、より好ましくは350℃以上400℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを10ppm以上、1%以上、もしくは10%以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物530に酸素を供給して、酸素欠損(V)の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で行ってもよい。または、酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
 なお、酸化物530に加酸素化処理を行うことで、酸化物530中の酸素欠損を、供給された酸素により修復させる、別言すると「V+O→null」という反応を促進させることができる。さらに、酸化物530中に残存した水素に供給された酸素が反応することで、当該水素をHOとして除去する(脱水化する)ことができる。これにより、酸化物530中に残存していた水素が酸素欠損に再結合してVHが形成されるのを抑制することができる。
 また、絶縁体524が、過剰酸素領域を有する場合、絶縁体522は、酸素(例えば、酸素原子、酸素分子など)の拡散を抑制する機能を有する(上記酸素が透過しにくい)ことが好ましい。
 絶縁体522が、酸素、不純物などの拡散を抑制する機能を有することで、酸化物530が有する酸素は、絶縁体520側へ拡散することがなく、好ましい。また、導電体503が、絶縁体524、酸化物530などが有する酸素と反応することを抑制することができる。
 絶縁体522は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)、又は(Ba,Sr)TiO(BST)などのいわゆるhigh−k材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にhigh−k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
 特に、不純物、及び酸素などの拡散を抑制する機能を有する(上記酸素が透過しにくい)絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。このような材料を用いて絶縁体522を形成した場合、絶縁体522は、酸化物530からの酸素の放出、トランジスタ500の周辺部から酸化物530への水素等の不純物の混入を抑制する層として機能する。
 又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
 また、絶縁体520は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、high−k材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体520を得ることができる。
 なお、図22A、及び図22Bのトランジスタ500では、3層の積層構造からなる第2のゲート絶縁膜として、絶縁体520、絶縁体522、及び絶縁体524が図示されているが、第2のゲート絶縁膜は、単層、2層、又は4層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
 トランジスタ500は、チャネル形成領域を含む酸化物530に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物530として、In−M−Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種)等の金属酸化物を用いるとよい。特に、酸化物530として適用できるIn−M−Zn酸化物は、CAAC−OS(C−Axis Aligned Crystalline Oxide Semiconductor)、CAC−OS(Cloud−Aligned Composite Oxide Semiconductor)であることが好ましい。また、酸化物530として、In−Ga酸化物、In−Zn酸化物、In酸化物などを用いてもよい。
 また、トランジスタ500には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
 特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物530中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しVHを形成する場合がある。VHはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物530中のVHをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、VHが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること(脱水、脱水素化処理と記載する場合がある。)と、金属酸化物に酸素を供給して酸素欠損を補填すること(加酸素化処理と記載する場合がある。)が重要である。VHなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
 酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
 よって、金属酸化物を酸化物530に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
 また、酸化物530に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性(I型ともいう。)、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、1×1018cm−3未満であることが好ましく、1×1017cm−3未満であることがより好ましく、1×1016cm−3未満であることがさらに好ましく、1×1013cm−3未満であることがさらに好ましく、1×1012cm−3未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、1×10−9cm−3とすることができる。
 また、酸化物530に金属酸化物を用いる場合、導電体542a及び導電体542bと酸化物530とが接することで、酸化物530中の酸素が導電体542a及び導電体542bへ拡散し、導電体542a及び導電体542bが酸化する場合がある。導電体542a及び導電体542bが酸化することで、導電体542a及び導電体542bの導電率が低下する蓋然性が高い。なお、酸化物530中の酸素が導電体542a及び導電体542bへ拡散することを、導電体542a及び導電体542bが酸化物530中の酸素を吸収する、と言い換えることができる。
 また、酸化物530中の酸素が導電体542a及び導電体542bへ拡散することで、導電体542aと酸化物530bとの間、および、導電体542bと酸化物530bとの間に異層が形成される場合がある。当該異層は、導電体542a及び導電体542bよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体542a又は導電体542bと、当該異層と、酸化物530bとの3層構造は、金属−絶縁体−半導体からなる3層構造とみなすことができ、MIS(Metal−Insulator−Semiconductor)構造と呼称する、またはMIS構造を主としたダイオード接合構造と呼称する場合がある。
 なお、上記異層は、導電体542a及び導電体542bと酸化物530bとの間に形成されることに限られず、例えば、異層が、導電体542a及び導電体542bと酸化物530cとの間に形成される場合がある。
 酸化物530においてチャネル形成領域として機能する金属酸化物は、バンドギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
 酸化物530は、酸化物530b下に酸化物530aを有することで、酸化物530aよりも下方に形成された構造物から、酸化物530bへの不純物の拡散を抑制することができる。また、酸化物530b上に酸化物530cを有することで、酸化物530cよりも上方に形成された構造物から、酸化物530bへの不純物の拡散を抑制することができる。
 なお、酸化物530は、各金属原子の原子数比が異なる複数の酸化物層により、積層構造を有することが好ましい。具体的には、酸化物530aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物530bに用いる金属酸化物における、構成元素中の元素Mの原子数比より、大きいことが好ましい。また、酸化物530aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物530bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物530bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物530aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。また、酸化物530cは、酸化物530a又は酸化物530bに用いることができる金属酸化物を、用いることができる。
 具体的には、酸化物530aとして、InとGaとZnとの原子数比がIn:Ga:Zn=1:3:4、または1:1:0.5の金属酸化物を用いればよい。また、酸化物530bとして、InとGaとZnとの原子数比がIn:Ga:Zn=4:2:3、または1:1:1の金属酸化物を用いればよい。また、酸化物530cとして、InとGaとZnとの原子数比がIn:Ga:Zn=1:3:4、またGaとZnの原子数比がGa:Zn=2:1、またはGa:Zn=2:5の金属酸化物を用いればよい。また、酸化物530cを積層構造とする場合の具体例としては、InとGaとZnとの原子数比がIn:Ga:Zn=4:2:3と、In:Ga:Zn=1:3:4との積層構造、またGaとZnの原子数比がGa:Zn=2:1と、InとGaとZnとの原子数比がIn:Ga:Zn=4:2:3との積層構造、GaとZnの原子数比がGa:Zn=2:5と、InとGaとZnとの原子数比がIn:Ga:Zn=4:2:3との積層構造、酸化ガリウムと、InとGaとZnとの原子数比がIn:Ga:Zn=4:2:3との積層構造などが挙げられる。
 また、例えば、酸化物530aに用いる金属酸化物における元素Mに対するInの原子数比が、酸化物530bに用いる金属酸化物における元素Mに対するInの原子数比より小さい場合、酸化物530bとして、InとGaとZnとの原子数比がIn:Ga:Zn=5:1:6またはその近傍、In:Ga:Zn=5:1:3またはその近傍、In:Ga:Zn=10:1:3またはその近傍などの組成であるIn−Ga−Zn酸化物を用いることができる。
 また、上述した以外の組成としては、酸化物530bには、例えば、In:Zn=2:1の組成、In:Zn=5:1の組成、In:Zn=10:1の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。
 これらの酸化物530a、酸化物530b、酸化物530cを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物530a、および酸化物530cを、In:Ga:Zn=1:3:4の組成およびその近傍の組成を有する金属酸化物、酸化物530bを、In:Ga:Zn=4:2:3から4.1の組成およびその近傍の組成を有する金属酸化物とすることが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物530bの組成として、Inの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため好適である。
 また、酸化物530a及び酸化物530cの伝導帯下端のエネルギーが、酸化物530bの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物530a及び酸化物530cの電子親和力が、酸化物530bの電子親和力より小さいことが好ましい。
 ここで、酸化物530a、酸化物530b、及び酸化物530cの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物530a、酸化物530b、及び酸化物530cの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物530aと酸化物530bとの界面、及び酸化物530bと酸化物530cとの界面において形成される混合層の欠陥準位密度を低くするとよい。
 具体的には、酸化物530aと酸化物530b、酸化物530bと酸化物530cが、酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物530bがIn−Ga−Zn酸化物の場合、酸化物530a及び酸化物530cとして、In−Ga−Zn酸化物、Ga−Zn酸化物、酸化ガリウムなどを用いるとよい。
 このとき、キャリアの主たる経路は酸化物530bとなる。酸化物530a、酸化物530cを上述の構成とすることで、酸化物530aと酸化物530bとの界面、及び酸化物530bと酸化物530cとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ500は高いオン電流を得られる。
 酸化物530b上には、ソース電極、及びドレイン電極として機能する導電体542a、及び導電体542bが設けられる。導電体542a、及び導電体542bとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
 また、図22A、及び図22Bでは、導電体542a、及び導電体542bを単層構造として示したが、2層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
 また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
 また、図22Aに示すように、酸化物530の、導電体542a(導電体542b)との界面とその近傍には、低抵抗領域として、領域543a、及び領域543bが形成される場合がある。このとき、領域543aはソース領域又はドレイン領域の一方として機能し、領域543bはソース領域又はドレイン領域の他方として機能する。また、領域543aと領域543bに挟まれる領域にチャネル形成領域が形成される。
 酸化物530と接するように上記導電体542a(導電体542b)を設けることで、領域543a(領域543b)の酸素濃度が低減する場合がある。また、領域543a(領域543b)に導電体542a(導電体542b)に含まれる金属と、酸化物530の成分とを含む金属化合物層が形成される場合がある。このような場合、領域543a(領域543b)のキャリア濃度が増加し、領域543a(領域543b)は、低抵抗領域となる。
 絶縁体544は、導電体542a、及び導電体542bを覆うように設けられ、導電体542a、及び導電体542bの酸化を抑制する。このとき、絶縁体544は、酸化物530及び絶縁体524のそれぞれの側面を覆い、絶縁体522と接するように設けられてもよい。
 絶縁体544として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体544として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
 特に、絶縁体544として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体542a、及び導電体542bが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体544は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
 絶縁体544を有することで、絶縁体580に含まれる水、及び水素などの不純物が酸化物530c、絶縁体550を介して、酸化物530bに拡散することを抑制することができる。また、絶縁体580が有する過剰酸素により、導電体560が酸化するのを抑制することができる。
 絶縁体550は、第1のゲート絶縁膜として機能する。絶縁体550は、酸化物530cの内側(上面、及び側面)に接して配置することが好ましい。絶縁体550は、上述した絶縁体524と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
 具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
 加熱により酸素が放出される絶縁体を、絶縁体550として、酸化物530cの上面に接して設けることにより、絶縁体550から、酸化物530cを通じて、酸化物530bのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体524と同様に、絶縁体550中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体550の膜厚は、1nm以上20nm以下とすることが好ましい。
 また、絶縁体550が有する過剰酸素を、効率的に酸化物530へ供給するために、絶縁体550と導電体560との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体550から導電体560への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体550から導電体560への過剰酸素の拡散が抑制される。つまり、酸化物530へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体560の酸化を抑制することができる。当該金属酸化物としては、絶縁体544に用いることができる材料を用いればよい。
 なお、絶縁体550は、第2のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、high−k材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
 第1のゲート電極として機能する導電体560は、図22A、及び図22Bでは2層構造として示しているが、単層構造でもよいし、3層以上の積層構造であってもよい。
 導電体560aは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体560aが酸素の拡散を抑制する機能を持つことにより、絶縁体550に含まれる酸素により、導電体560bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体560aとして、酸化物530に適用できる酸化物半導体を用いることができる。その場合、導電体560bをスパッタリング法で成膜することで、導電体560aの電気抵抗値を低下させて導電体にすることができる。これをOC(Oxide Conductor)電極と呼称することができる。
 また、導電体560bは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体560bは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体560bは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
 絶縁体580は、絶縁体544を介して、導電体542a、及び導電体542b上に設けられる。絶縁体580は、過剰酸素領域を有することが好ましい。例えば、絶縁体580として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
 絶縁体580は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体580を、酸化物530cと接して設けることで、絶縁体580中の酸素を、酸化物530cを通じて、酸化物530へと効率良く供給することができる。なお、絶縁体580中の水又は水素などの不純物濃度が低減されていることが好ましい。
 絶縁体580の開口は、導電体542aと導電体542bの間の領域に重畳して形成される。これにより、導電体560は、絶縁体580の開口、及び導電体542aと導電体542bに挟まれた領域に、埋め込まれるように形成される。
 半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体560の導電性が下がらないようにする必要がある。そのために導電体560の膜厚を大きくすると、導電体560はアスペクト比が高い形状となりうる。本実施の形態では、導電体560を絶縁体580の開口に埋め込むように設けるため、導電体560をアスペクト比の高い形状にしても、工程中に導電体560を倒壊させることなく、形成することができる。
 絶縁体574は、絶縁体580の上面、導電体560の上面、及び絶縁体550の上面に接して設けられることが好ましい。絶縁体574をスパッタリング法で成膜することで、絶縁体550、及び絶縁体580へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物530中に酸素を供給することができる。
 例えば、絶縁体574として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
 特に、酸化アルミニウムはバリア性が高く、0.5nm以上3.0nm以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
 また、絶縁体574の上に、層間膜として機能する絶縁体581を設けることが好ましい。絶縁体581は、絶縁体524などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
 また、絶縁体581、絶縁体574、絶縁体580、及び絶縁体544に形成された開口に、導電体540a、及び導電体540bを配置する。導電体540a及び導電体540bは、導電体560を挟んで対向して設ける。導電体540a及び導電体540bは、後述する導電体546、及び導電体548と同様の構成である。
 絶縁体581上には、絶縁体582が設けられている。絶縁体582は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体582には、絶縁体514と同様の材料を用いることができる。例えば、絶縁体582には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
 特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ500への混入を防止することができる。また、トランジスタ500を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ500に対する保護膜として用いることに適している。
 また、絶縁体582上には、絶縁体586が設けられている。絶縁体586は、絶縁体320と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体586として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
 また、絶縁体520、絶縁体522、絶縁体524、絶縁体544、絶縁体580、絶縁体574、絶縁体581、絶縁体582、及び絶縁体586には、導電体546、及び導電体548等が埋め込まれている。
 導電体546、及び導電体548は、容量素子600、トランジスタ500、又はトランジスタ300と接続するプラグ、又は配線としての機能を有する。導電体546、及び導電体548は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
 なお、トランジスタ500の形成後、トランジスタ500を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ500を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ500をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ500を囲むように開口を形成する場合、例えば、絶縁体514または絶縁体522に達する開口を形成し、絶縁体514または絶縁体522に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ500の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体522と同様の材料を用いればよい。
 続いて、トランジスタ500の上方には、容量素子600が設けられている。容量素子600は、導電体610と、導電体620、絶縁体630とを有する。
 また、導電体546、及び導電体548上に、導電体612を設けてもよい。導電体612は、トランジスタ500と接続するプラグ、又は配線としての機能を有する。導電体610は、容量素子600の電極としての機能を有する。なお、導電体612、及び導電体610は、同時に形成することができる。
 導電体612、及び導電体610には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜(窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
 図20では、導電体612、及び導電体610は単層構造を示したが、当該構成に限定されず、2層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
 絶縁体630を介して、導電体610と重畳するように、導電体620を設ける。なお、導電体620は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるCu(銅)、Al(アルミニウム)等を用いればよい。
 導電体620、及び絶縁体630上には、絶縁体650が設けられている。絶縁体650は、絶縁体320と同様の材料を用いて設けることができる。また、絶縁体650は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
 本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
 次に、図20、図21に図示している、OSトランジスタの別の構成例について説明する。
 図23A、及び図23Bは、図22A、及び図22Bに示すトランジスタ500の変形例であって、図23Aは、トランジスタ500のチャネル長方向の断面図であり、図23Bはトランジスタ500のチャネル幅方向の断面図である。なお、図23A、及び図23Bに示す構成は、トランジスタ300等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
 図23A、及び図23Bに示す構成のトランジスタ500は、絶縁体402及び絶縁体404を有する点が、図22A、及び図22Bに示す構成のトランジスタ500と異なる。また、導電体540aの側面に接して絶縁体552が設けられ、導電体540bの側面に接して絶縁体552が設けられる点が、図22A、及び図22Bに示す構成のトランジスタ500と異なる。さらに、絶縁体520を有さない点が、図22A、及び図22Bに示す構成のトランジスタ500と異なる。
 図23A、及び図23Bに示す構成のトランジスタ500は、絶縁体512上に絶縁体402が設けられている。また、絶縁体574上、及び絶縁体402上に絶縁体404が設けられている。
 図23A、及び図23Bに示す構成のトランジスタ500では、絶縁体514、絶縁体516、絶縁体522、絶縁体524、絶縁体544、絶縁体580、及び絶縁体574が設けられており、絶縁体404がこれらを覆う構造になっている。つまり、絶縁体404は、絶縁体574の上面、絶縁体574の側面、絶縁体580の側面、絶縁体544の側面、絶縁体524の側面、絶縁体522の側面、絶縁体516の側面、絶縁体514の側面、絶縁体402の上面とそれぞれ接する。これにより、酸化物530等は、絶縁体404と絶縁体402によって外部から隔離される。
 絶縁体402及び絶縁体404は、水素(例えば、水素原子、水素分子などの少なくとも一)又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体402及び絶縁体404として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物530に水素等が拡散することを抑制することができるので、トランジスタ500の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
 絶縁体552は、絶縁体581、絶縁体404、絶縁体574、絶縁体580、及び絶縁体544に接して設けられる。絶縁体552は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体552として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体552として用いると好適である。絶縁体552として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体580等から導電体540a及び導電体540bを通じて酸化物530に拡散することを抑制することができる。また、絶縁体580に含まれる酸素が導電体540a及び導電体540bに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
 図24は、トランジスタ500及びトランジスタ300を図23A、及び図23Bに示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体546の側面に、絶縁体552が設けられている。
 また、図23A、及び図23Bに示すトランジスタ500は、状況に応じて、トランジスタの構成を変更してもよい。例えば、図23A、及び図23Bのトランジスタ500は、変更例として、図25A、及び図25Bに示すトランジスタにすることができる。図25Aはトランジスタのチャネル長方向の断面図であり、図25Bはトランジスタのチャネル幅方向の断面図である。図25A、及び図25Bに示すトランジスタは、酸化物530cが酸化物530c1及び酸化物530c2の2層構造である点で、図23A、及び図23Bに示すトランジスタと異なる。
 酸化物530c1は、絶縁体524の上面、酸化物530aの側面、酸化物530bの上面及び側面、導電体542a及び導電体542bの側面、絶縁体544の側面、及び絶縁体580の側面と接する。酸化物530c2は、絶縁体550と接する。
 酸化物530c1として、例えばIn−Zn酸化物を用いることができる。また、酸化物530c2として、酸化物530cが1層構造である場合に酸化物530cに用いることができる材料と同様の材料を用いることができる。例えば、酸化物530c2として、In:Ga:Zn=1:3:4[原子数比]、Ga:Zn=2:1[原子数比]、またはGa:Zn=2:5[原子数比]の金属酸化物を用いることができる。
 酸化物530cを酸化物530c1及び酸化物530c2の2層構造とすることにより、酸化物530cを1層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーMOSトランジスタとして適用することができる。なお、図22A、及び図22Bに示す構成のトランジスタが有する酸化物530cも、酸化物530c1と酸化物530c2の2層構造とすることができる。
 図25A、及び図25Bに示す構成のトランジスタは、例えば、図20、図21に示すトランジスタ300に適用することができる。また、例えば、トランジスタ300は、前述のとおり、上記実施の形態で説明した半導体装置、例えば、上記実施の形態で説明した演算回路MAC1乃至演算回路MAC4に含まれるトランジスタなどに適用することができる。なお図25A、及び図25Bに示すトランジスタは、本発明の一態様の半導体装置が有する、トランジスタ300、トランジスタ500以外のトランジスタにも適用することができる。
 図26は、トランジスタ500を図22Aに示すトランジスタの構成とし、トランジスタ300を図25Aに示すトランジスタ構成とした場合における、半導体装置の構成例を示す断面図である。なお、図24と同様に、導電体546の側面に絶縁体552を設ける構成としている。図26に示すように、本発明の一態様の半導体装置は、トランジスタ300とトランジスタ500を両方ともOSトランジスタとしつつ、トランジスタ300とトランジスタ500のそれぞれを異なる構成にすることができる。
 次に、図20、図21、図24、及び図26の半導体装置に適用できる容量素子について説明する。
 図27では、図20、図21、図24、及び図26に示す半導体装置に適用できる容量素子600の一例として容量素子600Aについて示している。図27Aは容量素子600Aの上面図であり、図27Bは容量素子600Aの一点鎖線L3−L4における断面を示した斜視図であり、図27Cは容量素子600Aの一点鎖線W3−L4における断面を示した斜視図である。
 導電体610は、容量素子600Aの一対の電極の一方として機能し、導電体620は、容量素子600Aの一対の電極の他方として機能する。また、絶縁体630は、一対の電極に挟まれる誘電体として機能する。
 絶縁体630としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
 なお、本明細書中において、酸化窒化ハフニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化ハフニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
 また、例えば、絶縁体630には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率(high−k)材料との積層構造を用いてもよい。当該構成により、容量素子600Aは、高誘電率(high−k)の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子600Aの静電破壊を抑制することができる。
 なお、高誘電率(high−k)材料(高い比誘電率の材料)の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
 または、絶縁体630は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)または(Ba、Sr)TiO(BST)などのhigh−k材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体630を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された3層積層、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された4層積層などを用いれば良い。また、絶縁体630としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ、及び容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にhigh−k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
 容量素子600は、導電体610の下部において、導電体546と、導電体548とに電気的に接続されている。導電体546と、導電体548は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図27A乃至図27Cでは、導電体546と、導電体548と、をまとめて導電体540と記載している。
 また、図27では、図を明瞭に示すために、導電体546及び導電体548が埋め込まれている絶縁体586と、導電体620及び絶縁体630を覆っている絶縁体650と、を省略している。
 なお、図20、図21、図24、図26、図27A、図27B、及び図27Cに示す容量素子600はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子600は、図28A乃至図28Cに示すシリンダ型の容量素子600Bとしてもよい。
 図28Aは容量素子600Bの上面図であり、図28Bは容量素子600Bの一点鎖線L3−L4における断面図であり、図28Cは容量素子600Bの一点鎖線W3−L4における断面を示した斜視図である。
 図28Bにおいて、容量素子600Bは、導電体540が埋め込まれている絶縁体586上の絶縁体631と、開口部を有する絶縁体651と、一対の電極の一方として機能する導電体610と、一対の電極の他方として機能する導電体620と、を有する。
 また、図28Cでは、図を明瞭に示すために、絶縁体586と、絶縁体650と、絶縁体651と、を省略している。
 絶縁体631としては、例えば、絶縁体586と同様の材料を用いることができる。
 また、絶縁体631には、導電体540に電気的に接続されるように導電体611が埋め込まれている。導電体611は、例えば、導電体330、導電体518と同様の材料を用いることができる。
 絶縁体651としては、例えば、絶縁体586と同様の材料を用いることができる。
 また、絶縁体651は、前述の通り、開口部を有し、当該開口部は導電体611に重畳している。
 導電体610は、当該開口部の底部と、側面と、に形成されている。つまり、導電体610は、導電体611に重畳し、かつ導電体611に電気的に接続されている。
 なお、導電体610の形成方法としては、エッチング法などによって絶縁体651に開口部を形成し、次に、スパッタリング法、ALD法などによって導電体610を成膜する。その後、CMP(Chemichal Mechanical Polishing)法などによって、開口部に成膜された導電体610を残して、絶縁体651上に成膜された導電体610を除去すればよい。
 絶縁体630は、絶縁体651上と、導電体610の形成面上と、に位置する。なお、絶縁体630は、容量素子において、一対の電極に挟まれる誘電体として機能する。
 導電体620は、絶縁体651の開口部が埋まるように、絶縁体630上に形成されている。
 絶縁体650は、絶縁体630と、導電体620と、を覆うように形成されている。
 図28に示すシリンダ型の容量素子600Bは、プレーナ型の容量素子600Aよりも静電容量の値を高くすることができる。
 次に、図20、図21、図24、及び図26の容量素子600の上方に設けられている光電変換素子700について説明する。
 光電変換素子700は、一例として、層767aと、層767bと、層767cと、層767dと、層767eと、を有する。
 図20、図21、図24、及び図26に示す光電変換素子700は、有機光導電膜の一例であり、層767aは下部電極、層767eは透光性を有する上部電極であり、層767b、層767c、層767dは光電変換部に相当する。なお、図20、図21、図24、及び図26に示す光電変換素子700の代わりとして、例えば、pn接合型フォトダイオード、アバランシェフォトダイオードなどを用いてもよい。
 下部電極である層767aは、アノード又はカソードの一方とすることができ、上部電極である層767bは、アノード又はカソードの他方とすることができる。なお、本実施の形態では、層767aをカソードとし、層767bをアノードとする。
 層767aとしては、例えば、低抵抗の金属層などとすることが好ましい。具体的には、層767aとしては、例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
 層767eとしては、例えば、可視光に対して高い透光性を有する導電層を用いることが好ましい。具体的には、層767eとしては、例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層767eを省略した構成とすることもできる。
 光電変換部の層767b、層767dのいずれか一方はホール輸送層、他方は電子輸送層とすることができる。また、層767cは光電変換層とすることができる。
 ホール輸送層としては、例えば酸化モリブデンなどを用いることができる。電子輸送層としては、例えば、C60、C70などのフラーレン、またはそれらの誘導体などを用いることができる。
 光電変換層としては、n型有機半導体およびp型有機半導体の混合層(バルクヘテロ接合構造)を用いることができる。
 図20、図21、図24、及び図26の半導体装置において、絶縁体751は、絶縁体650上に設けられ、層767aは、絶縁体751上に設けられている。また、絶縁体752は、絶縁体751上と層767a上と、に設けられている。層767bは、絶縁体752上と層767a上に設けられている。
 また、層767b上には、層767c、層767d、層767e、絶縁体753が順に積層して設けられている。
 絶縁体751は、一例として、層間絶縁膜として機能する。絶縁体751は、例えば、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。絶縁体751に水素に対するバリア性を有する絶縁体を用いることにより、トランジスタ500への水素の拡散を抑制することができる。そのため、絶縁体751としては、一例として、絶縁体324に適用できる材料を用いることができる。
 絶縁体752は、一例として、素子分離層として機能する。絶縁体752は、図示しないが、隣に位置する別の光電変換素子との短絡を防止するために設けられている。絶縁体752としては、例えば、有機絶縁体などを用いることが好ましい。
 絶縁体753は、一例として、透光性を有する平坦化膜として機能する。絶縁体753としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどの材料を用いることができる。
 絶縁体753の上方には、一例として、遮光層771と、光学変換層772と、マイクロレンズアレイ773と、が設けられている。
 絶縁体753上に設けられている遮光層771は、隣接する画素への光の流入を抑えることができる。遮光層771には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
 絶縁体753上と遮光層771上とに設けられている光学変換層772には、カラーフィルタを用いることができる。カラーフィルタにR(赤)、G(緑)、B(青)、Y(黄)、C(シアン)、M(マゼンタ)などの色を画素別に割り当てることにより、カラー画像を得ることができる。
 また、光学変換層772に波長カットフィルタを用いれば、様々な波長領域における画像が得られる撮像装置とすることができる。
 例えば、光学変換層772に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層772に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層772に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
 また、光学変換層772にシンチレータを用いれば、X線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したX線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光(蛍光)に変換される。そして、当該光を光電変換素子700で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
 シンチレータは、X線、ガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光、紫外光などを発する物質を含む。例えば、GdS:Tb、GdS:Pr、GdS:Eu、BaFCl:Eu、NaI、CsI、CaF、BaF、CeF、LiF、LiI、ZnOなどを樹脂やセラミクスに分散させたものを用いることができる。
 遮光層771上と、光学変換層772上にはマイクロレンズアレイ773が設けられる。マイクロレンズアレイ773が有する個々のレンズを通る光が直下の光学変換層772を通り、光電変換素子700に照射されるようになる。マイクロレンズアレイ773を設けることにより、集光した光を光電変換素子700に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ773は、可視光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。
 ところで、図20、図21、図24、及び図26には、トランジスタ300、及びトランジスタ500の上方に有機光導電膜を用いた光電変換素子700を設けた半導体装置の構成を示しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、本発明の一態様の半導体装置は、光電変換素子700の代わりとして、裏面照射型であってpn接合型の光電変換素子を設けた構成としてもよい。
 図29は、トランジスタ300、及びトランジスタ500の上方に、裏面照射型であってpn接合型の光電変換素子700Aを設けた半導体装置の構成例を示している。図29に示している半導体装置は、トランジスタ300、トランジスタ500、及び容量素子600が設けられた基板311の上方に、光電変換素子700Aを有する構造体SAが貼り合わされた構成となっている。
 なお、構造体SAには、遮光層771と、光学変換層772と、マイクロレンズアレイ773と、が含まれており、これらの説明については、上述した説明を参酌する。
 光電変換素子700Aは、シリコン基板に形成されたpn接合型のフォトダイオードであり、p型領域に相当する層765bおよびn型領域に相当する層765aを有する。光電変換素子700Aは埋め込み型フォトダイオードであり、層765aの表面側(電流の取り出し側)に設けられた薄いp型の領域(層765bの一部)によって暗電流を抑えノイズを低減させることができる。
 絶縁体701、導電体741、導電体742は、貼り合わせ層としての機能を有する。絶縁体754は、層間絶縁膜および平坦化膜としての機能を有する。絶縁体755は、素子分離層としての機能を有する。絶縁体756は、キャリアの流出を抑制する機能を有する。
 シリコン基板には画素を分離する溝が設けられ、絶縁体756はシリコン基板上面および当該溝に設けられる。絶縁体756が設けられることにより、光電変換素子700A内で発生したキャリアが隣接する画素に流出することを抑えることができる。また、絶縁体756は、迷光の侵入を抑制する機能も有する。したがって、絶縁体756により、混色を抑制することができる。なお、シリコン基板の上面と絶縁体756との間に反射防止膜が設けられていてもよい。
 素子分離層は、LOCOS(LOCal Oxidation of Silicon)法を用いて形成することができる。または、STI(Shallow Trench Isolation)法等を用いて形成してもよい。絶縁体756としては、例えば、酸化シリコン、窒化シリコンなどの無機絶縁膜、ポリイミド、アクリルなどの有機絶縁膜を用いることができる。なお、絶縁体756は多層構成であってもよい。
 光電変換素子700Aの層765a(n型領域、カソードに相当)は、導電体741と電気的に接続される。層765b(p型領域、アノードに相当)は、導電体742と電気的に接続される。導電体741、導電体742は、絶縁体701に埋設された領域を有する。また、絶縁体701、導電体741、導電体742の表面は、それぞれ高さが一致するように平坦化されている。
 絶縁体650の上方には、絶縁体691、絶縁体692が順に積層されている。また、絶縁体691、及び絶縁体692には開口部が設けられており、当該開口部を埋めるように導電体743が形成されている。
 絶縁体691としては、例えば、絶縁体751に適用できる材料を用いることができる。
 また、絶縁体692としては、例えば、絶縁体650に適用できる材料を用いることができる。
 絶縁体693と、絶縁体701と、のそれぞれは貼り合わせ層の一部として機能する。また、導電体741、導電体742と、導電体743のそれぞれも貼り合わせ層の一部として機能する。
 絶縁体693、及び絶縁体701としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。特に、絶縁体693と絶縁体701とを接合するため、絶縁体693及び絶縁体701は、同一の成分で構成されていることが好ましい。
 導電体741、導電体742、及び導電体743としては、例えば、銅、アルミニウム、錫、亜鉛、タングステン、銀、白金または金などを用いることができる。特に、導電体741と導電体743、及び導電体742と導電体743とを接合しやすくするには、銅、アルミニウム、タングステン、又は金を用いることが好ましい。
 なお、導電体741、導電体742、及び導電体743は、複数の層を含む多層構造としてもよい。例えば、導電体741、導電体742、又は導電体743が設けられる開口部の側面に第1の導電体を形成し、その後に開口部を埋めるように第2の導電体を形成してもよい。第1の導電体としては、例えば、窒化タンタルなど水素に対するバリア性を有する導電体を用いることができ、また、第2の導電体としては、例えば、導電性の高いタングステンを用いることができる。
 基板311側の貼り合わせ層と構造体SA側の貼り合わせ層との貼り合わせを行う前工程では、基板311側において、絶縁体693と導電体743との表面はそれぞれ高さが一致するように平坦化が行われる。同様に、構造体SA側において、絶縁体701と、導電体741と、導電体742と、の表面はそれぞれ高さが一致するように平坦化が行われる。
 貼り合わせ工程で、絶縁体693と絶縁体701との接合、つまり絶縁層同士の接合を行うとき、研磨などによって高い平坦性を与えた後に、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
 また、例えば、導電体741と導電体743との接合、及び導電体742と導電体743との接合、つまり導電体同士の接合をおこなうとき、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
 上述した、貼り合わせ工程を行うことによって、基板311側の導電体743を、構造体SA側の導電体741、及び導電体742に電気的に接続することができる。また、基板311側の絶縁体693と、構造体SA側の絶縁体701と、の機械的な強度を有する接続を得ることができる。
 基板311と構造体SAを貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
 例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面を金などの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
 なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態6)
 本実施の形態では、上記の実施の形態で説明したOSトランジスタに用いることができる金属酸化物(以下、酸化物半導体ともいう。)について説明する。
 金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
<結晶構造の分類>
 まず、酸化物半導体における、結晶構造の分類について、図30Aを用いて説明を行う。図30Aは、酸化物半導体、代表的にはIGZO(Inと、Gaと、Znと、を含む金属酸化物)の結晶構造の分類を説明する図である。
 図30Aに示すように、酸化物半導体は、大きく分けて「Amorphous(無定形)」と、「Crystalline(結晶性)」と、「Crystal(結晶)」と、に分類される。また、「Amorphous」の中には、completely amorphousが含まれる。また、「Crystalline」の中には、CAAC(c−axis−aligned crystalline)、nc(nanocrystalline)、及びCAC(Cloud−Aligned Composite)が含まれる。なお、「Crystalline」の分類には、single crystal、poly crystal、及びcompletely amorphousは除かれる。また、「Crystal」の中には、single crystal、及びpoly crystalが含まれる。
 なお、図30Aに示す太枠内の構造は、「Amorphous(無定形)」と、「Crystal(結晶)」との間の中間状態であり、新しい境界領域(New crystalline phase)に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Amorphous(無定形)」、「Crystal(結晶)」とは全く異なる構造と言い換えることができる。
 なお、膜または基板の結晶構造は、X線回折(XRD:X−Ray Diffraction)スペクトルを用いて評価することができる。ここで、「Crystalline」に分類されるCAAC−IGZO膜のGIXD(Grazing−Incidence XRD)測定で得られるXRDスペクトルを図30Bに示す(縦軸は強度(Intensity)を任意単位(a.u.)で表している。)。なお、GIXD法は、薄膜法またはSeemann−Bohlin法ともいう。以降、図30Bに示すGIXD測定で得られるXRDスペクトルを、単にXRDスペクトルと記す。なお、図30Bに示すCAAC−IGZO膜の組成は、In:Ga:Zn=4:2:3[原子数比]近傍である。また、図30Bに示すCAAC−IGZO膜の厚さは、500nmである。
 図30Bに示すように、CAAC−IGZO膜のXRDスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、CAAC−IGZO膜のXRDスペクトルでは、2θ=31°近傍に、c軸配向を示すピークが検出される。なお、図30Bに示すように、2θ=31°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
 また、膜または基板の結晶構造は、極微電子線回折法(NBED:Nano Beam Electron Diffraction)によって観察される回折パターン(極微電子線回折パターンともいう。)にて評価することができる。CAAC−IGZO膜の回折パターンを、図30Cに示す。図30Cは、電子線を基板に対して平行に入射するNBEDによって観察される回折パターンである。なお、図30Cに示すCAAC−IGZO膜の組成は、In:Ga:Zn=4:2:3[原子数比]近傍である。また、極微電子線回折法では、プローブ径を1nmとして電子線回折が行われる。
 図30Cに示すように、CAAC−IGZO膜の回折パターンでは、c軸配向を示す複数のスポットが観察される。
<<酸化物半導体の構造>>
 なお、酸化物半導体は、結晶構造に着目した場合、図30Aとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のCAAC−OS、及びnc−OSがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)、非晶質酸化物半導体、などが含まれる。
 ここで、上述のCAAC−OS、nc−OS、及びa−like OSの詳細について、説明を行う。
[CAAC−OS]
 CAAC−OSは、複数の結晶領域を有し、当該複数の結晶領域はc軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、CAAC−OS膜の厚さ方向、CAAC−OS膜の被形成面の法線方向、またはCAAC−OS膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、CAAC−OSは、a−b面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、CAAC−OSは、c軸配向し、a−b面方向には明らかな配向をしていない酸化物半導体である。
 なお、上記複数の結晶領域のそれぞれは、1つまたは複数の微小な結晶(最大径が10nm未満である結晶)で構成される。結晶領域が1つの微小な結晶で構成されている場合、当該結晶領域の最大径は10nm未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十nm程度となる場合がある。
 また、In−M−Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種)において、CAAC−OSは、インジウム(In)、及び酸素を有する層(以下、In層)と、元素M、亜鉛(Zn)、及び酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能である。よって、(M,Zn)層にはインジウムが含まれる場合がある。また、In層には元素Mが含まれる場合がある。なお、In層にはZnが含まれる場合もある。当該層状構造は、例えば、高分解能TEM像において、格子像として観察される。
 CAAC−OS膜に対し、例えば、XRD装置を用いて構造解析を行うと、θ/2θスキャンを用いたOut−of−plane XRD測定では、c軸配向を示すピークが2θ=31°またはその近傍に検出される。なお、c軸配向を示すピークの位置(2θの値)は、CAAC−OSを構成する金属元素の種類、組成などにより変動する場合がある。
 また、例えば、CAAC−OS膜の電子線回折パターンにおいて、複数の輝点(スポット)が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット(ダイレクトスポットともいう。)を対称中心として、点対称の位置に観測される。
 上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリー)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、などによって、歪みを許容することができるためと考えられる。
 なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶(polycrystal)と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないCAAC−OSは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、CAAC−OSを構成するには、Znを有する構成が好ましい。例えば、In−Zn酸化物、及びIn−Ga−Zn酸化物は、In酸化物よりも結晶粒界の発生を抑制できるため好適である。
 CAAC−OSは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物、欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。また、CAAC−OSは、製造工程における高い温度(所謂サーマルバジェット)に対しても安定である。したがって、OSトランジスタにCAAC−OSを用いると、製造工程の自由度を広げることが可能となる。
[nc−OS]
 nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。別言すると、nc−OSは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、1nm以上10nm以下、特に1nm以上3nm以下であることから、当該微小な結晶をナノ結晶ともいう。また、nc−OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OS、非晶質酸化物半導体と区別が付かない場合がある。例えば、nc−OS膜に対し、XRD装置を用いて構造解析を行うと、θ/2θスキャンを用いたOut−of−plane XRD測定では、結晶性を示すピークが検出されない。また、nc−OS膜に対し、ナノ結晶よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径(例えば1nm以上30nm以下)の電子線を用いる電子線回折(ナノビーム電子線回折ともいう。)を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
[a−like OS]
 a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆又は低密度領域を有する。即ち、a−like OSは、nc−OS及びCAAC−OSと比べて、結晶性が低い。また、a−like OSは、nc−OS及びCAAC−OSと比べて、膜中の水素濃度が高い。
<<酸化物半導体の構成>>
 次に、上述のCAC−OSの詳細について、説明を行う。なお、CAC−OSは材料構成に関する。
[CAC−OS]
 CAC−OSとは、例えば、金属酸化物を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
 さらに、CAC−OSとは、第1の領域と、第2の領域と、に材料が分離することでモザイク状となり、当該第1の領域が、膜中に分布した構成(以下、クラウド状ともいう。)である。つまり、CAC−OSは、当該第1の領域と、当該第2の領域とが、混合している構成を有する複合金属酸化物である。
 ここで、In−Ga−Zn酸化物におけるCAC−OSを構成する金属元素に対するIn、Ga、およびZnの原子数比のそれぞれを、[In]、[Ga]、および[Zn]と表記する。例えば、In−Ga−Zn酸化物におけるCAC−OSにおいて、第1の領域は、[In]が、CAC−OS膜の組成における[In]よりも大きい領域である。また、第2の領域は、[Ga]が、CAC−OS膜の組成における[Ga]よりも大きい領域である。または、例えば、第1の領域は、[In]が、第2の領域における[In]よりも大きく、且つ、[Ga]が、第2の領域における[Ga]よりも小さい領域である。また、第2の領域は、[Ga]が、第1の領域における[Ga]よりも大きく、且つ、[In]が、第1の領域における[In]よりも小さい領域である。
 具体的には、上記第1の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第2の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第1の領域を、Inを主成分とする領域と言い換えることができる。また、上記第2の領域を、Gaを主成分とする領域と言い換えることができる。
 なお、上記第1の領域と、上記第2の領域とは、明確な境界が観察できない場合がある。
 例えば、In−Ga−Zn酸化物におけるCAC−OSでは、エネルギー分散型X線分光法(EDX:Energy Dispersive X−ray spectroscopy)を用いて取得したEDXマッピングにより、Inを主成分とする領域(第1の領域)と、Gaを主成分とする領域(第2の領域)とが、偏在し、混合している構造を有することが確認できる。
 CAC−OSをトランジスタに用いる場合、第1の領域に起因する導電性と、第2の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能(On/Offさせる機能)をCAC−OSに付与することができる。つまり、CAC−OSとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、CAC−OSをトランジスタに用いることで、高いオン電流(Ion)、高い電界効果移動度(μ)、および良好なスイッチング動作を実現することができる。
 酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、CAC−OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。
<酸化物半導体を有するトランジスタ>
 続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
 上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
 トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は1×1017cm−3以下、好ましくは1×1015cm−3以下、さらに好ましくは1×1013cm−3以下、より好ましくは1×1011cm−3以下、さらに好ましくは1×1010cm−3未満であり、1×10−9cm−3以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼称する場合がある。
 また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
 また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
 従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
<不純物>
 ここで、酸化物半導体中における各不純物の影響について説明する。
 酸化物半導体において、第14族元素の一つであるシリコン、炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコン、炭素の濃度(SIMSにより得られる濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms/cm以下とする。
 また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、SIMSにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。
 また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、SIMSにより得られる酸化物半導体中の窒素濃度を、5×1019atoms/cm未満、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下にする。
 また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満にする。
 不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
 なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態7)
 本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
<半導体ウェハ>
 初めに、半導体装置などが形成された半導体ウェハの例を、図31Aを用いて説明する。
 図31Aに示す半導体ウェハ4800は、ウェハ4801と、ウェハ4801の上面に設けられた複数の回路部4802と、を有する。なお、ウェハ4801の上面において、回路部4802の無い部分は、スペーシング4803であり、ダイシング用の領域である。
 半導体ウェハ4800は、ウェハ4801の表面に対して、前工程によって複数の回路部4802を形成することで作製することができる。また、その後に、ウェハ4801の複数の回路部4802が形成された反対側の面を研削して、ウェハ4801の薄膜化をしてもよい。この工程により、ウェハ4801の反りなどを低減し、部品としての小型化を図ることができる。
 次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインSCL1及びスクライブラインSCL2(ダイシングライン、又は切断ラインと呼称する場合がある)に沿って行われる。なお、スペーシング4803は、ダイシング工程を容易に行うために、複数のスクライブラインSCL1が平行になるように設け、複数のスクライブラインSCL2が平行になるように設け、スクライブラインSCL1とスクライブラインSCL2が垂直になるように設けることが好ましい。
 ダイシング工程を行うことにより、図31Bに示すようなチップ4800aを、半導体ウェハ4800から切り出すことができる。チップ4800aは、ウェハ4801aと、回路部4802と、スペーシング4803aと、を有する。なお、スペーシング4803aは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部4802の間のスペーシング4803の幅が、スクライブラインSCL1の切りしろと、又はスクライブラインSCL2の切りしろとほぼ同等の長さであればよい。
 なお、本発明の一態様の素子基板の形状は、図31Aに図示した半導体ウェハ4800の形状に限定されない。例えば、矩形の形状の半導体ウェハであってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
<電子部品>
 図31Cに電子部品4700および電子部品4700が実装された基板(実装基板4704)の斜視図を示す。図31Cに示す電子部品4700は、モールド4711内にチップ4800aを有している。なお、図31Cに示すとおり、チップ4800aは、回路部4802が積層された構成としてもよい。図31Cは、電子部品4700の内部を示すために、一部を省略している。電子部品4700は、モールド4711の外側にランド4712を有する。ランド4712は電極パッド4713と電気的に接続され、電極パッド4713はチップ4800aとワイヤ4714によって電気的に接続されている。電子部品4700は、例えばプリント基板4702に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板4702上で電気的に接続されることで実装基板4704が完成する。
 図31Dに電子部品4730の斜視図を示す。電子部品4730は、SiP(System in Package)またはMCM(Multi Chip Module)の一例である。電子部品4730は、パッケージ基板4732(プリント基板)上にインターポーザ4731が設けられ、インターポーザ4731上に半導体装置4735、および複数の半導体装置4710が設けられている。
 電子部品4730は、半導体装置4710を有する。半導体装置4710としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ(HBM:High Bandwidth Memory)などとすることができる。また、半導体装置4735は、CPU、GPU、FPGA、記憶装置などの集積回路(半導体装置)を用いることができる。
 パッケージ基板4732は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ4731は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
 インターポーザ4731は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ4731は、インターポーザ4731上に設けられた集積回路をパッケージ基板4732に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼称する場合がある。また、インターポーザ4731に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板4732を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、TSV(Through Silicon Via)を用いることも出来る。
 インターポーザ4731としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
 HBMでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、HBMを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、HBMを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
 また、シリコンインターポーザを用いたSiP、MCMなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する2.5Dパッケージ(2.5次元実装)では、シリコンインターポーザを用いることが好ましい。
 また、電子部品4730と重ねてヒートシンク(放熱板)を設けてもよい。ヒートシンクを設ける場合は、インターポーザ4731上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品4730では、半導体装置4710と半導体装置4735の高さを揃えることが好ましい。
 電子部品4730を他の基板に実装するため、パッケージ基板4732の底部に電極4733を設けてもよい。図31Dでは、電極4733を半田ボールで形成する例を示している。パッケージ基板4732の底部に半田ボールをマトリクス状に設けることで、BGA(Ball Grid Array)実装を実現できる。また、電極4733を導電性のピンで形成してもよい。パッケージ基板4732の底部に導電性のピンをマトリクス状に設けることで、PGA(Pin Grid Array)実装を実現できる。
 電子部品4730は、BGAおよびPGAに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、SPGA(Staggered Pin Grid Array)、LGA(Land Grid Array)、QFP(Quad Flat Package)、QFJ(Quad Flat J−leaded package)、またはQFN(Quad Flat Non−leaded package)などの実装方法を用いることができる。
 次に、光電変換素子が含まれているイメージセンサチップ(撮像装置)を有する、電子部品について説明する。
 図32Aは、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ4550(図32C参照)を固定するパッケージ基板4510、カバーガラス4520および両者を接着する接着剤4530等を有する。
 図32Bは、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ4540としたBGA(Ball Grid Array)を有する。なお、BGAに限らず、LGA(Land Grid Array)、PGA(Pin Grid Array)などを有していてもよい。
 図32Cは、カバーガラス4520および接着剤4530の一部を省いて図示したパッケージの斜視図である。パッケージ基板4510上には電極パッド4560が形成され、電極パッド4560およびバンプ4540はスルーホールを介して電気的に接続されている。電極パッド4560は、イメージセンサチップ4550とワイヤ4570によって電気的に接続されている。
 また、図32Dは、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ4551(図32F)を固定するパッケージ基板4511、レンズカバー4521、およびレンズ4535等を有する。また、パッケージ基板4511およびイメージセンサチップ4551の間には撮像装置の駆動回路および信号変換回路などの機能を有するICチップ4590(図32F)も設けられており、SiP(System in Package)としての構成を有している。
 図32Eは、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板4511の下面および側面には、実装用のランド4541が設けられたQFN(Quad Flat No−lead package)の構成を有する。なお、当該構成は一例であり、QFP(Quad Flat Package)、前述したBGAが設けられていてもよい。
 図32Fは、レンズカバー4521およびレンズ4535の一部を省いて図示したモジュールの斜視図である。ランド4541は電極パッド4561と電気的に接続され、電極パッド4561はイメージセンサチップ4551またはICチップ4590とワイヤ4571によって電気的に接続されている。
 イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
 なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態8)
 本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図33には、当該半導体装置を有する電子部品4700が各電子機器に含まれている様子を図示している。
[携帯電話]
 図33に示す情報端末5500は、情報端末の一種である携帯電話(スマートフォン)である。情報端末5500は、筐体5510と、表示部5511と、を有しており、入力用インターフェースとして、タッチパネルが表示部5511に備えられ、ボタンが筐体5510に備えられている。
 情報端末5500は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部5511に表示するアプリケーション、表示部5511に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部5511に表示するアプリケーション、指紋、声紋などの生体認証を行うアプリケーションなどが挙げられる。
[ウェアラブル端末]
 また、図33には、ウェアラブル端末の一例として腕時計型の情報端末5900が図示されている。情報端末5900は、筐体5901、表示部5902、操作ボタン5903、操作子5904、バンド5905などを有する。
 ウェアラブル端末は、先述した情報端末5500と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。
[情報端末]
 また、図33には、デスクトップ型情報端末5300が図示されている。デスクトップ型情報端末5300は、情報端末の本体5301と、ディスプレイ5302と、キーボード5303と、を有する。
 デスクトップ型情報端末5300は、先述した情報端末5500と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末5300を用いることで、新規の人工知能の開発を行うことができる。
 なお、上述では、電子機器としてスマートフォン、デスクトップ用情報端末、ウェアラブル端末を例として、それぞれ図33に図示したが、スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末を適用することができる。スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末としては、例えば、PDA(Personal Digital Assistant)、ノート型情報端末、ワークステーションなどが挙げられる。
[電化製品]
 また、図33には、電化製品の一例として電気冷凍冷蔵庫5800が図示されている。電気冷凍冷蔵庫5800は、筐体5801、冷蔵室用扉5802、冷凍室用扉5803等を有する。
 電気冷凍冷蔵庫5800に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫5800を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫5800は、電気冷凍冷蔵庫5800に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫5800に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
 本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、IH(Induction Heating)調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
[ゲーム機]
 また、図33には、ゲーム機の一例である携帯ゲーム機5200が図示されている。携帯ゲーム機5200は、筐体5201、表示部5202、ボタン5203等を有する。
 更に、図33には、ゲーム機の一例である据え置き型ゲーム機7500が図示されている。据え置き型ゲーム機7500は、本体7520と、コントローラ7522を有する。なお、本体7520には、無線または有線によってコントローラ7522を接続することができる。また、図33に示していないが、コントローラ7522は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ7522は、図33に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ7522の形状を様々に変更してもよい。例えば、FPS(First Person Shooter)などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び/又は音声によって操作する形式としてもよい。
 また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
 携帯ゲーム機5200に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機5200を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
 更に、携帯ゲーム機5200に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機5200を実現することができる。
 本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機5200に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
 また、携帯ゲーム機5200で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、1人でもゲームを行うことができる。
 図33では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設(ゲームセンター、遊園地など)に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
[移動体]
 上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
 図33には移動体の一例である自動車5700が図示されている。
 自動車5700の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
 特に当該表示装置には、自動車5700に設けられた撮像装置(図示しない。)からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車5700の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
 上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該半導体装置を自動車5700の自動運転システムに用いることができる。また、当該半導体装置を道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
 なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体(ヘリコプター、無人航空機(ドローン)、飛行機、ロケット)なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
[カメラ]
 上記実施の形態で説明した半導体装置は、カメラに適用することができる。
 図33には、撮像装置の一例であるデジタルカメラ6240が図示されている。デジタルカメラ6240は、筐体6241、表示部6242、操作ボタン6243、シャッターボタン6244等を有し、また、デジタルカメラ6240には、着脱可能なレンズ6246が取り付けられている。なお、ここではデジタルカメラ6240を、レンズ6246を筐体6241から取り外して交換することが可能な構成としたが、レンズ6246と筐体6241とが一体となっていてもよい。また、デジタルカメラ6240は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
 デジタルカメラ6240に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ6240を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
 更に、デジタルカメラ6240に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ6240を実現することができる。人工知能を利用することによって、デジタルカメラ6240は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。
[ビデオカメラ]
 上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
 図33には、撮像装置の一例であるビデオカメラ6300が図示されている。ビデオカメラ6300は、第1筐体6301、第2筐体6302、表示部6303、操作キー6304、レンズ6305、接続部6306等を有する。操作キー6304及びレンズ6305は第1筐体6301に設けられており、表示部6303は第2筐体6302に設けられている。そして、第1筐体6301と第2筐体6302とは、接続部6306により接続されており、第1筐体6301と第2筐体6302の間の角度は、接続部6306により変更が可能である。表示部6303における映像を、接続部6306における第1筐体6301と第2筐体6302との間の角度に従って切り替える構成としてもよい。
 ビデオカメラ6300で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ6300は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。
[PC用の拡張デバイス]
 上記実施の形態で説明した半導体装置は、PC(Personal Computer)などの計算機、情報端末用の拡張デバイスに適用することができる。
 図34Aは、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、PCに外付けする拡張デバイス6100を示している。拡張デバイス6100は、例えば、USB(Universal Serial Bus)などでPCに接続することで、当該チップによる演算処理を行うことができる。なお、図34Aは、持ち運びが可能な形態の拡張デバイス6100を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
 拡張デバイス6100は、筐体6101、キャップ6102、USBコネクタ6103及び基板6104を有する。基板6104は、筐体6101に収納されている。基板6104には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板6104には、チップ6105(例えば、上記実施の形態で説明した半導体装置、電子部品4700、メモリチップなど。)、コントローラチップ6106が取り付けられている。USBコネクタ6103は、外部装置と接続するためのインターフェースとして機能する。
 拡張デバイス6100をPCなど用いることにより、当該PCの演算処理能力を高くすることができる。これにより、処理能力の足りないPCでも、例えば、人工知能、動画処理などの演算を行うことができる。
[放送システム]
 上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
 図34Bは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図34Bは、放送局5680から送信された電波(放送信号)が、各家庭のテレビジョン受信装置(TV)5600に届くまでの経路を示している。TV5600は、受信装置を備え(図示しない。)、アンテナ5650で受信された放送信号は、当該受信装置を介して、TV5600に送信される。
 図34Bでは、アンテナ5650は、UHF(Ultra High Frequency)アンテナを図示しているが、アンテナ5650としては、BS・110°CSアンテナ、CSアンテナなども適用できる。
 電波5675A、電波5675Bは地上波放送用の放送信号であり、電波塔5670は受信した電波5675Aを増幅して、電波5675Bの送信を行う。各家庭では、アンテナ5650で電波5675Bを受信することで、TV5600で地上波放送を視聴することができる。なお、放送システムは、図34Bに示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
 上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局5680から各家庭のTV5600に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ5650が当該放送データを受信したとき、TV5600に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いTV5600で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
 上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン(UHDTV:4K、8K)放送に対して好適である。
 また、TV5600側における人工知能の応用として、例えば、TV5600に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
[認証システム]
 上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
 図34Cは、掌紋認証装置を示しており、筐体6431、表示部6432、掌紋読み取り部6433、配線6434を有している。
 図34Cには、掌紋認証装置が手6435の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
[報知器]
 上記実施の形態で説明した半導体装置は、報知器に適用することができる。
 図35Aには、報知器6900が図示されており、報知器6900は、感知機6901と、受信機6902と、発信機6903とを有する。
 感知機6901は、センサ回路6904、通気口6905、操作キー6906等を有する。通気口6905を通過した検知対象物は、センサ回路6904にセンシングされる。センサ回路6904としては、例えば、漏水、漏電、ガス漏洩、火災、氾濫する恐れのある河川の水位、地震の震度、放射線などを検知対象物とする検知器とすることができる。
 感知機6901は、例えば、規定値以上の検知対象物がセンサ回路6904にて感知されると、その情報を受信機6902に送る。受信機6902は、表示部6907、操作キー6908、操作キー6909、配線6910等を有する。受信機6902は、感知機6901からの情報に従って、発信機6903の動作を制御する。発信機6903は、スピーカ6911、照明装置6912などを有する。発信機6903は、発信機6903からの命令に従って、警報を発信する機能を有する。図35Aでは、発信機6903が、スピーカ6911を用いた音声による警報と、赤色灯などの照明装置6912を用いた光による警報とを共に行う例を示しているが、いずれか一方のみの警報またはそれ以外の警報を、発信機6903が行うようにしてもよい。
 また、センサ回路が火災報知器として機能する場合、警報の発信に伴い、シャッターなどの防火設備に、所定の動作を行う旨の命令を受信機6902が送るようにしてもよい。また、図35Aでは、受信機6902と感知機6901との間において無線で信号の送受信が行われる場合を例示したが、配線等を介して信号の送受信が行われていてもよい。また、図35Aでは、受信機6902から発信機6903へ、配線6910を介して信号の送信が行われている場合を例示したが、無線で信号の送信が行われていてもよい。
[ロボット]
 上記で説明した半導体装置は、ロボットに適用することができる。
 図35Bは、ロボットの一例を示している。ロボット6140は、それぞれの触覚センサ6141a乃至触覚センサ6141eを有する。ロボット6140は、触覚センサ6141a乃至触覚センサ6141eを用いて、対象物をつかむことができる。触覚センサ6141a乃至触覚センサ6141eとしては、例えば、対象物に触れたときの接地面積に応じて、対象物に対して電流が流れる機能を有し、流れる電流の量からロボット6140が対象物をつかんでいるという認識をすることができる。
 図35Cは、産業用ロボットの一例を示している。産業用ロボットは、駆動範囲を細かく制御するために複数の駆動軸を有することが好ましい。産業用ロボット6150は、機能部6151、制御部6152、駆動軸6153、駆動軸6154、及び駆動軸6155を備えた例を示している。機能部6151は画像検出モジュールなどのセンサを有していることが好ましい。
 また、機能部6151は、対象物をつかむ、切る、溶接する、塗布する、貼付するなどの機能のいずれか一もしくは複数の機能を有していることが好ましい。産業用ロボット6150は、応答性が向上すると、生産性が比例して向上する。また、産業用ロボット6150が精密な動作を行うためには、微小電流を検知するセンサなどを設けることが好ましい。
 なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
MAC1:演算回路、MAC1−1:演算回路、MAC1−2:演算回路、MAC2:演算回路、MAC3:演算回路、MAC4:演算回路、CA:メモリセルアレイ、AM[1,1]:メモリセル、AM[m,1]:メモリセル、AM[1,n]:メモリセル、AM[m,n]:メモリセル、AM[1,t]:メモリセル、AM[n,1]:メモリセル、AM[n,t]:メモリセル、AMr[1]:メモリセル、AMr[m]:メモリセル、AMr[n]:メモリセル、AMb[1]:メモリセル、AMb[n]:メモリセル、CMS:回路、CS1[1]:回路、CS1[n]:回路、CS2[1]:回路、CS2[n]:回路、CM:回路、WDD:回路、XLD:回路、LGC:回路、LS:回路、MUX:回路、SCA:回路、RPC[1]:回路、RPC[m]:回路、SNC:回路、SWC:回路、SWT[1]:回路、SWT[m]:回路、WLD:回路、IVTC:回路、ACTV:回路、BL[1]:配線、BL[n]:配線、BL[t]:配線、BLr:配線、BLO[1]:配線、BLO[n]:配線、WD[1]:配線、WD[n]:配線、WD[t]:配線、WDr:配線、WL[1]:配線、WL[m]:配線、WL[n]:配線、WLb:配線、XL[1]:配線、XL[m]:配線、XL[n]:配線、XLb:配線、OL[1]:配線、OL[n]:配線、NIL[1]:配線、NIL[n]:配線、NIL[t]:配線、LXS[1]:配線、LXS[m]:配線、DXS[1]:配線、DXS[m]:配線、VR:配線、VRA:配線、VHE:配線、VLE:配線、VdL:配線、AND:配線、VBE:配線、VDE:配線、VSE:配線、VRS:配線、CVL:配線、SL1:配線、SL2:配線、SL3:配線、SL4:配線、SL5:配線、SL5B:配線、SL6:配線、SL8[1]:配線、SL8[m]:配線、TXL:配線、RSL:配線、SCL:配線、SPL:配線、DAT:配線、LAT:配線、SEL[1]:配線、SEL[m]:配線、DL[1]:配線、DL[m]:配線、Tr11:トランジスタ、Tr12:トランジスタ、Tr31:トランジスタ、Tr32[1]:トランジスタ、Tr32[n]:トランジスタ、Tr33:トランジスタ、Tr34:トランジスタ、Tr35:トランジスタ、Tr36[1]:トランジスタ、Tr36[n]:トランジスタ、Tr41:トランジスタ、Tr42:トランジスタ、Tr43:トランジスタ、Tr44:トランジスタ、C1:容量、C6:容量、C7:容量、C8:容量、RE[1]:抵抗、RE[n]:抵抗、LE[1]:負荷、LE[n]:負荷、SW1:スイッチ、SW2:スイッチ、SW3[1]:スイッチ、SW3[n]:スイッチ、SW4[1]:スイッチ、SW4[n]:スイッチ、SW5a:スイッチ、SW5b:スイッチ、SW6[1]:スイッチ、SW6[n]:スイッチ、SW8[1]:スイッチ、SW8[m]:スイッチ、OP[1]:オペアンプ、OP[n]:オペアンプ、PD:フォトダイオード、LTA[1]:ラッチ回路、LTA[m]:ラッチ回路、LTB[1]:ラッチ回路、LTB[m]:ラッチ回路、BF[1]:バッファ回路、BF[m]:バッファ回路、N[1,1]:ノード、N[m,1]:ノード、N[1,n]:ノード、N[m,n]:ノード、Nr[1]:ノード、Nr[m]:ノード、Nb[1]:ノード、Nb[n]:ノード、NS:ノード、DT:データ、SA:構造体、SCL1:スクライブライン、SCL2:スクライブライン、100:ニューラルネットワーク、300:トランジスタ、311:基板、313:半導体領域、314a:低抵抗領域、314b:低抵抗領域、315:絶縁体、316:導電体、320:絶縁体、322:絶縁体、324:絶縁体、326:絶縁体、328:導電体、330:導電体、350:絶縁体、352:絶縁体、354:絶縁体、356:導電体、360:絶縁体、362:絶縁体、364:絶縁体、366:導電体、402:絶縁体、404:絶縁体、500:トランジスタ、503:導電体、503a:導電体、503b:導電体、510:絶縁体、512:絶縁体、514:絶縁体、516:絶縁体、518:導電体、520:絶縁体、522:絶縁体、524:絶縁体、530:酸化物、530a:酸化物、530b:酸化物、530c:酸化物、530c1:酸化物、530c2:酸化物、540:導電体、540a:導電体、540b:導電体、542:導電体、542a:導電体、542b:導電体、543a:領域、543b:領域、544:絶縁体、546:導電体、548:導電体、550:絶縁体、552:絶縁体、560:導電体、560a:導電体、560b:導電体、574:絶縁体、580:絶縁体、581:絶縁体、582:絶縁体、586:絶縁体、600:容量素子、600A:容量素子、600B:容量素子、610:導電体、611:導電体、612:導電体、620:導電体、630:絶縁体、631:絶縁体、650:絶縁体、651:絶縁体、691:絶縁体、692:絶縁体、693:絶縁体、700:光電変換素子、700A:光電変換素子、701:絶縁体、741:導電体、742:導電体、743:導電体、751:絶縁体、752:絶縁体、753:絶縁体、754:絶縁体、755:絶縁体、756:絶縁体、765a:層、765b:層、767a:層、767b:層、767c:層、767d:層、767e:層、771:遮光層、772:光学変換層、773:マイクロレンズアレイ、4510:パッケージ基板、4511:パッケージ基板、4520:カバーガラス、4521:レンズカバー、4530:接着剤、4535:レンズ、4540:バンプ、4541:ランド、4550:イメージセンサチップ、4551:イメージセンサチップ、4560:電極パッド、4561:電極パッド、4570:ワイヤ、4571:ワイヤ、4590:ICチップ、4700:電子部品、4702:プリント基板、4704:実装基板、4710:半導体装置、4711:モールド、4712:ランド、4713:電極パッド、4714:ワイヤ、4730:電子部品、4731:インターポーザ、4732:パッケージ基板、4733:電極、4735:半導体装置、4800:半導体ウェハ、4800a:チップ、4801:ウェハ、4801a:ウェハ、4802:回路部、4803:スペーシング、4803a:スペーシング、5200:携帯ゲーム機、5201:筐体、5202:表示部、5203:ボタン、5300:デスクトップ型情報端末、5301:本体、5302:ディスプレイ、5303:キーボード、5500:情報端末、5510:筐体、5511:表示部、5600:TV、5650:アンテナ、5670:電波塔、5675A:電波、5675B:電波、5680:放送局、5700:自動車、5800:電気冷凍冷蔵庫、5801:筐体、5802:冷蔵室用扉、5803:冷凍室用扉、5900:情報端末、5901:筐体、5902:表示部、5903:操作ボタン、5904:操作子、5905:バンド、6100:拡張デバイス、6101:筐体、6102:キャップ、6103:USBコネクタ、6104:基板、6105:チップ、6106:コントローラチップ、6140:ロボット、6141a:触覚センサ、6141b:触覚センサ、6141c:触覚センサ、6141d:触覚センサ、6141e:触覚センサ、6150:産業用ロボット、6151:機能部、6152:制御部、6153:駆動軸、6154:駆動軸、6155:駆動軸、6240:デジタルカメラ、6241:筐体、6242:表示部、6243:操作ボタン、6244:シャッターボタン、6246:レンズ、6300:ビデオカメラ、6301:第1筐体、6302:第2筐体、6303:表示部、6304:操作キー、6305:レンズ、6306:接続部、6431:筐体、6432:表示部、6433:掌紋読み取り部、6434:配線、6435:手、6900:報知器、6901:感知機、6902:受信機、6903:発信機、6904:センサ回路、6905:通気口、6906:操作キー、6907:表示部、6908:操作キー、6909:操作キー、6910:配線、6911:スピーカ、6912:照明装置、7500:据え置き型ゲーム機、7520:本体、7522:コントローラ

Claims (7)

  1.  第1セルと、第2セルと、第1回路と、第2回路と、第3回路と、第4回路と、第1配線と、第2配線と、第3配線と、を有し、
     前記第1セルは、第1容量を有し、
     前記第2セルは、第2容量を有し、
     前記第3回路は、センサを有し、
     前記第1回路は、第5回路と、第6回路と、を有し、
     前記第1セルは、前記第1配線を介して、前記第1回路に電気的に接続され、
     前記第1セルの前記第1容量の第1端子は、前記第3配線に電気的に接続され、
     前記第2セルは、前記第2配線を介して、前記第1回路に電気的に接続され、
     前記第2セルの前記第2容量の第1端子は、前記第3配線に電気的に接続され、
     前記第2回路は、前記第4回路に電気的に接続され、
     前記第3回路は、前記第4回路に電気的に接続され、
     前記第3配線は、前記第4回路に電気的に接続され、
     前記第4回路は、前記第2回路と前記第3配線との間を導通状態又は非導通状態の一方に設定し、前記第3回路と前記第3配線との間を導通状態又は非導通状態の他方に設定する機能を有し、
     前記第1セルは、
     前記第3配線に第1入力電位が入力されているときに、前記第1容量の第2端子に第1電位を保持する機能と、
     前記第1電位に応じた電流を前記第1セルと前記第1配線との間に流す機能と、
     前記第3配線の前記第1入力電位が第2入力電位に変化したときに、前記第1容量の第2端子に保持されている前記第1電位が第2電位に変化して、前記第2電位に応じた電流を前記第1セルと前記第1配線との間に流す機能と、を有し、
     前記第2セルは、
     前記第3配線に前記第1入力電位が入力されているときに、前記第2容量の第2端子に第3電位を保持する機能と、
     前記第3電位に応じた電流を前記第2セルと前記第2配線との間に流す機能と、
     前記第3配線の前記第1入力電位が前記第2入力電位に変化したときに、前記第2容量の第2端子に保持されている前記第3電位が第4電位に変化して、前記第4電位に応じた電流を前記第2セルと前記第2配線との間に流す機能と、を有し、
     前記第3配線の電位が前記第1入力電位であるとき、前記第1回路と前記第1配線との間には第1電流が流れ、前記第1回路と前記第2配線との間には第2電流が流れるものとし、
     前記第3配線の電位が前記第2入力電位であるとき、前記第1回路と前記第1配線との間には第3電流が流れ、前記第1回路と前記第2配線との間には第4電流が流れるものとし、
     前記第5回路は、前記第3配線の電位が前記第2入力電位であるときに、前記第1配線に前記第1電流の量Iを流す機能を有し、
     前記第6回路は、前記第3配線の電位が前記第2入力電位であるときに、前記第1配線に前記第2電流の量Iを流す機能を有し、
     前記第1回路は、前記第3配線の電位が前記第2入力電位であるときに、前記第3電流の量Iと、前記第4電流の量Iと、を取得して、I−I−I+Iの量の電流を生成する機能と、を有し、
     前記第2回路は、
     第5電位を生成する機能と、
     前記第2回路に入力される内部データに応じた第6電位を生成する機能と、
     前記第5電位を前記第1入力電位として、又は前記第6電位を前記第2入力電位として、前記第4回路に出力する機能と、を有し、
     前記第3回路は、
     前記センサが情報を取得する前に第7電位を生成する機能と、
     前記センサによって取得された情報に応じた第8電位を生成する機能と、
     前記第7電位を前記第1入力電位として、又は前記第8電位を前記第2入力電位として、前記第4回路に出力する機能と、を有する、
     半導体装置。
  2.  請求項1において、
     前記第3回路は、第1トランジスタと、第2トランジスタと、第3トランジスタと、第4トランジスタと、を有し、
     前記センサの第1端子は、前記第1トランジスタの第1端子に電気的に接続され、
     前記第1トランジスタの第2端子は、前記第2トランジスタの第1端子と、前記第3トランジスタのゲートと、に電気的に接続され、
     前記第3トランジスタの第1端子、及び前記第4トランジスタの第1端子は、前記第4回路を介して、前記第3配線に電気的に接続されている、
     半導体装置。
  3.  請求項2において、
     前記センサは、フォトダイオードを有する、
     半導体装置。
  4.  請求項1乃至請求項3のいずれか一において、
     前記第1セルは、第5トランジスタと、第6トランジスタと、を有し、
     前記第2セルは、第7トランジスタと、第8トランジスタと、を有し、
     前記第5トランジスタの第1端子は、前記第1容量の第2端子と、前記第6トランジスタのゲートと、に電気的に接続され、
     前記第6トランジスタの第1端子は、前記第1配線に電気的に接続され、
     前記第7トランジスタの第1端子は、前記第2容量の第2端子と、前記第8トランジスタのゲートと、に電気的に接続され、
     前記第8トランジスタの第1端子は、前記第2配線に電気的に接続されている、
     半導体装置。
  5.  請求項1乃至請求項4のいずれか一において、
     前記第2回路は、デジタルアナログ変換回路を有し、
     前記デジタルアナログ変換回路は、前記デジタルアナログ変換回路に入力された、前記内部データに応じたデジタル信号を前記第6電位に変換して、前記第4回路に出力する、
     半導体装置。
  6.  請求項1乃至請求項5のいずれか一において、
     前記第3回路は、前記第1セル及び前記第2セルの上方に位置する、
     半導体装置。
  7.  請求項1乃至請求項6のいずれか一の半導体装置と、筐体と、を有し、
     前記半導体装置は、積和演算を行う機能を有する、
     電子機器。
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