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WO2020021945A1 - 撮像装置 - Google Patents

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Publication number
WO2020021945A1
WO2020021945A1 PCT/JP2019/025361 JP2019025361W WO2020021945A1 WO 2020021945 A1 WO2020021945 A1 WO 2020021945A1 JP 2019025361 W JP2019025361 W JP 2019025361W WO 2020021945 A1 WO2020021945 A1 WO 2020021945A1
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WO
WIPO (PCT)
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voltage
pixel
signal line
signal
conversion
Prior art date
Application number
PCT/JP2019/025361
Other languages
English (en)
French (fr)
Inventor
圭汰 伊藤
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US17/250,375 priority Critical patent/US11323646B2/en
Publication of WO2020021945A1 publication Critical patent/WO2020021945A1/ja
Priority to US17/714,744 priority patent/US11575852B2/en

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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/144—Devices controlled by radiation
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    • H01L27/14601—Structural or functional details thereof
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    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to an imaging device that images a subject.
  • Patent Literature 1 discloses an imaging device that includes a plurality of signal lines and short-circuits the plurality of signal lines to improve the quality of a captured image.
  • the imaging apparatus it is desired that the quality of the captured image is high, and further improvement in the image quality is expected.
  • the imaging device includes an imaging unit, a connection unit, and a conversion unit.
  • the imaging unit includes a first signal line, a first pixel capable of outputting a first pixel voltage corresponding to the amount of received light to the first signal line, a second signal line, and a second signal line corresponding to the amount of received light. And a second pixel capable of outputting two pixel voltages to a second signal line.
  • the connection unit includes a connection line, a first connection switch capable of connecting the first signal line to the connection line when turned on, and an operation of the first connection switch based on a voltage on the first signal line.
  • a first control circuit capable of controlling the second connection line, a second connection switch capable of connecting the second signal line to the connection line by being turned on, and a second connection based on a voltage of the second signal line.
  • a second control circuit capable of controlling the operation of the switch.
  • the conversion unit is connected to the first signal line and the second signal line, and is configured to be able to perform AD conversion based on the first pixel voltage and the second pixel voltage, respectively.
  • a first pixel outputs a first pixel voltage to a first signal line
  • a second pixel outputs a second pixel voltage to a second signal line.
  • AD conversion is performed based on the first pixel voltage and the second pixel voltage, respectively.
  • the operation of the first connection switch that can connect the first signal line to the connection line is controlled by being turned on based on the voltage of the first signal line, and based on the voltage of the second signal line.
  • the operation of the second connection switch that can connect the second signal line to the connection line by being turned on is controlled.
  • the operation of the first connection switch is controlled based on the voltage of the first signal line
  • the second connection is controlled based on the voltage of the second signal line. Since the operation of the switch is controlled, the quality of the captured image can be improved.
  • the effects described here are not necessarily limited, and any effects described in the present disclosure may be provided.
  • FIG. 1 is a block diagram illustrating a configuration example of an imaging device according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a pixel illustrated in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a reading section illustrated in FIG. 1.
  • FIG. 4 is a circuit diagram illustrating a configuration example of a control circuit illustrated in FIG. 3.
  • FIG. 5 is a timing waveform chart illustrating an operation example of the control circuit illustrated in FIG. 4.
  • FIG. 5 is a circuit diagram illustrating a configuration example of an inverter illustrated in FIG. 4.
  • FIG. 5 is a circuit diagram illustrating another configuration example of the inverter illustrated in FIG. 4.
  • FIG. 4 is a circuit diagram illustrating a configuration example of a comparator illustrated in FIG. 3.
  • FIG. 2 is an explanatory diagram illustrating a mounting example of the imaging device illustrated in FIG. 1.
  • FIG. 9 is another explanatory diagram illustrating a mounting example of the imaging device illustrated in FIG. 8.
  • FIG. 2 is a timing chart illustrating an operation example of the imaging device illustrated in FIG. 1.
  • FIG. 2 is a timing waveform chart illustrating an operation example of the imaging device illustrated in FIG. 1.
  • FIG. 4 is another timing waveform chart illustrating an operation example of the imaging device illustrated in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a main part of the imaging device illustrated in FIG. 1.
  • FIG. 4 is another timing waveform chart illustrating an operation example of the imaging device illustrated in FIG. 1.
  • FIG. 1 is an explanatory diagram illustrating a mounting example of the imaging device illustrated in FIG. 1.
  • FIG. 9 is another explanatory diagram illustrating a mounting example of the imaging device illustrated in FIG. 8.
  • FIG. 2 is a timing chart illustrating an operation example of the imaging device illustrated in FIG
  • FIG. 2 is another circuit diagram illustrating a configuration example of a main part of the imaging device illustrated in FIG. 1.
  • FIG. 4 is another timing waveform chart illustrating an operation example of the imaging device illustrated in FIG. 1.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a main part of an imaging device according to a comparative example.
  • FIG. 9 is a timing waveform chart illustrating an operation example of an imaging device according to a comparative example.
  • FIG. 3 is an explanatory diagram illustrating a usage example of the imaging device. It is a block diagram showing an example of a schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of a vehicle exterior information detection part and an imaging part.
  • FIG. 11 is an explanatory diagram illustrating an implementation example of an imaging device according to a modification.
  • Embodiment 2 FIG. 2. Use example of imaging device Example of application to moving objects
  • FIG. 1 illustrates a configuration example of an imaging device (imaging device 1) according to an embodiment.
  • the imaging device 1 includes a pixel array 9, a driving unit 10, a reading unit 20, an imaging control unit 30, and a signal processing unit 40.
  • the pixel array 9 has a plurality of pixels P arranged in a matrix.
  • the pixel P is configured to generate a pixel voltage Vpix according to the amount of received light.
  • FIG. 2 illustrates a configuration example of the pixel P.
  • the pixel array 9 has a plurality of transfer control lines TGL, a plurality of reset control lines RSTL, a plurality of selection control lines SELL, and a plurality of signal lines VSL.
  • the transfer control line TGL extends in the horizontal direction (horizontal direction in FIG. 2), and has one end connected to the drive unit 10.
  • the transfer control signal STG is applied to the transfer control line TGL by the drive unit 10.
  • the reset control line RSTL extends in the horizontal direction, and has one end connected to the driving unit 10.
  • the drive unit 10 applies a reset control signal SRST to the reset control line RSTL.
  • the selection control line SELL extends in the horizontal direction, and one end is connected to the driving unit 10.
  • the selection control signal SSEL is applied to the selection control line SELL by the driving unit 10.
  • the signal line VSL extends in the vertical direction (the vertical direction in FIG. 2), and has one end connected to the reading unit 20.
  • a plurality of pixels P for one row arranged side by side in the horizontal direction constitute a pixel line L.
  • the pixel P has a photodiode PD, a transistor TG, a floating diffusion FD, and transistors RST, AMP, and SEL.
  • the transistors TG, RST, AMP, and SEL are N-type MOS (Metal Oxide Semiconductor) transistors in this example.
  • the photodiode PD is a photoelectric conversion element that generates an amount of charge corresponding to the amount of received light and accumulates the charge inside.
  • the anode of the photodiode PD is grounded, and the cathode is connected to the source of the transistor TG.
  • the gate of the transistor TG is connected to the transfer control line TGL, the source is connected to the cathode of the photodiode PD, and the drain is connected to the floating diffusion FD.
  • the floating diffusion FD is configured to accumulate the charges transferred from the photodiode PD.
  • the floating diffusion FD is configured using, for example, a diffusion layer formed on the surface of a semiconductor substrate. In FIG. 2, the floating diffusion FD is shown using a symbol of a capacitor.
  • the gate of the transistor RST is connected to the reset control line RSTL, the power supply voltage VDD is supplied to the drain, and the source is connected to the floating diffusion FD.
  • the gate of the transistor AMP is connected to the floating diffusion FD, the power supply voltage VDD is supplied to the drain, and the source is connected to the drain of the transistor SEL.
  • the gate of the transistor SEL is connected to the selection control line SELL, the drain is connected to the source of the transistor AMP, and the source is connected to the signal line VSL.
  • the transistor PSEL is turned on based on the selection control signal SSEL applied to the selection control line SELL, so that the pixel P is electrically connected to the signal line VSL.
  • the transistor AMP is connected to the current source 23 (described later) of the reading unit 20, and operates as a so-called source follower.
  • the pixel P outputs a voltage corresponding to the voltage of the floating diffusion FD to the signal line VSL as a signal SIG.
  • the pixel P outputs the reset voltage Vreset in the P-phase period TP, and outputs the pixel voltage Vpix corresponding to the amount of received light in the D-phase period TD.
  • the pixel P outputs the reset voltage Vreset and the pixel voltage Vpix using the signal SIG.
  • the driving unit 10 (FIG. 1) is configured to sequentially drive the plurality of pixels P in the pixel array 9 for each pixel line L based on an instruction from the imaging control unit 30. Specifically, the driving unit 10 applies a plurality of transfer control signals STG to a plurality of transfer control lines TGL in the pixel array 9 and applies a plurality of reset control signals SRST to a plurality of reset control lines RSTL, respectively. By applying a plurality of selection control signals SSEL to a plurality of selection control lines SELL, a plurality of pixels P in the pixel array 9 are driven in units of pixel lines L.
  • the reading unit 20 is configured to generate an image signal DATA0 by performing AD conversion based on the signal SIG supplied from the pixel array 9 via the signal line VSL.
  • FIG. 3 shows an example of the configuration of the reading section 20.
  • FIG. 3 also illustrates the imaging control unit 30 and the signal processing unit 40 in addition to the reading unit 20.
  • the reading unit 20 includes a connection line CONL, a plurality of connection units CON (connection units CON [0], CON [1], CON [2], etc, And a plurality of AD (Analog to Digital) conversion units ADC (AD). .., A plurality of switch units SW (switch units SW [0], SW [1], SW [2],...), And bus wiring BUS.
  • connection line CONL extends in the horizontal direction (the horizontal direction in FIG. 3) and is formed over the plurality of connection parts CON.
  • Each of the plurality of connection units CON is configured to connect the signal line VSL to the connection line CONL based on the voltage of the signal SIG and the control signals SRST0 and VSLCNT supplied from the imaging control unit 30.
  • the plurality of connection parts CON are provided corresponding to the plurality of signal lines VSL. Specifically, the 0th connection portion CON [0] is provided corresponding to the 0th signal line VSL [0], and the 1st connection portion CON [1] is provided with the first signal line VSL [ 1], and the second connection part CON [2] is provided corresponding to the second signal line VSL [2].
  • FIG. 4 shows an example of the configuration of the connection part CON.
  • the connection part CON has a control circuit 70 and a transistor 79.
  • the control circuit 70 is configured to control the operation of the transistor 79 based on the voltage of the signal SIG and the control signals SRST0 and VSLCNT supplied from the imaging control unit 30.
  • the connection unit CON includes transistors 71 to 73, an inverter 74, and an AND circuit 75.
  • the transistor 71 is an N-type MOS transistor, and the transistors 72 and 73 are P-type MOS transistors.
  • the control signal SRST0 is supplied to the gate of the transistor 71, the drain is connected to the drains of the transistors 72 and 73 and the input terminal of the inverter 74, and the source is grounded.
  • Transistor 72 has a gate connected to signal line VSL, a source supplied with power supply voltage VDD, and a drain connected to drains of transistors 71 and 73 and an input terminal of inverter 74.
  • the gate of the transistor 73 is connected to the output terminal of the inverter 74 and the first input terminal of the AND circuit 75, the source is supplied with the power supply voltage VDD, and the drain is connected to the drains of the transistors 71 and 72 and the input terminal of the inverter 74. Is done.
  • the input terminal of the inverter 74 is connected to the drains of the transistors 71 to 73, and the output terminal is connected to the gate of the transistor 73 and the first input terminal of the AND circuit 75.
  • Inverter 74 is configured to change threshold voltage Vth.
  • the first input terminal of the AND circuit 75 is connected to the output terminal of the inverter 74 and the gate of the transistor 73, the second input terminal is supplied with the control signal VSLCNT, and the output terminal is connected to the gate of the transistor 79.
  • the transistor 79 is an N-type MOS transistor.
  • the gate of the transistor 79 is connected to the output terminal of the AND circuit 75 of the control circuit 70, the source is connected to the signal line VSL, and the drain is connected to the connection line CONL.
  • FIG. 5A and 5B show an operation example of the control circuit 70.
  • FIG. 5A shows the waveform of the control signal SRST0
  • FIG. 5B shows the waveform of the signal SIG on the signal line VSL
  • FIG. (D) shows the waveform of the voltage Vout output from the inverter 74.
  • a solid line indicates a case where the voltage of the signal SIG maintains a high voltage as shown in FIG. 5B
  • a broken line indicates a case as shown in FIG. 5B. Shows a case where the voltage of the signal SIG gradually decreases.
  • connection unit CON turns on the transistor 79.
  • Line VSL is connected to connection line CONL.
  • the connection unit CON turns off the transistor 79, and as a result, the signal line VSL is not connected to the connection line CONL.
  • the inverter 74 is configured to change the threshold voltage Vth.
  • an inverter 74 for example, the inverter 74A shown in FIG. 6A or the inverter 74B shown in FIG. 6B can be used.
  • the inverter 74A (FIG. 6A) has transistors 81 and 82, a plurality of circuits 83, and a threshold control circuit 86.
  • the transistor 81 is a P-type MOS transistor.
  • the gate is connected to the gate of the transistor 82 and the input terminal Tin of the inverter 74A.
  • the source is supplied with the power supply voltage VDD.
  • the drain is the drain of the transistor 82 and the output terminal of the inverter 74A. Connected to Tout.
  • the transistor 82 is an N-type MOS transistor.
  • Each of the plurality of circuits 83 includes a switch 84 and a transistor 85.
  • One end of the switch 84 is connected to the input terminal Tin of the inverter 74A, and the other end is connected to the gate of the transistor 85.
  • the switch 84 turns on and off between one end and the other end based on a control signal supplied from the threshold control circuit 86.
  • the gate of the transistor 85 is connected to the other end of the switch 84, the drain is connected to the output terminal Tout of the inverter 74A, and the source is grounded.
  • the threshold control circuit 86 is configured to control the threshold voltage Vth of the inverter 74A by supplying a control signal to the switches 84 of the plurality of circuits 83. With this configuration, in the inverter 74A, the threshold voltage Vth changes according to the number of circuits 83 that turn on the switch 84 among the plurality of circuits 83.
  • the inverter 74B (FIG. 6B) has transistors 91 to 94 and a threshold control circuit 95.
  • the transistors 91 and 92 are P-type MOS transistors, and the transistors 93 and 94 are N-type MOS transistors.
  • the gate of the transistor 91 is supplied with the first control voltage from the threshold control circuit 95, the source is supplied with the power supply voltage VDD, and the drain is connected to the source of the transistor 92.
  • the gate of the transistor 92 is connected to the gate of the transistor 93 and the input terminal Tin of the inverter 74B, the source is connected to the drain of the transistor 91, and the drain is connected to the drain of the transistor 93 and the output terminal Tout.
  • the gate of the transistor 93 is connected to the gate of the transistor 92 and the input terminal Tin of the inverter 74B, the drain is connected to the drain of the transistor 92 and the output terminal Tout of the inverter 74B, and the source is connected to the drain of the transistor 94.
  • the second control voltage is supplied to the gate of the transistor 94 from the threshold control circuit 95, the drain is connected to the source of the transistor 93, and the source is grounded.
  • the threshold control circuit 95 controls the threshold voltage Vth of the inverter 74B by supplying a first control voltage to the gate of the transistor 91 and supplying a second control voltage to the gate of the transistor 94. It is configured as follows. With this configuration, in the inverter 74B, the threshold voltage Vth changes according to the on-resistance value of the transistor 91 and the on-resistance value of the transistor 94.
  • Each of the plurality of AD conversion units ADC (FIG. 3) is configured to convert the voltage of the signal SIG into the digital code CODE by performing AD conversion based on the signal SIG supplied from the pixel array 9.
  • the plurality of AD conversion units ADC are provided corresponding to the plurality of signal lines VSL. Specifically, the 0th AD converter ADC [0] is provided corresponding to the 0th signal line VSL [0], and the first AD converter ADC [1] is connected to the 1st signal line VSL [0].
  • the second AD conversion unit ADC [2] is provided corresponding to VSL [1], and is provided corresponding to the second signal line VSL [2].
  • the AD conversion unit ADC has capacitance elements 21 and 22, a current source 23, a comparator 24, and a counter 25.
  • One end of the capacitive element 21 is supplied with the reference signal REF from the imaging control unit 30, and the other end is connected to the positive input terminal of the comparator 24.
  • this reference signal REF has a so-called ramp waveform in which the voltage level gradually decreases as time elapses in two periods for performing AD conversion (P-phase period TP and D-phase period TD). are doing.
  • One end of the capacitive element 22 is connected to the signal line VSL, and the other end is connected to the negative input terminal of the comparator 24.
  • One end of the current source 23 is connected to the signal line VSL, and the other end is grounded.
  • the current source 23 is configured to flow a current having a predetermined current value from the signal line VSL to the ground.
  • the positive input terminal of the comparator 24 is connected to the other end of the capacitive element 21, the negative input terminal is connected to the other end of the capacitive element 22, and the output terminal is connected to the counter 25.
  • the comparator 24 is configured to compare the voltage at the positive input terminal with the voltage at the negative input terminal and output the comparison result as a signal CMP. Further, the comparator 24 is configured to perform a zero adjustment for setting the voltage values of the capacitance elements 21 and 22 during a predetermined period described later based on the control signal PSET supplied from the imaging control unit 30.
  • FIG. 7 shows an example of the configuration of the comparator 24.
  • the comparator 24 includes transistors 61 and 62, a current source 63, and transistors 64-67.
  • the transistors 61 and 62 are N-type MOS transistors, and the transistors 64-67 are P-type MOS transistors.
  • the gate of the transistor 61 is connected to the source of the transistor 64 and the positive input terminal TinP of the comparator 24, the drain is connected to the drains of the transistors 64 and 66 and the gates of the transistors 66 and 67, and the source is the source of the transistor 62 and the current source 63 To one end.
  • the gate of the transistor 62 is connected to the source of the transistor 65 and the negative input terminal TinN of the comparator 24, the drain is connected to the drains of the transistors 65 and 67 and the output terminal Tout of the comparator 24, and the source is the source of the transistor 61 and the current source 63. To one end. One end of the current source 63 is connected to the sources of the transistors 61 and 62, and the other end is grounded.
  • the gate of the transistor 64 is connected to the control input terminal Tpset, the source is connected to the gate of the transistor 61 and the positive input terminal TinP of the comparator 24, and the drain is connected to the drains of the transistors 61 and 66 and the gates of the transistors 66 and 67. .
  • the gate of the transistor 65 is connected to the control input terminal Tpset, the source is connected to the gate of the transistor 62 and the negative input terminal TinN of the comparator 24, and the drain is connected to the drains of the transistors 62 and 67 and the output terminal Tout of the comparator 24.
  • the gate of the transistor 66 is connected to the drains of the transistors 61, 64, 66 and the gate of the transistor 67, the source is supplied with the power supply voltage VDD, and the drain is connected to the gates of the transistors 66, 67 and the drains of the transistors 61, 64.
  • the gate of the transistor 67 is connected to the gate of the transistor 66 and the drains of the transistors 61, 64, 66, the source is supplied with the power supply voltage VDD, and the drain is connected to the drains of the transistors 62, 65 and the output terminal Tout of the comparator 24.
  • the comparator 24 compares the voltage at the positive input terminal with the voltage at the negative input terminal, and outputs the comparison result as a signal CMP. Further, based on the control signal PSET, the comparator 24 performs zero adjustment for setting the voltage values of the capacitors 21 and 22 by turning on the transistors 64 and 65 for a predetermined period described later. ing.
  • the counter 25 (FIG. 3) counts pulses of the clock signal CLK supplied from the imaging control unit 30 based on the signal CMP supplied from the comparator 24 and the control signal CC supplied from the imaging control unit 30. It is configured to perform an operation.
  • the counter 25 has a latch at the output stage. This latch is configured to output the count value CNT obtained by the counter 25 as a digital code CODE having a plurality of bits.
  • Each of the plurality of switch units SW is configured to supply the digital code CODE output from the AD conversion unit ADC to the bus line BUS based on the control signal SSW supplied from the imaging control unit 30.
  • the plurality of switch units SW are provided corresponding to the plurality of AD conversion units ADC. Specifically, the 0th switch SW [0] is provided corresponding to the 0th AD converter ADC [0], and the first switch SW [1] is connected to the first AD converter.
  • the second switch SW [2] is provided corresponding to the ADC [1], and the second switch SW [2] is provided corresponding to the second AD converter ADC [2].
  • the switch unit SW is configured using the same number of transistors as the number of bits of the digital code CODE. On / off control of these transistors is performed based on each bit (control signals SSW [0], SSW [1], SSW [2],...) Of the control signal SSW supplied from the imaging control unit 30.
  • the 0th switch unit SW [0] is output from the 0th AD conversion unit ADC [0] when each transistor is turned on based on the control signal SSW [0].
  • the supplied digital code CODE is supplied to the bus line BUS.
  • the first switch unit SW [1] outputs the digital signal output from the first AD conversion unit ADC [1] by turning on each transistor based on the control signal SSW [1].
  • the code CODE is supplied to the bus line BUS. The same applies to other switch units SW.
  • the bus wiring BUS has a plurality of wirings and is configured to transmit the digital code CODE output from the AD conversion unit ADC.
  • the bus line BUS is connected to the plurality of switch units SW and to the signal processing unit 40. Using the bus line BUS, the reading unit 20 sequentially transfers a plurality of digital codes CODE supplied from the AD conversion unit ADC to the signal processing unit 40 as the image signal DATA0 (data transfer operation). ).
  • the imaging control unit 30 (FIG. 1) controls the operation of the imaging device 1 by supplying control signals to the driving unit 10, the reading unit 20, and the signal processing unit 40 and controlling the operations of these circuits. It is composed of Specifically, for example, the imaging control unit 30 supplies a control signal to the driving unit 10 so that the driving unit 10 sequentially drives the plurality of pixels P in the pixel array 9 for each pixel line L. Control.
  • the imaging control unit 30 sends the read signal 20 the reference signal REF, the clock signal CLK, the control signals VSLCNT, SRST0, PSET, CC, and the control signal SSW (control signals SSW [0], SSW [1], By supplying SSW [2],...),
  • the reading unit 20 controls to generate the image signal DATA0 based on the signal SIG.
  • the imaging control unit 30 controls the operation of the signal processing unit 40 by supplying a control signal to the signal processing unit 40.
  • the imaging control unit 30 includes the reference signal generation unit 31.
  • the reference signal generator 31 is configured to generate the reference signal REF.
  • the reference signal REF has a so-called ramp waveform in which a voltage level gradually decreases with time in two periods (P-phase period TP and D-phase period TD) in which AD conversion is performed.
  • the reference signal generation unit 31 supplies the reference signal REF to a plurality of AD conversion units ADC of the reading unit 20.
  • the signal processing unit 40 is configured to perform predetermined signal processing on the image signal DATA0 to generate the image signal DATA, and output the image signal DATA.
  • each block illustrated in FIG. 1 may be formed on one semiconductor substrate, for example, or may be formed on a plurality of semiconductor substrates.
  • FIG. 8 illustrates a mounting example of the imaging device 1 when formed on two semiconductor substrates.
  • the imaging device 1 is formed on two semiconductor substrates 101 and 102.
  • the pixel array 9 is formed on the semiconductor substrate 101
  • the driving unit 10, the reading unit 20, the imaging control unit 30, and the signal processing unit 40 are formed on the semiconductor substrate 102.
  • the semiconductor substrates 101 and 102 are overlaid on each other.
  • the signal line VSL formed on the semiconductor substrate 101 and the connection unit CON and the AD conversion unit ADC formed on the semiconductor substrate 102 are electrically connected to each other via the via 103. .
  • FIG. 9 illustrates an example of a circuit arrangement on the semiconductor substrates 101 and 102.
  • the pixel array 9 is formed on the semiconductor substrate 101. That is, on the semiconductor substrate 101, a plurality of pixels P, a plurality of transfer control lines TGL, a plurality of reset control lines RSTL, a plurality of selection control lines SELL, and a plurality of signal lines VSL are formed.
  • the semiconductor substrate 101 is provided with electrode regions 101A and 101B.
  • a plurality of electrodes are formed in the electrode regions 101A and 101B, and the plurality of electrodes are connected to, for example, a plurality of transfer control lines TGL, a plurality of reset control lines RSTL, and a plurality of selections via a through silicon via (TSV). It is connected to a control line SELL and a plurality of signal lines VSL.
  • connection part CON and the peripheral circuit part 104 are formed on the semiconductor substrate 102.
  • the peripheral circuit unit 104 corresponds to the driving unit 10, circuits other than the plurality of connection units CON in the reading unit 20, the imaging control unit 30, and the signal processing unit 40.
  • the semiconductor substrate 102 is provided with electrode regions 102A and 102B. A plurality of electrodes are formed in the electrode regions 102A and 102B, and the plurality of electrodes are connected to the drive unit 10 and the read unit 20 via, for example, a TSV.
  • the semiconductor substrate 101 and the semiconductor substrate 102 are overlapped with each other. Thereby, the plurality of electrodes in the electrode region 101A of the semiconductor substrate 101 are electrically connected to the plurality of electrodes in the electrode region 102A of the semiconductor substrate 102 via the via 103, and the plurality of electrodes in the electrode region 101B of the semiconductor substrate 101 are connected. Are electrically connected to the plurality of electrodes in the electrode region 102B of the semiconductor substrate 102 via the vias 103.
  • the plurality of transfer control lines TGL, the plurality of reset control lines RSTL, and the plurality of selection control lines SELL formed on the semiconductor substrate 101 are connected to the driving unit 10 formed on the semiconductor substrate 102, and the semiconductor substrate 101 Are connected to the read section 20 formed on the semiconductor substrate 102.
  • the semiconductor substrate 101 can be manufactured using a semiconductor manufacturing process specialized for forming pixels. That is, since the semiconductor substrate 101 has no circuits other than the pixel array 9, for example, even when a special manufacturing process is used to form pixels, the manufacturing process affects circuits other than the pixel array 9. None.
  • a semiconductor manufacturing process specialized for forming pixels can be used, so that imaging characteristics of the imaging device 1 can be improved.
  • the plurality of connection parts CON are formed on the semiconductor substrate 102, so that the number of circuits formed on the semiconductor substrate 101 can be reduced. As a result, the semiconductor substrates 101 and 102 can be made smaller.
  • the pixel array 9 corresponds to a specific example of “imaging unit” in the present disclosure.
  • the plurality of connection parts CON correspond to a specific example of “connection part” in the present disclosure.
  • the connection line CONL corresponds to a specific example of “connection line” in the present disclosure.
  • the transistor 79 corresponds to a specific example of “first connection switch” and “second connection switch” in the present disclosure.
  • the control circuit 70 corresponds to a specific example of “first control circuit” and “second control circuit” in the present disclosure.
  • the plurality of AD conversion units ADC correspond to a specific example of a “conversion unit” in the present disclosure.
  • the AD conversion unit ADC corresponds to a specific example of “first conversion circuit” and “second conversion circuit” in the present disclosure.
  • the P-phase period TP and the D-phase period TD correspond to a specific example of “conversion period” in the present disclosure.
  • the period during which the control signal VSLCNT is at a high level corresponds to a specific example of “preparation period” in the present disclosure.
  • the reset voltage Vreset corresponds to a specific example of “first initial voltage” and “second initial voltage” in the present disclosure.
  • the pixel voltage Vpix corresponds to a specific example of “first pixel voltage” and “second pixel voltage” in the present disclosure.
  • the threshold voltage SIGTH corresponds to a specific example of “threshold voltage” in the present disclosure.
  • the capacitance element 21 corresponds to a specific example of “first capacitance element” in the present disclosure.
  • the capacitor 22 corresponds to a specific example of “a second capacitor” in the present disclosure.
  • the comparator 24 corresponds to a specific example of “comparing circuit” in the present disclosure.
  • the transistor 61 corresponds to a specific example of “first transistor” in the present disclosure.
  • the transistor 62 corresponds to a specific example of “second transistor” in the present disclosure.
  • the transistor 64 corresponds to a specific example of “first switch” in the present disclosure.
  • the transistor 65 corresponds to a specific example of “second switch” in the present disclosure.
  • the drive unit 10 sequentially drives the pixels P in the pixel array 9 for each pixel line L.
  • the pixel P outputs the reset voltage Vreset during the P-phase period TP, and outputs the pixel voltage Vpix according to the amount of received light during the D-phase period TD.
  • the connection unit CON connects the signal line VSL to the connection line CONL according to the voltage of the signal SIG.
  • the AD conversion unit ADC performs AD conversion based on the reset voltage Vreset and the pixel voltage Vpix, respectively, to generate a digital code CODE.
  • the reading unit 20 generates an image signal DATA0 based on the digital code CODE.
  • the signal processing unit 40 performs predetermined signal processing on the image signal DATA0 to generate the image signal DATA, and outputs the image signal DATA.
  • each of the pixels P in the pixel array 9 accumulates charges according to the amount of received light and outputs a reset voltage Vreset and a pixel voltage Vpix as a signal SIG.
  • a reset voltage Vreset and a pixel voltage Vpix as a signal SIG.
  • FIG. 10 illustrates an example of an operation of scanning a plurality of pixels P in the pixel array 9.
  • FIGS. 11A and 11B illustrate an operation example of the imaging apparatus 1.
  • FIG. 11A illustrates a waveform of the horizontal synchronization signal XHS
  • FIG. 11B illustrates a reset control signal SRST (0) related to the 0th pixel line L.
  • C shows the waveform of the transfer control signal STG (0) for the 0th pixel line L
  • (D) shows the waveform of the selection control signal SSEL (0) for the 0th pixel line L.
  • (E) shows the waveform of the reset control signal SRST (1) for the first pixel line L
  • (F) shows the waveform of the transfer control signal STG (1) for the first pixel line L
  • (G) shows the waveform of the selection control signal SSEL (1) for the first pixel line L
  • (H) shows the waveform of the reset control signal SRST (2) for the second pixel line L
  • the imaging device 1 performs the accumulation start drive D1 on the plurality of pixels P in the pixel array 9 in the vertical direction from the top in the period from the timing t0 to the timing t1.
  • the driving unit 10 turns on the transistors TG and RST in a predetermined period within the horizontal period H in units of pixel lines L in order from the top in the vertical direction, for example. Set.
  • charge is accumulated in the accumulation period T10 until the readout driving D2 is performed.
  • the imaging device 1 performs the readout driving D2 on the plurality of pixels P sequentially from the top in the vertical direction during the period from the timing t10 to the timing t11.
  • the drive unit 10 controls the operations of the transistors TG, RST, and SEL in units of pixel lines L in order from the top in the vertical direction.
  • each of the plurality of pixels P sequentially outputs the reset voltage Vreset and the pixel voltage Vpix.
  • the reading unit 20 performs AD conversion based on the reset voltage Vreset and the pixel voltage Vpix, respectively, to generate a digital code CODE.
  • the imaging device 1 repeats the accumulation start drive D1 and the readout drive D2. Specifically, as shown in FIG. 10, the imaging device 1 performs the accumulation start drive D1 during the period from timing t2 to t3, and performs the readout drive D2 during the period from timing t12 to t13. Further, the imaging device 1 performs the accumulation start drive D1 during the period from timing t4 to t5, and performs the readout drive D2 during the period from timing t14 to t15.
  • FIGS. 12A and 12B show an operation example of the readout driving D2 in the focused pixel PA.
  • FIG. 12A shows the waveform of the horizontal synchronization signal XHS
  • FIG. 12B shows the waveform of the reset control signal SRST
  • FIG. ) Shows the waveform of the transfer control signal STG
  • D shows the waveform of the selection control signal SSEL
  • E shows the waveform of the reference signal REF
  • F shows the waveform of the signal SIG
  • G Shows the waveform of the signal CMP output from the comparator 24 of the AD converter ADC
  • H shows the waveform of the clock signal CLK
  • (I) shows the count value CNT in the counter 25 of the AD converter ADC.
  • the waveforms of the reference signal REF and the signal SIG are shown on the same voltage axis.
  • the reference signal REF in FIG. 12E indicates a waveform at the positive input terminal of the comparator 24
  • the signal SIG in FIG. 12F indicates a waveform at the negative input terminal of the comparator 24.
  • the drive unit 10 performs a reset operation on the pixel PA, and the AD conversion unit ADC resets the reset output from the pixel PA in the subsequent P-phase period TP.
  • AD conversion is performed based on the voltage Vreset.
  • the drive unit 10 performs a charge transfer operation on the pixel PA, and the AD conversion unit ADC performs AD conversion based on the pixel voltage Vpix output from the pixel PA during the D-phase period TD.
  • this operation will be described in detail.
  • the driving unit 10 changes the voltage of the selection control signal SSEL from the low level to the high level at the timing t22 (FIG. 12D). Accordingly, in the pixel PA, the transistor SEL is turned on, and the pixel PA is electrically connected to the signal line VSL.
  • the drive unit 10 changes the voltage of the reset control signal SRST from a low level to a high level (FIG. 12B).
  • the transistor RST is turned on, and the voltage of the floating diffusion FD is set to the power supply voltage VDD (reset operation).
  • the drive unit 10 changes the voltage of the reset control signal SRST from a high level to a low level (FIG. 12B).
  • the transistor RST is turned off.
  • the comparator 24 performs zero adjustment for setting the voltage values of the capacitors 21 and 22, and the connection unit CON sets the signal line according to the voltage of the signal SIG. Connect VSL to connection line CONL.
  • the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 (FIG. 12E).
  • the transistor SEL is turned on, and the transistors TG and RST are turned off.
  • the floating diffusion FD holds the charge at the time when the floating diffusion FD was reset during a period from timing t23 to t24.
  • the pixel PA outputs a reset voltage Vreset corresponding to the voltage at the floating diffusion FD at this time.
  • the reading unit 20 performs AD conversion based on the reset voltage Vreset. Specifically, first, at timing t26, the imaging control unit 30 starts generating the clock signal CLK ((H) in FIG. 12), and at the same time, the reference signal generation unit 31 changes the voltage of the reference signal REF. , The voltage V1 starts to decrease at a predetermined change degree (FIG. 12E). In response, the counter 25 of the AD conversion unit ADC starts the counting operation and sequentially changes the count value CNT (FIG. 12 (I)).
  • the imaging control unit 30 stops generating the clock signal CLK with the end of the P-phase period TP (FIG. 12 (H)).
  • the reference signal generator 31 stops changing the voltage of the reference signal REF, and changes the voltage of the reference signal REF to the voltage V1 at the subsequent timing t29 (FIG. 12E). Accordingly, since the voltage of the reference signal REF exceeds the reset voltage Vreset (FIGS. 12E and 12F), the comparator 24 of the AD converter ADC changes the voltage of the signal CMP from a low level to a high level. (FIG. 12 (G)).
  • the counter 25 of the AD conversion unit ADC inverts the polarity of the count value CNT based on the control signal CC (FIG. 12 (I)).
  • the drive unit 10 changes the voltage of the transfer control signal STG from a low level to a high level (FIG. 12C).
  • the transistor TG is turned on, and as a result, the charges generated in the photodiode PD are transferred to the floating diffusion FD (charge transfer operation).
  • the voltage of the signal SIG decreases (FIG. 12F).
  • the driving unit 10 changes the voltage of the transfer control signal STG from the high level to the low level (FIG. 12C).
  • the transistor TG is turned off.
  • the transistor SEL is turned on, and the transistors TG and RST are turned off.
  • the floating diffusion FD holds the charge transferred from the photodiode PD during the period from the timing t31 to the timing t32.
  • the pixel PA outputs a pixel voltage Vpix corresponding to the voltage at the floating diffusion FD at this time.
  • the readout unit 20 performs AD conversion based on the pixel voltage Vpix. Specifically, first, at a timing t33, the imaging control unit 30 starts generating the clock signal CLK ((H) in FIG. 12), and at the same time, the reference signal generation unit 31 changes the voltage of the reference signal REF. , The voltage V1 starts to decrease at a predetermined change degree (FIG. 12E). In response, the counter 25 of the AD conversion unit ADC starts the counting operation and sequentially changes the count value CNT (FIG. 12 (I)).
  • the voltage of the reference signal REF falls below the pixel voltage Vpix (FIGS. 12E and 12F).
  • the comparator 24 of the AD converter ADC changes the voltage of the signal CMP from a high level to a low level (FIG. 12 (G)).
  • the counter 25 stops the counting operation (FIG. 12 (I)).
  • the AD conversion unit ADC obtains the count value CNT corresponding to the difference between the reset voltage Vreset and the pixel voltage Vpix.
  • the latch at the output stage of the counter 25 latches the count value CNT and outputs the latched count value CNT as a digital code CODE.
  • the imaging control unit 30 stops generating the clock signal CLK with the end of the D-phase period TD (FIG. 12H).
  • the reference signal generation unit 31 stops changing the voltage of the reference signal REF, and changes the voltage of the reference signal REF to the voltage V2 at the subsequent timing t36 (FIG. 12E). Accordingly, since the voltage of the reference signal REF exceeds the pixel voltage Vpix (FIGS. 12E and 12F), the comparator 24 of the AD converter ADC changes the voltage of the signal CMP from a low level to a high level. (FIG. 12 (G)).
  • the drive unit 10 changes the voltage of the selection control signal SSEL from a high level to a low level (FIG. 12D). Accordingly, in the pixel PA, the transistor SEL is turned off, and the pixel PA is electrically disconnected from the signal line VSL.
  • the counter 25 of the AD conversion unit ADC resets the count value CNT to “0” based on the control signal CC (FIG. 12 (I)).
  • the imaging device 1 performs the counting operation based on the reset voltage Vreset in the P-phase period TP, and after inverting the polarity of the count value CNT, performs the counting operation based on the pixel voltage Vpix in the D-phase period TD. I did it. Thereby, the imaging device 1 can acquire the digital code CODE corresponding to the difference voltage between the reset voltage Vreset and the pixel voltage Vpix. In the imaging device 1, since such a correlation double sampling is performed, a noise component included in the pixel voltage Vpix can be removed, and as a result, the quality of a captured image can be improved.
  • connection unit CON (About operation of connection part CON) Next, the operation of the connection unit CON will be described in detail. In the following, as shown in FIG. 13, attention will be focused on two signal lines VSL (signal lines VSL [M] and VSL [N]) among the plurality of signal lines VSL.
  • Pixel P [M] is connected to signal line VSL [M]
  • pixel P [N] is connected to signal line VSL [N].
  • These pixels P [M] and P [N] belong to the same pixel line L.
  • the signal line VSL [M] transmits the signal SIG [M]
  • the signal line VSL [N] transmits the signal SIG [N].
  • the connection unit CON [M] and the AD conversion unit ADC [M] are connected to the signal line VSL [M]
  • the connection unit CON [N] and the AD conversion unit ADC [N] are connected to the signal line VSL [N]. Is connected.
  • FIG. 14A and 14B illustrate an operation example of the connection unit CON, in which FIG. 14A illustrates a waveform of the reset control signal SRST related to the pixels P [M] and P [N], and FIG. ], P [N], the waveform of the transfer control signal STG, (C) shows the waveform of the selection control signal SSEL of the pixels P [M], P [N], and (D) shows the waveform of the control signal PSET.
  • E) shows the waveform of the control signal VSLCNT
  • F shows the waveform of the signal SIG [M]
  • G shows the waveform of the signal SIG [N]
  • (H) shows the AD conversion.
  • the waveform of the signal (signal SN [M]) at the negative input terminal of the comparator 24 of the unit ADC [M] is shown, and (I) shows the signal (signal SN [signal] at the negative input terminal of the comparator 24 of the AD conversion unit ADC [N]. N]).
  • 14 (F) and 14 (G) show the waveforms of the signals SIG [M] and SIG [N] on the same voltage axis
  • FIGS. 14 (H) and 14 (I) show the signals SN [M] and SN
  • the waveform [N] is shown on the same voltage axis.
  • the pixels P [M] and P [N] hardly detect light, and thus the pixels P [M] and P [N] output a pixel voltage Vpix substantially equal to the reset voltage Vreset. .
  • the driving unit 10 changes the voltage of the selection control signal SSEL from a low level to a high level (FIG. 14C). Accordingly, in the pixels P [M] and P [N], the transistor SEL is turned on, the pixel P [M] is electrically connected to the signal line VSL [M], and the pixel P [N] is connected to the signal line. It is electrically connected to VSL [N].
  • the drive unit 10 changes the voltage of the reset control signal SRST from a low level to a high level (FIG. 14A).
  • the transistor RST is turned on, and the voltage of the floating diffusion FD is set to the power supply voltage VDD (reset operation).
  • the signals SIG [M] and SIG [N] rise (FIGS. 14F and 14G).
  • the voltages of the signals SIG [M] and SIG [N] are different from each other due to, for example, characteristic variations of the transistor AMP. Specifically, in this example, the voltage of the signal SIG [M] is higher than the voltage of the signal SIG [N].
  • the imaging control unit 30 changes the voltage of the control signal PSET from a high level to a low level (FIG. 14D).
  • the AD converters ADC [M] and ADC [N] the transistors 64 and 65 (FIG. 7) of the comparator 24 are turned on.
  • the voltages (the voltages of the signals SN [M] and SN [N]) at the negative input terminals of these comparators 24 increase (FIG. 14 (H), (I)).
  • the drive unit 10 changes the voltage of the reset control signal SRST from a high level to a low level (FIG. 14A).
  • the transistor RST is turned off.
  • the reset control signal SRST is transmitted to the floating diffusion FD via the parasitic capacitance of the transistor RST, so that the signals SIG [M] and SIG [N] decrease (FIGS. 14 (F) and (G)).
  • the voltage of the signal SIG [M] is higher than the voltage of the signal SIG [N] by the voltage difference ⁇ V.
  • the signals SN [M] and SN [N] fall (FIG. 14 (H), (I)).
  • the imaging control unit 30 changes the voltage of the control signal VSLCNT from the low level to the high level (FIG. 14E).
  • the connection part CON [M] connects the signal line VSL [M] to the connection line CONL
  • the connection part CON [N] connects the signal line VSL [N] to the connection line CONL. That is, since the voltage of the signal SIG [M] is higher than the threshold voltage SIGTH, the transistor 79 is turned on at the connection point CON [M] based on the control signal VSLCNT, and the signal line VSL [M] is turned on. Connected to connection line CONL.
  • the transistor 79 is turned on at the connection point CON [N] based on the control signal VSLCNT, and the signal line VSL [N]. Are connected to the connection line CONL. Accordingly, signal line VSL [M] and signal line VSL [N] are connected to each other via connection line CONL, so that the voltage of signal SIG [M] decreases and the voltage of signal SIG [N] increases. Then, the voltages of the signals SIG [M] and SIG [N] become equal to each other (FIGS. 14 (F) and (G)). At this time, the voltages of the signals SN [M] and SN [N] are maintained (FIGS. 14H and 14I). In this way, zero adjustment is performed in the AD converter ADC [M], and the voltages of the capacitors 21 and 21 are set. Similarly, zero adjustment is performed in the AD converter ADC [N] and the capacitor 21 , 21 are set.
  • the imaging control unit 30 changes the voltage of the control signal VSLCNT from a high level to a low level (FIG. 14E).
  • the connection unit CON [M] disconnects the signal line VSL [M] from the connection line CONL
  • the connection unit CON [N] disconnects the signal line VSL [N] from the connection line CONL.
  • the voltages of the signals SIG [M] and SIG [N] return to the voltages immediately before the timing t44 (FIGS. 14 (F) and 14 (G)).
  • a voltage difference ⁇ V is generated between the voltage of the signal SIG [M] and the voltage of the signal SIG [N], as in the case immediately before the timing t44.
  • the voltage of the signals SIG [M] and SIG [N] is the reset voltage Vreset.
  • the imaging control unit 30 changes the voltage of the control signal PSET from a low level to a high level (FIG. 14D).
  • the transistors 64 and 65 (FIG. 7) of the comparator 24 are turned off.
  • the gate of the transistor 62 of the comparator 24 enters a floating state, and thereafter, the voltage between both ends of the capacitor 22 is maintained. Therefore, the voltage of the signal SN [M] increases according to the change in the voltage of the signal SIG [M], and the voltage of the signal SN [N] increases according to the change in the voltage of the signal SIG [N] ( (FIG. 14 (H), (I)).
  • a voltage difference ⁇ V occurs between the voltage of the signal SN [M] and the voltage of the signal SN [N].
  • the AD conversion unit ADC [M] performs AD conversion based on the reset voltage Vreset of the signal SIG [M], and the AD conversion unit ADC [N] resets the signal SIG [N].
  • AD conversion is performed based on the voltage Vreset.
  • the driving unit 10 changes the voltage of the transfer control signal STG from the low level to the high level, and at timing t47, the driving unit 10 changes the voltage of the transfer control signal STG from the high level to the low level. (FIG. 14B). Thereafter, the voltage of the signals SIG [M] and SIG [N] is the pixel voltage Vpix (FIGS. 14F and 14G).
  • the AD conversion unit ADC [M] performs AD conversion based on the pixel voltage Vpix of the signal SIG [M], and the AD conversion unit ADC [N] outputs the pixel SIG [N].
  • AD conversion is performed based on the voltage Vpix.
  • the AD conversion unit ADC [M] generates the digital code CODE corresponding to the light reception amount at the pixel P [M]
  • the AD conversion unit ADC [N] generates the digital code CODE based on the light reception amount at the pixel P [N].
  • a corresponding digital code CODE is generated.
  • the voltage of the negative input terminal of the comparator 24 of the AD converter ADC [M] (the voltage of the signal SN [M]).
  • the voltage of the negative input terminal of the comparator 24 of the AD converter ADC [M] (the voltage of the signal SN [N]) can be different from each other.
  • the voltage difference ⁇ V between the voltage of the signal SN [M] and the voltage of the signal SN [N] is caused by the variation of the pixels P [M] and P [N]. Therefore, in the plurality of AD conversion units ADC, the voltage at the negative input terminal of the comparator 24 can be varied according to the variation of the plurality of pixels P in the selected pixel line L.
  • the voltage at the negative input terminal of the comparator 24 changes according to the selected pixel line L.
  • the imaging device 1 it is possible to reduce the possibility that vertical streaks will occur in the captured image.
  • the variation of the quantization error in the column direction varies in the row direction (horizontal direction). It is smaller than the variation of the quantization error. That is, in the column direction, since one AD converter performs AD conversion, the variation in quantization error is small, and in the row direction, different AD converters perform AD conversion, so that the variation in quantization error is large. As a result, vertical streaks may occur in the captured image. Therefore, in the imaging device 1, the connection part CON is provided, and the signal line VSL is connected to the connection line CONL.
  • the voltage at the negative input terminal of the comparator 24 changes according to the selected pixel line L.
  • the variation of the quantization error in the column direction can be increased, so that the possibility that vertical stripes occur in the captured image can be reduced.
  • connection unit CON Next, the operation of the connection unit CON will be described in detail using another example.
  • VSL signal lines VSL [L], VSL [M], and VSL [N]
  • Pixel P [L] is connected to signal line VSL [L]
  • pixel P [M] is connected to signal line VSL [M]
  • pixel P [N] is connected to signal line VSL [N].
  • These pixels P [L], P [M], P [N] belong to the same pixel line L.
  • Signal line VSL [L] transmits signal SIG [L]
  • signal line VSL [M] transmits signal SIG [M]
  • signal line VSL [N] transmits signal SIG [N].
  • connection unit CON [L] and the AD conversion unit ADC [L] are connected to the signal line VSL [L]
  • the connection unit CON [M] and the AD conversion unit ADC [M] are connected to the signal line VSL [M].
  • Is connected to the signal line VSL [N] and the connection unit CON [N] and the AD conversion unit ADC [N] are connected.
  • FIGS. 16A and 16B show an operation example of the connection unit CON, wherein FIG. 16A shows a waveform of the control signal PSET, FIG. 16B shows a waveform of the control signal VSLCNT, and FIG. 16C shows a waveform of the reference signal REF.
  • D shows the waveform of the signal SIG [L]
  • E shows the waveform of the signal SIG [M]
  • F shows the waveform of the signal SIG [N].
  • FIGS. 16C to 16F show the waveforms of the reference signal REF and the signals SIG [L], SIG [M], and SIG [N] on the same voltage axis.
  • the amount of light received at the pixels P [L] and P [N] is small, and the amount of light received at the pixel P [M] is large.
  • the imaging control unit 30 sets the voltage of the control signal PSET to a low level (FIG. 16A).
  • the transistors 64 and 65 (FIG. 7) of the comparator 24 are turned on.
  • the voltages of the signals SIG [L] and SIG [N] are different from each other due to, for example, characteristic variations of the transistor AMP (FIGS. 16D and 16F). Specifically, in this example, the voltage of the signal SIG [L] is higher than the voltage of the signal SIG [N] by the voltage difference ⁇ V.
  • the imaging control unit 30 changes the voltage of the control signal VSLCNT from the low level to the high level (FIG. 16B). Since the voltages of the signals SIG [L], SIG [M], and SIG [N] are higher than the threshold voltage SIGTH (FIGS. 16D to 16F), the connection part CON [L] is connected to the signal line VSL. [L] is connected to the connection line CONL, the connection part CON [M] connects the signal line VSL [M] to the connection line CONL, and the connection part CON [N] is connected to the signal line VSL [N] to the connection line CONL. Connecting.
  • the voltage of the signal SIG [M] gradually decreases. Since the signal lines VSL [L], VSL [M], and VSL [N] are connected to each other via the connection line CONL, the voltage of the signals SIG [L] and SIG [N] is equal to the signal SIG [M]. It decreases as it approaches.
  • connection unit CON [M] disconnects the signal line VSL [M] from the connection line CONL.
  • the signal lines VSL [L] and VSL [N] are disconnected from the signal line VSL [M], so that the voltages of the signals SIG [L] and SIG [N] start to increase (FIGS. 16D and 16D). F)). Since the signal line VSL [M] and the signal line VSL [N] are connected to each other via the connection line CONL, the voltage of the signal SIG [M] and the voltage of the signal SIG [N] are equal to each other.
  • the imaging control unit 30 changes the voltage of the control signal VSLCNT from a high level to a low level, and changes the voltage of the control signal PSET from a low level to a high level (FIG. 16A, (B)).
  • the connection unit CON [L] disconnects the signal line VSL [L] from the connection line CONL
  • the connection unit CON [N] disconnects the signal line VSL [N] from the connection line CONL.
  • a voltage difference ⁇ V occurs between the voltage of the signal SIG [L] and the voltage of the signal SIG [N], as in the case immediately before the timing t51 (FIGS. 16D and 16F).
  • the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 at the timing t54, and changes the voltage of the reference signal REF from the voltage V1 during the period from the timing t55 to t56 (P-phase period TP). It is reduced at a predetermined change degree (FIG. 16C). Then, the AD converter ADC [L] performs AD conversion based on the reset voltage Vreset of the signal SIG [L], and the AD converter ADC [N] performs AD conversion based on the reset voltage Vreset of the signal SIG [N]. Perform the conversion.
  • the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 at the timing t57, and changes the voltage of the reference signal REF from the voltage V1 to the predetermined voltage in a period (D-phase period TD) from the timing t58 to t59. (FIG. 16C).
  • the AD conversion unit ADC [L] performs AD conversion based on the pixel voltage Vpix of the signal SIG [L]
  • the AD conversion unit ADC [N] performs AD conversion based on the pixel voltage Vpix of the signal SIG [N]. Perform the conversion.
  • the connection unit CON [M] disconnects the signal line VSL [M] from the connection line CONL.
  • the possibility that the value (pixel value) indicated by the obtained digital code CODE decreases can be reduced, and the image quality can be improved.
  • the imaging device 1R includes a pixel array 9, a driving unit 10, a reading unit 20R, an imaging control unit 30R, and a signal processing unit 40.
  • FIG. 17 illustrates a configuration example of the reading section 20R.
  • the reading unit 20R has a plurality of connection units CONR.
  • Each of the plurality of connection parts CONR has a transistor 79.
  • the control voltage VSLCNT from the imaging control unit 30R is supplied to the gate of the transistor 79. That is, the reading unit 20R is configured by omitting the control circuit 70 from the reading unit 20 according to the present embodiment.
  • the connection unit CONR connects the signal line VSL to the connection line CONL during a period when the voltage of the control signal VSLCNT is at a high level.
  • the imaging control unit 30R is configured to control the operation of the imaging apparatus 1R by supplying control signals to the driving unit 10, the reading unit 20R, and the signal processing unit 40 and controlling the operation of these circuits. .
  • the imaging control unit 30R sends a reference signal REF, a clock signal CLK, control signals VSLCNT, PSET, CC, and a control signal SSW (control signals SSW [0], SSW [1], SSW [2] to the reading unit 20R. ,...),
  • the reading unit 20R controls to generate the image signal DATA0 based on the signal SIG.
  • FIGS. 18A and 18B show an operation example of the connection unit CONR.
  • FIG. 18A shows the waveform of the control signal PSET
  • FIG. 18B shows the waveform of the control signal VSLCNT
  • FIG. 18C shows the waveform of the reference signal REF.
  • D shows the waveform of the signal SIG [L]
  • E shows the waveform of the signal SIG [M]
  • F shows the waveform of the signal SIG [N].
  • FIGS. 18C to 18F show the waveforms of the reference signal REF and the signals SIG [L], SIG [M], and SIG [N] on the same voltage axis.
  • the amount of light received at the pixels P [L] and P [N] is small, and the amount of light received at the pixel P [M] is large.
  • the imaging control unit 30R sets the voltage of the control signal PSET to a low level (FIG. 18A).
  • the transistors 64 and 65 (FIG. 7) of the comparator 24 are turned on.
  • the imaging control unit 30R changes the voltage of the control signal VSLCNT from a low level to a high level (FIG. 18B). Since the voltages of the signals SIG [L], SIG [M] and SIG [N] are higher than the threshold voltage SIGTH (FIGS. 18D to 18F), the connection part CONR [L] is connected to the signal line VSL. [L] is connected to the connection line CONL, the connection part CONR [M] is connected to the signal line VSL [M] to the connection line CONL, and the connection part CONR [N] is connected to the signal line VSL [N] to the connection line CONL. Connecting.
  • the imaging control unit 30R changes the voltage of the control signal VSLCNT from a high level to a low level, and also changes the voltage of the control signal PSET from a low level to a high level (FIG. 18A, (B)).
  • the connection part CONR [L] disconnects the signal line VSL [L] from the connection line CONL
  • the connection part CONR [M] disconnects the signal line VSL [M] from the connection line CONL
  • the connection part CONR [N] The signal line VSL [N] is disconnected from the connection line CONL.
  • the voltages of the signals SIG [L] and SIG [N] change toward the voltage immediately before the timing t61.
  • the voltage of the signal SIG [L] returns to the voltage immediately before the timing t61 at the timing t64 (FIG. 18D).
  • the voltage of the signal SIG [L] is higher than the voltage V1 of the reference signal REF.
  • the voltage of the signal SIG [L] (reset voltage Vreset) does not intersect with the reference signal REF during the period from timing t65 to timing t68 (P-phase period TP). That is, the voltage of the signal SIG [L] exceeds the voltage range in which the AD converter ADC [L] can operate in the P-phase period TP. Therefore, the AD converter ADC [L] cannot normally perform the AD conversion during the P-phase period TP.
  • the voltage of the reference signal REF is lower than the voltage of the signal SIG [L] (reset voltage Vreset), and therefore, the counter 25 of the AD converter ADC [L]. Does not start the count operation, and the count value CNT becomes “0”.
  • the pixel value indicated by the digital code CODE obtained by performing the AD conversion in the P-phase period TP and the D-phase period TD by the AD conversion unit ADC [L] becomes lower than the desired pixel value. I will.
  • the voltage of the signal SIG [N] returns to the voltage immediately before the timing t61 at the timing t67 after the P-phase period TP starts at the timing t65 (FIG. 18F). That is, in this example, after the timing t63, since the voltage width in which the voltage of the signal SIG [N] should change is wide, it takes time to settle. Accordingly, in the period from timing t65 to t68 (P-phase period TP), the voltage of the signal SIG [N] crosses the reference signal REF at timing t66 when the voltage is changing. Therefore, the AD converter ADC [N] cannot normally perform the AD conversion during the P-phase period TP.
  • the count value CNT of the counter 25 of the AD converter ADC [N] becomes a count value corresponding to the timing t66, and becomes a count value larger than a desired count value.
  • the pixel value indicated by the digital code CODE obtained by performing the AD conversion in the P-phase period TP and the D-phase period TD by the AD conversion unit ADC [N] becomes lower than the desired pixel value. I will.
  • the AD conversion unit ADC may not be able to perform normal AD conversion during the P-phase period TP, and as a result, the value (pixel value) indicated by the obtained digital code CODE may be changed. It will be lower.
  • the imaging device 1 when the voltage of the signal SIG [M] is lower than the threshold voltage SIGTH, the signal line VSL [M] is separated from the connection line CONL. This can reduce the possibility that the voltages of the signals SIG [L] and SIG [N] become too low, as shown at timings t52 to t53 in FIG. 16, so that the signals SIG [L] and SIG [N] can be reduced. ] Can return to the original voltage in a short time after timing t53. Therefore, the AD conversion unit ADC can normally perform the AD conversion in the P-phase period TP. As a result, in the imaging device 1, a desired digital code CODE can be obtained by AD conversion, so that image quality can be improved.
  • FIG. 19 illustrates an example of use of the imaging device 1 according to the above embodiment.
  • the above-described imaging device 1 can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray, for example, as described below.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of moving object such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 20 is a block diagram illustrating a schematic configuration example of a vehicle control system that is an example of a moving object control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an inside information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio / video output unit 12052, and a vehicle-mounted network I / F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generating device for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting driving force to wheels, and a steering angle of the vehicle. It functions as a control mechanism such as a steering mechanism for adjusting and a braking device for generating a braking force of the vehicle.
  • the body control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a blinker, and a fog lamp.
  • a radio wave or various switch signals transmitted from a portable device replacing the key may be input to the body control unit 12020.
  • the body control unit 12020 receives the input of these radio waves or signals and controls a door lock device, a power window device, a lamp, and the like of the vehicle.
  • Out-of-vehicle information detection unit 12030 detects information external to the vehicle on which vehicle control system 12000 is mounted.
  • an imaging unit 12031 is connected to the outside-of-vehicle information detection unit 12030.
  • the out-of-vehicle information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle, and receives the captured image.
  • the out-of-vehicle information detection unit 12030 may perform an object detection process or a distance detection process of a person, a vehicle, an obstacle, a sign, a character on a road surface, or the like based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light.
  • the imaging unit 12031 can output an electric signal as an image or can output the information as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information in the vehicle.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver status detection unit 12041 that detects the status of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 determines the degree of driver fatigue or concentration based on the detection information input from the driver state detection unit 12041. The calculation may be performed, or it may be determined whether the driver has fallen asleep.
  • the microcomputer 12051 calculates a control target value of the driving force generation device, the steering mechanism or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 implements the functions of ADAS (Advanced Driver Assistance System) including vehicle collision avoidance or impact mitigation, following running based on the following distance, vehicle speed maintaining running, vehicle collision warning, vehicle lane departure warning, and the like. Cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, and the like based on the information about the surroundings of the vehicle obtained by the outside information detection unit 12030 or the inside information detection unit 12040, so that the driver 120 It is possible to perform cooperative control for automatic driving or the like in which the vehicle travels autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on information on the outside of the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of preventing glare such as switching a high beam to a low beam. It can be carried out.
  • the sound image output unit 12052 transmits at least one of a sound signal and an image signal to an output device capable of visually or audibly notifying a passenger of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 21 is a diagram illustrating an example of an installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as a front nose, a side mirror, a rear bumper, a back door of the vehicle 12100, and an upper portion of a windshield in the vehicle interior.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided above the windshield in the passenger compartment mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, and the like.
  • FIG. 21 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates 14 shows an imaging range of an imaging unit 12104 provided in a rear bumper or a back door. For example, by overlaying image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging elements or an imaging element having pixels for detecting a phase difference.
  • the microcomputer 12051 calculates a distance to each three-dimensional object in the imaging ranges 12111 to 12114 and a temporal change of the distance (relative speed with respect to the vehicle 12100). , It is possible to extract, as a preceding vehicle, a three-dimensional object that travels at a predetermined speed (for example, 0 km / h or more) in the substantially same direction as the vehicle 12100, which is the closest three-dimensional object on the traveling path of the vehicle 12100. it can.
  • a predetermined speed for example, 0 km / h or more
  • microcomputer 12051 can set an inter-vehicle distance to be secured before the preceding vehicle and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts the three-dimensional object data relating to the three-dimensional object into other three-dimensional objects such as a motorcycle, a normal vehicle, a large vehicle, a pedestrian, a telephone pole, and the like based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating a risk of collision with each obstacle, and when the collision risk is equal to or more than the set value and there is a possibility of collision, via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver through forced driving and avoidance steering via the drive system control unit 12010, driving assistance for collision avoidance can be performed.
  • driving assistance for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared light.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian exists in the captured images of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed by, for example, extracting a feature point in an image captured by the imaging units 12101 to 12104 as an infrared camera, and performing a pattern matching process on a series of feature points indicating the outline of the object to determine whether the object is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular contour for emphasis to the recognized pedestrian.
  • the display unit 12062 is controlled so that is superimposed.
  • the sound image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the image quality of the captured image can be improved.
  • the plurality of connection parts CON are formed on the semiconductor substrate 102 as shown in FIG. 9, but the present invention is not limited to this. Instead, for example, the imaging part shown in FIG. A plurality of connecting portions CON may be formed on the semiconductor substrate 101 as in the device 1A.
  • the configurations of the pixels, the configuration of the control circuit 70, and the configuration of the AD conversion unit ADC in the above-described embodiment and the like are merely examples, and may be changed as appropriate.
  • the present technology can be configured as follows.
  • a first signal line a first pixel capable of outputting a first pixel voltage corresponding to the amount of received light to the first signal line, a second signal line, and a second pixel corresponding to the amount of received light.
  • An imaging unit having a second pixel capable of outputting two pixel voltages to the second signal line;
  • a connection line a first connection switch capable of connecting the first signal line to the connection line when turned on, and an operation of the first connection switch based on a voltage on the first signal line
  • a first control circuit capable of controlling the second signal line, a second connection switch capable of connecting the second signal line to the connection line by being turned on, and a voltage based on the second signal line.
  • the conversion unit can perform the AD conversion during a conversion period, The first control circuit controls the operation of the first connection switch based on whether or not the voltage on the first signal line is higher than a threshold voltage in a preparation period before the conversion period. Can be on or off, The second control circuit turns on or off the operation of the second connection switch in the preparation period based on whether or not the voltage on the second signal line is higher than the threshold voltage.
  • the imaging device according to (1) wherein the imaging device can be in a state.
  • the conversion period includes a first period and a second period after the first period;
  • the first pixel can output a first initial voltage to the first signal line during the first period, and can output the first pixel voltage to the first signal line during the second period.
  • the second pixel can output a second initial voltage to the second signal line during the first period, and can output the second pixel voltage to the second signal line during the second period.
  • a converter configured to perform the A / D conversion based on the first initial voltage and the first pixel voltage; a second converter configured to perform the A / D conversion based on the first initial voltage and the first pixel voltage; And a second conversion circuit capable of performing the A / D conversion on the basis of (2) or (3).
  • (5) further comprising: a reference signal generation unit capable of generating a reference signal whose voltage changes with time in the first period and the second period;
  • the first conversion circuit can perform the AD conversion based on a comparison result between the first initial voltage, the first pixel voltage, and the reference signal,
  • the first conversion circuit includes: A first capacitor having a first terminal to which the reference signal is supplied, and a second terminal; A second capacitor having a first terminal connected to the first signal line and a second terminal; A comparison circuit capable of comparing a voltage at the second terminal of the first capacitor with a voltage at the second terminal of the second capacitor; The imaging device according to (5), wherein a voltage of the second capacitor can be set in the preparation period.
  • the comparison circuit includes: A first transistor having a gate connected to the second terminal of the first capacitor, a source, and a drain; A second transistor having a gate connected to the second terminal of the second capacitor, a source connected to the source of the first transistor, and a drain; A first switch capable of connecting the gate of the first transistor and the drain of the first transistor during the preparation period;
  • the first signal line, the second signal line, the first pixel, and the second pixel are formed on a first semiconductor substrate;

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Abstract

本開示の撮像装置は、第１の信号線と、受光量に応じた第１の画素電圧を第１の信号線に出力可能な第１の画素と、第２の信号線と、受光量に応じた第２の画素電圧を第２の信号線に出力可能な第２の画素とを有する撮像部と、接続線と、オン状態になることにより第１の信号線を接続線に接続可能な第１の接続スイッチと、第１の信号線における電圧に基づいて第１の接続スイッチの動作を制御可能な第１の制御回路と、オン状態になることにより第２の信号線を接続線に接続可能な第２の接続スイッチと、第２の信号線における電圧に基づいて第２の接続スイッチの動作を制御可能な第２の制御回路とを有する接続部と、第１の信号線および第２の信号線に接続され、第１の画素電圧および第２の画素電圧に基づいてそれぞれＡＤ変換を行うことが可能な変換部とを備える。

Description

撮像装置
　本開示は、被写体を撮像する撮像装置に関する。
　撮像装置では、例えば、複数の画素が１つの信号線を介してＡＤ（Analog to Digital）変換部に接続される。例えば、特許文献１には、複数の信号線を有し、これらの複数の信号線を互いにショートすることにより、撮像画像の画質の向上を図る撮像装置が開示されている。
国際公開第２０１４／１３２８２２号
　このように、撮像装置では、撮像画像の画質が高いことが望まれており、さらなる画質の向上が期待されている。
　撮像画像の画質を高めることができる撮像装置を提供することが望ましい。
　本開示の一実施の形態における撮像装置は、撮像部と、接続部と、変換部とを備えている。撮像部は、第１の信号線と、受光量に応じた第１の画素電圧を第１の信号線に出力可能な第１の画素と、第２の信号線と、受光量に応じた第２の画素電圧を第２の信号線に出力可能な第２の画素とを有する。接続部は、接続線と、オン状態になることにより第１の信号線を接続線に接続可能な第１の接続スイッチと、第１の信号線における電圧に基づいて第１の接続スイッチの動作を制御可能な第１の制御回路と、オン状態になることにより第２の信号線を接続線に接続可能な第２の接続スイッチと、第２の信号線における電圧に基づいて第２の接続スイッチの動作を制御可能な第２の制御回路とを有する。変換部は、第１の信号線および第２の信号線に接続され、第１の画素電圧および第２の画素電圧に基づいてそれぞれＡＤ変換を行うことが可能に構成される。
　本開示の一実施の形態における撮像装置では、第１の画素により第１の画素電圧が第１の信号線に出力され、第２の画素により第２の画素電圧が第２の信号線に出力される。そして、第１の画素電圧および第２の画素電圧に基づいてそれぞれＡＤ変換が行われる。第１の信号線における電圧に基づいて、オン状態になることにより第１の信号線を接続線に接続可能な第１の接続スイッチの動作が制御され、第２の信号線における電圧に基づいて、オン状態になることにより第２の信号線を接続線に接続可能な第２の接続スイッチの動作が制御される。
　本開示の一実施の形態における撮像装置によれば、第１の信号線における電圧に基づいて第１の接続スイッチの動作を制御するとともに、第２の信号線における電圧に基づいて第２の接続スイッチの動作を制御するようにしたので、撮像画像の画質を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る撮像装置の一構成例を表すブロック図である。 図１に示した画素の一構成例を表す回路図である。 図１に示した読出部の一構成例を表す回路図である。 図３に示した制御回路の一構成例を表す回路図である。 図４に示した制御回路の一動作例を表すタイミング波形図である。 図４に示したインバータの一構成例を表す回路図である。 図４に示したインバータの他の構成例を表す回路図である。 図３に示したコンパレータの一構成例を表す回路図である。 図１に示した撮像装置の一実装例を表す説明図である。 図８に示した撮像装置の一実装例を表す他の説明図である。 図１に示した撮像装置の一動作例を表すタイミング図である。 図１に示した撮像装置の一動作例を表すタイミング波形図である。 図１に示した撮像装置の一動作例を表す他のタイミング波形図である。 図１に示した撮像装置の要部の一構成例を表す回路図である。 図１に示した撮像装置の一動作例を表す他のタイミング波形図である。 図１に示した撮像装置の要部の一構成例を表す他の回路図である。 図１に示した撮像装置の一動作例を表す他のタイミング波形図である。 比較例に係る撮像装置の要部の一構成例を表す回路図である。 比較例に係る撮像装置の一動作例を表すタイミング波形図である。 撮像装置の使用例を表す説明図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 変形例に係る撮像装置の一実装例を表す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．撮像装置の使用例
３．移動体への応用例
＜１．実施の形態＞
［構成例］
　図１は、一実施の形態に係る撮像装置（撮像装置１）の一構成例を表すものである。撮像装置１は、画素アレイ９と、駆動部１０と、読出部２０と、撮像制御部３０と、信号処理部４０とを備えている。
　画素アレイ９は、マトリックス状に配置された複数の画素Ｐを有している。画素Ｐは、受光量に応じた画素電圧Ｖpixを生成するように構成される。
　図２は、画素Ｐの一構成例を表すものである。画素アレイ９は、複数の転送制御線ＴＧＬと、複数のリセット制御線ＲＳＴＬと、複数の選択制御線ＳＥＬＬと、複数の信号線ＶＳＬとを有している。転送制御線ＴＧＬは、水平方向（図２における横方向）に延伸し、一端が駆動部１０に接続される。この転送制御線ＴＧＬには、駆動部１０により転送制御信号ＳＴＧが印加される。リセット制御線ＲＳＴＬは、水平方向に延伸し、一端が駆動部１０に接続される。このリセット制御線ＲＳＴＬには、駆動部１０によりリセット制御信号ＳＲＳＴが印加される。選択制御線ＳＥＬＬは、水平方向に延伸し、一端が駆動部１０に接続される。この選択制御線ＳＥＬＬには、駆動部１０により選択制御信号ＳＳＥＬが印加される。信号線ＶＳＬは、垂直方向（図２における縦方向）に延伸し、一端が読出部２０に接続される。図１，２において横方向に並設された１行分の複数の画素Ｐは、画素ラインＬを構成する。
　画素Ｐは、フォトダイオードＰＤと、トランジスタＴＧと、フローティングディフュージョンＦＤと、トランジスタＲＳＴ，ＡＭＰ，ＳＥＬとを有している。トランジスタＴＧ，ＲＳＴ，ＡＭＰ，ＳＥＬは、この例ではＮ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
　フォトダイオードＰＤは、受光量に応じた量の電荷を生成して内部に蓄積する光電変換素子である。フォトダイオードＰＤのアノードは接地され、カソードはトランジスタＴＧのソースに接続される。
　トランジスタＴＧのゲートは転送制御線ＴＧＬに接続され、ソースはフォトダイオードＰＤのカソードに接続され、ドレインはフローティングディフュージョンＦＤに接続される。
　フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を蓄積するように構成される。フローティングディフュージョンＦＤは、例えば、半導体基板の表面に形成された拡散層を用いて構成される。図２では、フローティングディフュージョンＦＤを、容量素子のシンボルを用いて示している。
　トランジスタＲＳＴのゲートはリセット制御線ＲＳＴＬに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはフローティングディフュージョンＦＤに接続される。
　トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタＳＥＬのドレインに接続される。
　トランジスタＳＥＬのゲートは選択制御線ＳＥＬＬに接続され、ドレインはトランジスタＡＭＰのソースに接続され、ソースは信号線ＶＳＬに接続される。
　この構成により、画素Ｐでは、選択制御線ＳＥＬＬに印加された選択制御信号ＳＳＥＬに基づいてトランジスタＳＥＬがオン状態になることにより、画素Ｐが信号線ＶＳＬと電気的に接続される。これにより、トランジスタＡＭＰは、読出部２０の電流源２３（後述）に接続され、いわゆるソースフォロワとして動作する。そして、画素Ｐは、フローティングディフュージョンＦＤにおける電圧に応じた電圧を、信号ＳＩＧとして、信号線ＶＳＬに出力する。具体的には、画素Ｐは、後述するように、Ｐ相期間ＴＰにおいてリセット電圧Ｖresetを出力し、Ｄ相期間ＴＤにおいて、受光量に応じた画素電圧Ｖpixを出力する。画素Ｐは、これらのリセット電圧Ｖresetおよび画素電圧Ｖpixを、信号ＳＩＧを用いて出力するようになっている。
　駆動部１０（図１）は、撮像制御部３０からの指示に基づいて、画素ラインＬ単位で、画素アレイ９における複数の画素Ｐを順次駆動するように構成される。具体的には、駆動部１０は、画素アレイ９における複数の転送制御線ＴＧＬに複数の転送制御信号ＳＴＧをそれぞれ印加し、複数のリセット制御線ＲＳＴＬに複数のリセット制御信号ＳＲＳＴをそれぞれ印加し、複数の選択制御線ＳＥＬＬに複数の選択制御信号ＳＳＥＬをそれぞれ印加することにより、画素ラインＬ単位で画素アレイ９における複数の画素Ｐを駆動するようになっている。
　読出部２０は、画素アレイ９から信号線ＶＳＬを介して供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、画像信号ＤＡＴＡ０を生成するように構成される。
　図３は、読出部２０の一構成例を表すものである。なお、図３には、読出部２０に加え、撮像制御部３０および信号処理部４０をも描いている。読出部２０は、接続線ＣＯＮＬと、複数の接続部ＣＯＮ（接続部ＣＯＮ［０］，ＣＯＮ［１］，ＣＯＮ［２］，…）と、複数のＡＤ（Analog to Digital）変換部ＡＤＣ（ＡＤ変換部ＡＤＣ［０］，ＡＤＣ［１］，ＡＤＣ［２］，…）と、複数のスイッチ部ＳＷ（スイッチ部ＳＷ［０］，ＳＷ［１］，ＳＷ［２］，…）と、バス配線ＢＵＳとを有している。
　接続線ＣＯＮＬは、水平方向（図３における横方向）に延伸し、複数の接続部ＣＯＮにわたって形成される。
　複数の接続部ＣＯＮのそれぞれは、信号ＳＩＧの電圧、および撮像制御部３０から供給された制御信号ＳＲＳＴ０，ＶＳＬＣＮＴに基づいて、信号線ＶＳＬを接続線ＣＯＮＬに接続するように構成される。複数の接続部ＣＯＮは、複数の信号線ＶＳＬに対応して設けられている。具体的には、０番目の接続部ＣＯＮ［０］は、０番目の信号線ＶＳＬ［０］に対応して設けられ、１番目の接続部ＣＯＮ［１］は、１番目の信号線ＶＳＬ［１］に対応して設けられ、２番目の接続部ＣＯＮ［２］は、２番目の信号線ＶＳＬ［２］に対応して設けられている。
　図４は、接続部ＣＯＮの一構成例を表すものである。接続部ＣＯＮは、制御回路７０と、トランジスタ７９とを有している。
　制御回路７０は、信号ＳＩＧの電圧、および撮像制御部３０から供給された制御信号ＳＲＳＴ０，ＶＳＬＣＮＴに基づいて、トランジスタ７９の動作を制御するように構成される。接続部ＣＯＮは、トランジスタ７１～７３と、インバータ７４と、論理積回路７５とを有している。トランジスタ７１はＮ型のＭＯＳトランジスタであり、トランジスタ７２，７３はＰ型のＭＯＳトランジスタである。トランジスタ７１のゲートには制御信号ＳＲＳＴ０が供給され、ドレインはトランジスタ７２，７３のドレインおよびインバータ７４の入力端子に接続され、ソースは接地される。トランジスタ７２のゲートは信号線ＶＳＬに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ７１，７３のドレインおよびインバータ７４の入力端子に接続される。トランジスタ７３のゲートはインバータ７４の出力端子および論理積回路７５の第１入力端子に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ７１，７２のドレインおよびインバータ７４の入力端子に接続される。インバータ７４の入力端子はトランジスタ７１～７３のドレインに接続され、出力端子はトランジスタ７３のゲートおよび論理積回路７５の第１入力端子に接続される。インバータ７４は、しきい値電圧Ｖthを変更可能に構成される。論理積回路７５の第１入力端子はインバータ７４の出力端子およびトランジスタ７３のゲートに接続され、第２入力端子には制御信号ＶＳＬＣＮＴが供給され、出力端子はトランジスタ７９のゲートに接続される。
　トランジスタ７９は、Ｎ型のＭＯＳトランジスタである。トランジスタ７９のゲートは制御回路７０の論理積回路７５の出力端子に接続され、ソースは信号線ＶＳＬに接続され、ドレインは接続線ＣＯＮＬに接続される。
　図５は、制御回路７０の一動作例を表すものであり、（Ａ）は制御信号ＳＲＳＴ０の波形を示し、（Ｂ）は信号線ＶＳＬにおける信号ＳＩＧの波形を示し、（Ｃ）はインバータ７４に入力される電圧Ｖinの波形を示し、（Ｄ）はインバータ７４から出力される電圧Ｖoutの波形を示す。図５（Ｂ）～（Ｄ）において、実線は、図５（Ｂ）に示したように信号ＳＩＧの電圧が高い電圧を維持する場合を示し、破線は、図５（Ｂ）に示したように信号ＳＩＧの電圧が徐々に低くなる場合を示す。
　タイミングｔ１０１において、制御信号ＳＲＳＴ０の電圧が低レベルから高レベルに変化すると、トランジスタ７１がオン状態になり、電圧Ｖinは０Ｖに設定される（図５（Ｃ））。これにより、インバータ７４から出力される電圧Ｖoutは高レベルになる（図５（Ｄ））。
　そして、タイミングｔ１０２において、制御信号ＳＲＳＴ０の電圧が高レベルから低レベルに変化すると、トランジスタ７１はオフ状態になる。その後、信号ＳＩＧの電圧に応じてトランジスタ７２に電流が流れることにより、電圧Ｖinは徐々に上昇する。
　例えば、図５（Ｂ）において実線で示したように、信号ＳＩＧの電圧が高い電圧を維持する場合には、トランジスタ７２に流れる電流は少ないので、電圧Ｖinはゆっくりと上昇する（図５（Ｃ））。また、図５（Ｂ）において破線で示したように、信号ＳＩＧの電圧が徐々に低くなる場合には、トランジスタ７２に流れる電流が多いので、電圧Ｖinはより速く上昇する。そして、電圧Ｖinがインバータ７４のしきい値電圧Ｖthを超えた場合には、インバータ７４から出力される電圧Ｖoutは低レベルになる（図５（Ｄ））。この例では、タイミングｔ１０３において、電圧Ｖinがしきい値電圧Ｖthを超え、それに応じて電圧Ｖoutが高レベルから低レベルに変化している。これにより、トランジスタ７３がオン状態になり、電圧Ｖinは高レベルに向かって変化する（図５（Ｃ））。
　この構成により、接続部ＣＯＮは、制御信号ＶＳＬＣＮＴの電圧が高レベルである期間において、信号ＳＩＧの電圧がしきい値電圧ＳＩＧＴＨよりも高い場合には、トランジスタ７９をオン状態にし、その結果、信号線ＶＳＬは、接続線ＣＯＮＬに接続される。また、接続部ＣＯＮは、制御信号ＶＳＬＣＮＴの電圧が高レベルである期間において、信号ＳＩＧの電圧がこのしきい値電圧ＳＩＧＴＨよりも低い場合には、トランジスタ７９をオフ状態にし、その結果、信号線ＶＳＬは、接続線ＣＯＮＬに接続されないようになっている。
　インバータ７４は、しきい値電圧Ｖthを変更可能に構成される。このようなインバータ７４は、例えば、図６Ａに示したインバータ７４Ａや、図６Ｂに示したインバータ７４Ｂを用いることができる。
　インバータ７４Ａ（図６Ａ）は、トランジスタ８１，８２と、複数の回路８３と、しきい値制御回路８６とを有している。トランジスタ８１はＰ型のＭＯＳトランジスタであり、ゲートはトランジスタ８２のゲートおよびインバータ７４Ａの入力端子Ｔinに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ８２のドレインおよびインバータ７４Ａの出力端子Ｔoutに接続される。トランジスタ８２はＮ型のＭＯＳトランジスタであり、ゲートはトランジスタ８１のゲートおよびインバータ７４Ａの入力端子Ｔinに接続され、ソースは接地され、ドレインはトランジスタ８１のドレインおよびインバータ７４Ａの出力端子Ｔoutに接続される。複数の回路８３のそれぞれは、スイッチ８４と、トランジスタ８５とを有している。スイッチ８４の一端はインバータ７４Ａの入力端子Ｔinに接続され、他端はトランジスタ８５のゲートに接続される。スイッチ８４は、しきい値制御回路８６から供給された制御信号に基づいて、一端と他端との間をオンオフするようになっている。トランジスタ８５のゲートはスイッチ８４の他端に接続され、ドレインはインバータ７４Ａの出力端子Ｔoutに接続され、ソースは接地されている。しきい値制御回路８６は、複数の回路８３のスイッチ８４に制御信号を供給することにより、インバータ７４Ａのしきい値電圧Ｖthを制御するように構成される。この構成により、インバータ７４Ａでは、複数の回路８３のうちの、スイッチ８４をオン状態にする回路８３の個数に応じて、しきい値電圧Ｖthが変化するようになっている。
　インバータ７４Ｂ（図６Ｂ）は、トランジスタ９１～９４と、しきい値制御回路９５とを有している。トランジスタ９１，９２はＰ型のＭＯＳトランジスタであり、トランジスタ９３，９４はＮ型のＭＯＳトランジスタである。トランジスタ９１のゲートにはしきい値制御回路９５から第１の制御電圧が供給され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ９２のソースに接続される。トランジスタ９２のゲートはトランジスタ９３のゲートおよびインバータ７４Ｂの入力端子Ｔinに接続され、ソースはトランジスタ９１のドレインに接続され、ドレインはトランジスタ９３のドレインおよび出力端子Ｔoutに接続される。トランジスタ９３のゲートはトランジスタ９２のゲートおよびインバータ７４Ｂの入力端子Ｔinに接続され、ドレインはトランジスタ９２のドレインおよびインバータ７４Ｂの出力端子Ｔoutに接続され、ソースはトランジスタ９４のドレインに接続される。トランジスタ９４のゲートにはしきい値制御回路９５から第２の制御電圧が供給され、ドレインはトランジスタ９３のソースに接続され、ソースは接地される。しきい値制御回路９５は、トランジスタ９１のゲートに第１の制御電圧を供給するとともに、トランジスタ９４のゲートに第２の制御電圧を供給することにより、インバータ７４Ｂのしきい値電圧Ｖthを制御するように構成される。この構成により、インバータ７４Ｂでは、トランジスタ９１におけるオン抵抗値およびトランジスタ９４におけるオン抵抗値に応じて、しきい値電圧Ｖthが変化するようになっている。
　複数のＡＤ変換部ＡＤＣ（図３）のそれぞれは、画素アレイ９から供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、信号ＳＩＧの電圧をデジタルコードＣＯＤＥに変換するように構成される。複数のＡＤ変換部ＡＤＣは、複数の信号線ＶＳＬに対応して設けられている。具体的には、０番目のＡＤ変換部ＡＤＣ［０］は、０番目の信号線ＶＳＬ［０］に対応して設けられ、１番目のＡＤ変換部ＡＤＣ［１］は、１番目の信号線ＶＳＬ［１］に対応して設けられ、２番目のＡＤ変換部ＡＤＣ［２］は、２番目の信号線ＶＳＬ［２］に対応して設けられている。ＡＤ変換部ＡＤＣは、容量素子２１，２２と、電流源２３と、コンパレータ２４と、カウンタ２５とを有している。
　容量素子２１の一端には、撮像制御部３０から参照信号ＲＥＦが供給され、他端はコンパレータ２４の正入力端子に接続されている。この参照信号ＲＥＦは、後述するように、ＡＤ変換を行う２つの期間（Ｐ相期間ＴＰおよびＤ相期間ＴＤ）において、時間の経過に応じて電圧レベルが徐々に低下する、いわゆるランプ波形を有している。容量素子２２の一端は信号線ＶＳＬに接続され、他端はコンパレータ２４の負入力端子に接続されている。電流源２３の一端は信号線ＶＳＬに接続され、他端は接地される。電流源２３は、信号線ＶＳＬから接地に所定の電流値の電流を流すように構成される。
　コンパレータ２４の正入力端子は容量素子２１の他端に接続され、負入力端子は容量素子２２の他端に接続され、出力端子はカウンタ２５に接続される。コンパレータ２４は、正入力端子における電圧と負入力端子における電圧とを比較して、その比較結果を信号ＣＭＰとして出力するように構成される。また、このコンパレータ２４は、撮像制御部３０から供給された制御信号ＰＳＥＴに基づいて、後述する所定の期間において、容量素子２１，２２における電圧値を設定するゼロ調整を行うように構成される。
　図７は、コンパレータ２４の一構成例を表すものである。コンパレータ２４は、トランジスタ６１，６２と、電流源６３と、トランジスタ６４～６７とを有している。トランジスタ６１，６２はＮ型のＭＯＳトランジスタであり、トランジスタ６４～６７はＰ型のＭＯＳトランジスタである。トランジスタ６１のゲートはトランジスタ６４のソースおよびコンパレータ２４の正入力端子ＴinPに接続され、ドレインはトランジスタ６４，６６のドレインおよびトランジスタ６６，６７のゲートに接続され、ソースはトランジスタ６２のソースおよび電流源６３の一端に接続される。トランジスタ６２のゲートはトランジスタ６５のソースおよびコンパレータ２４の負入力端子ＴinNに接続され、ドレインはトランジスタ６５，６７のドレインおよびコンパレータ２４の出力端子Ｔoutに接続され、ソースはトランジスタ６１のソースおよび電流源６３の一端に接続される。電流源６３の一端はトランジスタ６１，６２のソースに接続され、他端は接地される。トランジスタ６４のゲートは制御入力端子Ｔpsetに接続され、ソースはトランジスタ６１のゲートおよびコンパレータ２４の正入力端子ＴinPに接続され、ドレインはトランジスタ６１，６６のドレインおよびトランジスタ６６，６７のゲートに接続される。トランジスタ６５のゲートは制御入力端子Ｔpsetに接続され、ソースはトランジスタ６２のゲートおよびコンパレータ２４の負入力端子ＴinNに接続され、ドレインはトランジスタ６２，６７のドレインおよびコンパレータ２４の出力端子Ｔoutに接続される。トランジスタ６６のゲートはトランジスタ６１，６４，６６のドレインおよびトランジスタ６７のゲートに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ６６，６７のゲートおよびトランジスタ６１，６４のドレインに接続される。トランジスタ６７のゲートはトランジスタ６６のゲートおよびトランジスタ６１，６４，６６のドレインに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ６２，６５のドレインおよびコンパレータ２４の出力端子Ｔoutに接続される。
　この構成により、コンパレータ２４は、正入力端子における電圧と負入力端子における電圧とを比較して、その比較結果を信号ＣＭＰとして出力する。また、このコンパレータ２４は、制御信号ＰＳＥＴに基づいて、後述する所定の期間においてトランジスタ６４，６５がオン状態になることにより、容量素子２１，２２における電圧値を設定するゼロ調整を行うようになっている。
　カウンタ２５（図３）は、コンパレータ２４から供給された信号ＣＭＰ、および撮像制御部３０から供給された制御信号ＣＣに基づいて、撮像制御部３０から供給されたクロック信号ＣＬＫのパルスをカウントするカウント動作を行うように構成される。カウンタ２５は、出力段にラッチを有している。このラッチは、カウンタ２５により得られたカウント値ＣＮＴを、複数のビットを有するデジタルコードＣＯＤＥとして出力するように構成される。
　複数のスイッチ部ＳＷのそれぞれは、撮像制御部３０から供給された制御信号ＳＳＷに基づいて、ＡＤ変換部ＡＤＣから出力されたデジタルコードＣＯＤＥをバス配線ＢＵＳに供給するように構成される。複数のスイッチ部ＳＷは、複数のＡＤ変換部ＡＤＣに対応して設けられている。具体的には、０番目のスイッチ部ＳＷ［０］は、０番目のＡＤ変換部ＡＤＣ［０］に対応して設けられ、１番目のスイッチ部ＳＷ［１］は、１番目のＡＤ変換部ＡＤＣ［１］に対応して設けられ、２番目のスイッチ部ＳＷ［２］は、２番目のＡＤ変換部ＡＤＣ［２］に対応して設けられている。
　スイッチ部ＳＷは、この例では、デジタルコードＣＯＤＥのビット数と同じ数のトランジスタを用いて構成される。これらのトランジスタは、撮像制御部３０から供給された制御信号ＳＳＷの各ビット（制御信号ＳＳＷ［０］，ＳＳＷ［１］，ＳＳＷ［２］，…）に基づいて、オンオフ制御される。具体的には、例えば、０番目のスイッチ部ＳＷ［０］は、制御信号ＳＳＷ［０］に基づいて各トランジスタがオン状態になることにより、０番目のＡＤ変換部ＡＤＣ［０］から出力されたデジタルコードＣＯＤＥをバス配線ＢＵＳに供給する。同様に、例えば、１番目のスイッチ部ＳＷ［１］は、制御信号ＳＳＷ［１］に基づいて各トランジスタがオン状態になることにより、１番目のＡＤ変換部ＡＤＣ［１］から出力されたデジタルコードＣＯＤＥをバス配線ＢＵＳに供給する。他のスイッチ部ＳＷについても同様である。
　バス配線ＢＵＳは、複数の配線を有し、ＡＤ変換部ＡＤＣから出力されたデジタルコードＣＯＤＥを伝えるように構成される。バス配線ＢＵＳは、複数のスイッチ部ＳＷに接続されるとともに、信号処理部４０に接続される。読出部２０は、このバス配線ＢＵＳを用いて、ＡＤ変換部ＡＤＣから供給された複数のデジタルコードＣＯＤＥを、画像信号ＤＡＴＡ０として、信号処理部４０に順次転送するようになっている（データ転送動作）。
　撮像制御部３０（図１）は、駆動部１０、読出部２０、および信号処理部４０に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１の動作を制御するように構成される。具体的には、撮像制御部３０は、例えば、駆動部１０に対して制御信号を供給することにより、駆動部１０が、画素ラインＬ単位で、画素アレイ９における複数の画素Ｐを順次駆動するように制御する。また、撮像制御部３０は、読出部２０に対して、参照信号ＲＥＦ、クロック信号ＣＬＫ、制御信号ＶＳＬＣＮＴ，ＳＲＳＴ０，ＰＳＥＴ，ＣＣ、および制御信号ＳＳＷ（制御信号ＳＳＷ［０］，ＳＳＷ［１］，ＳＳＷ［２］，…）を供給することにより、読出部２０が、信号ＳＩＧに基づいて画像信号ＤＡＴＡ０を生成するように制御する。また、撮像制御部３０は、信号処理部４０に対して制御信号を供給することにより、信号処理部４０の動作を制御するようになっている。
　撮像制御部３０は、参照信号生成部３１を有している。参照信号生成部３１は、参照信号ＲＥＦを生成するように構成される。参照信号ＲＥＦは、ＡＤ変換を行う２つの期間（Ｐ相期間ＴＰおよびＤ相期間ＴＤ）において、時間の経過に応じて電圧レベルが徐々に低下する、いわゆるランプ波形を有する。参照信号生成部３１は、この参照信号ＲＥＦを読出部２０の複数のＡＤ変換部ＡＤＣに供給するようになっている。
　信号処理部４０は、画像信号ＤＡＴＡ０に対して、所定の信号処理を行うことにより画像信号ＤＡＴＡを生成し、この画像信号ＤＡＴＡを出力するように構成される。
　次に、撮像装置１の実装について説明する。撮像装置１において、図１に示した各ブロックは、例えば、１枚の半導体基板に形成されてもよいし、複数の半導体基板に形成されてもよい。
　図８は、２枚の半導体基板に形成した場合における撮像装置１の実装例を表すものである。この例では、撮像装置１は、２枚の半導体基板１０１，１０２に形成されている。例えば、半導体基板１０１には画素アレイ９が形成され、半導体基板１０２には、駆動部１０、読出部２０、撮像制御部３０、および信号処理部４０が形成される。半導体基板１０１，１０２は互いに重ね合わされる。そして、例えば、半導体基板１０１に形成された信号線ＶＳＬと、半導体基板１０２に形成された接続部ＣＯＮおよびＡＤ変換部ＡＤＣが、ビア１０３を介して互いに電気的に接続されるようになっている。
　図９は、半導体基板１０１，１０２における回路配置の一例を表すものである。
　半導体基板１０１には、画素アレイ９が形成されている。すなわち、半導体基板１０１には、複数の画素Ｐ、複数の転送制御線ＴＧＬ、複数のリセット制御線ＲＳＴＬ、複数の選択制御線ＳＥＬＬ、および複数の信号線ＶＳＬが形成される。また、半導体基板１０１には、電極領域１０１Ａ，１０１Ｂが設けられている。電極領域１０１Ａ，１０１Ｂには、複数の電極が形成され、これらの複数の電極は、例えばＴＳＶ（Through Silicon Via）を介して、複数の転送制御線ＴＧＬ、複数のリセット制御線ＲＳＴＬ、複数の選択制御線ＳＥＬＬ、および複数の信号線ＶＳＬに接続されている。
　半導体基板１０２には、接続部ＣＯＮ、および周辺回路部１０４が形成されている。ここで、周辺回路部１０４は、駆動部１０、読出部２０における複数の接続部ＣＯＮ以外の回路、撮像制御部３０、および信号処理部４０に対応している。また、半導体基板１０２には、電極領域１０２Ａ，１０２Ｂが設けられている。電極領域１０２Ａ，１０２Ｂには、複数の電極が形成され、これらの複数の電極は、例えばＴＳＶを介して、駆動部１０および読出部２０に接続されている。
　撮像装置１では、半導体基板１０１および半導体基板１０２が、互いに重ね合わされる。これにより、半導体基板１０１の電極領域１０１Ａにおける複数の電極が、ビア１０３を介して半導体基板１０２の電極領域１０２Ａにおける複数の電極に電気的に接続され、半導体基板１０１の電極領域１０１Ｂにおける複数の電極が、ビア１０３を介して半導体基板１０２の電極領域１０２Ｂにおける複数の電極に電気的に接続される。その結果、半導体基板１０１に形成された複数の転送制御線ＴＧＬ、複数のリセット制御線ＲＳＴＬ、および複数の選択制御線ＳＥＬＬが、半導体基板１０２に形成された駆動部１０に接続され、半導体基板１０１に形成された複数の信号線ＶＳＬが、半導体基板１０２に形成された読出部２０に接続される。
　このように、撮像装置１では、半導体基板１０１に画素アレイ９を主に配置することにより、画素の形成に特化した半導体製造工程を用いて半導体基板１０１を製造することができる。つまり、半導体基板１０１には、画素アレイ９以外に回路がないので、例えば、画素を形成するために特別な製造工程を用いた場合でも、その製造工程が画素アレイ９以外の回路に影響を与えることがない。このように、撮像装置１では、画素の形成に特化した半導体製造工程を用いることができるので、撮像装置１における撮像特性を高めることができる。
　また、撮像装置１では、複数の接続部ＣＯＮを半導体基板１０２に形成するようにしたので、半導体基板１０１に形成する回路を少なくすることができる。その結果、半導体基板１０１，１０２を小さくすることができるようになっている。
　ここで、画素アレイ９は、本開示における「撮像部」の一具体例に対応する。複数の接続部ＣＯＮは、本開示における「接続部」の一具体例に対応する。接続線ＣＯＮＬは、本開示における「接続線」の一具体例に対応する。トランジスタ７９は、本開示における「第１の接続スイッチ」および「第２の接続スイッチ」の一具体例に対応する。制御回路７０は、本開示における「第１の制御回路」および「第２の制御回路」の一具体例に対応する。複数のＡＤ変換部ＡＤＣは、本開示における「変換部」の一具体例に対応する。ＡＤ変換部ＡＤＣは、本開示における「第１の変換回路」および「第２の変換回路」の一具体例に対応する。Ｐ相期間ＴＰおよびＤ相期間ＴＤは、本開示における「変換期間」の一具体例に対応する。制御信号ＶＳＬＣＮＴが高レベルになる期間は、本開示における「準備期間」の一具体例に対応する。リセット電圧Ｖresetは、本開示における「第１の初期電圧」および「第２の初期電圧」の一具体例に対応する。画素電圧Ｖpixは、本開示における「第１の画素電圧」および「第２の画素電圧」の一具体例に対応する。しきい値電圧ＳＩＧＴＨは、本開示における「しきい値電圧」の一具体例に対応する。容量素子２１は、本開示における「第１の容量素子」の一具体例に対応する。容量素子２２は、本開示における「第２の容量素子」の一具体例に対応する。コンパレータ２４は、本開示における「比較回路」の一具体例に対応する。トランジスタ６１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ６２は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ６４は、本開示における「第１のスイッチ」の一具体例に対応する。トランジスタ６５は、本開示における「第２のスイッチ」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の撮像装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１，３を参照して、撮像装置１の全体動作概要を説明する。駆動部１０は、画素ラインＬ単位で、画素アレイ９における画素Ｐを順次駆動する。画素Ｐは、Ｐ相期間ＴＰにおいてリセット電圧Ｖresetを出力し、Ｄ相期間ＴＤにおいて、受光量に応じた画素電圧Ｖpixを出力する。読出部２０において、接続部ＣＯＮは、信号ＳＩＧの電圧に応じて、信号線ＶＳＬを接続線ＣＯＮＬに接続する。ＡＤ変換部ＡＤＣは、リセット電圧Ｖresetおよび画素電圧Ｖpixに基づいてそれぞれＡＤ変換を行い、デジタルコードＣＯＤＥを生成する。読出部２０は、このデジタルコードＣＯＤＥに基づいて画像信号ＤＡＴＡ０を生成する。信号処理部４０は、画像信号ＤＡＴＡ０に対して、所定の信号処理を行うことにより画像信号ＤＡＴＡを生成し、この画像信号ＤＡＴＡを出力する。
（詳細動作）
　撮像装置１において、画素アレイ９における画素Ｐのそれぞれは、受光量に応じて電荷を蓄積し、リセット電圧Ｖresetおよび画素電圧Ｖpixを信号ＳＩＧとして出力する。以下に、この動作について詳細に説明する。
　図１０は、画素アレイ９における複数の画素Ｐを走査する動作の一例を表すものである。図１１は、撮像装置１の一動作例を表すものであり、（Ａ）は水平同期信号ＸＨＳの波形を示し、（Ｂ）は０番目の画素ラインＬに係るリセット制御信号ＳＲＳＴ（０）の波形を示し、（Ｃ）は０番目の画素ラインＬに係る転送制御信号ＳＴＧ（０）の波形を示し、（Ｄ）は０番目の画素ラインＬに係る選択制御信号ＳＳＥＬ（０）の波形を示し、（Ｅ）は１番目の画素ラインＬに係るリセット制御信号ＳＲＳＴ（１）の波形を示し、（Ｆ）は１番目の画素ラインＬに係る転送制御信号ＳＴＧ（１）の波形を示し、（Ｇ）は１番目の画素ラインＬに係る選択制御信号ＳＳＥＬ（１）の波形を示し、（Ｈ）は２番目の画素ラインＬに係るリセット制御信号ＳＲＳＴ（２）の波形を示し、（Ｉ）は２番目の画素ラインＬに係る転送制御信号ＳＴＧ（２）の波形を示し、（Ｊ）は２番目の画素ラインＬに係る選択制御信号ＳＳＥＬ（２）の波形を示す。
　撮像装置１は、図１０に示したように、タイミングｔ０～ｔ１の期間において、画素アレイ９における複数の画素Ｐに対して、垂直方向において上から順に蓄積開始駆動Ｄ１を行う。具体的には、駆動部１０は、図１１に示したように、例えば、垂直方向において上から順に、画素ラインＬ単位で、水平期間Ｈ内の所定の期間においてトランジスタＴＧ，ＲＳＴをオン状態に設定する。これにより、複数の画素Ｐのそれぞれでは、読出駆動Ｄ２が行われるまでの蓄積期間Ｔ１０において、電荷が蓄積される。
　そして、撮像装置１は、図１０に示したように、タイミングｔ１０～ｔ１１の期間において、複数の画素Ｐに対して、垂直方向において上から順に読出駆動Ｄ２を行う。具体的には、駆動部１０は、図１１に示したように、例えば、垂直方向において上から順に、画素ラインＬ単位で、トランジスタＴＧ，ＲＳＴ，ＳＥＬの動作を制御する。これにより、複数の画素Ｐのそれぞれは、リセット電圧Ｖresetおよび画素電圧Ｖpixを順次出力する。読出部２０は、これらのリセット電圧Ｖresetおよび画素電圧Ｖpixに基づいてそれぞれＡＤ変換を行い、デジタルコードＣＯＤＥを生成する。
　撮像装置１は、このような蓄積開始駆動Ｄ１および読出駆動Ｄ２を繰り返す。具体的には、撮像装置１は、図１０に示したように、タイミングｔ２～ｔ３の期間において蓄積開始駆動Ｄ１を行い、タイミングｔ１２～ｔ１３の期間において読出駆動Ｄ２を行う。また、撮像装置１は、タイミングｔ４～ｔ５の期間において蓄積開始駆動Ｄ１を行い、タイミングｔ１４～ｔ１５の期間において読出駆動Ｄ２を行う。
（読出駆動Ｄ２について）
　次に、読出駆動Ｄ２について、詳細に説明する。以下に、複数の画素Ｐのうちのある画素ＰＡに着目し、この画素ＰＡに係る動作について詳細に説明する。
　図１２は、着目した画素ＰＡにおける読出駆動Ｄ２の一動作例を表すものであり、（Ａ）は水平同期信号ＸＨＳの波形を示し、（Ｂ）はリセット制御信号ＳＲＳＴの波形を示し、（Ｃ）は転送制御信号ＳＴＧの波形を示し、（Ｄ）は選択制御信号ＳＳＥＬの波形を示し、（Ｅ）は参照信号ＲＥＦの波形を示し、（Ｆ）は信号ＳＩＧの波形を示し、（Ｇ）はＡＤ変換部ＡＤＣのコンパレータ２４から出力される信号ＣＭＰの波形を示し、（Ｈ）はクロック信号ＣＬＫの波形を示し、（Ｉ）はＡＤ変換部ＡＤＣのカウンタ２５におけるカウント値ＣＮＴを示す。図１２（Ｅ），（Ｆ）では、参照信号ＲＥＦおよび信号ＳＩＧの波形を同じ電圧軸で示している。ここで、図１２（Ｅ）の参照信号ＲＥＦは、コンパレータ２４の正入力端子における波形を示し、図１２（Ｆ）の信号ＳＩＧは、コンパレータ２４の負入力端子における波形を示す。
　撮像装置１では、ある水平期間（Ｈ）において、まず、駆動部１０が、画素ＰＡに対してリセット動作を行い、ＡＤ変換部ＡＤＣが、その後のＰ相期間ＴＰにおいて、画素ＰＡが出力したリセット電圧Ｖresetに基づいてＡＤ変換を行う。そして、駆動部１０が、画素ＰＡに対して電荷転送動作を行い、ＡＤ変換部ＡＤＣが、Ｄ相期間ＴＤにおいて、画素ＰＡが出力した画素電圧Ｖpixに基づいてＡＤ変換を行う。以下にこの動作について詳細に説明する。
　まず、タイミングｔ２１において、水平期間Ｈが開始すると、駆動部１０は、タイミングｔ２２において、選択制御信号ＳＳＥＬの電圧を低レベルから高レベルに変化させる（図１２（Ｄ））。これにより、画素ＰＡでは、トランジスタＳＥＬがオン状態になり、画素ＰＡが信号線ＶＳＬと電気的に接続される。
　次に、タイミングｔ２３において、駆動部１０は、リセット制御信号ＳＲＳＴの電圧を低レベルから高レベルに変化させる（図１２（Ｂ））。これにより、画素ＰＡでは、トランジスタＲＳＴがオン状態になり、フローティングディフュージョンＦＤの電圧が電源電圧ＶＤＤに設定される（リセット動作）。
　次に、タイミングｔ２４において、駆動部１０は、リセット制御信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図１２（Ｂ））。これにより、画素ＰＡでは、トランジスタＲＳＴがオフ状態になる。そして、後述するように、タイミングｔ２４～ｔ２５の期間において、コンパレータ２４は、容量素子２１，２２における電圧値を設定するゼロ調整を行い、接続部ＣＯＮは、信号ＳＩＧの電圧に応じて、信号線ＶＳＬを接続線ＣＯＮＬに接続する。
　次に、タイミングｔ２５において、参照信号生成部３１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図１２（Ｅ））。
　これにより、画素ＰＡでは、トランジスタＳＥＬはオン状態になり、トランジスタＴＧ，ＲＳＴはそれぞれオフ状態になる。フローティングディフュージョンＦＤは、タイミングｔ２３～ｔ２４の期間においてフローティングディフュージョンＦＤがリセットされたときの電荷を保持している。画素ＰＡは、このときのフローティングディフュージョンＦＤにおける電圧に応じたリセット電圧Ｖresetを出力する。
　次に、タイミングｔ２６～ｔ２８の期間（Ｐ相期間ＴＰ）において、読出部２０は、このリセット電圧Ｖresetに基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ２６において、撮像制御部３０は、クロック信号ＣＬＫの生成を開始し（図１２（Ｈ））、これと同時に、参照信号生成部３１は、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図１２（Ｅ））。これに応じて、ＡＤ変換部ＡＤＣのカウンタ２５は、カウント動作を開始し、カウント値ＣＮＴを順次変化させる（図１２（Ｉ））。
　そして、タイミングｔ２７において、参照信号ＲＥＦの電圧がリセット電圧Ｖresetを下回る（図１２（Ｅ），（Ｆ））。これに応じて、ＡＤ変換部ＡＤＣのコンパレータ２４は、信号ＣＭＰの電圧を高レベルから低レベルに変化させる（図１２（Ｇ））。その結果、カウンタ２５は、カウント動作を停止する（図１２（Ｉ））。
　次に、タイミングｔ２８において、撮像制御部３０は、Ｐ相期間ＴＰの終了に伴い、クロック信号ＣＬＫの生成を停止する（図１２（Ｈ））。これと同時に、参照信号生成部３１は、参照信号ＲＥＦの電圧の変化を停止させ、その後のタイミングｔ２９において、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図１２（Ｅ））。これに伴い、参照信号ＲＥＦの電圧がリセット電圧Ｖresetを上回るので（図１２（Ｅ），（Ｆ））、ＡＤ変換部ＡＤＣのコンパレータ２４は、信号ＣＭＰの電圧を低レベルから高レベルに変化させる（図１２（Ｇ））。
　次に、タイミングｔ３０において、ＡＤ変換部ＡＤＣのカウンタ２５は、制御信号ＣＣに基づいて、カウント値ＣＮＴの極性を反転する（図１２（Ｉ））。
　次に、タイミングｔ３１において、駆動部１０は、転送制御信号ＳＴＧの電圧を低レベルから高レベルに変化させる（図１２（Ｃ））。これにより、画素ＰＡでは、トランジスタＴＧがオン状態になり、その結果、フォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤに転送される（電荷転送動作）。これに応じて、信号ＳＩＧの電圧は低下する（図１２（Ｆ））。
　そして、タイミングｔ３２において、駆動部１０は、転送制御信号ＳＴＧの電圧を高レベルから低レベルに変化させる（図１２（Ｃ））。これにより、画素ＰＡでは、トランジスタＴＧがオフ状態になる。
　これにより、画素ＰＡでは、トランジスタＳＥＬはオン状態になり、トランジスタＴＧ，ＲＳＴはそれぞれオフ状態になる。フローティングディフュージョンＦＤは、タイミングｔ３１～ｔ３２の期間においてフォトダイオードＰＤから転送された電荷を保持している。画素ＰＡは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧Ｖpixを出力する。
　次に、タイミングｔ３３～ｔ３５の期間（Ｄ相期間ＴＤ）において、読出部２０は、画素電圧Ｖpixに基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ３３において、撮像制御部３０は、クロック信号ＣＬＫの生成を開始し（図１２（Ｈ））、これと同時に、参照信号生成部３１は、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図１２（Ｅ））。これに応じて、ＡＤ変換部ＡＤＣのカウンタ２５は、カウント動作を開始し、カウント値ＣＮＴを順次変化させる（図１２（Ｉ））。
　そして、タイミングｔ３４において、参照信号ＲＥＦの電圧が画素電圧Ｖpixを下回る（図１２（Ｅ），（Ｆ））。これに応じて、ＡＤ変換部ＡＤＣのコンパレータ２４は、信号ＣＭＰの電圧を高レベルから低レベルに変化させる（図１２（Ｇ））。その結果、カウンタ２５は、カウント動作を停止する（図１２（Ｉ））。このようにして、ＡＤ変換部ＡＤＣは、リセット電圧Ｖresetおよび画素電圧Ｖpixの差に応じたカウント値ＣＮＴを得る。そして、カウンタ２５の出力段のラッチは、このカウント値ＣＮＴをラッチし、ラッチしたカウント値ＣＮＴを、デジタルコードＣＯＤＥとして出力する。
　次に、タイミングｔ３５において、撮像制御部３０は、Ｄ相期間ＴＤの終了に伴い、クロック信号ＣＬＫの生成を停止する（図１２（Ｈ））。これと同時に、参照信号生成部３１は、参照信号ＲＥＦの電圧の変化を停止させ、その後のタイミングｔ３６において、参照信号ＲＥＦの電圧を電圧Ｖ２に変化させる（図１２（Ｅ））。これに伴い、参照信号ＲＥＦの電圧が画素電圧Ｖpixを上回るので（図１２（Ｅ），（Ｆ））、ＡＤ変換部ＡＤＣのコンパレータ２４は、信号ＣＭＰの電圧を低レベルから高レベルに変化させる（図１２（Ｇ））。
　次に、タイミングｔ３７において、駆動部１０は、選択制御信号ＳＳＥＬの電圧を高レベルから低レベルに変化させる（図１２（Ｄ））。これにより、画素ＰＡでは、トランジスタＳＥＬがオフ状態になり、画素ＰＡが信号線ＶＳＬから電気的に切り離される。
　そして、タイミングｔ３８において、ＡＤ変換部ＡＤＣのカウンタ２５は、制御信号ＣＣに基づいて、カウント値ＣＮＴを“０”にリセットする（図１２（Ｉ））。
　このように、撮像装置１では、Ｐ相期間ＴＰにおいてリセット電圧Ｖresetに基づいてカウント動作を行い、カウント値ＣＮＴの極性を反転したのちに、Ｄ相期間ＴＤにおいて画素電圧Ｖpixに基づいてカウント動作を行うようにした。これにより、撮像装置１は、リセット電圧Ｖresetおよび画素電圧Ｖpixの差電圧に応じたデジタルコードＣＯＤＥを取得することができる。撮像装置１では、このような相関２重サンプリングを行うようにしたので、画素電圧Ｖpixに含まれるノイズ成分を取り除くことができ、その結果、撮像画像の画質を高めることができる。
（接続部ＣＯＮの動作について）
　次に、接続部ＣＯＮの動作について詳細に説明する。以下では、図１３に示したように、複数の信号線ＶＳＬのうちのある２本の信号線ＶＳＬ（信号線ＶＳＬ［Ｍ］，ＶＳＬ［Ｎ］）に着目する。画素Ｐ［Ｍ］は信号線ＶＳＬ［Ｍ］に接続され、画素Ｐ［Ｎ］は信号線ＶＳＬ［Ｎ］に接続される。これらの画素Ｐ［Ｍ］，Ｐ［Ｎ］は、同じ画素ラインＬに属している。信号線ＶＳＬ［Ｍ］は信号ＳＩＧ［Ｍ］を伝え、信号線ＶＳＬ［Ｎ］は信号ＳＩＧ［Ｎ］を伝える。信号線ＶＳＬ［Ｍ］には、接続部ＣＯＮ［Ｍ］およびＡＤ変換部ＡＤＣ［Ｍ］が接続され、信号線ＶＳＬ［Ｎ］には、接続部ＣＯＮ［Ｎ］およびＡＤ変換部ＡＤＣ［Ｎ］が接続される。
　図１４は、接続部ＣＯＮの一動作例を表すものであり、（Ａ）は画素Ｐ［Ｍ］，Ｐ［Ｎ］に係るリセット制御信号ＳＲＳＴの波形を示し、（Ｂ）は画素Ｐ［Ｍ］，Ｐ［Ｎ］に係る転送制御信号ＳＴＧの波形を示し、（Ｃ）は画素Ｐ［Ｍ］，Ｐ［Ｎ］に係る選択制御信号ＳＳＥＬの波形を示し、（Ｄ）は制御信号ＰＳＥＴの波形を示し、（Ｅ）は制御信号ＶＳＬＣＮＴの波形を示し、（Ｆ）は信号ＳＩＧ［Ｍ］の波形を示し、（Ｇ）は信号ＳＩＧ［Ｎ］の波形を示し、（Ｈ）はＡＤ変換部ＡＤＣ［Ｍ］のコンパレータ２４の負入力端子における信号（信号ＳＮ［Ｍ］）の波形を示し、（Ｉ）はＡＤ変換部ＡＤＣ［Ｎ］のコンパレータ２４の負入力端子における信号（信号ＳＮ［Ｎ］）の波形を示す。図１４（Ｆ），（Ｇ）では、信号ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］の波形を同じ電圧軸で示しており、図１４（Ｈ），（Ｉ）では、信号ＳＮ［Ｍ］，ＳＮ［Ｎ］の波形を同じ電圧軸で示している。この例では、画素Ｐ［Ｍ］，Ｐ［Ｎ］は光を殆ど検出しておらず、よって、画素Ｐ［Ｍ］，Ｐ［Ｎ］は、リセット電圧Ｖresetとほぼ等しい画素電圧Ｖpixを出力する。
　まず、タイミングｔ４１において、駆動部１０は、選択制御信号ＳＳＥＬの電圧を低レベルから高レベルに変化させる（図１４（Ｃ））。これにより、画素Ｐ［Ｍ］，Ｐ［Ｎ］では、トランジスタＳＥＬがオン状態になり、画素Ｐ［Ｍ］が信号線ＶＳＬ［Ｍ］と電気的に接続され、画素Ｐ［Ｎ］が信号線ＶＳＬ［Ｎ］と電気的に接続される。
　次に、タイミングｔ４２において、駆動部１０は、リセット制御信号ＳＲＳＴの電圧を低レベルから高レベルに変化させる（図１４（Ａ））。これにより、画素Ｐ［Ｍ］，Ｐ［Ｎ］では、トランジスタＲＳＴがオン状態になり、フローティングディフュージョンＦＤの電圧が電源電圧ＶＤＤに設定される（リセット動作）。その結果、信号ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］が上昇する（図１４（Ｆ），（Ｇ））。この例では、信号ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］の電圧は、例えば、トランジスタＡＭＰの特性ばらつきに起因して互いに異なっている。具体的には、この例では、信号ＳＩＧ［Ｍ］の電圧は、信号ＳＩＧ［Ｎ］の電圧よりも高くなっている。
　これと同時に、撮像制御部３０は、制御信号ＰＳＥＴの電圧を高レベルから低レベルに変化させる（図１４（Ｄ））。これにより、ＡＤ変換部ＡＤＣ［Ｍ］，ＡＤＣ［Ｎ］では、コンパレータ２４のトランジスタ６４，６５（図７）がオン状態になる。そして、これらのコンパレータ２４の負入力端子における電圧（信号ＳＮ［Ｍ］，ＳＮ［Ｎ］の電圧）が上昇する（図１４（Ｈ），（Ｉ））。
　次に、タイミングｔ４３において、駆動部１０は、リセット制御信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図１４（Ａ））。これにより、画素Ｐ［Ｍ］，Ｐ［Ｎ］では、トランジスタＲＳＴがオフ状態になる。そして、このリセット制御信号ＳＲＳＴが、トランジスタＲＳＴの寄生容量を介してフローティングディフュージョンＦＤに伝わることにより、信号ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］が下降する（図１４（Ｆ），（Ｇ））。このとき、信号ＳＩＧ［Ｍ］の電圧は、信号ＳＩＧ［Ｎ］の電圧より、電圧差ΔＶだけ高くなっている。そして、この例では、信号ＳＮ［Ｍ］，ＳＮ［Ｎ］が下降する（図１４（Ｈ），（Ｉ））。
　次に、タイミングｔ４４において、撮像制御部３０は、制御信号ＶＳＬＣＮＴの電圧を低レベルから高レベルに変化させる（図１４（Ｅ））。これにより、接続部ＣＯＮ［Ｍ］は、信号線ＶＳＬ［Ｍ］を接続線ＣＯＮＬに接続するとともに、接続部ＣＯＮ［Ｎ］は、信号線ＶＳＬ［Ｎ］を接続線ＣＯＮＬに接続する。すなわち、信号ＳＩＧ［Ｍ］の電圧は、しきい値電圧ＳＩＧＴＨよりも高いので、接続部ＣＯＮ［Ｍ］では、制御信号ＶＳＬＣＮＴに基づいてトランジスタ７９がオン状態になり、信号線ＶＳＬ［Ｍ］が接続線ＣＯＮＬに接続される。同様に、信号ＳＩＧ［Ｎ］の電圧は、しきい値電圧ＳＩＧＴＨよりも高いので、接続部ＣＯＮ［Ｎ］では、制御信号ＶＳＬＣＮＴに基づいてトランジスタ７９がオン状態になり、信号線ＶＳＬ［Ｎ］が接続線ＣＯＮＬに接続される。これにより、信号線ＶＳＬ［Ｍ］および信号線ＶＳＬ［Ｎ］は、接続線ＣＯＮＬを介して互いに接続されるので、信号ＳＩＧ［Ｍ］の電圧が低下するとともに信号ＳＩＧ［Ｎ］の電圧が上昇し、信号ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］の電圧が互いに等しくなる（図１４（Ｆ），（Ｇ））。このとき、信号ＳＮ［Ｍ］，ＳＮ［Ｎ］の電圧は維持される（図１４（Ｈ），（Ｉ））。このようにして、ＡＤ変換部ＡＤＣ［Ｍ］においてゼロ調整が行われ、容量素子２１，２１の電圧が設定され、同様に、ＡＤ変換部ＡＤＣ［Ｎ］においてゼロ調整が行われ、容量素子２１，２１の電圧が設定される。
　次に、タイミングｔ４５において、撮像制御部３０は、制御信号ＶＳＬＣＮＴの電圧を高レベルから低レベルに変化させる（図１４（Ｅ））。これにより、接続部ＣＯＮ［Ｍ］は、信号線ＶＳＬ［Ｍ］を接続線ＣＯＮＬから切り離し、接続部ＣＯＮ［Ｎ］は、信号線ＶＳＬ［Ｎ］を接続線ＣＯＮＬから切り離す。これにより、信号ＳＩＧ[Ｍ]，ＳＩＧ［Ｎ］の電圧は、タイミングｔ４４の直前の電圧にそれぞれ戻る（図１４（Ｆ），１４（Ｇ））。その結果、信号ＳＩＧ［Ｍ］の電圧および信号ＳＩＧ［Ｎ］の電圧の間には、タイミングｔ４４の直前と同じように、電圧差ΔＶが生じる。この信号ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］の電圧は、リセット電圧Ｖresetである。
　これと同時に、撮像制御部３０は、制御信号ＰＳＥＴの電圧を低レベルから高レベルに変化させる（図１４（Ｄ））。これにより、ＡＤ変換部ＡＤＣ［Ｍ］，ＡＤＣ［Ｎ］では、コンパレータ２４のトランジスタ６４，６５（図７）がオフ状態になる。これにより、コンパレータ２４のトランジスタ６２のゲートがフローティング状態になり、これ以降、容量素子２２の両端間の電圧が維持される。よって、信号ＳＮ［Ｍ］の電圧は、信号ＳＩＧ［Ｍ］の電圧の変化に応じて上昇し、信号ＳＮ［Ｎ］の電圧は、信号ＳＩＧ［Ｎ］の電圧の変化に応じて上昇する（図１４（Ｈ），（Ｉ））。その結果、信号ＳＮ［Ｍ］の電圧および信号ＳＮ［Ｎ］の電圧の間には、電圧差ΔＶが生じる。
　その後、Ｐ相期間ＴＰにおいて、ＡＤ変換部ＡＤＣ［Ｍ］は、信号ＳＩＧ［Ｍ］のリセット電圧Ｖresetに基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣ［Ｎ］は、信号ＳＩＧ［Ｎ］のリセット電圧Ｖresetに基づいてＡＤ変換を行う。
　次に、タイミングｔ４６において、駆動部１０が転送制御信号ＳＴＧの電圧を低レベルから高レベルに変化させ、タイミングｔ４７において、駆動部１０が、転送制御信号ＳＴＧの電圧を高レベルから低レベルに変化させる（図１４（Ｂ））。これ以降において、信号ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］の電圧は、画素電圧Ｖpixである（図１４（Ｆ），（Ｇ））。
　そして、Ｄ相期間ＴＤにおいて、ＡＤ変換部ＡＤＣ［Ｍ］は、信号ＳＩＧ［Ｍ］の画素電圧Ｖpixに基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣ［Ｎ］は、信号ＳＩＧ［Ｎ］の画素電圧Ｖpixに基づいてＡＤ変換を行う。
　このようにして、ＡＤ変換部ＡＤＣ［Ｍ］は、画素Ｐ［Ｍ］における受光量に応じたデジタルコードＣＯＤＥを生成し、ＡＤ変換部ＡＤＣ［Ｎ］は、画素Ｐ［Ｎ］における受光量に応じたデジタルコードＣＯＤＥを生成する。
　以上のように、撮像装置１では、図１４（Ｈ），（Ｉ）に示したように、ＡＤ変換部ＡＤＣ［Ｍ］のコンパレータ２４の負入力端子の電圧（信号ＳＮ［Ｍ］の電圧）、およびＡＤ変換部ＡＤＣ［Ｍ］のコンパレータ２４の負入力端子の電圧（信号ＳＮ［Ｎ］の電圧）を、互いに異ならせることができる。これらの信号ＳＮ［Ｍ］の電圧および信号ＳＮ［Ｎ］の電圧の間の電圧差ΔＶは、画素Ｐ［Ｍ］，Ｐ［Ｎ］のばらつきに起因する。よって、複数のＡＤ変換部ＡＤＣにおいて、選択された画素ラインＬにおける複数の画素Ｐのばらつきに応じて、コンパレータ２４の負入力端子における電圧をばらつかせることができる。これにより、ＡＤ変換部ＡＤＣのそれぞれでは、選択された画素ラインＬに応じて、コンパレータ２４の負入力端子における電圧が変化することとなる。その結果、撮像装置１では、撮像画像に縦筋が生じるおそれを低減することができる。
　すなわち、撮像装置１のように、１列分の画素Ｐが１つのＡＤ変換部に接続される場合には、列方向（縦方向）における量子化誤差のばらつきが、行方向（横方向）における量子化誤差のばらつきよりも小さい。つまり、列方向では、１つのＡＤ変換部がＡＤ変換を行うので、量子化誤差のばらつきが小さく、行方向では、異なるＡＤ変換部がＡＤ変換を行うので、量子化誤差のばらつきが大きい。その結果、撮像画像に縦筋が生じるおそれがある。そこで、撮像装置１では、接続部ＣＯＮを設け、信号線ＶＳＬを接続線ＣＯＮＬに接続するようにした。これにより、ＡＤ変換部ＡＤＣのそれぞれでは、選択された画素ラインＬに応じて、コンパレータ２４の負入力端子における電圧が変化する。その結果、撮像装置１では、列方向における量子化誤差のばらつきを大きくすることができるので、撮像画像に縦筋が生じるおそれを低減することができる。
　次に、他の例を用いて、接続部ＣＯＮの動作について詳細に説明する。以下では、図１５に示したように、複数の信号線ＶＳＬのうちのある３本の信号線ＶＳＬ（信号線ＶＳＬ［Ｌ］，ＶＳＬ［Ｍ］，ＶＳＬ［Ｎ］）に着目する。画素Ｐ［Ｌ］は信号線ＶＳＬ［Ｌ］に接続され、画素Ｐ［Ｍ］は信号線ＶＳＬ［Ｍ］に接続され、画素Ｐ［Ｎ］は信号線ＶＳＬ［Ｎ］に接続される。これらの画素Ｐ［Ｌ］，Ｐ［Ｍ］，Ｐ［Ｎ］は、同じ画素ラインＬに属している。信号線ＶＳＬ［Ｌ］は信号ＳＩＧ［Ｌ］を伝え、信号線ＶＳＬ［Ｍ］は信号ＳＩＧ［Ｍ］を伝え、信号線ＶＳＬ［Ｎ］は信号ＳＩＧ［Ｎ］を伝える。信号線ＶＳＬ［Ｌ］には、接続部ＣＯＮ［Ｌ］およびＡＤ変換部ＡＤＣ［Ｌ］が接続され、信号線ＶＳＬ［Ｍ］には、接続部ＣＯＮ［Ｍ］およびＡＤ変換部ＡＤＣ［Ｍ］が接続され、信号線ＶＳＬ［Ｎ］には、接続部ＣＯＮ［Ｎ］およびＡＤ変換部ＡＤＣ［Ｎ］が接続される。
　図１６は、接続部ＣＯＮの一動作例を表すものであり、（Ａ）は制御信号ＰＳＥＴの波形を示し、（Ｂ）は制御信号ＶＳＬＣＮＴの波形を示し、（Ｃ）は参照信号ＲＥＦの波形を示し、（Ｄ）は信号ＳＩＧ［Ｌ］の波形を示し、（Ｅ）は信号ＳＩＧ［Ｍ］の波形を示し、（Ｆ）は信号ＳＩＧ［Ｎ］の波形を示す。図１６（Ｃ）～（Ｆ）では、参照信号ＲＥＦおよび信号ＳＩＧ［Ｌ］，ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］の波形を同じ電圧軸で示している。この例では、画素Ｐ［Ｌ］，Ｐ［Ｎ］における受光量は少なく、画素Ｐ［Ｍ］における受光量は多い。
　タイミングｔ５１よりも前の期間において、撮像制御部３０は、制御信号ＰＳＥＴの電圧を低レベルにする（図１６（Ａ））。これにより、ＡＤ変換部ＡＤＣ［Ｌ］，ＡＤＣ［Ｍ］，ＡＤＣ［Ｎ］では、コンパレータ２４のトランジスタ６４，６５（図７）がオン状態になる。この例では、信号ＳＩＧ［Ｌ］，ＳＩＧ［Ｎ］の電圧は、例えば、トランジスタＡＭＰの特性ばらつきに起因して互いに異なっている（図１６（Ｄ），（Ｆ））。具体的には、この例では、信号ＳＩＧ［Ｌ］の電圧は、信号ＳＩＧ［Ｎ］の電圧よりも電圧差ΔＶだけ高くなっている。
　そして、タイミングｔ５１において、撮像制御部３０は、制御信号ＶＳＬＣＮＴの電圧を低レベルから高レベルに変化させる（図１６（Ｂ））。信号ＳＩＧ［Ｌ］，ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］の電圧は、しきい値電圧ＳＩＧＴＨよりも高いので（図１６（Ｄ）～（Ｆ））、接続部ＣＯＮ［Ｌ］は信号線ＶＳＬ［Ｌ］を接続線ＣＯＮＬに接続し、接続部ＣＯＮ［Ｍ］は信号線ＶＳＬ［Ｍ］を接続線ＣＯＮＬに接続し、接続部ＣＯＮ［Ｎ］は信号線ＶＳＬ［Ｎ］を接続線ＣＯＮＬに接続する。画素Ｐ［Ｍ］における受光量は多いので、信号ＳＩＧ［Ｍ］の電圧は、徐々に低下していく。そして、信号線ＶＳＬ［Ｌ］，ＶＳＬ［Ｍ］，ＶＳＬ［Ｎ］は接続線ＣＯＮＬを介して互いに接続されるので、信号ＳＩＧ［Ｌ］，ＳＩＧ［Ｎ］の電圧は、信号ＳＩＧ［Ｍ］に近づくように、低下していく。
　そして、タイミングｔ５２において、信号ＳＩＧ［Ｍ］がしきい値電圧ＳＩＧＴＨを下回ると、接続部ＣＯＮ［Ｍ］は、信号線ＶＳＬ［Ｍ］を接続線ＣＯＮＬから切り離す。これにより、信号線ＶＳＬ［Ｌ］，ＶＳＬ［Ｎ］は信号線ＶＳＬ［Ｍ］と切り離されるので、信号ＳＩＧ［Ｌ］，ＳＩＧ［Ｎ］の電圧は上昇し始める（図１６（Ｄ），（Ｆ））。信号線ＶＳＬ［Ｍ］および信号線ＶＳＬ［Ｎ］は、接続線ＣＯＮＬを介して互いに接続されているので、信号ＳＩＧ［Ｍ］の電圧および信号ＳＩＧ［Ｎ］の電圧は、互いに等しくなる。
　次に、タイミングｔ５３において、撮像制御部３０は、制御信号ＶＳＬＣＮＴの電圧を高レベルから低レベルに変化させるとともに、制御信号ＰＳＥＴの電圧を低レベルから高レベルに変化させる（図１６（Ａ），（Ｂ））。これにより、接続部ＣＯＮ［Ｌ］は、信号線ＶＳＬ［Ｌ］を接続線ＣＯＮＬから切り離し、接続部ＣＯＮ［Ｎ］は、信号線ＶＳＬ［Ｎ］を接続線ＣＯＮＬから切り離す。その結果、信号ＳＩＧ［Ｌ］の電圧および信号ＳＩＧ［Ｎ］の電圧の間には、タイミングｔ５１の直前と同じように、電圧差ΔＶが生じる（図１６（Ｄ），（Ｆ））。
　次に、参照信号生成部３１は、タイミングｔ５４において、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させ、タイミングｔ５５～ｔ５６の期間（Ｐ相期間ＴＰ）において、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させる（図１６（Ｃ））。そして、ＡＤ変換部ＡＤＣ［Ｌ］は、信号ＳＩＧ［Ｌ］のリセット電圧Ｖresetに基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣ［Ｎ］は、信号ＳＩＧ［Ｎ］のリセット電圧Ｖresetに基づいてＡＤ変換を行う。
　そして、参照信号生成部３１は、タイミングｔ５７において、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させ、タイミングｔ５８～ｔ５９の期間（Ｄ相期間ＴＤ）において、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させる（図１６（Ｃ））。そして、ＡＤ変換部ＡＤＣ［Ｌ］は、信号ＳＩＧ［Ｌ］の画素電圧Ｖpixに基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣ［Ｎ］は、信号ＳＩＧ［Ｎ］の画素電圧Ｖpixに基づいてＡＤ変換を行う。
　このように、撮像装置１では、信号ＳＩＧ［Ｍ］の電圧がしきい値電圧ＳＩＧＴＨを下回ると、接続部ＣＯＮ［Ｍ］は、信号線ＶＳＬ［Ｍ］を接続線ＣＯＮＬから切り離すようにしたので、以下に比較例を挙げて説明するように、得られたデジタルコードＣＯＤＥが示す値（画素値）が低くなる恐れを低減することができ、画質を高めることができる。
（比較例）
　次に、比較例に係る撮像装置１Ｒについて説明する。撮像装置１Ｒは、画素アレイ９と、駆動部１０と、読出部２０Ｒと、撮像制御部３０Ｒと、信号処理部４０とを備えている。
　図１７は、読出部２０Ｒの一構成例を表すものである。読出部２０Ｒは、複数の接続部ＣＯＮＲを有している。複数の接続部ＣＯＮＲのそれぞれは、トランジスタ７９を有している。トランジスタ７９のゲートには、撮像制御部３０Ｒからの制御電圧ＶＳＬＣＮＴが供給される。すなわち、読出部２０Ｒは、本実施の形態に係る読出部２０から制御回路７０を省くことにより構成される。この構成により、接続部ＣＯＮＲは、制御信号ＶＳＬＣＮＴの電圧が高レベルである期間において、信号線ＶＳＬを接続線ＣＯＮＬに接続するようになっている。
　撮像制御部３０Ｒは、駆動部１０、読出部２０Ｒ、および信号処理部４０に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１Ｒの動作を制御するように構成される。撮像制御部３０Ｒは、読出部２０Ｒに対して、参照信号ＲＥＦ、クロック信号ＣＬＫ、制御信号ＶＳＬＣＮＴ，ＰＳＥＴ，ＣＣ、および制御信号ＳＳＷ（制御信号ＳＳＷ［０］，ＳＳＷ［１］，ＳＳＷ［２］，…）を供給することにより、読出部２０Ｒが、信号ＳＩＧに基づいて画像信号ＤＡＴＡ０を生成するように制御するようになっている。
　図１８は、接続部ＣＯＮＲの一動作例を表すものであり、（Ａ）は制御信号ＰＳＥＴの波形を示し、（Ｂ）は制御信号ＶＳＬＣＮＴの波形を示し、（Ｃ）は参照信号ＲＥＦの波形を示し、（Ｄ）は信号ＳＩＧ［Ｌ］の波形を示し、（Ｅ）は信号ＳＩＧ［Ｍ］の波形を示し、（Ｆ）は信号ＳＩＧ［Ｎ］の波形を示す。図１８（Ｃ）～（Ｆ）では、参照信号ＲＥＦおよび信号ＳＩＧ［Ｌ］，ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］の波形を同じ電圧軸で示している。この例では、画素Ｐ［Ｌ］，Ｐ［Ｎ］における受光量は少なく、画素Ｐ［Ｍ］における受光量は多い。
　タイミングｔ６１よりも前の期間において、撮像制御部３０Ｒは、制御信号ＰＳＥＴの電圧を低レベルにする（図１８（Ａ））。これにより、ＡＤ変換部ＡＤＣ［Ｌ］，ＡＤＣ［Ｍ］，ＡＤＣ［Ｎ］では、コンパレータ２４のトランジスタ６４，６５（図７）がオン状態になる。
　そして、タイミングｔ６１において、撮像制御部３０Ｒは、制御信号ＶＳＬＣＮＴの電圧を低レベルから高レベルに変化させる（図１８（Ｂ））。信号ＳＩＧ［Ｌ］，ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］の電圧は、しきい値電圧ＳＩＧＴＨよりも高いので（図１８（Ｄ）～（Ｆ））、接続部ＣＯＮＲ［Ｌ］は信号線ＶＳＬ［Ｌ］を接続線ＣＯＮＬに接続し、接続部ＣＯＮＲ［Ｍ］は信号線ＶＳＬ［Ｍ］を接続線ＣＯＮＬに接続し、接続部ＣＯＮＲ［Ｎ］は信号線ＶＳＬ［Ｎ］を接続線ＣＯＮＬに接続する。信号線ＶＳＬ［Ｌ］，ＶＳＬ［Ｍ］，ＶＳＬ［Ｎ］は接続線ＣＯＮＬを介して互いに接続されるので、信号ＳＩＧ［Ｌ］，ＳＩＧ［Ｎ］の電圧は、信号ＳＩＧ［Ｍ］に近づくように低下していく（図１８（Ｄ）～（Ｆ））。そして、タイミングｔ６２において、信号ＳＩＧ［Ｍ］，ＳＩＧ［Ｎ］の電圧が互いに等しくなる。
　次に、タイミングｔ６３において、撮像制御部３０Ｒは、制御信号ＶＳＬＣＮＴの電圧を高レベルから低レベルに変化させるとともに、制御信号ＰＳＥＴの電圧を低レベルから高レベルに変化させる（図１８（Ａ），（Ｂ））。これにより、接続部ＣＯＮＲ［Ｌ］は信号線ＶＳＬ［Ｌ］を接続線ＣＯＮＬから切り離し、接続部ＣＯＮＲ［Ｍ］は信号線ＶＳＬ［Ｍ］を接続線ＣＯＮＬから切り離し、接続部ＣＯＮＲ［Ｎ］は信号線ＶＳＬ［Ｎ］を接続線ＣＯＮＬから切り離す。その結果、信号ＳＩＧ［Ｌ］，ＳＩＧ［Ｎ］の電圧は、タイミングｔ６１の直前の電圧に向かってそれぞれ変化する。
　この例では、信号ＳＩＧ［Ｌ］の電圧は、タイミングｔ６４において、タイミングｔ６１の直前の電圧に戻る（図１８（Ｄ））。この信号ＳＩＧ［Ｌ］の電圧は、参照信号ＲＥＦの電圧Ｖ１よりも高い。これにより、この信号ＳＩＧ［Ｌ］の電圧（リセット電圧Ｖreset）は、タイミングｔ６５～ｔ６８の期間（Ｐ相期間ＴＰ）において、参照信号ＲＥＦと交差しない。すなわち、この信号ＳＩＧ［Ｌ］の電圧は、このＰ相期間ＴＰにおいて、ＡＤ変換部ＡＤＣ［Ｌ］が動作可能な電圧範囲を超えている。よって、ＡＤ変換部ＡＤＣ［Ｌ］は、このＰ相期間ＴＰにおいて、正常にＡＤ変換を行うことができない。具体的には、Ｐ相期間ＴＰが開始するタイミングｔ６５において、参照信号ＲＥＦの電圧が信号ＳＩＧ［Ｌ］の電圧（リセット電圧Ｖreset）よりも低いため、このＡＤ変換部ＡＤＣ［Ｌ］のカウンタ２５はカウント動作を開始せず、カウント値ＣＮＴは“０”になる。その結果、ＡＤ変換部ＡＤＣ［Ｌ］が、Ｐ相期間ＴＰおよびＤ相期間ＴＤにおいてＡＤ変換を行うことにより得たデジタルコードＣＯＤＥが示す画素値は、所望の画素値よりも低い値になってしまう。
　また、この例では、信号ＳＩＧ［Ｎ］の電圧は、タイミングｔ６５においてＰ相期間ＴＰが開始した後のタイミングｔ６７において、タイミングｔ６１の直前の電圧に戻る（図１８（Ｆ））。すなわち、この例では、タイミングｔ６３以降において、信号ＳＩＧ［Ｎ］の電圧が変化すべき電圧幅が広いので、セトリングに時間がかかってしまう。これにより、タイミングｔ６５～ｔ６８の期間（Ｐ相期間ＴＰ）において、この信号ＳＩＧ［Ｎ］の電圧は、電圧が変化している途中であるタイミングｔ６６で、参照信号ＲＥＦと交差する。よって、ＡＤ変換部ＡＤＣ［Ｎ］は、このＰ相期間ＴＰにおいて、正常にＡＤ変換を行うことができない。具体的には、このＡＤ変換部ＡＤＣ［Ｎ］のカウンタ２５のカウント値ＣＮＴは、このタイミングｔ６６に応じたカウント値になり、所望のカウント値よりも大きいカウント値になる。その結果、ＡＤ変換部ＡＤＣ［Ｎ］が、Ｐ相期間ＴＰおよびＤ相期間ＴＤにおいてＡＤ変換を行うことにより得たデジタルコードＣＯＤＥが示す画素値は、所望の画素値よりも低い値になってしまう。
　このように、撮像装置１Ｒでは、Ｐ相期間ＴＰにおいて、ＡＤ変換部ＡＤＣが正常にＡＤ変換を行うことができないおそれがあり、その結果、得られたデジタルコードＣＯＤＥが示す値（画素値）が低くなってしまう。
　一方、本実施の形態に係る撮像装置１では、信号ＳＩＧ［Ｍ］の電圧がしきい値電圧ＳＩＧＴＨより低い場合には、信号線ＶＳＬ［Ｍ］を接続線ＣＯＮＬから切り離すようにした。これにより、図１６のタイミングｔ５２～ｔ５３に示したように、信号ＳＩＧ［Ｌ］，ＳＩＧ［Ｎ］の電圧が低くなりすぎるおそれを低減することができるので、信号ＳＩＧ［Ｌ］，ＳＩＧ［Ｎ］の電圧は、タイミングｔ５３以降において、短い時間で、元の電圧に戻ることができる。よって、ＡＤ変換部ＡＤＣは、Ｐ相期間ＴＰにおいて、正常にＡＤ変換を行うことができる。その結果、撮像装置１では、ＡＤ変換により所望のデジタルコードＣＯＤＥを得ることができるため、画質を高めることができる。
［効果］
　以上のように本実施の形態では、信号ＳＩＧの電圧がしきい値電圧ＳＩＧＴＨより低い場合には、信号線を接続線から切り離すようにしたので、画質を高めることができる。
＜２．撮像装置の使用例＞
　図１９は、上記実施の形態に係る撮像装置１の使用例を表すものである。上述した撮像装置１は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２１は、撮像部１２０３１の設置位置の例を示す図である。
　図２１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、車両制御システム１２０００では、撮像画像の画質を高めることができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等の精度を高めることができる。
　以上、実施の形態ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記実施の形態では、図９に示したように、複数の接続部ＣＯＮを半導体基板１０２に形成したが、これに限定されるものではなく、これに代えて、例えば図２１に示す撮像装置１Ａのように、複数の接続部ＣＯＮを半導体基板１０１に形成してもよい。
　また、例えば、上記の実施の形態等における画素の構成、制御回路７０の構成、ＡＤ変換部ＡＤＣの構成などは、一例であり、適宜変更してもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）第１の信号線と、受光量に応じた第１の画素電圧を前記第１の信号線に出力可能な第１の画素と、第２の信号線と、受光量に応じた第２の画素電圧を前記第２の信号線に出力可能な第２の画素とを有する撮像部と、
　接続線と、オン状態になることにより前記第１の信号線を前記接続線に接続可能な第１の接続スイッチと、前記第１の信号線における電圧に基づいて前記第１の接続スイッチの動作を制御可能な第１の制御回路と、オン状態になることにより前記第２の信号線を前記接続線に接続可能な第２の接続スイッチと、前記第２の信号線における電圧に基づいて前記第２の接続スイッチの動作を制御可能な第２の制御回路とを有する接続部と、
　前記第１の信号線および前記第２の信号線に接続され、前記第１の画素電圧および前記第２の画素電圧に基づいてそれぞれＡＤ変換を行うことが可能な変換部と
　を備えた撮像装置。
（２）前記変換部は、変換期間において、前記ＡＤ変換を行うことが可能であり、
　前記第１の制御回路は、前記変換期間の前の準備期間において、前記第１の信号線における電圧がしきい値電圧よりも大きいか否かに基づいて、前記第１の接続スイッチの動作をオン状態またはオフ状態にすることが可能であり、
　前記第２の制御回路は、前記準備期間において、前記第２の信号線における電圧が前記しきい値電圧よりも大きいか否かに基づいて、前記第２の接続スイッチの動作をオン状態またはオフ状態にすることが可能である
　前記（１）に記載の撮像装置。
（３）前記しきい値電圧は、変更可能である
　前記（２）に記載の撮像装置。
（４）前記変換期間は、第１の期間および前記第１の期間の後の第２の期間を含み、
　前記第１の画素は、前記第１の期間において第１の初期電圧を前記第１の信号線に出力可能であり、前記第２の期間において前記第１の画素電圧を前記第１の信号線に出力可能であり、
　前記第２の画素は、前記第１の期間において第２の初期電圧を前記第２の信号線に出力可能であり、前記第２の期間において前記第２の画素電圧を前記第２の信号線に出力可能であり、
　前記変換部は、前記第１の初期電圧および前記第１の画素電圧に基づいて前記ＡＤ変換を行うことが可能な第１の変換回路と、前記第２の初期電圧および前記第２の画素電圧に基づいて前記ＡＤ変換を行うことが可能な第２の変換回路とを有する
　前記（２）または（３）に記載の撮像装置。
（５）前記第１の期間および前記第２の期間において、時間の経過とともに電圧が変化する参照信号を生成可能な参照信号生成部をさらに備え、
　前記第１の変換回路は、前記第１の初期電圧および前記第１の画素電圧と前記参照信号との比較結果に基づいて前記ＡＤ変換を行うことが可能であり、
　前記第２の変換回路は、前記第２の初期電圧および前記第２の画素電圧と前記参照信号との比較結果に基づいて前記ＡＤ変換を行うことが可能である
　前記（４）に記載の撮像装置。
（６）前記第１の変換回路は、
　前記参照信号が供給された第１の端子と、第２の端子とを有する第１の容量素子と、
　前記第１の信号線に接続された第１の端子と、第２の端子とを有する第２の容量素子と、
　前記第１の容量素子の前記第２の端子における電圧と、前記第２の容量素子の前記第２の端子における電圧とを比較可能な比較回路と
　を有し、
　前記準備期間において、前記第２の容量素子の電圧を設定可能である
　前記（５）に記載の撮像装置。
（７）前記比較回路は、
　前記第１の容量素子の前記第２の端子に接続されたゲートと、ソースと、ドレインとを有する第１のトランジスタと、
　前記第２の容量素子の前記第２の端子に接続されたゲートと、前記第１のトランジスタの前記ソースに接続されたソースと、ドレインとを有する第２のトランジスタと、
　前記準備期間において、前記第１のトランジスタの前記ゲートと前記第１のトランジスタの前記ドレインとを接続可能な第１のスイッチと、
　前記準備期間において、前記第２のトランジスタの前記ゲートと前記第２のトランジスタの前記ドレインとを接続可能な第２のスイッチと
　を有する
　前記（６）に記載の撮像装置。
（８）前記第１の信号線、前記第２の信号線、前記第１の画素、および前記第２の画素は、第１の半導体基板に形成され、
　前記接続部および前記変換部は、前記第１の半導体基板に重ね合わされた第２の半導体基板に形成された
　前記（１）から（７）のいずれかに記載の撮像装置。
　本出願は、日本国特許庁において２０１８年７月２４日に出願された日本特許出願番号２０１８－１３８１７６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (8)

  1. 　第１の信号線と、受光量に応じた第１の画素電圧を前記第１の信号線に出力可能な第１の画素と、第２の信号線と、受光量に応じた第２の画素電圧を前記第２の信号線に出力可能な第２の画素とを有する撮像部と、
    　接続線と、オン状態になることにより前記第１の信号線を前記接続線に接続可能な第１の接続スイッチと、前記第１の信号線における電圧に基づいて前記第１の接続スイッチの動作を制御可能な第１の制御回路と、オン状態になることにより前記第２の信号線を前記接続線に接続可能な第２の接続スイッチと、前記第２の信号線における電圧に基づいて前記第２の接続スイッチの動作を制御可能な第２の制御回路とを有する接続部と、
    　前記第１の信号線および前記第２の信号線に接続され、前記第１の画素電圧および前記第２の画素電圧に基づいてそれぞれＡＤ変換を行うことが可能な変換部と
    　を備えた撮像装置。
  2. 　前記変換部は、変換期間において、前記ＡＤ変換を行うことが可能であり、
    　前記第１の制御回路は、前記変換期間の前の準備期間において、前記第１の信号線における電圧がしきい値電圧よりも大きいか否かに基づいて、前記第１の接続スイッチの動作をオン状態またはオフ状態にすることが可能であり、
    　前記第２の制御回路は、前記準備期間において、前記第２の信号線における電圧が前記しきい値電圧よりも大きいか否かに基づいて、前記第２の接続スイッチの動作をオン状態またはオフ状態にすることが可能である
    　請求項１に記載の撮像装置。
  3. 　前記しきい値電圧は、変更可能である
    　請求項２に記載の撮像装置。
  4. 　前記変換期間は、第１の期間および前記第１の期間の後の第２の期間を含み、
    　前記第１の画素は、前記第１の期間において第１の初期電圧を前記第１の信号線に出力可能であり、前記第２の期間において前記第１の画素電圧を前記第１の信号線に出力可能であり、
    　前記第２の画素は、前記第１の期間において第２の初期電圧を前記第２の信号線に出力可能であり、前記第２の期間において前記第２の画素電圧を前記第２の信号線に出力可能であり、
    　前記変換部は、前記第１の初期電圧および前記第１の画素電圧に基づいて前記ＡＤ変換を行うことが可能な第１の変換回路と、前記第２の初期電圧および前記第２の画素電圧に基づいて前記ＡＤ変換を行うことが可能な第２の変換回路とを有する
    　請求項２に記載の撮像装置。
  5. 　前記第１の期間および前記第２の期間において、時間の経過とともに電圧が変化する参照信号を生成可能な参照信号生成部をさらに備え、
    　前記第１の変換回路は、前記第１の初期電圧および前記第１の画素電圧と前記参照信号との比較結果に基づいて前記ＡＤ変換を行うことが可能であり、
    　前記第２の変換回路は、前記第２の初期電圧および前記第２の画素電圧と前記参照信号との比較結果に基づいて前記ＡＤ変換を行うことが可能である
    　請求項４に記載の撮像装置。
  6. 　前記第１の変換回路は、
    　前記参照信号が供給された第１の端子と、第２の端子とを有する第１の容量素子と、
    　前記第１の信号線に接続された第１の端子と、第２の端子とを有する第２の容量素子と、
    　前記第１の容量素子の前記第２の端子における電圧と、前記第２の容量素子の前記第２の端子における電圧とを比較可能な比較回路と
    　を有し、
    　前記準備期間において、前記第２の容量素子の電圧を設定可能である
    　請求項５に記載の撮像装置。
  7. 　前記比較回路は、
    　前記第１の容量素子の前記第２の端子に接続されたゲートと、ソースと、ドレインとを有する第１のトランジスタと、
    　前記第２の容量素子の前記第２の端子に接続されたゲートと、前記第１のトランジスタの前記ソースに接続されたソースと、ドレインとを有する第２のトランジスタと、
    　前記準備期間において、前記第１のトランジスタの前記ゲートと前記第１のトランジスタの前記ドレインとを接続可能な第１のスイッチと、
    　前記準備期間において、前記第２のトランジスタの前記ゲートと前記第２のトランジスタの前記ドレインとを接続可能な第２のスイッチと
    　を有する
    　請求項６に記載の撮像装置。
  8. 　前記第１の信号線、前記第２の信号線、前記第１の画素、および前記第２の画素は、第１の半導体基板に形成され、
    　前記接続部および前記変換部は、前記第１の半導体基板に重ね合わされた第２の半導体基板に形成された
    　請求項１に記載の撮像装置。
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