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WO2020203283A1 - 光検出装置および電子機器 - Google Patents

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Publication number
WO2020203283A1
WO2020203283A1 PCT/JP2020/011910 JP2020011910W WO2020203283A1 WO 2020203283 A1 WO2020203283 A1 WO 2020203283A1 JP 2020011910 W JP2020011910 W JP 2020011910W WO 2020203283 A1 WO2020203283 A1 WO 2020203283A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
drain
signal
gate
pixel
Prior art date
Application number
PCT/JP2020/011910
Other languages
English (en)
French (fr)
Inventor
洋平 大迫
洋介 植野
雅博 瀬上
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US17/440,325 priority Critical patent/US11902686B2/en
Priority to CN202080013793.4A priority patent/CN113424450B/zh
Priority to KR1020217030950A priority patent/KR20210143778A/ko
Priority to DE112020001607.2T priority patent/DE112020001607T5/de
Priority to JP2021511411A priority patent/JP7562512B2/ja
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Definitions

  • the present disclosure relates to a photodetector capable of detecting light and an electronic device provided with such a photodetector.
  • Patent Document 1 discloses an imaging device that performs AD conversion based on a signal having a lamp waveform and a pixel signal.
  • the photodetector includes a first pixel, a reference signal generation unit, and a first conversion unit.
  • the first pixel is capable of generating a first pixel signal.
  • the reference signal generation unit can generate a reference signal.
  • the first conversion unit can perform a comparison operation based on the first pixel signal and the first signal with the first buffer circuit capable of outputting the first signal corresponding to the reference signal from the output terminal. It has a first comparison circuit, and can convert a first pixel signal into a digital code.
  • the electronic device is provided with the above-mentioned photodetector, and corresponds to, for example, a smartphone, a digital camera, a video camera, a notebook personal computer, or the like.
  • the first pixel generates the first pixel signal
  • the reference signal generation unit generates the reference signal.
  • the first buffer circuit generates a first signal corresponding to the reference signal.
  • the first comparison circuit performs a comparison operation based on the first pixel signal and the first signal, and the first pixel signal is converted into a digital code.
  • FIG. It is a schematic cross-sectional view which shows one configuration example of the plurality of transistors shown in FIG. It is a circuit diagram which shows one structural example of the reading part which concerns on other modification. It is a circuit diagram which shows one structural example of the reading part which concerns on other modification. It is a circuit diagram which shows one structural example of the reading part shown in FIG. It is a circuit diagram which shows one structural example of the reading part which concerns on other modification. It is a circuit diagram which shows one structural example of the reading part which concerns on other modification. It is a circuit diagram which shows one structural example of the reading part which concerns on other modification. It is a circuit diagram which shows one structural example of the comparison circuit which concerns on another modification. It is a circuit diagram which shows one structural example of the comparison circuit which concerns on another modification. It is a circuit diagram which shows one structural example of the comparison circuit which concerns on another modification.
  • FIG. 1 shows a configuration example of an image pickup apparatus 1 to which the photodetector according to the embodiment is applied.
  • the image pickup apparatus 1 includes a pixel array 11, a drive unit 12, a reference signal generation unit 13, a reading unit 20, a signal processing unit 14, and an image pickup control unit 15.
  • the pixel array 11 has a plurality of pixels P arranged in a matrix.
  • the pixel P is configured to generate a pixel voltage Vpix according to the amount of light received.
  • FIG. 2 shows an example of one configuration of pixel P.
  • the pixel array 11 has a plurality of control lines TGL, a plurality of control lines RSTL, a plurality of control line SELLs, and a plurality of signal lines VSL.
  • the control line TGL extends in the horizontal direction (horizontal direction in FIG. 2), and one end thereof is connected to the drive unit 12.
  • a control signal STG is supplied to the control line TGL by the drive unit 12.
  • the control line RSTL extends in the horizontal direction, and one end thereof is connected to the drive unit 12.
  • a control signal SRST is supplied to the control line RSTL by the drive unit 12.
  • the control line SELL extends in the horizontal direction, and one end thereof is connected to the drive unit 12.
  • a control signal SSEL is supplied to the control line SELL by the drive unit 12.
  • the signal line VSL extends in the vertical direction (vertical direction in FIG. 2), and one end thereof is connected to the reading unit 20.
  • This signal line VSL transmits the signal SIG generated by the pixel P to the reading unit 20.
  • Pixel P has a photodiode PD, a transistor TG, a floating diffusion FD, and transistors RST, AMP, and SEL.
  • the transistors TG, RST, AMP, and SEL are N-type MOS (Metal Oxide Semiconductor) transistors in this example.
  • the photodiode PD is a photoelectric conversion element that generates an amount of electric charge according to the amount of light received and stores the generated electric charge inside.
  • the anode of the photodiode PD is grounded and the cathode is connected to the source of the transistor TG.
  • the gate of the transistor TG is connected to the control line TGL, the source is connected to the cathode of the photodiode PD, and the drain is connected to the floating diffusion FD.
  • the floating diffusion FD is configured to accumulate the electric charge transferred from the photodiode PD via the transistor TG.
  • the floating diffusion FD is configured by using, for example, a diffusion layer formed on the surface of a semiconductor substrate. In FIG. 2, the floating diffusion FD is shown using the symbol of the capacitive element.
  • the gate of the transistor RST is connected to the control line RSTL, the power supply voltage VDD is supplied to the drain, and the source is connected to the floating diffusion FD.
  • the gate of the transistor AMP is connected to the floating diffusion FD, the power supply voltage VDD is supplied to the drain, and the source is connected to the drain of the transistor SEL.
  • the gate of the transistor SEL is connected to the control line SELL, the drain is connected to the source of the transistor AMP, and the source is connected to the signal line VSL.
  • the pixel P is electrically connected to the signal line VSL by turning on the transistor SEL based on the control signal SSEL supplied to the control line SELL.
  • the transistor AMP is connected to the constant current source CS (described later) of the reading unit 20 and operates as a so-called source follower.
  • the pixel P outputs a signal SIG including a voltage corresponding to the voltage in the floating diffusion FD to the signal line VSL.
  • the pixel P outputs the reset voltage V reset in the P phase period TP of the two periods (P phase period TP and D phase period TD) in which the reading unit 20 performs AD conversion.
  • the pixel voltage Vpix corresponding to the amount of received light is output in the D phase period TD.
  • the pixel P outputs a signal SIG including these reset voltage Vreset and pixel voltage Vpix to the signal line VSL.
  • the drive unit 12 (FIG. 1) is configured to sequentially drive a plurality of pixels P in the pixel array 11 in pixel line L units based on an instruction from the image pickup control unit 15. Specifically, the drive unit 12 supplies a plurality of control signals STG to each of the plurality of control lines TGL in the pixel array 11, supplies a plurality of control signals SRST to each of the plurality of control lines RSTL, and a plurality of control lines. By supplying a plurality of control signals SSEL to the SELL, a plurality of pixels P in the pixel array 11 are driven in units of pixel lines L.
  • the reference signal generation unit 13 is configured to generate a reference signal RAMP based on an instruction from the imaging control unit 15.
  • the reference signal RAMP has a so-called lamp waveform in which the voltage level gradually changes with the passage of time in two periods (P-phase period TP and D-phase period TD) in which the reading unit 20 performs AD conversion.
  • the reference signal generation unit 13 supplies the reference signal RAMP to the reading unit 20.
  • the reading unit 20 is configured to generate the image signal DATA0 by performing AD conversion based on the signal SIG supplied from the pixel array 11 via the signal line VSL based on the instruction from the imaging control unit 15. Will be done.
  • FIG. 3 shows an example of a configuration of the reading unit 20.
  • the reading unit 20 includes a plurality of constant current sources CS (constant current sources CS [0], CS [1], CS [2], CS [2], ...) And a plurality of AD conversion units ADC (AD conversion unit ADC). It has [0], ADC [1], ADC [2], ADC [3] ...) and a transfer scanning unit 29.
  • a plurality of constant current sources CS are provided corresponding to a plurality of signal line VSLs.
  • the 0th constant current source CS [0] is provided corresponding to the 0th signal line VSL [0]
  • the 1st constant current source CS [1] is the 1st signal line.
  • the second constant current source CS [2] is provided corresponding to the VSL [1]
  • the second constant current source CS [2] is provided corresponding to the second signal line VSL [2]
  • the third constant current source CS [3] is provided. It is provided corresponding to the third signal line VSL [3].
  • One end of the constant current source CS is connected to the corresponding signal line VSL and the other end is grounded.
  • Each of the plurality of constant current sources CS is configured to pass a predetermined current through the corresponding signal line VSL.
  • a plurality of AD conversion units ADC are provided corresponding to a plurality of signal line VSLs.
  • the 0th AD conversion unit ADC [0] is provided corresponding to the 0th signal line VSL [0]
  • the 1st AD conversion unit ADC [1] is the 1st signal line.
  • the second AD conversion unit ADC [2] is provided corresponding to the VSL [1]
  • the second AD conversion unit ADC [2] is provided corresponding to the second signal line VSL [2]
  • the third AD conversion unit ADC [3] is provided. It is provided corresponding to the third signal line VSL [2]. The same applies to the fourth and subsequent items.
  • Each of the plurality of AD conversion units ADC is configured to convert the voltage of the signal SIG into a digital code CODE by performing AD conversion based on the signal SIG supplied from the pixel array 11.
  • the AD conversion unit ADC has a buffer circuit 21, a comparison circuit 22, a counter 23, and a latch 24.
  • the buffer circuit 21 is configured to generate the reference signal RAM P1 based on the reference signal RAM P.
  • the comparison circuit 22 is configured to generate a signal CMPO by performing a comparison operation based on the signal SIG supplied from the reference signal RAM P1 and the pixel P supplied from the buffer circuit 21 via the signal line VSL.
  • the comparison circuit 22 sets an operating point based on the control signals AZSW and AZN supplied from the image pickup control unit 15, and then performs a comparison operation.
  • FIG. 4A shows a configuration example of the buffer circuit 21 and the comparison circuit 22.
  • a power supply voltage VDD1, a ground voltage VSS1, and a bias voltage VB1 are supplied to the buffer circuit 21.
  • a power supply voltage VDD2, a ground voltage VSS2, and a bias voltage VB2 are supplied to the comparison circuit 22.
  • the power supply voltage VDD1 is higher than the power supply voltage VDD2.
  • the power supply voltage VDD1 is not limited to this, and may be the same as the power supply voltage VDD2.
  • the buffer circuit 21 has transistors MP1 and MP2.
  • the transistors MP1 and MP2 are P-type MOS transistors.
  • the reference signal RAMP is supplied to the gate of the transistor MP1, the ground voltage VSS1 is supplied to the drain, and the source is connected to the drain of the transistor MP2 and the comparison circuit 22.
  • the bias voltage VB1 is supplied to the gate of the transistor MP2, the drain is connected to the source and the comparison circuit 22 of the transistor MP1, and the power supply voltage VDD1 is supplied to the source.
  • the transistor MP2 operates as a constant current source.
  • the power supply voltage VDD1 is supplied to the back gates of the transistors MP1 and MP2. With this configuration, the buffer circuit 21 operates as a so-called source follower to generate the reference signal RAM P1 based on the reference signal RAM P.
  • the comparison circuit 22 has capacitive elements C1 and C2, transistors MP11, MN11, MP12 and MN12, switches SW1 and SW2, and capacitive elements C3.
  • the transistors MP11 and MP12 are P-type MOS transistors, and the transistors MN11 and MN12 are N-type MOS transistors.
  • Capacitive elements C1 and C2 have one end (terminal T1) and the other end (terminal T2).
  • One end of the capacitive element C1 is connected to the buffer circuit 21, and the other end is connected to the other end of the capacitive element C2, the gate of the transistor MP11, and one end of the switch SW1.
  • the reference signal RAM P1 generated by the buffer circuit 21 is supplied to one end of the capacitive element C1.
  • One end of the capacitive element C2 is connected to the signal line VSL, and the other end is connected to the other end of the capacitive element C1, the gate of the transistor MP11, and one end of the switch SW1.
  • the pixel signal SIG generated by the pixel P is supplied to one end of the capacitive element C2.
  • the gate of the transistor MP11 is connected to the other end of the capacitive elements C1 and C2 and one end of the switch SW1, the drain is connected to the drain of the transistor MN11, the gate of the transistor MP12, and the other end of the switch SW1, and the power supply voltage VDD2 is connected to the source. Is supplied.
  • a bias voltage VB2 is supplied to the gate of the transistor MN11, the drain is connected to the drain of the transistor MP11, the gate of the transistor MP12, and the other end of the switch SW1, and the ground voltage VSS2 is supplied to the source.
  • the transistor MN11 is a load of the transistor MP11 and operates as a constant current source.
  • the switch SW1 is configured to be turned on and off based on the control signal AZSW, one end is connected to the other end of the capacitive elements C1 and C2 and the gate of the transistor MP11, and the other end is the drain of the transistors MP11 and MN11 and the gate of the transistor MP12. Connected to.
  • the transistors MP11, MN11, and switch SW1 form the first stage circuit 101 of the comparison circuit 22.
  • the gate of the transistor MP12 is connected to the drain of the transistors MP11 and MN11 and the other end of the switch SW1, the drain is connected to the drain of the transistor MN12 and one end of the switch SW2, and the power supply voltage VDD2 is supplied to the source.
  • the gate of the transistor MN12 is connected to one end of the capacitive element C3 and the other end of the switch SW2, the drain is connected to the drain of the transistor MP12 and one end of the switch SW2, and the ground voltage VSS2 is supplied to the source.
  • the switch SW2 is configured to be turned on and off based on the control signal AZN, one end is connected to the drain of the transistors MP12 and MN12, and the other end is connected to the gate of the transistor MN12 and one end of the capacitive element C3.
  • One end of the capacitive element C3 is connected to the gate of the transistor MN12 and the other end of the switch SW2, and the ground voltage VSS2 is supplied to the other end.
  • the capacitance element C3 may be configured by using a MOS capacitor or the like, or may be configured by using, for example, the parasitic capacitance of the gate of the transistor MN12, the parasitic capacitance of the switch SW2, the parasitic capacitance of the wiring, or the like.
  • the transistors MP12, MN12, the switch SW2, and the capacitive element C3 form a subsequent circuit 102 of the comparison circuit 22.
  • the comparison circuit 22 performs a comparison operation based on the signal SIG and the reference signal RAMP1. Specifically, in the comparison circuit 22, the operating point is set by turning on the switches SW1 and SW2, as will be described later. Then, the comparison circuit 22 performs a comparison operation based on the reset voltage Vreset included in the reference signal RAM P1 and the signal SIG in the P-phase period TP, and is included in the reference signal RAM P1 and the signal SIG in the D-phase period TD. The comparison operation is performed based on the pixel voltage Vpix.
  • the buffer circuit 21 is configured by using two P-type MOS transistors, but the present invention is not limited to this, as in the buffer circuit 21A shown in FIG. 4B.
  • two N-type MOS transistors may be used.
  • the buffer circuit 21A has transistors MN1 and MN2.
  • the transistors MN1 and MN2 are N-type MOS transistors.
  • the reference signal RAMP is supplied to the gate of the transistor MN1, the power supply voltage VDD1 is supplied to the drain, and the source is connected to the drain of the transistor MN2 and the comparison circuit 22.
  • the bias voltage VB3 is supplied to the gate of the transistor MN2, the drain is connected to the source and the comparison circuit 22 of the transistor MN1, and the ground voltage VSS1 is supplied to the source.
  • the ground voltage VSS1 is supplied to the back gates of the transistors MN1 and MN2.
  • the comparison circuit 22 is configured as shown in FIG. 4A, but the present invention is not limited to this, and the comparison circuit 22 may be configured as shown in FIG. 4C.
  • the comparison circuit 22A includes capacitive elements C4 and C5, transistors MN13, MP13, MN14, MP14, switches SW3 and SW4, and capacitive elements C6.
  • the transistors MP13 and MP14 are P-type MOS transistors, and the transistors MN13 and MN14 are N-type MOS transistors.
  • Capacitive elements C4 and C5 have one end and the other end.
  • One end of the capacitive element C4 is connected to the buffer circuit 21, and the other end is connected to the other end of the capacitive element C5, the gate of the transistor MN13, and one end of the switch SW3.
  • the reference signal RAM P1 generated by the buffer circuit 21 is supplied to one end of the capacitive element C4.
  • One end of the capacitive element C5 is connected to the signal line VSL, and the other end is connected to the other end of the capacitive element C4, the gate of the transistor MN13, and one end of the switch SW3.
  • the pixel signal SIG generated by the pixel P is supplied to one end of the capacitive element C5.
  • the gate of the transistor MN13 is connected to the other end of the capacitive elements C4 and C5 and one end of the switch SW3, the drain is connected to the drain of the transistor MP13, the gate of the transistor MN14, and the other end of the switch SW3, and the ground voltage VSS2 is connected to the source. Is supplied.
  • a bias voltage VB4 is supplied to the gate of the transistor MP13, the drain is connected to the drain of the transistor MN13, the gate of the transistor MN14, and the other end of the switch SW3, and the power supply voltage VDD2 is supplied to the source.
  • the transistor MP13 is a load of the transistor MN13 and operates as a constant current source.
  • the switch SW3 is configured to be turned on and off based on the control signal AZSW, one end is connected to the other end of the capacitive elements C4 and C5 and the gate of the transistor MN13, and the other end is the drain of the transistors MN13 and MP13 and the gate of the transistor MN14. Connected to.
  • the gate of the transistor MN14 is connected to the drain of the transistors MN13 and MP13 and the other end of the switch SW3, the drain is connected to the drain of the transistor MP14 and one end of the switch SW4, and the ground voltage VSS2 is supplied to the source.
  • the gate of the transistor MP14 is connected to one end of the capacitive element C6 and the other end of the switch SW4, the drain is connected to the drain of the transistor MN14 and one end of the switch SW4, and the power supply voltage VDD2 is supplied to the source.
  • the switch SW4 is configured to be turned on and off based on the control signal AZN, one end is connected to the drains of the transistors MN14 and MP14, and the other end is connected to the gate of the transistor MP14 and one end of the capacitive element C6.
  • One end of the capacitive element C6 is connected to the gate of the transistor MP14 and the other end of the switch SW4, and the power supply voltage VDD2 is supplied to the other end.
  • the buffer circuit 21A shown in FIG. 4B and the comparison circuit 22A shown in FIG. 4C may be combined.
  • FIG. 5 shows a connection example of the reference signal generation unit 13, the buffer circuit 21, and the comparison circuit 22.
  • the transistor MP2 of the buffer circuit 21 and the transistor MN11 of the comparison circuit 22 are shown using the symbol of the constant current source, and the subsequent circuit 102 of the comparison circuit 22 (transistors MP12, MN12, switch SW2, and capacitive element).
  • C3 is shown using the symbol of the amplifier circuit.
  • the reference signal generation unit 13 generates a reference signal RAMP and supplies the generated reference signal RAMP to a plurality of buffer circuits 21.
  • Each of the plurality of buffer circuits 21 generates a reference signal RAM P1 based on the reference signal RAM P, and supplies the generated reference signal RAM P1 to the comparison circuit 22 corresponding to the buffer circuit 21.
  • the comparison circuit 22 is adapted to generate a signal CMPO by performing a comparison operation based on the signal SIG supplied via the reference signal RAMP1 and the corresponding signal line VSL.
  • the counter 23 (FIG. 3) counts the pulse of the clock signal CLK supplied from the image pickup control unit 15 based on the signal CMPO supplied from the comparison circuit 22 and the control signal CTL supplied from the image pickup control unit 15. It is configured to perform a counting operation.
  • the latch 24 is configured to generate a digital code CODE based on the count value obtained by the counter 23 and hold the digital code CODE. Specifically, the latch 24 corresponds to the difference (CNTD-CNTP) between the count value CNTP obtained by the counter 23 in the P-phase period TP and the count value CNTD obtained by the counter 23 in the D-phase period TD. Generate a digital code CODE. Then, the latch 24 outputs this digital code CODE to the bus wiring BUS based on the control signal supplied from the transfer scanning unit 29.
  • the transfer scanning unit 29 controls the latch 24s of the plurality of AD conversion units ADCs so as to sequentially output the digital code CODE to the bus wiring BUS based on the control signal CTL2 supplied from the image pickup control unit 15. It is composed of. Using this bus wiring BUS, the reading unit 20 sequentially transfers a plurality of digital code CODEs supplied from the plurality of AD conversion units ADC to the signal processing unit 14 as the image signal DATA0.
  • the signal processing unit 14 (FIG. 1) generates an image signal DATA by performing predetermined signal processing on the image signal DATA0 based on an instruction from the imaging control unit 15, and outputs the image signal DATA. It is configured as follows.
  • the image pickup control unit 15 controls the operation of the image pickup device 1 by supplying control signals to the drive unit 12, the reference signal generation unit 13, the reading unit 20, and the signal processing unit 14 and controlling the operation of these circuits. It is configured to do. Specifically, the image pickup control unit 15 supplies a control signal to the drive unit 12, so that the drive unit 12 sequentially drives a plurality of pixels P in the pixel array 11 in units of pixel lines L. Control. Further, the imaging control unit 15 controls the reference signal generation unit 13 to generate the reference signal RAMP by supplying the control signal to the reference signal generation unit 13.
  • the image pickup control unit 15 supplies the power supply voltage VDD1, VDD2, the ground voltage VSS1, VSS2, and the bias voltage VB1, VB2 to the reading unit 20 to the reading unit 20, and also supplies the control signals AZSW, AZN. , CTL, CTL2 and the clock signal CLK are supplied, so that the reading unit 20 is controlled to generate the image signal DATA0 by performing AD conversion based on the signal SIG. Further, the imaging control unit 15 controls the operation of the signal processing unit 14 by supplying a control signal to the signal processing unit 14.
  • each block shown in FIG. 1 may be formed on, for example, one semiconductor substrate or a plurality of semiconductor substrates.
  • FIG. 6 shows a mounting example of the image pickup apparatus 1 when formed on one semiconductor substrate 200.
  • a pixel array 11 is arranged on the semiconductor substrate 200, and a drive unit 12 is arranged on the left side of the pixel array 11.
  • a reading unit 20 is arranged below the pixel array 11.
  • a constant current source unit 201 including a plurality of constant current sources CS
  • a comparison circuit unit 202 including a plurality of buffer circuits 21 and a plurality of comparison circuits 22, and a counter unit 203 including a plurality of counters 23.
  • the latch portion 204 including the plurality of latches 24, and the transfer scanning portion 29 are arranged in this order.
  • a reference signal generation unit 13 and an imaging control unit 15 are arranged on the left side of the reading unit 20.
  • a signal processing unit 14 is arranged to the right of the pixel array 11 and the reading unit 20.
  • FIG. 7 shows a mounting example of the image pickup apparatus 1 when formed on two semiconductor substrates 211 and 212.
  • the pixel array 11 is arranged on the semiconductor substrate 211, and the reading unit 20, the driving unit 12, the reference signal generation unit 13, the signal processing unit 14, and the imaging control unit 15 are arranged on the semiconductor substrate 212.
  • the semiconductor substrates 211 and 212 are superposed on each other.
  • a plurality of signal line VSLs arranged on the semiconductor substrate 211 are electrically connected to the reading unit 20 arranged on the semiconductor substrate 212 via, for example, a TSV (Through Silicon Via), and the semiconductor substrate 211 is formed.
  • TSV Thinough Silicon Via
  • a plurality of control lines TGL, RSTL, and SELL arranged in the above are electrically connected to a drive unit 12 arranged on the semiconductor substrate 212 via, for example, a TSV.
  • a reading unit 20 is arranged on the semiconductor substrate 212, a driving unit 12, a reference signal generation unit 13, and an imaging control unit 15 are arranged on the left side of the reading unit 20, and a signal processing unit is arranged on the right side of the reading unit 20. 14 is arranged.
  • the latch portion 204 including the plurality of latches 24, and the transfer scanning portion 29 are arranged in this order.
  • the semiconductor manufacturing process specialized in the formation of pixels is used by mainly arranging the pixel array 11 on the semiconductor substrate 211.
  • the semiconductor substrate 211 can be manufactured. That is, since the semiconductor substrate 211 has no circuit other than the pixel array 11, for example, even if a special manufacturing process is used to form the pixels, the manufacturing process affects the circuits other than the pixel array 11. None.
  • the semiconductor manufacturing process specialized in the formation of pixels can be used in the image pickup device 1, the image pickup characteristics in the image pickup device 1 can be improved.
  • the pixel P corresponds to a specific example of the "first pixel” in the present disclosure.
  • the AD conversion unit ADC corresponds to a specific example of the "first conversion unit” in the present disclosure.
  • the buffer circuit 21 corresponds to a specific example of the “first buffer circuit” in the present disclosure.
  • the comparison circuit 22 corresponds to a specific example of the “first comparison circuit” in the present disclosure.
  • the transistor MP11 corresponds to a specific example of the "first transistor” in the present disclosure.
  • the capacitive element C1 corresponds to a specific example of the "first capacitive element” in the present disclosure.
  • the capacitive element C2 corresponds to a specific example of the "second capacitive element” in the present disclosure.
  • the switch SW1 corresponds to a specific example of the "first switch” in the present disclosure.
  • the transistor MN11 corresponds to a specific example of the "first load transistor” in the present disclosure.
  • the transistor MP12 corresponds to a specific example of the "second transistor” in the present disclosure.
  • the transistor MN12 corresponds to a specific example of the "third transistor” in the present disclosure.
  • the switch SW2 corresponds to a specific example of the "second switch” in the present disclosure.
  • the transistor MP1 corresponds to a specific example of the "first buffer transistor” in the present disclosure.
  • the transistor MP2 corresponds to a specific example of the "first current source” in the present disclosure.
  • the drive unit 12 sequentially drives a plurality of pixels P in the pixel array 11 in pixel line L units based on an instruction from the image pickup control unit 15.
  • the pixel P outputs the reset voltage Vreset as a signal SIG
  • the D-phase period TD outputs the pixel voltage Vpix corresponding to the received light amount as a signal SIG.
  • the reference signal generation unit 13 generates the reference signal RAMP based on the instruction from the image pickup control unit 15.
  • the reading unit 20 generates the image signal DATA0 by performing AD conversion based on the signal SIG supplied from the pixel array 11 via the signal line VSL based on the instruction from the imaging control unit 15.
  • the signal processing unit 14 generates the image signal DATA by performing predetermined signal processing on the image signal DATA0 based on the instruction from the image pickup control unit 15.
  • the image pickup control unit 15 controls the operation of the image pickup device 1 by supplying control signals to the drive unit 12, the reference signal generation unit 13, the reading unit 20, and the signal processing unit 14 and controlling the operation of these circuits.
  • the plurality of pixels P accumulate electric charges according to the amount of light received, and output the pixel voltage Vpix according to the amount of light received as a signal SIG. Then, the reading unit 20 performs AD conversion based on this signal SIG. This operation will be described in detail below.
  • FIG. 8 shows an example of an operation of scanning a plurality of pixels P in the pixel array 11.
  • the image pickup apparatus 1 performs the exposure start drive D1 in order from the top in the vertical direction with respect to the pixel array 11 during the period from timing t0 to t1.
  • the drive unit 12 sequentially selects the pixel line L by generating, for example, the control signals STG and SRST, and sequentially turns on the transistors TG and RST in the pixel P for a predetermined length of time. To do.
  • the voltage of the floating diffusion FD and the voltage of the cathode of the photodiode PD are set to the power supply voltage VDD.
  • the photodiode PD begins to accumulate electric charges according to the amount of light received. In this way, the exposure period T starts sequentially in the plurality of pixels P.
  • the image pickup device 1 performs read drive D2 in order from the top in the vertical direction with respect to the pixel array 11 during the period from timing t2 to t3. Specifically, the drive unit 12 sequentially selects the pixel line L by generating control signals STG and SRST, as will be described later. As a result, the pixel P outputs the reset voltage Vreset as a signal SIG in the P-phase period TP, and outputs the pixel voltage Vpix as a signal SIG in the D-phase period TD.
  • the reading unit 20 generates a digital code CODE by performing AD conversion based on this signal SIG.
  • the image pickup apparatus 1 repeats such an exposure start drive D1 and a read drive D2. As a result, the image pickup device 1 can obtain a series of captured images.
  • the read drive D2 will be described in detail.
  • the operation of the pixel P1 and the AD conversion unit ADC (AD conversion unit ADC1) connected to the pixel P1 and the pixel P1 will be described in detail, focusing on a certain pixel P (pixel P1) among the plurality of pixels P.
  • FIG. 9 shows an operation example of the read drive D2 in the pixel P1 of interest
  • (A) shows the waveform of the control signal SSEL
  • (B) shows the waveform of the control signal SRST
  • (C) shows the waveform of the control signal SRST.
  • the waveform of the control signal STG is shown
  • (D) shows the waveform of the signal SIG
  • (E) shows the waveform of the control signal AZSW
  • (F) shows the waveform of the reference signal RAMP
  • G) shows the AD conversion unit.
  • the waveform of the gate voltage Vg of the transistor MP11 in the comparison circuit 22 of the ADC1 is shown
  • (H) shows the waveform of the signal CMPO in the AD conversion unit ADC1.
  • the waveform of the control signal AZN is the same as the waveform of the control signal AZSW.
  • the pixel P1 performs a reset operation to output a reset voltage Vreset, and the AD conversion unit ADC1 performs AD conversion based on the reset voltage Vreset in the P phase period TP. I do. Then, after that, the pixel P1 performs a charge transfer operation to output the pixel voltage Vpix, and the AD conversion unit ADC1 performs AD conversion based on the pixel voltage Vpix in the D phase period TD. This operation will be described in detail below.
  • the drive unit 12 changes the voltage of the control signal SSEL from a low level to a high level (FIG. 9A).
  • the transistor SEL is turned on, and the pixel P1 is electrically connected to the signal line VSL.
  • the drive unit 12 changes the voltage of the control signal SRST from a low level to a high level (FIG. 9B).
  • the transistor RST is turned on, and the voltage of the floating diffusion FD is set to the power supply voltage VDD (reset operation).
  • the pixel P1 outputs a voltage (reset voltage Vreset) corresponding to the voltage of the floating diffusion FD at this time. In this way, the voltage of the signal SIG becomes the reset voltage Vreset (FIG. 9 (D)).
  • the reference signal generation unit 13 sets the reference signal RAMP to the voltage V1 (FIG. 9 (F)). Further, at this timing t11, the imaging control unit 15 changes the voltages of the control signals AZSW and AZN from a low level to a high level (FIG. 9 (E)). As a result, in the comparison circuit 22 of the AD conversion unit ADC1, both the switches SW1 and SW2 are turned on. When the switch SW1 is turned on, the gate voltage Vg of the transistor MP11 becomes the same voltage (voltage V2) as the drain voltage of the transistor MP11 (FIG. 9 (G)), and the voltages of the capacitive elements C1 and C2 are set. To.
  • the comparison circuit 22 performs the operating point setting operation.
  • the drive unit 12 changes the voltage of the control signal SRST from a high level to a low level (FIG. 9B). As a result, in the pixel P1, the transistor RST is turned off.
  • the imaging control unit 15 changes the voltages of the control signals AZSW and AZN from a high level to a low level (FIG. 9 (E)).
  • the comparison circuit 22 of the AD conversion unit ADC1 both the switches SW1 and SW2 are turned off, and the operating point setting operation is completed. From this point onward, the comparison circuit 22 operates so as to compare the gate voltage Vg with the voltage V2.
  • the reference signal generation unit 13 reduces the voltage of the reference signal RAMP from the voltage V1 to the voltage V4 (FIG. 9 (F)).
  • the comparison circuit 22 of the AD conversion unit ADC1 the gate voltage Vg of the transistor MP11 becomes lower than the voltage V2 (FIG. 9 (G)), so that the voltage of the signal CMPO decreases (FIG. 9 (H)).
  • the comparison circuit 22 compares the gate voltage Vg with the voltage V2, and since the gate voltage Vg is lower than this voltage V2, the voltage of the signal CMPO is lowered.
  • the AD conversion unit ADC1 performs AD conversion based on the reset voltage Vreset. Specifically, first, at the timing t15, the reference signal generation unit 13 starts increasing the voltage of the reference signal RAMP from the voltage V4 by a predetermined degree of change (FIG. 9F). In response to this, in the comparison circuit 22 of the AD conversion unit ADC1, the gate voltage Vg of the transistor MP11 begins to rise (FIG. 9 (G)). Further, at this timing t15, the imaging control unit 15 starts generating the clock signal CLK. The counter 23 of the AD conversion unit ADC1 counts the pulse of the clock signal CLK by performing a counting operation.
  • the comparison circuit 22 of the AD conversion unit ADC1 changes the voltage of the signal CMPO from a low level to a high level (FIG. 9 (H)). That is, the comparison circuit 22 compares the gate voltage Vg and the voltage V2, and since the gate voltage Vg exceeds this voltage V2, the voltage of the signal CMPO is changed from a low level to a high level.
  • the counter 23 of the AD conversion unit ADC1 stops the counting operation based on the transition of the signal CMPO. At this time, the count value of the counter 23 is CNTP.
  • the latch 24 of the AD conversion unit ADC1 latches this count value CNTP as a count value in the P phase period TP. Then, the counter 23 is reset.
  • the reference signal generation unit 13 sets the voltage of the reference signal RAMP to the voltage V1 with the end of the P-phase period TP. Further, the imaging control unit 15 stops the generation of the clock signal CLK at this timing t17.
  • the drive unit 12 changes the voltage of the control signal STG from a low level to a high level (FIG. 9 (C)).
  • the transistor TG is turned on, and the charge generated by the photodiode PD is transferred to the floating diffusion FD (charge transfer operation).
  • the pixel P1 outputs a voltage (pixel voltage Vpix) corresponding to the voltage of the floating diffusion FD at this time.
  • the voltage of the signal SIG becomes the pixel voltage Vpix (FIG. 9 (D)).
  • FIG. 9 shows an example of two pixel voltages Vpix (pixel voltages Vpix1 and Vpix2) that are different from each other.
  • the gate voltage Vg of the transistor MP11 decreases in the comparison circuit 22 of the AD conversion unit ADC1 (FIG. 9 (G)).
  • the gate voltage Vg changes by a voltage corresponding to the pixel voltage Vpix.
  • the voltage of the signal CMPO decreases (FIG. 9 (H)). That is, the comparison circuit 22 compares the gate voltage Vg and the voltage V2, and since the gate voltage Vg is lower than this voltage V2, the voltage of the signal CMPO is set to a low level.
  • the drive unit 12 changes the voltage of the control signal STG from a high level to a low level (FIG. 9 (C)). As a result, the transistor TG is turned off in the pixel P1.
  • the reference signal generation unit 13 reduces the voltage of the reference signal RAMP from the voltage V1 to the voltage V4 (FIG. 9 (F)).
  • the gate voltage Vg of the transistor MP11 decreases (FIG. 9 (G)).
  • the AD conversion unit ADC1 performs AD conversion based on the pixel voltage Vpix. Specifically, first, at the timing t20, the reference signal generation unit 13 starts to increase the voltage of the reference signal RAMP from the voltage V4 by a predetermined degree of change (FIG. 9F). In response to this, in the comparison circuit 22 of the AD conversion unit ADC1, the gate voltage Vg of the transistor MP11 begins to rise (FIG. 9 (G)). Further, at this timing t20, the imaging control unit 15 starts generating the clock signal CLK. The counter 23 of the AD conversion unit ADC1 counts the pulse of the clock signal CLK by performing a counting operation.
  • the comparison circuit 22 of the AD conversion unit ADC1 changes the voltage of the signal CMPO from a low level to a high level (FIG. 9 (H)). That is, the comparison circuit 22 compares the gate voltage Vg and the voltage V2, and since the gate voltage Vg exceeds the voltage V2, the voltage of the signal CMPO is changed from a low level to a high level.
  • the comparison circuit 22 of the AD conversion unit ADC1 changes the voltage of the signal CMPO from a low level to a high level (FIG. 9 (H)).
  • the counter 23 of the AD conversion unit ADC1 stops the counting operation based on the transition of this signal CMPO. At this time, the count value of the counter 23 is CNT.
  • the latch 24 of the AD conversion unit ADC1 latches this count value CNT as a count value in the D phase period TD. Then, the counter 23 is reset.
  • the reference signal generation unit 13 sets the voltage of the reference signal RAMP to the voltage V1 with the end of the D-phase period TD (FIG. 9 (F)). Further, the imaging control unit 15 stops the generation of the clock signal CLK at this timing t23. Then, the drive unit 12 changes the voltage of the control signal SSEL from a high level to a low level at this timing t23 (FIG. 9A). As a result, in the pixel P1, the transistor SEL is turned off, and the pixel P1 is electrically disconnected from the signal line VSL.
  • the latch 24 of the AD conversion unit ADC1 determines the difference (CNTD-CNTP) between the count value CNTP obtained by the counter 23 in the P-phase period TP and the count value CNTD obtained by the counter 23 in the D-phase period TD. Generate the corresponding digital code CODE.
  • the image pickup apparatus 1 acquires the count value CNTP by performing the counting operation based on the reset voltage Vreset in the P-phase period TP, and counts by performing the counting operation based on the pixel voltage Vpix in the D-phase period TD. Changed to get the value CNT. Then, in the image pickup apparatus 1, the digital code CODE corresponding to the difference between the count values CNTP and CNTD (CNTD-CNTP) is generated. Since the image pickup apparatus 1 performs such correlation double sampling, the noise component included in the pixel voltage Vpix can be removed, and as a result, the image quality of the captured image can be improved.
  • each of the plurality of AD conversion unit ADCs has a buffer circuit 21.
  • interference between a plurality of AD conversion units ADC can be suppressed. That is, for example, when the buffer circuit 21 is not provided in each of the plurality of AD conversion units ADC, noise may occur in the reference signal RAMP when the comparison circuit 22 transitions the signal CMPO in a certain AD conversion unit ADC. There is. In this case, this noise may affect the operation of the other AD conversion unit ADC.
  • the buffer circuit 21 is provided in each of the plurality of AD conversion unit ADCs, it is possible to reduce the possibility that noise is generated in the reference signal RAMP.
  • one AD conversion unit ADC is converted to another AD. It is possible to reduce the possibility of affecting the operation of the ADC. As a result, in the image pickup apparatus 1, for example, the possibility of streaking in the captured image can be reduced. As a result, the image quality of the captured image can be improved in the image pickup device 1.
  • the comparison circuit 22 synthesizes the voltage of the signal SIG and the voltage of the reference signal RAM P1 by using the capacitance elements C1 and C2, and performs the comparison operation based on the combined voltage.
  • the noise component can be reduced by dividing the noise generated in the buffer circuit 21A by the capacitive elements C1 and C2, so that the noise generated in the buffer circuit 21A can be compared. The influence of can be suppressed.
  • the image pickup device 1 can reduce the possibility that the image quality of the captured image is deteriorated.
  • each of the plurality of AD conversion units has a buffer circuit, the image quality of the captured image can be improved.
  • the capacitance elements C1 and C2 are used to synthesize the voltage of the signal SIG and the voltage of the reference signal RAMP1, and the comparison operation is performed based on the combined voltage. It is possible to reduce the possibility that the image quality of the image is deteriorated.
  • the comparison circuit 22 (FIG. 4A) is provided with four transistors MP11, MN11, MP12, and MN12, but the present invention is not limited to this.
  • the transistor MN15 may be further provided as in the comparison circuit 22B shown in FIG. 10A.
  • This transistor MN15 is an N-type MOS transistor, a signal CMPO is supplied to the gate, a power supply voltage VDD2 is supplied to the drain, and the sources are the drains of the transistors MP11 and MN11, the gate of the transistor MP12, the switch SW1 and others. Connected to the end.
  • the transistor MN15 controls the drain voltage of the transistor MN11 operating as a constant current source so as not to become too low based on the voltage of the signal CMPO. Thereby, for example, the constant current property of the transistor MN11 can be maintained, and the interference between the plurality of AD conversion units ADC can be suppressed.
  • the present modification is applied to the comparison circuit 22 (FIG. 4A), but for example, the present modification may be applied to the comparison circuit 22A (FIG. 4C).
  • the transistor MP15 may be provided as in the comparison circuit 22C shown in FIG. 10B.
  • This transistor MP15 is a P-type MOS transistor, a signal CMPO is supplied to the gate, a ground voltage VSS2 is supplied to the drain, and the sources are the drains of the transistors MN13 and MP13, the gate of the transistor MN14, the switch SW3, and others. Connected to the end.
  • the transistor MP15 is controlled based on the voltage of the signal CMPO so that the drain voltage of the transistor MP13 operating as a constant current source does not become too high. Thereby, for example, the constant current property of the transistor MP13 can be maintained, and the interference between the plurality of AD conversion units ADC can be suppressed.
  • the power supply voltage VDD1 is supplied to the back gate of the transistor MP1 of the buffer circuit 21, but the present invention is not limited to this, and instead, for example, the buffer circuit 21B shown in FIG. 11A.
  • the back gate of this transistor MP1 may be connected to the source of this transistor MP1 as in.
  • the absolute value of the gate-source voltage Vgs of the transistor MP1 can be reduced, so that, for example, the power supply voltage VDD1 can be made lower and the power consumption can be reduced.
  • the gain of the buffer circuit 21B operating as a source follower can be brought close to 0 dB, and the linearity can be improved.
  • the present modification is applied to the buffer circuit 21 (FIG. 4A), but for example, the present modification may be applied to the buffer circuit 21A (FIG. 4B).
  • the back gate of the transistor MN1 may be connected to the source of the transistor MN1 as in the buffer circuit 21C shown in FIG. 11B. Since the gate-source voltage Vgs of the transistor MN1 can be reduced, for example, the power supply voltage VDD1 can be made lower, and the power consumption can be reduced. Further, the gain of the buffer circuit 21C operating as a source follower can be brought close to 0 dB, and the linearity can be improved.
  • FIG. 12 shows a configuration example of the reading unit 20D in the imaging device 1D according to this modification.
  • the reading unit 20D has a plurality of buffer circuits 21D and a voltage generating unit 16D.
  • the back gates of the transistors MP1 of the plurality of buffer circuits 21D are connected to each other.
  • a DC voltage VDC is supplied to the back gates of these transistors MP1.
  • FIG. 13 shows an example of a configuration of transistors MP1 of a plurality of buffer circuits 21D.
  • N wells 221N are formed on the P-type semiconductor substrate 220P.
  • Transistors MP1 of the plurality of buffer circuits 21D are formed in the N well 221N.
  • the back gates of these transistors MP1 are electrically connected to each other via the N well 221N.
  • the voltage generation unit 16D is configured to generate a DC voltage VDC.
  • the voltage VDC is set to a voltage such that the PN junction composed of the source of the transistor MP1 and the N well 221N has a reverse bias.
  • the voltage VDC is supplied to the back gates of the plurality of transistors MP1.
  • the absolute value of the gate-source voltage Vgs of the transistor MP1 can be reduced, so that, for example, the power supply voltage VDD1 can be made lower and the power consumption can be reduced. Can be done.
  • the image pickup apparatus 1D since a plurality of transistors MP1 are provided in one N well 221N, for example, the area of the well contact can be reduced as compared with the case where a plurality of transistors MP1 are provided in each of the plurality of N wells. Therefore, the layout area can be reduced.
  • FIG. 14 shows a configuration example of the reading unit 20E in another imaging device 1E according to this modified example.
  • the reading unit 20E has a buffer circuit 17E and a plurality of buffer circuits 21D.
  • the buffer circuit 17E is configured to generate the reference signal RAMP2 based on the reference signal RAMP.
  • the back gates of the transistors MP1 of the plurality of buffer circuits 21D are connected to each other.
  • the reference signal RAM P2 is supplied to the back gate of these transistors MP1.
  • the voltage level of the reference signal RAMP2 is set so that the PN junction composed of the source of the transistor MP1 and the N well 221N has a reverse bias.
  • the buffer circuit 17E corresponds to a specific example of the "signal generation unit” in the present disclosure.
  • the reference signal RAMP2 corresponds to a specific example of the "auxiliary reference signal” in the present disclosure.
  • the reference signal RAM P2 corresponding to the reference signal RAM P is supplied to the back gate of the transistor MP1.
  • the absolute value of the gate-source voltage Vgs of the transistor MP1 can be reduced as in the imaging device 1D. Therefore, for example, the power supply voltage VDD1 is made lower. And the power consumption can be reduced.
  • the output terminal of the buffer circuit 21 is connected to the comparison circuit 22 in each of the plurality of AD conversion units ADC, but the present invention is not limited to this. Instead of this, for example, the output terminals of the buffer circuits 21 of the two or more AD conversion unit ADCs may be connected to each other, and these output terminals may be connected to the comparison circuit 22 of the two or more AD conversion unit ADCs. ..
  • the present modification will be described in detail below.
  • FIGS. 15 and 16 show a configuration example of the reading unit 20F in the imaging device 1F according to this modified example.
  • the reading unit 20F has a plurality of AD conversion units ADC.
  • the output terminals of the buffer circuit 21 in the two AD conversion units ADC are connected to each other.
  • the output terminal of the buffer circuit 21 of the 0th AD conversion unit ADC [0] and the output terminal of the buffer circuit 21 of the 1st AD conversion unit ADC [1] are connected to each other.
  • these two buffer circuits 21 generate the reference signal RAMP1.
  • the comparison circuit 22 of the 0th AD conversion unit ADC [0] and the comparison circuit 22 of the 1st AD conversion unit ADC [1] operate based on the reference signal RAMP1.
  • the output terminal of the buffer circuit 21 of the second AD conversion unit ADC [2] and the output terminal of the buffer circuit 21 of the third AD conversion unit ADC [3] are connected to each other. As a result, these two buffer circuits 21 generate the reference signal RAMP1.
  • the comparison circuit 22 of the second AD conversion unit ADC [2] and the comparison circuit 22 of the third AD conversion unit ADC [3] operate based on the reference signal RAMP1. The same applies to the fourth and subsequent items.
  • the two buffer circuits 21 since the two buffer circuits 21 generate the reference signal RAM P1, the output impedance of the circuit that generates the reference signal RAM P1 can be lowered, and the reference signal RAM P1 includes the reference signal RAM P1 as compared with the case of the above embodiment.
  • the circuit noise can be reduced to 1 / ⁇ 2.
  • the output terminals of the buffer circuits 21 in the two AD conversion units ADC are connected to each other, but the present invention is not limited to this. Instead of this, the output terminals of the buffer circuits 21 in the three or more AD conversion unit ADCs may be connected to each other.
  • the circuit noise included in the reference signal RAM P1 can be set to 1 / ⁇ N.
  • a variable resistance element may be provided between the output terminals of the buffer circuits 21 of the two AD conversion unit ADCs adjacent to each other among the plurality of AD conversion unit ADCs. The present modification will be described in detail below.
  • FIG. 17 shows a configuration example of the reading unit 20G in the imaging device 1G according to this modification.
  • the reading unit 20G has a plurality of transistors 19G and a voltage generating unit 18G.
  • the transistor 19G is an N-type MOS transistor, and is provided between the output terminals of the buffer circuits 21 of the two AD conversion unit ADCs adjacent to each other among the plurality of AD conversion unit ADCs.
  • the source of the transistor 19G is connected to the output terminal of a certain buffer circuit 21, the drain is connected to the output terminal of the buffer circuit 21 adjacent to the buffer circuit 21, and the control voltage Vctrl is supplied to the gate.
  • the resistance value between the drain and the source in the transistor 19G changes according to this control voltage Vctrl. That is, the transistor 19G functions as a variable resistance element.
  • the voltage generation unit 18G is configured to generate a control voltage Vctrl.
  • the reading unit 20 (FIG. 5) according to the above embodiment.
  • the possibility of streaking in the captured image can be reduced, and as a result, the image quality of the captured image can be improved.
  • the resistance value of the transistor 19G is reduced, the resistance value between the output terminals of the plurality of buffer circuits 21 is reduced, so that the reading unit 20F (FIG. 16) according to the modified example 4 is similarly used.
  • the output impedance can be lowered, and the circuit noise included in the reference signal RAM P1 can be reduced.
  • variable resistance element is configured by using an N-type MOS transistor, but the present invention is not limited to this, and instead, for example, a P-type MOS transistor is used to configure the variable resistance element. You may.
  • all of the plurality of AD conversion unit ADCs are connected via the transistor 19G, but the present invention is not limited to this. Instead, for example, a plurality of AD conversion unit ADCs are divided into a plurality of groups each including two or more AD conversion unit ADCs, and AD conversion unit ADCs belonging to the same group are connected via a transistor 19G. You may. Further, the even-numbered plurality of AD conversion unit ADCs may be connected via the transistor 19G, and the odd-numbered plurality of AD conversion unit ADCs may be connected via the transistor 19G.
  • the 0th AD conversion unit ADC [0] and the 2nd AD conversion unit ADC [2] are connected via the transistor 19G (transistor 19G1), and the second AD conversion unit ADC [2] is connected.
  • the fourth AD conversion unit ADC [4] is connected via the transistor 19G (transistor 19G2), and similarly, the first AD conversion unit ADC [1] and the third AD conversion unit ADC [3] are connected to the transistor. It may be connected via 19G (transistor 19G3), and the third AD conversion unit ADC [3] and the fifth AD conversion unit ADC [5] may be connected via the transistor 19G (transistor 19G4).
  • one voltage generation unit 18G is provided, and the voltage generation unit 18G controls the resistance values of all the transistors 19G, but the present invention is not limited to this. Instead of this, for example, a plurality of voltage generators may be provided, and the plurality of voltage generators may control the resistance values of the transistors 19G which are different from each other.
  • the output terminals of the buffer circuits 21 of the two AD conversion units ADC that are not adjacent to each other may be connected to each other.
  • the nth AD conversion unit ADC [n] constitutes a group (first group), and the output terminals of the buffer circuits 21 of the plurality of AD conversion unit ADCs belonging to the first group are connected to each other.
  • the ADC [n + 9] constitutes another group (second group), and the output terminals of the buffer circuits 21 of the plurality of AD conversion unit ADCs belonging to the second group are connected to each other. That is, the buffer circuits 21 of the AD conversion unit ADC [n + 4] provided between the AD conversion unit ADC [n + 3] and the AD conversion unit ADC [n + 5] to which the buffer circuits 21 are connected to each other are connected to these buffer circuits 21. Is not connected.
  • Interference occurs between a plurality of AD conversion unit ADCs belonging to the first group, and similarly, interference occurs between a plurality of AD conversion unit ADCs belonging to the second group.
  • the degree of interference between the plurality of AD conversion unit ADCs belonging to the first group is different from the degree of interference between the plurality of AD conversion unit ADCs belonging to the second group. Therefore, by arranging the AD conversion unit ADC belonging to the second group between the plurality of AD conversion unit ADCs belonging to the first group, the boundary of the image based on the difference in the degree of interference can be blurred.
  • the comparison circuit 22 is composed of a single-ended circuit, but the present invention is not limited to this, and instead, for example, the comparison circuit is a differential type. It may be configured by the circuit of.
  • the comparison circuits 32A and 32B according to this modification will be described in detail below.
  • FIG. 19A shows a configuration example of the comparison circuit 32A.
  • the first stage circuit 101 of the comparison circuit 32A has transistors MP21 to MP23, switches SW21 and SW22, and transistors MN21 and MN22.
  • the transistors MP21 to MP23 are P-type MOS transistors, and the transistors MN21 and MN22 are N-type MOS transistors.
  • Capacitive elements C21 and C22 have one end and the other end.
  • the reference signal RAM P1 is supplied to one end of the capacitive element C21, and the other end is connected to the other end of the capacitive element C22, the gate of the transistor MP21, and one end of the switch SW21.
  • a signal SIG is supplied to one end of the capacitive element C22, and the other end is connected to the other end of the capacitive element C21, the gate of the transistor MP21, and one end of the switch SW21.
  • a DC voltage VREF is applied to one end of the capacitive element C23, and the other end is connected to the gate of the transistor MP22 and one end of the switch SW22.
  • the gate of the transistor MP21 is connected to the other end of the capacitive elements C21 and C22 and one end of the switch SW21, the drain is connected to the drain of the transistor MN21, the gate of the transistors MN21 and MN22, and the other end of the switch SW21, and the source is the transistor MP22. It is connected to the source of the transistor MP23 and the drain of the transistor MP23.
  • the gate of the transistor MP22 is connected to the other end of the capacitive element C23 and one end of the switch SW22, the drain is connected to the drain of the transistor MN22, the other end of the switch SW22, and the input terminal of the subsequent circuit 102, and the source is the source of the transistor MP21. And connected to the drain of the transistor MP23.
  • the bias voltage VB4 is supplied to the gate of the transistor MP23, the drain is connected to the source of the transistors MP21 and MP22, and the power supply voltage VDD2 is supplied to the source.
  • the transistor MP23 operates as a current source, and the transistors MP21 and MP22 operate as a differential pair.
  • the switch SW21 is configured to be turned on and off based on the control signal AZSW, one end of the switch SW21 is connected to the other end of the capacitive elements C21 and C22 and the gate of the transistor MP21, and the other end is the drain of the transistors MP21 and MN21 and the other end. It is connected to the gates of the transistors MN21 and MN22.
  • the switch SW22 is configured to be turned on and off based on the control signal AZSW, one end of the switch SW22 is connected to the other end of the capacitive element C23 and the gate of the transistor MP22, and the other end is the drain of the transistors MP22 and MN22 and the subsequent circuit 102. It is connected to the input terminal of.
  • the gate of the transistor MN21 is connected to the gate of the transistor MN22, the drain of the transistors MN21 and MP21, and the other end of the switch SW21, and the drain is connected to the gate of the transistors MN21 and MN22, the drain of the transistor MP21, and the other end of the switch SW21.
  • the ground voltage VSS2 is supplied to the source.
  • the gate of the transistor MN22 is connected to the gate of the transistor MN21, the drain of the transistors MN21 and MP21, and the other end of the switch SW21, and the drain is connected to the subsequent circuit 102, the drain of the transistor MP22, and the other end of the switch SW22 to the source. Is supplied with the ground voltage VSS2.
  • the transistors MN21 and MN22 operate as loads of the transistors MP21 and MP22 which are differential pairs.
  • the comparison circuit 32A corresponds to a specific example of the "first comparison circuit” in the present disclosure.
  • the transistor MP21 corresponds to a specific example of the "first transistor” in the present disclosure.
  • the transistor MP22 corresponds to a specific example of the "fifth transistor” in the present disclosure.
  • the transistor MP23 corresponds to a specific example of the "current source” in the present disclosure.
  • the capacitive element C21 corresponds to a specific example of the "first capacitive element” in the present disclosure.
  • the capacitive element C22 corresponds to a specific example of the "second capacitive element” in the present disclosure.
  • the capacitive element C23 corresponds to a specific example of the "third capacitive element” in the present disclosure.
  • the switch SW21 corresponds to a specific example of the "first switch” in the present disclosure.
  • the switch SW22 corresponds to a specific example of the "third switch” in the present disclosure.
  • the transistor MN21 corresponds to a specific example of the "first load transistor” in the present disclosure.
  • the transistor MN22 corresponds to a specific example of the "second load transistor” in the present disclosure.
  • FIG. 19B shows a configuration example of the comparison circuit 32B.
  • the first stage circuit 101 of the comparison circuit 32B includes transistors MN24 to MN26, switches SW24 and SW25, and transistors MP24 and MP25.
  • the transistors MN24 to MN26 are N-type MOS transistors, and the transistors MP24 and MP25 are P-type MOS transistors.
  • the capacitance elements C24 to C26 of the comparison circuit 32B correspond to the capacitance elements C21 to C23 of the comparison circuit 32A, respectively, and the transistors MN24 to MN26 of the comparison circuit 32B correspond to the transistors MP21 to MP23 of the comparison circuit 32A, respectively.
  • the switches SW24 and SW25 of the 32B correspond to the switches SW21 and SW22 of the comparison circuit 32A, respectively, and the transistors MP24 and MP25 of the comparison circuit 32B correspond to the transistors MN21 and MN22 of the comparison circuit 32A, respectively.
  • the comparison circuit 22 synthesizes the voltage of the signal SIG and the voltage of the reference signal RAM P1 by using the capacitive elements C1 and C2, and is based on the combined voltage.
  • the comparison operation is performed, but the comparison operation is not limited to this.
  • the comparison circuits 42A and 42B according to this modification will be described in detail below.
  • FIG. 20A shows a configuration example of the comparison circuit 42A.
  • the comparison circuit 42A has capacitive elements C31 and C32.
  • the reference signal RAM P1 is supplied to one end of the capacitive element C31, and the other end is connected to the gate of the transistor MP21 and one end of the switch SW21.
  • a signal SIG is supplied to one end of the capacitive element C32, and the other end is connected to the gate of the transistor MP22 and one end of the switch SW22.
  • the capacitive element C31 corresponds to a specific example of the "first capacitive element” in the present disclosure.
  • the capacitive element C32 corresponds to a specific example of the "second capacitive element” in the present disclosure.
  • FIG. 20B shows a configuration example of the comparison circuit 42B.
  • the comparison circuit 42B has capacitive elements C34 and C35.
  • a reference signal RAMP1 is supplied to one end of the capacitive element C34, and the other end is connected to the gate of the transistor MN24 and one end of the switch SW24.
  • a signal SIG is supplied to one end of the capacitive element C35, and the other end is connected to the gate of the transistor MN25 and one end of the switch SW25.
  • FIG. 21 shows a usage example of the image pickup apparatus 1 according to the above embodiment.
  • the image pickup device 1 described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray, as described below.
  • Devices that take images for viewing such as digital cameras and portable devices with camera functions.
  • For safe driving such as automatic stop and recognition of the driver's condition, in front of the car Devices and user gestures used for traffic, such as in-vehicle sensors that photograph the rear, surroundings, and interior of vehicles, surveillance cameras that monitor traveling vehicles and roads, and distance measurement sensors that measure distance between vehicles.
  • devices and endoscopes used in home appliances such as televisions, refrigerators, and air conditioners, and devices that perform angiography by receiving infrared light.
  • Equipment used for medical and healthcare surveillance cameras for crime prevention, cameras for person authentication, etc.
  • devices used for security skin measuring instruments for photographing skin
  • scalp Equipment used for beauty such as a microscope for taking pictures
  • Equipment used for sports such as action cameras and wearable cameras for sports applications
  • Camera for monitoring the condition of fields and crops, etc.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 22 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • an imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 23 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, 12105 as imaging units 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 23 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the image quality of the captured image can be improved.
  • the vehicle control system 12000 it is possible to improve the accuracy of the vehicle collision avoidance or collision mitigation function, the follow-up running function based on the inter-vehicle distance, the vehicle speed maintenance running function, the vehicle collision warning function, the vehicle lane deviation warning function, and the like. it can.
  • FIG. 35 shows a configuration example of the distance measuring device 900 according to this application example.
  • the distance measuring device 900 is configured to measure the distance to the object to be measured OBJ by an indirect method.
  • the distance measuring device 900 includes a light emitting unit 901, an optical system 902, a photodetector unit 910, and a control unit 903.
  • the light emitting unit 901 is configured to emit an optical pulse L0 toward the measurement object OBJ.
  • the light emitting unit 901 emits an optical pulse L0 by performing a light emitting operation in which light emission and non-light emission are alternately repeated based on an instruction from the control unit 903.
  • the light emitting unit 901 has, for example, a light source that emits infrared light. This light source is configured by using, for example, a laser light source or an LED (Light Emitting Diode).
  • the optical system 902 includes a lens that forms an image on the light receiving surface S of the photodetector 910.
  • An optical pulse (reflected light pulse L1) emitted from the light emitting unit 901 and reflected by the measurement object OBJ is incident on the optical system 902.
  • the light detection unit 910 is configured to generate a distance image PIC by detecting light based on an instruction from the control unit 903. Each of the plurality of pixel values included in the distance image PIC indicates a value for the distance D to the measurement target OBJ. Then, the photodetector 910 outputs the generated distance image PIC as an image signal DATA.
  • the control unit 903 is configured to control the operation of the distance measuring device 900 by supplying control signals to the light emitting unit 901 and the light detection unit 910 and controlling these operations.
  • FIG. 36 shows an example of a configuration of the photodetector 910.
  • the light detection unit 910 includes a pixel array 911, a drive unit 912, a reference signal generation unit 913, a reading unit 919, a signal processing unit 914, and an imaging control unit 915.
  • the pixel array 911, the drive unit 912, the reference signal generation unit 913, the reading unit 919, the signal processing unit 914, and the image pickup control unit 915 may be formed on one semiconductor substrate.
  • the pixel array 911 is formed on one semiconductor substrate, and the drive unit 912, the reference signal generation unit 913, the read unit 919, the signal processing unit 914, and the image pickup control unit 915 are formed on another semiconductor substrate. These two semiconductor substrates may be overlapped with each other.
  • the pixel array 911 has a plurality of pixels 920 arranged in a matrix.
  • the pixel 920 is configured to generate a pixel voltage Vpix according to the amount of light received.
  • FIG. 37 shows an example of the configuration of the pixel 920.
  • the pixel array 911 includes a plurality of control lines 931A, a plurality of control lines 931B, a plurality of control lines 932A, a plurality of control lines 932A, a plurality of control lines 933, a plurality of signal lines 939A, and a plurality of signals. It has a line 939B.
  • Pixel 920 has a photodiode 921, floating diffusion 923A, 923B, and transistors 922A, 922B, 924A, 924B, 925A, 925B, 926A, 926B.
  • a circuit including a photodiode 921, a floating diffusion 923A, and transistors 922A, 924A, 925A, and 926A is also called a tap A.
  • a circuit including a photodiode 921, a floating diffusion 923B, and transistors 922B, 924B, 925B, and 926B is also referred to as a tap B.
  • the gate of transistor 922A is connected to control line 931A, the source is connected to photodiode 921, and the drain is connected to floating diffusion 923A.
  • the floating diffusion 923A is configured to store the charge supplied from the photodiode 921 via the transistor 922A.
  • the gate of the transistor 924A is connected to the control line 932A, the drain is supplied with the power supply voltage VDD, and the source is connected to the floating diffusion 923A.
  • the gate of transistor 925A is connected to floating diffusion 923A, the drain is supplied with a power supply voltage VDD, and the source is connected to the drain of transistor 926A.
  • the gate of transistor 926A is connected to control line 933, the drain is connected to the source of transistor 925A, and the source is connected to signal line 939A.
  • the floating diffusion 923A is reset when the transistor 924A is turned on, and the floating diffusion 923B is reset when the transistor 924B is turned on.
  • the electric charge generated by the photodiode 921 is selectively accumulated in the floating diffusion 923A and the floating diffusion 923B.
  • the transistors 926A and 926B are turned on, the pixel 920 outputs a pixel signal corresponding to the amount of electric charge accumulated in the floating diffusion 923A to the signal line 939A, and the electric charge accumulated in the floating diffusion 923B.
  • a pixel signal corresponding to the amount of is output to the signal line 939B.
  • the drive unit 912 (FIG. 36) is configured to sequentially drive a plurality of pixels 920 in the pixel array 911 in pixel line L units based on an instruction from the image pickup control unit 915.
  • the reference signal generation unit 913 is configured to generate the reference signal RAMP based on the instruction from the image pickup control unit 915.
  • the reading unit 919 generates the image signal DATA0 by performing AD conversion based on the pixel signals supplied from the pixel array 911 via the signal lines 939A and 939B based on the instruction from the imaging control unit 915. It is composed of.
  • the signal processing unit 914 generates a distance image PIC by performing predetermined signal processing on the image signal DATA0 based on the instruction from the image pickup control unit 915, and outputs the image signal DATA including the distance image PIC. It is configured to.
  • the image pickup control unit 915 supplies control signals to the drive unit 912, the reference signal generation unit 913, the reading unit 919, and the signal processing unit 914, and controls the operation of these circuits to control the operation of the light detection unit 910. Configured to control.
  • FIG. 38 shows an operation example of the distance measuring device 900
  • FIG. 38 (A) shows the waveform of the light pulse L0 emitted from the light emitting unit 901
  • FIG. 38 (B) shows the light detection unit.
  • the waveform of the reflected light pulse L1 detected by 910 is shown.
  • the light emitting unit 901 emits an optical pulse L0 having a pulse waveform having a duty ratio of 50% based on an instruction from the control unit 903 (FIG. 38 (A)).
  • This optical pulse L0 travels toward the object to be measured OBJ.
  • the light pulse L0 is reflected by the measurement object OBJ, and the reflected reflected light pulse L1 travels toward the photodetector 910.
  • the pixel 920 of the photodetector 910 detects the reflected light pulse L1 (FIG. 38 (B)).
  • the reflected light pulse L1 detected by the pixel 920 has a waveform obtained by delaying the waveform of the light pulse L0 shown in FIG. 38 (A) by the delay time DL.
  • This delay time DL is the time during which the light travels in the order of the light emitting unit 901, the measurement object OBJ, and the photodetector unit 910, and corresponds to the flight time of the light.
  • the flight time of this light corresponds to the distance between the distance measuring device 900 and the object to be measured OBJ.
  • the floating diffusion 923A of the pixel 920 accumulates the signal charge Q1 according to the amount of light received by the photodiode 921 during the period 941 when the light emitting unit 901 emits light, and the floating diffusion 923B of the pixel 920 is the light emitting unit 901.
  • the signal charge Q2 corresponding to the amount of light received by the photodiode 921 is accumulated.
  • the signal processing unit 914 obtains the charge ratio between the signal charge Q1 and the signal charge Q2.
  • the charge amount of the signal charge Q1 is proportional to the length of the period 951, and the charge amount of the signal charge Q2 is proportional to the length of the period 952.
  • the delay time DL is short, the signal charge Q1 increases and the signal charge Q2 decreases, and when the delay time DL is long, the signal charge Q1 decreases and the signal charge Q2 increases. In this way, the charge ratio of the signal charge Q1 and the signal charge Q2 changes according to the delay time DL.
  • the delay time DL can be obtained with high accuracy, and as a result, the distance to the measurement target OBJ can be measured with high accuracy.
  • the present technology can be applied to the reading unit 919. As a result, the image quality of the distance image can be improved.
  • the pixel P is configured as shown in FIG. 2, but the present invention is not limited to this, and pixels having various configurations can be used.
  • this technology can have the following configuration. According to the present technology having the following configuration, the image quality can be improved.
  • a first pixel capable of generating a first pixel signal and A reference signal generator that can generate a reference signal
  • a first buffer circuit capable of outputting a first signal corresponding to the reference signal from an output terminal
  • a first buffer circuit capable of performing a comparison operation based on the first pixel signal and the first signal.
  • a photodetector having a comparison circuit and a first conversion unit capable of converting the first pixel signal into a digital code.
  • the first pixel can output the first pixel signal from the output terminal.
  • the first comparison circuit is A first transistor having a gate and a drain, A first capacitive element having a first terminal connected to the output terminal of the first buffer circuit and a second terminal connected to the gate of the first transistor, and the first pixel.
  • a second capacitive element having a first terminal connected to the output terminal of the first transistor and a second terminal connected to the gate of the first transistor.
  • a first switch capable of connecting the gate of the first transistor and the drain of the first transistor by being turned on,
  • the photodetector according to (1) above which has a load circuit connected to the drain of the first transistor.
  • the first transistor has a source connected to the first power supply node.
  • the load circuit comprises a first load transistor having a gate to which a predetermined voltage is supplied, a drain connected to the drain of the first transistor, and a source connected to a second power node.
  • the photodetector according to (3) wherein the power supply voltage supplied to the first buffer circuit is higher than the power supply voltage at the first power supply node.
  • the first comparison circuit is A second transistor having a gate connected to the drain of the first transistor, a drain, and a source connected to the first power node.
  • a third transistor having a gate, a drain connected to the drain of the second transistor, and a source connected to the second power node.
  • the first comparison circuit is connected to a gate connected to the drain of the second transistor, a drain connected to the first power supply node, and the drain of the first transistor.
  • the first transistor has a source and has a source.
  • the first comparison circuit is A fifth transistor with a gate, a drain, and a source, With the third capacitive element connected to the gate of the fifth transistor, A current source connected to the source of the first transistor and the source of the fifth transistor, It further has a third switch to which the gate of the fifth transistor and the drain of the fifth transistor can be connected by being turned on.
  • the first pixel can output the first pixel signal from the output terminal.
  • the first comparison circuit is A first transistor having a gate, a drain, and a source, A fifth transistor with a gate, a drain, and a source, A current source connected to the source of the first transistor and the source of the fifth transistor, A first capacitive element having a first terminal connected to the output terminal of the first buffer circuit and a second terminal connected to the gate of the first transistor.
  • a second capacitive element having a first terminal connected to the output terminal of the first pixel and a second terminal connected to the gate of the fifth transistor.
  • the load circuit is A first load transistor having a gate and a drain connected to the drain of the first transistor, (8) or (9) above, wherein the second load transistor has a gate connected to the gate of the first load transistor and a drain connected to the drain of the fifth transistor.
  • the reference signal generation unit can output the reference signal from the output terminal.
  • the first buffer circuit is A first buffer transistor having a gate connected to the output terminal of the reference signal generation unit and a source connected to the output terminal of the first buffer circuit.
  • (13) Further provided with a voltage generator capable of outputting a predetermined voltage from the output terminal.
  • the photodetector according to (11), wherein the first buffer transistor further includes a back gate connected to the output terminal of the voltage generating unit.
  • a signal generation unit capable of generating an auxiliary reference signal based on the reference signal and outputting the auxiliary reference signal from an output terminal is further provided.
  • a second pixel capable of generating a second pixel signal and A second buffer circuit capable of outputting a second signal corresponding to the reference signal from the output terminal, and a second buffer circuit capable of performing the comparison operation based on the second pixel signal and the second signal.
  • the photodetector according to any one of (1) to (14) above, further comprising a second conversion unit capable of converting the second pixel signal into a digital code.
  • a third pixel capable of generating a third pixel signal and A third buffer circuit capable of outputting a third signal corresponding to the reference signal from the output terminal, and a third capable of performing the comparison operation based on the third pixel signal and the third signal. It also has a comparison circuit of the above, and further includes a third conversion unit capable of converting the third pixel signal into a digital code.
  • the output terminal of the third buffer circuit is electrically insulated from the output terminal of the first buffer circuit and is electrically insulated from the output terminal of the second buffer circuit.
  • a photodetector and a processing unit that controls the operation of the photodetector are provided.
  • the photodetector A first pixel capable of generating a first pixel signal and A reference signal generator that can generate a reference signal,
  • a first buffer circuit capable of outputting a first signal corresponding to the reference signal from an output terminal, and a first buffer circuit capable of performing a comparison operation based on the first pixel signal and the first signal.
  • An electronic device having a comparison circuit and a first conversion unit capable of converting the first pixel signal into a digital code.

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Abstract

本開示の光検出装置は、第１の画素信号を生成可能な第１の画素と、参照信号を生成可能な参照信号生成部と、参照信号に応じた第１の信号を出力端子から出力可能な第１のバッファ回路と、第１の画素信号および第１の信号に基づいて比較動作を行うことが可能な第１の比較回路とを有し、第１の画素信号をデジタルコードに変換可能な第１の変換部とを備える。

Description

光検出装置および電子機器
　本開示は、光を検出可能な光検出装置、およびそのような光検出装置を備えた電子機器に関する。
　光検出装置では、しばしば、画素が受光量に応じた画素信号を生成し、ＡＤ（Analog to Digital）変換回路がその画素信号をデジタルコードに変換する。例えば、特許文献１には、ランプ波形を有する信号、および画素信号に基づいてＡＤ変換を行う撮像装置が開示されている。
特開２００７－１９６８２号公報
　ところで、光検出装置では、画質が高いことが望まれており、さらなる画質の向上が期待されている。
　画質を高めることができる光検出装置および電子機器を提供することが望ましい。
　本開示の一実施の形態における光検出装置は、第１の画素と、参照信号生成部と、第１の変換部とを備えている。第１の画素は、第１の画素信号を生成可能なものである。参照信号生成部は、参照信号を生成可能なものである。第１の変換部は、参照信号に応じた第１の信号を出力端子から出力可能な第１のバッファ回路と、第１の画素信号および第１の信号に基づいて比較動作を行うことが可能な第１の比較回路とを有し、第１の画素信号をデジタルコードに変換可能なものである。
　本開示の一実施の形態における電子機器は、上記光検出装置を備えたものであり、例えば、スマートフォン、デジタルカメラ、ビデオカメラ、ノート型パーソナルコンピュータなどが該当する。
　本開示の一実施の形態における光検出装置および電子機器では、第１の画素により第１の画素信号が生成され、参照信号生成部により参照信号が生成される。第１のバッファ回路により、参照信号に応じた第１の信号が生成される。そして、第１の比較回路により、第１の画素信号および第１の信号に基づいて比較動作が行われ、第１の画素信号がデジタルコードに変換される。
本開示の一実施の形態に係る撮像装置の一構成例を表すブロック図である。 図１に示した画素の一構成例を表す回路図である。 図１に示した読出部の一構成例を表すブロック図である。 図３に示したバッファ回路および比較回路の一構成例を表す回路図である。 図３に示したバッファ回路および比較回路の他の構成例を表す回路図である。 図３に示したバッファ回路および比較回路の他の構成例を表す回路図である。 図３に示したバッファ回路および比較回路の他の構成例を表す回路図である。 図３に示した読出部の一構成例を表す回路図である。 図１に示した撮像装置の一実装例を表す説明図である。 図１に示した撮像装置の他の実装例を表す説明図である。 図１に示した撮像装置の一動作例を表すタイミング図である。 図１に示した撮像装置の一動作例を表すタイミング波形図である。 変形例に係る比較回路の一構成例を表す回路図である。 他の変形例に係る比較回路の一構成例を表す回路図である。 他の変形例に係るバッファ回路の一構成例を表す回路図である。 他の変形例に係るバッファ回路の一構成例を表す回路図である。 他の変形例に係る読出部の一構成例を表す回路図である。 図１２に示した複数のトランジスタの一構成例を表す概略断面図である。 他の変形例に係る読出部の一構成例を表す回路図である。 他の変形例に係る読出部の一構成例を表す回路図である。 図１５に示した読出部の一構成例を表す回路図である。 他の変形例に係る読出部の一構成例を表す回路図である。 他の変形例に係る読出部の一構成例を表す回路図である。 他の変形例に係る比較回路の一構成例を表す回路図である。 他の変形例に係る比較回路の一構成例を表す回路図である。 他の変形例に係る比較回路の一構成例を表す回路図である。 他の変形例に係る比較回路の一構成例を表す回路図である。 撮像装置の使用例を表す説明図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 応用例に係る測距装置の一構成例を表すブロック図である。 図２４に示した光検出部の一構成例を表すブロック図である。 図２５に示した画素の一構成例を表す回路図である。 図２４に示した測距装置の一動作例を表す波形図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．撮像装置の使用例
３．移動体への応用例
４．測距装置への応用例
＜１．実施の形態＞
［構成例］
　図１は、一実施の形態に係る光検出装置を適用した撮像装置１の一構成例を表すものである。撮像装置１は、画素アレイ１１と、駆動部１２と、参照信号生成部１３と、読出部２０と、信号処理部１４と、撮像制御部１５とを備えている。
　画素アレイ１１は、マトリックス状に配置された複数の画素Ｐを有している。画素Ｐは、受光量に応じた画素電圧Ｖpixを生成するように構成される。
　図２は、画素Ｐの一構成例を表すものである。画素アレイ１１は、複数の制御線ＴＧＬと、複数の制御線ＲＳＴＬと、複数の制御線ＳＥＬＬと、複数の信号線ＶＳＬとを有している。制御線ＴＧＬは、水平方向（図２における横方向）に延伸し、一端が駆動部１２に接続される。この制御線ＴＧＬには、駆動部１２により制御信号ＳＴＧが供給される。制御線ＲＳＴＬは、水平方向に延伸し、一端が駆動部１２に接続される。この制御線ＲＳＴＬには、駆動部１２により制御信号ＳＲＳＴが供給される。制御線ＳＥＬＬは、水平方向に延伸し、一端が駆動部１２に接続される。この制御線ＳＥＬＬには、駆動部１２により制御信号ＳＳＥＬが供給される。信号線ＶＳＬは、垂直方向（図２における縦方向）に延伸し、一端が読出部２０に接続される。この信号線ＶＳＬは、画素Ｐが生成した信号ＳＩＧを読出部２０に伝える。水平方向（図１，２において横方向）に並設された１行分の複数の画素Ｐは、画素ラインＬを構成する。
　画素Ｐは、フォトダイオードＰＤと、トランジスタＴＧと、フローティングディフュージョンＦＤと、トランジスタＲＳＴ，ＡＭＰ，ＳＥＬとを有している。トランジスタＴＧ，ＲＳＴ，ＡＭＰ，ＳＥＬは、この例ではＮ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
　フォトダイオードＰＤは、受光量に応じた量の電荷を生成し、生成した電荷を内部に蓄積する光電変換素子である。フォトダイオードＰＤのアノードは接地され、カソードはトランジスタＴＧのソースに接続される。
　トランジスタＴＧのゲートは制御線ＴＧＬに接続され、ソースはフォトダイオードＰＤのカソードに接続され、ドレインはフローティングディフュージョンＦＤに接続される。
　フローティングディフュージョンＦＤは、フォトダイオードＰＤからトランジスタＴＧを介して転送された電荷を蓄積するように構成される。フローティングディフュージョンＦＤは、例えば、半導体基板の表面に形成された拡散層を用いて構成される。図２では、フローティングディフュージョンＦＤを、容量素子のシンボルを用いて示している。
　トランジスタＲＳＴのゲートは制御線ＲＳＴＬに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはフローティングディフュージョンＦＤに接続される。
　トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタＳＥＬのドレインに接続される。
　トランジスタＳＥＬのゲートは制御線ＳＥＬＬに接続され、ドレインはトランジスタＡＭＰのソースに接続され、ソースは信号線ＶＳＬに接続される。
　この構成により、画素Ｐでは、制御線ＳＥＬＬに供給された制御信号ＳＳＥＬに基づいてトランジスタＳＥＬがオン状態になることにより、画素Ｐが信号線ＶＳＬと電気的に接続される。これにより、トランジスタＡＭＰは、読出部２０の定電流源ＣＳ（後述）に接続され、いわゆるソースフォロワとして動作する。そして、画素Ｐは、フローティングディフュージョンＦＤにおける電圧に応じた電圧を含む信号ＳＩＧを、信号線ＶＳＬに出力する。具体的には、画素Ｐは、後述するように、読出部２０がＡＤ変換を行う２つの期間（Ｐ相期間ＴＰおよびＤ相期間ＴＤ）のうちのＰ相期間ＴＰにおいてリセット電圧Ｖresetを出力し、Ｄ相期間ＴＤにおいて受光量に応じた画素電圧Ｖpixを出力する。画素Ｐは、これらのリセット電圧Ｖresetおよび画素電圧Ｖpixを含む信号ＳＩＧを、信号線ＶＳＬに出力するようになっている。
　駆動部１２（図１）は、撮像制御部１５からの指示に基づいて、画素ラインＬ単位で、画素アレイ１１における複数の画素Ｐを順次駆動するように構成される。具体的には、駆動部１２は、画素アレイ１１における複数の制御線ＴＧＬに複数の制御信号ＳＴＧをそれぞれ供給し、複数の制御線ＲＳＴＬに複数の制御信号ＳＲＳＴをそれぞれ供給し、複数の制御線ＳＥＬＬに複数の制御信号ＳＳＥＬをそれぞれ供給することにより、画素ラインＬ単位で画素アレイ１１における複数の画素Ｐを駆動するようになっている。
　参照信号生成部１３は、撮像制御部１５からの指示に基づいて、参照信号ＲＡＭＰを生成するように構成される。参照信号ＲＡＭＰは、読出部２０がＡＤ変換を行う２つの期間（Ｐ相期間ＴＰおよびＤ相期間ＴＤ）において、時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する。参照信号生成部１３は、この参照信号ＲＡＭＰを読出部２０に供給するようになっている。
　読出部２０は、撮像制御部１５からの指示に基づいて、画素アレイ１１から信号線ＶＳＬを介して供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、画像信号ＤＡＴＡ０を生成するように構成される。
　図３は、読出部２０の一構成例を表すものである。なお、図３には、読出部２０に加え、参照信号生成部１３、信号処理部１４、および撮像制御部１５をも描いている。読出部２０は、複数の定電流源ＣＳ（定電流源ＣＳ［０］，ＣＳ［１］，ＣＳ［２］，ＣＳ［２］，…）と、複数のＡＤ変換部ＡＤＣ（ＡＤ変換部ＡＤＣ［０］，ＡＤＣ［１］，ＡＤＣ［２］，ＡＤＣ［３］…）と、転送走査部２９とを有している。
　複数の定電流源ＣＳは、複数の信号線ＶＳＬに対応して設けられる。具体的には、０番目の定電流源ＣＳ［０］は、０番目の信号線ＶＳＬ［０］に対応して設けられ、１番目の定電流源ＣＳ［１］は、１番目の信号線ＶＳＬ［１］に対応して設けられ、２番目の定電流源ＣＳ［２］は、２番目の信号線ＶＳＬ［２］に対応して設けられ、３番目の定電流源ＣＳ［３］は、３番目の信号線ＶＳＬ［３］に対応して設けられる。４番目以降についても同様である。定電流源ＣＳの一端は、対応する信号線ＶＳＬに接続され、他端は接地される。複数の定電流源ＣＳのそれぞれは、対応する信号線ＶＳＬに所定の電流を流すように構成される。
　複数のＡＤ変換部ＡＤＣは、複数の信号線ＶＳＬに対応して設けられている。具体的には、０番目のＡＤ変換部ＡＤＣ［０］は、０番目の信号線ＶＳＬ［０］に対応して設けられ、１番目のＡＤ変換部ＡＤＣ［１］は、１番目の信号線ＶＳＬ［１］に対応して設けられ、２番目のＡＤ変換部ＡＤＣ［２］は、２番目の信号線ＶＳＬ［２］に対応して設けられ、３番目のＡＤ変換部ＡＤＣ［３］は、３番目の信号線ＶＳＬ［２］に対応して設けられる。４番目以降についても同様である。複数のＡＤ変換部ＡＤＣのそれぞれは、画素アレイ１１から供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、信号ＳＩＧの電圧をデジタルコードＣＯＤＥに変換するように構成される。ＡＤ変換部ＡＤＣは、バッファ回路２１と、比較回路２２と、カウンタ２３と、ラッチ２４とを有している。
　バッファ回路２１は、参照信号ＲＡＭＰに基づいて参照信号ＲＡＭＰ１を生成するように構成される。
　比較回路２２は、バッファ回路２１から供給された参照信号ＲＡＭＰ１および画素Ｐから信号線ＶＳＬを介して供給された信号ＳＩＧに基づいて比較動作を行うことにより信号ＣＭＰＯを生成するように構成される。比較回路２２は、撮像制御部１５から供給された制御信号ＡＺＳＷ，ＡＺＮに基づいて動作点を設定し、その後に比較動作を行うようになっている。
　図４Ａは、バッファ回路２１および比較回路２２の一構成例を表すものである。バッファ回路２１には、電源電圧ＶＤＤ１、接地電圧ＶＳＳ１、およびバイアス電圧ＶＢ１が供給される。比較回路２２には、電源電圧ＶＤＤ２、接地電圧ＶＳＳ２、およびバイアス電圧ＶＢ２が供給される。この例では、電源電圧ＶＤＤ１は、電源電圧ＶＤＤ２よりも高い電圧である。なお、これに限定されるものではなく、例えば、電源電圧ＶＤＤ１は、電源電圧ＶＤＤ２と同じ電圧であってもよい。
　バッファ回路２１は、トランジスタＭＰ１，ＭＰ２を有している。トランジスタＭＰ１，ＭＰ２は、Ｐ型のＭＯＳトランジスタである。トランジスタＭＰ１のゲートには参照信号ＲＡＭＰが供給され、ドレインには接地電圧ＶＳＳ１が供給され、ソースはトランジスタＭＰ２のドレインおよび比較回路２２に接続される。トランジスタＭＰ２のゲートにはバイアス電圧ＶＢ１が供給され、ドレインはトランジスタＭＰ１のソースおよび比較回路２２に接続され、ソースには電源電圧ＶＤＤ１が供給される。トランジスタＭＰ２は、定電流源として動作する。図示していないが、この例では、トランジスタＭＰ１，ＭＰ２のバックゲートには電源電圧ＶＤＤ１が供給される。この構成により、バッファ回路２１は、いわゆるソースフォロワとして動作することにより、参照信号ＲＡＭＰに基づいて参照信号ＲＡＭＰ１を生成するようになっている。
　比較回路２２は、容量素子Ｃ１，Ｃ２と、トランジスタＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ１２と、スイッチＳＷ１，ＳＷ２と、容量素子Ｃ３とを有している。トランジスタＭＰ１１，ＭＰ１２は、Ｐ型のＭＯＳトランジスタであり、トランジスタＭＮ１１，ＭＮ１２は、Ｎ型のＭＯＳトランジスタである。
　容量素子Ｃ１，Ｃ２は一端（端子Ｔ１）および他端（端子Ｔ２）を有する。容量素子Ｃ１の一端はバッファ回路２１に接続され、他端は容量素子Ｃ２の他端、トランジスタＭＰ１１のゲート、およびスイッチＳＷ１の一端に接続される。容量素子Ｃ１の一端には、バッファ回路２１が生成した参照信号ＲＡＭＰ１が供給される。容量素子Ｃ２の一端は信号線ＶＳＬに接続され、他端は容量素子Ｃ１の他端、トランジスタＭＰ１１のゲート、およびスイッチＳＷ１の一端に接続される。容量素子Ｃ２の一端には、画素Ｐが生成した画素信号ＳＩＧが供給される。
　トランジスタＭＰ１１のゲートは容量素子Ｃ１，Ｃ２の他端およびスイッチＳＷ１の一端に接続され、ドレインはトランジスタＭＮ１１のドレイン、トランジスタＭＰ１２のゲート、およびスイッチＳＷ１の他端に接続され、ソースには電源電圧ＶＤＤ２が供給される。トランジスタＭＮ１１のゲートにはバイアス電圧ＶＢ２が供給され、ドレインはトランジスタＭＰ１１のドレイン、トランジスタＭＰ１２のゲート、およびスイッチＳＷ１の他端に接続され、ソースには接地電圧ＶＳＳ２が供給される。トランジスタＭＮ１１は、トランジスタＭＰ１１の負荷であり、定電流源として動作する。スイッチＳＷ１は、制御信号ＡＺＳＷに基づいてオンオフするように構成され、一端は容量素子Ｃ１，Ｃ２の他端およびトランジスタＭＰ１１のゲートに接続され、他端はトランジスタＭＰ１１，ＭＮ１１のドレインおよびトランジスタＭＰ１２のゲートに接続される。トランジスタＭＰ１１，ＭＮ１１、およびスイッチＳＷ１は、比較回路２２の初段回路１０１を構成する。
　トランジスタＭＰ１２のゲートはトランジスタＭＰ１１，ＭＮ１１のドレインおよびスイッチＳＷ１の他端に接続され、ドレインはトランジスタＭＮ１２のドレインおよびスイッチＳＷ２の一端に接続され、ソースには電源電圧ＶＤＤ２が供給される。トランジスタＭＮ１２のゲートは容量素子Ｃ３の一端およびスイッチＳＷ２の他端に接続され、ドレインはトランジスタＭＰ１２のドレインおよびスイッチＳＷ２の一端に接続され、ソースには接地電圧ＶＳＳ２が供給される。スイッチＳＷ２は制御信号ＡＺＮに基づいてオンオフするように構成され、一端はトランジスタＭＰ１２，ＭＮ１２のドレインに接続され、他端はトランジスタＭＮ１２のゲートおよび容量素子Ｃ３の一端に接続される。容量素子Ｃ３の一端はトランジスタＭＮ１２のゲートおよびスイッチＳＷ２の他端に接続され、他端には接地電圧ＶＳＳ２が供給される。なお、容量素子Ｃ３は、ＭＯＳキャパシタなどを用いて構成してもよいし、例えば、トランジスタＭＮ１２のゲートの寄生容量、スイッチＳＷ２の寄生容量、配線の寄生容量などを用いて構成してもよい。トランジスタＭＰ１２，ＭＮ１２、スイッチＳＷ２、および容量素子Ｃ３は、比較回路２２の後段回路１０２を構成する。
　この構成により、比較回路２２は、信号ＳＩＧおよび参照信号ＲＡＭＰ１に基づいて比較動作を行う。具体的には、比較回路２２では、後述するように、スイッチＳＷ１，ＳＷ２がオン状態になることにより、動作点を設定する。そして、比較回路２２は、Ｐ相期間ＴＰにおいて、参照信号ＲＡＭＰ１、および信号ＳＩＧに含まれるリセット電圧Ｖresetに基づいて比較動作を行い、Ｄ相期間ＴＤにおいて、参照信号ＲＡＭＰ１、および信号ＳＩＧに含まれる画素電圧Ｖpixに基づいて比較動作を行うようになっている。
　なお、この例では、図４Ａに示したように、バッファ回路２１を２つのＰ型のＭＯＳトランジスタを用いて構成したが、これに限定されるものではなく、図４Ｂに示すバッファ回路２１Ａのように、２つのＮ型のＭＯＳトランジスタを用いて構成してもよい。このバッファ回路２１Ａは、トランジスタＭＮ１，ＭＮ２を有している。トランジスタＭＮ１，ＭＮ２は、Ｎ型のＭＯＳトランジスタである。トランジスタＭＮ１のゲートには参照信号ＲＡＭＰが供給され、ドレインには電源電圧ＶＤＤ１が供給され、ソースはトランジスタＭＮ２のドレインおよび比較回路２２に接続される。トランジスタＭＮ２のゲートにはバイアス電圧ＶＢ３が供給され、ドレインはトランジスタＭＮ１のソースおよび比較回路２２に接続され、ソースには接地電圧ＶＳＳ１が供給される。図示していないが、この例では、トランジスタＭＮ１，ＭＮ２のバックゲートには接地電圧ＶＳＳ１が供給される。
　また、この例では、比較回路２２を、図４Ａに示したように構成したが、これに限定されるものではなく、図４Ｃに示す比較回路２２Ａのように構成してもよい。この比較回路２２Ａは、容量素子Ｃ４，Ｃ５と、トランジスタＭＮ１３，ＭＰ１３，ＭＮ１４，ＭＰ１４と、スイッチＳＷ３，ＳＷ４と、容量素子Ｃ６とを有している。トランジスタＭＰ１３，ＭＰ１４は、Ｐ型のＭＯＳトランジスタであり、トランジスタＭＮ１３，ＭＮ１４は、Ｎ型のＭＯＳトランジスタである。
　容量素子Ｃ４，Ｃ５は一端および他端を有する。容量素子Ｃ４の一端はバッファ回路２１に接続され、他端は容量素子Ｃ５の他端、トランジスタＭＮ１３のゲート、およびスイッチＳＷ３の一端に接続される。容量素子Ｃ４の一端には、バッファ回路２１が生成した参照信号ＲＡＭＰ１が供給される。容量素子Ｃ５の一端は信号線ＶＳＬに接続され、他端は容量素子Ｃ４の他端、トランジスタＭＮ１３のゲート、およびスイッチＳＷ３の一端に接続される。容量素子Ｃ５の一端には、画素Ｐが生成した画素信号ＳＩＧが供給される。
　トランジスタＭＮ１３のゲートは容量素子Ｃ４，Ｃ５の他端およびスイッチＳＷ３の一端に接続され、ドレインはトランジスタＭＰ１３のドレイン、トランジスタＭＮ１４のゲート、およびスイッチＳＷ３の他端に接続され、ソースには接地電圧ＶＳＳ２が供給される。トランジスタＭＰ１３のゲートにはバイアス電圧ＶＢ４が供給され、ドレインはトランジスタＭＮ１３のドレイン、トランジスタＭＮ１４のゲート、およびスイッチＳＷ３の他端に接続され、ソースには電源電圧ＶＤＤ２が供給される。トランジスタＭＰ１３は、トランジスタＭＮ１３の負荷であり、定電流源として動作する。スイッチＳＷ３は、制御信号ＡＺＳＷに基づいてオンオフするように構成され、一端は容量素子Ｃ４，Ｃ５の他端およびトランジスタＭＮ１３のゲートに接続され、他端はトランジスタＭＮ１３，ＭＰ１３のドレインおよびトランジスタＭＮ１４のゲートに接続される。
　トランジスタＭＮ１４のゲートはトランジスタＭＮ１３，ＭＰ１３のドレインおよびスイッチＳＷ３の他端に接続され、ドレインはトランジスタＭＰ１４のドレインおよびスイッチＳＷ４の一端に接続され、ソースには接地電圧ＶＳＳ２が供給される。トランジスタＭＰ１４のゲートは容量素子Ｃ６の一端およびスイッチＳＷ４の他端に接続され、ドレインはトランジスタＭＮ１４のドレインおよびスイッチＳＷ４の一端に接続され、ソースには電源電圧ＶＤＤ２が供給される。スイッチＳＷ４は制御信号ＡＺＮに基づいてオンオフするように構成され、一端はトランジスタＭＮ１４，ＭＰ１４のドレインに接続され、他端はトランジスタＭＰ１４のゲートおよび容量素子Ｃ６の一端に接続される。容量素子Ｃ６の一端はトランジスタＭＰ１４のゲートおよびスイッチＳＷ４の他端に接続され、他端には電源電圧ＶＤＤ２が供給される。
　また、図４Ｄに示すように、図４Ｂに示したバッファ回路２１Ａと、図４Ｃに示した比較回路２２Ａとを組み合わせてもよい。
　図５は、参照信号生成部１３、バッファ回路２１、および比較回路２２の接続例を表すものである。なお、この図では、バッファ回路２１のトランジスタＭＰ２および比較回路２２のトランジスタＭＮ１１を定電流源のシンボルを用いて示すとともに、比較回路２２の後段回路１０２（トランジスタＭＰ１２，ＭＮ１２、スイッチＳＷ２、および容量素子Ｃ３）を、増幅回路のシンボルを用いて示している。
　図５に示したように、参照信号生成部１３は、参照信号ＲＡＭＰを生成し、生成した参照信号ＲＡＭＰを複数のバッファ回路２１に供給する。複数のバッファ回路２１のそれぞれは、参照信号ＲＡＭＰに基づいて参照信号ＲＡＭＰ１を生成し、生成した参照信号ＲＡＭＰ１を、そのバッファ回路２１に対応する比較回路２２に供給する。比較回路２２は、この参照信号ＲＡＭＰ１および対応する信号線ＶＳＬを介して供給された信号ＳＩＧに基づいて比較動作を行うことにより、信号ＣＭＰＯを生成するようになっている。
　カウンタ２３（図３）は、比較回路２２から供給された信号ＣＭＰＯ、および撮像制御部１５から供給された制御信号ＣＴＬに基づいて、撮像制御部１５から供給されたクロック信号ＣＬＫのパルスをカウントするカウント動作を行うように構成される。
　ラッチ２４は、カウンタ２３により得られたカウント値に基づいて、デジタルコードＣＯＤＥを生成し、このデジタルコードＣＯＤＥを保持するように構成される。具体的には、ラッチ２４は、Ｐ相期間ＴＰにおいてカウンタ２３により得られたカウント値ＣＮＴＰと、Ｄ相期間ＴＤにおいてカウンタ２３により得られたカウント値ＣＮＴＤとの差（ＣＮＴＤ－ＣＮＴＰ）に応じたデジタルコードＣＯＤＥを生成する。そして、ラッチ２４は、転送走査部２９から供給された制御信号に基づいて、このデジタルコードＣＯＤＥをバス配線ＢＵＳに出力するようになっている。
　転送走査部２９は、撮像制御部１５から供給された制御信号ＣＴＬ２に基づいて、複数のＡＤ変換部ＡＤＣのラッチ２４に対して、デジタルコードＣＯＤＥをバス配線ＢＵＳに順次出力させるように制御するように構成される。読出部２０は、このバス配線ＢＵＳを用いて、複数のＡＤ変換部ＡＤＣから供給された複数のデジタルコードＣＯＤＥを、画像信号ＤＡＴＡ０として、信号処理部１４に順次転送するようになっている。
　信号処理部１４（図１）は、撮像制御部１５からの指示に基づいて、画像信号ＤＡＴＡ０に対して、所定の信号処理を行うことにより画像信号ＤＡＴＡを生成し、この画像信号ＤＡＴＡを出力するように構成される。
　撮像制御部１５は、駆動部１２、参照信号生成部１３、読出部２０、および信号処理部１４に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１の動作を制御するように構成される。具体的には、撮像制御部１５は、駆動部１２に対して制御信号を供給することにより、駆動部１２が、画素ラインＬ単位で、画素アレイ１１における複数の画素Ｐを順次駆動するように制御する。また、撮像制御部１５は、参照信号生成部１３に対して制御信号を供給することにより、参照信号生成部１３が参照信号ＲＡＭＰを生成するように制御する。また、撮像制御部１５は、読出部２０に対して、読出部２０に対して、電源電圧ＶＤＤ１，ＶＤＤ２、接地電圧ＶＳＳ１，ＶＳＳ２、およびバイアス電圧ＶＢ１，ＶＢ２を供給するとともに、制御信号ＡＺＳＷ，ＡＺＮ、ＣＴＬ，ＣＴＬ２およびクロック信号ＣＬＫを供給することにより、読出部２０が、信号ＳＩＧに基づいてＡＤ変換を行うことにより画像信号ＤＡＴＡ０を生成するように制御する。また、撮像制御部１５は、信号処理部１４に対して制御信号を供給することにより、信号処理部１４の動作を制御するようになっている。
　次に、撮像装置１の実装について説明する。撮像装置１において、図１に示した各ブロックは、例えば、１枚の半導体基板に形成されてもよいし、複数の半導体基板に形成されてもよい。
　図６は、１枚の半導体基板２００に形成した場合における撮像装置１の実装例を表すものである。半導体基板２００には画素アレイ１１が配置され、その画素アレイ１１の左には、駆動部１２が配置される。また、画素アレイ１１の下には、読出部２０が配置される。読出部２０では、上から順に、複数の定電流源ＣＳを含む定電流源部２０１、複数のバッファ回路２１および複数の比較回路２２を含む比較回路部２０２、複数のカウンタ２３を含むカウンタ部２０３、複数のラッチ２４を含むラッチ部２０４、および転送走査部２９がこの順に配置される。この読出部２０の左には、参照信号生成部１３および撮像制御部１５が配置される。また、画素アレイ１１および読出部２０の右には信号処理部１４が配置される。
　図７は、２枚の半導体基板２１１，２１２に形成した場合における撮像装置１の実装例を表すものである。例えば、半導体基板２１１には画素アレイ１１が配置され、半導体基板２１２には、読出部２０、駆動部１２、参照信号生成部１３、信号処理部１４、および撮像制御部１５が配置される。半導体基板２１１，２１２は互いに重ね合わされる。そして、例えば、半導体基板２１１に配置された複数の信号線ＶＳＬが、例えばＴＳＶ（Through Silicon Via）を介して半導体基板２１２に配置された読出部２０に電気的に接続されるとともに、半導体基板２１１に配置された複数の制御線ＴＧＬ，ＲＳＴＬ，ＳＥＬＬが、例えばＴＳＶを介して半導体基板２１２に配置された駆動部１２に電気的に接続される。半導体基板２１２には、読出部２０が配置され、読出部２０の左には、駆動部１２、参照信号生成部１３、および撮像制御部１５が配置され、読出部２０の右には信号処理部１４が配置される。読出部２０では、上から順に、複数の定電流源ＣＳを含む定電流源部２０１、複数のバッファ回路２１および複数の比較回路２２を含む比較回路部２０２、複数のカウンタ２３を含むカウンタ部２０３、複数のラッチ２４を含むラッチ部２０４、および転送走査部２９がこの順に配置される。
　このように、２枚の半導体基板２１１，２１２に形成した場合（図７）には、半導体基板２１１に画素アレイ１１を主に配置することにより、画素の形成に特化した半導体製造工程を用いて半導体基板２１１を製造することができる。つまり、半導体基板２１１には、画素アレイ１１以外に回路がないので、例えば、画素を形成するために特別な製造工程を用いた場合でも、その製造工程が画素アレイ１１以外の回路に影響を与えることがない。このように、撮像装置１では、画素の形成に特化した半導体製造工程を用いることができるので、撮像装置１における撮像特性を高めることができる。
　ここで、画素Ｐは、本開示における「第１の画素」の一具体例に対応する。ＡＤ変換部ＡＤＣは、本開示における「第１の変換部」の一具体例に対応する。バッファ回路２１は、本開示における「第１のバッファ回路」の一具体例に対応する。比較回路２２は、本開示における「第１の比較回路」の一具体例に対応する。トランジスタＭＰ１１は、本開示における「第１のトランジスタ」の一具体例に対応する。容量素子Ｃ１は、本開示における「第１の容量素子」の一具体例に対応する。容量素子Ｃ２は、本開示における「第２の容量素子」の一具体例に対応する。スイッチＳＷ１は、本開示における「第１のスイッチ」の一具体例に対応する。トランジスタＭＮ１１は、本開示における「第１の負荷トランジスタ」の一具体例に対応する。トランジスタＭＰ１２は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタＭＮ１２は、本開示における「第３のトランジスタ」の一具体例に対応する。スイッチＳＷ２は、本開示における「第２のスイッチ」の一具体例に対応する。トランジスタＭＰ１は、本開示における「第１のバッファトランジスタ」の一具体例に対応する。トランジスタＭＰ２は、本開示における「第１の電流源」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の撮像装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、撮像装置１の全体動作概要を説明する。駆動部１２は、撮像制御部１５からの指示に基づいて、画素ラインＬ単位で、画素アレイ１１における複数の画素Ｐを順次駆動する。画素Ｐは、Ｐ相期間ＴＰにおいて、リセット電圧Ｖresetを信号ＳＩＧとして出力し、Ｄ相期間ＴＤにおいて、受光量に応じた画素電圧Ｖpixを信号ＳＩＧとして出力する。参照信号生成部１３は、撮像制御部１５からの指示に基づいて、参照信号ＲＡＭＰを生成する。読出部２０は、撮像制御部１５からの指示に基づいて、画素アレイ１１から信号線ＶＳＬを介して供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、画像信号ＤＡＴＡ０を生成する。信号処理部１４は、撮像制御部１５からの指示に基づいて、画像信号ＤＡＴＡ０に対して、所定の信号処理を行うことにより画像信号ＤＡＴＡを生成する。撮像制御部１５は、駆動部１２、参照信号生成部１３、読出部２０、および信号処理部１４に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１の動作を制御する
（詳細動作）
　撮像装置１において、複数の画素Ｐは、受光量に応じて電荷を蓄積し、受光量に応じた画素電圧Ｖpixを信号ＳＩＧとして出力する。そして、読出部２０は、この信号ＳＩＧに基づいてＡＤ変換を行う。以下に、この動作について詳細に説明する。
　図８は、画素アレイ１１における複数の画素Ｐを走査する動作の一例を表すものである。
　撮像装置１は、タイミングｔ０～ｔ１の期間において、画素アレイ１１に対して、垂直方向において上から順に露光開始駆動Ｄ１を行う。具体的には、駆動部１２は、例えば、制御信号ＳＴＧ，ＳＲＳＴを生成することにより、画素ラインＬを順次選択し、画素ＰにおけるトランジスタＴＧ，ＲＳＴを所定の長さの時間において順次オン状態にする。これにより、画素Ｐでは、フローティングディフュージョンＦＤの電圧およびフォトダイオードＰＤのカソードの電圧が電源電圧ＶＤＤに設定される。そして、トランジスタＴＧ，ＲＳＴがオフ状態になると、フォトダイオードＰＤは、受光量に応じて電荷を蓄積し始める。このようにして、複数の画素Ｐでは、露光期間Ｔが順次開始する。
　撮像装置１は、タイミングｔ２～ｔ３の期間において、画素アレイ１１に対して、垂直方向において上から順に読出駆動Ｄ２を行う。具体的には、駆動部１２は、後述するように、制御信号ＳＴＧ，ＳＲＳＴを生成することにより、画素ラインＬを順次選択する。これにより、画素Ｐは、Ｐ相期間ＴＰにおいてリセット電圧Ｖresetを信号ＳＩＧとして出力し、Ｄ相期間ＴＤにおいて画素電圧Ｖpixを信号ＳＩＧとして出力する。読出部２０は、この信号ＳＩＧに基づいてＡＤ変換を行うことによりデジタルコードＣＯＤＥを生成する。
　撮像装置１は、このような露光開始駆動Ｄ１および読出駆動Ｄ２を繰り返す。これにより、撮像装置１では、一連の撮像画像が得られる。
　次に、読出駆動Ｄ２について、詳細に説明する。以下に、複数の画素Ｐのうちのある画素Ｐ（画素Ｐ１）に着目し、この画素Ｐ１およびその画素Ｐ１に接続されたＡＤ変換部ＡＤＣ（ＡＤ変換部ＡＤＣ１）の動作について詳細に説明する。
　図９は、着目した画素Ｐ１における読出駆動Ｄ２の一動作例を表すものであり、（Ａ）は制御信号ＳＳＥＬの波形を示し、（Ｂ）は制御信号ＳＲＳＴの波形を示し、（Ｃ）は制御信号ＳＴＧの波形を示し、（Ｄ）は信号ＳＩＧの波形を示し、（Ｅ）は制御信号ＡＺＳＷの波形を示し、（Ｆ）は参照信号ＲＡＭＰの波形を示し、（Ｇ）はＡＤ変換部ＡＤＣ１の比較回路２２におけるトランジスタＭＰ１１のゲート電圧Ｖｇの波形を示し、（Ｈ）はＡＤ変換部ＡＤＣ１における信号ＣＭＰＯの波形を示す。制御信号ＡＺＮの波形は、制御信号ＡＺＳＷの波形と同様である。
　撮像装置１では、ある水平期間（Ｈ）において、まず、画素Ｐ１がリセット動作を行うことによりリセット電圧Ｖresetを出力し、ＡＤ変換部ＡＤＣ１がＰ相期間ＴＰにおいてそのリセット電圧Ｖresetに基づいてＡＤ変換を行う。そして、その後に画素Ｐ１が電荷転送動作を行うことにより画素電圧Ｖpixを出力し、ＡＤ変換部ＡＤＣ１がＤ相期間ＴＤにおいてその画素電圧Ｖpixに基づいてＡＤ変換を行う。以下にこの動作について詳細に説明する。
　まず、タイミングｔ１１において、水平期間Ｈが開始すると、駆動部１２は、制御信号ＳＳＥＬの電圧を低レベルから高レベルに変化させる（図９（Ａ））。これにより、画素Ｐ１では、トランジスタＳＥＬがオン状態になり、画素Ｐ１が信号線ＶＳＬと電気的に接続される。また、このタイミングｔ１１において、駆動部１２は、制御信号ＳＲＳＴの電圧を低レベルから高レベルに変化させる（図９（Ｂ））。これにより、画素Ｐ１では、トランジスタＲＳＴがオン状態になり、フローティングディフュージョンＦＤの電圧が電源電圧ＶＤＤに設定される（リセット動作）。そして、画素Ｐ１は、このときのフローティングディフュージョンＦＤの電圧に対応する電圧（リセット電圧Ｖreset）を出力する。このようにして、信号ＳＩＧの電圧がリセット電圧Ｖresetになる（図９（Ｄ））。
　また、このタイミングｔ１１において、参照信号生成部１３は、参照信号ＲＡＭＰを電圧Ｖ１にする（図９（Ｆ））。また、このタイミングｔ１１において、撮像制御部１５は、制御信号ＡＺＳＷ，ＡＺＮの電圧を低レベルから高レベルに変化させる（図９（Ｅ））。これにより、ＡＤ変換部ＡＤＣ１の比較回路２２では、スイッチＳＷ１，ＳＷ２がともにオン状態になる。スイッチＳＷ１がオン状態になることにより、トランジスタＭＰ１１のゲート電圧Ｖｇが、トランジスタＭＰ１１のドレイン電圧と同じ電圧（電圧Ｖ２）になり（図９（Ｇ））、容量素子Ｃ１，Ｃ２の電圧が設定される。また、スイッチＳＷ２がオン状態になることにより、トランジスタＭＮ１２のゲート電圧が、トランジスタＭＮ１２のドレイン電圧と同じ電圧になり、容量素子Ｃ３の電圧が設定される。これにより、信号ＣＭＰＯの電圧は電圧Ｖ３になる（図９（Ｈ））。このようにして、比較回路２２では、動作点設定動作を行う。
　次に、タイミングｔ１２において、駆動部１２は、制御信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図９（Ｂ））。これにより、画素Ｐ１では、トランジスタＲＳＴがオフ状態になる。
　次に、タイミングｔ１３において、撮像制御部１５は、制御信号ＡＺＳＷ，ＡＺＮの電圧を高レベルから低レベルに変化させる（図９（Ｅ））。これにより、ＡＤ変換部ＡＤＣ１の比較回路２２では、スイッチＳＷ１，ＳＷ２がともにオフ状態になり、動作点設定動作が終了する。比較回路２２は、これ以降、ゲート電圧Ｖｇと、電圧Ｖ２とを比較するように動作する。
　次に、タイミングｔ１４において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を電圧Ｖ１から電圧Ｖ４に低下させる（図９（Ｆ））。これにより、ＡＤ変換部ＡＤＣ１の比較回路２２では、トランジスタＭＰ１１のゲート電圧Ｖｇが電圧Ｖ２より低くなるので（図９（Ｇ））、信号ＣＭＰＯの電圧が低下する（図９（Ｈ））。言い換えれば、比較回路２２は、ゲート電圧Ｖｇと電圧Ｖ２とを比較し、ゲート電圧Ｖｇがこの電圧Ｖ２よりも低いので、信号ＣＭＰＯの電圧を低レベルにする。
　次に、タイミングｔ１５～ｔ１７の期間（Ｐ相期間ＴＰ）において、ＡＤ変換部ＡＤＣ１は、リセット電圧Ｖresetに基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ１５において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を、電圧Ｖ４から所定の変化度合いで上昇させ始める（図９（Ｆ））。これに応じて、ＡＤ変換部ＡＤＣ１の比較回路２２では、トランジスタＭＰ１１のゲート電圧Ｖｇが上昇し始める（図９（Ｇ））。また、このタイミングｔ１５において、撮像制御部１５は、クロック信号ＣＬＫの生成を開始する。ＡＤ変換部ＡＤＣ１のカウンタ２３は、カウント動作を行うことにより、このクロック信号ＣＬＫのパルスをカウントする。
　そして、タイミングｔ１６において、ゲート電圧Ｖｇが電圧Ｖ２を上回る（図９（Ｇ））。これにより、ＡＤ変換部ＡＤＣ１の比較回路２２は、信号ＣＭＰＯの電圧を低レベルから高レベルに変化させる（図９（Ｈ））。すなわち、比較回路２２は、ゲート電圧Ｖｇと電圧Ｖ２とを比較し、ゲート電圧Ｖｇがこの電圧Ｖ２を上回ったので、信号ＣＭＰＯの電圧を低レベルから高レベルに変化させる。ＡＤ変換部ＡＤＣ１のカウンタ２３は、この信号ＣＭＰＯの遷移に基づいて、カウント動作を停止する。このとき、カウンタ２３のカウント値はＣＮＴＰである。ＡＤ変換部ＡＤＣ１のラッチ２４は、このカウント値ＣＮＴＰを、Ｐ相期間ＴＰにおけるカウント値としてラッチする。そして、カウンタ２３はリセットされる。
　次に、タイミングｔ１７において、参照信号生成部１３は、Ｐ相期間ＴＰの終了に伴い、参照信号ＲＡＭＰの電圧を電圧Ｖ１に設定する。また、撮像制御部１５は、このタイミングｔ１７において、クロック信号ＣＬＫの生成を停止する。
　そして、このタイミングｔ１７において、駆動部１２は、制御信号ＳＴＧの電圧を低レベルから高レベルに変化させる（図９（Ｃ））。これにより、画素Ｐ１では、トランジスタＴＧがオン状態になり、フォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤに転送される（電荷転送動作）。そして、画素Ｐ１は、このときのフローティングディフュージョンＦＤの電圧に対応する電圧（画素電圧Ｖpix）を出力する。このようにして、信号ＳＩＧの電圧が画素電圧Ｖpixになる（図９（Ｄ））。この図９では、互いに異なる２つの画素電圧Ｖpix（画素電圧Ｖpix1，Ｖpix2）の例を示している。このように信号ＳＩＧの電圧が低下することにより、ＡＤ変換部ＡＤＣ１の比較回路２２では、トランジスタＭＰ１１のゲート電圧Ｖｇが低下する（図９（Ｇ））。ゲート電圧Ｖｇは、画素電圧Ｖpixに応じた電圧だけ変化する。このようにゲート電圧Ｖｇが低下することにより、信号ＣＭＰＯの電圧が低下する（図９（Ｈ））。すなわち、比較回路２２は、ゲート電圧Ｖｇと電圧Ｖ２とを比較し、ゲート電圧Ｖｇがこの電圧Ｖ２よりも低いので、信号ＣＭＰＯの電圧を低レベルにする。
　次に、タイミングｔ１８において、駆動部１２は、制御信号ＳＴＧの電圧を高レベルから低レベルに変化させる（図９（Ｃ））。これにより、画素Ｐ１では、トランジスタＴＧがオフ状態になる。
　次に、タイミングｔ１９において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を電圧Ｖ１から電圧Ｖ４に低下させる（図９（Ｆ））。これにより、ＡＤ変換部ＡＤＣ１の比較回路２２では、トランジスタＭＰ１１のゲート電圧Ｖｇが低下する（図９（Ｇ））。
　次に、タイミングｔ２０～ｔ２３の期間（Ｄ相期間ＴＤ）において、ＡＤ変換部ＡＤＣ１は、画素電圧Ｖpixに基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ２０において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を、電圧Ｖ４から所定の変化度合いで上昇させ始める（図９（Ｆ））。これに応じて、ＡＤ変換部ＡＤＣ１の比較回路２２では、トランジスタＭＰ１１のゲート電圧Ｖｇが上昇し始める（図９（Ｇ））。また、このタイミングｔ２０において、撮像制御部１５は、クロック信号ＣＬＫの生成を開始する。ＡＤ変換部ＡＤＣ１のカウンタ２３は、カウント動作を行うことにより、このクロック信号ＣＬＫのパルスをカウントする。
　画素電圧Ｖpixが電圧Ｖpix1である場合には、タイミングｔ２１において、ゲート電圧Ｖｇが電圧Ｖ２を上回る（図９（Ｇ））。これにより、ＡＤ変換部ＡＤＣ１の比較回路２２は、信号ＣＭＰＯの電圧を低レベルから高レベルに変化させる（図９（Ｈ））。すなわち、比較回路２２は、ゲート電圧Ｖｇと電圧Ｖ２とを比較し、ゲート電圧Ｖｇが電圧Ｖ２を上回ったので、信号ＣＭＰＯの電圧を低レベルから高レベルに変化させる。
　また、画素電圧Ｖpixが電圧Ｖpix2である場合には、タイミングｔ２２において、ゲート電圧Ｖｇが電圧Ｖ２を上回る（図９（Ｇ））。これにより、ＡＤ変換部ＡＤＣ１の比較回路２２は、信号ＣＭＰＯの電圧を低レベルから高レベルに変化させる（図９（Ｈ））。
　ＡＤ変換部ＡＤＣ１のカウンタ２３は、この信号ＣＭＰＯの遷移に基づいて、カウント動作を停止する。このとき、カウンタ２３のカウント値はＣＮＴＤである。ＡＤ変換部ＡＤＣ１のラッチ２４は、このカウント値ＣＮＴＤを、Ｄ相期間ＴＤにおけるカウント値としてラッチする。そして、カウンタ２３はリセットされる。
　次に、タイミングｔ２３において、参照信号生成部１３は、Ｄ相期間ＴＤの終了に伴い、参照信号ＲＡＭＰの電圧を電圧Ｖ１に設定する（図９（Ｆ））。また、撮像制御部１５は、このタイミングｔ２３において、クロック信号ＣＬＫの生成を停止する。そして、駆動部１２は、このタイミングｔ２３において、制御信号ＳＳＥＬの電圧を高レベルから低レベルに変化させる（図９（Ａ））。これにより、画素Ｐ１では、トランジスタＳＥＬがオフ状態になり、画素Ｐ１が信号線ＶＳＬから電気的に切り離される。
　そして、ＡＤ変換部ＡＤＣ１のラッチ２４は、Ｐ相期間ＴＰにおいてカウンタ２３により得られたカウント値ＣＮＴＰと、Ｄ相期間ＴＤにおいてカウンタ２３により得られたカウント値ＣＮＴＤとの差（ＣＮＴＤ－ＣＮＴＰ）に応じたデジタルコードＣＯＤＥを生成する。
　このように撮像装置１では、Ｐ相期間ＴＰにおいてリセット電圧Ｖresetに基づいてカウント動作を行うことによりカウント値ＣＮＴＰを取得し、Ｄ相期間ＴＤにおいて画素電圧Ｖpixに基づいてカウント動作を行うことによりカウント値ＣＮＴＤを取得するようにした。そして、撮像装置１では、カウント値ＣＮＴＰ，ＣＮＴＤの差（ＣＮＴＤ－ＣＮＴＰ）に応じたデジタルコードＣＯＤＥを生成するようにした。撮像装置１では、このような相関２重サンプリングを行うようにしたので、画素電圧Ｖpixに含まれるノイズ成分を取り除くことができ、その結果、撮像画像の画質を高めることができる。
　以上のように、撮像装置１では、複数のＡＤ変換部ＡＤＣのそれぞれがバッファ回路２１を有するようにした。これにより、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。すなわち、例えば、複数のＡＤ変換部ＡＤＣのそれぞれにバッファ回路２１を設けない場合には、あるＡＤ変換部ＡＤＣにおいて比較回路２２が信号ＣＭＰＯを遷移させたときに、参照信号ＲＡＭＰにノイズが生じるおそれがある。この場合には、このノイズが、他のＡＤ変換部ＡＤＣの動作に影響を与えるおそれがある。撮像装置１では、複数のＡＤ変換部ＡＤＣのそれぞれにバッファ回路２１を設けたので、参照信号ＲＡＭＰにノイズが生じるおそれを低減することができるため、あるＡＤ変換部ＡＤＣの動作が他のＡＤ変換部ＡＤＣの動作に影響するおそれを低減することができる。これにより、撮像装置１では、例えば撮像画像にストリーキングが生じるおそれを低減することができる。その結果、撮像装置１では、撮像画像の画質を高めることができる。
　また、撮像装置１では、比較回路２２は、容量素子Ｃ１，Ｃ２を用いて、信号ＳＩＧの電圧および参照信号ＲＡＭＰ１の電圧を合成し、合成された電圧に基づいて比較動作を行うようにした。これにより、撮像装置１では、例えば、バッファ回路２１Ａにおいて生じたノイズを容量素子Ｃ１，Ｃ２により分圧することにより、ノイズ成分を小さくすることができるので、バッファ回路２１Ａにおいて生じたノイズの比較動作への影響を抑えることができる。その結果、撮像装置１では、撮像画像の画質が低下するおそれを低減することができる。
［効果］
　以上のように本実施の形態では、複数のＡＤ変換部のそれぞれがバッファ回路を有するようにしたので、撮像画像の画質を高めることができる。
　本実施の形態では、比較回路において、容量素子Ｃ１，Ｃ２を用いて、信号ＳＩＧの電圧および参照信号ＲＡＭＰ１の電圧を合成し、合成された電圧に基づいて比較動作を行うようにしたので、撮像画像の画質が低下するおそれを低減することができる。
［変形例１］
　上記実施の形態では、比較回路２２（図４Ａ）に４つのトランジスタＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ１２を設けるようにしたが、これに限定されるものではない。例えば、図１０Ａに示す比較回路２２Ｂのように、さらにトランジスタＭＮ１５を設けてもよい。このトランジスタＭＮ１５は、Ｎ型のＭＯＳトランジスタであり、ゲートには信号ＣＭＰＯが供給され、ドレインには電源電圧ＶＤＤ２が供給され、ソースはトランジスタＭＰ１１，ＭＮ１１のドレイン、トランジスタＭＰ１２のゲート、スイッチＳＷ１の他端に接続される。トランジスタＭＮ１５は、信号ＣＭＰＯの電圧に基づいて、定電流源として動作するトランジスタＭＮ１１のドレイン電圧が低くなりすぎないように制御する。これにより、例えば、トランジスタＭＮ１１における定電流性を維持することができるとともに、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
　この例では、比較回路２２（図４Ａ）に本変形例を適用したが、例えば、比較回路２２Ａ（図４Ｃ）に本変形例を適用してもよい。具体的には、例えば、図１０Ｂに示す比較回路２２Ｃのように、トランジスタＭＰ１５を設けてもよい。このトランジスタＭＰ１５は、Ｐ型のＭＯＳトランジスタであり、ゲートには信号ＣＭＰＯが供給され、ドレインには接地電圧ＶＳＳ２が供給され、ソースはトランジスタＭＮ１３，ＭＰ１３のドレイン、トランジスタＭＮ１４のゲート、スイッチＳＷ３の他端に接続される。トランジスタＭＰ１５は、信号ＣＭＰＯの電圧に基づいて、定電流源として動作するトランジスタＭＰ１３のドレイン電圧が高くなりすぎないように制御する。これにより、例えば、トランジスタＭＰ１３における定電流性を維持することができるとともに、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
［変形例２］
　上記実施の形態では、バッファ回路２１のトランジスタＭＰ１のバックゲートに電源電圧ＶＤＤ１を供給するようにしたが、これに限定されるものではなく、これに代えて、例えば、図１１Ａに示すバッファ回路２１Ｂのように、このトランジスタＭＰ１のバックゲートをこのトランジスタＭＰ１のソースに接続してもよい。これにより、トランジスタＭＰ１のゲート・ソース間電圧Ｖgsの絶対値を小さくすることができるので、例えば、電源電圧ＶＤＤ１をより低くすることができ、消費電力を低減することができる。また、ソースフォロワとして動作するバッファ回路２１Ｂの利得を０ｄＢに近づけることができ、線形性を高めることができる。
　この例では、バッファ回路２１（図４Ａ）に本変形例を適用したが、例えば、バッファ回路２１Ａ（図４Ｂ）に本変形例を適用してもよい。具体的には、図１１Ｂに示すバッファ回路２１Ｃのように、トランジスタＭＮ１のバックゲートをこのトランジスタＭＮ１のソースに接続してもよい。トランジスタＭＮ１のゲート・ソース間電圧Ｖgsを小さくすることができるので、例えば、電源電圧ＶＤＤ１をより低くすることができ、消費電力を低減することができる。また、ソースフォロワとして動作するバッファ回路２１Ｃの利得を０ｄＢに近づけることができ、線形性を高めることができる。
［変形例３］
　また、複数のＡＤ変換部ＡＤＣのバッファ回路におけるトランジスタＭＰ１のバックゲートを互いに接続してもよい。以下に、本変形例について、いくつか例を挙げて説明する。
　図１２は、本変形例に係る撮像装置１Ｄにおける読出部２０Ｄの一構成例を表すものである。読出部２０Ｄは、複数のバッファ回路２１Ｄと、電圧生成部１６Ｄとを有している。複数のバッファ回路２１ＤのトランジスタＭＰ１のバックゲートは、互いに接続される。これらのトランジスタＭＰ１のバックゲートには、直流の電圧ＶＤＣが供給される。
　図１３は、複数のバッファ回路２１ＤのトランジスタＭＰ１の一構成例を表すものである。この例では、Ｐ型の半導体基板２２０ＰにＮウェル２２１Ｎが形成される。複数のバッファ回路２１ＤのトランジスタＭＰ１は、このＮウェル２２１Ｎに形成される。これにより、これらのトランジスタＭＰ１のバックゲートは、このＮウェル２２１Ｎを介して互いに電気的に接続される。
　電圧生成部１６Ｄは、直流の電圧ＶＤＣを生成するように構成される。電圧ＶＤＣは、トランジスタＭＰ１のソースとＮウェル２２１Ｎにより構成されるＰＮ接合が逆バイアスになるような電圧に設定される。
　このように、撮像装置１Ｄでは、電圧ＶＤＣを複数のトランジスタＭＰ１のバックゲートに供給するようにした。この電圧ＶＤＣを適切に設定することにより、トランジスタＭＰ１のゲート・ソース間電圧Ｖgsの絶対値を小さくすることができるので、例えば、電源電圧ＶＤＤ１をより低くすることができ、消費電力を低減することができる。また、撮像装置１Ｄでは、１つのＮウェル２２１Ｎに複数のトランジスタＭＰ１を設けるようにしたので、複数のＮウェルに複数のトランジスタＭＰ１をそれぞれ設ける場合に比べて、例えばウェルコンタクトの面積を小さくすることができるので、レイアウト面積を小さくすることができる。
　図１４は、本変形例に係る他の撮像装置１Ｅにおける読出部２０Ｅの一構成例を表すものである。読出部２０Ｅは、バッファ回路１７Ｅと、複数のバッファ回路２１Ｄとを有している。バッファ回路１７Ｅは、参照信号ＲＡＭＰに基づいて参照信号ＲＡＭＰ２を生成するように構成される。複数のバッファ回路２１ＤのトランジスタＭＰ１のバックゲートは、互いに接続される。これらのトランジスタＭＰ１のバックゲートには、参照信号ＲＡＭＰ２が供給される。参照信号ＲＡＭＰ２の電圧レベルは、トランジスタＭＰ１のソースとＮウェル２２１Ｎにより構成されるＰＮ接合が逆バイアスになるような電圧レベルに設定される。ここで、バッファ回路１７Ｅは、本開示における「信号生成部」の一具体例に対応する。参照信号ＲＡＭＰ２は、本開示における「補助参照信号」の一具体例に対応する。
　このように、撮像装置１Ｅでは、参照信号ＲＡＭＰに応じた参照信号ＲＡＭＰ２をトランジスタＭＰ１のバックゲートに供給するようにした。この参照信号ＲＡＭＰ２の電圧レベルを適切に設定することにより、撮像装置１Ｄと同様に、トランジスタＭＰ１のゲート・ソース間電圧Ｖgsの絶対値を小さくすることができるので、例えば、電源電圧ＶＤＤ１をより低くすることができ、消費電力を低減することができる。
［変形例４］
　上記実施の形態では、複数のＡＤ変換部ＡＤＣのそれぞれにおいて、バッファ回路２１の出力端子を比較回路２２に接続するようにしたが、これに限定されるものではない。これに代えて、例えば、２以上のＡＤ変換部ＡＤＣのバッファ回路２１の出力端子を互いに接続し、これらの出力端子を、この２以上のＡＤ変換部ＡＤＣの比較回路２２に接続してもよい。以下に、本変形例について詳細に説明する。
　図１５，１６は、本変形例に係る撮像装置１Ｆにおける読出部２０Ｆの一構成例を表すものである。読出部２０Ｆは、複数のＡＤ変換部ＡＤＣを有している。この例では、２つのＡＤ変換部ＡＤＣにおけるバッファ回路２１の出力端子が、互いに接続される。具体的には、０番目のＡＤ変換部ＡＤＣ［０］のバッファ回路２１の出力端子と、１番目のＡＤ変換部ＡＤＣ［１］のバッファ回路２１の出力端子とが互いに接続される。これにより、これらの２つのバッファ回路２１が参照信号ＲＡＭＰ１を生成する。０番目のＡＤ変換部ＡＤＣ［０］の比較回路２２、および１番目のＡＤ変換部ＡＤＣ［１］の比較回路２２は、この参照信号ＲＡＭＰ１に基づいて動作を行う。また、２番目のＡＤ変換部ＡＤＣ［２］のバッファ回路２１の出力端子と、３番目のＡＤ変換部ＡＤＣ［３］のバッファ回路２１の出力端子とが互いに接続される。これにより、これらの２つのバッファ回路２１が参照信号ＲＡＭＰ１を生成する。２番目のＡＤ変換部ＡＤＣ［２］の比較回路２２、および３番目のＡＤ変換部ＡＤＣ［３］の比較回路２２は、この参照信号ＲＡＭＰ１に基づいて動作を行う。４番目以降についても同様である。これにより、２つのバッファ回路２１が参照信号ＲＡＭＰ１を生成するので、この参照信号ＲＡＭＰ１を生成する回路の出力インピーダンスを低くすることができ、上記実施の形態の場合と比べ、参照信号ＲＡＭＰ１に含まれる回路ノイズを１／√２にすることができる。
　なお、この例では、２つのＡＤ変換部ＡＤＣにおけるバッファ回路２１の出力端子を互いに接続したが、これに限定されるものではない。これに代えて、３以上のＡＤ変換部ＡＤＣにおけるバッファ回路２１の出力端子を互いに接続してもよい。例えば、Ｎ個のＡＤ変換部ＡＤＣにおけるバッファ回路２１の出力端子を互いに接続した場合には、参照信号ＲＡＭＰ１に含まれる回路ノイズを１／√Ｎにすることができる。
［変形例５］
　また、複数のＡＤ変換部ＡＤＣのうちの互いに隣り合う２つのＡＤ変換部ＡＤＣのバッファ回路２１の出力端子の間に、可変抵抗素子を設けてもよい。以下に、本変形例について詳細に説明する。
　図１７は、本変形例に係る撮像装置１Ｇにおける読出部２０Ｇの一構成例を表すものである。読出部２０Ｇは、複数のトランジスタ１９Ｇと、電圧生成部１８Ｇとを有している。トランジスタ１９Ｇは、Ｎ型のＭＯＳトランジスタであり、複数のＡＤ変換部ＡＤＣのうちの互いに隣り合う２つのＡＤ変換部ＡＤＣのバッファ回路２１の出力端子の間にそれぞれ設けられている。トランジスタ１９Ｇのソースは、あるバッファ回路２１の出力端子に接続され、ドレインは、そのバッファ回路２１と隣り合うバッファ回路２１の出力端子に接続され、ゲートには制御電圧Ｖctrlが供給される。トランジスタ１９Ｇにおけるドレイン・ソース間の抵抗値は、この制御電圧Ｖctrlに応じて変化する。すなわち、トランジスタ１９Ｇは、可変抵抗素子として機能する。電圧生成部１８Ｇは、制御電圧Ｖctrlを生成するように構成される。
　この構成により、例えば、トランジスタ１９Ｇの抵抗値を大きくした場合には、複数のバッファ回路２１の出力端子の間の抵抗値が大きくなるので、上記実施の形態に係る読出部２０（図５）の場合と同様に、例えば撮像画像にストリーキングが生じるおそれを低減することができ、その結果、撮像画像の画質を高めることができる。また、トランジスタ１９Ｇの抵抗値を小さくした場合には、複数のバッファ回路２１の出力端子の間の抵抗値が小さくなるので、変形例４に係る読出部２０Ｆ（図１６）の場合と同様に、出力インピーダンスを低くすることができ、参照信号ＲＡＭＰ１に含まれる回路ノイズを小さくすることができる。
　なお、この例では、Ｎ型のＭＯＳトランジスタを用いて可変抵抗素子を構成したが、これに限定されるものではなく、これに代えて、例えばＰ型のＭＯＳトランジスタを用いて可変抵抗素子を構成してもよい。
　また、この例では、複数のＡＤ変換部ＡＤＣの全てをトランジスタ１９Ｇを介して接続するようにしたが、これに限定されるものではない。これに代えて、例えば、複数のＡＤ変換部ＡＤＣを、それぞれが２つ以上のＡＤ変換部ＡＤＣを含む複数のグループに区分し、同じグループに属するＡＤ変換部ＡＤＣをトランジスタ１９Ｇを介して接続してもよい。また、偶数番目の複数のＡＤ変換部ＡＤＣをトランジスタ１９Ｇを介して接続するとともに、奇数番目の複数のＡＤ変換部ＡＤＣをトランジスタ１９Ｇを介して接続してもよい。具体的には、例えば０番目のＡＤ変換部ＡＤＣ［０］および２番目のＡＤ変換部ＡＤＣ［２］をトランジスタ１９Ｇ（トランジスタ１９Ｇ１）を介して接続し、２番目のＡＤ変換部ＡＤＣ［２］および４番目のＡＤ変換部ＡＤＣ［４］をトランジスタ１９Ｇ（トランジスタ１９Ｇ２）を介して接続し、同様に、１番目のＡＤ変換部ＡＤＣ［１］および３番目のＡＤ変換部ＡＤＣ［３］をトランジスタ１９Ｇ（トランジスタ１９Ｇ３）を介して接続し、３番目のＡＤ変換部ＡＤＣ［３］および５番目のＡＤ変換部ＡＤＣ［５］をトランジスタ１９Ｇ（トランジスタ１９Ｇ４）を介して接続してもよい。
　また、この例では、１つの電圧生成部１８Ｇを設け、この電圧生成部１８Ｇが全てのトランジスタ１９Ｇの抵抗値を制御するようにしたが、これに限定されるものではない。これに代えて、例えば、複数の電圧生成部を設け、それらの複数の電圧生成部が、互いに異なるトランジスタ１９Ｇの抵抗値を制御するようにしてもよい。
［変形例６］
　また、図１８に示す読出部２０Ｈのように、互いに隣り合っていない２つのＡＤ変換部ＡＤＣのバッファ回路２１の出力端子が、互いに接続されていてもよい。この例では、ｎ番目のＡＤ変換部ＡＤＣ［ｎ］、（ｎ＋２）番目のＡＤ変換部ＡＤＣ［ｎ＋２］、（ｎ＋３）番目のＡＤ変換部ＡＤＣ［ｎ＋３］、および（ｎ＋５）番目のＡＤ変換部ＡＤＣ［ｎ＋５］がグループ（第１のグループ）を構成し、この第１のグループに属する複数のＡＤ変換部ＡＤＣのバッファ回路２１の出力端子が互いに接続される。また、（ｎ＋４）番目のＡＤ変換部ＡＤＣ［ｎ＋４］、（ｎ＋６）番目のＡＤ変換部ＡＤＣ［ｎ＋６］、（ｎ＋７）番目のＡＤ変換部ＡＤＣ［ｎ＋７］、および（ｎ＋９）番目のＡＤ変換部ＡＤＣ［ｎ＋９］が他のグループ（第２のグループ）を構成し、この第２のグループに属する複数のＡＤ変換部ＡＤＣのバッファ回路２１の出力端子が互いに接続される。すなわち、互いにバッファ回路２１が接続されたＡＤ変換部ＡＤＣ［ｎ＋３］およびＡＤ変換部ＡＤＣ［ｎ＋５］の間に設けられたＡＤ変換部ＡＤＣ［ｎ＋４］のバッファ回路２１は、これらのバッファ回路２１とは接続されていない。第１のグループに属する複数のＡＤ変換部ＡＤＣの間で干渉が生じ、同様に、第２のグループに属する複数のＡＤ変換部ＡＤＣの間で干渉が生じる。第１のグループに属する複数のＡＤ変換部ＡＤＣの間の干渉の程度は、第２のグループに属する複数のＡＤ変換部ＡＤＣの間の干渉の程度とは異なる。よって、第１のグループに属する複数のＡＤ変換部ＡＤＣの間に、第２のグループに属するＡＤ変換部ＡＤＣを配置することにより、干渉の程度の違いに基づく画像の境界をぼかすことができる。
［変形例７］
　上記実施の形態では、図４Ａに示したように、比較回路２２をシングルエンド型の回路により構成したが、これに限定されるものではなく、これに代えて、例えば、比較回路を差動型の回路により構成してもよい。以下に、本変形例に係る比較回路３２Ａ，３２Ｂについて、詳細に説明する。
　図１９Ａは、比較回路３２Ａの一構成例を表すものである。比較回路３２Ａの初段回路１０１は、トランジスタＭＰ２１～ＭＰ２３と、スイッチＳＷ２１，ＳＷ２２と、トランジスタＭＮ２１，ＭＮ２２とを有する。トランジスタＭＰ２１～ＭＰ２３は、Ｐ型のＭＯＳトランジスタであり、トランジスタＭＮ２１，ＭＮ２２は、Ｎ型のＭＯＳトランジスタである。
　容量素子Ｃ２１，Ｃ２２は一端および他端を有する。容量素子Ｃ２１の一端には参照信号ＲＡＭＰ１が供給され、他端は容量素子Ｃ２２の他端、トランジスタＭＰ２１のゲート、およびスイッチＳＷ２１の一端に接続される。容量素子Ｃ２２の一端には信号ＳＩＧが供給され、他端は容量素子Ｃ２１の他端、トランジスタＭＰ２１のゲート、およびスイッチＳＷ２１の一端に接続される。容量素子Ｃ２３の一端には直流の電圧ＶＲＥＦが印加され、他端はトランジスタＭＰ２２のゲートおよびスイッチＳＷ２２の一端に接続される。
　トランジスタＭＰ２１のゲートは容量素子Ｃ２１，Ｃ２２の他端およびスイッチＳＷ２１の一端に接続され、ドレインはトランジスタＭＮ２１のドレイン、トランジスタＭＮ２１，ＭＮ２２のゲート、およびスイッチＳＷ２１の他端に接続され、ソースはトランジスタＭＰ２２のソースおよびトランジスタＭＰ２３のドレインに接続される。トランジスタＭＰ２２のゲートは容量素子Ｃ２３の他端およびスイッチＳＷ２２の一端に接続され、ドレインはトランジスタＭＮ２２のドレイン、スイッチＳＷ２２の他端、および後段回路１０２の入力端子に接続され、ソースはトランジスタＭＰ２１のソースおよびトランジスタＭＰ２３のドレインに接続される。トランジスタＭＰ２３のゲートにはバイアス電圧ＶＢ４が供給され、ドレインはトランジスタＭＰ２１，ＭＰ２２のソースに接続され、ソースには電源電圧ＶＤＤ２が供給される。このトランジスタＭＰ２３は電流源として動作し、トランジスタＭＰ２１，ＭＰ２２は差動対として動作する。
　スイッチＳＷ２１は、制御信号ＡＺＳＷに基づいてオンオフするように構成され、スイッチＳＷ２１の一端は容量素子Ｃ２１，Ｃ２２の他端およびトランジスタＭＰ２１のゲートに接続され、他端はトランジスタＭＰ２１，ＭＮ２１のドレイン、およびトランジスタＭＮ２１，ＭＮ２２のゲートに接続される。スイッチＳＷ２２は、制御信号ＡＺＳＷに基づいてオンオフするように構成され、スイッチＳＷ２２の一端は容量素子Ｃ２３の他端およびトランジスタＭＰ２２のゲートに接続され、他端はトランジスタＭＰ２２，ＭＮ２２のドレインおよび後段回路１０２の入力端子に接続される。
　トランジスタＭＮ２１のゲートはトランジスタＭＮ２２のゲート、トランジスタＭＮ２１，ＭＰ２１のドレイン、およびスイッチＳＷ２１の他端に接続され、ドレインはトランジスタＭＮ２１，ＭＮ２２のゲート、トランジスタＭＰ２１のドレイン、およびスイッチＳＷ２１の他端に接続され、ソースには接地電圧ＶＳＳ２が供給される。トランジスタＭＮ２２のゲートはトランジスタＭＮ２１のゲート、トランジスタＭＮ２１，ＭＰ２１のドレイン、およびスイッチＳＷ２１の他端に接続され、ドレインは後段回路１０２、トランジスタＭＰ２２のドレイン、およびスイッチＳＷ２２の他端に接続され、ソースには接地電圧ＶＳＳ２が供給される。トランジスタＭＮ２１，ＭＮ２２は、差動対であるトランジスタＭＰ２１，ＭＰ２２の負荷として動作する。
　ここで、比較回路３２Ａは、本開示における「第１の比較回路」の一具体例に対応する。トランジスタＭＰ２１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタＭＰ２２は、本開示における「第５のトランジスタ」の一具体例に対応する。トランジスタＭＰ２３は、本開示における「電流源」の一具体例に対応する。容量素子Ｃ２１は、本開示における「第１の容量素子」の一具体例に対応する。容量素子Ｃ２２は、本開示における「第２の容量素子」の一具体例に対応する。容量素子Ｃ２３は、本開示における「第３の容量素子」の一具体例に対応する。スイッチＳＷ２１は、本開示における「第１のスイッチ」の一具体例に対応する。スイッチＳＷ２２は、本開示における「第３のスイッチ」の一具体例に対応する。トランジスタＭＮ２１は、本開示における「第１の負荷トランジスタ」の一具体例に対応する。トランジスタＭＮ２２は、本開示における「第２の負荷トランジスタ」の一具体例に対応する。
　図１９Ｂは、比較回路３２Ｂの一構成例を表すものである。比較回路３２Ｂの初段回路１０１は、トランジスタＭＮ２４～ＭＮ２６と、スイッチＳＷ２４，ＳＷ２５と、トランジスタＭＰ２４，ＭＰ２５とを有する。トランジスタＭＮ２４～ＭＮ２６は、Ｎ型のＭＯＳトランジスタであり、トランジスタＭＰ２４，ＭＰ２５は、Ｐ型のＭＯＳトランジスタである。比較回路３２Ｂの容量素子Ｃ２４～Ｃ２６は、比較回路３２Ａの容量素子Ｃ２１～Ｃ２３にそれぞれ対応し、比較回路３２ＢのトランジスタＭＮ２４～ＭＮ２６は、比較回路３２ＡのトランジスタＭＰ２１～ＭＰ２３にそれぞれ対応し、比較回路３２ＢのスイッチＳＷ２４，ＳＷ２５は、比較回路３２ＡのスイッチＳＷ２１，ＳＷ２２にそれぞれ対応し、比較回路３２ＢのトランジスタＭＰ２４，ＭＰ２５は、比較回路３２ＡのトランジスタＭＮ２１，ＭＮ２２にそれぞれ対応する。
［変形例８］
　上記実施の形態では、例えば図４Ａに示したように、比較回路２２は、容量素子Ｃ１，Ｃ２を用いて、信号ＳＩＧの電圧および参照信号ＲＡＭＰ１の電圧を合成し、合成された電圧に基づいて比較動作を行うようにしたが、これに限定されるものではない。以下に、本変形例に係る比較回路４２Ａ，４２Ｂについて、詳細に説明する。
　図２０Ａは、比較回路４２Ａの一構成例を表すものである。比較回路４２Ａは、容量素子Ｃ３１，Ｃ３２を有している。容量素子Ｃ３１の一端には参照信号ＲＡＭＰ１が供給され、他端はトランジスタＭＰ２１のゲートおよびスイッチＳＷ２１の一端に接続される。容量素子Ｃ３２の一端には信号ＳＩＧが供給され、他端はトランジスタＭＰ２２のゲートおよびスイッチＳＷ２２の一端に接続される。ここで、容量素子Ｃ３１は、本開示における「第１の容量素子」の一具体例に対応する。容量素子Ｃ３２は、本開示における「第２の容量素子」の一具体例に対応する。
　図２０Ｂは、比較回路４２Ｂの一構成例を表すものである。比較回路４２Ｂは、容量素子Ｃ３４，Ｃ３５を有している。容量素子Ｃ３４の一端には参照信号ＲＡＭＰ１が供給され、他端はトランジスタＭＮ２４のゲートおよびスイッチＳＷ２４の一端に接続される。容量素子Ｃ３５の一端には信号ＳＩＧが供給され、他端はトランジスタＭＮ２５のゲートおよびスイッチＳＷ２５の一端に接続される。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．撮像装置の使用例＞
　図２１は、上記実施の形態に係る撮像装置１の使用例を表すものである。上述した撮像装置１は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２３は、撮像部１２０３１の設置位置の例を示す図である。
　図２３では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、車両制御システム１２０００では、撮像画像の画質を高めることができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等の精度を高めることができる。
＜４．測距装置への応用例＞
　次に、本技術を測距装置に応用した場合の一例について、詳細に説明する。
　図３５は、本応用例に係る測距装置９００の一構成例を表すものである。測距装置９００は、インダイレクト方式により計測対象物ＯＢＪまでの距離を計測するように構成される。測距装置９００は、発光部９０１と、光学系９０２と、光検出部９１０と、制御部９０３とを備えている。
　発光部９０１は、計測対象物ＯＢＪに向かって光パルスＬ０を射出するように構成される。発光部９０１は、制御部９０３からの指示に基づいて、発光および非発光を交互に繰り返す発光動作を行うことにより光パルスＬ０を射出するようになっている。発光部９０１は、例えば赤外光を射出する光源を有する。この光源は、例えば、レーザ光源やＬＥＤ（Light Emitting Diode）などを用いて構成される。
　光学系９０２は、光検出部９１０の受光面Ｓにおいて像を結像させるレンズを含んで構成される。この光学系９０２には、発光部９０１から射出され、計測対象物ＯＢＪにより反射された光パルス（反射光パルスＬ１）が入射するようになっている。
　光検出部９１０は、制御部９０３からの指示に基づいて、光を検出することにより距離画像ＰＩＣを生成するように構成される。距離画像ＰＩＣに含まれる複数の画素値のそれぞれは、計測対象物ＯＢＪまでの距離Ｄについての値を示す。そして、光検出部９１０は、生成した距離画像ＰＩＣを画像信号ＤＡＴＡとして出力するようになっている。
　制御部９０３は、発光部９０１および光検出部９１０に制御信号を供給し、これらの動作を制御することにより、測距装置９００の動作を制御するように構成される。
　図３６は、光検出部９１０の一構成例を表すものである。光検出部９１０は、画素アレイ９１１と、駆動部９１２と、参照信号生成部９１３と、読出部９１９と、信号処理部９１４と、撮像制御部９１５とを有している。例えば、画素アレイ９１１、駆動部９１２、参照信号生成部９１３、読出部９１９、信号処理部９１４、および撮像制御部９１５は、１枚の半導体基板に形成されてもよい。また、画素アレイ９１１が１枚の半導体基板に形成されるとともに、駆動部９１２、参照信号生成部９１３、読出部９１９、信号処理部９１４、および撮像制御部９１５が他の半導体基板に形成され、これらの２枚の半導体基板が重ねあわされるようにしてもよい。
　画素アレイ９１１は、マトリックス状に配置された複数の画素９２０を有している。画素９２０は、受光量に応じた画素電圧Ｖpixを生成するように構成される。
　図３７は、画素９２０の一構成例を表すものである。画素アレイ９１１は、複数の制御線９３１Ａと、複数の制御線９３１Ｂと、複数の制御線９３２Ａと、複数の制御線９３２Ａと、複数の制御線９３３と、複数の信号線９３９Ａと、複数の信号線９３９Ｂとを有している。
　画素９２０は、フォトダイオード９２１と、フローティングディフュージョン９２３Ａ，９２３Ｂと、トランジスタ９２２Ａ，９２２Ｂ，９２４Ａ，９２４Ｂ，９２５Ａ，９２５Ｂ，９２６Ａ，９２６Ｂとを有している。フォトダイオード９２１、フローティングディフュージョン９２３Ａ、およびトランジスタ９２２Ａ，９２４Ａ，９２５Ａ，９２６Ａからなる回路をタップＡとも呼ぶ。また、フォトダイオード９２１、フローティングディフュージョン９２３Ｂ、およびトランジスタ９２２Ｂ，９２４Ｂ，９２５Ｂ，９２６Ｂからなる回路をタップＢとも呼ぶ。
　タップＡにおいて、トランジスタ９２２Ａのゲートは制御線９３１Ａに接続され、ソースはフォトダイオード９２１に接続され、ドレインはフローティングディフュージョン９２３Ａに接続される。フローティングディフュージョン９２３Ａは、フォトダイオード９２１からトランジスタ９２２Ａを介して供給された電荷を蓄積するように構成される。トランジスタ９２４Ａのゲートは制御線９３２Ａに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはフローティングディフュージョン９２３Ａに接続される。トランジスタ９２５Ａのゲートはフローティングディフュージョン９２３Ａに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタ９２６Ａのドレインに接続される。トランジスタ９２６Ａのゲートは制御線９３３に接続され、ドレインはトランジスタ９２５Ａのソースに接続され、ソースは信号線９３９Ａに接続される。以上、タップＡを例に説明したが、タップＢについても同様である。
　この構成により、画素９２０では、トランジスタ９２４Ａがオン状態になることによりフローティングディフュージョン９２３Ａがリセットされ、トランジスタ９２４Ｂがオン状態になることによりフローティングディフュージョン９２３Ｂがリセットされる。そして、トランジスタ９２２Ａ，９２２Ｂのうちのいずれか１つが交互にオン状態になることにより、フォトダイオード９２１により生成された電荷がフローティングディフュージョン９２３Ａおよびフローティングディフュージョン９２３Ｂに選択的に蓄積される。そして、トランジスタ９２６Ａ，９２６Ｂがオン状態になることにより、画素９２０は、フローティングディフュージョン９２３Ａに蓄積された電荷の量に応じた画素信号を信号線９３９Ａに出力するとともに、フローティングディフュージョン９２３Ｂに蓄積された電荷の量に応じた画素信号を信号線９３９Ｂに出力するようになっている。
　駆動部９１２（図３６）は、撮像制御部９１５からの指示に基づいて、画素ラインＬ単位で、画素アレイ９１１における複数の画素９２０を順次駆動するように構成される。参照信号生成部９１３は、撮像制御部９１５からの指示に基づいて、参照信号ＲＡＭＰを生成するように構成される。読出部９１９は、撮像制御部９１５からの指示に基づいて、画素アレイ９１１から信号線９３９Ａ，９３９Ｂを介して供給された画素信号に基づいてＡＤ変換を行うことにより、画像信号ＤＡＴＡ０を生成するように構成される。信号処理部９１４は、撮像制御部９１５からの指示に基づいて、画像信号ＤＡＴＡ０に対して、所定の信号処理を行うことにより距離画像ＰＩＣを生成し、この距離画像ＰＩＣを含む画像信号ＤＡＴＡを出力するように構成される。撮像制御部９１５は、駆動部９１２、参照信号生成部９１３、読出部９１９、および信号処理部９１４に制御信号を供給し、これらの回路の動作を制御することにより、光検出部９１０の動作を制御するように構成される。
　図３８は、測距装置９００の一動作例を表すものであり、図３８（Ａ）は、発光部９０１から射出される光パルスＬ０の波形を示し、図３８（Ｂ）は、光検出部９１０が検出する反射光パルスＬ１の波形を示す。
　発光部９０１は、制御部９０３からの指示に基づいて、デューティ比が５０％であるパルス波形を有する光パルスＬ０を射出する（図３８（Ａ））。この光パルスＬ０は、計測対象物ＯＢＪに向かって進行する。そして、この光パルスＬ０が計測対象物ＯＢＪにより反射され、反射された反射光パルスＬ１は、光検出部９１０に向かって進行する。そして、この光検出部９１０の画素９２０が、この反射光パルスＬ１を検出する（図３８（Ｂ））。画素９２０により検出された反射光パルスＬ１は、図３８（Ａ）に示した光パルスＬ０の波形を遅延時間ＤＬだけ遅延した波形を有する。この遅延時間ＤＬは、光が、発光部９０１、計測対象物ＯＢＪ、光検出部９１０の順に進行する時間であり、光の飛行時間に対応する。この光の飛行時間は、測距装置９００と計測対象物ＯＢＪとの間の距離に対応している。
　インダイレクト方式では、画素９２０のフローティングディフュージョン９２３Ａは、発光部９０１が発光する期間９４１において、フォトダイオード９２１の受光量に応じた信号電荷Ｑ１を蓄積し、画素９２０のフローティングディフュージョン９２３Ｂは、発光部９０１が消光する期間９４２において、フォトダイオード９２１の受光量に応じた信号電荷Ｑ２を蓄積する。そして、信号処理部９１４は、信号電荷Ｑ１と信号電荷Ｑ２との電荷比を求める。フォトダイオード９２１は、期間９５１，９５２において光を検出しているので、信号電荷Ｑ１の電荷量は、期間９５１の長さに比例し、信号電荷Ｑ２の電荷量は、期間９５２の長さに比例する。遅延時間ＤＬが短い場合には、信号電荷Ｑ１が多くなるとともに信号電荷Ｑ２が少なくなり、遅延時間ＤＬが長い場合には、信号電荷Ｑ１が少なくなるとともに信号電荷Ｑ２が多くなる。このように、信号電荷Ｑ１と信号電荷Ｑ２の電荷比は、遅延時間ＤＬに応じて変化する。インダイレクト方式では、この電荷比を求めることにより、例えば高い精度で遅延時間ＤＬを求めることができ、その結果、高い精度で、計測対象物ＯＢＪまでの距離を計測することができる。この読出部９１９には、本技術を適用することができる。これにより、距離画像の画質を高めることができる。
　以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の実施の形態では、図２に示したように画素Ｐを構成したが、これに限定されるものではなく、様々な構成の画素を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、画質を高めることができる。
（１）第１の画素信号を生成可能な第１の画素と、
　参照信号を生成可能な参照信号生成部と、
　前記参照信号に応じた第１の信号を出力端子から出力可能な第１のバッファ回路と、前記第１の画素信号および前記第１の信号に基づいて比較動作を行うことが可能な第１の比較回路とを有し、前記第１の画素信号をデジタルコードに変換可能な第１の変換部と
　を備えた光検出装置。
（２）前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
　前記第１の比較回路は、
　ゲートと、ドレインとを有する第１のトランジスタと、
　前記第１のバッファ回路の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と
　前記第１の画素の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
　オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと、
　前記第１のトランジスタの前記ドレインに接続された負荷回路と
　を有する
　前記（１）に記載の光検出装置。
（３）前記第１のトランジスタは、第１の電源ノードに接続されたソースを有し、
　前記負荷回路は、所定の電圧が供給されたゲートと、前記第１のトランジスタのドレインに接続されたドレインと、第２の電源ノードに接続されたソースとを有する第１の負荷トランジスタを有する
　前記（２）に記載の光検出装置。
（４）前記第１のバッファ回路に供給される電源電圧は、前記第１の電源ノードにおける電源電圧よりも高い
　前記（３）に記載の光検出装置。
（５）前記第１のバッファ回路に供給される電源電圧は、前記第１の電源ノードにおける電源電圧と同じである
　前記（３）に記載の光検出装置。
（６）前記第１の比較回路は、
　前記第１のトランジスタの前記ドレインに接続されたゲートと、ドレインと、前記第１の電源ノードに接続されたソースとを有する第２のトランジスタと、
　ゲートと、前記第２のトランジスタのドレインに接続されたドレインと、前記第２の電源ノードに接続されたソースとを有する第３のトランジスタと、
　オン状態になることにより前記第３のトランジスタの前記ゲートと前記第３のトランジスタの前記ドレインとを接続可能な第２のスイッチと
　をさらに有する
　前記（３）から（５）のいずれかに記載の光検出装置。
（７）前記第１の比較回路は、前記第２のトランジスタの前記ドレインに接続されたゲートと、前記第１の電源ノードに接続されたドレインと、前記第１のトランジスタの前記ドレインに接続されたソースとを有する第４のトランジスタをさらに有する
　前記（６）に記載の光検出装置。
（８）前記第１のトランジスタは、ソースを有し、
　前記第１の比較回路は、
　ゲートと、ドレインと、ソースとを有する第５のトランジスタと、
　前記第５のトランジスタの前記ゲートに接続された第３の容量素子と、
　前記第１のトランジスタの前記ソースおよび前記第５のトランジスタの前記ソースに接続された電流源と、
　オン状態になることにより前記第５のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ドレインを接続可能な第３のスイッチと
　をさらに有し、
　前記負荷回路は、前記第１のトランジスタの前記ドレインに加え、前記第５のトランジスタの前記ドレインにも接続された
　前記（２）に記載の光検出装置。
（９）前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
　前記第１の比較回路は、
　ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
　ゲートと、ドレインと、ソースとを有する第５のトランジスタと、
　前記第１のトランジスタの前記ソースおよび前記第５のトランジスタの前記ソースに接続された電流源と、
　前記第１のバッファ回路の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と、
　前記第１の画素の前記出力端子に接続された第１の端子と、前記第５のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
　オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと、
　オン状態になることにより前記第５のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ドレインを接続可能な第３のスイッチと、
　前記第１のトランジスタの前記ドレインおよび前記第５のトランジスタの前記ドレインに接続された負荷回路と
　を有する
　前記（１）に記載の光検出装置。
（１０）前記負荷回路は、
　ゲートと、前記第１のトランジスタの前記ドレインに接続されたドレインとを有する第１の負荷トランジスタと、
　前記第１の負荷トランジスタの前記ゲートに接続されたゲートと、前記第５のトランジスタの前記ドレインに接続されたドレインとを有する第２の負荷トランジスタと
　を有する
　前記（８）または（９）に記載の光検出装置。
（１１）前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
　前記第１のバッファ回路は、
　前記参照信号生成部の前記出力端子に接続されたゲートと、前記第１のバッファ回路の前記出力端子に接続されたソースとを有する第１のバッファトランジスタと、
　前記第１のバッファトランジスタの前記ソースに接続された第１の電流源と
　を有する
　前記（１）から（１０）のいずれかに記載の光検出装置。
（１２）前記第１のバッファトランジスタは、前記第１のバッファトランジスタの前記ソースと接続されたバックゲートをさらに有する
　前記（１１）に記載の光検出装置。
（１３）所定の電圧を出力端子から出力可能な電圧生成部をさらに備え、
　前記第１のバッファトランジスタは、前記電圧生成部の前記出力端子に接続されたバックゲートをさらに有する
　前記（１１）に記載の光検出装置。
（１４）前記参照信号に基づいて補助参照信号を生成可能であり、前記補助参照信号を出力端子から出力可能な信号生成部をさらに備え、
　前記第１のバッファトランジスタは、前記信号生成部の前記出力端子に接続されたバックゲートをさらに有する
　前記（１１）に記載の光検出装置。
（１５）第２の画素信号を生成可能な第２の画素と、
　前記参照信号に応じた第２の信号を出力端子から出力可能な第２のバッファ回路と、前記第２の画素信号および前記第２の信号に基づいて前記比較動作を行うことが可能な第２の比較回路とを有し、前記第２の画素信号をデジタルコードに変換可能な第２の変換部と
　をさらに備えた
　前記（１）から（１４）のいずれかに記載の光検出装置。
（１６）前記第２のバッファ回路の前記出力端子は、前記第１のバッファ回路の前記出力端子に接続された
　前記（１５）に記載の光検出装置。
（１７）第３の画素信号を生成可能な第３の画素と、
　前記参照信号に応じた第３の信号を出力端子から出力可能な第３のバッファ回路と、前記第３の画素信号および前記第３の信号に基づいて前記比較動作を行うことが可能な第３の比較回路とを有し、前記第３の画素信号をデジタルコードに変換可能な第３の変換部と
　をさらに備え、
　前記第３のバッファ回路の前記出力端子は、前記第１のバッファ回路の前記出力端子と電気的に絶縁されるとともに、前記第２のバッファ回路の前記出力端子と電気的に絶縁され、
　前記第３の変換部は、前記第１の変換部および前記第２の変換部の間に配置された
　前記（１６）に記載の光検出装置。
（１８）前記第１のバッファ回路の前記出力端子に接続された第１の端子と、前記第２のバッファ回路の前記出力端子に接続された第２の端子とを有する可変抵抗素子をさらに備えた
　前記（１５）に記載の光検出装置。
（１９）光検出装置と
　前記光検出装置の動作を制御する処理部と
　を備え、
　前記光検出装置は、
　第１の画素信号を生成可能な第１の画素と、
　参照信号を生成可能な参照信号生成部と、
　前記参照信号に応じた第１の信号を出力端子から出力可能な第１のバッファ回路と、前記第１の画素信号および前記第１の信号に基づいて比較動作を行うことが可能な第１の比較回路とを有し、前記第１の画素信号をデジタルコードに変換可能な第１の変換部と
　を有する電子機器。
　本出願は、日本国特許庁において２０１９年３月２９日に出願された日本特許出願番号２０１９－０６５３７６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (19)

  1. 　第１の画素信号を生成可能な第１の画素と、
    　参照信号を生成可能な参照信号生成部と、
    　前記参照信号に応じた第１の信号を出力端子から出力可能な第１のバッファ回路と、前記第１の画素信号および前記第１の信号に基づいて比較動作を行うことが可能な第１の比較回路とを有し、前記第１の画素信号をデジタルコードに変換可能な第１の変換部と
    　を備えた光検出装置。
  2. 　前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
    　前記第１の比較回路は、
    　ゲートと、ドレインとを有する第１のトランジスタと、
    　前記第１のバッファ回路の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と
    　前記第１の画素の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
    　オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと、
    　前記第１のトランジスタの前記ドレインに接続された負荷回路と
    　を有する
    　請求項１に記載の光検出装置。
  3. 　前記第１のトランジスタは、第１の電源ノードに接続されたソースを有し、
    　前記負荷回路は、所定の電圧が供給されたゲートと、前記第１のトランジスタのドレインに接続されたドレインと、第２の電源ノードに接続されたソースとを有する第１の負荷トランジスタを有する
    　請求項２に記載の光検出装置。
  4. 　前記第１のバッファ回路に供給される電源電圧は、前記第１の電源ノードにおける電源電圧よりも高い
    　請求項３に記載の光検出装置。
  5. 　前記第１のバッファ回路に供給される電源電圧は、前記第１の電源ノードにおける電源電圧と同じである
    　請求項３に記載の光検出装置。
  6. 　前記第１の比較回路は、
    　前記第１のトランジスタの前記ドレインに接続されたゲートと、ドレインと、前記第１の電源ノードに接続されたソースとを有する第２のトランジスタと、
    　ゲートと、前記第２のトランジスタのドレインに接続されたドレインと、前記第２の電源ノードに接続されたソースとを有する第３のトランジスタと、
    　オン状態になることにより前記第３のトランジスタの前記ゲートと前記第３のトランジスタの前記ドレインとを接続可能な第２のスイッチと
    　をさらに有する
    　請求項３に記載の光検出装置。
  7. 　前記第１の比較回路は、前記第２のトランジスタの前記ドレインに接続されたゲートと、前記第１の電源ノードに接続されたドレインと、前記第１のトランジスタの前記ドレインに接続されたソースとを有する第４のトランジスタをさらに有する
    　請求項６に記載の光検出装置。
  8. 　前記第１のトランジスタは、ソースを有し、
    　前記第１の比較回路は、
    　ゲートと、ドレインと、ソースとを有する第５のトランジスタと、
    　前記第５のトランジスタの前記ゲートに接続された第３の容量素子と、
    　前記第１のトランジスタの前記ソースおよび前記第５のトランジスタの前記ソースに接続された電流源と、
    　オン状態になることにより前記第５のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ドレインを接続可能な第３のスイッチと
    　をさらに有し、
    　前記負荷回路は、前記第１のトランジスタの前記ドレインに加え、前記第５のトランジスタの前記ドレインにも接続された
    　請求項２に記載の光検出装置。
  9. 　前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
    　前記第１の比較回路は、
    　ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
    　ゲートと、ドレインと、ソースとを有する第５のトランジスタと、
    　前記第１のトランジスタの前記ソースおよび前記第５のトランジスタの前記ソースに接続された電流源と、
    　前記第１のバッファ回路の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と、
    　前記第１の画素の前記出力端子に接続された第１の端子と、前記第５のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
    　オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと、
    　オン状態になることにより前記第５のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ドレインを接続可能な第３のスイッチと、
    　前記第１のトランジスタの前記ドレインおよび前記第５のトランジスタの前記ドレインに接続された負荷回路と
    　を有する
    　請求項１に記載の光検出装置。
  10. 　前記負荷回路は、
    　ゲートと、前記第１のトランジスタの前記ドレインに接続されたドレインとを有する第１の負荷トランジスタと、
    　前記第１の負荷トランジスタの前記ゲートに接続されたゲートと、前記第５のトランジスタの前記ドレインに接続されたドレインとを有する第２の負荷トランジスタと
    　を有する
    　請求項８に記載の光検出装置。
  11. 　前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
    　前記第１のバッファ回路は、
    　前記参照信号生成部の前記出力端子に接続されたゲートと、前記第１のバッファ回路の前記出力端子に接続されたソースとを有する第１のバッファトランジスタと、
    　前記第１のバッファトランジスタの前記ソースに接続された第１の電流源と
    　を有する
    　請求項１に記載の光検出装置。
  12. 　前記第１のバッファトランジスタは、前記第１のバッファトランジスタの前記ソースと接続されたバックゲートをさらに有する
    　請求項１１に記載の光検出装置。
  13. 　所定の電圧を出力端子から出力可能な電圧生成部をさらに備え、
    　前記第１のバッファトランジスタは、前記電圧生成部の前記出力端子に接続されたバックゲートをさらに有する
    　請求項１１に記載の光検出装置。
  14. 　前記参照信号に基づいて補助参照信号を生成可能であり、前記補助参照信号を出力端子から出力可能な信号生成部をさらに備え、
    　前記第１のバッファトランジスタは、前記信号生成部の前記出力端子に接続されたバックゲートをさらに有する
    　請求項１１に記載の光検出装置。
  15. 　第２の画素信号を生成可能な第２の画素と、
    　前記参照信号に応じた第２の信号を出力端子から出力可能な第２のバッファ回路と、前記第２の画素信号および前記第２の信号に基づいて前記比較動作を行うことが可能な第２の比較回路とを有し、前記第２の画素信号をデジタルコードに変換可能な第２の変換部と
    　をさらに備えた
    　請求項１に記載の光検出装置。
  16. 　前記第２のバッファ回路の前記出力端子は、前記第１のバッファ回路の前記出力端子に接続された
    　請求項１５に記載の光検出装置。
  17. 　第３の画素信号を生成可能な第３の画素と、
    　前記参照信号に応じた第３の信号を出力端子から出力可能な第３のバッファ回路と、前記第３の画素信号および前記第３の信号に基づいて前記比較動作を行うことが可能な第３の比較回路とを有し、前記第３の画素信号をデジタルコードに変換可能な第３の変換部と
    　をさらに備え、
    　前記第３のバッファ回路の前記出力端子は、前記第１のバッファ回路の前記出力端子と電気的に絶縁されるとともに、前記第２のバッファ回路の前記出力端子と電気的に絶縁され、
    　前記第３の変換部は、前記第１の変換部および前記第２の変換部の間に配置された
    　請求項１６に記載の光検出装置。
  18. 　前記第１のバッファ回路の前記出力端子に接続された第１の端子と、前記第２のバッファ回路の前記出力端子に接続された第２の端子とを有する可変抵抗素子をさらに備えた
    　請求項１５に記載の光検出装置。
  19. 　光検出装置と
    　前記光検出装置の動作を制御する処理部と
    　を備え、
    　前記光検出装置は、
    　第１の画素信号を生成可能な第１の画素と、
    　参照信号を生成可能な参照信号生成部と、
    　前記参照信号に応じた第１の信号を出力端子から出力可能な第１のバッファ回路と、前記第１の画素信号および前記第１の信号に基づいて比較動作を行うことが可能な第１の比較回路とを有し、前記第１の画素信号をデジタルコードに変換可能な第１の変換部と
    　を有する電子機器。
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