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WO2018230643A1 - 物理量センサ - Google Patents

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Publication number
WO2018230643A1
WO2018230643A1 PCT/JP2018/022728 JP2018022728W WO2018230643A1 WO 2018230643 A1 WO2018230643 A1 WO 2018230643A1 JP 2018022728 W JP2018022728 W JP 2018022728W WO 2018230643 A1 WO2018230643 A1 WO 2018230643A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
substrate
electrode
region
layer
Prior art date
Application number
PCT/JP2018/022728
Other languages
English (en)
French (fr)
Inventor
理崇 野田
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Publication of WO2018230643A1 publication Critical patent/WO2018230643A1/ja

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P15/125—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by capacitive pick-up
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure

Definitions

  • the present disclosure relates to a physical quantity sensor that detects a physical quantity using a change in capacitance.
  • a physical quantity sensor has been proposed in which a second substrate is stacked on a first substrate, and a sensing unit that outputs a detection signal corresponding to the physical quantity is formed inside the first substrate and the second substrate (for example, , See Patent Document 1). And in this physical quantity sensor, the extraction opening of the electrode part electrically connected with a sensing part is formed in the opposite side to the 1st board among the 2nd boards. For this reason, size reduction of a physical quantity sensor can be achieved.
  • the peripheral region located around the sensing unit is in a floating state. For this reason, the parasitic capacitance produced
  • This disclosure is intended to provide a physical quantity sensor that can suppress a decrease in detection accuracy.
  • a physical quantity sensor in which a first substrate and a second substrate are stacked and a sensing unit that outputs a detection signal corresponding to a physical quantity is formed therein includes a first substrate, a first substrate, A second substrate stacked on the substrate and having another surface opposite to the first substrate; a sensing unit that outputs a detection signal based on a change in capacitance according to a physical quantity; and the sensing unit electrically And a detection electrode portion to be connected.
  • the physical quantity sensor is electrically connected to each of a plurality of regions positioned around the sensing unit, and has a plurality of peripheral electrode units that maintain the connected regions at a predetermined potential.
  • Each of the peripheral electrode portions has a wiring portion extending from the other surface side of the second substrate to the first substrate side along the stacking direction of the first substrate and the second substrate, and at least part of the wiring portions of the electrode portions.
  • the length along the stacking direction is different from the length along the stacking direction of the wiring portions in the other electrode portions.
  • the sensing unit it is possible to maintain a peripheral region located around the sensing unit at a predetermined potential, and it is possible to suppress a reduction in detection accuracy due to a change in parasitic capacitance generated between the sensing unit and the peripheral unit.
  • the length along the lamination direction of the wiring part in a part of electrode part and the length along the lamination direction of the wiring part in another electrode part differ in a detection electrode part and a peripheral electrode part. For this reason, when the other surface of the second substrate is used as a reference, regions having different depths can be electrically connected.
  • FIG. 6A It is sectional drawing of the physical quantity sensor in 1st Embodiment. It is sectional drawing of the physical quantity sensor of a different cross section from FIG. 1 in 1st Embodiment. It is sectional drawing of the physical quantity sensor of a different cross section from FIG. 1 and FIG. 2 in 1st Embodiment. It is a plane schematic diagram which shows the sensing part of the physical quantity sensor in 1st Embodiment. It is a top view of the other surface side of the 2nd substrate. It is sectional drawing which shows the manufacturing process of the physical quantity sensor shown in FIG. It is sectional drawing which shows the manufacturing process of the physical quantity sensor following FIG. 6A. FIG. 6B is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 6B. FIG.
  • FIG. 6D is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 6C.
  • FIG. 6D is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 6D.
  • FIG. 6D is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 6E. It is sectional drawing which shows the manufacturing process of the physical quantity sensor following FIG. 6F.
  • FIG. 6D is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 6G.
  • FIG. 6D is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 6H.
  • FIG. 6D is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 6I.
  • FIG. 6D is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG.
  • FIG. 6D is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 6K. It is sectional drawing which shows the manufacturing process of the physical quantity sensor shown in FIG. It is sectional drawing which shows the manufacturing process of the physical quantity sensor following FIG. 7A. It is sectional drawing which shows the manufacturing process of the physical quantity sensor following FIG. 7B. It is sectional drawing which shows the manufacturing process of the physical quantity sensor shown in FIG. It is sectional drawing which shows the manufacturing process of the physical quantity sensor following FIG. 8A. It is sectional drawing which shows the manufacturing process of the physical quantity sensor following FIG. 8B. It is a top view of the other surface side of the 2nd board in a 2nd embodiment.
  • FIG. 11 is a cross-sectional view taken along line XII-XII in FIG.
  • FIG. 11 is a cross-sectional view taken along line XIII-XIII in FIG.
  • FIG. 14A is sectional drawing which shows the manufacturing process of the physical quantity sensor shown in FIG.
  • FIG. 14B is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 14B.
  • FIG. 14D is a cross-sectional view showing the manufacturing process of the physical quantity sensor subsequent to FIG. 14C.
  • FIG. 14D is a cross-sectional view showing the manufacturing process of the physical quantity sensor subsequent to FIG. 14D. It is sectional drawing which shows the manufacturing process of the physical quantity sensor following FIG. 14E. It is sectional drawing which shows the manufacturing process of the physical quantity sensor following FIG. 14F.
  • FIG. 14D is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 14G.
  • FIG. 14D is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 14H.
  • FIG. 14D is a cross-sectional view showing the physical quantity sensor manufacturing process following FIG. 14I. It is sectional drawing which shows the manufacturing process of the physical quantity sensor shown in FIG. It is sectional drawing which shows the manufacturing process of the physical quantity sensor following FIG. 15A.
  • FIG. 16A It is sectional drawing which shows the manufacturing process of the physical quantity sensor shown in FIG. It is sectional drawing which shows the manufacturing process of the physical quantity sensor following FIG. 16A. It is a top view of the other surface side of the 2nd substrate in other embodiments. It is a top view of the other surface side of the 2nd substrate in other embodiments. It is a top view of the other surface side of the 2nd substrate in other embodiments. It is a top view of the other surface side of the 2nd substrate in other embodiments.
  • the physical quantity sensor has a configuration in which a first substrate 10 and a second substrate 40 are stacked, and a sensing unit 70 that outputs a detection signal corresponding to the physical quantity is accommodated therein.
  • ing. 1 corresponds to a cross section taken along the line II in FIG. 4 and FIG. 5
  • FIG. 2 corresponds to a cross section taken along the line II-II in FIG. 4 and FIG.
  • the first substrate 10 is configured using an SOI (that is, a silicon-on-insulator) substrate in which a first semiconductor layer 13 is disposed on a first support substrate 11 with a first insulating film 12 interposed therebetween. Yes.
  • the first substrate 10 is configured such that one surface 10 a is a surface of the first semiconductor layer 13 opposite to the first insulating film 12 side.
  • the first support substrate 11 and the first semiconductor layer 13 are made of a silicon substrate, and the first insulating film 12 is made of an oxide film, a nitride film, or the like.
  • FIGS. 1 and 4 the first semiconductor layer 13 is subjected to micromachining to form a groove portion 14, and the groove portion 14 defines a movable portion 20 and a peripheral region 30.
  • FIG. 4 is a plan view of the physical quantity sensor, but in order to facilitate understanding, the area constituting the movable part 20 is indicated by a solid line, and the areas constituting the first and second fixed parts 55 and 56 to be described later. Is indicated by a dotted line.
  • the first support substrate 11 and the first insulating film 12 are opposed to the movable portion 20 in order to prevent a weight portion 22 described later in the movable portion 20 from coming into contact with the first support substrate 11 and the first insulating film 12.
  • a recess 15 is formed in the portion.
  • this hollow part 15 is formed in the part different from the part which supports the anchor part 24 mentioned later of the movable part 20.
  • the movable portion 20 is a torsion beam provided so as to connect a rectangular frame-shaped weight portion 22 having a planar rectangular opening portion 21 and an opposite side portion of the opening portion 21. 23.
  • the movable portion 20 is supported by the first support substrate 11 by connecting the torsion beam 23 to the anchor portion 24 supported by the first insulating film 12.
  • the anchor portion 24 is formed at the center of the one surface 10a of the first substrate 10.
  • the torsion beam 23 is a rotation axis (that is, an operation axis) that serves as a rotation center of the movable portion 20 when acceleration in the stacking direction of the first substrate 10 and the second substrate 40 (hereinafter simply referred to as the stacking direction) is applied. ).
  • the torsion beam 23 is provided so as to divide the opening 21 into two.
  • the stacking direction is the vertical direction of the paper in FIGS.
  • the weight portion 22 has a first portion 22a and a second portion 22b that face each other with the torsion beam 23 interposed therebetween. And the weight part 22 is made into the asymmetrical shape on the basis of the torsion beam 23 so that it can rotate by making the torsion beam 23 into a rotating shaft when the acceleration of a lamination direction is applied.
  • the weight portion 22 has the length to the end portion of the first portion 22a farthest from the torsion beam 23, and the end portion of the second portion 22b farthest from the torsion beam 23 It is shorter than the length. That is, in the weight portion 22 of the present embodiment, the mass of the first part 22a is smaller than the mass of the second part 22b.
  • the second substrate 40 has a cap substrate 50 as shown in FIGS.
  • the cap substrate 50 is configured using an SOI substrate in which the second semiconductor layer 53 is disposed on the second support substrate 51 via the second insulating film 52.
  • the one surface 40 a of the second substrate 40 is configured by a surface of the second semiconductor layer 53 opposite to the second insulating film 52 side.
  • the second support substrate 51 and the second semiconductor layer 53 are made of a silicon substrate, and the second insulating film 52 is made of an oxide film, a nitride film, or the like.
  • the second substrate 40 has the other surface insulating film 60 formed on the side of the cap substrate 50 opposite to the first substrate 10 side.
  • the other surface 40 b of the second substrate 40 is configured by a surface of the other surface insulating film 60 on the side opposite to the cap substrate 50.
  • the second semiconductor layer 53 of the second substrate 40 is subjected to micromachining to form a groove portion 54.
  • the groove portion 54 forms a first fixing portion 55 and a second fixing portion 56.
  • the peripheral region 57 are partitioned.
  • the first fixing portion 55 is formed in a portion of the weight portion 22 that faces the first portion 22a, and forms a predetermined capacitance with the first portion 22a. It has the electrode part 55a and the 1st fixed wiring part 55b pulled out from the 1st fixed electrode part 55a.
  • the second fixed portion 56 is formed in a portion of the weight portion 22 that faces the second portion 22b, and forms a predetermined capacitance between the second fixed portion 56b and the second portion 22b. And a second fixed wiring portion 56b led out from the second fixed electrode portion 56a.
  • the first and second fixed electrode portions 55a and 56a have the same planar shape so that equal capacitances are formed between the first and second portions 22a and 22b when no acceleration is applied. It is said that.
  • the part facing the first fixed electrode part 55a becomes the first movable electrode part 25a
  • the part facing the second fixed electrode part 56a becomes the second movable electrode part 25b.
  • the sensing unit 70 is configured by forming the movable portion 20 and the first and second fixed portions 55 and 56 in this manner.
  • the weight portion 22 rotates about the torsion beam 23 as a rotation axis, and therefore, the electrostatic capacitance between the first movable electrode portion 25a and the first fixed electrode portion 55a.
  • the capacitance and the capacitance between the second movable electrode portion 25b and the second fixed electrode portion 56a change. Therefore, the physical quantity sensor outputs a detection signal corresponding to the change in these capacitances.
  • the first fixed wiring portion 55b is electrically connected to the second through wiring layer 92c disposed in the second through hole 92a.
  • the second fixed wiring portion 56b is electrically connected to a third through wiring layer 93c disposed in the third through hole 93a, as will be described later.
  • the first and second fixed wiring portions 55b and 56b are electrically connected to the second and third through wiring layers 92c and 93c from the first and second fixed electrode portions 55a and 56a, respectively. It is pulled out to a predetermined position.
  • the second substrate 40 thus configured is bonded to the first substrate 10 via the bonding member 80 so that the one surface 40a faces the one surface 10a of the first substrate 10. More specifically, the second substrate 40 is bonded to the first substrate 10 so that the sensing unit 70 is hermetically sealed.
  • the joining member 80 is composed of an oxide film or the like.
  • first to seventh through electrode portions 91 to 97 having first to seventh wiring portions 91f to 97f for connecting an external circuit and a predetermined region are formed.
  • first to seventh through electrode portions 91 to 97 having first to seventh wiring portions 91f to 97f for connecting an external circuit and a predetermined region are formed.
  • the configuration of the first to seventh through electrode portions 91 to 97 will be described with reference to FIGS. 1 to 3 and FIG. In FIG. 5, a protective film 100 described later is omitted.
  • the first through electrode portion 91 penetrates the second substrate 40 in the stacking direction, and is formed on the wall surface of the first through hole 91 a that exposes the anchor portion 24 in the first semiconductor layer 13.
  • the first wall insulating film 91b is formed.
  • the first through electrode portion 91 is formed on the first wall surface insulating film 91 b and has a first through wiring layer 91 c electrically connected to the anchor portion 24, that is, the movable portion 20.
  • the first through electrode portion 91 is electrically connected to the first pad portion 91d formed on the other-surface insulating film 60 and connected to the external circuit, the first pad portion 91d, and the first through wiring layer 91c.
  • the first wiring portion 91f in the first through electrode portion 91 is configured to include a first through wiring layer 91c, a first pad portion 91d, and a first lead wiring layer 91e.
  • the second through electrode portion 92 penetrates the other-surface insulating film 60, the second support substrate 51, and the second insulating film 52 in the stacking direction, and It has the 2nd wall surface insulating film 92b formed in the wall surface of the 2nd through-hole 92a which exposes the 1 fixed wiring part 55b.
  • the second through-electrode portion 92 has a second through-wiring layer 92c that is formed on the second wall surface insulating film 92b and is electrically connected to the first fixed wiring portion 55b.
  • the second through electrode portion 92 is formed on the other surface insulating film 60 and electrically connects the second pad portion 92d connected to the external circuit, the second pad portion 92d, and the second through wiring layer 92c. And a second lead wiring layer 92e to be connected.
  • the second wiring part 92f in the second through electrode part 92 is configured to include a second through wiring layer 92c, a second pad part 92d, and a second lead wiring layer 92e.
  • the third through electrode portion 93 has the same configuration as the second through electrode portion 92. That is, it is formed on the wall surface of the third through hole 93a that penetrates the other surface insulating film 60, the second support substrate 51, and the second insulating film 52 in the stacking direction and exposes the second fixed wiring portion 56b in the second semiconductor layer 53.
  • the third wall surface insulating film 93b is formed.
  • the third through-electrode portion 93 has a third through-wiring layer 93c that is formed on the third wall surface insulating film 93b and is electrically connected to the second fixed wiring portion 56b.
  • the third through electrode portion 93 is electrically connected to the third pad portion 93d formed on the other surface insulating film 60 and connected to the external circuit, and the third pad portion 93d and the third through wiring layer 93c. And a third lead wiring layer 93e to be connected.
  • the third wiring portion 93f in the third through electrode portion 93 is configured to include a third through wiring layer 93c, a third pad portion 93d, and a third lead wiring layer 93e.
  • the fourth through-electrode portion 94 penetrates the second substrate 40 in the stacking direction and is formed on the wall surface of the fourth through-hole 94 a that exposes the peripheral region 30 in the first semiconductor layer 13. It has the formed fourth wall surface insulating film 94b.
  • the fourth through electrode portion 94 includes a fourth through wiring layer 94 c that is formed on the fourth wall insulating film 94 b and is electrically connected to the peripheral region 30 in the first semiconductor layer 13. Further, the fourth through electrode portion 94 is formed on the other surface insulating film 60 and electrically connects the fourth pad portion 94d connected to the external circuit, the fourth pad portion 94d, and the fourth through wiring layer 94c.
  • the fourth wiring portion 94f in the fourth through electrode portion 94 is configured to include a fourth through wiring layer 94c, a fourth pad portion 94d, and a fourth lead wiring layer 94e.
  • the fifth through-electrode portion 95 penetrates the other-surface insulating film 60, the second support substrate 51, and the second insulating film 52 in the stacking direction, and has a fifth through-hole 95a that exposes the peripheral region 57 in the second semiconductor layer 53. It has the 5th wall surface insulating film 95b formed in the wall surface.
  • the fifth through-electrode portion 95 has a fifth through-wiring layer 95 c that is formed on the fifth wall surface insulating film 95 b and is electrically connected to the peripheral region 57 in the second semiconductor layer 53.
  • the fifth through electrode portion 95 is electrically connected to the fifth pad portion 95d formed on the other surface insulating film 60 and connected to the external circuit, the fifth pad portion 95d, and the fifth through wiring layer 95c. And a fifth lead wiring layer 95e to be connected.
  • the fifth wiring part 95f in the fifth through electrode part 95 is configured to include a fifth through wiring layer 95c, a fifth pad part 95d, and a fifth lead wiring layer 95e.
  • a contact hole 60a that exposes the second support substrate 51 is formed in the other surface insulating film 60 in the vicinity of the opening of the fifth through hole 95a.
  • the fifth lead wiring layer 95e is also formed so as to fill the contact hole 60a, and is also electrically connected to the second support substrate 51.
  • the sixth and seventh through electrode portions 96 and 97 penetrate the second substrate 40, the first semiconductor layer 13, and the first insulating film 12, respectively. And sixth and seventh wall surface insulating films 96b and 97b formed in the sixth and seventh through holes 96a and 97a.
  • the sixth and seventh through electrode portions 96 and 97 are formed on the sixth and seventh wall surface insulating films 96b and 97b, respectively, and are electrically connected to the first support substrate 11, respectively. Wiring layers 96c and 97c are provided.
  • the sixth and seventh through electrode portions 96 and 97 are respectively formed on the other surface insulating film 60 and connected to an external circuit, and sixth and seventh pad portions 96d and 97d, and sixth and seventh pads.
  • sixth and seventh lead wiring layers 96e, 97e that electrically connect the portions 96d, 97d and the sixth and seventh through wiring layers 96c, 97c. Therefore, the sixth and seventh wiring portions 96f and 97f in the sixth and seventh through electrode portions 96 and 97 are the sixth and seventh through wiring layers 96c and 97c, sixth and seventh pad portions 96, 97d, sixth, 7 lead wiring layers 96e and 97e are provided.
  • the above is the basic configuration of the first to seventh through electrode portions 91 to 97 in the present embodiment, and the first to seventh through electrode portions 91 to 97 are along the stacking direction of at least some of the electrode portions.
  • the length is different from the length along the stacking direction in the other electrode portions.
  • the first to seventh through electrode portions 91 to 97 are appropriately electrically connected to regions located at different lengths from the other surface 40b of the second substrate 40.
  • each of the pad portions 91d to 97d is connected to an external circuit, so that the peripheral regions 30 in the first support substrate 11, the first semiconductor layer 13, the second support substrate 51, and the second semiconductor layer 53 are included.
  • Each of 57 is maintained at a predetermined potential. Therefore, it can suppress that the parasitic capacitance comprised between the sensing part 70 and the area
  • the first to seventh through wiring layers 91c to 97c are formed in a state in which the communication between the inside and the outside of the first to seventh through holes 91a to 97a is maintained. That is, the first to seventh through wiring layers 91c to 97c are formed in a state where the first to seventh through holes 91a to 97a are not embedded, respectively.
  • the first to seventh through holes 91a to 97a have the same opening shape and size. Specifically, each of the first to seventh through holes 91a to 97a has a circular opening and has the same diameter.
  • the first to third through electrode portions 91 to 93 correspond to detection electrode portions
  • the fourth to seventh through electrode portions 94 to 97 correspond to peripheral electrode portions.
  • the first through electrode portion 91 corresponds to the movable portion electrode portion
  • the second and third through electrode portions 92 and 93 correspond to the fixed portion electrode portion.
  • the fourth through electrode portion 94 corresponds to the first peripheral region electrode portion
  • the fifth through electrode portion 95 corresponds to the second peripheral region electrode portion
  • the parts 96 and 97 correspond to the first support substrate electrode part.
  • the anchor portion 24 is formed at the center of the first substrate 10 as described above. Therefore, as shown in FIG. 5, the first through hole 91 a is formed at the center of the second substrate 40 when viewed from the normal direction to the other surface 40 b of the second substrate 40.
  • the second to seventh through holes 92a to 97a are formed so as to be point-symmetric with respect to the center of the second surface 40b of the second substrate 40. More specifically, in the present embodiment, the second to seventh through holes 92a to 97a are formed so as to be six times symmetrical with respect to the center of the second surface 40b of the second substrate 40.
  • the first and second fixed wiring portions 55b and 56b have the first and second fixed electrode portions 55a and 56a, respectively, such that the second and third through holes 92a and 93a have the above-described shapes. Has been pulled from.
  • the second to seventh pad portions 92d to 97d and the second to seventh lead wiring layers 92e to 97e are also formed to be point symmetric with respect to the center of the second substrate 40. Yes. That is, in the present embodiment, the second to seventh through electrode portions 92 to 97 are formed so as to be point symmetric with respect to the center of the second substrate 40.
  • a protective film 100 covering the first to seventh through electrode portions 91 to 97 is formed on the other surface 40b of the second substrate 40.
  • the protective film 100 is formed with openings for exposing the first to seventh pad portions 91d to 97d so that an external circuit can be electrically connected to the pad portions 91d to 97d. It has become.
  • FIGS. 6A to 6L are cross-sectional views corresponding to FIG.
  • a first support substrate 11 is prepared, and a first insulating film 12 is formed on the first support substrate 11 by a CVD (ie, Chemical Vapor Deposition) method, thermal oxidation, or the like.
  • a mask (not shown) is disposed on the first insulating film 12, and the first insulating film 12 is patterned so that a region where the depression 15 is to be formed is opened. Thereafter, using the first insulating film 12 as a mask, the recess 15 is formed by wet etching or the like.
  • the first substrate 10 is formed by bonding the first insulating film 12 and the first semiconductor layer 13.
  • the bonding between the first insulating film 12 and the first semiconductor layer 13 is not particularly limited, but can be performed as follows, for example. That is, first, the bonding surface of the first insulating film 12 and the bonding surface of the first semiconductor layer 13 are irradiated with N 2 plasma, O 2 plasma, or an Ar ion beam, and the first insulating film 12 and the first semiconductor layer 13 are exposed. Each joint surface is activated.
  • first insulating film 12 and the first semiconductor layer 13 are bonded by so-called direct bonding at room temperature to 550 ° C. Thereafter, the first semiconductor layer 13 is processed into a desired thickness by polishing, grinding, or the like.
  • the first insulating film 12 and the first semiconductor layer 13 may be bonded by a bonding technique such as anodic bonding, intermediate layer bonding, or fusion bonding. Moreover, you may perform the process which improves joining quality, such as high temperature annealing, after joining.
  • a mask (not shown) is placed on the first semiconductor layer 13 and dry etching or the like is performed to form a groove portion 14 so that the first semiconductor layer 13 is moved to the movable portion 20 and the peripheral region 30.
  • a cap substrate 50 in which a second support substrate 51, a second insulating film 52, and a second semiconductor layer 53 are sequentially stacked is prepared.
  • the bonding member 80 is formed by thermally oxidizing the second semiconductor layer 53 or the like.
  • a mask (not shown) is disposed on the bonding member 80, and the portion of the bonding member 80 that faces the weight portion 22 when etched to the first substrate 10 is removed by etching. To do. Thereafter, the mask is again arranged and dry etching or the like is performed to form the groove portion 54, thereby dividing the second semiconductor layer 53 into the first fixing portion 55, the second fixing portion 56, and the peripheral region 57.
  • the first semiconductor layer 13 of the first substrate 10 and the bonding member 80 formed on the cap substrate 50 are bonded.
  • the first semiconductor layer 13 and the bonding member 80 are bonded by direct bonding or the like, similar to the bonding of the first insulating film 12 and the first semiconductor layer 13.
  • FIGS. 6G to 6I, FIGS. 7A to 7C, and FIGS. 8A to 8C are cross-sectional views corresponding to FIG. 2
  • FIGS. 8A to 8C are cross-sectional views corresponding to FIG.
  • a mask (not shown) made of an oxide film is formed on the second support substrate 51 by a CVD method or the like. Then, the mask is patterned so that the regions where the first to seventh through holes 91a to 97a are to be formed are exposed, and dry etching is performed to expose the second semiconductor layer 53. As a result, as shown in FIG. 6G, a hole 111 serving as a portion on the opening side of the first through hole 91a, the sixth through hole 96a, and the seventh through hole 97a is formed. 7A, a second through hole 92a exposing the first fixing portion 55 in the second semiconductor layer 53 and a third through hole 93a exposing the second fixing portion 56 in the second semiconductor layer 53 are provided. It is formed. Further, as shown in FIG. 8A, a hole 111 serving as a portion on the opening side of the fourth through hole 94a and a fifth through hole 95a exposing the peripheral region 57 in the second semiconductor layer 53 are formed.
  • the first photoresist 121 is disposed. Then, photolithography or the like is performed, and the first photoresist 121 is patterned so that the regions where the first through hole 91a, the fourth through hole 94a, the sixth through hole 96a, and the seventh through hole 97a are to be formed are exposed. . Then, dry etching is performed again using the first photoresist 121 as a mask, and the hole 111 is dug down to reach the first semiconductor layer 13. Thereby, as shown in FIG. 6H, a first through hole 91a exposing the movable portion 20 in the first semiconductor layer 13 is formed. Further, as shown in FIG. 8B, a fourth through hole 94a that exposes the peripheral region 30 in the first semiconductor layer 13 is formed. Thereafter, the first photoresist 121 is removed.
  • a second photoresist 122 is disposed. Then, by performing photolithography or the like, the second photoresist 122 is patterned so that the regions where the sixth through hole 96a and the seventh through hole 97a are to be formed are exposed. Then, dry etching is performed again using the second photoresist 122 as a mask, and the hole 111 is dug down to reach the first support substrate 11. Thereby, as shown in FIG. 6I, a sixth through hole 96a and a seventh through hole 97a exposing the first support substrate 11 are formed. Thereafter, the second photoresist 122 is removed. In this way, the first to seventh through holes 91a to 97a are formed.
  • the first to seventh wall surface insulating films 91b to 97b, the first to seventh through wiring layers 91c to 97c, the first to seventh pad portions 91d to A step of forming 97d and first to seventh lead wiring layers 91e to 97e is performed.
  • these steps will be described with reference to FIGS. 6J to 6L corresponding to the cross section of FIG. 1, but the same steps are performed for the portions corresponding to the cross sections of FIGS.
  • the insulating film is formed by the CVD method or the like, and the first to seventh wall surface insulating films 91b to 97b are formed on the wall surfaces of the first to seventh through holes 91a to 97a.
  • the other surface insulating film 60 is formed on the support substrate 51. Thereby, the second substrate 40 is configured.
  • a third photoresist 123 is disposed. Then, photolithography or the like is performed, and the third photoresist 123 is patterned so that the insulating films formed on the bottom surfaces of the first to seventh through holes 91a to 97a are exposed in the step of FIG. 6J. In this step, the region where the contact hole 60a is to be exposed, which exposes the second support substrate 51, is also exposed at the same time in a cross section different from FIG. 6K. Then, dry etching is performed using the third photoresist 123 as a mask to remove the insulating film from the bottom surfaces of the first to seventh through holes 91a to 97b and to form a contact hole 60a.
  • a metal film such as aluminum is formed by sputtering or the like, and first to seventh through wiring layers 91c to 97c are formed on the first to seventh wall surface insulating films 91b to 97b.
  • the metal film formed on the other-surface insulating film 60 is patterned to form first to seventh pad portions 91d to 97d and first to seventh lead wiring layers 91e to 97e. In this way, the first to seventh through electrode portions 91 to 97 having the first to seventh wiring portions 91f to 97f are configured.
  • the physical quantity sensor of this embodiment is manufactured by forming the protective film 100 by the CVD method or the like and forming the openings exposing the first to seventh pad portions 91d to 97d.
  • the physical quantity sensor of this embodiment is manufactured as described above.
  • substrate 50 are prepared, and after carrying out each said process in a wafer state, it carries out a dicing cut and it divides
  • the first support substrate 11, the peripheral region 30 in the first semiconductor layer 13, the second support substrate 51, and the peripheral region 57 in the second semiconductor layer 53 are electrically connected to an external circuit. And maintained at a predetermined potential. For this reason, it can suppress that the parasitic capacitance comprised between the sensing part 70 and the area
  • the first through electrode portion 91 is formed at a position including the center of the second substrate 40.
  • the second to seventh through electrode portions 92 to 97 are formed so as to be point symmetric with respect to the center of the second surface 40 b of the second substrate 40. Therefore, the stress caused by the second to seventh through wiring layers 92c to 97c is equalized. Therefore, in this embodiment, it can further suppress that a physical quantity sensor becomes difficult to distort and a detection accuracy falls.
  • the difference between the capacitance between the movable electrode portion 25b and the second fixed electrode portion 56a changes, and the detection accuracy is likely to decrease. For this reason, it can suppress that detection accuracy falls by making a physical quantity sensor hard to distort.
  • the first to seventh through wiring layers 91c to 97c are formed in a state where the inside and the outside of the first to seventh through holes 91a to 97a communicate with each other. That is, the first to seventh through wiring layers 91c to 97c are formed in a state where the first to seventh through holes 91a to 97a are not embedded. Therefore, compared with the case where the first to seventh through-holes 91a to 97a are buried with the first to seventh through-wiring layers 91c to 97c, the first to seventh through-wirings in the non-embedded portions. The stress caused by the layers 91c to 97c can be relaxed. Therefore, the magnitude of the stress itself that distorts the physical quantity sensor can be reduced.
  • the first to seventh through holes 91a to 97a have the same opening diameter. For this reason, compared with the case where the diameters of the first to seventh through holes 91a to 97a are different, it is possible to suppress variation in the magnitude of stress to be relaxed particularly when the through holes are not embedded. Therefore, it is possible to further suppress the physical quantity sensor from being distorted.
  • a first dummy pad portion 91g and a first dummy lead wiring layer 91h connected to the first dummy pad portion 91g. Is formed.
  • the first dummy pad portion 91g and the first dummy lead wiring layer 91h are formed on the opposite sides of the first pad portion 91d and the first lead wiring layer 91e, respectively, with the first through hole 91a interposed therebetween.
  • the first dummy pad portion 91g and the first dummy lead wiring layer 91h are formed to be point-symmetric with the first pad portion 91d and the first lead wiring layer 91e with the first through hole 91a as the center. Yes.
  • the first dummy pad portion 91g and the first dummy are centered on the first through hole 91a and are point-symmetric with the first pad portion 91d and the first lead wiring layer 91e.
  • a lead wiring layer 91h is formed. Therefore, the stress generated in the first pad portion 91d and the first lead wiring layer 91e and the stress generated in the first dummy pad portion 91g and the first dummy lead wiring layer 91h are equalized. That is, in this embodiment, it is possible to suppress the physical quantity sensor from being distorted by the stress caused by the first wiring portion 91f.
  • the configuration of the physical quantity sensor of this embodiment will be described.
  • the arrangement positions of the first to seventh through electrode portions 91 to 97 are the same as those in the first embodiment. ing.
  • the first substrate 10 is configured by laminating a first support substrate 11, a lower insulating film 130, a lower semiconductor layer 140, an upper insulating film 150, and an upper semiconductor layer 160 in this order. Yes.
  • the lower semiconductor layer 140 and the upper semiconductor layer 160 are made of polysilicon or the like
  • the lower insulating film 130 and the upper insulating film 150 are made of an oxide film, a nitride film, or the like.
  • the upper semiconductor layer 160 is subjected to micromachining to form a groove portion 161, and the movable portion 20, the first upper layer wiring region 162, the second upper layer wiring region 163, the third upper layer wiring region 164, and the fourth upper layer are formed by the groove portion 161.
  • a wiring region 165 and an upper layer peripheral region 166 are partitioned.
  • the movable part 20 is set as the structure which has the weight part 22 and the torsion beam 23 in which the opening part 21 was formed similarly to the said 1st Embodiment.
  • the movable portion 20 is supported by the first support substrate 11 via the lower insulating film 130 by connecting the torsion beam 23 to a support region 142 of the lower semiconductor layer 140 described later.
  • the first and second upper wiring areas 162 and 163 are shown in FIGS. 11 and 12, the third upper wiring area 164 is shown in FIG. 13, and the fourth upper wiring area 165 is shown in FIG.
  • the upper peripheral region 166 is shown in FIGS.
  • the first upper layer wiring region 162 and the second upper layer wiring region 163 correspond to the fixing portion wiring region.
  • the third upper layer wiring region 164 corresponds to the peripheral region wiring region.
  • the lower semiconductor layer 140 is subjected to micromachining to form a groove 141, and a first fixing portion 55, a second fixing portion 56, a support region 142, a lower wiring region 143, and a lower peripheral region 144 are partitioned. .
  • fixed part 55 is formed in the part facing the 1st site
  • the second fixed portion 56 is formed in a portion facing the second portion 22b in the weight portion 22, and includes a second fixed electrode portion 56a that forms a predetermined capacity between the second portion 22b and the second portion 22b. And a second fixed wiring portion 56b drawn from the fixed electrode portion 56a.
  • the first fixed portion 55 and the second fixed portion 56 are disposed below the movable portion 20. That is, the first fixed portion 55 and the second fixed portion 56 are formed closer to the first support substrate 11 than the movable portion 20. That is, in the present embodiment, the sensing unit 70 is configured on the first substrate 10.
  • the first fixed wiring portion 55b is partitioned and formed so as to be positioned below the first upper wiring region 162.
  • the second fixed wiring portion 56 b is partitioned and formed so as to be located below the second upper layer wiring region 163.
  • the support region 142 is partitioned so as to be positioned below the anchor portion 24.
  • the lower wiring region 143 is partitioned so as to be positioned below the fourth upper wiring region 165.
  • the first upper wiring region 162 is electrically connected to the second through wiring layer 92c as will be described later.
  • the second upper layer wiring region 163 is electrically connected to the third through wiring layer 93c as will be described later.
  • the first upper wiring region 162 extends from above the first fixed wiring portion 55b to a predetermined position so as to be electrically connected to the second through wiring layer 92c. Has been pulled out.
  • the second upper wiring region 163 is drawn from above the second fixed wiring portion 56b to a predetermined position so as to be electrically connected to the third through wiring layer 93c.
  • an opening 151 is formed by removing a portion of the movable portion 20 that faces the weight portion 22.
  • the movable portion 20 rotates about the torsion beam 23 as the rotation axis when the weight portion 22 is in a floating state and acceleration in the stacking direction is applied.
  • a first upper layer contact hole 152 exposing a part of the first fixed wiring part 55b and a second upper contact hole 153 exposing a part of the second fixed wiring part 56b are formed. Yes. Further, as shown in FIG. 13, a third upper layer contact hole 154 exposing a part of the lower layer peripheral region 144 is formed in the upper layer insulating film 150. As shown in FIG. A fourth upper layer contact hole 155 exposing a part is formed.
  • the first upper layer wiring region 162 is electrically connected to the first fixing portion 55 through the first upper layer contact hole 152.
  • the second upper layer wiring region 163 is electrically connected to the second fixing portion 56 through the second upper layer contact hole 153.
  • the third upper layer wiring region 164 is electrically connected to the lower layer peripheral region 144 through the third upper layer contact hole 154.
  • the fourth upper layer wiring region 165 is electrically connected to the lower layer wiring region 143 through the fourth upper layer contact hole 155.
  • a contact hole 131 exposing a part of the first support substrate 11 is formed in the lower insulating film 130.
  • the lower wiring region 143 is electrically connected to the first support substrate 11 through the contact hole 131. That is, the fourth upper layer wiring region 165 is electrically connected to the first support substrate 11 through the lower layer wiring region 143.
  • an intermediate insulating film 145 is embedded in a portion different from the portion facing the movable portion 20 in the groove portion 141 formed in the lower semiconductor layer 140.
  • the second substrate 40 has a cap substrate 50 and an other surface insulating film 60.
  • the cap substrate 50 of the present embodiment is composed of only the silicon substrate that constitutes the second support substrate 51, and the one surface 40a is composed of the silicon substrate.
  • the second substrate 40 is bonded to the upper semiconductor layer 160 in the first substrate 10 via the bonding member 80.
  • first to seventh through electrode portions 91 to 97 having first to seventh wiring portions 91f to 97f for connecting an external circuit to a predetermined region are formed. . Since the basic configuration of the first to seventh through electrode portions 91 to 97 is the same as that of the first embodiment, only the different parts will be described.
  • the first through electrode portion 91 is formed so that the first through hole 91a exposes the anchor portion 24 in the upper semiconductor layer 160, as shown in FIG.
  • the first through wiring layer 91 c is electrically connected to the anchor portion 24, that is, the movable portion 20.
  • the second through electrode portion 92 is formed such that the second through hole 92a exposes the first upper wiring region 162 in the upper semiconductor layer 160, as shown in FIG.
  • the second through wiring layer 92c is electrically connected to the first upper wiring region 162.
  • the second through wiring layer 92c is electrically connected to the first fixing portion 55 via the first upper wiring region 162.
  • the first upper wiring region 162 is a region that functions as a wiring that connects the first fixing portion 55 and the second through wiring layer 92c.
  • the second wiring portion 92f in the second through electrode portion 92 of the present embodiment includes a second through wiring layer 92c, a second pad portion 92d, a second lead wiring layer 92e, and a first upper layer wiring region 162. It is said that.
  • the third through electrode portion 93 is formed so that the third through hole 93a exposes the second upper wiring region 163 in the upper semiconductor layer 160, as shown in FIG.
  • the third through wiring layer 93c is electrically connected to the second upper wiring region 163. Accordingly, the third through wiring layer 93c is electrically connected to the second fixing portion 56 via the second upper layer wiring region 163. That is, the second upper layer wiring region 163 is a region that exhibits a function as a wiring connecting the second fixing portion 56 and the third through wiring layer 93c.
  • the third wiring portion 93f in the third through electrode portion 93 of the present embodiment includes a third through wiring layer 93c, a third pad portion 93d, a third lead wiring layer 93e, and a second upper layer wiring region 163. It is said that.
  • the fourth through electrode portion 94 is formed such that the fourth through hole 94 a exposes the upper peripheral region 166 in the upper semiconductor layer 160.
  • the fourth through wiring layer 94c is electrically connected to the upper layer peripheral region 166.
  • the fourth through wiring layer 94c and the upper peripheral region 166 are electrically connected.
  • the fifth through electrode portion 95 is formed so that the fifth through hole 95 a exposes the third upper layer wiring region 164 in the upper semiconductor layer 160.
  • the fifth through wiring layer 95c is electrically connected to the third upper layer wiring region 164.
  • the fifth through wiring layer 95 c is electrically connected to the lower layer peripheral region 144 via the third upper layer wiring region 164. That is, the third upper wiring region 164 is a region that functions as a wiring that connects the lower peripheral region 144 and the fifth through wiring layer 95c.
  • the fifth wiring portion 95f in the fifth through electrode portion 95 of the present embodiment includes a fifth through wiring layer 95c, a fifth pad portion 95d, a fifth lead wiring layer 95e, and a third upper layer wiring region 164. It is said that.
  • the sixth and seventh through electrode portions 96 and 97 are formed such that the sixth and seventh through holes 96 a and 97 a expose the fourth upper wiring region 165 in the upper semiconductor layer 160. ing.
  • the sixth and seventh through wiring layers 96c and 97c are electrically connected to the fourth upper wiring region 165.
  • the fourth upper layer wiring region 165 and the lower layer wiring region 143 are electrically connected to the sixth and seventh through wiring layers 96c and 97c, the fourth upper layer wiring region 165 and the lower layer wiring region 143 are connected to each other. And is electrically connected to the first support substrate 11.
  • the fourth upper wiring region 165 and the lower wiring region 143 are regions that function as wirings that connect the first support substrate 11 and the sixth and seventh through wiring layers 96c and 97c. Therefore, the sixth and seventh wiring portions 96f and 97f in the sixth and seventh through electrode portions 96 and 97 of the present embodiment are the sixth and seventh through wiring layers 96c and 97c, and the sixth and seventh pads, respectively.
  • the portions 96d and 97d, the sixth and seventh lead wiring layers 96e and 97e, the fourth upper layer wiring region 165, and the lower layer wiring region 143 are configured.
  • the above is the configuration of the first to seventh through electrode portions 91 to 97 in the present embodiment.
  • all of the first to seventh through holes 91a to 97a have a depth that exposes the upper semiconductor layer 160, and have the same depth. Therefore, as will be described later, when the first to seventh through wiring layers 91c to 97c are formed by forming a metal film, the amount of the metal film constituting the first to seventh through wiring layers 91c to 97c is increased. The difference is unlikely to occur, and the difference in the magnitude of stress generated in each through wiring layer 91c to 97c is reduced. Therefore, the physical quantity sensor is further prevented from being distorted.
  • the contact hole 60a formed in the other-surface insulating film 60 is formed in the vicinity of the opening of the fifth through hole 95a.
  • the contact hole 60a is buried in the fifth lead wiring layer 95e.
  • the cap substrate 50 is maintained at the same potential as the lower layer peripheral region 144.
  • the fourth through electrode portion 94 corresponds to the upper peripheral region electrode portion
  • the fifth through electrode portion 95 corresponds to the lower peripheral region electrode portion
  • FIGS. 14A to 14J are cross-sectional views corresponding to FIG. 11
  • FIGS. 15A and 15B are cross-sectional views corresponding to FIG. 12
  • FIGS. 16A and 16B are cross-sectional views corresponding to FIG.
  • FIGS. 14A to 14E a process before forming the first to seventh through holes 91a to 97a will be described with reference to FIGS. 14A to 14E.
  • description will be made with reference to FIGS. 14A to 14E corresponding to the cross section of FIG. 11, but similar steps are appropriately performed in the cross sections corresponding to FIGS.
  • a first support substrate 11 is prepared, and a lower insulating film 130 is formed on the first support substrate 11. Then, a mask (not shown) is disposed on the lower insulating film 130, and a contact hole 131 is formed in the lower insulating film 130 by dry etching or the like.
  • the lower semiconductor layer 140 is formed by depositing polysilicon by CVD or the like so that the contact hole 131 is embedded.
  • the first support substrate 11 and the lower semiconductor layer 140 are electrically connected through the contact hole 131.
  • the surface of the lower semiconductor layer 140 opposite to the first support substrate 11 is planarized by a CMP method or the like.
  • a mask (not shown) is disposed on the lower semiconductor layer 140, and dry etching or the like is performed to form the groove portion 141, whereby the first fixing portion 55, the second fixing portion 56, the support region 142, and the lower wiring region 143 are formed.
  • the lower layer peripheral region 144 is partitioned. In this step, the groove 141 is formed so that the electrical connection between the lower wiring region 143 and the first support substrate 11 is maintained.
  • an oxide film is formed by CVD or the like so that the groove 141 is embedded.
  • the upper insulating film 150 is formed on the lower semiconductor layer 140, and the middle insulating film 145 is formed in the groove 141.
  • the surface of the upper insulating film 150 on the side opposite to the first support substrate 11 is planarized by a CMP method or the like.
  • a mask (not shown) is disposed on the upper insulating film 150 and dry etching or the like is performed to form first to fourth upper layer contact holes 152 to 155.
  • the third upper layer contact hole 154 is formed in a cross section different from that in FIG. 14C.
  • polysilicon is deposited by CVD or the like so that the first to fourth upper layer contact holes 152 to 155 are filled.
  • the lower semiconductor layer 140 and the upper semiconductor layer 160 are electrically connected through the first to fourth upper contact holes 152 to 155.
  • the surface of the upper semiconductor layer 160 opposite to the first support substrate 11 is planarized by a CMP method or the like.
  • a mask (not shown) is disposed on the upper semiconductor layer 160 and dry etching or the like is performed to form the groove portion 161, whereby the movable portion 20, the first upper layer wiring region 162, the second upper layer wiring region 163, and the third An upper layer wiring region 164, a fourth upper layer wiring region 165, and an upper layer peripheral region 166 are partitioned.
  • the third upper layer wiring region 164 is formed in a cross section different from that in FIG. 14D.
  • the movable portion 20 is supported by the support region 142 of the lower semiconductor layer 140, and the electrical connection between the first upper layer wiring region 162 and the first fixed wiring portion 55b is maintained, and the second upper layer wiring region.
  • the groove portion 161 is formed so that the electrical connection between the H.163 and the second fixed wiring portion 56b is maintained.
  • the electrical connection between the third upper layer wiring region 164 and the lower layer peripheral region 144 is maintained, and the electrical connection between the fourth upper layer wiring region 165 and the lower layer wiring region 143 is maintained.
  • the groove 161 is formed.
  • a mask (not shown) is placed, wet etching or the like is performed to remove the insulating film located below the movable portion 20, and the opening 151 is formed. Thereby, the weight part 22 in the movable part 20 will be in a floating state.
  • the cap substrate 50 is prepared, and the joining member 80 is formed by thermal oxidation or the like.
  • a mask (not shown) is placed on the bonding member 80 and wet etching or the like is performed to remove a portion of the bonding member 80 that faces the weight portion 22. Thereafter, the upper semiconductor layer 160 of the first substrate 10 and the bonding member 80 formed on the cap substrate 50 are bonded.
  • FIGS. 14F, 14G, 15A, 15B, 16A, and 16B a process of forming the first to seventh through holes 91a to 97a will be described with reference to FIGS. 14F, 14G, 15A, 15B, 16A, and 16B.
  • a mask 170 made of an oxide film or the like is formed on the cap substrate 50 by a CVD method or the like, and the first to seventh through holes 91a to 97a are formed.
  • the mask 170 is patterned so that the region to be formed is exposed.
  • the first to seventh through holes 91a to 97a are formed so that various regions of the upper semiconductor layer 160 are exposed.
  • the first through hole 91a is formed so that the anchor portion 24 is exposed.
  • the second through hole 92a is formed so that the first upper layer wiring region 162 is exposed, and the third through hole 93a is formed so that the second upper layer wiring region 163 is exposed.
  • the fourth through hole 94a is formed so that the upper peripheral region 166 is exposed, and the fifth through hole 95a is formed so that the third upper wiring region 164 is exposed.
  • sixth and seventh through holes 96a and 97a are formed so that the fourth upper layer wiring region 165 is exposed.
  • FIG. 14H is a cross-sectional view corresponding to FIG. 11, but the same process is performed for the portions corresponding to the cross-sections of FIGS. 12 and 13.
  • a photoresist 171 is disposed.
  • photolithography or the like is performed, and the photoresist 171 is patterned so that the insulating films formed on the bottom surfaces of the first to seventh through holes 91a to 97a are exposed in the step of FIG. 14H.
  • the region where the contact hole 60a is to be exposed exposing the cap substrate 50 is also exposed at the same time in a cross section different from FIG. 14I.
  • dry etching is performed again using the photoresist 171 as a mask to remove the insulating film from the bottom surfaces of the first to seventh through holes 91a to 97b and to form a contact hole 60a.
  • a metal film such as aluminum is formed by sputtering or the like, and first to seventh through wiring layers 91c to 97c are formed on the first to seventh wall surface insulating films 91b to 97b.
  • the metal film formed on the other-surface insulating film 60 is patterned to form first to seventh pad portions 91d to 97d and first to seventh lead wiring layers 91e to 97e.
  • the first to seventh through holes 91a to 97a have the same diameter and the same depth. For this reason, the amounts of the metal films constituting the first to seventh through wiring layers 91c to 97c are substantially equal.
  • the magnitudes of the stresses caused by the second to seventh through wiring layers 92c to 97c are substantially equal, and the mutual stresses are easily cancelled.
  • the depths of the first, fourth, sixth, and seventh through holes 91a, 94a, 96a, and 97a are shallow.
  • the depth of the first, fourth, sixth, and seventh through holes 91a, 94a, 96a, and 97a is reduced, so that a metal film is formed on the bottom of each through hole 91a, 94a, 96a, and 97a.
  • the first, fourth, sixth, and seventh through wiring layers 91c, 94c, 96c, and 97c are not properly formed in the first, fourth, sixth, and seventh through holes 91a, 94a, 96a, and 97a. Can be prevented from occurring. In other words, the occurrence of poor connection is suppressed.
  • the physical quantity sensor of this embodiment is manufactured by forming the protective film 100 by the CVD method or the like and forming the openings exposing the first to seventh pad portions 91d to 97.
  • the configurations of the first substrate 10 and the second substrate 40 are changed, but the first support substrate 11, the lower layer peripheral region 144, and the upper layer periphery that are located around the sensing unit 70.
  • the region 166 and the cap substrate 50 are maintained at a predetermined potential. For this reason, the effect similar to the said 1st Embodiment can be acquired.
  • the first to seventh through holes 91a to 97a have the same diameter and the same depth. For this reason, the amounts of the metal films constituting the first to seventh through wiring layers 91c to 97c are substantially equal, and the magnitudes of stress caused by the second to seventh through wiring layers 92c to 97c are substantially equal. Therefore, mutual stress can be equalized, the physical quantity sensor can be further prevented from being distorted, and the detection accuracy can be further prevented from being lowered.
  • first to seventh through holes 91a to 97a have a depth that penetrates the second substrate 40 and exposes the one surface 10a of the first substrate 10. That is, as compared with the first embodiment, the first, fourth, sixth, and seventh through holes 91a, 94a, 96a, and 97a are shallower. Therefore, the first, fourth, sixth, and seventh through wiring layers 91c, 94c, 96c, and 97c are appropriately formed in the first, fourth, sixth, and seventh through holes 91a, 94a, 96a, and 97a. It is possible to suppress the occurrence of a malfunction that is not performed. In other words, the occurrence of poor connection is suppressed.
  • the physical quantity sensor may not be an acceleration sensor that detects acceleration in the stacking direction.
  • the movable electrode portion and the fixed electrode portion are arranged so as to form a capacitance along one direction of the surface direction of the first substrate 10, and the arrangement direction of the movable electrode portion and the fixed electrode portion is along.
  • An acceleration sensor that detects acceleration may be used.
  • the arrangement direction of the movable electrode portion and the fixed electrode portion serves as an operation axis, and the movable electrode portion moves in a direction along the operation axis with respect to the operation axis.
  • the physical quantity sensor may be an angular velocity sensor that detects an angular velocity, for example, instead of an acceleration sensor that detects acceleration.
  • the first to seventh through wiring layers 91c to 97c may be arranged so as to embed the first to seventh through holes 91a to 97a.
  • the 1st penetration electrode part 91 does not need to be formed in the center in the other surface 40b of the 2nd board
  • the second through electrode portion 92 is formed at the center of the other surface 40b of the second substrate 40, and the first, third to seventh through electrode portions 91, 93 to 97 are the center of the other surface 40b of the second substrate 40. It may be formed so as to be point-symmetric with respect to. That is, the electrode part formed in the center of the other surface 40b of the 2nd board
  • the first through electrode portion 91 is formed at the center of the other surface 40b of the second substrate 40, and the second to fifth through electrode portions 92 to 95 are at the center.
  • the anchor unit 24 may be difficult to form the anchor unit 24 at the center of the first substrate 10. That is, it may be difficult to form the first through electrode portion 91 at the center of the second surface 40b of the second substrate 40.
  • the fourth through-electrode portion 94 and the fifth through-electrode portion 95 are preferably line-symmetric.
  • the second through electrode portion 92 and the fourth through electrode portion 94 are axisymmetric with respect to the second virtual line K2 that is orthogonal to the first virtual line K1 and passes through the center of the other surface 40b of the second substrate 40.
  • the third through electrode portion 93 and the fifth through electrode portion 95 are line symmetric.
  • the 1st penetration electrode part 91 is formed in the intersection of the 1st virtual line K1 and the 2nd virtual line K2. According to this, compared with the case where the second to fifth through electrode portions 92 to 95 are formed irregularly, the stress caused by each through electrode portion 92 to 95 is equalized, and the physical quantity sensor is distorted. This can be suppressed.
  • the second to fifth through electrode portions are arranged with respect to the first virtual line K1 and the second virtual line K2, as shown in FIGS. 92 to 95 may be formed so as to be symmetrical with respect to only one virtual line.
  • the second to fifth through electrode portions 92 to 95 may be formed so as to be line symmetric only with respect to the first virtual line K1.
  • the second to fifth through electrode portions 92 to 95 may be formed so as to be line symmetric only with respect to the second virtual line K2.
  • the second to seventh through electrode portions 92 to 97 are formed so as to be symmetrical with respect to only one of the first virtual line K1 and the second virtual line K2. May be.
  • the first to seventh through electrode portions 91 to 97 are not point-symmetric or line-symmetric and may be arranged irregularly. Even in such a physical quantity sensor, it is possible to suppress a decrease in detection accuracy by maintaining a region located around the sensing unit 70 at a predetermined potential.
  • the location where the contact hole 60a is formed in the other-surface insulating film 60 can be changed as appropriate.
  • the contact hole 60a may be formed in the vicinity of the fourth through hole 94a, the sixth through hole 96a, or the seventh through hole 97a.
  • the second support substrate 51 may be electrically connected to the fourth lead wiring layer 94e, the sixth lead wiring layer 96e, or the seventh lead wiring layer 97e. . That is, as long as the second support substrate 51 is maintained at a predetermined potential, the lead wiring layer to which the second support substrate 51 is electrically connected is not particularly limited.
  • the cap substrate 50 may be electrically connected to the fourth lead wiring layer 94e, the sixth lead wiring layer 96e, or the seventh lead wiring layer 97e.
  • the first upper layer wiring region 162, the second upper layer wiring region 163, the third upper layer wiring region 164, the fourth upper layer wiring region 165, and the lower layer wiring region 143 are appropriately made of a metal material or the like. It may be.
  • a portion that becomes the lower wiring region 143 in the lower semiconductor layer 140 is removed, and a metal material is embedded in the removed portion, thereby, for example, lower layer wiring.
  • the region 143 may be made of a metal material.
  • the second embodiment may be combined with the third embodiment to form the dummy pad portion 91g and the dummy lead wiring layer 91h.

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Abstract

第１基板（１０）と、第１基板（１０）上に積層され、第１基板（１０）側と反対側の他面（４０ｂ）を有する第２基板（４０）と、物理量に応じた静電容量の変化に基づいて検出信号を出力するセンシング部（７０）と、センシング部（７０）と電気的に接続される検出電極部（９１）と、センシング部（７０）の周囲に位置する複数の領域とそれぞれ電気的に接続される複数の周辺電極部（９６、９７）とを備える。そして、検出電極部（９１）における配線部（９１ｆ）および複数の周辺電極部（９６、９７）における配線部（９６ｆ、９７ｆ）は、少なくとも一部の電極部における第１基板（１０）と第２基板（４０）との積層方向に沿った長さと、他の電極部における積層方向に沿った長さとが異なるようにする。

Description

物理量センサ 関連出願への相互参照
　本出願は、２０１７年６月１５日に出願された日本特許出願番号２０１７－１１７８５５号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、静電容量の変化を利用して物理量を検出する物理量センサに関する。
　従来より、第１基板上に第２基板が積層され、第１基板と第２基板との内部に物理量に応じた検出信号を出力するセンシング部が形成された物理量センサが提案されている（例えば、特許文献１参照）。そして、この物理量センサでは、第２基板のうちの第１基板と反対側に、センシング部と電気的に接続される電極部の取り出し口が形成されている。このため、物理量センサの小型化を図ることができる。
特開２０１４－１６１７５号公報
　しかしながら、上記物理量センサでは、センシング部の周囲に位置する周辺領域が浮遊状態となっている。このため、センシング部と周辺領域との間に生成される寄生容量が変化し、検出精度が低下する可能性がある。
　本開示は、検出精度が低下することを抑制できる物理量センサを提供することを目的とする。
　本開示の１つの観点によれば、第１基板と第２基板とが積層され、内部に物理量に応じた検出信号を出力するセンシング部が形成された物理量センサは、第１基板と、第１基板上に積層され、第１基板側と反対側の他面を有する第２基板と、物理量に応じた静電容量の変化に基づいて検出信号を出力するセンシング部と、センシング部と電気的に接続される検出電極部と、を備えている。そして、物理量センサは、センシング部の周囲に位置する複数の領域とそれぞれ電気的に接続され、接続された領域を所定の電位に維持する複数の周辺電極部を有し、検出電極部および複数の周辺電極部は、それぞれ第２基板の他面側から第１基板と第２基板との積層方向に沿って第１基板側に延びる配線部を有し、少なくとも一部の電極部における配線部の積層方向に沿った長さと、他の電極部における配線部の積層方向に沿った長さとが異なっている。
　これによれば、センシング部の周囲に位置する周辺領域を所定の電位に維持でき、センシング部と周辺部との間に生成される寄生容量が変化して検出精度が低下することを抑制できる。また、検出電極部および周辺電極部は、一部の電極部における配線部の積層方向に沿った長さと、他の電極部における配線部の積層方向に沿った長さとが異なっている。このため、第２基板の他面を基準とすると、異なる深さの領域を電気的に接続された状態とできる。
　なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
第１実施形態における物理量センサの断面図である。 第１実施形態における図１とは別断面の物理量センサの断面図である。 第１実施形態における図１および図２とは別断面の物理量センサの断面図である。 第１実施形態における物理量センサのセンシング部を示す平面模式図である。 第２基板の他面側の平面図である。 図１に示す物理量センサの製造工程を示す断面図である。 図６Ａに続く物理量センサの製造工程を示す断面図である。 図６Ｂに続く物理量センサの製造工程を示す断面図である。 図６Ｃに続く物理量センサの製造工程を示す断面図である。 図６Ｄに続く物理量センサの製造工程を示す断面図である。 図６Ｅに続く物理量センサの製造工程を示す断面図である。 図６Ｆに続く物理量センサの製造工程を示す断面図である。 図６Ｇに続く物理量センサの製造工程を示す断面図である。 図６Ｈに続く物理量センサの製造工程を示す断面図である。 図６Ｉに続く物理量センサの製造工程を示す断面図である。 図６Ｊに続く物理量センサの製造工程を示す断面図である。 図６Ｋに続く物理量センサの製造工程を示す断面図である。 図２に示す物理量センサの製造工程を示す断面図である。 図７Ａに続く物理量センサの製造工程を示す断面図である。 図７Ｂに続く物理量センサの製造工程を示す断面図である。 図３に示す物理量センサの製造工程を示す断面図である。 図８Ａに続く物理量センサの製造工程を示す断面図である。 図８Ｂに続く物理量センサの製造工程を示す断面図である。 第２実施形態における第２基板の他面側の平面図である。 第３実施形態における第２基板の他面側の平面図である。 図１０中のXI－XI線に沿った断面図である。 図１０中のXII－XII線に沿った断面図である。 図１０中のXIII－XIII線に沿った断面図である。 図１１に示す物理量センサの製造工程を示す断面図である。 図１４Ａに続く物理量センサの製造工程を示す断面図である。 図１４Ｂに続く物理量センサの製造工程を示す断面図である。 図１４Ｃに続く物理量センサの製造工程を示す断面図である。 図１４Ｄに続く物理量センサの製造工程を示す断面図である。 図１４Ｅに続く物理量センサの製造工程を示す断面図である。 図１４Ｆに続く物理量センサの製造工程を示す断面図である。 図１４Ｇに続く物理量センサの製造工程を示す断面図である。 図１４Ｈに続く物理量センサの製造工程を示す断面図である。 図１４Ｉに続く物理量センサの製造工程を示す断面図である。 図１２に示す物理量センサの製造工程を示す断面図である。 図１５Ａに続く物理量センサの製造工程を示す断面図である。 図１３に示す物理量センサの製造工程を示す断面図である。 図１６Ａに続く物理量センサの製造工程を示す断面図である。 他の実施形態における第２基板の他面側の平面図である。 他の実施形態における第２基板の他面側の平面図である。 他の実施形態における第２基板の他面側の平面図である。 他の実施形態における第２基板の他面側の平面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について図面を参照しつつ説明する。なお、本実施形態では、加速度を検出する物理量センサについて説明する。まず、本実施形態の物理量センサの構成について、図１～図５を参照しつつ説明する。
　物理量センサは、図１～図３に示されるように、第１基板１０と第２基板４０とが積層され、内部に物理量に応じた検出信号を出力するセンシング部７０が収容された構成とされている。なお、図１は、図４および図５中のI－I線に沿った断面に相当し、図２は、図４および図５中のII－II線に沿った断面に相当し、図３は、図４および図５中のIII－III線に沿った断面に相当している。
　第１基板１０は、本実施形態では、第１支持基板１１上に第１絶縁膜１２を介して第１半導体層１３が配置されたＳＯＩ（すなわち、Silicon on Insulator）基板を用いて構成されている。そして、第１基板１０は、一面１０ａが第１半導体層１３のうちの第１絶縁膜１２側と反対側の表面で構成されている。なお、本実施形態では、第１支持基板１１および第１半導体層１３はシリコン基板で構成され、第１絶縁膜１２は酸化膜や窒化膜等で構成される。
　そして、第１半導体層１３には、図１および図４に示されるように、マイクロマシン加工が施されて溝部１４が形成され、溝部１４によって可動部２０および周辺領域３０が区画形成されている。なお、図４は、物理量センサの平面図であるが、理解をし易くするため、可動部２０を構成する領域を実線で示し、後述する第１、第２固定部５５、５６を構成する領域を点線で示している。
　第１支持基板１１および第１絶縁膜１２には、可動部２０における後述する錘部２２が第１支持基板１１および第１絶縁膜１２と接触することを防止するため、可動部２０と対向する部分に窪み部１５が形成されている。なお、この窪み部１５は、可動部２０のうちの後述するアンカー部２４を支持する部分と異なる部分に形成されている。
　可動部２０は、図４に示されるように、平面矩形状の開口部２１が形成された矩形枠状の錘部２２と、開口部２１の対向辺部を連結するように備えられたトーション梁２３とを有している。そして、可動部２０は、トーション梁２３が第１絶縁膜１２に支持されたアンカー部２４と連結されることにより、第１支持基板１１に支持されている。なお、アンカー部２４は、本実施形態では、第１基板１０の一面１０ａにおける中心に形成されている。
　トーション梁２３は、第１基板１０と第２基板４０との積層方向（以下では、単に積層方向という）の加速度が印加されたとき、可動部２０の回転中心となる回転軸（すなわち、動作軸）となる部材である。本実施形態では、トーション梁２３は、開口部２１を２分割するように備えられている。なお、本実施形態では、積層方向は、図１～図３中の紙面上下方向である。
　錘部２２は、トーション梁２３を挟んで対向する第１部位２２ａと第２部位２２ｂとを有している。そして、錘部２２は、積層方向の加速度が印加されたとき、トーション梁２３を回転軸として回転できるように、トーション梁２３を基準として非対称な形状とされている。本実施形態では、錘部２２は、第１部位２２ａにおけるトーション梁２３から最も離れている部分の端部までの長さが、第２部位２２ｂにおけるトーション梁２３から最も離れている部分の端部までの長さより短くされている。つまり、本実施形態の錘部２２は、第１部位２２ａの質量が第２部位２２ｂの質量より小さくされている。
　第２基板４０は、図１～図３に示されるように、キャップ基板５０を有している。本実施形態では、キャップ基板５０は、第２支持基板５１上に第２絶縁膜５２を介して第２半導体層５３が配置されたＳＯＩ基板を用いて構成されている。そして、第２基板４０の一面４０ａは、第２半導体層５３のうちの第２絶縁膜５２側と反対側の表面で構成されている。なお、本実施形態では、第２支持基板５１および第２半導体層５３はシリコン基板で構成され、第２絶縁膜５２は酸化膜や窒化膜等で構成される。
　また、第２基板４０は、キャップ基板５０における第１基板１０側と反対側に形成された他面絶縁膜６０を有している。そして、第２基板４０の他面４０ｂは、他面絶縁膜６０のうちのキャップ基板５０と反対側の表面で構成されている。
　第２基板４０の第２半導体層５３には、図１および図４に示されるように、マイクロマシン加工が施されて溝部５４が形成され、溝部５４によって第１固定部５５、第２固定部５６、および周辺領域５７が区画形成されている。具体的には、第１固定部５５は、錘部２２のうちの第１部位２２ａと対向する部分に形成されて当該第１部位２２ａとの間に所定の静電容量を構成する第１固定電極部５５ａと、第１固定電極部５５ａから引き出された第１固定配線部５５ｂとを有している。また、第２固定部５６は、錘部２２における第２部位２２ｂと対向する部分に形成されて当該第２部位２２ｂとの間に所定の静電容量を構成する第２固定電極部５６ａと、第２固定電極部５６ａから引き出された第２固定配線部５６ｂとを有している。
　第１、第２固定電極部５５ａ、５６ａは、加速度が印加されていない状態では、第１、第２部位２２ａ、２２ｂとの間に等しい静電容量が構成されるように、互いに同じ平面形状とされている。そして、錘部２２では、第１固定電極部５５ａと対向する部分が第１可動電極部２５ａとなり、第２固定電極部５６ａと対向する部分が第２可動電極部２５ｂとなる。本実施形態では、このように可動部２０および第１、第２固定部５５、５６が形成されていることによってセンシング部７０が構成される。そして、物理量センサは、積層方向に加速度が印加されると、錘部２２がトーション梁２３を回転軸として回転するため、第１可動電極部２５ａと第１固定電極部５５ａとの間の静電容量と、第２可動電極部２５ｂと第２固定電極部５６ａとの間の静電容量が変化する。したがって、物理量センサは、これらの静電容量の変化に応じた検出信号を出力する。
　また、第１固定配線部５５ｂは、後述するように、第２貫通孔９２ａに配置された第２貫通配線層９２ｃと電気的に接続される。第２固定配線部５６ｂは、後述するように、第３貫通孔９３ａに配置された第３貫通配線層９３ｃと電気的に接続される。このため、第１、第２固定配線部５５ｂ、５６ｂは、それぞれ第２、第３貫通配線層９２ｃ、９３ｃと電気的に接続されるように、第１、第２固定電極部５５ａ、５６ａから所定位置まで引き出されている。
　そして、このように構成された第２基板４０は、一面４０ａが第１基板１０の一面１０ａと対向するように、接合部材８０を介して第１基板１０と接合されている。より詳しくは、センシング部７０が気密封止されるように、第２基板４０が第１基板１０と接合されている。なお、本実施形態では、接合部材８０は酸化膜等で構成されている。
　また、本実施形態では、外部回路と所定の領域との接続を図る第１～第７配線部９１ｆ～９７ｆを有する第１～第７貫通電極部９１～９７が形成されている。以下に、第１～第７貫通電極部９１～９７の構成について図１～図３、および図５を参照して説明する。なお、図５では、後述する保護膜１００を省略して示してある。
　第１貫通電極部９１は、図１および図５に示されるように、第２基板４０を積層方向に貫通し、第１半導体層１３におけるアンカー部２４を露出させる第１貫通孔９１ａの壁面に形成された第１壁面絶縁膜９１ｂを有している。また、第１貫通電極部９１は、第１壁面絶縁膜９１ｂ上に形成され、アンカー部２４、つまり可動部２０と電気的に接続される第１貫通配線層９１ｃを有している。さらに、第１貫通電極部９１は、他面絶縁膜６０上に形成されて外部回路と接続される第１パッド部９１ｄと、第１パッド部９１ｄと第１貫通配線層９１ｃとを電気的に接続する第１引出配線層９１ｅとを有している。このため、第１貫通電極部９１における第１配線部９１ｆは、第１貫通配線層９１ｃ、第１パッド部９１ｄ、第１引出配線層９１ｅを有する構成とされている。
　第２貫通電極部９２は、図２および図５に示されるように、他面絶縁膜６０、第２支持基板５１、第２絶縁膜５２を積層方向に貫通し、第２半導体層５３における第１固定配線部５５ｂを露出させる第２貫通孔９２ａの壁面に形成された第２壁面絶縁膜９２ｂを有している。また、第２貫通電極部９２は、第２壁面絶縁膜９２ｂ上に形成されて第１固定配線部５５ｂと電気的に接続される第２貫通配線層９２ｃを有している。さらに、第２貫通電極部９２は、他面絶縁膜６０上に形成されて外部回路と接続される第２パッド部９２ｄと、第２パッド部９２ｄと第２貫通配線層９２ｃとを電気的に接続する第２引出配線層９２ｅとを有している。このため、第２貫通電極部９２における第２配線部９２ｆは、第２貫通配線層９２ｃ、第２パッド部９２ｄ、第２引出配線層９２ｅを有する構成とされている。
　第３貫通電極部９３は、第２貫通電極部９２と同様の構成とされている。すなわち、他面絶縁膜６０、第２支持基板５１、第２絶縁膜５２を積層方向に貫通し、第２半導体層５３における第２固定配線部５６ｂを露出させる第３貫通孔９３ａの壁面に形成された第３壁面絶縁膜９３ｂを有している。また、第３貫通電極部９３は、第３壁面絶縁膜９３ｂ上に形成されて第２固定配線部５６ｂと電気的に接続される第３貫通配線層９３ｃを有している。さらに、第３貫通電極部９３は、他面絶縁膜６０上に形成されて外部回路と接続される第３パッド部９３ｄと、第３パッド部９３ｄと第３貫通配線層９３ｃとを電気的に接続する第３引出配線層９３ｅとを有している。このため、第３貫通電極部９３における第３配線部９３ｆは、第３貫通配線層９３ｃ、第３パッド部９３ｄ、第３引出配線層９３ｅを有する構成とされている。
　第４貫通電極部９４は、図３および図５に示されるように、第２基板４０を積層方向に貫通し、第１半導体層１３における周辺領域３０を露出させる第４貫通孔９４ａの壁面に形成された第４壁面絶縁膜９４ｂを有している。また、第４貫通電極部９４は、第４壁面絶縁膜９４ｂ上に形成されて第１半導体層１３における周辺領域３０と電気的に接続される第４貫通配線層９４ｃを有している。さらに、第４貫通電極部９４は、他面絶縁膜６０上に形成されて外部回路と接続される第４パッド部９４ｄと、第４パッド部９４ｄと第４貫通配線層９４ｃとを電気的に接続する第４引出配線層９４ｅとを有している。このため、第４貫通電極部９４における第４配線部９４ｆは、第４貫通配線層９４ｃ、第４パッド部９４ｄ、第４引出配線層９４ｅを有する構成とされている。
　第５貫通電極部９５は、他面絶縁膜６０、第２支持基板５１、第２絶縁膜５２を積層方向に貫通し、第２半導体層５３における周辺領域５７を露出させる第５貫通孔９５ａの壁面に形成された第５壁面絶縁膜９５ｂを有している。また、第５貫通電極部９５は、第５壁面絶縁膜９５ｂ上に形成されて第２半導体層５３における周辺領域５７と電気的に接続される第５貫通配線層９５ｃを有している。さらに、第５貫通電極部９５は、他面絶縁膜６０上に形成されて外部回路と接続される第５パッド部９５ｄと、第５パッド部９５ｄと第５貫通配線層９５ｃとを電気的に接続する第５引出配線層９５ｅとを有している。このため、第５貫通電極部９５における第５配線部９５ｆは、第５貫通配線層９５ｃ、第５パッド部９５ｄ、第５引出配線層９５ｅを有する構成とされている。
　なお、本実施形態では、他面絶縁膜６０には、第５貫通孔９５ａの開口部近傍に第２支持基板５１を露出させるコンタクトホール６０ａが形成されている。そして、第５引出配線層９５ｅは、当該コンタクトホール６０ａを埋め込むようにも形成され、第２支持基板５１とも電気的に接続されている。
　第６、第７貫通電極部９６、９７は、図１および図５に示されるように、それぞれ第２基板４０、第１半導体層１３、第１絶縁膜１２を貫通して第１支持基板１１を露出させる第６、第７貫通孔９６ａ、９７ａに形成された第６、第７壁面絶縁膜９６ｂ、９７ｂを有している。また、第６、第７貫通電極部９６、９７は、それぞれ第６、第７壁面絶縁膜９６ｂ、９７ｂ上に形成されて第１支持基板１１と電気的に接続される第６、第７貫通配線層９６ｃ、９７ｃを有している。さらに、第６、第７貫通電極部９６、９７は、それぞれ他面絶縁膜６０上に形成されて外部回路と接続される第６、第７パッド部９６ｄ、９７ｄと、第６、第７パッド部９６ｄ、９７ｄと第６、第７貫通配線層９６ｃ、９７ｃとを電気的に接続する第６、第７引出配線層９６ｅ、９７ｅとを有している。このため、第６、７貫通電極部９６、９７における第６、７配線部９６ｆ、９７ｆは、第６、７貫通配線層９６ｃ、９７ｃ、第６、第７パッド部９６、９７ｄ、第６、７引出配線層９６ｅ、９７ｅを有する構成とされている。
　以上が本実施形態における第１～第７貫通電極部９１～９７の基本的な構成であり、第１～第７貫通電極部９１～９７は、少なくとも一部の電極部における積層方向に沿った長さが他の電極部における積層方向に沿った長さと異なっている。そして、第１～第７貫通電極部９１～９７は、第２基板４０の他面４０ｂから異なる長さに位置する領域と適宜電気的に接続されている。このため、各パッド部９１ｄ～９７ｄがそれぞれ外部回路と接続されることにより、第１支持基板１１、第１半導体層１３における周辺領域３０、第２支持基板５１、第２半導体層５３における周辺領域５７は、それぞれ所定の電位に維持される。したがって、センシング部７０と、センシング部７０の周囲の領域との間に構成される寄生容量が変動することを抑制でき、検出精度が低下することを抑制できる。
　さらに、本実施形態では、第１～第７貫通配線層９１ｃ～９７ｃは、それぞれ第１～第７貫通孔９１ａ～９７ａの内部と外部との連通が維持される状態で形成されている。つまり、第１～第７貫通配線層９１ｃ～９７ｃは、それぞれ第１～第７貫通孔９１ａ～９７ａを埋め込まない状態で形成されている。
　また、本実施形態では、第１～第７貫通孔９１ａ～９７ａは、それぞれ互いに開口部の形状、大きさが等しくされている。具体的には、第１～第７貫通孔９１ａ～９７ａは、それぞれ開口部が円状とされ、互いに直径が等しくされている。
　なお、本実施形態では、第１～第３貫通電極部９１～９３が検出電極部に相当し、第４～第７貫通電極部９４～９７が周辺電極部に相当する。また、本実施形態では、第１貫通電極部９１が可動部用電極部に相当し、第２、第３貫通電極部９２、９３が固定部用電極部に相当している。そして、本実施形態では、第４貫通電極部９４が第１周辺領域用電極部に相当し、第５貫通電極部９５が第２周辺領域用電極部に相当し、第６、第７貫通電極部９６、９７が第１支持基板用電極部に相当している。
　次に、第１～第７貫通電極部９１～９７の配置箇所について説明する。本実施形態では、上記のようにアンカー部２４が第１基板１０の中心に形成されている。このため、図５に示されるように、第２基板４０の他面４０ｂに対する法線方向から視たとき、第１貫通孔９１ａは、第２基板４０の中心に形成される。そして、本実施形態では、第２～第７貫通孔９２ａ～９７ａは、第２基板４０の他面４０ｂにおける中心に対して点対称となるように形成されている。より詳しくは、本実施形態では、第２～第７貫通孔９２ａ～９７ａは、第２基板４０の他面４０ｂにおける中心に対し、６回対称となるように形成されている。なお、上記のように、第１、第２固定配線部５５ｂ、５６ｂは、第２、第３貫通孔９２ａ、９３ａが上記形状となるように、それぞれ第１、第２固定電極部５５ａ、５６ａから引き出されている。
　さらに、本実施形態では、第２～第７パッド部９２ｄ～９７ｄ、および第２～第７引出配線層９２ｅ～９７ｅも、第２基板４０の中心に対して点対称となるように形成されている。つまり、本実施形態では、第２～第７貫通電極部９２～９７は、第２基板４０の中心に対して点対称となるように形成されている。
　そして、第２基板４０の他面４０ｂ上には、第１～第７貫通電極部９１～９７を覆う保護膜１００が形成されている。保護膜１００には、特に図示しないが、第１～第７パッド部９１ｄ～９７ｄを露出させる開口部が形成され、外部回路と各パッド部９１ｄ～９７ｄとの電気的な接続が図られるようになっている。
　以上が本実施形態における物理量センサの構成である。次に、本実施形態の物理量センサの製造方法について図６Ａ～図６Ｌ、図７Ａ～図７Ｃ、図８Ａ～図８Ｃを参照しつつ説明する。なお、図６Ａ～Ｌは、図１に相当する断面図である。
　まず、図６Ａに示されるように、第１支持基板１１を用意し、第１支持基板１１上にＣＶＤ（すなわち、Chemical Vapor Deposition）法や熱酸化等によって第１絶縁膜１２を形成する。次に、第１絶縁膜１２上に図示しないマスクを配置し、窪み部１５の形成予定領域が開口するように第１絶縁膜１２をパターニングする。その後、第１絶縁膜１２をマスクとし、ウェットエッチング等を行って窪み部１５を形成する。
　次に、図６Ｂに示されるように、第１絶縁膜１２と第１半導体層１３とを接合して第１基板１０を形成する。第１絶縁膜１２と第１半導体層１３との接合は、特に限定されるものではないが、例えば、次のように行うことができる。すなわち、まず、第１絶縁膜１２の接合面および第１半導体層１３の接合面にＮ２プラズマ、Ｏ２プラズマ、またはＡｒイオンビームを照射し、第１絶縁膜１２および第１半導体層１３の各接合面を活性化させる。そして、適宜形成されたアライメントマークを用いて赤外顕微鏡等によるアライメントを行い、室温～５５０℃で第１絶縁膜１２および第１半導体層１３をいわゆる直接接合により接合する。その後、第１半導体層１３を研磨、研削等することにより、所望の厚さに加工する。
　なお、ここでは直接接合を例に挙げて説明したが、第１絶縁膜１２と第１半導体層１３とは、陽極接合や中間層接合、フージョン接合等の接合技術によって接合されてもよい。また、接合後に高温アニール等の接合品質を向上させる処理を行ってもよい。
　次に、図６Ｃに示されるように、第１半導体層１３上に図示しないマスクを配置してドライエッチング等を行い、溝部１４を形成して第１半導体層１３を可動部２０および周辺領域３０に区画する。
　続いて、上記工程とは別工程において、図６Ｄに示されるように、第２支持基板５１、第２絶縁膜５２、第２半導体層５３が順に積層されたキャップ基板５０を用意する。そして、第２半導体層５３を熱酸化等して接合部材８０を形成する。
　次に、図６Ｅに示されるように、接合部材８０上に図示しないマスクを配置し、接合部材８０のうちの第１基板１０と接合された際に錘部２２と対向する部分をエッチングにより除去する。その後、再びマスクを配置してドライエッチング等を行い、溝部５４を形成することにより、第２半導体層５３を、第１固定部５５、第２固定部５６、および周辺領域５７に区画する。
　続いて、図６Ｆに示されるように、第１基板１０の第１半導体層１３と、キャップ基板５０に形成された接合部材８０とを接合する。なお、第１半導体層１３と接合部材８０は、上記第１絶縁膜１２と第１半導体層１３との接合と同様に、直接接合等で接合される。
　次に、上記第１～第７貫通孔９１ａ～９７ａを形成する工程について、図６Ｇ～図６Ｉ、図７Ａ～図７Ｃ、図８Ａ～図８Ｃを参照しつつ説明する。なお、図７Ａ～図７Ｃは図２に相当する断面図であり、図８Ａ～図８Ｃは図３に相当する断面図である。
　図６Ｇ、図７Ａ、図８Ａに示されるように、第２支持基板５１上に、酸化膜で構成される図示しないマスクをＣＶＤ法等で形成する。そして、第１～第７貫通孔９１ａ～９７ａの形成予定領域が露出するようにマスクをパターニングし、ドライエッチングを行って第２半導体層５３を露出させる。これにより、図６Ｇに示されるように、第１貫通孔９１ａ、第６貫通孔９６ａ、第７貫通孔９７ａの開口部側の部分となる孔部１１１が形成される。また、図７Ａに示されるように、第２半導体層５３における第１固定部５５を露出させる第２貫通孔９２ａ、第２半導体層５３における第２固定部５６を露出させる第３貫通孔９３ａが形成される。さらに、図８Ａに示されるように、第４貫通孔９４ａの開口部側の部分となる孔部１１１、および第２半導体層５３における周辺領域５７を露出させる第５貫通孔９５ａが形成される。
　続いて、図６Ｈ、図７Ｂ、図８Ｂに示されるように、第１フォトレジスト１２１を配置する。そして、フォトリソグラフィー等を行い、第１貫通孔９１ａ、第４貫通孔９４ａ、第６貫通孔９６ａ、および第７貫通孔９７ａの形成予定領域が露出するように、第１フォトレジスト１２１をパターニングする。そして、第１フォトレジスト１２１をマスクとして再びドライエッチングを行い、第１半導体層１３に達するように孔部１１１を掘り下げる。これにより、図６Ｈに示されるように、第１半導体層１３における可動部２０を露出させる第１貫通孔９１ａが形成される。また、図８Ｂに示されるように、第１半導体層１３における周辺領域３０を露出させる第４貫通孔９４ａが形成される。その後、第１フォトレジスト１２１を除去する。
　続いて、図６Ｉ、図７Ｃ、図８Ｃに示されるように、第２フォトレジスト１２２を配置する。そして、フォトリソグラフィー等を行い、第６貫通孔９６ａおよび第７貫通孔９７ａの形成予定領域が露出するように、第２フォトレジスト１２２をパターニングする。そして、第２フォトレジスト１２２をマスクとして再びドライエッチングを行い、第１支持基板１１に達するように孔部１１１を掘り下げる。これにより、図６Ｉに示されるように、第１支持基板１１を露出させる第６貫通孔９６ａおよび第７貫通孔９７ａが形成される。その後、第２フォトレジスト１２２を除去する。このようにして、上記第１～第７貫通孔９１ａ～９７ａが形成される。
　上記第１～第７貫通孔９１ａ～９７ａを形成した後は、第１～第７壁面絶縁膜９１ｂ～９７ｂ、第１～第７貫通配線層９１ｃ～９７ｃ、第１～第７パッド部９１ｄ～９７ｄ、第１～第７引出配線層９１ｅ～９７ｅを形成する工程を行う。なお、以下では、これの工程について図１の断面に相当する図６Ｊ～図６Ｌを参照しながら説明するが、図２および図３の断面に相当する部分についても同様の工程が行われる。
　すなわち、図６Ｊに示されるように、絶縁膜をＣＶＤ法等によって形成し、第１～第７貫通孔９１ａ～９７ａの壁面に第１～第７壁面絶縁膜９１ｂ～９７ｂを形成すると共に、第２支持基板５１上に他面絶縁膜６０を形成する。これにより、第２基板４０が構成される。
　続いて、図６Ｋに示されるように、第３フォトレジスト１２３を配置する。そして、フォトリソグラフィー等を行い、図６Ｊの工程にて第１～第７貫通孔９１ａ～９７ａの底面に形成された絶縁膜が露出されるように、第３フォトレジスト１２３をパターニングする。なお、この工程では、図６Ｋとは別断面において、第２支持基板５１を露出させるコンタクトホール６０ａの形成予定領域も同時に露出させる。そして、第３フォトレジスト１２３をマスクとしてドライエッチングを行い、第１～第７貫通孔９１ａ～９７ｂの底面から絶縁膜を除去すると共に、コンタクトホール６０ａを形成する。
　続いて、図６Ｌに示されるように、アルミニウム等の金属膜をスパッタ法等により形成し、第１～第７壁面絶縁膜９１ｂ～９７ｂ上に第１～第７貫通配線層９１ｃ～９７ｃを形成する。そして、他面絶縁膜６０上に形成された金属膜をパターニングし、第１～第７パッド部９１ｄ～９７ｄおよび第１～第７引出配線層９１ｅ～９７ｅを形成する。このようにして、第１～第７配線部９１ｆ～９７ｆを有する第１～第７貫通電極部９１～９７が構成される。
　その後は特に図示しないが、保護膜１００をＣＶＤ法等により形成し、第１～第７パッド部９１ｄ～９７ｄを露出させる開口部を形成することにより、本実施形態の物理量センサが製造される。
　以上のようにして本実施形態の物理量センサが製造される。なお、上記では、１つの物理量センサの製造方法について説明したが、ウェハ状の第１基板１０とキャップ基板５０を用意し、ウェハ状態で上記各工程を行った後にダイシングカットしてチップ単位に分割するようにしてもよい。
　以上説明したように、本実施形態では、第１支持基板１１、第１半導体層１３における周辺領域３０、第２支持基板５１、第２半導体層５３における周辺領域５７が外部回路と電気的に接続されて所定の電位に維持されている。このため、センシング部７０と、センシング部７０の周囲に位置する領域との間で構成される寄生容量が変動することを抑制でき、検出精度が低下することを抑制できる。
　また、第２基板４０の他面４０ｂに対する法線方向から視たとき、第１貫通電極部９１は、第２基板４０の中心を含む位置に形成されている。そして、第２～第７貫通電極部９２～９７は、第２基板４０の他面４０ｂにおける中心に対して点対称となるように形成されている。このため、第２～第７貫通配線層９２ｃ～９７ｃに起因する応力が均等化される。したがって、本実施形態では、物理量センサが歪み難くなり、検出精度が低下することをさらに抑制できる。特に、本実施形態のように、積層方向に沿った加速度を検出する物理量センサでは、物理量センサが歪んでしまうと、第１可動電極部２５ａと第１固定電極部５５ａとの間の容量、第２可動電極部２５ｂと第２固定電極部５６ａとの間の容量との差が変化してしまい、検出精度が低下し易い。このため、物理量センサを歪み難くすることにより、検出精度が低下することを抑制できる。
　さらに、第１～第７貫通配線層９１ｃ～９７ｃは、第１～第７貫通孔９１ａ～９７ａの内部と外部とが連通する状態で形成されている。つまり、第１～第７貫通配線層９１ｃ～９７ｃは、第１～第７貫通孔９１ａ～９７ａを埋め込まない状態で形成されている。このため、第１～第７貫通孔９１ａ～９７ａが第１～第７貫通配線層９１ｃ～９７ｃで埋め込まれている場合と比較して、当該埋め込まれていない部分で第１～第７貫通配線層９１ｃ～９７ｃに起因する応力を緩和できる。したがって、物理量センサを歪ませる応力自体の大きさを低減できる。
　また、第１～第７貫通孔９１ａ～９７ａは、開口部の径が等しくされている。このため、第１～第７貫通孔９１ａ～９７ａの径が異なっている場合と比較して、特に貫通孔を埋め込まない場合の緩和する応力の大きさがばらつくことを抑制できる。したがって、物理量センサが歪むことをさらに抑制できる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対して、ダミー配線層およびダミーパッド部を追加したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図９に示されるように、第２基板４０の他面４０ｂ上には、第１ダミーパッド部９１ｇ、および第１ダミーパッド部９１ｇと接続される第１ダミー引出配線層９１ｈが形成されている。具体的には、第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈは、それぞれ第１貫通孔９１ａを挟んで第１パッド部９１ｄおよび第１引出配線層９１ｅと反対側に形成されている。より詳しくは、第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈは、第１貫通孔９１ａを中心として第１パッド部９１ｄおよび第１引出配線層９１ｅと点対称となるように形成されている。
　以上説明したように、本実施形態では、第１貫通孔９１ａを中心とし、第１パッド部９１ｄおよび第１引出配線層９１ｅと点対称となるように、第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈが形成されている。このため、第１パッド部９１ｄおよび第１引出配線層９１ｅにて発生する応力と第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈにて発生する応力とが均等化される。つまり、本実施形態では、第１配線部９１ｆに起因する応力によって物理量センサが歪むことも抑制できる。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第１実施形態に対して、第１基板１０および第２基板４０の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　まず、本実施形態の物理量センサの構成について説明する。本実施形態では、図１０に示されるように、第２基板４０の他面４０ｂから視たとき、第１～第７貫通電極部９１～９７の配置箇所は上記第１実施形態と同様とされている。
　第１基板１０は、図１１～図１３に示されるように、第１支持基板１１、下層絶縁膜１３０、下層半導体層１４０、上層絶縁膜１５０、上層半導体層１６０が順に積層されて構成されている。本実施形態では、下層半導体層１４０および上層半導体層１６０は、ポリシリコン等で構成され、下層絶縁膜１３０および上層絶縁膜１５０は、酸化膜や窒化膜等で構成されている。
　上層半導体層１６０には、マイクロマシン加工が施されて溝部１６１が形成され、溝部１６１によって可動部２０、第１上層配線領域１６２、第２上層配線領域１６３、第３上層配線領域１６４、第４上層配線領域１６５、上層周辺領域１６６が区画形成されている。
　なお、可動部２０は、上記第１実施形態と同様に、開口部２１が形成された錘部２２およびトーション梁２３を有する構成とされている。但し、可動部２０は、トーション梁２３が後述する下層半導体層１４０の支持領域１４２と連結されることにより、下層絶縁膜１３０を介して第１支持基板１１に支持されている。また、第１、第２上層配線領域１６２、１６３は、図１１および図１２に示され、第３上層配線領域１６４は、図１３に示され、第４上層配線領域１６５は、図１１に示され、上層周辺領域１６６は、図１１～図１３に示されている。そして、本実施形態では、第１上層配線領域１６２および第２上層配線領域１６３が固定部用配線領域に相当している。また、第３上層配線領域１６４が周辺領域用配線領域に相当している。
　下層半導体層１４０には、マイクロマシン加工が施されて溝部１４１が形成され、第１固定部５５、第２固定部５６、支持領域１４２、下層配線領域１４３、下層周辺領域１４４が区画形成されている。
　なお、第１固定部５５は、上記と同様に、錘部２２のうちの第１部位２２ａと対向する部分に形成されて当該第１部位２２ａとの間に所定の容量を構成する第１固定電極部５５ａと、第１固定電極部５５ａから引き出された第１固定配線部５５ｂとを有している。また、第２固定部５６は、錘部２２における第２部位２２ｂと対向する部分に形成されて当該第２部位２２ｂとの間に所定の容量を構成する第２固定電極部５６ａと、第２固定電極部５６ａから引き出された第２固定配線部５６ｂとを有している。但し、本実施形態では、第１固定部５５および第２固定部５６は、可動部２０よりも下方側に配置されている。つまり、第１固定部５５および第２固定部５６は、可動部２０よりも第１支持基板１１側に形成されている。すなわち、本実施形態では、第１基板１０にセンシング部７０が構成されている。
　また、図１１に示されるように、第１固定配線部５５ｂは、第１上層配線領域１６２の下方に位置するように区画形成されている。第２固定配線部５６ｂは、第２上層配線領域１６３の下方に位置するように区画形成されている。支持領域１４２は、アンカー部２４の下方に位置するように区画形成されている。下層配線領域１４３は、第４上層配線領域１６５の下方に位置するように区画形成されている。
　なお、第１上層配線領域１６２は、後述するように、第２貫通配線層９２ｃと電気的に接続される。また、第２上層配線領域１６３は、後述するように、第３貫通配線層９３ｃと電気的に接続される。このため、図１１および図１２に示されるように、第１上層配線領域１６２は、第２貫通配線層９２ｃと電気的に接続されるように、第１固定配線部５５ｂの上方から所定位置まで引き出されている。また、第２上層配線領域１６３は、第３貫通配線層９３ｃと電気的に接続されるように、第２固定配線部５６ｂの上方から所定位置まで引き出されている。
　上層絶縁膜１５０には、可動部２０における錘部２２と対向する部分が除去された開口部１５１が形成されている。これにより、可動部２０は、錘部２２が浮遊状態となり、積層方向の加速度が印可されるとトーション梁２３を回転軸として回転する。
　また、上層絶縁膜１５０には、第１固定配線部５５ｂの一部を露出させる第１上層コンタクトホール１５２、第２固定配線部５６ｂの一部を露出させる第２上層コンタクトホール１５３が形成されている。さらに、上層絶縁膜１５０には、図１３に示されるように、下層周辺領域１４４の一部を露出させる第３上層コンタクトホール１５４が形成され、図１１に示されるように、下層配線領域１４３の一部を露出させる第４上層コンタクトホール１５５が形成されている。
　そして、図１１に示されるように、第１上層配線領域１６２は、第１上層コンタクトホール１５２を通じて第１固定部５５と電気的に接続されている。第２上層配線領域１６３は、第２上層コンタクトホール１５３を通じて第２固定部５６と電気的に接続されている。また、図１３に示されるように、第３上層配線領域１６４は、第３上層コンタクトホール１５４を通じて下層周辺領域１４４と電気的に接続されている。そして、図１１に示されるように、第４上層配線領域１６５は、第４上層コンタクトホール１５５を通じて下層配線領域１４３と電気的に接続されている。
　下層絶縁膜１３０には、第１支持基板１１の一部を露出させるコンタクトホール１３１が形成されている。そして、下層配線領域１４３は、コンタクトホール１３１を通じて第１支持基板１１と電気的に接続されている。つまり、第４上層配線領域１６５は、下層配線領域１４３を通じて第１支持基板１１と電気的に接続されている。
　なお、図１１に示されるように、下層半導体層１４０に形成された溝部１４１のうちの可動部２０と対向する部分と異なる部分には、中層絶縁膜１４５が埋め込まれている。
　第２基板４０は、キャップ基板５０と、他面絶縁膜６０とを有している。但し、本実施形態のキャップ基板５０は、上記第２支持基板５１を構成するシリコン基板のみで構成され、一面４０ａは当該シリコン基板で構成されている。そして、第２基板４０は、接合部材８０を介して第１基板１０における上層半導体層１６０と接合されている。
　また、上記第１実施形態と同様に、外部回路と所定の領域との接続を図る第１～第７配線部９１ｆ～９７ｆを有する第１～第７貫通電極部９１～９７が形成されている。なお、第１～第７貫通電極部９１～９７の基本的な構成は上記第１実施形態と同様であるため、異なる部分について説明する。
　本実施形態では、第１貫通電極部９１は、図１１に示されるように、第１貫通孔９１ａが上層半導体層１６０におけるアンカー部２４を露出させるように形成されている。そして、第１貫通配線層９１ｃは、アンカー部２４、つまり可動部２０と電気的に接続されている。
　第２貫通電極部９２は、図１２に示されるように、第２貫通孔９２ａが上層半導体層１６０における第１上層配線領域１６２を露出させるように形成されている。そして、第２貫通配線層９２ｃは、第１上層配線領域１６２と電気的に接続されている。これにより、第２貫通配線層９２ｃは、第１上層配線領域１６２を介して第１固定部５５と電気的に接続される。つまり、第１上層配線領域１６２は、第１固定部５５と第２貫通配線層９２ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第２貫通電極部９２における第２配線部９２ｆは、第２貫通配線層９２ｃ、第２パッド部９２ｄ、第２引出配線層９２ｅ、第１上層配線領域１６２を有する構成とされている。
　第３貫通電極部９３は、図１２に示されるように、第３貫通孔９３ａが上層半導体層１６０における第２上層配線領域１６３を露出させるように形成されている。そして、第３貫通配線層９３ｃは、第２上層配線領域１６３と電気的に接続されている。これにより、第３貫通配線層９３ｃは、第２上層配線領域１６３を介して第２固定部５６と電気的に接続される。つまり、第２上層配線領域１６３は、第２固定部５６と第３貫通配線層９３ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第３貫通電極部９３における第３配線部９３ｆは、第３貫通配線層９３ｃ、第３パッド部９３ｄ、第３引出配線層９３ｅ、第２上層配線領域１６３を有する構成とされている。
　第４貫通電極部９４は、図１３に示されるように、第４貫通孔９４ａが上層半導体層１６０における上層周辺領域１６６を露出させるように形成されている。そして、第４貫通配線層９４ｃは、上層周辺領域１６６と電気的に接続されている。これにより、第４貫通配線層９４ｃと上層周辺領域１６６とが電気的に接続される。
　第５貫通電極部９５は、図１３に示されるように、第５貫通孔９５ａが上層半導体層１６０における第３上層配線領域１６４を露出させるように形成されている。そして、第５貫通配線層９５ｃは、第３上層配線領域１６４と電気的に接続されている。これにより、第５貫通配線層９５ｃは、第３上層配線領域１６４を介して下層周辺領域１４４と電気的に接続される。つまり、第３上層配線領域１６４は、下層周辺領域１４４と第５貫通配線層９５ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第５貫通電極部９５における第５配線部９５ｆは、第５貫通配線層９５ｃ、第５パッド部９５ｄ、第５引出配線層９５ｅ、第３上層配線領域１６４を有する構成とされている。
　第６、第７貫通電極部９６、９７は、図１１に示されるように、第６、第７貫通孔９６ａ、９７ａが上層半導体層１６０における第４上層配線領域１６５を露出させるように形成されている。そして、第６、第７貫通配線層９６ｃ、９７ｃは、第４上層配線領域１６５と電気的に接続されている。これにより、第６、第７貫通配線層９６ｃ、９７ｃは、第４上層配線領域１６５と下層配線領域１４３とが電気的に接続されているため、第４上層配線領域１６５、下層配線領域１４３を介して第１支持基板１１と電気的に接続される。つまり、第４上層配線領域１６５および下層配線領域１４３は、第１支持基板１１と第６、第７貫通配線層９６ｃ、９７ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第６、第７貫通電極部９６、９７における第６、第７配線部９６ｆ、９７ｆは、それぞれ第６、第７貫通配線層９６ｃ、９７ｃ、第６、第７パッド部９６ｄ、９７ｄ、第６、７引出配線層９６ｅ、９７ｅ、第４上層配線領域１６５、下層配線領域１４３を有する構成とされている。
　以上が本実施形態における第１～第７貫通電極部９１～９７の構成である。つまり、本実施形態では、第１～第７貫通孔９１ａ～９７ａは、全て上層半導体層１６０を露出させる深さとされており、同じ深さとされている。このため、後述するように、金属膜を成膜して第１～第７貫通配線層９１ｃ～９７ｃを形成する際、第１～第７貫通配線層９１ｃ～９７ｃを構成する金属膜の量に差が生じ難く、各貫通配線層９１ｃ～９７ｃで発生する応力の大きさの差が小さくなる。したがって、さらに物理量センサが歪むことが抑制される。
　また、本実施形態では、上記第１実施形態と同様に、他面絶縁膜６０に形成されるコンタクトホール６０ａは、第５貫通孔９５ａの開口部近傍に形成されている。そして、当該コンタクトホール６０ａは、第５引出配線層９５ｅにて埋め込まれている。このため、本実施形態では、キャップ基板５０は、下層周辺領域１４４と同電位に維持されている。
　なお、本実施形態では、第４貫通電極部９４が上層周辺領域用電極部に相当し、第５貫通電極部９５が下層周辺領域用電極部に相当している。
　以上が本実施形態における物理量センサの構成である。次に、本実施形態の物理量センサの製造工程について図１４Ａ～図１４Ｊ、図１５Ａ、図１４Ｂ、図１６Ａ、図１６Ｂを参照しつつ説明する。なお、図１４Ａ～図１４Ｊは図１１に相当する断面図であり、図１５Ａ、図１５Ｂは図１２に相当する断面図であり、図１６Ａ、図１６Ｂは図１３に相当する断面図である。
　まず、図１４Ａ～図１４Ｅを参照し、第１～第７貫通孔９１ａ～９７ａを形成する前の工程について説明する。なお、以下では、図１１の断面に相当する図１４Ａ～図１４Ｅを参照しながら説明するが、図１２および図１３に相当する断面においても同様の工程が適宜行われる。
　図１４Ａに示されるように、第１支持基板１１を用意し、第１支持基板１１上に下層絶縁膜１３０を形成する。そして、下層絶縁膜１３０上に図示しないマスクを配置し、ドライエッチング等により、下層絶縁膜１３０にコンタクトホール１３１を形成する。
　続いて、図１４Ｂに示されるように、コンタクトホール１３１が埋め込まれるように、ポリシリコンをＣＶＤ法等で成膜し、下層半導体層１４０を形成する。これにより、第１支持基板１１と下層半導体層１４０とがコンタクトホール１３１を通じて電気的に接続された構成となる。そして、下層半導体層１４０のうちの第１支持基板１１側と反対側の面をＣＭＰ法等で平坦化する。次に、下層半導体層１４０上に図示しないマスクを配置し、ドライエッチング等を行って溝部１４１を形成することにより、第１固定部５５、第２固定部５６、支持領域１４２、下層配線領域１４３、下層周辺領域１４４を区画形成する。なお、この工程では、下層配線領域１４３と第１支持基板１１との電気的な接続が維持されるように、溝部１４１を形成する。
　次に、図１４Ｃに示されるように、溝部１４１が埋め込まれるように、ＣＶＤ法等で酸化膜を形成する。これにより、下層半導体層１４０上に上層絶縁膜１５０が形成され、溝部１４１内に中層絶縁膜１４５が形成される。そして、上層絶縁膜１５０のうちの第１支持基板１１側と反対側の面をＣＭＰ法等で平坦化する。次に、上層絶縁膜１５０上に図示しないマスクを配置してドライエッチング等を行い、第１～第４上層コンタクトホール１５２～１５５を形成する。なお、第３上層コンタクトホール１５４は、図１４Ｃとは別断面にて形成される。
　続いて、図１４Ｄに示されるように、第１～第４上層コンタクトホール１５２～１５５が埋め込まれるように、ポリシリコンをＣＶＤ法等で成膜する。これにより、下層半導体層１４０と上層半導体層１６０とが第１～第４上層コンタクトホール１５２～１５５を通じて電気的に接続された構成となる。そして、上層半導体層１６０のうちの第１支持基板１１側と反対側の面をＣＭＰ法等で平坦化する。次に、上層半導体層１６０上に図示しないマスクを配置し、ドライエッチング等を行って溝部１６１を形成することにより、可動部２０、第１上層配線領域１６２、第２上層配線領域１６３、第３上層配線領域１６４、第４上層配線領域１６５、上層周辺領域１６６を区画形成する。
　なお、第３上層配線領域１６４は、図１４Ｄとは別断面にて形成される。また、この工程では、可動部２０が下層半導体層１４０の支持領域１４２に支持され、第１上層配線領域１６２と第１固定配線部５５ｂとの電気的な接続が維持され、第２上層配線領域１６３と第２固定配線部５６ｂとの電気的な接続が維持されるように、溝部１６１が形成される。同様に、この工程では、第３上層配線領域１６４と下層周辺領域１４４との電気的な接続が維持され、第４上層配線領域１６５と下層配線領域１４３との電気的な接続が維持されるように、溝部１６１が形成される。
　その後、図示しないマスクを配置し、ウェットエッチング等を行い可動部２０の下方に位置する絶縁膜を除去して開口部１５１を形成する。これにより、可動部２０における錘部２２が浮遊状態となる。
　次に、図１４Ｅに示されるように、上記工程とは別工程において、キャップ基板５０を用意し、熱酸化等して接合部材８０を形成する。次に、接合部材８０上に図示しないマスクを配置してウェットエッチング等を行い、接合部材８０のうちの錘部２２に対向する部分を除去する。その後、第１基板１０の上層半導体層１６０と、キャップ基板５０に形成された接合部材８０とを接合する。
　続いて、上記第１～第７貫通孔９１ａ～９７ａを形成する工程について、図１４Ｆ、１４Ｇ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂを参照しつつ説明する。まず、図１４Ｆ、図１５Ａ、図１６Ａに示されるように、キャップ基板５０上に、ＣＶＤ法等によって酸化膜等で構成されるマスク１７０を形成し、第１～第７貫通孔９１ａ～９７ａの形成予定領域が露出するようにマスク１７０をパターニングする。
　そして、図１４Ｇ、図１５Ｂ、図１６Ｂに示されるように、ドライエッチングを行うことにより、上層半導体層１６０の各種領域が露出するように第１～第７貫通孔９１ａ～９７ａを形成する。具体的には、図１４Ｇに示されるように、アンカー部２４が露出するように第１貫通孔９１ａを形成する。また、図１５Ｂに示されるように、第１上層配線領域１６２が露出するように第２貫通孔９２ａを形成すると共に、第２上層配線領域１６３が露出するように第３貫通孔９３ａを形成する。そして、図１６Ｂに示されるように、上層周辺領域１６６が露出するように第４貫通孔９４ａを形成すると共に、第３上層配線領域１６４が露出するように第５貫通孔９５ａを形成する。また、図１４Ｇに示されるように、第４上層配線領域１６５が露出するように、第６、第７貫通孔９６ａ、９７ａを形成する。
　その後は、上記図６Ｊ～図６Ｌと同様の工程を行う。すなわち、図１４Ｈに示されるように、絶縁膜をＣＶＤ法等によって形成し、第１～第７貫通孔９１ａ～９７ａの壁面に第１～第７壁面絶縁膜９１ｂ～９７ｂを形成すると共に、キャップ基板５０上に他面絶縁膜６０を形成する。これにより、第２基板４０が構成される。なお、図１４Ｈは、図１１に相当する断面図であるが、図１２および図１３の断面に相当する部分についても同様の工程が行われる。
　続いて、図１４Ｉに示されるように、フォトレジスト１７１を配置する。そして、フォトリソグラフィー等を行い、図１４Ｈの工程にて第１～第７貫通孔９１ａ～９７ａの底面に形成された絶縁膜が露出するように、フォトレジスト１７１をパターニングする。なお、この工程では、図１４Ｉとは別断面において、キャップ基板５０を露出させるコンタクトホール６０ａの形成予定領域も同時に露出させる。そして、フォトレジスト１７１をマスクとして再びドライエッチングを行い、第１～第７貫通孔９１ａ～９７ｂの底面から絶縁膜を除去すると共に、コンタクトホール６０ａを形成する。
　続いて、図１４Ｊに示されるように、アルミニウム等の金属膜をスパッタ法等により形成し、第１～第７壁面絶縁膜９１ｂ～９７ｂ上に第１～第７貫通配線層９１ｃ～９７ｃを形成する。そして、他面絶縁膜６０上に形成された金属膜をパターニングし、第１～第７パッド部９１ｄ～９７ｄおよび第１～第７引出配線層９１ｅ～９７ｅを形成する。この際、本実施形態では、第１～第７貫通孔９１ａ～９７ａは、同じ径とされていると共に、同じ深さとされている。このため、第１～第７貫通配線層９１ｃ～９７ｃを構成する金属膜の量がほぼ等しくなる。したがって、第２～第７貫通配線層９２ｃ～９７ｃに起因する応力の大きさがほぼ等しくなり、互いの応力が相殺され易くなる。また、上記第１実施形態と比較すると、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａの深さが浅くなる。ここで、一般的には、貫通孔に金属膜を成膜する場合、貫通孔の底部では金属膜が成膜し難いことが知られている。このため、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａの深さが浅くなることにより、各貫通孔９１ａ、９４ａ、９６ａ、９７ａの底部に金属膜が成膜されないという不具合が発生することを抑制できる。つまり、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａに、第１、第４、第６、第７貫通配線層９１ｃ、９４ｃ、９６ｃ、９７ｃが適切に形成されないという不具合が発生することを抑制できる。言い換えると、接続不良が発生することが抑制される。
　その後は特に図示しないが、保護膜１００をＣＶＤ法等により形成し、第１～第７パッド部９１ｄ～９７を露出させる開口部を形成することにより、本実施形態の物理量センサが製造される。
　以上説明したように、本実施形態では、第１基板１０および第２基板４０の構成を変更しているが、センシング部７０の周囲に位置する第１支持基板１１、下層周辺領域１４４、上層周辺領域１６６、キャップ基板５０が所定の電位に維持される。このため、上記第１実施形態と同様の効果を得ることができる。
　また、本実施形態では、第１～第７貫通孔９１ａ～９７ａは、それぞれ同じ径とされていると共に、同じ深さとされている。このため、第１～第７貫通配線層９１ｃ～９７ｃを構成する金属膜の量がほぼ等しくなり、第２～第７貫通配線層９２ｃ～９７ｃに起因する応力の大きさがほぼ等しくなる。したがって、互いの応力が均等化され、物理量センサが歪むことをさらに抑制でき、検出精度が低下することをさらに抑制できる。
　さらに、第１～第７貫通孔９１ａ～９７ａは、第２基板４０を貫通して第１基板１０の一面１０ａを露出させる深さとされている。つまり、上記第１実施形態と比較すると、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａの深さが浅くされている。このため、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａに、第１、第４、第６、第７貫通配線層９１ｃ、９４ｃ、９６ｃ、９７ｃが適切に形成されないという不具合が発生することを抑制できる。言い換えると、接続不良が発生することが抑制される。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態において、物理量センサは、積層方向の加速度を検出する加速度センサではなくてもよい。例えば、第１基板１０の面方向の一方向に沿って可動電極部と固定電極部とが静電容量を構成するように配列され、当該可動電極部と固定電極部との配列方向に沿った加速度を検出する加速度センサとしてもよい。なお、この場合は、可動電極部と固定電極部との配列方向が動作軸となり、可動電極部は動作軸を基準として動作軸に沿った方向に可動する。また、物理量センサは、加速度を検出する加速度センサではなく、例えば、角速度を検出する角速度センサであってもよい。
　また、上記各実施形態において、第１～第７貫通配線層９１ｃ～９７ｃは、第１～第７貫通孔９１ａ～９７ａを埋め込むように配置されていてもよい。
　さらに、上記各実施形態において、第１貫通電極部９１は、第２基板４０の他面４０ｂにおける中心に形成されていなくてもよい。例えば、第２貫通電極部９２が第２基板４０の他面４０ｂにおける中心に形成され、第１、第３～第７貫通電極部９１、９３～９７が第２基板４０の他面４０ｂにおける中心に対して点対称となるように形成されていてもよい。つまり、第２基板４０の他面４０ｂの中心に形成される電極部は、特に限定されない。
　そして、上記各実施形態において、７つの貫通電極部を備えずに５個の貫通電極部を備える構成としてもよく、例えば、第６、第７貫通電極部９６、９７を備えない構成としてもよい。この場合は、例えば、図１７に示されるように、第１貫通電極部９１が第２基板４０の他面４０ｂにおける中心に形成され、第２～第５貫通電極部９２～９５が当該中心に対して点対称となるように形成されることにより、上記各実施形態と同様の効果を得ることができる。
　さらに、例えば、センシング部７０の形状によっては、アンカー部２４を第１基板１０の中心に形成し難い場合がある。つまり、第１貫通電極部９１を第２基板４０の他面４０ｂにおける中心に形成し難い場合がある。この場合は、例えば、図１８に示されるように、可動部２０の回転軸（すなわち、動作軸）に沿った第１仮想線Ｋ１に対し、第２貫通電極部９２と第３貫通電極部９３とが線対称となると共に、第４貫通電極部９４と第５貫通電極部９５とが線対称となるようにすることが好ましい。また、第１仮想線Ｋ１と直交し、第２基板４０の他面４０ｂの中心を通る第２仮想線Ｋ２に対し、第２貫通電極部９２と第４貫通電極部９４とが線対称となると共に、第３貫通電極部９３と第５貫通電極部９５とが線対称となるようにすることが好ましい。なお、第１貫通電極部９１は、第１仮想線Ｋ１と第２仮想線Ｋ２との交点に形成されることが好ましい。これによれば、第２～第５貫通電極部９２～９５が不規則に形成されている場合と比較して、各貫通電極部９２～９５に起因する応力が均等化され、物理量センサが歪むことを抑制できる。
　この場合、他の制約によって図１８の構成とし難い場合には、図１９および図２０に示されるように、第１仮想線Ｋ１および第２仮想線Ｋ２に対し、第２～第５貫通電極部９２～９５は、一方の仮想線に対してのみ線対称となるように形成されていてもよい。例えば、図１９に示されるように、第２～第５貫通電極部９２～９５は、第１仮想線Ｋ１に対してのみ線対称となるように形成されていてもよい。同様に、図２０に示されるように、第２～第５貫通電極部９２～９５は、第２仮想線Ｋ２に対してのみ線対称となるように形成されていてもよい。
　さらに、上記各実施形態において、特に図示しないが、第２～第７貫通電極部９２～９７は、第１仮想線Ｋ１および第２仮想線Ｋ２の一方のみに線対称となるように形成されていてもよい。
　そして、上記各実施形態において、第１～第７貫通電極部９１～９７は、点対称や線対称とならず、不規則に配置されていてもよい。このような物理量センサとしても、センシング部７０の周囲に位置する領域が所定の電位に維持されることにより、検出精度が低下することを抑制できる。
　さらに、上記各実施形態において、他面絶縁膜６０に形成されるコンタクトホール６０ａの形成箇所は適宜変更可能である。例えば、コンタクトホール６０ａは、第４貫通孔９４ａ、第６貫通孔９６ａ、または第７貫通孔９７ａの近傍に形成されていてもよい。そして、上記第１、第２実施形態では、第２支持基板５１は、第４引出配線層９４ｅ、第６引出配線層９６ｅ、または第７引出配線層９７ｅと電気的に接続されていてもよい。つまり、第２支持基板５１が所定の電位に維持されるのであれば、第２支持基板５１が電気的に接続される引出配線層は特に限定されるものではない。同様に、上記第３実施形態では、キャップ基板５０は、第４引出配線層９４ｅ、第６引出配線層９６ｅ、または第７引出配線層９７ｅと電気的に接続されていてもよい。
　また、上記第３実施形態において、図１４Ｄの工程にて可動部２０の下方に位置する絶縁膜を除去する際、錘部２２にエッチングホールを形成し、当該エッチングホールを介してエッチング媒体が導入されるようにしてもよい。
　さらに、上記３実施形態において、第１上層配線領域１６２、第２上層配線領域１６３、第３上層配線領域１６４、第４上層配線領域１６５、および下層配線領域１４３は、適宜金属材料等で構成されていてもよい。例えば、図１４Ｂにて下層半導体層１４０が形成された後、下層半導体層１４０のうちの下層配線領域１４３となる部分を除去し、当該除去した部分に金属材料を埋め込む等することにより、下層配線領域１４３を金属材料で構成してもよい。
　そして、上記各実施形態を適宜組み合わせてもよい。例えば、上記第２実施形態に第３実施形態を組み合わせ、ダミーパッド部９１ｇおよびダミー引出配線層９１ｈを形成するようにしてもよい。

Claims (11)

  1. 　第１基板（１０）と第２基板（４０）とが積層され、内部に物理量に応じた検出信号を出力するセンシング部（７０）が形成された物理量センサであって、
    　前記第１基板と、
    　前記第１基板上に積層され、前記第１基板側と反対側の他面（４０ｂ）を有する前記第２基板と、
    　前記物理量に応じた静電容量の変化に基づいて前記検出信号を出力する前記センシング部と、
    　前記センシング部と電気的に接続される検出電極部（９１～９３）と、を備え、
    　前記センシング部の周囲に位置する複数の領域とそれぞれ電気的に接続され、接続された領域を所定の電位に維持する複数の周辺電極部（９４～９７）を有し、
    　前記検出電極部および前記複数の周辺電極部は、それぞれ前記第２基板の他面側から前記第１基板と前記第２基板との積層方向に沿って前記第１基板側に延びる配線部（９１ｆ～９７ｆ）を有し、少なくとも一部の電極部における配線部の前記積層方向に沿った長さと、他の電極部における配線部の前記積層方向に沿った長さとが異なっている物理量センサ。
  2. 　前記第１基板および前記第２基板は、前記検出電極部と電気的に接続される領域および、前記複数の周辺電極部と電気的に接合される領域が合わせて３つ以上積層されて構成されている請求項１に記載の物理量センサ。
  3. 　前記検出電極部における配線部および前記複数の周辺電極部における配線部は、それぞれ前記第２基板の他面から前記積層方向に沿って形成された貫通孔（９１ａ～９７ａ）の壁面上に配置された金属材料で構成される貫通配線層（９１ｃ～９７ｃ）を有し、
    　前記貫通配線層は、前記貫通孔における内部と外部とが連通する状態で形成されている請求項１または２に記載の物理量センサ。
  4. 　前記貫通孔は、互いの開口部の形状および大きさが同じとされている請求項３に記載の物理量センサ。
  5. 　前記検出電極部における配線部および前記複数の周辺電極部における配線部は、それぞれ前記貫通配線層と共に、前記第２基板の他面上に形成されたパッド部（９１ｄ～９７ｄ）と、前記パッド部と前記貫通配線層とを接続する引出配線層（９１ｅ～９７ｅ）と、を有し、前記第２基板の他面から視たとき、１つの電極部が前記第２基板の他面における中心に形成され、残りの電極部が前記中心に対して点対称となるように形成されている請求項４に記載の物理量センサ。
  6. 　前記センシング部は、前記物理量によって動作軸を基準として可動する可動部（２０）を有し、
    　前記検出電極部における配線部および前記複数の周辺電極部における配線部は、前記貫通配線層と共に、前記第２基板の他面上に形成されたパッド部（９１ｄ～９７ｄ）と、前記パッド部と前記貫通配線層とを接続する引出配線層（９１ｅ～９７ｅ）と、を有し、前記第２基板の他面から視たとき、前記動作軸に沿った仮想線を第１仮想線（Ｋ１）とし、前記第１仮想線と交差すると共に、前記第２基板の他面における中心を通る仮想線を第２仮想線（Ｋ２）とすると、１つの電極部が前記第１仮想線と前記第２仮想線との交点に形成され、残りの電極部が前記第１仮想線および前記第２仮想線の少なくともいずれか一方に対して線対称となるように形成されている請求項４に記載の物理量センサ。
  7. 　前記第２基板の他面から視たとき、前記１つの電極部には、前記１つの電極部における貫通配線層が形成される前記貫通孔を挟み、当該１つの電極部におけるパッド部と対称となる位置にダミーパッド部（９１ｇ）が形成されていると共に、当該１つの電極部における引出配線層と対称となる位置にダミー引出配線層（９１ｈ）が形成されている請求項５または６に記載の物理量センサ。
  8. 　前記第１基板は、第１支持基板（１１）、第１絶縁膜（１２）、第１半導体層（１３）が順に積層されて構成され、
    　前記第２基板は、第２支持基板（５１）、第２絶縁膜（５２）、第２半導体層（５３）が順に積層されたキャップ基板（５０）を有し、
    　前記第１基板および前記第２基板は、前記第１半導体層と前記第２半導体層とが対向する状態で積層されており、
    　前記センシング部は、前記第１半導体層に形成された可動部（２０）と、前記第２半導体層に形成された固定部（５５、５６）とを有する構成とされ、
    　前記検出電極部は、前記第１半導体層に形成された前記可動部を露出させる前記貫通孔（９１ａ）の壁面上に形成され、前記可動部と電気的に接続される前記貫通配線層（９１ｃ）を有する可動部用電極部（９１）と、前記第２半導体層に形成された前記固定部を露出させる前記貫通孔（９２ａ、９３ａ）の壁面上に形成され、前記固定部と電気的に接続される前記貫通配線層（９２ｃ、９３ｃ）を有する固定部用電極部（９２、９３）と、を有し、
    　前記複数の周辺電極部は、前記第１支持基板を露出させる前記貫通孔（９６ａ、９７ａ）の壁面上に形成され、前記第１支持基板と電気的に接続される前記貫通配線層（９６ｃ、９７ｃ）を有する第１支持基板用電極部（９６、９７）と、前記第１半導体層における前記可動部と異なる周辺領域（３０）を露出させる前記貫通孔（９４ａ）の壁面上に形成され、当該周辺領域と電気的に接続される前記貫通配線層（９４ｃ）を有する第１周辺領域用電極部（９４）と、前記第２半導体層における前記固定部と異なる周辺領域（５７）を露出させる前記貫通孔（９５ａ）の壁面上に形成され、当該周辺領域と電気的に接続される第２周辺領域用電極部（９５）を有し、
    　前記第２支持基板は、前記複数の周辺電極部のうちの１つの電極部と電気的に接続されている請求項３ないし７のいずれか１つに記載の物理量センサ。
  9. 　前記検出電極部における前記貫通配線層が形成される前記貫通孔、および前記複数の周辺電極部における前記貫通配線層が形成される前記貫通孔は、それぞれ同じ深さとされており、
    　前記検出電極部における配線部および前記複数の周辺電極部における配線部のうちの一部の電極部における配線部は、前記貫通配線層と、当該貫通配線層と所定領域との間に配置され、前記貫通配線層と前記所定領域とを電気的に接続する配線領域（１４３、１６２、１６３、１６４、１６５）とを有する構成とされている請求項３ないし７のいずれか１つに記載の物理量センサ。
  10. 　前記第１基板は、第１支持基板（１１）、下層絶縁膜（１３０）、下層半導体層（１４０）、上層絶縁膜（１５０）、上層半導体層（１６０）が順に積層されて構成され、
    　前記第２基板は、前記上層半導体層上に積層され、
    　前記下層半導体層は、固定部（５５、５６）、前記第１支持基板と電気的に接続された下層周辺領域（１４４）、下層配線領域（１４３）に区画され、
    　前記上層半導体層は、可動部（２０）、前記固定部と電気的に接続される固定部用配線領域（１６２、１６３）、前記下層周辺領域と電気的に接続される周辺領域用配線領域（１６４）、前記下層配線領域と電気的に接続される上層配線領域（１６５）、上層周辺領域（１６６）に区画され、
    　前記センシング部は、前記可動部および前記固定部を有する構成とされ、
    　前記検出電極部における前記貫通配線層が形成される前記貫通孔、および前記複数の周辺電極部における前記貫通配線層が形成される前記貫通孔は、それぞれ前記上層半導体層を露出させる深さとされ、
    　前記検出電極部は、前記可動部を露出させる前記貫通孔（９１ａ）の壁面上に形成された前記貫通配線層（９１ｃ）を有することで前記可動部と電気的に接続された可動部用電極部（９１）と、前記固定部用配線領域を露出させる前記貫通孔（９２ａ、９３ａ）の壁面上に形成された前記貫通配線層（９２ｃ、９３ｃ）と、当該貫通配線層と電気的に接続される前記固定部用配線領域と、を有することで前記固定部と電気的に接続された固定部用電極部（９２、９３）と、を有し、
    　前記複数の周辺電極部は、前記上層配線領域を露出させる前記貫通孔（９６ａ、９７ａ）の壁面上に形成された前記貫通配線層（９６ｃ、９７ｃ）と、当該貫通配線層と電気的に接続される前記上層配線領域および当該上層配線領域と電気的に接続される前記下層配線領域と、を有することで前記第１支持基板と電気的に接続された第１支持基板用電極部（９６、９７）と、前記上層周辺領域を露出させる前記貫通孔（９４ａ）の壁面上に形成された前記貫通配線層（９４ｃ）を有することで前記上層周辺領域と電気的に接続された上層周辺領域用電極部（９４）と、前記周辺領域用配線領域を露出させる前記貫通孔（９５ａ）の壁面上に形成された前記貫通配線層（９５ｃ）と、当該貫通配線層と電気的に接続される前記周辺領域用配線領域と、を有することで前記下層周辺領域と電気的に接続される下層周辺領域用電極部（９５）と、を有し、
    　前記第２基板は、前記複数の周辺電極部のうちの１つの電極部と電気的に接続されている請求項３ないし７のいずれか１つに記載の物理量センサ。
  11. 　前記センシング部は、前記物理量として、前記積層方向に沿った加速度を検出する請求項１ないし１０のいずれか１つに記載の物理量センサ。
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JP2017090069A (ja) * 2015-11-03 2017-05-25 株式会社デンソー 力学量センサ

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