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JP2008524617A - マイクロマシニングによる容量式のセンサエレメント - Google Patents

マイクロマシニングによる容量式のセンサエレメント Download PDF

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JP2008524617A JP2007547416A JP2007547416A JP2008524617A JP 2008524617 A JP2008524617 A JP 2008524617A JP 2007547416 A JP2007547416 A JP 2007547416A JP 2007547416 A JP2007547416 A JP 2007547416A JP 2008524617 A JP2008524617 A JP 2008524617A
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Abstract

本発明は、モノリシックに集積された構造形式で形成され、物理的な値を容量式に検出する、マイクロマシニングによるセンサエレメントを製造するための方法に関する。また本発明は、前記製造方法と共に、例えば圧力センサ又は加速度センサのようなセンサエレメントを有するマイクロマシニングによる装置に関するものである。

Description

本発明は、マイクロマシニングによってモノリシック構造で形成された容量性のセンサエレメント若しくは、このような形式の、少なくとも１つの第１及び第２の電極とダイヤフラムと中空室とを有するセンサエレメントを備えたマイクロマシニングによる装置を製造するための方法に関する。
容量式の表面マイクロマシニング（ＯＭＮ）圧力センサは、種々異なる実施例が公知である。圧電抵抗式のセンサとは異なり、容量式のセンサは、内蔵している測定容量を事実上電力なしに評価することができるという利点を有している。これによって特に、高い電流が流れる圧電抵抗として構成されたストレスセンサ（Stressaufnehmer）が避けられる。さらにまた、容量式の圧力センサは、温度の影響を受けにくい利点を有している。
多くの使用例のために容量式の圧力センサ（又はその他の容量式のセンサエレメント）が望まれており、これらの圧力センサは、ＩＣ製造プロセス又はＣＭＯＳプロセスの枠内で、モノリシック（一体的）に集積されて構成することができる。
一般的な形式で、容量式の圧力センサは、２つの電極によって制限された中空室を有しており、この場合、２つの電極のうちの一方の電極は、弾性的な導電性のダイヤフラムによって形成され、他方の電極は、前記導電性のダイヤフラムに向き合うコンデンサプレートによって形成される。中空室内に形成された圧力と外部圧力との圧力差によって、ダイヤフラムの撓みが生ぜしめられ、ひいては、導電性のダイヤフラムとこのダイヤフラムに向き合うコンデンサプレートとの間の間隔が変化する。これによって生じた、導電性のダイヤフラムとコンデンサプレートとから形成されたコンデンサのキャパシタンス変化から、容量性の圧力センサに作用する外部の圧力が規定される。このような形式の容量性の圧力センサは、例えばヨーロッパ特許第０７１４０１７号明細書により公知である。この公知の圧力センサにおいては、２つの電極間の中空室が犠牲層エッチングによって形成される。
ドイツ連邦共和国特許公開第１０１２１３９４号明細書によれば、第１の電極を十分に包囲していて、この第１の電極と同じ電位に設定されている第２の電極を有する容量性の圧力センサについて記載されている。これによって、容量性の圧力センサの第１の電極と（第３の）ダイヤフラム電極との間に存在する電界若しくは測定領域が、マイクロマシニングによる圧力センサを包囲する電気的な妨害領域に対して十分に遮蔽されている。これによって、検出された圧力のための基準としての、検出しようとする容量の影響は、十分に抑制される。
ドイツ連邦共和国特許公開第４００４１７９号明細書によれば、集積可能な容量性の圧力センサが公知であって、この圧力センサにおいては、半導体基板内の第１の電極と、第２の電極とが、多結晶の半導体層を析出及びドーピングすることによって形成される。この場合、間隔維持層が被着され、この間隔維持層が後で圧力センサ中空室を規定する。間隔維持層は、次の時点でエッチング過程によって取り除かれる。
発明の利点
本発明は、マイクロマシニングによるセンサエレメントを形成するための製造法に関するものであり、このセンサエレメントは、モノリシック（一体的）に集積可能な構造形式で形成され、物理的な値を容量式に検出するようになっている。本発明は、製造方法と同時に、マイクロマシニングによる装置に関するものである。この装置は、例えば圧力センサ又は加速度センサのようなセンサエレメントを有している。本発明の製造方法は、様々な方法ステップより成っており、この場合、少なくとも１つの第１の電極が半導体基板内又は半導体基板上に形成される。
さらにまた、第１の電極上に第１の層が被着され、この場合特に、第１の層が、半導体基板の一部を被覆し、また第１の電極の下に存在し、かつ第１の電極の側方に突き出す絶縁層上を被覆する。次いで第１の犠牲層を被着し、この第１の犠牲層は、第１の犠牲材料より成っていて、少なくとも部分的に半導体基板上で第１の電極の上方に形成する。次いで第１の犠牲層上に第２の層を被着し、この第２の層内に第１の貫通孔を形成し、それによって第１の犠牲層へのアクセス部が形成される。第２の層上に第２の電極が被着される。第２の犠牲材料によって第１の貫通孔が閉鎖されるので、第２の犠牲層が有利な形式で第２の層上に形成される。次いでダイヤフラム層が、第２の電極上に、及び第２の電極に隣接する第２の層の少なくとも一部上に被着される。この場合、第２の犠牲層も被覆される。次いでダイヤフラム層に第２の貫通孔が形成され、この第２の貫通孔によって、第２の犠牲層へのアクセスが可能となる。第２の貫通孔、及びそれに続く第１の貫通孔を通じて、第１及び第２の犠牲層が除去される。これは有利な形式でプラズマを使用しないエッチング過程によって行われる。次いで、ダイヤフラム層上に第３の層が被着され、この第３の層は少なくとも第２の貫通孔を閉鎖し、ひいては第１の電極と第２の電極との間で第１の犠牲層の領域内に中有空室が形成される。
公知の従来技術のものに対する決定的な利点は、上方の容量性電極の電気的な機能とダイヤフラムの機械的な機能とが分離されたという点にある。さらにまた、上方のコンデンサ電極は、導電性の薄いフィルム（膜）によって形成することができ、このフィルムは、中温において析出され、ダイヤフラム層とは無関係に微細構造化（パターン形成）される。２つの犠牲層を使用することによって、エッチングプロセスをコントロールしながら終了させることができる。しかも、プラズマを使用しない、犠牲層のドライエッチングによって、エッチングの残余物が残留することは避けられる。
また、第１の電極を形成する前に、絶縁層を半導体基板上に被着れば、有利である。これによって、第１の電極に測定運転中に、測定信号を誤らせる漏れ電流が発生することは避けられる。このような形式の漏れ電流は、ｐ型基板においてｎ電極が形成される場合に、ｐｎ移行部において発生する。さらにまた、基板によって絶縁された第１の電極において、第１の電極は任意の電位に設定され、この場合、基板との相互作用を考慮する必要はない。
本発明の実施態様によれば、第１の電極が、ｎ型ドーピング又はｐ型ドーピングされた半導体材料又はポリシリコンを有している。また、少なくとも第１又は第２の層が酸化物、窒化物又はＴＥＯＳを有している。第１の犠牲層のために、Ｓｉ又はＳｉＧｅが設けられているのに対して、第２の犠牲層のためには、ＳｉＧｅ又はポリシリコンが設けられている。第２の電極は同様に、Ｓｉ，ＳｉＧｅ又はポリシリコンを有しており、これに対して、ダイヤフラム層が、窒化物又は酸化物又は誘電性材料を有している。最後に、第３の層は窒化物を有している。
有利には、第１の層は４０〜２５０ｎｍの層厚を有しており、第１の犠牲層が０．３〜１μｍの層厚を有しており、第２の層が５０〜２５０ｎｍの層厚を有しており、ダイヤフラム層が１００〜１０００ｎｍの層厚を有している。全体的に、薄い層を使用することによって、非常に小さい微細構造が得られる。従って、１．７μｍよりも薄く、＜０．５μｍの微細構造を有する積層も考えられる。
第２の貫通孔を閉鎖するために、第３の層の層厚を、第２の犠牲層の層厚よりも大きく選択するべきである。これによって、第２の貫通孔を閉鎖するために、十分な材料が予め提供される。
できるだけ一様で、かつ扁平なダイヤフラム層を得るために、第２の犠牲層の層厚を、第２の電極の層厚に関連して選択することができる。この場合特に、２つの層、つまり第２の犠牲層と第２の電極層とが、同じ厚さになるようにする。
有利な形式で、マイクロマシニングによるセンサエレメントの製造は標準的なＩＣプロセス（例えばＣＭＯＳプロセス）の枠内で行われる。この場合、センサエレメント上に回路部分が形成され、この回路部分は、センサエレメントの接触のために、及び／又はセンサエレメントのセンサ信号を評価するために使用される。この場合、犠牲層エッチングは、古典的なマイクロマシニングプロセスとして場合によってはプロセスの最後（不動態化の前）に行われる。これによって、ＣＭＯＳラインで中空室を加工する必要はない。何故ならば、犠牲層エッチングプロセス、不動態化プロセス及び場合によって、センサエレメントを接触させるための不動態化の開放プロセスは、マイクロマシニングプロセスと一緒に実施され得るからである。さらにまた、ＣＭＯＳプロセスラインにおいて可動な部分は存在しないので、それによって微粒子の危険性（Partikelrisiko）が減少される。
提案された製造方法によって、容量性のセンサエレメントが形成され、このセンサエレメントは、公知のセンサエレメントと比較して、少なくとも大きさが減少された寄生容量（Parasitaerkapazitat）を有している。これによって、より高い信号／雑音比が可能となる。さらにまた減少された寄生容量によって、評価回路のための消費電流が減少される。寄生容量をさらに低下させるための可能性は、２つの電極間の絶縁間隔を大きくするという点にある。これは、より厚い第１の犠牲層を選択する以外に、第１の層と第２の層との間に第４の絶縁層を被着することによっても得られる。この場合特に、第４の層は部分的にのみ第１の電極と第２の電極との間に配置されている。第４の層が第１の犠牲層の隣に被着され、この第１の犠牲層と比較可能な層厚を有していれば、特に有利である。これによって、第３の層は、少なくとも第１の電極及び／又は第２の電極の領域内で、明確な段部なしに形成される。
本発明の特別な実施態様によれば、第１及び第２の犠牲層を除去するためのエッチングプロセスを、フッ素を含有するエッチング材料特にＣｌＦ３又はＸｅＦ２によって実施する。プラズマを使用しないエッチングプロセスを用いることによって、２つの犠牲層の除去は、回路エレメントの形成後に、ＣＭＯＳプロセスによって行われる。これによって、このような回路エレメント内の薄い導体路が熱的に破壊されることは避けられる。典型的な形式で、このようなエッチングプロセスにおいて、−２０℃〜６０℃の間の温度が用いられる。
一般的に、標準的な装置を備えたセンサエレメントの前記層が形成される。この場合、ダイヤフラムの層電圧は、場合によってはＲＴＡプロセス（Rapid Thermal Annealing-Prozess；迅速アニーリングプロセス）によって調節される。
センサエレメントの隣で、半導体基板上に基準測定エレメントが形成される。この基準測定エレメントは有利な形式で、請求項１に記載した方法によって製造される。この場合、基準エレメントの第１の犠牲層に支持箇所を形成するために、少なくとも１つの第３の貫通孔が形成され、この第３の貫通孔は第１の層へのアクセスを可能にする。本発明の実施態様では、少なくとも１つの第３の貫通孔を、第２の電極の材料及び／又はダイヤフラム層の材料で満たすようになっている。これによって、第１及び第２の犠牲層を除去した後で、ダイヤフラムの下に中空室が形成されるが、このダイヤフラムはセンサエレメントに対して支持柱上に載っている。これによってダイヤフラムの運動は減少されるが、完全になくなる訳ではない。勿論、ダイヤフラムの残りの運動は、幾つの貫通孔若しくは支持箇所／支持柱が形成されているか、またこれらの支持箇所／支持柱が２つの電極間の中間室内でどのように空間的に分配されているかに基づいている。
第３の電極を形成する付加的な導電層によって、すべてのセンサエレメントに亘って、外部の妨害領域に対する測定電極の遮蔽が得られる（ファラデーケージ）。このような第３の電極は、例えば、別のポリシリコン層より成っているか、又は金属層より成っていてよい。ＣＭＯＳプロセスと連絡して、層はＣＭＯＳ金属平面の１つより成っている。可能な温度の影響を避けるために、遮蔽電極は例えばグリッド状にパターン形成（微細構造化）される。しかしながら、第２の（上方）の電極がアース電位に維持されていれば、遮蔽作用も得られる。
本発明の別の実施態様によれば、第１の電極及び第２の電極の上方において、規定されたサイズモ質量体を有する質量エレメントがダイヤフラム上に被着されるか、若しくはこのダイヤフラムに隣接する不動態化層に設けられる。この場合、前記質量エレメントは、局所的な析出法、ディスペンス法、スクリーン印刷法又はマイクロマシニングによる微細構造化法によって形成される。
ダイヤフラム上に設けられたこのような形式の質量エレメントによって、簡単な構造で、容量式のセンサエレメントを用いた加速度センサが形成される。この場合、加速度センサの感度は、一方では質量を選択することで、また他方では２つの電極の評価及び制御を介して、例えばセンサエレメントの初期設定におけるオフセット調整によって、調節することができる。また、種々異なる重さの質量エレメントを有する複数のダイヤフラムセルを用いることによって、可能な加速度値のより広い帯域幅をカバーすることもできる。有利な形式で、各ダイヤフラムセルは、２つの電極と、これら２つの電極間に存在する中空室とダイヤフラムとから成っており、この場合、中空室内に支持装置が設けられており、この支持装置は、ダイヤフラムが過剰に撓んだ時にダイヤフラムの破壊を阻止する。
このような形式の加速度センサによって、費用のかかるキャップ被せ（Verkappung）は省くことができる。このような費用のかかるキャップ被せは、一般的な加速度センサにおいては、鋸引き、個別化若しくは組み立ての際に保護するために必要である。有利には、質量を所定に選択することによって感度を簡単に調節することもでき、この場合、図示されているように、複数のチャンネルを有する簡単なエレメントが得られる。
一般的に、ＣＭＯＳプロセスと、本発明によるセンサエレメントを形成するためのマイクロマシニングによる方法ステップとを組み合わせることによって、複数の層及び平面を互いに整合させて、一緒に使用することができる。従って、効果的かつ安価な製造プロセスが得られる。
有利な形式で、本発明による容量式のセンサエレメントは、酸化物層によって基板からも、また別の層からも分離されているポリシリコン電極を使用することによって、高い温度にさらすことができる。従って、例えばタイヤ空気圧センサとして使用することができ（僅かな消費電流しか必要としないので）、また燃焼室圧力センサとして使用することができるという利点を有している。
その他の利点は、以下の実施例の説明、若しくは従属請求項に記載されている。
図面
図１ａ〜図１ｋは、本発明による容量式のセンサエレメントを製造するためのプロセスステップ、
図２は、容量式のセンサエレメントの平面図、
図３ａ及び図３ｂは、付加的な絶縁層の挿入、
図４ａ及び図４ｂは、支持柱を有する基準エレメント、
図５ａ〜図５ｃは、加速度センサ、
図６ａ及び図６ｂは、ダイヤフラムの枠の変化、
図７ａ〜図７ｈは、本発明による容量式センサエレメントを製造するための選択的なプロセスの経過を示す。
実施例
図１ａ〜図１ｋには、マイクロマシニングの方法ステップによる、本発明に従ってモノリシック（一体的）に組み込まれた容量式のセンサエレメントの可能な製造プロセスが示されている。この場合、図１ａによれば、まず半導体基板１００内に又は半導体基板１００上に第１の電極１１０が、例えばｎドーピングによって形成される。次いで、半導体基板１００上に又は半導体基板１００内に接続領域１０４又は絶縁領域１０５が得られる。半導体基板のその他の領域内に、ゲート酸化物（Gate-Oxid）、ポリ（Poly）その他を備えたゲートが形成される。
図１ｂ示されているように、回路全体上に、厚さ４０〜２５０ｎｍの第１の層１１５が被着される。この場合、第１の層の析出は、温度＜９００℃において行われ、第１の電極１１０若しくは領域１０４若しくは１０５を、ＣＩＦ３，ＸｅＦ２又はこれと類似のものの影響に対して保護するために用いられる。有利には、第１の層１１５は、Ｏｘｉｄ（酸化物）又はＮｉｔｒｉｄ（窒化物）、有利にはＴＥＯＳ層より成っている。これらの層は、４００℃の温度においてオゾン補助下で有利には１００ｎｍの厚さで表面に被着される。第１の層１１５のために熱的な酸化物（例えば厚いゲート酸化物）を用いる場合、４０ｎｍ（又はそれよりも小さい）で既に十分である。第１の層１１５は、主に、第１の電極１１０を絶縁することの他に、次いで行われるプラズマを用いない、例えばＣｌＦ３によるエッチングに対して保護する目的で使用される。従って、第１の層１１５に対する要求は、第１の層が気密であって、この場合使用されるエッチング材料に対して耐えられるものでなければならない、ということである。
図１ｃに示されているように、第１の層１１５上に、０．３〜１μｍの厚さを有するＳｉ又はＳｉＧｅより成る第１の犠牲層１２５が析出される。このために、９００℃以下の温度において使用される析出法が選択される。この場合、第１の犠牲層１２５は、例えばＰＥＣＤＶによってアモルファス又は部分結晶のＳｉ層として、有利にはＬＰＣＶＤ法で＜６８０℃の温度において４５０ｎｍ〜５５０ｎｍの層圧で析出される。この場合、第１の犠牲層１２５の表面粗さ（Ｒ３）は１００ｎｍよりも小さい点に注意しなければならない。次いで第１の犠牲層１２５は、第１の犠牲層１２５の少なくとも一部が第１の電極１１０上に位置するように構造化（微細構造化、パターン形成）される。これに対して、残りの表面上の第１の犠牲層１２５は取り除かれる。構造化ステップ若しくはリソグラフィー技術は有利な形式で、鋭い縁部が生じるのではなく、比較的穏やかな構造化側面が形成されるように実施される。これによって圧力ダイヤフラムの形状安定性は、極端な圧力過負荷時においてさらに高められる。
図１ｄでは、第２の層１３０が形成されている。この第２の層１３０は全面的に第１の犠牲層１２５上及び基板の残りの表面上に析出される。第２の層１３０の層厚は、有利には、５０ｎｍ〜２５０ｎｍの間であって、９００℃以下の温度において析出される。この窒化物又は酸化物より成る第２の層１３０と共に、次いで行われるプラズマを用いないエッチングプロセスに耐えられる層が形成されるべきである。その他の可能性は、第２の層１３０が１００ｎｍの厚さの、オゾンによって補助されたＴＥＯＳ層を形成する点にある。このような形式のＴＥＯＳ：Ｏ３層は、一般的に気密な表面を有していて、ＣｌＦ３エッチングに対する耐性を有している。さらに、このような形式の層は、非常に良好な縁部被覆効果を有していて、また表面粗さを非常に効果的に滑らかにする特性を有しているので、第１の犠牲層１２５の粗さは部分的に補償される。また必ずしも必要ではないが、第２の層１３０の層応力が小さいか、若しくは第２の層１３０が小さい引張応力を有していれば、有利である。第２の層１３０と、さらに被着しようとするダイヤフラム層１４０との間の熱膨張係数の差が、感度若しくはセンサ・オフセットにおいて不都合な温度ドリフト（温度変動）を生ぜしめる場合、第２の層は、ダイヤフラム層１４０の材料と同じ材料で構成される（例えば両方ともＬＰＣＶＤ窒化物で）。
次いで行われるエッチングプロセスの際に、第１の犠牲層１２５へのアクセスを維持するために、例えば適当なドライエッチングによって別の方法ステップで第２の層１３０に第１の貫通孔１５５が形成される（図１ｅ参照）。第１の貫通孔１５５は、第２の層１３０の１箇所又は複数箇所に設けられる。第２の層１３０の構造化において、エッチングプロセスは第１の犠牲層１２５で終了するが、エッチングプロセスによって第１の貫通孔１５５の領域内における第１の犠牲層１２５の部分も腐食され、除去されると、それ以上のプロセスの流れが損なわれることはない。不都合なエッチング比においてエッチングプロセスは時間制御することもできる。一般的に、構造化（微細構造化、パターン形成）の際に、つまり第１の貫通孔１５５を生ぜしめる際に、第２の層１３０の構造側面が不都合に腐食されるのを避けるために、第１の犠牲層１２５の縁部は、フォトラックによって十分に被覆される。
次の方法ステップ（図１ｆ参照）で、第２の層１３０上に、第２の電極１３５を形成するための電極層が析出される。この場合、電極層は、有利な形式でポリ・シリコンより成っている。このポリ・シリコンは適当な方法で９００℃以下の中温で形成され、導電性にされる。この場合、第２の電極１３５の導電性は、容量性のセンサエレメントに所望の機能を満たすために、著しく高くはない。電極層を導電性にする可能性は、層をイオン打ち込みによるドーピングによって生ぜしめるという点にある。この場合に必要な回復ステップは、ＣＭＯＳプロセスより成る下方のポリ層のためのアニーリングと組み合わせられる（例えばポリゲート）。しかしながら電極層１３５は金属より成っていても良く、この場合、以下に記載されている別の接続技術を適用する必要がある。
第２の電極１３５のための材料としてポリシリコン又はポリ・ＳｉＧｅを使用する場合、電極層と同時に、第１の貫通孔１５５の領域内に、ポリ・ウエブ（poly-Bahn）が形成される。このポリ・ウエブは後でプラズマを用いないエッチング工程のためのエッチングアクセス部として使用される。一般的に、第２の犠牲層１７０は第２の犠牲材料より形成される。この第２の犠牲層１７０は第１の貫通孔１５５も満たし、また第１の貫通孔１５５の隣に位置する第２の層１３０の部分を被覆する。これによって、第２の貫通孔１６０によって、第１の犠牲層１２５へのアクセス部を備えた、ずらされたエッチングアクセス部１７５を形成することができる（図１ｇ及び図１ｈ参照）。有利な形式で、ダイヤフラム層の表面上に段が形成されるのを避けるために、第２の犠牲層の層厚は、第１の犠牲層の層厚に適合される。
電極層上に第２の電極１３５を形成するために、図１ｇに示されているように、ダイヤフラム層１４０が被着される。このダイヤフラム層１４０は第２の層１３０及び次いで塗布される第３の層１４５と共に、ダイヤフラムの支持機能を調節する。このために、ダイヤフラム層１４０は、析出温度＜９００℃において引張応力にさらされるようになっている。ダイヤフラム層１４０の材料としてＬＰＣＶＤ窒化物を有利に選択することによって、ダイヤフラム層１４０は、プラズマを用いないエッチング法に対して耐性を有して構成することができる。しかしながら、引張応力及び層厚に関連して繰り返し可能に析出され得るその他の窒化物層又は酸化物を使用してもよい。一般的に、１００ｎｍから１μｍの層厚を有するダイヤフラム層１４０を生ぜしめ、この場合、ＬＰＣＶＤ窒化物の選択は、２００〜５００ｎｍの層厚で十分である。プラズマを用いないエッチング法に対するダイヤフラム層１４０の耐性を改善するために、ダイヤフラム層１４０上に非常に薄い酸化物層が析出される（図示せず）。第１及び第２の犠牲層若しくは第１及び第２の犠牲層の除去を準備するために、ダイヤフラム層１４０に第２の貫通孔１６０が形成され、この第２の貫通孔１６０は、第２の犠牲層まで通じていて、第１の貫通孔１５５に対してずらされた開口を有している。この開口１６０は、第２の犠牲層１７０及び第１の貫通孔１５５を介して第１の犠牲層１２５にエッチングアクセス部１７５を形成する。実験では、プラズマを用いないエッチングプロセスがＣｌＦ３によって反応が限定されたエッチング率を有していて、ポリ犠牲層の層厚とは殆ど無関係である。これに対して、ＸｅＦ２を使用した場合、搬送が限定され、しかも層厚に大きく関係したエッチング率が観察された。従って、非常に薄い層におけるエッチング率は、厚さ＞２０μｍの層に対して８００％まで高められた。従って２つの犠牲層の厚さは、前記方法において使用された層厚において、犠牲層エッチングに不都合な影響を与えることはない。
ＣｌＦ３又はＸｅＦ２による犠牲層エッチングにおいては、すべてのポリシリコン層が非常に迅速にエッチングされる（図１ｈ参照）。しかしながら、基板の裏側は、酸化物又は窒化物で保護する必要はない。ＣｌＦ３は、"エッチング弁（Aetzungventil）"１７５を介して犠牲層１７０及び１２５に達し、１０μｍ／分までの率で２つの層におけるポリシリコン若しくは犠牲材料を取り除く。ＣｌＦ３によるプラズマを用いないエッチングプロセスによって、エッチングステップ中に−２０℃〜６０℃の温度が使用され、これによって直前のＣＭＯＳプロセスにおいて既にプロセッシングされた回路部分が考慮されない。さらにまた、所定の領域を保護するために、フォトラックより成る保護層も使用される。
ＡｌはＣｌＦ３によってエッチングされないので、犠牲層プロセスは、最後の金属面の析出後及び構造化後にもＣＭＯＳプロセスにおいて行われる。この実施例では、まず中空室が形成される。そうでなければ中空室はＣＭＯＳ配線中に保護されなければならない。それによって、超音波によるプロセス処理若しくは洗浄による機械的な破壊の危険性が避けられる。中空室の形成及び閉鎖は、この実施例においてはＣＭＯＳプロセスの終わりに最後の受動態層によって行われる。この受動態層がエッチングアクセス部１７５を閉鎖する。
一般的に、図１によれば、エッチングアクセス部１７５は、温度＜９００℃において第３の層１４５によって閉鎖される。この場合、第２の貫通孔１６０は第３の層１４５の材料によって満たされて、中空室１２０内で閉鎖字時に生じる所定の基準圧力を封じ込めるストッパ１８０が形成されるようになっている。この場合、２つの貫通孔の横方向のずれによって、第３の層１４５の材料が中空室１２０内に侵入して中空室１２０を満たすことが阻止される。第３の層１４５の層厚は、第２の犠牲層の層厚よりもやや大きくなるように選定されていれば、十分な材料を供給することによって、エッチングアクセス部１７５の気密な閉鎖が得られる。何故ならば、第３の層１４５の沈着及び、析出の抱き込み若しくは縁部被覆によって、十分な閉鎖深さを有する大面積の閉鎖が得られるからである。第３の層１４５のために、ＬＰＣＶＤプロセス、またＰＥＣＶＤプロセスも用いられる。有利には第３の層１４５は、故障の確率が低い窒化物より成っている。何故ならば、このためには気密性に関する良好な長期耐久性が公知だからである。付加的に、ＣＭＯＳプロセスの金属面のうちの１つにおいて、ストッパ１８０の範囲でより強固なシールが得られる。
中空室１２０の閉鎖後に、さらにＣＭＯＳプロセスで配線平面の形成が行われる。さらに付加的に、図１ｋに金属パッド１５０が示されており、この金属パッド１５０は、コンタクトホールを介してダイヤフラム層１４０及び第３の層１４５を貫通して第２の電極１３５に接続されている。これに対して第１の電極１１０は、既に行われているＣＭＯＳプロセスステップによって接触されている（図示せず）。犠牲層エッチングが最後の金属プロセッシング平面後に行われる場合、接点は前もって閉鎖される必要がある。次いで、第３の（閉鎖）層１４５によって形成される不動態化が金属パッド１５０上に位置し、開放される必要がある。
図２には、前記方法で製造された容量性のセンサの概略的な平面図が示されている。このセンサは、第１の電極１１０と、この第１の電極１１０上に位置するポリ犠牲層１２５（若しくは中空室１２０）と、第２の電極１３５と、この第２の電極１３５上に位置するダイヤフラム層１４０とを有している。このダイヤフラム層１４０は、第１の犠牲層１２５の領域内では犠牲層エッチングによって、片持ち式に構成されている。第２の電極１３５は、導体路１８５を介して、片持ち式に構成されたダイヤフラムの横にガイドされていて、ここで金属ウエブ若しくは金属パッド１５０に接続される。図２の右の領域にはエッチング弁１７５が示されている。
本発明の実施例によって、容量性のセンサエレメントを製作する際の寄生容量は公知の解決策に対して減少される。これは特に、非常に狭い導体路１８５だけでダイヤフラムから離れる方向にガイドされており、公知の容量性のセンサにおけるように上側の電極が基板内の外側の接続領域上に全面的に非常に広く載設してガイドされていないことに基づいている。何故ならば、公知のセンサでは、電極が同時に支持作用を有するダイヤフラム構造を成しているからである。また、図示の容量性のセンサエレメントにおいては層１１５と１３０とから成る絶縁間隔は、非常に大きく選定することができる。前記絶縁間隔をさらに大きくするために、第１の層１１５上に酸化物又は窒化物より成る別の絶縁層３００（図３ａと比較した図３ｂ参照）が付加的に使用される。この場合、この絶縁層３００は接点３１０の領域内だけに導入し、かつ／又はその層厚を第１の犠牲層１２５の層厚に適合させれば有利である。
別の実施例では、前記容量性のセンサエレメントの隣に基準エレメントが形成される。この基準エレメントによって例えばセンサエレメントのオフセットが規定される。このような基準エレメントの構成のために、第１の犠牲層１２５内に、第１の層１１５を除いて貫通孔が形成される。この貫通孔によって、摩擦結合（摩擦による束縛）的に、しかしながら電気的に絶縁された支持部４００若しくは４１０が圧力ダイヤフラムの下に形成される。この支持部４００若しくは４１０がダイヤフラムを機械的に基板に接続する。次いで、犠牲層エッチングによって、前記支持部若しくは支柱で支えられた中空室４２０が形成される。この場合、図４ａ及び図４ｂに示されているように、第２の電極１３５の電極材料は支持部４００の凹部内に組み込まれるか、又は相応の切欠内に設けられるので、支持部４１０は、支持部４００よりも小さい妨害容量を形成する。
別の実施例を例えば図６ａ及び図６ｂを用いて説明する。この場合、複数のマイクロマシニングによるセンサエレメントが示されており、これらのセンサエレメントは、ＣＭＯＳプロセスとの組み合わせプロセスによって形成されている。２つの図面には、ＣＭＯＳトランジスタ６６５、ＣＭＯＳコンデンサ６７０、及び図１ａ乃至図１ｋに記載されたものに相当するセンサエレメント６７５が図示されている。図１ｋのセンサエレメントと図６ａのセンサエレメント６７５との主要な相違点は、（半導体）基板６００上に絶縁された（酸化）層６１０が被着されていて、この（酸化）層６１０が下方の若しくは第１の電極６２０を基板６００から十分に熱的に及び／又は電気的に絶縁している、という点にある。これによって、例えば基板内の漏れ電流による測定結果の影響は避けられる。さらにまた、このような形式の絶縁層６１０を使用することによって、第１の電極６２０における電位は任意に選定することができる。またセンサエレメント６７５は同様に、第１の電極６２０とこの電極６２０の上に位置する第２の電極６４０との間に中空室６３０を有しており、この中空室６３０は、例えばポリシリコンより成っていてよい。第２の電極６４０の支持フレーム６５０は有利には窒化物より成っており、それによって、図１ｋに示したセンサエレメントにおけるのと同様に、ダイヤフラムの機械的な機能及び上方の第２の容量電極の機能の解除が行われる。
図６ａの構成では複数の層が示されており、これらの層について以下に詳しく説明する。この場合主に、絶縁された酸化層６１５及び金属層６８５が使用されており、これらの層は、個別のマイクロマシニング素子６６５，６７０及び６７５の機能のために用いられるか、又は純粋な接点として用いられる。このような層連続においては一般的に、生ぜしめられた層若しくは金属平面を、例えば窒化物より成る不動態化層６６０による環境の影響に対して保護する必要がある。この場合、ダイヤフラムへの媒体の供給部の隣に、外部の回路のための接点箇所としての積層の所定の表面領域を開放された状態に保つことができる。
前記容量性のセンサエレメントによる測定値検出のさらなる改善若しくは安定化は、シールド（遮蔽部）を用いることによって得られる。このような形式のシールドによって、外部の妨害フィールド、外部の物体、汚れ又はその他の製造プロセス中における層による測定信号の影響は減少される。このためにセンサエレメントの外側の若しくは第２の電極６４０は、アース電位に設定される。それによって、下方の若しくは第１の電極６２０は外部の妨害フィールドに対して遮蔽される（ファラデーケージ；Faraday-Kaefig）。２つの電極より形成される測定コンデンサ６７５の評価は、例えば下方の電極６２０に電荷が加えられ、この電荷が充電増幅器によって電圧信号に変換される（スイッチキャパシタ回路：Switched-Capacitor-Schaltung）ことによって、行われる。この出力電圧は、測定コンデンサ６７５の容量に比例する。この遮蔽作用によって、センサチップは外部の妨害フィールドの影響を受けることはなく、しかも種々異なる誘電性を有しているか又は導電性である外部の物体の影響を受けることもない。このような物体とは、例えば汚れ、プロセス中の層又はセンサケーシングである。遮蔽されたコンデンサは、センサにもたらされる媒体又は外部の近接物に対しても耐えることができる。何故ならば、このような媒体又は近接物は、測定コンデンサのフィールドに影響を及ぼさないからである。
遮蔽を得るためのその他の可能性は、導電性の層を圧力測定コンデンサ上に付加的に被着する点にある。このような層は、例えば別のポリシリコン層より成っているか又は金属より成っている。ＣＭＯＳプロセスと相俟って、この層はＣＭＯＳ金属平面のうちの１つより成っていてよい。可能な温度の影響を避けるために、遮蔽電極は例えばグリッド状に構成されている。
容量性のセンサエレメントの機能は、ダイヤフラムの種々異なる層の種々異なる温度膨張係数及びダイヤフラムの緊締部に大きく依存している。層ストレスは、ダイヤフラムの湾曲を生ぜしめ、この湾曲が本来の測定信号にオーバーラップされる。ほぼ同じ厚さを有する材料がダイヤフラムのために使用されれば、層ストレスは特に強く作用する（バイメタル効果）。ダイヤフラムの緊締部がセンサ機能に同様に大きい影響を及ぼす。ダイヤフラムのための前記効果と同じ効果が、ダイヤフラムの緊締部においても得られる。緊締部のジオメトリー（幾何学的形状）が温度に応じて変化すると、緊締部に沿って力及びモーメントが変化する。これによって、温度に基づくダイヤフラムの妨害的な変位が生じる。この妨害的な変位の大部分は評価回路において補償されるが、これは勿論、より高い効果を得たい場合にはより費用が高くなり、付加的なコストがかかることになる。
ダイヤフラム緊締部のネガティブな効果が減少される実施例は、図６ｂに示されている。ダイヤフラムは、主にポリシリコンで厚さをより大きくすることによって規定される。ポリシリコン層６４０の上方又は下方の層は、ほぼ左右対称に構成されているので、ストレスが補償される。図６ｂに示したダイヤフラムは、ダイヤフラム材料だけによって縁部で緊締されているが、この場合、中空室がその下にダイヤフラム縁部を規定している。これによってダイヤフラムは、第１の犠牲層若しくは中空室の側方の制限部によって規定されるので、種々異なる温度膨張係数による熱的な長さ変化が影響を及ぼすことはない。さらにまた、ダイヤフラム緊締部６８０は、その他のどのような材料によっても妨害を受けることはない。ポリシリコンダイヤフラムは、酸化層を介して、同じ温度膨張係数を有するバルクシリコン（Bulksilizium）に結合されている。
ダイヤフラム上の種々異なる酸化層及び窒化層を取り除くための選択的な可能性は、第２の上方の電極６４０上に窒化物ではなく、ＢＰＳＧを析出させるという点にある。ＢＰＳＧは、ＣＭＯＳプロセスにおける、次に析出される絶縁層である。ダイヤフラム上で第１の金属（例えば６８５）を、エッチングによって取り除くことができない場合、この第１の金属は、酸化物層及び窒化物層をエッチングする際の最後においてエッチングストッパとして使用される。次いで金属が取り除かれ、不動態化が析出される。別の実施例として、図６ｂに示したポリシリコンダイヤフラムは、積層酸化物・積層窒化物をエッチングする際にエッチングストッパ層として使用される。
別の実施例では、本発明によるマイクロマシニング容量性センサエレメントが、図５ａに示されており、加速度センサを形成するための出力エレメントとして使用される。既に公知の第１の電極５１０、第２の電極５３５、これら第１及び第２の電極間に位置する中空室５２０、及びダイヤフラム５４０の他に、（半導体）基板５００上に前記絶縁層５０５が被着されている。加速度センサを実現するために、図５ｂに示されているように、ダイヤフラム５４０上に質量エレメント５７０が被着されている。ダイヤフラムの質量を大きくすることによって、センサエレメントは加速度に対して高感度になる。つまりセンサエレメントを特にチップ平面に対して垂直に配置することができる。このばね・質量・システムにおいては、ダイヤフラムの機械的特性及び伸張によって剛性が規定される。さらにまたこのような形式の３つの加速度センサがそれぞれ直角の角度で運転されると、すべての３次元方向をカバーすることができる。
組み込まれた容量性のダイヤフラムセンサの完成後に、規定された質量を有する測定エレメント５７０を塗布（被着）することができる。このために、ドイツ連邦共和国特許公開第１０３１５９６３号明細書に記載された注入圧力法により公知である、局所的な析出法が用いられる。さらに、著しく少量の塗料をコントロールしながら塗布するディスペンス法を用いることも考えられる。被着された基板を硬化させる調質ステップに続いて、析出が行われる。質量エレメント５７０のための基板として、コントロールしながら処理することができる、簡単な着色剤、塗料、ポリマー、懸濁液又はこれと類似に材料を使用することができる。
選択的に、続いて行われるステップで公知の（マイクロマシニング）マスキング法によって微細構造化される層を全面的に被着してもよい。それによって、規定された質量エレメント５７０が誘電性のダイヤフラム上に残存する。
図５ｃには、種々異なる質量を有する質量エレメント５７０が複数のダイヤフラムセル上に分配されている状態が示されている。容量性のセンサダイヤフラムを側方に拡大させること、及び質量で被覆することによって、集積センサの感度が規定される。このような形式で、低いｇ適用〜高いｇ適用（Nieder-g-bis-Hoch-g-Anwendung））まで十分な精度でカバーすることができる。ダイヤフラム形状のばねによって、過負荷に対する高い強度が得られる。ｘ方向及びｙ方向（チップ面に対して平行な面）の横方向加速度は、センサ信号に僅かな影響しか与えない。過負荷に対する高い安全性は付加的に、過負荷発生時にダイヤフラムが載り、それによってダイヤフラム中央部が支持されることによって、得られる。
別の実施例は、図７ａ〜図７ｈに示されている。この実施例によって圧力センサ及びＣＭＯＳ評価回路が基板上にモノリシックに集積される。圧力センサエレメント及びＣＭＯＳ評価回路の層連続における相互作用を利用することによって、センサエレメントの製造のために（ＣＭＯＳプロセスと比較して）、わずかな付加的な層及びフォトリソグラフステップが必要なだけである。
図７ａ〜図７ｈに示したプロセスの流れの基本は、ＣＭＯＳプロセスである。ＣＭＯＳプロセスにおいて、ＣＭＯＳプロセスの金属層の前にシリコンを含有する犠牲層を挿入することによって、誘電性のダイヤフラム及び埋め込まれたポリシリコン電極を有する圧力センサエレメント６７５が形成される。これは特に、ＣｌＦ３を有するシリコン犠牲層エッチングステップ及び、ダイヤフラム層の機械的機能性と電気的な機能性とを分離することによって、可能である。従ってプロセスの流れは、ＣＭＯＳプロセスにおいて変えられたステップがＣＭＯＳ回路素子（トランジスタ６６５，コンデンサ６７０）の機能性を変えることがないか、又は僅かに変えるだけであるという観点において最適化される。
このプロセスのための出発点は（半導体）基板７００であって、図７ａに示されているように、この基板７００上に、熱的及び電気的に絶縁するための微細加工された約７００ｎｍの厚さのＬＯＣＯＳ層７１０が析出される。このＬＯＣＯＳ層７１０上に、コンデンサの下方の電極のための約３００ｎｍの厚さの層７２０、及び圧力センサエレメントの下方の電極のための同様の厚さの、ポリシリコンより成る層７２５が形成される。後からトランジスタを形成するために、基板７００上に約４０ｎｍの厚さの犠牲層７３０（後からゲート酸化物７３５が形成される層）が生ぜしめられる。この層７２５上に、図７ｂに示されているように、ゲート酸化物より成る層７４０が被着され、この層７４０は、圧力センサエレメントの下方の電極を、続いて行われるステップで析出されるシリコンを含有する犠牲層７５０から分離する（図７ｃ参照）。ゲート酸化物によって、後で形成されるＣｌＦ３エッチング作用のための下方の電極７２５が不動態化される。図示の実施例では犠牲層として約１０００ｎｍの厚さのPoly０-Schicht（ポリ０層）が使用される。この場合、層７５０の厚さは、得ようとする感度範囲に基づいているが、過剰な微細構成を避けるために、典型的には１μｍの大きさである。ＣＭＯＳプロセスで熱的な酸化、ＳｉＮの析出及び再酸化によって生ぜしめられるＯＮＯ層システム７５５は、犠牲層７５０を包囲して、圧力センサの上方の電極に対して犠牲層７５０を制限している。同じプロセスステップで、ＣＭＯＳコンデンサ６７０の下方の電極上に同様に、誘電体として用いられるＯＮＯ層システム７５４を被着することができる。ＯＮＯ層７５５を構造化する際に、犠牲層７５０を露出するエッチングアクセス部７６４が形成される。次いでゲート酸化物が形成され、このゲート酸化物は次いで直ちに薄いポリシリコン層（thinPoly）によって保護される。薄いポリシリコン層が析出された後で、付加的な塗膜及びエッチングステップが実施される。この塗膜及びエッチングステップによって、シリコンを含有する犠牲層７５０を露出させるエッチングアクセス部が形成される。次いで、図７ｄに示されているように、約３００ｎｍの厚さの第２のポリシリコン層が形成され、この第２のポリシリコン層は、ＣＭＯＳプロセスでトランジスタ６６５のゲート電極７３７も、またコンデンサ６７０の上方の電極７６０も形成する。さらにまた、この第２のポリシリコン層によって、圧力センサエレメント６７５の上方の電極７８５も形成され、この上方の電極７８５は、下方の電極と組み合わせて、圧力センサの電気的な機能性を規定する。それと同時にエッチングアクセス部７６４もポリシリコン層７４５によって閉鎖され、このポリシリコン層７４５上に、犠牲層７５０に達するエッチングアクセス部が後から形成される。図７ｆには、約２００ｎｍのＳｉＮ層７７５の析出及び構造化後の、３つのエレメント（トランジスタ６６５，コンデンサ６７０及び圧力センサエレメント６７５）の横断面が示されている。犠牲層７５０上のエッチング通路を形成している第２のポリシリコン層７４５上の第２のエッチングアクセス部７６５も示されている。ＳｉＮは、ＣＭＯＳプロセスフローにおいて、ゲート電極の周囲のスペーサ（間隔）を形成するために用いられる。このスペーサは、次いでドレン領域及びソース領域を自動調節式に注入するために必要とされる。圧力センサのために、ＳｉＮがダイヤフラム層として使用される。このダイヤフラム層は、最終的なセンサエレメントとして機械的な機能性を担っている。図７ｅには、圧力センサの具体化の可能性が平面図で示されている。中央の円形の領域は、圧力によって変位可能な領域を示している。また、上方の電極７８５の接続部７８０及び、下方の電極７２５の接続部７７０、並びにエッチングアクセス部７６５が示されている。図７ｇに示されているように、次のプロセスステップでＴＥＯＳプロセスによって、ＳｉＯ２絶縁層８００，８１０，８２０，８３０及び、ＣＭＯＳエレメントを配線するために用いられる金属層７９０、８３５，８４０，８４５が析出され、微細構造化される。典型的な形式で金属平面は、６００ｎｍの層厚（例えば金属７９０の場合）〜１０００ｎｍの層厚（例えば金属層８４０のために）を有している。有利なプロセス変化実施例では、ＳｉＯ２層は圧力センサ領域内に残してあるが、金属層は除去されている。この場合、圧力センサ上の微細構成を減少させ、アクセス部８６０上のエッチングアクセス７６５及び／又はアクセス部８７０上のＳｉＮダイヤフラムを後から露出させる作業を簡略化するために、個別の又は幾つかのＳｉＯ２層を前もって開放しておくことも考えられる。配線及び絶縁平面を析出させた後で、まず最初にエッチングアクセス部７６５に通じるアクセス部８６０、次いでダイヤフラムに通じるアクセス部８７０を開放させる必要がある。エッチングアクセス部もまたダイヤフラム領域も、ウエットエッチングとドライエッチングとの組み合わせによって、その上にあるＳｉＯ２層から解放される。このための前提条件は、ＳｉＮに対するエッチングステップの十分な分離である。次いで、第２のポリシリコン層７４５がエッチングアクセス部７６５上に、またシリコンを含有する犠牲層７５０が、この場合存在するエッチング通路上に、ドライ化学的（プラズマを用いない）なエッチング法（例えばＣｌＦ３エッチングプロセス）を用いて除去される。これによってダイヤフラムの下に、圧力センサに適した中空室９００が形成される。次いで行われる、ＣＭＯＳプロセスによる不動態化（例えば図７ｈに示されているように、約７５０ｎｍの厚さのＳｉＮより成る層８９０と、約６００ｎｍの厚さのＳｉＯ２より成る層８８０との組み合わせによって）は、エッチングアクセス部７６５を閉鎖するためのプレッシャケースプロセス（Druckdosenprozess）のために利用される。不動態化層８８０及び８９０の析出が、圧力測定時にダイヤフラムに妨害的に作用する場合、この不動態化層８８０及び８９０は、最後のステップでバックエッチングされる。
選択的に、まずエッチングアクセス部７６５を開放してもよい。犠牲層エッチングはＣｌＦ３によって実施され、エッチングアクセス部は再び閉鎖される。次いでダイヤフラムを露出させるアクセス部８７０が形成される。
エッチングアクセス部及びダイヤフラムを開放若しくは露出させるための別の可能性は、先行するＣＭＯＳプロセスにおいてプレッシャケース領域内で、金属層（この金属層から配線エレメント７９０、８３５，８４０及び８４５が形成される）を取り除かないで、ＳｉＯ２不動態化層を取り除く（バイア接点；Via-Kontaktと比較可能である）という点にある。プレッシャケース上に存在する積層金属は、ＳｉＮに対してウエット化学的に及び高い分離性でエッチングされる。この場合、犠牲層エッチング及びエッチングアクセス部の閉鎖部は前述のように実施される。
本発明による容量式のセンサエレメントを製造するためのプロセスステップを示す概略図である。 本発明による容量式のセンサエレメントを製造するためのプロセスステップを示す概略図である。 本発明による容量式のセンサエレメントを製造するためのプロセスステップを示す概略図である。 本発明による容量式のセンサエレメントを製造するためのプロセスステップを示す概略図である。 本発明による容量式のセンサエレメントを製造するためのプロセスステップを示す概略図である。 本発明による容量式のセンサエレメントを製造するためのプロセスステップを示す概略図である。 本発明による容量式のセンサエレメントを製造するためのプロセスステップを示す概略図である。 本発明による容量式のセンサエレメントを製造するためのプロセスステップを示す概略図である。 本発明による容量式のセンサエレメントを製造するためのプロセスステップを示す概略図である。 本発明による容量式のセンサエレメントを製造するためのプロセスステップを示す概略図である。 容量式のセンサエレメントの平面図である。 付加的な絶縁層の挿入作業を示す概略的な断面図である。 付加的な絶縁層の挿入作業を示す概略的な断面図である。 支持柱を有する基準エレメントの概略的な断面図である。 支持柱を有する基準エレメントの概略的な断面図である。 加速度センサを示す概略的な断面図である。 加速度センサを示す概略的な断面図である。 加速度センサを示す概略的な断面図である。 ダイヤフラムの枠の変化を示す概略的な断面図である。 ダイヤフラムの枠の変化を示す概略的な断面図である。 本発明による容量式センサエレメントを製造するための選択的なプロセスの経過を示す概略的な断面図である。 本発明による容量式センサエレメントを製造するための選択的なプロセスの経過を示す概略的な断面図である。 本発明による容量式センサエレメントを製造するための選択的なプロセスの経過を示す概略的な断面図である。 本発明による容量式センサエレメントを製造するための選択的なプロセスの経過を示す概略的な断面図である。 本発明による容量式センサエレメントを製造するための選択的なプロセスの経過を示す概略的な断面図である。 本発明による容量式センサエレメントを製造するための選択的なプロセスの経過を示す概略的な断面図である。 本発明による容量式センサエレメントを製造するための選択的なプロセスの経過を示す概略的な断面図である。 本発明による容量式センサエレメントを製造するための選択的なプロセスの経過を示す概略的な断面図である。

Claims (18)

  1. 物理的な値を検出する、マイクロマシニングによるモノリシックに集積された容量性のセンサエレメントを製造するための方法であって、次の方法ステップを有している、即ち、
    半導体基板（１００，６００，７００）上に第１の電極（１１０，５１０，６２０，７２５）を形成し、
    少なくとも第１の電極（１１０，６２０）上に第１の層（１１５，７４０）を形成し、
    前記第１の電極（１１０，５１０，６２０，７２５）の少なくとも一部上に、第１の犠牲材料より成る第１の犠牲層（１２５，７５０）を被着し、
    前記第１の犠牲層（１２５，７５０）上に第２の層（１３０，７５５）を形成し、
    前記第２の層（１３０，７５５）を通って前記第１の犠牲層（１２５，７５０）上に達する第１の貫通孔（１５５，７６４）を形成し、
    前記第２の層（１３０，７５０）上に第２の電極（１３５，５３５，６４０，７８５）を形成し、
    前記第１の貫通孔（１５５，７６４）を第２の犠牲材料で閉鎖し、
    この場合、前記第２の犠牲材料が前記第１の貫通孔の領域内で、前記第２の層（１３０，７５５）の少なくとも一部を被覆し、第２の犠牲層（１７０，７４５）を形成し、
    前記第２の電極（１３５，５３５，６４０，７８５）上に、かつ該第２の電極（１３５，５３５，６４０，７８５）に隣接する第２の層（１３０、６４０，７８５）の少なくとも一部上に、ダイヤフラム層（１４０，６５０，７５５）を被着し、
    前記ダイヤフラム層（１４０，６５０，７７５）を通って第２の犠牲層に達する第２の貫通孔（１６０，７６５）を形成し、
    第１及び第２の犠牲材料を、前記第１及び第２の貫通孔を介して、有利にはプラズマを使用しないエッチング法で除去し、
    前記ダイヤフラム層（１４０，６５０，７５５）上に第３の層（１４５，６１５，８８０）を被着し、この場合、第３の層（１４５，６１５，８８０）によって前記第２の貫通孔（１６０，７６５）を閉鎖し、この第２の貫通孔（１６０，７６５）を閉鎖することによって、前記第１の電極と第２の電極との間の犠牲層（１２５，７５０）の領域内に中空室（１２０，５２０，６３０，９００）を形成する、
    方法ステップを有していることを特徴とする、マイクロマシニングによる容量式のセンサエレメントを製造するための方法。
  2. 第１の電極（５１０，６２０，７２５）を形成する前に、半導体基板上に絶縁された層（５０５，６１０，７１０）を被着する、請求項１記載の方法。
  3. 第１の電極が、ｎ型ドーピング又はｐ型ドーピングされた半導体材料又はポリシリコンを有しており、及び／又は
    第１の層が、酸化物、窒化物又はＴＥＯＳを有しており、及び／又は
    第１の犠牲材料が、Ｓｉ又はＳｉＧｅを有しており、及び／又は
    第２の層が、酸化物、窒化物又はＴＥＯＳを有しており、及び／又は
    第２の電極が、Ｓｉ，ＳｉＧｅ又はポリシリコンを有しており、及び／又は
    第２の犠牲材料が、ＳｉＧｅ又はポリシリコンを有しており、及び／又は
    ダイヤフラム層が、窒化物又は酸化物又は誘電性材料を有しており、及び／又は
    第３の層が窒化物を有している、
    請求項１記載の方法。
  4. 第１の層が４０〜２５０ｎｍの層厚を有しており、及び／又は
    第１の犠牲層が０．３〜１μｍの層厚を有しており、及び／又は
    第２の層が５０〜２５０ｎｍの層厚を有しており、及び／又は
    ダイヤフラム層が１００〜１０００ｎｍの層厚を有している、請求項１記載の方法。
  5. 第３の層（１４５，６１５，８８０）の層厚を、第２の犠牲層の層厚よりも大きくなるように選択する、請求項１記載の方法。
  6. 第２の犠牲層の層厚を第２の電極の層厚に関連して選択し、この場合、この第２の犠牲層の層厚と第２の電極の層厚とが十分に一致するようにする、請求項１記載の方法。
  7. マイクロマシニングによるセンサエレメント上に、該センサエレメントを接触させ、かつ／又は該センサエレメントのセンサ信号を評価するために設けられた回路の少なくとも一部を有利な形式でＣＭＯＳプロセスで形成し、この場合特に、前記回路を、第１の犠牲層及び第２の犠牲層を除去する前に形成する、請求項１記載の方法。
  8. 第１の層と第２の層との間に、絶縁された第４の層（３００）を被着し、この場合特に、前記第４の層が第１の犠牲層と比較可能な層厚を有するようにし、かつ／又は第４の層を少なくとも部分的に第１の電極と第２の電極との間に配置する、請求項１記載の方法。
  9. 第１及び第２の犠牲層を除去するためのエッチングプロセスを、フッ素を含有するエッチング材料特にＣｌＦ３又はＸｅＦ２によって、かつ／又は−２０℃〜６０℃の間の温度で実施する、請求項１記載の方法。
  10. 請求項１に記載したマイクロマシニングによる容量式のセンサエレメントを製造するための方法に従って、基準測定エレメントを製造するための方法において、
    第１の犠牲層に支持箇所を形成するために、少なくとも１つの第３の貫通孔を第１の層（１１５，７４０）上に形成し、この場合特に、少なくとも１つの前記第３の貫通孔を第２の電極の材料及び／又はダイヤフラム層の材料で満たすことによって、第１及び第２の犠牲層を除去する際に支持柱で支えられた中空室を形成することを特徴とする、基準測定エレメントを製造するための方法。
  11. 第２の電極の上方に第３の電極を形成し、この場合、第３の電極を第２の電極に対して電気的に絶縁し、かつ少なくとも第１及び第２の電極をカバーし、この場合特に、第３の電極がポリシリコン又は金属を有するようにし、かつ／又は第３の電極をグリッド状にパターン形成する、請求項１記載の方法。
  12. 第１の電極（５１０）及び第２の電極（５３５）の上方において、規定された材料を有する質量エレメント（５７０）をダイヤフラム上に被着し、この場合、前記質量エレメント（５７０）を、局所的な析出法、ディスペンス法、スクリーン印刷法又はマイクロマシニングによる微細構造化法によって形成する、請求項１記載の方法。
  13. 前記半導体基板（５００）上に、第１の電極（５１０）と、第２の電極（５３５）と、これら第１及び第２の電極間に位置する中空室（５２０）と、ダイヤフラム（５４０）とから成る複数のダイヤフラムセルとを形成し、この場合、各ダイヤフラム上に種々異なる大きさの測定エレメント（５７０）を被着する、請求項１２記載の方法。
  14. 請求項１から１３までのいずれか１項記載の方法に従って製造されたマイクロマシニングによる装置において、
    マイクロマシニングによるモノリシックに集積された容量性のセンサエレメントを有しており、該センサエレメントが、物理的な値、特に圧力値及び／又は加速度値を検出するようになっており、該センサエレメントが、少なくとも１つの第１の電極（１１０，５１０，６２０，７２５）及び第２の電極（１３５，５３５，６４０，７８５）と、ダイヤフラム（１４５，５４０）と、中空室（１２０，５２０，６３０，９００）とを有していることを特徴とする、マイクロマシニングによる装置。
  15. 前記マイクロマシニングによる装置が、付加的にマイクロマシニングによるモノリシックに集積されたセンサエレメントの他に、基準エレメントを有しており、該基準エレメントのダイヤフラムが支持領域（４００，４１０）を有していて、この支持領域によって、ダイヤフラム若しくは第２の電極と前記基板との、電気的に絶縁された機械的な結合が形成されるようになっている、請求項１４記載のマイクロマシニングによる装置。
  16. 物理的な値を検出するために、第２の電極（１３５，５３５，６４０，７８０）がアース電位を有していて、物理的な値の検出が、第１の電極（１１０，５１０，６２０，７２５）における電荷に関連して実施されるか、又は第３の電極がアース電位を有していて、物理的な値の検出が前記第１及び第２の電極のうちの一方の電荷に関連して実施されるようになっている、請求項１４記載のマイクロマシニングによる装置。
  17. 加速度値を検出するために、前記ダイヤフラムが中空室（１２０，５２０，６３０；１３５，５３５，６４０，７８５）の上方に質量エレメント（５７０；９００）を有しており、この場合特に、前記質量エレメントが、前記ダイヤフラムを形成する層に堅固に結合されている、請求項１４記載のマイクロマシニングによる装置。
  18. 半導体基板上に、第１の電極と第２の電極とこれら第１及び第２の電極間に位置する中空室とダイヤフラムとから成る複数のダイヤフラムセルが形成され、各ダイヤフラムに異なる大きさの質量エレメントが対応配置されている、請求項１７記載のマイクロマシニングによる装置。
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