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WO2018163872A1 - 半導体装置および電子機器 - Google Patents

半導体装置および電子機器 Download PDF

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Publication number
WO2018163872A1
WO2018163872A1 PCT/JP2018/006877 JP2018006877W WO2018163872A1 WO 2018163872 A1 WO2018163872 A1 WO 2018163872A1 JP 2018006877 W JP2018006877 W JP 2018006877W WO 2018163872 A1 WO2018163872 A1 WO 2018163872A1
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WO
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region
element region
peripheral structure
outer peripheral
metal wiring
Prior art date
Application number
PCT/JP2018/006877
Other languages
English (en)
French (fr)
Inventor
孝明 巽
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US16/487,974 priority Critical patent/US10879348B2/en
Publication of WO2018163872A1 publication Critical patent/WO2018163872A1/ja

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    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout

Definitions

  • the present disclosure relates to a semiconductor device and an electronic device, and more particularly, to a semiconductor device and an electronic device that can further increase the breakdown voltage.
  • a technique for improving a withstand voltage by using a guard ring provided so as to surround an outer periphery on the surface of a semiconductor substrate is used.
  • the breakdown voltage due to the guard ring is generally determined by the electric field applied to the outermost guard ring. Therefore, for example, the potential distribution is balanced by the width, pitch, number, etc. of the guard ring, the electric field at the end of the guard ring is reduced by the end processing of the guard ring, Depending on the layout, the breakdown voltage is improved by dividing the concentration of the electric field into two locations, the front surface and the bottom surface.
  • the electric field in the vicinity of the surface of the semiconductor substrate can be reduced. That is, in the structure in which the field plate is not provided, the electric field is concentrated on the junction portion of the PN junction constituting the semiconductor element, whereas in the structure in which the field plate is provided, the electric field is also distributed toward the surface of the semiconductor substrate. This can improve the withstand voltage.
  • Patent Document 1 the current density of the outer peripheral withstand voltage portion at the corner portion during breakdown is reduced by electrically connecting the innermost field plate and the adjacent field plate at the corner portion.
  • a semiconductor device that can be implemented is disclosed.
  • the present disclosure has been made in view of such a situation, and is intended to further increase the breakdown voltage.
  • a semiconductor device includes a semiconductor substrate in which an outer peripheral structure region disposed so as to surround an outer periphery of a region where a plurality of semiconductor elements are formed is provided in a first conductivity type region on the surface; A first element region that is disposed on the innermost side of the structure region and is a semiconductor layer in which a second conductivity type opposite to the first conductivity type is formed in an annular shape, and is connected to a predetermined reference potential And a plurality of guard rings, which are a high-concentration semiconductor layer that is arranged in a multiple number outside the first element region in the outer peripheral structure region, and in which the second conductivity type is formed in an annular shape, A high-concentration semiconductor layer of the first conductivity type provided outside the outer peripheral structure region, and connected to a predetermined gate potential; the first element region; and the plurality of element regions Formed to cover each guard ring And a metal wiring, the said metal wire which covers the first element region, and at least the metal cover the guard ring adjacent to
  • a semiconductor device includes a semiconductor substrate in which an outer peripheral structure region disposed so as to surround an outer periphery of a region where a plurality of semiconductor elements are formed is provided in a first conductivity type region on the surface; A first element region that is disposed on the innermost side of the structure region and is a semiconductor layer in which a second conductivity type opposite to the first conductivity type is formed in an annular shape, and is connected to a predetermined reference potential And a plurality of guard rings, which are a high-concentration semiconductor layer that is arranged in a multiple number outside the first element region in the outer peripheral structure region, and in which the second conductivity type is formed in an annular shape, A high-concentration semiconductor layer of the first conductivity type provided outside the peripheral structure region, and a second element region connected to a predetermined gate potential, the first element region; , At least adjacent to the first element region And Doringu are electrically connected.
  • An electronic apparatus includes a semiconductor substrate in which an outer peripheral structure region disposed so as to surround an outer periphery of a region where a plurality of semiconductor elements are formed is provided in a first conductivity type region on the surface; A first element region that is disposed on the innermost side of the structure region and is a semiconductor layer in which a second conductivity type opposite to the first conductivity type is formed in an annular shape, and is connected to a predetermined reference potential And a plurality of guard rings, which are a high-concentration semiconductor layer that is arranged in a multiple number outside the first element region in the outer peripheral structure region, and in which the second conductivity type is formed in an annular shape, A high-concentration semiconductor layer of the first conductivity type provided outside the outer peripheral structure region, and connected to a predetermined gate potential; the first element region; and the plurality of element regions Formed to cover each guard ring A semiconductor device, wherein the metal wiring covering the first element region and at least the metal wiring covering the guard ring adjacent to the first
  • the first conductivity type on the surface of the semiconductor substrate is provided with an outer peripheral structure region disposed so as to surround an outer periphery of a region where a plurality of semiconductor elements are formed.
  • the first element region is disposed on the innermost side of the outer peripheral structure region, is a semiconductor layer in which a second conductivity type opposite to the first conductivity type is formed in an annular shape, and has a predetermined reference potential.
  • the plurality of guard rings are arranged in multiple locations outside the first element region in the outer peripheral structure region, and are high-concentration semiconductor layers in which the second conductivity type is formed in an annular shape.
  • the second element region is provided outside the outer peripheral structure region, is a high-concentration semiconductor layer of the first conductivity type, and is connected to a predetermined gate potential.
  • the metal wiring is formed so as to cover each of the first element region and the plurality of guard rings. Furthermore, the metal wiring covering the first element region and the metal wiring covering at least the guard ring adjacent to the first element region are electrically connected. Alternatively, the first element region and at least the guard ring adjacent to the first element region are electrically connected without providing the metal wiring.
  • FIG. 1 is a diagram illustrating a configuration example of an embodiment of a semiconductor device to which the present technology is applied.
  • FIG. 1 is a perspective view showing an overall schematic configuration of the semiconductor device 11, and a part of the semiconductor device 11 is enlarged on the lower side of FIG.
  • an element formation region 13 in which a plurality of semiconductor elements are formed is provided on the surface of a semiconductor substrate 12, and an outer peripheral structure region 14 is disposed so as to surround the outer periphery of the element formation region 13. Is provided on the surface of the semiconductor substrate 12.
  • the semiconductor substrate 12 is, for example, a wafer obtained by thinly slicing single crystal silicon.
  • the element formation region 13 is a region in which various semiconductor elements (for example, transistors and diodes) for executing the functions provided in the semiconductor device 11 are formed.
  • the outer peripheral structure region 14 is a region where a structure for increasing the breakdown voltage is formed in the outer peripheral portion of the element forming region 13 so as to prevent breakdown due to application of a high voltage to the semiconductor device 11. It is.
  • the peripheral structure region 14 is provided in an N-type well formed on the surface of the semiconductor substrate 12, and as shown in the lower side of FIG. 1, the anode 21, the guard rings 22-1 to 22-N, and the field plate 31-1 to 31-N are formed.
  • the anode 21 is disposed at the innermost side in the outer peripheral structure region 14 and is a P-type semiconductor layer formed in an annular shape, and is connected to a predetermined reference potential (GND).
  • GND predetermined reference potential
  • the guard rings 22-1 to 22-N are a high-concentration P-type semiconductor layer formed in an annular shape and arranged in multiple locations outside the anode 21 in the outer peripheral structure region 14.
  • the field plates 31-1 to 31-N are gate metal wirings formed so as to cover the anode 21 and the guard rings 22-1 to 22-N, respectively.
  • the field plate 31-1 is disposed on the innermost side of the outer peripheral structure region 14, and is formed so as to cover the anode 21 and the guard ring 22-1 adjacent to the anode 21, and the anode 21 and the guard ring. 22-1 is connected.
  • the field plate 31-2 is disposed outside the field plate 31-1, is formed so as to cover the guard ring 22-2, and is connected to the guard ring 22-2.
  • field plates 31-3 to 31-N are arranged in order toward the outside and are formed so as to cover the guard rings 22-3 to 22-N, respectively, and the guard rings 22-3 to 22-N, respectively. N.
  • the outer peripheral structure region 14 of the semiconductor device 11 is provided with the field plate 31-1 so as to cover the anode 21 provided on the innermost side and the guard ring 22-1 provided adjacent to the anode 21. It has a configuration. With such a configuration, the semiconductor device 11 can alleviate the concentration of the electric field inside the outer peripheral structure region 14, and can achieve a higher breakdown voltage than the conventional one.
  • the P-type semiconductor layer (element region) constituting the anode 21 and the guard rings 22-1 to 22-N are formed on the surface of the N-type well of the semiconductor substrate 12.
  • a high-concentration P-type semiconductor layer is formed.
  • a high-concentration N-type semiconductor layer (element region) constituting the cathode 23 is formed on the surface of the N-type well of the semiconductor substrate 12 at an arbitrary location outside the outer peripheral structure region 14. Are connected to a predetermined gate potential.
  • the innermost field plate 31-1 is formed so as to cover both the anode 21 and the guard ring 22-1 and is connected to a predetermined reference potential.
  • An electrode 32 is formed so as to connect the field plate 31-1 and the anode 21, and an electrode 33-1 is formed so as to connect the field plate 31-1 and the guard ring 22-1. That is, the anode 21 and the guard ring 22-1 are connected to a predetermined reference potential via the field plate 31-1.
  • the end portion on the outer side (right side in FIG. 2) of the field plate 31-1 extends outward by a predetermined width from the guard ring 22-1. Formed. Thereby, the field plate 31-1 is formed so as to cover a part of the N-type well of the semiconductor substrate 12 outside the guard ring 22-1 by a predetermined width.
  • the field plate 31-2 is formed so as to cover the guard ring 22-2, and an electrode 33-2 is formed so as to connect the field plate 31-2 and the guard ring 22-2.
  • the field plates 31-3 to 31-N are formed so as to cover the guard rings 22-3 to 22-N sequentially toward the outside, and the electrodes 33-3 to 33 are connected so as to connect them.
  • -N is formed.
  • the outer peripheral structure region 14 is thus configured, and the innermost field plate 31-1 is connected to the reference potential, and the gate potential is applied to the cathode 23 provided outside the outer peripheral structure region 14.
  • the peripheral structure region 14 can increase the breakdown voltage of the semiconductor device 11 by reducing the concentration of the electric field in the vicinity of the anode 21 and the guard ring 22-1 connected to the field plate 31-1. it can.
  • FIG. 3A shows the semiconductor substrate 12 in the configuration of the present embodiment, that is, in the configuration in which the field plate 31-1 is formed so as to cover the anode 21 and the guard ring 22-1 as shown in FIG. Potential is shown.
  • FIG. 3B shows the semiconductor substrate 12 in a conventional configuration, that is, a configuration in which a field plate 34 covering the anode 21 and a field plate 34-1 ′ covering the guard ring 22-1 are individually formed. The potential of is shown. Also, in FIG. 3, the color becomes darker as the potential becomes deeper.
  • the field plate 34 covering the anode 21 is connected to the reference potential (0 V), and the potential is deep only in the vicinity of the anode 21.
  • the field plate 31-1 covering the anode 21 and the guard ring 22-1 is connected to the reference potential (0V), so that only in the vicinity of the anode 21.
  • the potential can be deepened in the vicinity of the guard ring 22-1 as well.
  • FIG. 4 shows the distribution of the electric field strength generated in the semiconductor substrate 12 in the conventional configuration as shown in FIG. 3B.
  • the electric field strength is increased only at the end of the field plate 34 covering the anode 21, that is, only on the anode 21 side between the anode 21 and the guard ring 22-1. Yes.
  • FIG. 5 shows the distribution of the electric field intensity generated in the semiconductor substrate 12 in the present embodiment as shown in FIG.
  • the electric field strength is both between them. It is high. That is, as compared with the electric field intensity distribution shown in FIG. 4, in the present embodiment, the electric field concentration is distributed, and the electric field intensity is increased not only on the anode 21 side but also on the guard ring 22-1 side.
  • the field plate 34-1 and the field plate 34-1 ′ are not provided separately as in the prior art, but the field plate 34-1 having a configuration in which they are electrically connected and integrated (short-circuited) is provided.
  • the concentration of the electric field can be reduced. That is, by forming the field plate 31-1 so as to cover the anode 21 and the guard ring 22-1, the concentration of the electric field is alleviated, so that the breakdown voltage of the semiconductor device 11 can be increased.
  • the structure in which the field plate 34-1 is provided so as to cover both the anode 21 and the guard ring 22-1 effectively increases the breakdown voltage against the concentration of the electric field inside the outer peripheral structure region 14. Can do.
  • the outer end of the field plate 31-1 is formed to extend outward by a predetermined width from the guard ring 22-1.
  • the field plate 31-1 covers a part of the N-type well of the semiconductor substrate 12 outside the guard ring 22-1 by a predetermined width, and the electric field gradient is alleviated in the predetermined width part. can do. Therefore, it is possible to further increase the breakdown voltage of the semiconductor device 11.
  • the semiconductor device 11 can increase the breakdown voltage by reducing the strength of the innermost electric field in response to such a situation.
  • the semiconductor device 11 can achieve a breakdown voltage equal to or higher than that of a semiconductor device having a conventional configuration even in a smaller area, so that the entire size including the outer peripheral structure region 14 can be reduced.
  • FIG. 6 shows a second configuration example of the outer peripheral structure region 14.
  • the same reference numerals are given to the same components as those in the outer peripheral structure region 14 in FIG. 1, and detailed description thereof is omitted.
  • the field plate 31-1A provided on the innermost side is formed by connecting a field plate 34-1 covering the anode 21 and a field plate 34-2 covering the guard ring 22-1 to the connecting plate 35. Are partially connected.
  • the field plate 31-1 in FIG. 1 is formed so that the portion covering the anode 21 and the portion covering the guard ring 22-1 are integrated over the entire circumference of the outer peripheral structure region 14.
  • the field plate 34-1 and the field plate 34-2 are partially connected by the same layer by using the connection plate 35.
  • Such a configuration can alleviate the concentration of the electric field inside the outer peripheral structure region 14A as in the outer peripheral structure region 14 of FIG. 1, and as a result, the semiconductor device 11 can have a higher breakdown voltage.
  • FIG. 7 shows a third configuration example of the outer peripheral structure region 14.
  • the same reference numerals are given to the same components as those in the outer peripheral structure region 14 in FIG. 1, and detailed description thereof is omitted.
  • the innermost field plate 31-1B includes a field plate 34-1 covering the anode 21 and a field plate 34-2 covering the guard ring 22-1 in different layers.
  • the wiring 41 is electrically connected. That is, the wiring 41 is provided in a layer different from the layer on which the field plate 31-1B is formed, the field plate 34-1 is connected to the wiring 41 via the electrode 42, and the field plate 34-2 is connected to the electrode 43. It is connected to the wiring 41 via.
  • Such a configuration can alleviate the concentration of the electric field inside the outer peripheral structure region 14B in the same manner as the outer peripheral structure region 14 of FIG. 1, and as a result, the semiconductor device 11 can have a higher breakdown voltage.
  • FIG. 8 shows a fourth configuration example of the outer peripheral structure region 14.
  • the same reference numerals are given to the same components as those in the outer peripheral structure region 14B in FIG. 7, and detailed description thereof is omitted.
  • the innermost field plate 31-1C includes a field plate 34-1 covering the anode 21 and a field plate 34-2 covering the guard ring 22-1 in different layers. It is configured to be electrically connected via a resistor 44 arranged in That is, the resistor 44 is connected to the wiring 41 provided in a layer different from the layer on which the field plate 31-1B is formed, and the electrodes 42 connected to the field plate 34-1 at both ends of the resistor 44. Are connected to the electrode 43 connected to the field plate 34-2.
  • Such a configuration can alleviate the concentration of the electric field inside the outer peripheral structure region 14C as in the outer peripheral structure region 14 of FIG. 1. As a result, it is possible to increase the breakdown voltage of the semiconductor device 11.
  • the field plate 31-1C has a configuration in which the field plate 34-1 and the field plate 34-2 are connected via the resistor 44, so that the field plate 31-1C has electric field strength concentrated on the end portions of the anode 21 and the guard ring 22-1.
  • the ratio can be adjusted. Thereby, for example, by setting the resistance value of the resistor 44 so that the electric field strength is evenly concentrated at each end portion, the withstand voltage can be reduced more than the configuration in which the electric field strength at either one end portion is increased. Can be increased.
  • FIG. 9 shows a fifth configuration example of the outer peripheral structure region 14.
  • the same reference numerals are given to the same components as those in the outer peripheral structure region 14B in FIG. 7, and the detailed description thereof is omitted.
  • the innermost field plate 31-1D includes a field plate 34-1 that covers the anode 21, a field plate 34-2 that covers the guard ring 22-1, and the guard ring 22.
  • -2 is configured to be electrically connected via a wiring 41 of a different layer. That is, the wiring 41 is provided in a layer different from the layer in which the field plate 31-1D is formed, and the field plates 34-1 to 34-3 are connected to the wiring 41 through the electrodes 42, 43, and 45, respectively. It is connected.
  • Such a configuration can alleviate the concentration of the electric field inside the outer peripheral structure region 14D as in the outer peripheral structure region 14 of FIG. 1. As a result, it is possible to increase the breakdown voltage of the semiconductor device 11. Furthermore, the breakdown voltage of the semiconductor device 11 can be further improved by appropriately setting the number of field plates 34 to be connected.
  • the number of field plates 34 to be connected is not limited to two or three as described above, and three or more field plates 34 are connected from the inside of the outer peripheral structure region 14 as necessary. May be. Furthermore, the connection of the plurality of field plates 34 is formed so as to be integrated over the entire circumference of the outer peripheral structure region 14 as shown in FIG. 1 in addition to using the wiring 41 provided in different layers, As shown in FIG. 6, it is possible to partially connect using the connecting plate 35.
  • FIG. 10 shows a sixth configuration example of the outer peripheral structure region 14.
  • the outer peripheral structure region 14E is configured to electrically connect the anode 21 and the guard ring 22-1 via the wiring 41 without providing the field plate 31 as described above. Yes.
  • the electric field concentration inside the outer peripheral structure region 14E can be reduced by electrically connecting the anode 21 and the guard ring 22-1 as well. Thereby, the high breakdown voltage of the semiconductor device 11 can be achieved.
  • the present technology can be applied to various semiconductor devices such as a memory, a microprocessor, and a system LSI (Large-Scale Integration) composed of a plurality of semiconductor elements. That is, the present technology is applied to a semiconductor device configured such that the outer peripheral structure region 14 having the above-described configuration is provided on the surface of the semiconductor substrate 12 so as to surround the outside of the region where a plurality of semiconductor elements are formed. be able to. As a result, it is possible to increase the breakdown voltage of various types of semiconductor devices, and to reduce the size of the semiconductor device including the peripheral structure region 14.
  • LSI Large-Scale Integration
  • the semiconductor device 11 as described above can be applied to, for example, a solid-state imaging device in which an outer peripheral structure region 14 is provided so as to surround a pixel array region in which pixels are arranged in an array.
  • the solid-state imaging device can be incorporated into various electronic devices such as an imaging system such as a digital still camera or a digital video camera, a mobile phone having an imaging function, or another device having an imaging function.
  • FIG. 11 is a block diagram illustrating a configuration example of an electronic device.
  • the electronic apparatus 101 includes an optical system 102, an image sensor 103, a signal processing circuit 104, a monitor 105, and a memory 106, and can capture still images and moving images.
  • the optical system 102 includes one or more lenses, guides image light (incident light) from a subject to the image sensor 103, and forms an image on a light receiving surface (sensor unit) of the image sensor 103.
  • the semiconductor device 11 described above is applied.
  • the image sensor 103 electrons are accumulated for a certain period according to an image formed on the light receiving surface via the optical system 102. Then, a signal corresponding to the electrons accumulated in the image sensor 103 is supplied to the signal processing circuit 104.
  • the signal processing circuit 104 performs various signal processing on the pixel signal output from the image sensor 103.
  • An image (image data) obtained by performing signal processing by the signal processing circuit 104 is supplied to the monitor 105 and displayed, or supplied to the memory 106 and stored (recorded).
  • the semiconductor device 11 described above can be applied, so that the size can be further reduced.
  • this technique can also take the following structures.
  • a semiconductor substrate in which a peripheral structure region disposed so as to surround an outer periphery of a region where a plurality of semiconductor elements are formed is provided in a region of the first conductivity type on the surface;
  • An element region An element region; A plurality of guard rings which are arranged in multiple locations outside the first element region in the outer peripheral structure region and are high-concentration semiconductor layers in which the second conductivity type is formed in an annular shape; A second element region which is provided outside the outer peripheral structure region and is a high-concentration semiconductor layer of the first conductivity type and connected to a predetermined gate potential; Metal wiring formed so as to cover each of the first element region and the plurality of guard rings, The semiconductor device, wherein the metal wiring that covers the first element region and the metal wiring that covers at least the guard ring adjacent to the first element region are electrically connected.
  • the metal wiring extends to the outside by a predetermined width from an end portion of the guard ring adjacent to the first element region, and is a part of the semiconductor substrate of the first conductivity type outside the guard ring.
  • the metal wiring that covers the first element region and the metal wiring that covers at least the guard ring adjacent to the first element region are all in the same layer as the metal wiring.
  • the metal wiring covering the first element region and the metal wiring covering at least the guard ring adjacent to the first element region are partially connected in the same layer as those metal wirings.
  • the metal wiring that covers the first element region and the metal wiring that covers at least the guard ring adjacent to the first element region are electrically connected via wiring provided in a layer different from the metal wiring.
  • the metal wiring covering the first element region and the metal wiring covering at least the guard ring adjacent to the first element region are electrically connected via a resistor provided in a layer different from the metal wiring.
  • An element region A plurality of guard rings which are arranged in multiple locations outside the first element region in the outer peripheral structure region and are high-concentration semiconductor layers in which the second conductivity type is formed in an annular shape; A high-concentration semiconductor layer provided outside the outer peripheral structure region and having the first conductivity type, and a second element region connected to a predetermined gate potential, A semiconductor device in which the first element region and at least the guard ring adjacent to the first element region are electrically connected.
  • An element region An element region; A plurality of guard rings which are arranged in multiple locations outside the first element region in the outer peripheral structure region and are high-concentration semiconductor layers in which the second conductivity type is formed in an annular shape; A second element region which is provided outside the outer peripheral structure region and is a high-concentration semiconductor layer of the first conductivity type and connected to a predetermined gate potential; Metal wiring formed so as to cover each of the first element region and the plurality of guard rings, An electronic apparatus comprising a semiconductor device, wherein the metal wiring covering the first element region and the metal wiring covering at least the guard ring adjacent to the first element region are electrically connected.
  • 11 semiconductor device 12 semiconductor substrate, 13 element formation region, 14 outer peripheral structure region, 21 anode, 22 guard ring, 23 cathode, 31 field plate, 32 and 33 electrodes, 34 field plate, 35 connection plate, 41 wiring, 42 and 43 electrodes, 44 resistors, 45 electrodes

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Abstract

本開示は、さらなる高耐圧化を図ることができるようにする半導体装置および電子機器に関する。 半導体基板の表面のＮ型ウェルに、複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が設けられる。また、外周構造領域の最も内側にアノードが配置され、そのアノードよりも外側に多重に複数のガードリングが配置される。そして、アノードを覆うフィールドプレートと、アノードに隣接するガードリングを覆うフィールドプレートとが、電気的に接続され、一体となるように形成される。本技術は、例えば、各種の半導体装置に適用できる。

Description

半導体装置および電子機器
　本開示は、半導体装置および電子機器に関し、特に、さらなる高耐圧化を図ることができるようにした半導体装置および電子機器に関する。
　従来、様々な半導体装置では、半導体基板の表面において外周を囲うように設けられるガードリングを利用し、耐圧を向上させる手法が用いられている。ガードリングによる耐圧は、一般的に、最も外側のガードリングに印加される電界で決定される。そのため、例えば、ガードリングの幅やピッチ、個数などによって、ポテンシャル分布のバランスを図ったり、ガードリングの端部処理によって、その端部での電界を緩和したり、ガードリングの不純物の縦方向のレイアウトによって、電界の集中を表面および底面の２カ所に分割したりすることで、耐圧を向上させることが行われている。
　また、ガードリングを覆うようにフィールドプレートを設けることによって、半導体基板の表面近傍における電界の緩和を図ることができる。即ち、フィールドプレートを設けない構造では、半導体素子を構成するＰＮ接合の接合部分に電界が集中するのに対して、フィールドプレートを設ける構造では、半導体基板の表面の方にも電界を分散することができ、これによって耐圧を向上させることができる。
　例えば、特許文献１には、最内周側のフィールドプレートと、その隣のフィールドプレートとをコーナー部で電気的に接続することで、ブレークダウン時のコーナー部における外周耐圧部の電流密度を低減させることができる半導体装置が開示されている。
特開２００３－１７４１６５号公報
　上述したように、従来、ガードリングを利用して耐圧を向上させる手法が用いられているが、様々な状況に対応して、さらに耐圧を高めることが求められている。
　本開示は、このような状況に鑑みてなされたものであり、さらなる高耐圧化を図ることができるようにするものである。
　本開示の一側面の半導体装置は、複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第１の導電型の領域に設けられる半導体基板と、前記外周構造領域の最も内側に配置され、前記第１の導電型とは逆の第２の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第１の素子領域と、前記外周構造領域において前記第１の素子領域よりも外側に多重に配置され、前記第２の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、前記外周構造領域よりも外側に設けられ、前記第１の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第２の素子領域と、前記第１の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線とを備え、前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される。
　本開示の一側面の半導体装置は、複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第１の導電型の領域に設けられる半導体基板と、前記外周構造領域の最も内側に配置され、前記第１の導電型とは逆の第２の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第１の素子領域と、前記外周構造領域において前記第１の素子領域よりも外側に多重に配置され、前記第２の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、前記外周構造領域よりも外側に設けられ、前記第１の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第２の素子領域とを備え、前記第１の素子領域と、少なくとも前記第１の素子領域に隣接する前記ガードリングとが、電気的に接続される。
　本開示の一側面の電子機器は、複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第１の導電型の領域に設けられる半導体基板と、前記外周構造領域の最も内側に配置され、前記第１の導電型とは逆の第２の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第１の素子領域と、前記外周構造領域において前記第１の素子領域よりも外側に多重に配置され、前記第２の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、前記外周構造領域よりも外側に設けられ、前記第１の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第２の素子領域と、前記第１の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線とを備え、前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される半導体装置を備える。
　本開示の一側面においては、半導体基板の表面の第１の導電型には、複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が設けられる。そして、第１の素子領域は、外周構造領域の最も内側に配置され、第１の導電型とは逆の第２の導電型が円環形状に形成された半導体層とされ、所定の基準電位に接続される。複数のガードリングは、外周構造領域において第１の素子領域よりも外側に多重に配置され、第２の導電型が円環形状に形成された高濃度の半導体層とされる。第２の素子領域は、外周構造領域よりも外側に設けられ、第１の導電型からなる高濃度の半導体層とされ、所定のゲート電位に接続される。金属配線は、第１の素子領域および複数のガードリングそれぞれを覆うように形成される。さらに、第１の素子領域を覆う金属配線と、少なくとも第１の素子領域に隣接するガードリングを覆う金属配線とが、電気的に接続される。または、金属配線を設けずに、第１の素子領域と、少なくとも第１の素子領域に隣接するガードリングとが、電気的に接続される。
　本開示の一側面によれば、さらなる高耐圧化を図ることができる。
本技術を適用した半導体装置の一実施の形態の構成例を示す図である。 外周構造領域の第１の構成例を示す断面図である。 アノードおよびガードリングの近傍でのポテンシャルを説明する図である。 従来の構成におけるアノードおよびガードリングの近傍での電界強度分布を説明する図である。 本実施の形態におけるアノードおよびガードリングの近傍での電界強度分布を説明する図である。 外周構造領域の第２の構成例を示す断面図である。 外周構造領域の第３の構成例を示す断面図である。 外周構造領域の第４の構成例を示す断面図である。 外周構造領域の第５の構成例を示す断面図である。 外周構造領域の第６の構成例を示す断面図である。 電子機器の構成例を示すブロック図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　＜半導体装置の構成例＞
　図１は、本技術を適用した半導体装置の一実施の形態の構成例を示す図である。
　図１の上側には、半導体装置１１について全体の概略的な構成を示す斜視図が示されており、図１の下側には、半導体装置１１の一部分が拡大して示されている。
　図１に示す半導体装置１１は、半導体基板１２の表面に、複数の半導体素子が形成される素子形成領域１３が設けられるとともに、素子形成領域１３の外周を囲うように配置される外周構造領域１４が半導体基板１２の表面に設けられて構成される。
　半導体基板１２は、例えば、単結晶のシリコンを薄くスライスしたウェハである。
　素子形成領域１３は、半導体装置１１が備える機能を実行するための各種の半導体素子（例えば、トランジスタやダイオードなど）が形成される領域である。
　外周構造領域１４は、素子形成領域１３の外周部分において、半導体装置１１に高電圧が印加されることによるブレークダウンの発生を防止するように高耐圧化を図るための構造物が形成される領域である。例えば、外周構造領域１４は、半導体基板１２の表面に形成されるＮ型ウェルに設けられ、図１の下側に示すように、アノード２１、ガードリング２２－１乃至２２－Ｎ、およびフィールドプレート３１－１乃至３１－Ｎが形成されて構成される。
　アノード２１は、外周構造領域１４における最も内側に配置されており、円環形状に形成されるＰ型の半導体層であって、所定の基準電位（ＧＮＤ）に接続される。
　ガードリング２２－１乃至２２－Ｎは、外周構造領域１４においてアノード２１よりも外側に多重に配置されており、円環形状に形成される高濃度のＰ型の半導体層である。
　フィールドプレート３１－１乃至３１－Ｎは、アノード２１およびガードリング２２－１乃至２２－Ｎそれぞれを覆うように形成されるゲート金属配線である。
　ここで、フィールドプレート３１－１は、外周構造領域１４の最も内側に配置され、アノード２１と、アノード２１に隣接するガードリング２２－１とを覆うように形成されており、アノード２１およびガードリング２２－１の両方に接続される。また、フィールドプレート３１－２は、フィールドプレート３１－１の外側に配置され、ガードリング２２－２を覆うように形成されており、ガードリング２２－２に接続される。同様に、フィールドプレート３１－３乃至３１－Ｎが、外側に向かって順に配置され、それぞれガードリング２２－３乃至２２－Ｎを覆うように形成されており、それぞれガードリング２２－３乃至２２－Ｎに接続される。
　このように、半導体装置１１の外周構造領域１４は、最も内側に設けられるアノード２１と、アノード２１に隣接して設けられるガードリング２２－１とを覆うようにフィールドプレート３１－１が設けられた構成となっている。このような構成によって、半導体装置１１は、外周構造領域１４の内側における電界の集中を緩和することができ、従来よりも高耐圧化を図ることができる。
　＜外周構造領域の第１の構成例＞
　図２に示す断面的な構成例を参照し、外周構造領域１４の構造についてさらに説明する。図２では、図の左側が外周構造領域１４の内側となり、図の右側が外周構造領域１４の外側となっている。
　図２に示すように、外周構造領域１４では、半導体基板１２のＮ型ウェルの表面に、アノード２１を構成するＰ型の半導体層（素子領域）、および、ガードリング２２－１乃至２２－Ｎを構成する高濃度のＰ型の半導体層が形成されている。また、外周構造領域１４より外側の任意の箇所において、半導体基板１２のＮ型ウェルの表面に、カソード２３を構成する高濃度のＮ型の半導体層（素子領域）が形成されており、カソード２３は、所定のゲート電位に接続されている。
　また、フィールドプレート３１－１乃至３１－Ｎのうち、最も内側に配置されるフィールドプレート３１－１は、アノード２１およびガードリング２２－１の両方を覆うように形成され、所定の基準電位に接続されている。そして、フィールドプレート３１－１およびアノード２１を接続するように電極３２が形成されているともに、フィールドプレート３１－１およびガードリング２２－１を接続するように電極３３－１が形成されている。即ち、アノード２１およびガードリング２２－１は、フィールドプレート３１－１を介して、所定の基準電位に接続されている。
　そして、図２において破線の円で囲う領域に示すように、フィールドプレート３１－１の外側（図２の右側）の端部は、ガードリング２２－１よりも所定幅だけ外側まで延在するように形成される。これにより、フィールドプレート３１－１は、ガードリング２２－１より外側にある半導体基板１２のＮ型ウェルの一部を所定幅だけ覆うように形成される。
　また、フィールドプレート３１－２は、ガードリング２２－２を覆うように形成され、フィールドプレート３１－２およびガードリング２２－２を接続するように電極３３－２が形成されている。同様に、フィールドプレート３１－３乃至３１－Ｎは、外側に向かって順次、それぞれガードリング２２－３乃至２２－Ｎを覆うように形成され、それらを接続するように、電極３３－３乃至３３－Ｎが形成されている。
　このように外周構造領域１４は構成されており、最も内側のフィールドプレート３１－１が基準電位に接続されるとともに、外周構造領域１４よりも外側に設けられるカソード２３にゲート電位が印加される。このとき、外周構造領域１４は、フィールドプレート３１－１に接続されているアノード２１およびガードリング２２－１の近傍において電界の集中を緩和することで、半導体装置１１の高耐圧化を図ることができる。
　ここで、図３乃至図５を参照して、外周構造領域１４のアノード２１およびガードリング２２－１の近傍におけるポテンシャルと電界強度分布について説明する。
　図３のＡには、本実施の形態の構成、即ち、図２に示したようにアノード２１およびガードリング２２－１を覆うようにフィールドプレート３１－１が形成された構成における半導体基板１２のポテンシャルが示されている。図３のＢには、従来の構成、即ち、アノード２１を覆うフィールドプレート３４と、ガードリング２２－１を覆うフィールドプレート３４－１’とが、それぞれ個別に形成されている構成における半導体基板１２のポテンシャルが示されている。また、図３では、ポテンシャルが深くなるのに従って色が濃くなるように図示されている。
　例えば、図３のＢに示すように、従来の構成では、アノード２１を覆うフィールドプレート３４が基準電位（０Ｖ）に接続されており、アノード２１の近辺だけポテンシャルが深くなっていた。これに対し、図３のＡに示すように、アノード２１およびガードリング２２－１を覆うフィールドプレート３１－１が基準電位（０Ｖ）に接続される構成とすることで、アノード２１の近辺だけでなく、ガードリング２２－１の近辺においてもポテンシャルを深くすることができる。
　また、図４には、図３のＢに示したような従来の構成において半導体基板１２に発生する電界強度の分布が示されている。図４に示すように、従来の構造では、アノード２１を覆うフィールドプレート３４の端部でのみ、即ち、アノード２１およびガードリング２２－１の間においてアノード２１側でのみ、電界強度が高くなっている。
　これに対し、図５には、図３のＡに示したような本実施の形態において半導体基板１２に発生する電界強度の分布が示されている。図５に示すように、アノード２１およびガードリング２２－１を覆うようにフィールドプレート３１－１が形成される構造では、アノード２１およびガードリング２２－１の間において、それらの両方で電界強度が高くなっている。即ち、図４に示した電界強度の分布と比較して、本実施の形態では、電界の集中が分配され、アノード２１側だけでなくガードリング２２－１側でも電界強度が高くなっている。
　従って、従来のようにフィールドプレート３４およびフィールドプレート３４－１’を個別に設けるのはなく、それらを電気的に接続して一体化（短絡）させたような構成のフィールドプレート３４－１を設けることによって、電界の集中を緩和することができる。即ち、アノード２１およびガードリング２２－１を覆うようにフィールドプレート３１－１を形成することによって、電界の集中が緩和される結果、半導体装置１１の高耐圧化を図ることができる。
　特に、アノード２１およびガードリング２２－１の両方を覆うようなフィールドプレート３４－１を設ける構成は、外周構造領域１４の内側に電界が集中するのに対して有効に、高耐圧化を図ることができる。
　また、外周構造領域１４では、フィールドプレート３１－１の外側の端部が、ガードリング２２－１よりも所定幅だけ外側まで延在するように形成されている。これにより、フィールドプレート３１－１は、ガードリング２２－１より外側にある半導体基板１２のＮ型ウェルの一部を所定幅だけ覆うことになり、この所定幅の部分において、電界の勾配を緩和することができる。従って、半導体装置１１のさらなる高耐圧化を図ることができる。
　例えば、従来、ガードリングの製造時における問題や、特殊用途などによって表面が帯電し、さらにこれに対応した不純物を導入するような状況において、最内側の電界の強さを緩和するような対策は行われていなかった。これに対し、半導体装置１１は、このような状況に対応して、最内側の電界の強さを緩和することによって、耐圧を高めることが可能となった。
　従って、半導体装置１１は、従来の構成の半導体装置と比較して、より小さな面積でも同等以上の耐圧を実現することができることより、外周構造領域１４を含む全体としての小型化が可能となる。
　＜外周構造領域の第２の構成例＞
　図６には、外周構造領域１４の第２の構成例が示されている。なお、図６に示す外周構造領域１４Ａにおいて、図１の外周構造領域１４と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
　図６に示す外周構造領域１４Ａにおいて、最も内側に設けられるフィールドプレート３１－１Ａは、アノード２１を覆うフィールドプレート３４－１と、ガードリング２２－１を覆うフィールドプレート３４－２とを連結プレート３５により部分的に連結して構成される。
　即ち、図１のフィールドプレート３１－１は、アノード２１を覆う部分とガードリング２２－１を覆う部分とが、外周構造領域１４の全周に亘って一体となるように形成されていた。これに対し、フィールドプレート３１－１Ａは、連結プレート３５を利用して、フィールドプレート３４－１とフィールドプレート３４－２とが同一のレイヤで部分的に連結絡されている。
　このような構成によって、図１の外周構造領域１４と同様に、外周構造領域１４Ａの内側における電界の集中を緩和することができる結果、半導体装置１１の高耐圧化を図ることができる。
　＜外周構造領域の第３の構成例＞
　図７には、外周構造領域１４の第３の構成例が示されている。なお、図７に示す外周構造領域１４Ｂにおいて、図１の外周構造領域１４と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
　図７に示す外周構造領域１４Ｂにおいて、最も内側に設けられるフィールドプレート３１－１Ｂは、アノード２１を覆うフィールドプレート３４－１と、ガードリング２２－１を覆うフィールドプレート３４－２とを、異なるレイヤの配線４１を介して電気的に接続して構成される。即ち、フィールドプレート３１－１Ｂが形成されるレイヤとは異なるレイヤに配線４１が設けられており、フィールドプレート３４－１が電極４２を介して配線４１に接続され、フィールドプレート３４－２が電極４３を介して配線４１に接続されている。
　このような構成によって、図１の外周構造領域１４と同様に、外周構造領域１４Ｂの内側における電界の集中を緩和することができる結果、半導体装置１１の高耐圧化を図ることができる。
　＜外周構造領域の第４の構成例＞
　図８には、外周構造領域１４の第４の構成例が示されている。なお、図８に示す外周構造領域１４Ｃにおいて、図７の外周構造領域１４Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
　図８に示す外周構造領域１４Ｃにおいて、最も内側に設けられるフィールドプレート３１－１Ｃは、アノード２１を覆うフィールドプレート３４－１と、ガードリング２２－１を覆うフィールドプレート３４－２とを、異なるレイヤに配置されている抵抗４４を介して電気的に接続して構成される。即ち、フィールドプレート３１－１Ｂが形成されるレイヤとは異なるレイヤに設けられている配線４１に抵抗４４が接続されており、その抵抗４４の両端に、フィールドプレート３４－１に接続される電極４２と、フィールドプレート３４－２に接続される電極４３とが接続されている。
　このような構成によって、図１の外周構造領域１４と同様に、外周構造領域１４Ｃの内側における電界の集中を緩和することができる結果、半導体装置１１の高耐圧化を図ることができる。
　さらに、フィールドプレート３４－１およびフィールドプレート３４－２を、抵抗４４を介して接続する構成によって、フィールドプレート３１－１Ｃは、アノード２１およびガードリング２２－１それぞれの端部に集中する電界強度の割合を調整することができる。これにより、例えば、それぞれの端部に均等に電界強度が集中するように抵抗４４の抵抗値を設定することで、どちらか一方の端部における電界強度が高くなるような構成よりも、耐圧を高めることができる。
　＜外周構造領域の第５の構成例＞
　図９には、外周構造領域１４の第５の構成例が示されている。なお、図９に示す外周構造領域１４Ｄにおいて、図７の外周構造領域１４Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
　図９に示す外周構造領域１４Ｄにおいて、最も内側に設けられるフィールドプレート３１－１Ｄは、アノード２１を覆うフィールドプレート３４－１、ガードリング２２－１を覆うフィールドプレート３４－２、および、ガードリング２２－２を覆うフィールドプレート３４－３を、異なるレイヤの配線４１を介して電気的に接続して構成される。即ち、フィールドプレート３１－１Ｄが形成されるレイヤとは異なるレイヤに配線４１が設けられており、フィールドプレート３４－１乃至３４－３が、それぞれ電極４２、４３、および４５を介して配線４１に接続されている。
　このような構成によって、図１の外周構造領域１４と同様に、外周構造領域１４Ｄの内側における電界の集中を緩和することができる結果、半導体装置１１の高耐圧化を図ることができる。さらに、接続されるフィールドプレート３４の枚数を適切に設定することによって、半導体装置１１の耐圧をより向上させることができる。
　なお、接続されるフィールドプレート３４の枚数は、上述したような２枚および３枚に限定されることなく、必要に応じて、外周構造領域１４の内側から３枚以上のフィールドプレート３４を接続してもよい。さらに、複数枚のフィールドプレート３４の接続は、異なるレイヤに設けられる配線４１を利用する他、図１に示したように外周構造領域１４の全周に亘って一体となるように形成したり、図６に示したように連結プレート３５を利用して部分的に連結したりすることができる。
　＜外周構造領域の第６の構成例＞
　図１０には、外周構造領域１４の第６の構成例が示されている。なお、図６に示す外周構造領域１４Ｅにおいて、図１の外周構造領域１４と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
　図１０に示すように、外周構造領域１４Ｅは、上述したようなフィールドプレート３１を設けずに、アノード２１およびガードリング２２－１を、配線４１を介して電気的に接続するように構成されている。
　このように、アノード２１およびガードリング２２－１を電気的に接続することによっても、外周構造領域１４Ｅの内側における電界の集中を緩和することができる。これにより、半導体装置１１の高耐圧化を図ることができる。
　なお、本技術は、例えば、複数の半導体素子により構成されるメモリやマイクロプロセッサ、システムLSI（Large-Scale Integration）などの各種の半導体装置に適用することができる。即ち、本技術は、複数の半導体素子が形成される領域の外側を囲うように、上述したような構成の外周構造領域１４が半導体基板１２の表面に設けられて構成される半導体装置に適用することができる。これにより、様々な種類の半導体装置の高耐圧化を図ることができ、外周構造領域１４を含む半導体装置の小型化を実現することができる。
　＜電子機器の構成例＞
　なお、上述したような半導体装置１１は、一例として、画素がアレイ状に配置されている画素アレイ領域を囲うように外周構造領域１４が設けられた固体撮像素子に適用することができる。その固体撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に組み込むことができる。
　図１１は、電子機器の構成例を示すブロック図である。
　図１１に示すように、電子機器１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
　撮像素子１０３としては、上述した半導体装置１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
　信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
　このように構成されている電子機器１０１では、上述した半導体装置１１を適用することで、例えば、より小型化を図ることができる。
　＜構成の組み合わせ例＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第１の導電型の領域に設けられる半導体基板と、
　前記外周構造領域の最も内側に配置され、前記第１の導電型とは逆の第２の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第１の素子領域と、
　前記外周構造領域において前記第１の素子領域よりも外側に多重に配置され、前記第２の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
　前記外周構造領域よりも外側に設けられ、前記第１の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第２の素子領域と、
　前記第１の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線と
　を備え、
　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される
　半導体装置。
（２）
　前記金属配線は、前記第１の素子領域に隣接する前記ガードリングの端部よりも所定幅だけ外側まで延在し、そのガードリングより外側にある第１の導電型の前記半導体基板の一部を覆うように形成される
　上記（１）に記載の半導体装置。
（３）
　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線と同一のレイヤで前記外周構造領域の全周に亘って一体となるように形成される
　上記（１）または（２）に記載の半導体装置。
（４）
　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線と同一のレイヤで部分的に連結される
　上記（１）または（２）に記載の半導体装置。
（５）
　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線とは異なるレイヤに設けられる配線を介して電気的に接続される
　上記（１）または（２）に記載の半導体装置。
（６）
　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線とは異なるレイヤに設けられる抵抗を介して電気的に接続される
　上記（１）または（２）に記載の半導体装置。
（７）
　複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第１の導電型の領域に設けられる半導体基板と、
　前記外周構造領域の最も内側に配置され、前記第１の導電型とは逆の第２の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第１の素子領域と、
　前記外周構造領域において前記第１の素子領域よりも外側に多重に配置され、前記第２の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
　前記外周構造領域よりも外側に設けられ、前記第１の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第２の素子領域と
　を備え、
　前記第１の素子領域と、少なくとも前記第１の素子領域に隣接する前記ガードリングとが、電気的に接続される
　半導体装置。
（８）
　複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第１の導電型の領域に設けられる半導体基板と、
　前記外周構造領域の最も内側に配置され、前記第１の導電型とは逆の第２の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第１の素子領域と、
　前記外周構造領域において前記第１の素子領域よりも外側に多重に配置され、前記第２の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
　前記外周構造領域よりも外側に設けられ、前記第１の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第２の素子領域と、
　前記第１の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線と
　を備え、
　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される
　半導体装置を備える電子機器。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　１１　半導体装置，　１２　半導体基板，　１３　素子形成領域，　１４　外周構造領域，　２１　アノード，　２２　ガードリング，　２３　カソード，　３１　フィールドプレート，　３２および３３　電極，　３４　フィールドプレート，　３５　連結プレート，　４１　配線，　４２および４３　電極，　４４　抵抗，　４５　電極

Claims (8)

  1. 　複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第１の導電型の領域に設けられる半導体基板と、
    　前記外周構造領域の最も内側に配置され、前記第１の導電型とは逆の第２の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第１の素子領域と、
    　前記外周構造領域において前記第１の素子領域よりも外側に多重に配置され、前記第２の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
    　前記外周構造領域よりも外側に設けられ、前記第１の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第２の素子領域と、
    　前記第１の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線と
    　を備え、
    　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される
    　半導体装置。
  2. 　前記金属配線は、前記第１の素子領域に隣接する前記ガードリングの端部よりも所定幅だけ外側まで延在し、そのガードリングより外側にある第１の導電型の前記半導体基板の一部を覆うように形成される
    　請求項１に記載の半導体装置。
  3. 　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線と同一のレイヤで前記外周構造領域の全周に亘って一体となるように形成される
    　請求項１に記載の半導体装置。
  4. 　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線と同一のレイヤで部分的に連結される
    　請求項１に記載の半導体装置。
  5. 　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線とは異なるレイヤに設けられる配線を介して電気的に接続される
    　請求項１に記載の半導体装置。
  6. 　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線とは異なるレイヤに設けられる抵抗を介して電気的に接続される
    　請求項１に記載の半導体装置。
  7. 　複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第１の導電型の領域に設けられる半導体基板と、
    　前記外周構造領域の最も内側に配置され、前記第１の導電型とは逆の第２の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第１の素子領域と、
    　前記外周構造領域において前記第１の素子領域よりも外側に多重に配置され、前記第２の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
    　前記外周構造領域よりも外側に設けられ、前記第１の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第２の素子領域と
    　を備え、
    　前記第１の素子領域と、少なくとも前記第１の素子領域に隣接する前記ガードリングとが、電気的に接続される
    　半導体装置。
  8. 　複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第１の導電型の領域に設けられる半導体基板と、
    　前記外周構造領域の最も内側に配置され、前記第１の導電型とは逆の第２の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第１の素子領域と、
    　前記外周構造領域において前記第１の素子領域よりも外側に多重に配置され、前記第２の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
    　前記外周構造領域よりも外側に設けられ、前記第１の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第２の素子領域と、
    　前記第１の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線と
    　を備え、
    　前記第１の素子領域を覆う前記金属配線と、少なくとも前記第１の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される
    　半導体装置を備える電子機器。
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