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WO2018003795A1 - 表示装置 - Google Patents

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Publication number
WO2018003795A1
WO2018003795A1 PCT/JP2017/023569 JP2017023569W WO2018003795A1 WO 2018003795 A1 WO2018003795 A1 WO 2018003795A1 JP 2017023569 W JP2017023569 W JP 2017023569W WO 2018003795 A1 WO2018003795 A1 WO 2018003795A1
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WO
WIPO (PCT)
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lead
connection terminal
wiring
conductive layer
signal line
Prior art date
Application number
PCT/JP2017/023569
Other languages
English (en)
French (fr)
Inventor
藤田　哲生
近間　義雅
義仁 原
幸伸 中田
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US16/313,147 priority Critical patent/US10754210B1/en
Publication of WO2018003795A1 publication Critical patent/WO2018003795A1/ja

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    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
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    • G02F1/1362—Active matrix addressed cells
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements

Definitions

  • One embodiment of the present invention relates to a display device.
  • This application claims priority based on Japanese Patent Application No. 2016-126665 filed in Japan on June 27, 2016, the contents of which are incorporated herein by reference.
  • a lead-out line for leading a signal line to a connection terminal with the semiconductor chip is provided in a peripheral region surrounding the display region.
  • the peripheral region also referred to as a frame region
  • the number of lead lines also increases, so that a large space for arranging the lead lines is required, leading to an increase in the frame area.
  • Patent Document 1 discloses a display device including a first gate lead line, a second gate lead line, and a third gate lead line.
  • the first gate lead line is formed on the base substrate
  • the second gate lead line is formed on the gate insulating layer
  • the third gate lead line is the first passivation. It is formed on the film.
  • One aspect of the present invention has been made to solve the above-described problem, and an object of the present invention is to provide a display device capable of narrowing the frame while suppressing deterioration in display quality. To do.
  • a display device is provided with a first substrate, an electro-optic material layer provided on the first surface of the first substrate, and the first surface.
  • the lead-out wiring includes a first lead-out wiring, a second lead-out wiring, and a third lead-out wiring that are sequentially arranged in a second direction orthogonal to the first direction in a plan view as viewed from the normal direction of the first surface.
  • the first lead wire has one end connected to the signal line.
  • the second lead-out wiring is a signal line-side second lead-out wiring whose one end is connected to the signal line, and one end is connected to the signal-line-side second lead-out wiring and the other end is connected to the connection terminal.
  • a terminal-side second lead-out line, and the third lead-out line has one end connected to the signal line and the other end connected to the signal line-side third lead-out line.
  • connection terminal side third lead wiring connected to the connection terminal at the other end is constituted by a first conductive layer provided on the first surface
  • Signal line side second pull The lead wiring is constituted by a second conductive layer provided on the first insulating layer covering the first lead wiring
  • the signal line side third lead wiring is formed on the second insulating layer covering the second lead wiring.
  • the lowermost conductive layer is constituted by the second conductive layer, and in the plurality of lead wires,
  • the connection terminal side first lead wiring, the connection terminal side second lead wiring, and the connection terminal side third lead wiring include at least the third conductive layer, and are configured by a conductive layer that does not include the first conductive layer. ing.
  • each of the connection terminal side first lead wiring, the connection terminal side second lead wiring, and the connection terminal side third lead wiring is configured by the third conductive layer. It may be.
  • connection terminal side first lead-out wiring, the connection terminal side second lead-out wiring, and the connection terminal side third lead-out wiring are the second conductive layer and the third conductive line.
  • the layers may have a configuration in which the layers are alternately arranged over the plurality of lead wirings.
  • connection terminal connected to each of the connection terminal side first lead wire, the connection terminal side second lead wire, and the connection terminal side third lead wire is You may have the structure by which the 2nd conductive layer and the said 3rd conductive layer were laminated
  • the switching element is a thin film transistor
  • the plurality of signal lines include a plurality of gate lines and a plurality of source lines
  • the lead-out wiring includes the source lines and the The connection terminal may be electrically connected.
  • the gate electrode of the thin film transistor may be constituted by the second conductive layer.
  • the present invention it is possible to provide a display device capable of narrowing the frame while suppressing deterioration in display quality.
  • mounting defects in the connection terminals can be reduced.
  • a first embodiment of the present invention will be described below with reference to FIGS.
  • a display device according to one aspect of the present invention is applied to a liquid crystal display device
  • the liquid crystal display device of the present embodiment is suitable for use in displays of, for example, mobile phones, portable information terminals, game machines, digital cameras, printers, car navigation systems, and information home appliances, but the application is not particularly limited.
  • FIG. 1 is a perspective view of the liquid crystal display device of the present embodiment.
  • 2 is a cross-sectional view taken along the line II-II in FIG.
  • FIG. 3 is a plan view of the liquid crystal display device.
  • the scale of the size may be varied depending on the component.
  • the liquid crystal display device 1 of this embodiment includes an element substrate 2, a counter substrate 3, and a liquid crystal layer 4.
  • the counter substrate 3 is provided to face the first surface 2 a of the element substrate 2.
  • the liquid crystal layer 4 is provided between the element substrate 2 and the counter substrate 3. More specifically, the counter substrate 3 is bonded to the first surface 2a of the element substrate 2 with a sealant 5 interposed therebetween.
  • the liquid crystal layer 4 is sealed in a space surrounded by the element substrate 2, the counter substrate 3, and the sealing material 5.
  • the liquid crystal layer 4 of the present embodiment corresponds to the electro-optic material layer in the claims.
  • the element substrate 2 is common to the first substrate 7, a plurality of thin film transistors (not shown in FIGS. 1 and 2), a plurality of source lines and a plurality of gate lines (not shown in FIGS. 1 and 2).
  • An electrode (not shown in FIGS. 1 and 2), a plurality of picture element electrodes 8, a plurality of connection terminals 9, a plurality of lead-out wirings 10, and a driver semiconductor chip 11 are provided.
  • the counter substrate 3 includes a second substrate 12, a color filter 13, and a black matrix 14.
  • each of the element substrate 2 and the counter substrate 3 has a rectangular shape when viewed from the normal direction of each substrate. Further, the longitudinal dimension of the element substrate 2 is longer than the longitudinal dimension of the counter substrate 3, and one end of the element substrate 2 in the longitudinal direction protrudes outside the short side of the counter substrate 3. In the following description, a portion of the element substrate 2 that protrudes to the outside of the counter substrate 3 is referred to as an extended region 2e.
  • a transparent substrate such as non-alkali glass is used as the first substrate 7 constituting the element substrate 2 and the second substrate 12 constituting the counter substrate 3.
  • the sealing material 5 is provided in a rectangular ring shape along the peripheral edge of the counter substrate 3.
  • the sealing material 5 may be made of, for example, a photocurable resin or may be made of a thermosetting resin.
  • a display region 16 that substantially contributes to display is provided inside a rectangular region surrounded by the sealing material 5.
  • a gate line control circuit 17 is provided in a region along the long side of the counter substrate 3.
  • the plurality of source lines 18 are provided on the first surface 7 a of the first substrate 7.
  • the plurality of source lines 18 are provided in parallel to each other at a predetermined interval so that each source line 18 extends in the long side direction of the first substrate 7.
  • the plurality of gate lines 19 are provided on the first surface 7 a of the first substrate 7.
  • the plurality of gate lines 19 are provided in parallel to each other at a predetermined interval so that each gate line 19 extends in the short side direction of the first substrate 7. Therefore, the plurality of source lines 18 and the plurality of gate lines 19 are orthogonal to each other.
  • the plurality of source lines 18 and the plurality of gate lines 19 correspond to a plurality of signal lines in the claims.
  • a region surrounded by two adjacent source lines 18 and two adjacent gate lines 19 constitutes a picture element P that is a minimum unit of display. In this way, a region in which a plurality of picture elements P are arranged in a plurality of rows and columns in a matrix form a display region 16.
  • Each picture element P is provided with a thin film transistor 20 for controlling the potential of the pixel electrode of the picture element P.
  • the thin film transistor is abbreviated as TFT (Thin Film Transistor).
  • a plurality of TFTs 20 corresponding to the number of picture elements are provided on the first surface 7 a of the first substrate 7.
  • one pixel is constituted by three picture elements P of red (R), green (G), and blue (B). However, one pixel may be composed of four or more picture elements.
  • the TFT 20 of the present embodiment corresponds to the switching element in the claims.
  • a plurality of connection terminals 9 are provided along the short side direction of the element substrate 2 in the projecting region 2 e of the first surface 2 a of the element substrate 2.
  • adjacent connection terminals 9 are arranged at positions shifted in the long side direction of the element substrate 2.
  • Such an arrangement of the plurality of connection terminals 9 is suitable for narrowing the pitch of the lead wirings 10 described later.
  • the plurality of connection terminals 9 are not necessarily arranged at positions shifted in the long side direction of the element substrate 2.
  • a driver semiconductor chip 11 is mounted on the projecting region 2e of the first surface 2a of the element substrate 2.
  • the driver semiconductor chip 11 and the plurality of connection terminals 9 are fixed and electrically connected via an anisotropic conductive film 15.
  • the anisotropic conductive film is abbreviated as ACF (Anisotropic conductive film).
  • the driver semiconductor chip 11 has a function of a source line control circuit that controls signals supplied to the plurality of source lines 18.
  • Each of the plurality of electrodes (not shown) of the driver semiconductor chip 11 is electrically connected to each of the plurality of connection terminals 9.
  • a plurality of lead wires 10 are provided on the first surface 2 a of the element substrate 2.
  • Each of the plurality of lead wirings 10 electrically connects one source line 18 and one connection terminal 9.
  • the plurality of lead-out wirings 10 do not have a configuration in which all the lead-out wirings 10 extend the source lines 18 as they are, but some of the lead-out wirings 10 are different from the layers constituting the source lines 18.
  • the conductive film is included.
  • the plurality of lead lines 10 are constituted by three kinds of lead lines including a first lead line 10A, a second lead line 10B, and a third lead line 10C described later.
  • the plurality of lead wires 10 are provided so as to intersect with the sealing material 5.
  • FIG. 4 is an enlarged view of the vicinity of the lead wiring 10 of FIG.
  • the first lead-out wiring 10A, the second lead-out wiring 10B, and the third lead-out wiring 10C are repeatedly arranged in order in the lateral direction of FIG. 4 (the short side direction of the element substrate 2).
  • the first lead wire 10A, the second lead wire 10B, the third lead wire 10C, the first lead wire 10A, the second lead wire 10B, the third lead wire. 10C,... are repeatedly arranged.
  • the first lead wiring 10A, the second lead wiring 10B, and the third lead wiring 10C do not overlap. That is, there are gaps between the first lead-out wiring 10A and the second lead-out wiring 10B, between the second lead-out wiring 10B and the third lead-out wiring 10C, and between the third lead-out wiring 10C and the first lead-out wiring 10A. Is provided.
  • the plurality of lead wiring contact portions 22 are provided in the short side direction of the element substrate 2. Among the plurality of lead wiring contact portions 22, adjacent lead wiring contact portions 22 are arranged at positions shifted in the longitudinal direction of each lead wiring 10. The plurality of lead-out wiring contact portions 22 are provided at a connection portion between the first lead-out wiring 10 ⁇ / b> A and the source line 18, and electrically connect the first lead-out wiring 10 ⁇ / b> A and the source line 18. Similarly, the plurality of lead-out wiring contact portions 22 are provided at a connection portion between the second lead-out wiring 10B and the source line 18, and electrically connect the second lead-out wiring 10B and the source line 18.
  • the lead-out wiring contact portion 22 that connects the first lead-out wiring 10A and the source line 18 is referred to as a first lead-out wiring contact portion 22A.
  • the lead wiring contact portion 22 that connects the second lead wiring 10B and the source line 18 is referred to as a second lead wiring contact portion 22B. Since the third lead wiring 10C and the source line 18 are integrally formed of the same conductive layer, there is no lead wiring contact portion.
  • the plurality of lead wiring contact portions 22 are arranged on the inner side of the seal material 5.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG. 4 and shows a cross-sectional structure of three adjacent connection terminals 9.
  • 6 is a cross-sectional view taken along the line VI-VI in FIG. 4 and shows a cross-sectional structure of the first lead-out wiring 10A.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG. 4 and shows a cross-sectional structure of the second lead-out wiring 10B.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG. 4 and shows a cross-sectional structure of the third lead wiring 10C.
  • the TFT 20 is actually located away from the lead-out wiring 10 and the connection terminal 9, but each layer between the cross-sectional structure of the lead-out wiring 10 and the connection terminal 9 and the cross-sectional structure of the TFT 20 is shown. In order to make the correspondence relationship easy to understand, the sectional structure of the TFT 20 is also shown.
  • a TFT (not shown), a common electrode (not shown), a pixel electrode 8, and an alignment film 24 are provided on the first surface 2 a of the element substrate 2.
  • a color filter 13, a black matrix 14, and an alignment film 25 are provided on the first surface 3 a of the counter substrate 3 facing the element substrate 2.
  • the color arrangement of R, G, B of the color filter 13 is not particularly limited.
  • One embodiment of the present invention is also applicable to a display device that does not include the color filter 13.
  • the liquid crystal display device 1 may be a TN (Twisted Nematic) method, a VA (Vertical Alignment) method, an IPS (In-Plane Switching) method, an FFS (Fringe Field Switching) method, or the like. Any of the above may be used, and the present invention is not particularly limited. In the present embodiment, an example of the FFS lateral electric field method will be described.
  • the liquid crystal display device 1 is provided with a polarizing plate, a backlight, etc. in addition to the components described above, the description thereof is omitted because it is a well-known device.
  • the liquid crystal display device 1 may include a touch panel.
  • the TFT 20 includes a gate electrode 27, a gate insulating layer 28, a semiconductor layer 29, a source electrode 30, and a drain electrode 31.
  • the gate electrode 27 is composed of a second conductive layer and is provided on the first surface 7 a of the first substrate 7.
  • the gate insulating layer 28 is composed of a second insulating layer, and is provided on the entire surface of the first substrate 7 so as to cover the gate electrode 27.
  • the semiconductor layer 29 is provided on the gate insulating layer 28.
  • the source electrode 30 is composed of a third conductive layer and is provided in contact with one end of the semiconductor layer 29.
  • the drain electrode 31 is composed of a third conductive layer and is provided in contact with the other end of the semiconductor layer 29. That is, the gate electrode 27 which is the lowest conductive layer among the plurality of conductive layers constituting the TFT 20 is configured by the second conductive layer.
  • the gate line 19 is formed integrally with the gate electrode 27, and the source line 18 is formed integrally with the source electrode 30.
  • the TFT 20 of this embodiment is a so-called bottom gate type TFT.
  • a top-gate TFT may be used as a switching element in the display device of one embodiment of the present invention.
  • the second conductive layer constituting the gate electrode 27 and the gate line 19 for example, a single layer film or a laminated film of a metal such as aluminum, copper, titanium, molybdenum, or chromium is used.
  • the source electrode 30 and the drain electrode 31 for example, a single layer film or a laminated film of a metal such as aluminum, copper, titanium, molybdenum, or chromium is used.
  • an insulating layer such as a silicon oxide film or a silicon nitride film is used for example.
  • the TFT 20 is covered with a first passivation layer 35 made of a laminated film of an inorganic insulating layer 33 and an organic insulating layer 34.
  • a first passivation layer 35 made of a laminated film of an inorganic insulating layer 33 and an organic insulating layer 34.
  • an insulating layer such as a silicon oxide film or a silicon nitride film is used.
  • an acrylic photosensitive resin is used for the organic insulating layer 34.
  • the common electrode 36 and the picture element electrode 8 may be made of a transparent conductive film such as indium tin oxide (hereinafter, abbreviated as ITO) or reflective properties such as aluminum, platinum and nickel. A metal film may be used.
  • ITO indium tin oxide
  • a metal film may be used as the second passivation layer 37.
  • an inorganic insulating layer or an organic insulating layer similar to the first passivation layer 35 is used as the second passivation layer 37.
  • the plurality of lead-out wirings 10 are composed of three types of lead-out wirings: a first lead-out wiring 10A, a second lead-out wiring 10B, and a third lead-out wiring 10C.
  • the first lead wire 10A includes a signal line side first lead wire 101A and a connection terminal side first lead wire 102A.
  • One end of the signal line side first lead wiring 101A is connected to the source line 18, and the other end is connected to the connection terminal side first lead wiring 102A.
  • One end of the connection terminal side first lead wiring 102 ⁇ / b> A is connected to the signal line side first lead wiring 101 ⁇ / b> A, and the other end is connected to the connection terminal 9.
  • the second lead wiring 10B includes a signal line side second lead wiring 101B and a connection terminal side second lead wiring 102B.
  • the signal line side second lead wiring 101B has one end connected to the source line 18 and the other end connected to the connection terminal side second lead wiring 102B.
  • One end of the connection terminal side second lead wiring 102 ⁇ / b> B is connected to the signal line side second lead wiring 101 ⁇ / b> B, and the other end is connected to the connection terminal 9.
  • the third lead wire 10C includes a signal line side third lead wire 101C and a connection terminal side third lead wire 102C.
  • the signal line side third lead wiring 101C has one end connected to the source line 18 and the other end connected to the connection terminal side third lead wiring 102C.
  • the connection terminal side third lead wiring 102 ⁇ / b> C has one end connected to the signal line side third lead wiring 101 ⁇ / b> C and the other end connected to the connection terminal 9.
  • the third lead wiring 10C is different from the first lead wiring 10A and the second lead wiring 10B, and the signal line side third lead wiring 101C and the connection terminal side third lead wiring 102C are formed by the third conductive layer. It is constructed integrally. Therefore, in practice, the signal line side third lead wiring 101C and the connection terminal side third lead wiring 102C cannot be clearly distinguished.
  • the source line 18 side (with the vicinity of a location where a relay contact portion such as a first relay contact portion 43A and a second relay contact portion 43B described later is provided as a boundary ( A portion located on the upper side of FIG. 4 is referred to as a signal line side third lead wire 101C, and a portion located on the connection terminal 9 side (lower side in FIG. 4) is referred to as a connection terminal side third lead wire 102C.
  • the signal line side first lead-out wiring 101A is composed of a first conductive layer provided on the first surface 7a of the first substrate 7.
  • the signal line side second lead wiring 101B is composed of a second conductive layer provided on the first insulating layer 39 covering the signal line side first lead wiring 101A.
  • the signal line side third lead-out wiring 101C is composed of a third conductive layer provided on the second insulating layer 40 covering the signal line side second lead-out wiring 101B. That is, the signal line side second lead wiring 101 ⁇ / b> B is configured by the same second conductive layer as the gate electrode 27 and the gate line 19.
  • the signal line side third lead wiring 101 ⁇ / b> C is composed of the same third conductive layer as the drain electrode 31, the source electrode 30, and the source line 18.
  • the first conductive layer constituting the signal line side first lead-out wiring 101 ⁇ / b> A is a conductive layer located on the lower layer side than the second conductive layer constituting the gate line 19.
  • the conductive layer is formed before the formation.
  • the first insulating layer 39 covering the signal line side first lead-out wiring 101A is an insulating layer located on the lower layer side than the second conductive layer constituting the gate line 19, and the gate line 19 is formed as a manufacturing process. It is an insulating layer formed before.
  • a material similar to that of the gate line 19 such as a single layer film or a laminated film of a metal such as aluminum, copper, titanium, molybdenum, or chromium is used.
  • the first insulating layer 39 is made of the same material as the gate insulating layer 28, such as a silicon oxide film or a silicon nitride film.
  • connection terminal side first lead-out wiring 102A, the connection terminal-side second lead-out wiring 102B, and the connection terminal-side third lead-out wiring 102C are configured by a conductive layer that includes at least the third conductive layer and does not include the first conductive layer.
  • connection terminal side first lead wiring 102A, the connection terminal side second lead wiring 102B, and the connection terminal side third lead wiring 102C all cover the signal line side second lead wiring 101B. It is comprised by the 3rd conductive layer provided on the top.
  • the signal line-side first lead-out wiring 101A is composed of the first conductive layer
  • the connection terminal-side first lead-out wiring 102A is composed of the third conductive layer. . That is, the signal line side first lead-out wiring 101A and the connection terminal side first lead-out wiring 102A are composed of different conductive layers. Therefore, the signal line side first lead-out wiring 101A and the connection terminal side first lead-out wiring 102A are electrically connected via the first relay contact portion 43A penetrating the first insulating layer 39 and the second insulating layer 40. Has been.
  • the signal line side first lead wire 101A and the connection terminal side first lead wire 102A are electrically connected via a relay pad 44 made of a second conductive layer.
  • the first lead wiring contact portion 22A has the same configuration as the first relay contact portion 43A.
  • the signal line side second lead wiring 101B is constituted by the second conductive layer
  • the connection terminal side second lead wiring 102B is constituted by the third conductive layer.
  • the signal line side second lead-out wiring 101B and the connection terminal side second lead-out wiring 102B are composed of conductive layers of different layers. Therefore, the signal line side second lead wiring 101B and the connection terminal side second lead wiring 102B are electrically connected via the second relay contact portion 43B penetrating the second insulating layer 40.
  • the second lead wiring contact portion 22B has the same configuration as the second relay contact portion 43B.
  • the signal line-side third lead-out wiring 101C and the connection terminal-side third lead-out wiring 102C are integrally configured with a third conductive layer of the same layer. . Therefore, there are no relay contact portions such as the first relay contact portion 43A and the second relay contact portion 43B. Also, there are no lead wiring contact portions such as the first lead wiring contact portion 22A and the second lead wiring contact portion 22B.
  • connection terminal 9 connected to the first lead wiring 10A
  • the connection terminal 9 connected to the second lead wiring 10B is a second connection
  • the connection terminal 9 is referred to as a terminal 9B
  • the connection terminal 9 connected to the third lead wiring 10C is referred to as a third connection terminal 9C.
  • the first connection terminal 9A, the second connection terminal 9B, and the third connection terminal 9C have the same configuration.
  • the first connection terminal 9 ⁇ / b> A, the second connection terminal 9 ⁇ / b> B, and the third connection terminal 9 ⁇ / b> C constitute the pixel electrode 8 and the lower layer side pad 91 made of the third conductive layer integral with the connection terminal side lead-out wiring 102. It has a two-layer structure with an upper layer side pad 92 made of a conductive layer.
  • the lower layer side pad 91 of each connection terminal 9 is composed of a third conductive layer in the same layer as each connection terminal side lead-out wiring 102. That is, the lower layer side pad 91 of each connection terminal 9 and each connection terminal side lead-out wiring 102 are integrally formed.
  • the upper layer side pad 92 of each connection terminal 9 is composed of the same conductive layer as the pixel electrode 8.
  • the upper layer side pad 92 penetrates through the inorganic insulating layer 33 and the second passivation layer 37 and is in contact with the lower layer side pad 91.
  • FIG. 14 is an enlarged view of the lead wiring and connection terminals in the liquid crystal display device of the comparative example.
  • FIG. 15 is a cross-sectional view taken along line XX of FIG. 16 is a cross-sectional view taken along line XI-XI in FIG. 17 is a cross-sectional view taken along line XII-XII in FIG. 18 is a cross-sectional view taken along line XIII-XIII in FIG. 14 to 18, the same reference numerals are given to the same components as those in FIGS. 4 to 8 used in this embodiment, and the description thereof will be omitted.
  • the plurality of lead lines 200 are configured by three kinds of lead lines, a first lead line 200A, a second lead line 200B, and a third lead line 200C. ing.
  • the first lead wiring 200 ⁇ / b> A is composed of a first conductive layer provided on the first surface 7 ⁇ / b> A of the first substrate 7.
  • the second lead wiring 200 ⁇ / b> B is composed of a second conductive layer provided on the first insulating layer 39.
  • the third lead wiring 200 ⁇ / b> C is configured by a third conductive layer provided on the second insulating layer 40. That is, the first lead-out wiring 200A is composed of the first conductive layer on the lower layer side than the conductive layer constituting the TFT.
  • the second lead wiring 200 ⁇ / b> B is composed of the same second conductive layer as the gate electrode 27 and the gate line 19.
  • the third lead wiring 200 ⁇ / b> C is configured by the same third conductive layer as the drain electrode 31, the source electrode 30, and the source line 18.
  • the plurality of lead lines 200 are composed of a first lead line 200A, a second lead line 200B, and a third lead line 200C that are formed of different conductive layers. .
  • the arrangement density of the lead-out wirings 200 per unit area viewed from the normal direction of the substrate can be increased, and a narrow frame of the liquid crystal display device can be realized.
  • the liquid crystal display device since the liquid crystal display device includes the first lead wiring 200A formed of the first conductive layer located far from the liquid crystal layer, unintended voltage and parasitic capacitance are unlikely to occur, and display quality deterioration can be suppressed.
  • the first connection terminal 209A, the second connection terminal 209B connected to the second lead wiring 200B, and the third connection terminal 209C connected to the third lead wiring 200C have different stacked structures.
  • the first connection terminal 209A constitutes the first pad 211 made of the first conductive layer, the second pad 212 made of the second conductive layer, the third pad 213 made of the third conductive layer, and the pixel electrode 8.
  • the fourth pad 214 made of a conductive layer has a structure in which four layers of pads are stacked.
  • the second connection terminal 209 ⁇ / b> B has three layers of a first pad 216 made of the second conductive layer, a second pad 217 made of the third conductive layer, and a third pad 218 made of the conductive layer constituting the pixel electrode 8. Have a laminated structure.
  • the third connection terminal 209 ⁇ / b> C has a configuration in which two layers of pads, a first pad 219 made of a third conductive layer and a second pad 220 made of a conductive layer constituting the pixel electrode 8 are laminated.
  • the first connection terminal 209A, the second connection terminal 209B, and the third connection terminal 209C have different top surface heights as shown in FIG.
  • the lead-out wiring is configured using a conductive layer on the lower side of the TFT.
  • the step between the connection terminals becomes larger due to the influence.
  • the driver semiconductor chip 11 is pressure-bonded onto the element substrate 2 using the ACF 15, the degree of collapse of the conductive particles 15C of the ACF 15 varies for each connection terminal 209, and there is a possibility that a pressure-bonding failure may occur.
  • the liquid crystal display device 1 As shown in FIGS. It is comprised only by the 3rd conductive layer. Moreover, as shown in FIG. 5, all the connection terminals 9 have the same structure, and the height of the upper surface is the same. Therefore, when the driver semiconductor chip 11 is pressure-bonded onto the element substrate 2 using the ACF 15, the degree of crushing of the conductive particles 15 ⁇ / b> C of the ACF 15 is the same for all the connection terminals 9. As a result, the electrodes 11C and the connection terminals 9 of the driver semiconductor chip 11 are evenly connected through the conductive particles 15C over all the connection terminals 9. Thereby, according to the liquid crystal display device 1 of this embodiment, the incidence rate of the crimping failure can be reduced as compared with the liquid crystal display device of the comparative example.
  • the plurality of lead lines 10 include the signal line side first lead lines 101 ⁇ / b> A, the signal line side second lead lines 101 ⁇ / b> B, and the signal line side first lines, each formed of a different conductive layer.
  • Three lead wires 101C are provided. That is, when only the portions of the signal line side first lead wiring 101A, the signal line side second lead wiring 101B, and the signal line side third lead wiring 101C are viewed, the configuration is the same as that of the comparative example. As a result, the arrangement density of the lead-out wirings 10 per unit area can be increased, and the liquid crystal display device can be narrowed.
  • the plurality of lead wires 10 include the first lead wire 10A on the signal line side made of the first conductive layer located far from the liquid crystal layer 4, unintended voltage and parasitic capacitance are unlikely to occur, and deterioration in display quality is suppressed. can do.
  • the ratio of the lengths of the signal line side extraction line 101 and the connection terminal side extraction line 102 in each extraction line 10 is not particularly limited.
  • the connection terminal side lead-out wiring 102 made of the same conductive layer is too long, the merit of narrowing the pitch due to the signal line side lead-out wiring 101 being made up of three conductive layers. Is difficult to obtain. From this point of view, it is desirable that the signal line side extraction wiring 101 is at least longer than the connection terminal side extraction wiring 102.
  • FIG. 9 is an enlarged view showing the lead wiring of the liquid crystal display device of the second embodiment.
  • 10 is a cross-sectional view taken along line XX of FIG. 11 is a cross-sectional view taken along line XI-XI in FIG. 12 is a cross-sectional view taken along line XII-XII in FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG. 9 to 13, the same reference numerals are given to the same components as those used in the first embodiment, and the description thereof will be omitted.
  • the plurality of connection terminal side lead wirings 102 are all formed of the third conductive layer.
  • the plurality of connection terminal side lead-out wirings 602 are configured by the second conductive layer or the third conductive layer.
  • the lead wiring 60 provided with the signal line side lead wiring 101 made of the first conductive layer is referred to as a first lead wiring 60A
  • the lead wiring 60 provided with the signal line side lead wiring 101 made of the second conductive layer Is referred to as a second lead-out wiring 60B
  • the lead-out wiring 60 provided with the signal line-side lead-out wiring 101 made of the third conductive layer is referred to as a third lead-out wiring 60C.
  • the first lead wiring 60A includes a signal line side first lead wiring 101A and a connection terminal side first lead wiring 602A.
  • the second lead wiring 60B includes a signal line side second lead wiring 101B and a connection terminal side second lead wiring 602B.
  • the third lead wiring 60C includes a signal line side third lead wiring 101C and a connection terminal side third lead wiring 602C.
  • the configuration of the signal line side first lead wiring 101A, the signal line side second lead wiring 101B, and the signal line side third lead wiring 101C is the same as that of the first embodiment.
  • connection terminal side first lead-out wiring 602A, the connection terminal-side second lead-out wiring 602B, and the connection terminal-side third lead-out wiring 602C the second conductive layer and the third conductive layer alternate over the plurality of connection terminal-side lead-out wirings 602. It has the structure arranged in.
  • the leftmost first lead-out wiring 60A includes a connection terminal-side first lead-out wiring 602A formed of a third conductive layer.
  • the second second lead wiring 602B from the left is provided with a connection terminal side second lead wiring 602B formed of a second conductive layer.
  • the third third lead wiring 60C from the left includes a connection terminal side third lead wiring 602C formed of a third conductive layer.
  • the fourth first lead wiring 60D from the left includes a connection terminal side first lead wiring 602D formed of a second conductive layer.
  • the fifth second lead wiring 60E from the left includes a connection terminal side second lead wiring 602E formed of a third conductive layer.
  • the rightmost third lead wiring 60F includes a connection terminal side third lead wiring 602F formed of a second conductive layer. This is repeated thereafter.
  • the fourth first lead wiring 60 ⁇ / b> D from the left shown in FIG. 9 is a signal line side first lead wiring 101 ⁇ / b> A composed of the first conductive layer and a connection terminal composed of the second conductive layer.
  • the side first lead wiring 602D is connected via the first relay contact portion 61D.
  • the fifth second lead wiring 60E from the left shown in FIG. 9 has a signal line side second lead wiring 101B made of the second conductive layer and a connection terminal made of the third conductive layer.
  • the side second lead-out wiring 602E is connected via the second relay contact portion 61E.
  • the third lead wiring 60C from the left shown in FIG. 9 has a signal line side third lead wiring 101C composed of a third conductive layer and a connection terminal composed of a third conductive layer.
  • the side third lead wiring 602C is integrally formed.
  • Other configurations are the same as those of the first embodiment.
  • the first connection terminal 9A, the second connection terminal 9B, and the third connection terminal 9C have the same configuration. That is, the first connection terminal 9A, the second connection terminal 9B, and the third connection terminal 9C are composed of a lower layer side pad 63 made of the second conductive layer, an intermediate pad 64 made of the third conductive layer, and the pixel electrode 8. It has a three-layer structure including an upper layer pad 65 made of a conductive layer.
  • connection terminal side first lead wiring 602D extends to the portion of the first connection terminal 69A, and the extended portion is the connection terminal side first lead wiring.
  • a lower layer side pad 63 integral with 602D is formed.
  • FIG. 12 or FIG. 13 for the lead wires 60C and 60E having the connection terminal side lead wire 602 made of the third conductive layer, the connection terminal side lead wire 602C, An isolated pattern of the second conductive layer is provided on the lower layer side of 602E, and the isolated pattern constitutes the lower layer side pad 63.
  • connection terminals 69 have the same structure and the height of the upper surface of the connection terminal 69 is the same, the occurrence rate of the crimping failure can be reduced. The same effect as the embodiment can be obtained.
  • the degree of freedom in designing the extraction wiring 10 is reduced depending on the degree of pitch reduction.
  • the plurality of connection terminal side lead-out wirings 602 have a configuration in which the second conductive layers and the third conductive layers are alternately arranged, so that the width and pitch of the wirings are the same.
  • the lead-out wiring can be arranged at a density substantially twice that of the first embodiment.
  • connection terminal side extraction wirings are configured by the third conductive layer
  • second embodiment a plurality of connection terminal side extraction wirings are the second conductive layer
  • third comprised by both of the conductive layers was shown.
  • all the connection terminal side lead-out wirings may be configured by the second conductive layer.
  • the lower side pad 63 made of the isolated pattern of the second conductive layer is not necessarily provided on the connection terminals 69C and 69B. It does not have to be done. In this case, all the connection terminals do not have the same configuration, and the connection terminal of the connection terminal side lead wiring made of the third conductive layer and the connection terminal of the connection terminal side lead wiring made of the second conductive layer have the configuration Unlikely, the height of the upper surface is not the same. However, even in this case, as compared with the comparative example shown in FIG. 15, the step between the connection terminals can be relaxed, and the crimping failure can be reduced.
  • the lead-out wiring of one aspect of the present invention is used as the lead-out wiring for the source line, but instead of this configuration, the lead-out wiring of one aspect of the present invention is led out for the gate line. You may use as wiring.
  • the example in which the driver semiconductor chip is connected to the connection terminal is shown, but the electronic component connected to the connection terminal is not limited to the driver semiconductor chip, and may be, for example, a flexible printed wiring board.
  • specific descriptions regarding the shape, number, arrangement, material, and the like of each component of the liquid crystal display device of the above embodiment can be changed as appropriate.
  • One embodiment of the present invention can be used for various display devices such as an organic electroluminescence display device and an electrophoretic display device in addition to a liquid crystal display device.
  • SYMBOLS 1 Liquid crystal display device (display apparatus), 2 ... Element substrate, 3 ... Opposite substrate, 4 ... Liquid crystal layer (electro-optic material layer), 7 ... 1st board
  • signal line side lead wiring 101A ... signal line side first lead wiring, 101B ... signal line Side second lead wiring, 101C ... signal line side third lead wiring, 102, 602 ... connection terminal side lead wiring, 102A, 602A, 602D ... connection terminal side first lead wiring, 02B, 602B, 602E ... connection terminal side second lead wires, 102C, 602C, 602F ... connection terminal side third lead wire.

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Abstract

本発明の一つの態様の表示装置は、複数の接続端子と複数の引き出し配線とを備え、複数の引き出し配線は、第１引き出し配線、第２引き出し配線および第３引き出し配線を備え、信号線側第１引き出し配線は第１導電層で構成され、信号線側第２引き出し配線は第２導電層で構成され、信号線側第３引き出し配線は第３導電層で構成され、スイッチング素子の最も下層側の導電層は第２導電層により構成され、複数の引き出し配線において、接続端子側第１引き出し配線、接続端子側第２引き出し配線、および接続端子側第３引き出し配線は、第３導電層を少なくとも含み、第１導電層を含まない導電層により構成されている。

Description

表示装置
　本発明の一つの態様は、表示装置に関する。
　本願は、２０１６年６月２７日に、日本に出願された特願２０１６－１２６６６５号に基づき優先権を主張し、その内容をここに援用する。
　近年の表示装置は、画像表示の高精細化が進んでおり、従来の表示装置に比べて基板上の信号線の本数が増加する傾向にある。ドライバー用半導体チップを基板上に実装した形態の表示装置において、信号線を半導体チップとの接続端子まで引き出すための引き出し配線は、表示領域を囲む周辺領域に設けられる。また、近年の表示装置は、周辺領域（額縁領域とも言う）を狭くすること（狭額縁化）が望まれている。ところが、信号線の本数の増加に伴って引き出し配線の本数も増加するため、引き出し配線を配置するための広いスペースが必要となり、額縁領域の増大を招く。
　そこで、下記の特許文献１には、第１のゲート引き出し線、第２のゲート引き出し線、および第３のゲート引き出し線を備えた表示装置が開示されている。特許文献１に記載の表示装置では、第１のゲート引き出し線はベース基板上に形成され、第２のゲート引き出し線はゲート絶縁層上に形成され、第３のゲート引き出し線は第１のパッシベーション膜上に形成されている。
国際公開第２０１３／０２１８６６号
　特許文献１に記載の表示装置の場合、第３のゲート引き出し線が第１のパッシベーション膜上に設けられているため、表示装置の断面構造を見ると、引き出し配線が液晶層から極めて近い位置に配置される。そのため、液晶層に意図しない電圧が印加される、または、引き出し配線とゲート、ソース配線、画素電極等との間で寄生容量が発生する場合がある。これらの不具合により、表示品質が低下するおそれがある、という課題がある。
　本発明の一つの態様は、上記の課題を解決するためになされたものであって、表示品質の低下を抑えつつ、狭額縁化を図ることができる表示装置を提供することを目的の一つとする。
　上記の目的を達成するために、本発明の一つの態様の表示装置は、第１基板と、前記第１基板の第１面に設けられた電気光学材料層と、前記第１面に設けられた複数の信号線と、前記第１面に設けられた複数のスイッチング素子と、前記第１面に設けられた複数の接続端子と、前記第１面に沿う第１方向に延在して設けられ、前記複数の信号線のうちの少なくとも一部の信号線と前記複数の接続端子のうちの少なくとも一部の接続端子とを電気的に接続する複数の引き出し配線と、を備え、前記複数の引き出し配線は、前記第１面の法線方向から見た平面視において、前記第１方向と直交する第２方向に順次配列された第１引き出し配線、第２引き出し配線、および第３引き出し配線を備え、前記第１引き出し配線は、一端が前記信号線に接続された信号線側第１引き出し配線と、一端が前記信号線側第１引き出し配線に接続されるとともに他端が前記接続端子に接続された接続端子側第１引き出し配線と、を備え、前記第２引き出し配線は、一端が前記信号線に接続された信号線側第２引き出し配線と、一端が前記信号線側第２引き出し配線に接続されるとともに他端が前記接続端子に接続された接続端子側第２引き出し配線と、を備え、前記第３引き出し配線は、一端が前記信号線に接続された信号線側第３引き出し配線と、一端が前記信号線側第３引き出し配線に接続されるとともに他端が前記接続端子に接続された接続端子側第３引き出し配線と、を備え、前記信号線側第１引き出し配線は、前記第１面に設けられた第１導電層によって構成され、前記信号線側第２引き出し配線は、前記第１引き出し配線を覆う第１絶縁層上に設けられた第２導電層によって構成され、前記信号線側第３引き出し配線は、前記第２引き出し配線を覆う第２絶縁層上に設けられた第３導電層によって構成され、前記スイッチング素子を構成する複数層の導電層のうち、最も下層側の導電層は前記第２導電層によって構成され、前記複数の引き出し配線において、前記接続端子側第１引き出し配線、前記接続端子側第２引き出し配線、および前記接続端子側第３引き出し配線は、前記第３導電層を少なくとも含み、前記第１導電層を含まない導電層によって構成されている。
　本発明の一つの態様の表示装置において、前記接続端子側第１引き出し配線、前記接続端子側第２引き出し配線、および前記接続端子側第３引き出し配線の各々は、前記第３導電層によって構成されていてもよい。
　本発明の一つの態様の表示装置において、前記接続端子側第１引き出し配線、前記接続端子側第２引き出し配線、および前記接続端子側第３引き出し配線は、前記第２導電層と前記第３導電層とが前記複数の引き出し配線にわたって交互に配置された構成を有していてもよい。
　本発明の一つの態様の表示装置において、前記接続端子側第１引き出し配線、前記接続端子側第２引き出し配線、および前記接続端子側第３引き出し配線の各々に接続された前記接続端子は、前記第２導電層と前記第３導電層とが積層された構成を有していてもよい。
　本発明の一つの態様の表示装置において、前記スイッチング素子は、薄膜トランジスタであり、前記複数の信号線は、複数のゲート線と複数のソース線とを含み、前記引き出し配線は、前記ソース線と前記接続端子とを電気的に接続していてもよい。
　本発明の一つの態様の表示装置において、前記薄膜トランジスタのゲート電極は、前記第２導電層によって構成されていてもよい。
　本発明の一つの態様によれば、表示品質の低下を抑えつつ、狭額縁化が図れる表示装置を提供することができる。また、接続端子における実装不良を低減することができる。
第１実施形態の液晶表示装置の斜視図である。 図１のII-II線に沿う断面図である。 液晶表示装置の平面図である。 引き回し配線部および接続端子部の拡大図である。 図４のV-V線に沿う断面図である。 図４のVI-VI線に沿う断面図である。 図４のVII-VII線に沿う断面図である。 図４のVIII-VIII線に沿う断面図である。 第２実施形態の液晶表示装置における引き回し配線部および接続端子部の拡大図である。 図９のX-X線に沿う断面図である。 図９のXI-XI線に沿う断面図である。 図９のXII-XII線に沿う断面図である。 図９のXIII-XIII線に沿う断面図である。 比較例の液晶表示装置における引き回し配線部および接続端子部の拡大図である。 図１４のX-X線に沿う断面図である。 図１４のXI-XI線に沿う断面図である。 図１４のXII-XII線に沿う断面図である。 図１４のXIII-XIII線に沿う断面図である。
［第１実施形態］
　以下、本発明の第１実施形態について、図１～図８を用いて説明する。
　本実施形態では、本発明の一つの態様による表示装置を液晶表示装置に適用した例を挙げて説明する。本実施形態の液晶表示装置は、例えば携帯電話機、携帯情報端末、ゲーム機、デジタルカメラ、プリンター、カーナビゲーション、情報家電等のディスプレイに用いて好適なものであるが、特に用途は限定されない。
（液晶表示装置の全体構成）
　図１は、本実施形態の液晶表示装置の斜視図である。図２は、図１のII-II線に沿う断面図である。図３は、液晶表示装置の平面図である。
　なお、以下の各図面においては各構成要素を見やすくするため、構成要素によって寸法の縮尺を異ならせて示すことがある。
　図１および図２に示すように、本実施形態の液晶表示装置１は、素子基板２と、対向基板３と、液晶層４と、を備えている。対向基板３は、素子基板２の第１面２ａと対向して設けられている。液晶層４は、素子基板２と対向基板３との間に設けられている。より具体的には、対向基板３は、素子基板２の第１面２ａと対向するようにシール材５を介して貼り合わされている。液晶層４は、素子基板２と対向基板３とシール材５により囲まれた空間に封入されている。
　本実施形態の液晶層４は、特許請求の範囲の電気光学材料層に対応する。
　素子基板２は、第１基板７と、複数の薄膜トランジスタ（図１および図２においては図示略）と、複数のソース線および複数のゲート線（図１および図２においては図示略）と、共通電極（図１および図２においては図示略）と、複数の絵素電極８と、複数の接続端子９と、複数の引き出し配線１０と、ドライバー用半導体チップ１１と、を備えている。
対向基板３は、第２基板１２と、カラーフィルター１３と、ブラックマトリクス１４と、を備えている。
　図３に示すように、素子基板２および対向基板３は、各基板の法線方向から見た平面形状がともに矩形状である。また、素子基板２の長手方向の寸法は対向基板３の長手方向の寸法よりも長く、素子基板２の長手方向の一端は対向基板３の短辺の外側に張り出している。以下の説明では、素子基板２のうち、対向基板３の外側に張り出した部分を張り出し領域２ｅと称する。素子基板２を構成する第１基板７、および対向基板３を構成する第２基板１２には、例えば無アルカリガラス等の透明基板が用いられる。
　シール材５は、対向基板３の周縁部に沿って矩形環状に設けられている。シール材５は、例えば光硬化性樹脂で形成されていてもよいし、熱硬化性樹脂で形成されていてもよい。シール材５で囲まれた矩形状領域の内側に、実質的に表示に寄与する表示領域１６が設けられている。表示領域１６とシール材５との間の領域のうち、対向基板３の長辺に沿う領域には、ゲート線制御回路１７がそれぞれ設けられている。
　複数のソース線１８は、第１基板７の第１面７ａに設けられている。複数のソース線１８は、各ソース線１８が第１基板７の長辺方向に延在するように、所定の間隔をおいて互いに平行に設けられている。また、複数のゲート線１９は、第１基板７の第１面７ａに設けられている。複数のゲート線１９は、各ゲート線１９が第１基板７の短辺方向に延在するように、所定の間隔をおいて互いに平行に設けられている。したがって、複数のソース線１８と複数のゲート線１９とは、互いに直交する。
　複数のソース線１８および複数のゲート線１９は、特許請求の範囲の複数の信号線に対応する。
　隣り合う２本のソース線１８と隣り合う２本のゲート線１９とに囲まれた領域は、表示の最小単位である絵素Ｐを構成する。このように、複数の絵素Ｐが複数行、複数列にマトリクス状に配置された領域が表示領域１６を構成する。各絵素Ｐに、当該絵素Ｐの画素電極の電位を制御するための薄膜トランジスタ２０が設けられている。以下、薄膜トランジスタをＴＦＴ（Thin Film Transistor）と略記する。絵素数に対応する複数のＴＦＴ２０は、第１基板７の第１面７ａに設けられている。本実施形態の液晶表示装置１は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの絵素Ｐで１つの画素が構成されている。ただし、４つ以上の絵素で１つの画素が構成されていてもよい。
　本実施形態のＴＦＴ２０は、特許請求の範囲のスイッチング素子に対応する。
　素子基板２の第１面２ａの張り出し領域２ｅには、複数の接続端子９が素子基板２の短辺方向に沿って設けられている。複数の接続端子９のうち、隣り合う接続端子９同士は、素子基板２の長辺方向にずれた位置に配置されている。このような複数の接続端子９の配置は、後述する引き出し配線１０の狭ピッチ化に好適なものとなる。ただし、複数の接続端子９は、必ずしも素子基板２の長辺方向にずれた位置に配置されていなくてもよい。
　図１に示すように、素子基板２の第１面２ａの張り出し領域２ｅには、ドライバー用半導体チップ１１が実装されている。ドライバー用半導体チップ１１と複数の接続端子９とは、異方性導電フィルム１５を介して固定されるとともに電気的に接続される。以下、異方性導電フィルムをＡＣＦ（Anisotropic conductive film）と略記する。ドライバー用半導体チップ１１は、複数のソース線１８に供給する信号を制御するソース線制御回路の機能を有する。ドライバー用半導体チップ１１の複数の電極（図示略）の各々は、複数の接続端子９の各々と電気的に接続される。
　素子基板２の第１面２ａには、複数の引き出し配線１０が設けられている。複数の引き出し配線１０の各々は、１本のソース線１８と一つの接続端子９とを電気的に接続する。
後述するように、複数の引き出し配線１０は、全ての引き出し配線１０がソース線１８をそのまま延長した構成を有するのではなく、一部の引き出し配線１０はソース線１８を構成する層とは異なる層の導電膜を含んでいる。複数の引き出し配線１０は、後述する第１引き出し配線１０Ａ、第２引き出し配線１０Ｂ、および第３引き出し配線１０Ｃを含む３種類の引き出し配線で構成されている。複数の引き出し配線１０は、シール材５と交差するように設けられている。
　図４は、図３の引き出し配線１０の近傍の拡大図である。
　図４に示すように、第１引き出し配線１０Ａ、第２引き出し配線１０Ｂ、および第３引き出し配線１０Ｃは、図４の横方向（素子基板２の短辺方向）に順番に繰り返して配置されている。図３の例では、図３の左端から右端に向けて、第１引き出し配線１０Ａ、第２引き出し配線１０Ｂ、第３引き出し配線１０Ｃ、第１引き出し配線１０Ａ、第２引き出し配線１０Ｂ、第３引き出し配線１０Ｃ、…というように繰り返し配置されている。
　素子基板２の法線方向から平面視したとき、第１引き出し配線１０Ａ、第２引き出し配線１０Ｂ、および第３引き出し配線１０Ｃは重なっていない。すなわち、第１引き出し配線１０Ａと第２引き出し配線１０Ｂとの間、第２引き出し配線１０Ｂと第３引き出し配線１０Ｃとの間、第３引き出し配線１０Ｃと第１引き出し配線１０Ａとの間には、隙間が設けられている。
　複数の引き出し配線コンタクト部２２は、素子基板２の短辺方向に設けられている。複数の引き出し配線コンタクト部２２のうち、隣り合う引き出し配線コンタクト部２２同士は、各引き出し配線１０の長手方向にずれた位置に配置されている。複数の引き出し配線コンタクト部２２は、第１引き出し配線１０Ａとソース線１８との接続箇所に設けられ、第１引き出し配線１０Ａとソース線１８とを電気的に接続する。同様に、複数の引き出し配線コンタクト部２２は、第２引き出し配線１０Ｂとソース線１８との接続箇所に設けられ、第２引き出し配線１０Ｂとソース線１８とを電気的に接続する。
　以下、第１引き出し配線１０Ａとソース線１８とを接続する引き出し配線コンタクト部２２を第１引き出し配線コンタクト部２２Ａと称する。第２引き出し配線１０Ｂとソース線１８とを接続する引き出し配線コンタクト部２２を第２引き出し配線コンタクト部２２Ｂと称する。なお、第３引き出し配線１０Ｃとソース線１８とは、同層の導電層で一体に形成されているため、引き出し配線コンタクト部は存在しない。複数の引き出し配線コンタクト部２２は、シール材５よりも内側に配置されている。
　以下、液晶表示装置１の全体および各部の断面構造について、図２、図５～図８を用いて説明する。
　図５は、図４のV-V線に沿う断面図であり、隣り合う３個の接続端子９の断面構造を示す。図６は、図４のVI-VI線に沿う断面図であり、第１引き出し配線１０Ａの断面構造を示す。図７は、図４のVII-VII線に沿う断面図であり、第２引き出し配線１０Ｂの断面構造を示す。図８は、図４のVIII-VIII線に沿う断面図であり、第３引き出し配線１０Ｃの断面構造を示す。また、図６～図８において、実際にはＴＦＴ２０は引き出し配線１０および接続端子９から離れた位置にあるが、引き出し配線１０および接続端子９の断面構造とＴＦＴ２０の断面構造との間の各層の対応関係を判りやすくするため、ＴＦＴ２０の断面構造を合わせて示す。
（装置全体の断面構造）
　図２に示すように、素子基板２の第１面２ａには、ＴＦＴ（図示略）、共通電極（図示略）、絵素電極８、および配向膜２４が設けられている。一方、素子基板２と対向する対向基板３の第１面３ａには、カラーフィルター１３、ブラックマトリクス１４、および配向膜２５が設けられている。カラーフィルター１３のＲ，Ｇ，Ｂの色配置は特に限定されない。また、本発明の一つの態様は、カラーフィルター１３を備えていない表示装置にも適用が可能である。
　本発明の一つの態様において、液晶表示装置１の方式は、ＴＮ（Twisted Nematic）方式、ＶＡ（Vertical Alignment）方式、ＩＰＳ（In-Plane Switching）、ＦＦＳ（Fringe Field Switching）等の横電界方式等のいずれでもよく、特に限定されないが、本実施形態ではＦＦＳの横電界方式の例を挙げる。また、液晶表示装置１は、上述した構成要素の他、偏光板、バックライト等を備えるが、周知のものであるため、説明を省略する。さらに、液晶表示装置１は、タッチパネルを備えていてもよい。
（ＴＦＴの構成）
　図６～図８に示すように、ＴＦＴ２０は、ゲート電極２７と、ゲート絶縁層２８と、半導体層２９と、ソース電極３０と、ドレイン電極３１と、を備えている。ゲート電極２７は、第２導電層から構成され、第１基板７の第１面７ａに設けられている。ゲート絶縁層２８は、第２絶縁層から構成され、ゲート電極２７を覆うように第１基板７の全面に設けられている。半導体層２９は、ゲート絶縁層２８の上に設けられている。ソース電極３０は、第３導電層から構成され、半導体層２９の一端に接するように設けられている。ドレイン電極３１は、第３導電層から構成され、半導体層２９の他端に接するように設けられている。すなわち、ＴＦＴ２０を構成する複数層の導電層のうち、最も下層側の導電層であるゲート電極２７は、第２導電層で構成されている。
　図６～図８には現れないが、ゲート線１９はゲート電極２７と一体に形成され、ソース線１８はソース電極３０と一体に形成されている。本実施形態のＴＦＴ２０は、いわゆるボトムゲート型のＴＦＴである。ただし、本発明の一つの態様の表示装置には、スイッチング素子としてトップゲート型のＴＦＴが用いられてもよい。
　ゲート電極２７およびゲート線１９を構成する第２導電層には、例えばアルミニウム、銅、チタン、モリブデン、クロム等の金属の単層膜もしくは積層膜が用いられる。同様に、ソース線１８、ソース電極３０およびドレイン電極３１を構成する第３導電層には、例えばアルミニウム、銅、チタン、モリブデン、クロム等の金属の単層膜もしくは積層膜が用いられる。ゲート絶縁層２８を構成する第２絶縁層には、例えばシリコン酸化膜、シリコン窒化膜等の絶縁層が用いられる。
　ＴＦＴ２０は、無機絶縁層３３と有機絶縁層３４との積層膜からなる第１パッシベーション層３５によって覆われている。無機絶縁層３３には、例えばシリコン酸化膜、シリコン窒化膜等の絶縁層が用いられる。有機絶縁層３４には、例えばアクリル系の感光性樹脂が用いられる。
　第１パッシベーション層３５の上には、共通電極３６、第２パッシベーション層３７、絵素電極８がこの順に設けられている。共通電極３６および絵素電極８には、例えばインジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜が用いられてもよいし、アルミニウム、白金、ニッケル等の反射性金属膜が用いられてもよい。第２パッシベーション層３７には、第１パッシベーション層３５と同様の無機絶縁層もしくは有機絶縁層が用いられる。
（引き出し配線の構成）
　図４に示すように、複数の引き出し配線１０は、第１引き出し配線１０Ａ、第２引き出し配線１０Ｂ、および第３引き出し配線１０Ｃ、の３種類の引き出し配線で構成されている。
　第１引き出し配線１０Ａは、信号線側第１引き出し配線１０１Ａと、接続端子側第１引き出し配線１０２Ａと、を備えている。信号線側第１引き出し配線１０１Ａは、一端がソース線１８に接続され、他端が接続端子側第１引き出し配線１０２Ａに接続されている。
接続端子側第１引き出し配線１０２Ａは、一端が信号線側第１引き出し配線１０１Ａに接続され、他端が接続端子９に接続されている。
　第２引き出し配線１０Ｂは、信号線側第２引き出し配線１０１Ｂと、接続端子側第２引き出し配線１０２Ｂと、を備えている。信号線側第２引き出し配線１０１Ｂは、一端がソース線１８に接続され、他端が接続端子側第２引き出し配線１０２Ｂに接続されている。
接続端子側第２引き出し配線１０２Ｂは、一端が信号線側第２引き出し配線１０１Ｂに接続され、他端が接続端子９に接続されている。
　第３引き出し配線１０Ｃは、信号線側第３引き出し配線１０１Ｃと、接続端子側第３引き出し配線１０２Ｃと、を備えている。信号線側第３引き出し配線１０１Ｃは、一端がソース線１８に接続され、他端が接続端子側第３引き出し配線１０２Ｃに接続されている。
接続端子側第３引き出し配線１０２Ｃは、一端が信号線側第３引き出し配線１０１Ｃに接続され、他端が接続端子９に接続されている。
　後述するように、第３引き出し配線１０Ｃは、第１引き出し配線１０Ａおよび第２引き出し配線１０Ｂと異なり、信号線側第３引き出し配線１０１Ｃと接続端子側第３引き出し配線１０２Ｃとが第３導電層によって一体に構成されている。したがって、実際には信号線側第３引き出し配線１０１Ｃと接続端子側第３引き出し配線１０２Ｃとは明確に区別できない。ただし、説明の便宜上、第３引き出し配線１０Ｃのうち、後述する第１中継コンタクト部４３Ａ、第２中継コンタクト部４３Ｂなどの中継コンタクト部が設けられた箇所の近傍を境界として、ソース線１８側（図４の上側）に位置する部分を信号線側第３引き出し配線１０１Ｃと称し、接続端子９側（図４の下側）に位置する部分を接続端子側第３引き出し配線１０２Ｃと称する。
　図６～図８に示すように、信号線側第１引き出し配線１０１Ａは、第１基板７の第１面７ａに設けられた第１導電層で構成されている。信号線側第２引き出し配線１０１Ｂは、信号線側第１引き出し配線１０１Ａを覆う第１絶縁層３９上に設けられた第２導電層で構成されている。信号線側第３引き出し配線１０１Ｃは、信号線側第２引き出し配線１０１Ｂを覆う第２絶縁層４０上に設けられた第３導電層で構成されている。すなわち、信号線側第２引き出し配線１０１Ｂは、ゲート電極２７およびゲート線１９と同じ第２導電層で構成されている。信号線側第３引き出し配線１０１Ｃは、ドレイン電極３１、ソース電極３０およびソース線１８と同じ第３導電層で構成されている。
　言い換えると、信号線側第１引き出し配線１０１Ａを構成する第１導電層は、ゲート線１９を構成する第２導電層よりも下層側に位置する導電層であり、製造工程としてはゲート線１９の形成よりも前に形成される導電層である。また、信号線側第１引き出し配線１０１Ａを覆う第１絶縁層３９は、ゲート線１９を構成する第２導電層よりも下層側に位置する絶縁層であり、製造工程としてはゲート線１９の形成よりも前に形成される絶縁層である。第１導電層には、アルミニウム、銅、チタン、モリブデン、クロム等の金属の単層膜もしくは積層膜等のゲート線１９と同様の材料が用いられる。第１絶縁層３９には、シリコン酸化膜、シリコン窒化膜等、ゲート絶縁層２８と同様の材料が用いられる。
　一方、接続端子側第１引き出し配線１０２Ａ、接続端子側第２引き出し配線１０２Ｂ、および接続端子側第３引き出し配線１０２Ｃは、第３導電層を少なくとも含み、第１導電層を含まない導電層によって構成されている。本実施形態では、接続端子側第１引き出し配線１０２Ａ、接続端子側第２引き出し配線１０２Ｂ、および接続端子側第３引き出し配線１０２Ｃは、全て信号線側第２引き出し配線１０１Ｂを覆う第２絶縁層４０上に設けられた第３導電層で構成されている。
　図６に示すように、第１引き出し配線１０Ａについては、信号線側第１引き出し配線１０１Ａが第１導電層で構成され、接続端子側第１引き出し配線１０２Ａが第３導電層で構成されている。すなわち、信号線側第１引き出し配線１０１Ａと接続端子側第１引き出し配線１０２Ａとは、互いに異なるレイヤーの導電層で構成されている。そのため、信号線側第１引き出し配線１０１Ａと接続端子側第１引き出し配線１０２Ａとは、第１絶縁層３９と第２絶縁層４０とを貫通する第１中継コンタクト部４３Ａを介して電気的に接続されている。第１中継コンタクト部４３Ａにおいて、信号線側第１引き出し配線１０１Ａと接続端子側第１引き出し配線１０２Ａとは、第２導電層からなる中継用パッド４４を介して電気的に接続されている。なお、第１引き出し配線コンタクト部２２Ａは、第１中継コンタクト部４３Ａと同様の構成を有する。
　図７に示すように、第２引き出し配線１０Ｂについては、信号線側第２引き出し配線１０１Ｂが第２導電層で構成され、接続端子側第２引き出し配線１０２Ｂが第３導電層で構成されている。すなわち、信号線側第２引き出し配線１０１Ｂと接続端子側第２引き出し配線１０２Ｂとは、互いに異なるレイヤーの導電層で構成されている。そのため、信号線側第２引き出し配線１０１Ｂと接続端子側第２引き出し配線１０２Ｂとは、第２絶縁層４０を貫通する第２中継コンタクト部４３Ｂを介して電気的に接続されている。なお、第２引き出し配線コンタクト部２２Ｂは、第２中継コンタクト部４３Ｂと同様の構成を有する。
　図８に示すように、第３引き出し配線１０Ｃについては、信号線側第３引き出し配線１０１Ｃと接続端子側第３引き出し配線１０２Ｃとは、同一のレイヤーの第３導電層で一体に構成されている。そのため、第１中継コンタクト部４３Ａおよび第２中継コンタクト部４３Ｂのような中継コンタクト部は存在しない。また、第１引き出し配線コンタクト部２２Ａおよび第２引き出し配線コンタクト部２２Ｂのような引き出し配線コンタクト部も存在しない。
（接続端子の構成）
　以下の説明では、複数の接続端子９のうち、第１引き出し配線１０Ａに接続された接続端子９を第１接続端子９Ａと称し、第２引き出し配線１０Ｂに接続された接続端子９を第２接続端子９Ｂと称し、第３引き出し配線１０Ｃに接続された接続端子９を第３接続端子９Ｃと称する。
　図５～図８に示すように、第１接続端子９Ａ、第２接続端子９Ｂおよび第３接続端子９Ｃは、同一の構成を有する。
　すなわち、第１接続端子９Ａ、第２接続端子９Ｂ、および第３接続端子９Ｃは、接続端子側引き出し配線１０２と一体の第３導電層からなる下層側パッド９１と、絵素電極８を構成する導電層からなる上層側パッド９２と、の２層構造を有する。各接続端子９の下層側パッド９１は、各接続端子側引き出し配線１０２と同じレイヤーの第３導電層で構成されている。すなわち、各接続端子９の下層側パッド９１と各接続端子側引き出し配線１０２とは一体に構成されている。また、各接続端子９の上層側パッド９２は、絵素電極８と同じレイヤーの導電層で構成されている。上層側パッド９２は、無機絶縁層３３および第２パッシベーション層３７を貫通して下層側パッド９１に接触している。
（本実施形態の効果）
　本発明者らは、本実施形態の液晶表示装置に先立って、以下に示す比較例の液晶表示装置を考案した。
　図１４は、比較例の液晶表示装置における引き回し配線および接続端子の拡大図である。図１５は、図１４のX-X線に沿う断面図である。図１６は、図１４のXI-XI線に沿う断面図である。図１７は、図１４のXII-XII線に沿う断面図である。図１８は、図１４のXIII-XIII線に沿う断面図である。図１４～図１８において、本実施形態で用いた図４～図８と共通の構成要素には同一の符号を付し、説明を省略する。
　図１４に示すように、比較例の液晶表示装置において、複数の引き出し配線２００は、第１引き出し配線２００Ａ、第２引き出し配線２００Ｂ、および第３引き出し配線２００Ｃ、の３種類の引き出し配線で構成されている。
　図１６に示すように、第１引き出し配線２００Ａは、第１基板７の第１面７Ａに設けられた第１導電層で構成されている。図１７に示すように、第２引き出し配線２００Ｂは、第１絶縁層３９上に設けられた第２導電層で構成されている。図１８に示すように、第３引き出し配線２００Ｃは、第２絶縁層４０上に設けられた第３導電層で構成されている。
すなわち、第１引き出し配線２００Ａは、ＴＦＴを構成する導電層よりも下層側の第１導電層で構成されている。第２引き出し配線２００Ｂは、ゲート電極２７およびゲート線１９と同じ第２導電層で構成されている。第３引き出し配線２００Ｃは、ドレイン電極３１、ソース電極３０およびソース線１８と同じ第３導電層で構成されている。
　ところが、引き出し配線の幅および間隔には製造プロセス上の制約があるため、引き出し配線の幅および間隔の縮小化には限界がある。全ての引き出し配線が同じ導電層で構成された従来の液晶表示装置においては、引き出し配線を配置する広いスペースが必要となり、額縁領域の増大を招くという課題があった。
　これに対し、比較例の液晶表示装置において、複数の引き出し配線２００は、それぞれ異なる導電層で構成された第１引き出し配線２００Ａ、第２引き出し配線２００Ｂ、および第３引き出し配線２００Ｃで構成されている。これにより、基板の法線方向から見た単位面積あたりの引き出し配線２００の配置密度を高めることができ、液晶表示装置の狭額縁化を実現することができる。また、液晶表示装置は、液晶層から遠い位置にある第１導電層からなる第１引き出し配線２００Ａを有するため、意図しない電圧や寄生容量が生じにくく、表示品質の低下を抑制することができる。
　しかしながら、比較例の液晶表示装置においては、複数の引き出し配線２００が異なる３層の導電層で構成されているため、図１５～図１８に示すように、第１引き出し配線２００Ａに接続された第１接続端子２０９Ａ、第２引き出し配線２００Ｂに接続された第２接続端子２０９Ｂ、および第３引き出し配線２００Ｃに接続された第３接続端子２０９Ｃは、それぞれ積層構造が異なる。
　すなわち、第１接続端子２０９Ａは、第１導電層からなる第１パッド２１１、第２導電層からなる第２パッド２１２、第３導電層からなる第３パッド２１３、および絵素電極８を構成する導電層からなる第４パッド２１４の４層のパッドが積層された構成を有する。
第２接続端子２０９Ｂは、第２導電層からなる第１パッド２１６、第３導電層からなる第２パッド２１７、および絵素電極８を構成する導電層からなる第３パッド２１８の３層のパッドが積層された構成を有する。第３接続端子２０９Ｃは、第３導電層からなる第１パッド２１９、および絵素電極８を構成する導電層からなる第２パッド２２０の２層のパッドが積層された構成を有する。
　上記の積層構造の違いにより、図１５に示すように、第１接続端子２０９Ａ、第２接続端子２０９Ｂ、および第３接続端子２０９Ｃは、それぞれ上面の高さが異なる。特に比較例の構造では、液晶層への影響を少なくするためにＴＦＴよりも下層側の導電層を用いて引き出し配線を構成したが、その影響で接続端子間の段差はより大きくなった。その結果、ＡＣＦ１５を用いて素子基板２上にドライバー用半導体チップ１１を圧着した際に、ＡＣＦ１５の導電粒子１５Ｃのつぶれ具合が接続端子２０９毎にばらつき、圧着不良が発生するおそれがあった。
　これに対して、本実施形態の液晶表示装置１の場合、図５～図８に示すように、全ての引き出し配線１０における接続端子９に近い側の一部は、接続端子側引き出し配線１０２として第３導電層でのみ構成されている。また、図５に示すように、全ての接続端子９は、同一の構造を有しており、上面の高さが同じである。そのため、ＡＣＦ１５を用いて素子基板２上にドライバー用半導体チップ１１を圧着した際に、ＡＣＦ１５の導電粒子１５Ｃのつぶれ具合が全ての接続端子９で同程度となる。その結果、ドライバー用半導体チップ１１の電極１１Ｃと接続端子９とは、全ての接続端子９にわたって、導電粒子１５Ｃを介して均等に接続される。これにより、本実施形態の液晶表示装置１によれば、圧着不良の発生率を比較例の液晶表示装置に比べて低減することができる。
　また、本実施形態の液晶表示装置１において、複数の引き出し配線１０は、それぞれ異なる導電層で構成された信号線側第１引き出し配線１０１Ａ、信号線側第２引き出し配線１０１Ｂ、および信号線側第３引き出し配線１０１Ｃを備えている。すなわち、信号線側第１引き出し配線１０１Ａ、信号線側第２引き出し配線１０１Ｂ、および信号線側第３引き出し配線１０１Ｃの部分だけを見ると、比較例の構成と同様である。これにより、単位面積あたりの引き出し配線１０の配置密度を高めることができ、液晶表示装置の狭額縁化を図ることができる。また、複数の引き出し配線１０が液晶層４から遠い位置にある第１導電層からなる信号線側第１引き出し配線１０Ａを含むため、意図しない電圧や寄生容量が生じにくく、表示品質の低下を抑制することができる。
　図４において、各引き出し配線１０に占める信号線側引き出し配線１０１と接続端子側引き出し配線１０２との長さの割合は、特に限定されることはない。しかしながら、本実施形態の場合、同一の導電層で構成された接続端子側引き出し配線１０２が長すぎると、信号線側引き出し配線１０１が３層の導電層で構成されたことによる狭ピッチ化のメリットが得られにくくなる。この観点からすると、信号線側引き出し配線１０１は、少なくとも接続端子側引き出し配線１０２よりも長いことが望ましい。
［第２実施形態］
　以下、本発明の第２実施形態について、図９～図１３を用いて説明する。
　本実施形態の液晶表示装置の基本構成は第１実施形態と同一であり、引き出し配線の構成が第１実施形態と異なる。そのため、本実施形態では、引き出し配線のみについて説明する。
　図９は、第２実施形態の液晶表示装置の引き回し配線を示す拡大図である。図１０は、図９のX-X線に沿う断面図である。図１１は、図９のXI-XI線に沿う断面図である。図１２は、図９のXII-XII線に沿う断面図である。図１３は、図９のXIII-XIII線に沿う断面図である。
　図９～図１３において、第１実施形態で用いた図面と共通の構成要素には同一の符号を付し、説明を省略する。
（引き出し配線の構成）
　第１実施形態においては、複数の接続端子側引き出し配線１０２は、全て第３導電層で構成されていた。これに対し、図９に示すように、本実施形態では、第１実施形態と異なり、複数の接続端子側引き出し配線６０２は、第２導電層もしくは第３導電層で構成されている。
　以下の説明では、第１導電層からなる信号線側引き出し配線１０１を備えた引き出し配線６０を第１引き出し配線６０Ａと称し、第２導電層からなる信号線側引き出し配線１０１を備えた引き出し配線６０を第２引き出し配線６０Ｂと称し、第３導電層からなる信号線側引き出し配線１０１を備えた引き出し配線６０を第３引き出し配線６０Ｃと称する。
　より具体的には、第１引き出し配線６０Ａは、信号線側第１引き出し配線１０１Ａと、接続端子側第１引き出し配線６０２Ａと、を備えている。第２引き出し配線６０Ｂは、信号線側第２引き出し配線１０１Ｂと、接続端子側第２引き出し配線６０２Ｂと、を備えている。第３引き出し配線６０Ｃは、信号線側第３引き出し配線１０１Ｃと、接続端子側第３引き出し配線６０２Ｃと、を備えている。信号線側第１引き出し配線１０１Ａ、信号線側第２引き出し配線１０１Ｂ、および信号線側第３引き出し配線１０１Ｃの構成は、第１実施形態と同様である。
　接続端子側第１引き出し配線６０２Ａ、接続端子側第２引き出し配線６０２Ｂ、および接続端子側第３引き出し配線６０２Ｃは、第２導電層と第３導電層とが複数の接続端子側引き出し配線６０２にわたって交互に配置された構成を有している。例えば図９において、最も左端の第１引き出し配線６０Ａは、第３導電層で構成された接続端子側第１引き出し配線６０２Ａを備えている。左から２番目の第２引き出し配線６０２Ｂは、第２導電層で構成された接続端子側第２引き出し配線６０２Ｂを備えている。左から３番目の第３引き出し配線６０Ｃは、第３導電層で構成された接続端子側第３引き出し配線６０２Ｃを備えている。次に、左から４番目の第１引き出し配線６０Ｄは、第２導電層で構成された接続端子側第１引き出し配線６０２Ｄを備えている。左から５番目の第２引き出し配線６０Ｅは、第３導電層で構成された接続端子側第２引き出し配線６０２Ｅを備えている。最も右端の第３引き出し配線６０Ｆは、第２導電層で構成された接続端子側第３引き出し配線６０２Ｆを備えている。以降もこの繰り返しである。
　図１１に示すように、図９に示す左から４番目の第１引き出し配線６０Ｄは、第１導電層で構成された信号線側第１引き出し配線１０１Ａと第２導電層で構成された接続端子側第１引き出し配線６０２Ｄとが、第１中継コンタクト部６１Ｄを介して接続された構成を有する。
　図１２に示すように、図９に示す左から５番目の第２引き出し配線６０Ｅは、第２導電層で構成された信号線側第２引き出し配線１０１Ｂと第３導電層で構成された接続端子側第２引き出し配線６０２Ｅとが、第２中継コンタクト部６１Ｅを介して接続された構成を有する。
　図１３に示すように、図９に示す左から３番目の第３引き出し配線６０Ｃは、第３導電層で構成された信号線側第３引き出し配線１０１Ｃと第３導電層で構成された接続端子側第３引き出し配線６０２Ｃとが一体に構成されている。
　その他の構成は、第１実施形態と同様である。
（接続端子の構成）
　図１０～図１３に示すように、第１接続端子９Ａ、第２接続端子９Ｂ、および第３接続端子９Ｃは、同一の構成を有する。すなわち、第１接続端子９Ａ、第２接続端子９Ｂ、および第３接続端子９Ｃは、第２導電層からなる下層側パッド６３と、第３導電層からなる中間パッド６４と、絵素電極８を構成する導電層からなる上層側パッド６５と、の３層構造を有する。
　例えば図１１に示すように、第１引き出し配線６０Ｄについては、接続端子側第１引き出し配線６０２Ｄは、第１接続端子６９Ａの部分まで延在し、延在した部分が接続端子側第１引き出し配線６０２Ｄと一体の下層側パッド６３を構成する。また、図１２もしくは図１３に示すように、第３導電層からなる接続端子側引き出し配線６０２を備えた引き出し配線６０Ｃ，６０Ｅについては、接続端子６９Ｃ，６９Ｂの部分において接続端子側引き出し配線６０２Ｃ，６０２Ｅの下層側に第２導電層の孤立パターンが設けられ、その孤立パターンが下層側パッド６３を構成している。
　第２実施形態においても、表示品質の低下を抑えつつ、狭額縁化を図ることが可能な液晶表示装置を提供できる、という第１実施形態と同様の効果が得られる。また、図１０に示すように、全ての接続端子６９が同一の構造を有しており、接続端子６９の上面の高さが同じであるため、圧着不良の発生率を低減できる、という第１実施形態と同様の効果が得られる。
　ただし、第１実施形態の場合、複数の接続端子側引き出し配線１０２の全てが同じレイヤーの導電層で構成されているため、狭ピッチ化の程度によっては引き出し配線１０の設計の自由度が低下し、狭ピッチ化が難しくなる、という欠点がある。その点、本実施形態の場合、複数の接続端子側引き出し配線６０２は第２導電層と第３導電層とが交互に配置された構成を有するため、配線の幅とピッチとが同じであれば、実質的に第１実施形態の２倍の密度で引き出し配線を配置することができる。これにより、本実施形態では、第１実施形態に比べて引き出し配線の設計の自由度が高くなり、引き出し配線の狭ピッチ化を実現しやすくなる。
　なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
　例えば、第１実施形態では、全ての接続端子側引き出し配線が第３導電層で構成されている例を示し、第２実施形態では、複数の接続端子側引き出し配線が第２導電層、第３導電層の双方で構成されている例を示した。これらの構成に代えて、例えば全ての接続端子側引き出し配線が第２導電層で構成されていてもよい。
　第２実施形態において、第３導電層からなる接続端子側引き出し配線６０２を備えた引き出し配線６０Ｃ，６０Ｅにおいて、接続端子６９Ｃ，６９Ｂに第２導電層の孤立パターンからなる下層側パッド６３が必ずしも設けられていなくてもよい。この場合、全ての接続端子が同一の構成とはならず、第３導電層からなる接続端子側引き出し配線の接続端子と第２導電層からなる接続端子側引き出し配線の接続端子とでは、構成が異なり、上面の高さが同じにならない。ただし、この場合でも、図１５に示した比較例に比べれば、接続端子間の段差を緩和することができ、圧着不良を低減することができる。
　上記実施形態では、本発明の一つの態様の引き出し配線をソース線用の引き出し配線として用いる例を示したが、この構成に代えて、本発明の一つの態様の引き出し配線をゲート線用の引き出し配線として用いてもよい。また、接続端子にドライバー用半導体チップが接続される例を示したが、接続端子に接続される電子部品はドライバー用半導体チップに限らず、例えばフレキシブルプリント配線板等であってもよい。その他、上記実施形態の液晶表示装置の各構成要素の形状、数、配置、材料などに関する具体的な記載は、適宜変更が可能である。
　本発明の一つの態様は、液晶表示装置の他、有機エレクトロルミネッセンス表示装置、電気泳動表示装置等の各種表示装置に利用が可能である。
　１…液晶表示装置（表示装置）、２…素子基板、３…対向基板、４…液晶層（電気光学材料層）、７…第１基板、９，６９…接続端子、９Ａ，６９Ａ…第１接続端子、９Ｂ，６９Ｂ…第２接続端子、９Ｃ，６９Ｃ…第３接続端子、１０，６０…引き出し配線、１０Ａ，６０Ａ，６０Ｄ…第１引き出し配線、１０Ｂ，６０Ｂ，６０Ｅ…第２引き出し配線、１０Ｃ，６０Ｃ，６０Ｆ…第３引き出し配線、１８…ソース線（信号線）、２０…薄膜トランジスタ（スイッチング素子）、１０１…信号線側引き出し配線、１０１Ａ…信号線側第１引き出し配線、１０１Ｂ…信号線側第２引き出し配線、１０１Ｃ…信号線側第３引き出し配線、１０２，６０２…接続端子側引き出し配線、１０２Ａ，６０２Ａ，６０２Ｄ…接続端子側第１引き出し配線、１０２Ｂ，６０２Ｂ，６０２Ｅ…接続端子側第２引き出し配線、１０２Ｃ，６０２Ｃ，６０２Ｆ…接続端子側第３引き出し配線。

Claims (6)

  1. 　第１基板と、
    　前記第１基板の第１面に設けられた電気光学材料層と、
    　前記第１面に設けられた複数の信号線と、
    　前記第１面に設けられた複数のスイッチング素子と、
    　前記第１面に設けられた複数の接続端子と、
    　前記第１面に沿う第１方向に延在して設けられ、前記複数の信号線のうちの少なくとも一部の信号線と前記複数の接続端子のうちの少なくとも一部の接続端子とを電気的に接続する複数の引き出し配線と、を備え、
    　前記複数の引き出し配線は、前記第１面の法線方向から見た平面視において、前記第１方向と直交する第２方向に順次配列された第１引き出し配線、第２引き出し配線、および第３引き出し配線を備え、
    　前記第１引き出し配線は、一端が前記信号線に接続された信号線側第１引き出し配線と、一端が前記信号線側第１引き出し配線に接続されるとともに他端が前記接続端子に接続された接続端子側第１引き出し配線と、を備え、
    　前記第２引き出し配線は、一端が前記信号線に接続された信号線側第２引き出し配線と、一端が前記信号線側第２引き出し配線に接続されるとともに他端が前記接続端子に接続された接続端子側第２引き出し配線と、を備え、
    　前記第３引き出し配線は、一端が前記信号線に接続された信号線側第３引き出し配線と、一端が前記信号線側第３引き出し配線に接続されるとともに他端が前記接続端子に接続された接続端子側第３引き出し配線と、を備え、
    　前記信号線側第１引き出し配線は、前記第１面に設けられた第１導電層によって構成され、
    　前記信号線側第２引き出し配線は、前記第１引き出し配線を覆う第１絶縁層上に設けられた第２導電層によって構成され、
    　前記信号線側第３引き出し配線は、前記第２引き出し配線を覆う第２絶縁層上に設けられた第３導電層によって構成され、
    　前記スイッチング素子を構成する複数層の導電層のうち、最も下層側の導電層は前記第２導電層によって構成され、
    　前記複数の引き出し配線において、前記接続端子側第１引き出し配線、前記接続端子側第２引き出し配線、および前記接続端子側第３引き出し配線は、前記第３導電層を少なくとも含み、前記第１導電層を含まない導電層によって構成されている、表示装置。
  2. 　前記接続端子側第１引き出し配線、前記接続端子側第２引き出し配線、および前記接続端子側第３引き出し配線の各々は、前記第３導電層によって構成されている、請求項１に記載の表示装置。
  3. 　前記接続端子側第１引き出し配線、前記接続端子側第２引き出し配線、および前記接続端子側第３引き出し配線は、前記第２導電層と前記第３導電層とが前記複数の引き出し配線にわたって交互に配置された構成を有する、請求項１に記載の表示装置。
  4. 　前記接続端子側第１引き出し配線、前記接続端子側第２引き出し配線、および前記接続端子側第３引き出し配線の各々に接続された前記接続端子は、前記第２導電層と前記第３導電層とが積層された構成を有する、請求項３に記載の表示装置。
  5. 　前記スイッチング素子は、薄膜トランジスタであり、
    　前記複数の信号線は、複数のゲート線と複数のソース線とを含み、
    　前記引き出し配線は、前記ソース線と前記接続端子とを電気的に接続する、請求項１に記載の表示装置。
  6. 　前記薄膜トランジスタのゲート電極は、前記第２導電層によって構成されている、請求項５に記載の表示装置。
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