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WO2017215040A1 - 栅极驱动电路及液晶显示装置 - Google Patents

栅极驱动电路及液晶显示装置 Download PDF

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Publication number
WO2017215040A1
WO2017215040A1 PCT/CN2016/087802 CN2016087802W WO2017215040A1 WO 2017215040 A1 WO2017215040 A1 WO 2017215040A1 CN 2016087802 W CN2016087802 W CN 2016087802W WO 2017215040 A1 WO2017215040 A1 WO 2017215040A1
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WO
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pull
gate
drain
source
thin film
Prior art date
Application number
PCT/CN2016/087802
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English (en)
French (fr)
Inventor
徐向阳
Original Assignee
深圳市华星光电技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 深圳市华星光电技术有限公司 filed Critical 深圳市华星光电技术有限公司
Priority to US15/302,170 priority Critical patent/US10049636B2/en
Publication of WO2017215040A1 publication Critical patent/WO2017215040A1/zh

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    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Definitions

  • the present invention relates to the field of displays, and in particular to a gate driving circuit and a liquid crystal display device.
  • GOA Gate Driver On The Array circuit uses the array process technology of the existing thin film transistor liquid crystal display to fabricate the gate row scan driving signal circuit on the array substrate to realize the driving mode of the gate progressive scanning.
  • the structure diagram of the existing N-th stage GOA unit mainly includes: a pull-up control module 101, a pull-up module 102, a pull-down module 103, and a pull-down control module 104.
  • the signal input by the first input end of the N-1th stage signal is G(n-1)
  • the signal input by the second input end of the N-1th stage signal is ST(n-1)
  • the N+1th stage signal The input signal is G(n+1)
  • the output signal of the first output is G(n)
  • the output signal of the second output is ST(n+1)
  • the signal of the pull-down point is Q(n), high.
  • the input signal of the frequency clock signal input terminal is CLKA, CLKB.
  • the present invention constructs a gate driving circuit including a gate driving unit connected in multiple stages, wherein the Nth stage gate driving unit includes:
  • the first input end of the N-1th stage signal is connected to the first output end of the N-1th stage gate driving unit; the N-1th stage signal second input end and the N-1th stage
  • the second output end of the gate driving unit is connected, the first output end is connected to the first input end of the N-1th stage signal of the N+1th stage gate driving unit; the second output end is a second input end of the N-1th stage signal of the N+1 stage gate driving unit is connected; the first output end is configured to provide a scan signal to the scan line of the Nth stage of the display area;
  • the Nth stage gate driving unit further includes:
  • the pull-up control module includes a third thin film transistor, the third thin film transistor has a third gate, a third source, and a third drain; the third source is connected to the N-1th stage signal An input terminal, the third gate is connected to the second input end of the N-1th stage signal, and the third drain is connected to the pulldown point;
  • a pull-up module is respectively connected to the high-frequency clock signal input end, the first output end, and the second output end, and is connected to the pull-down point together with the pull-up control module, for The signals of the first output end and the second output end are charged, and the pull-down point is brought to a higher potential;
  • a first pull-down module is respectively connected to the input signal of the (N+1)th level, and is connected to the first output end together with the pull-up module, and is connected to the pull-down control module together with the pull-down a point for pulling down the pull-down point and the potential of the first output when the signal at the first output is in a non-charging state;
  • a pull-down control module respectively connected to the pull-up control module and the pull-up module, for pulling down the pull-down point and the potential of the first output when the potential of the pull-down point is at a low potential;
  • a second pull-down module includes a first thin film transistor and a second thin film transistor, and the second pull-down module is connected to the first low-frequency clock signal input end, the pull-down control module, and the pull-up control module and the The pull-up module is commonly connected to the pull-down point; the potential for pulling down the pull-down point and the potential after the first output is pulled down are equal to a preset voltage;
  • the first thin film transistor has a first gate, a first source, and a first drain;
  • the second thin film transistor has a second gate, a second source, and a second drain;
  • the first gate And the second gate is connected to the first low frequency clock signal input end, the first source is connected to the pull down point;
  • the first drain is connected to the low level input end;
  • the second source The pole is connected to the first output;
  • the second drain is connected to the low input.
  • the present invention constructs a gate driving circuit including a gate driving unit connected in multiple stages, wherein the Nth stage gate driving unit includes:
  • the first input end of the N-1th stage signal is connected to the first output end of the N-1th stage gate driving unit; the N-1th stage signal second input end and the N-1th stage
  • the second output end of the gate driving unit is connected, the first output end is connected to the first input end of the N-1th stage signal of the N+1th stage gate driving unit; the second output end is a second input end of the N-1th stage signal of the N+1 stage gate driving unit is connected; the first output end is configured to provide a scan signal to the scan line of the Nth stage of the display area;
  • the Nth stage gate driving unit further includes:
  • a pull-up control module respectively connected to the first input end of the N-1th stage signal, the second input end of the N-1th stage signal, and the pull-down point, for pulling up a potential of the pull-down point;
  • a pull-up module is respectively connected to the high-frequency clock signal input end, the first output end, and the second output end, and is connected to the pull-down point together with the pull-up control module, for The signals of the first output end and the second output end are charged, and the pull-down point is brought to a higher potential;
  • a first pull-down module is respectively connected to the input signal of the (N+1)th level, and is connected to the first output end together with the pull-up module, and is connected to the pull-down control module together with the pull-down a point for pulling down the pull-down point and the potential of the first output when the signal at the first output is in a non-charging state;
  • a pull-down control module is respectively connected to the pull-up control module and the pull-up module, and is configured to pull down a pull-down point and a potential of the first output end when a potential of the pull-down point is at a low potential;
  • a second pull-down module includes a first thin film transistor and a second thin film transistor, and the second pull-down module is connected to the first low-frequency clock signal input end, the pull-down control module, and the pull-up control module and the The pull-up module is commonly connected to the pull-down point; a potential for pulling down the pull-down point and a potential after the first output is pulled down are equal to a preset voltage.
  • Another object of the present invention is to provide a liquid crystal display device including the above-described gate driving circuit and a display region connected to the gate driving circuit.
  • the gate driving circuit and the liquid crystal display device of the invention further increase the voltage when the potential of the pull-down point and the output end fluctuates by increasing the pull-down module, thereby eliminating the influence of the coupling capacitor on the gate driving circuit, thereby improving the gate.
  • the reliability and service life of the pole drive circuit is not limited to, but not limited to, but not limited to, but not limited to, but not limited to, but not limited to, but not limited to, but not limited to increase the voltage when the potential of the pull-down point and the output end fluctuates by increasing the pull-down module, thereby eliminating the influence of the coupling capacitor on the gate driving circuit, thereby improving the gate.
  • the reliability and service life of the pole drive circuit is not limited to increase the voltage when the potential of the pull-down point and the output end fluctuates by increasing the pull-down module, thereby eliminating the influence of the coupling capacitor on the gate driving circuit, thereby improving the gate.
  • FIG. 1 is a schematic structural view of an Nth stage gate driving circuit of the prior art
  • FIG. 2 is a schematic structural view of an Nth-level gate driving circuit of the present invention.
  • FIG. 3 is a driving waveform diagram of a gate driving circuit of the present invention.
  • FIG. 2 is a schematic structural diagram of an Nth-level gate driving circuit of the present invention.
  • the gate driving circuit of the present invention comprises a gate driving unit connected in multiple stages, wherein the Nth stage gate driving unit, as shown in FIG. 2, comprises: a first input end of the N-1th stage signal, and an N-1th Level signal second input end, N+1th stage signal input end, high frequency clock signal input end, first output end, second output end, pull-down point, first low frequency clock signal input end, and low level input end
  • N is a positive integer greater than 3;
  • the signal at the first input of the N-1th signal is G(N-1), the signal at the second input of the N-1th signal is ST(N-1), and the signal at the input of the high frequency clock signal is CLKA/CLKB.
  • the signal at the first output is G(N), the signal at the second output is ST(N+1), the signal at the pull-down is Q(N), and the input at low level is VSS.
  • the signal at the input of the first low-frequency clock signal is LC3/LC4.
  • the first input end of the N-1th stage signal is connected to the first output end of the N-1th stage gate driving unit; the N-1th stage signal second input end and the N-1th stage
  • the second output end of the gate driving unit is connected, the first output end is connected to the first input end of the N-1th stage signal of the N+1th stage gate driving unit; the second output end is a second input end of the N-1th stage signal of the N+1 stage gate driving unit is connected; the first output end is configured to provide a scan signal to the scan line of the Nth stage of the display area;
  • the Nth The stage gate driving unit further includes: a pull-up control module 201, a pull-up module 202, a first pull-down module 203, a pull-down control module 204, and a second pull-down module 200;
  • the pull-up control module 201 is respectively connected to the first input end of the N-1th stage signal, the second input end of the N-1th stage signal, and the pull-down point, for pulling up the potential of the pull-down point To control whether the pull-up module 202 is turned on.
  • the pull-up module 202 is respectively connected to the high-frequency clock signal input end, the first output end, and the second output end, and is connected to the pull-down point together with the pull-up control module 201, Charging the signals of the first output end and the second output end, and causing the signal Q(n) of the pull-down point to reach a higher potential;
  • the first pull-down module 203 is connected to the input signal of the (N+1)th level, and is connected to the first output end together with the pull-up module 202, and is connected to the pull-up control module 201.
  • the pull-down point is configured to pull down the pull-down point and the potential of the first output end when the signal of the first output end is in a non-charging state;
  • the pull-down control module 204 is respectively connected to the pull-up control module 201 and the pull-up module 202, and is configured to pull down the pull-down point and the potential of the first output terminal when the potential of the pull-down point is at a low potential ;
  • the second pull-down module 200 includes a first thin film transistor T71 and a second thin film transistor T72, and is connected to the first low frequency clock signal input end, the pull-down control module 204, and the pull-up control module 201,
  • the pull-up module 202 is commonly connected to the pull-down point, and the potential after the pull-down point is pulled down and the potential after the first output pull-down is equal to a preset voltage, to eliminate the potential of the pull-down point and the The potential of the first output is fluctuating during the pull-down process.
  • the first thin film transistor T71 has a first gate, a first source and a first drain; the second thin film transistor T72 has a second gate, a second source and a second drain; The gate and the second gate are both connected to the first low frequency clock signal input end, the first source is connected to the pull down point; the first drain is connected to the low level input end; The second source is connected to the first output terminal; the second drain is connected to the low level input terminal.
  • the pull-up control module 201 includes a third thin film transistor T11, the third thin film transistor has a third gate, a third source, and a third drain;
  • the third source is connected to the first input end of the N-1th stage signal, the third gate is connected to the second input end of the N-1th stage signal, and the third drain is connected to the pull down point.
  • the pull-up module 202 includes a fourth thin film transistor T22, a fifth thin film transistor T21, and the fourth thin film transistor T22 has a fourth gate, a fourth source, and a fourth drain; the fifth thin film transistor T21 has a fifth gate, a fifth source, and a fifth drain;
  • the fourth gate and the fifth gate are commonly connected to the pull-down point, and the fourth source and the fifth source are commonly connected to the high-frequency clock signal input end, and the fourth A drain is connected to the second output, and a fifth drain is connected to the first output.
  • the pull-up module 202 further includes a capacitor cb, one end of the capacitor cb is connected to the pull-down point, and the other end of the capacitor cb is connected to the first output end.
  • the first pull-down module 203 includes a sixth thin film transistor T41 and a seventh thin film transistor T31; the sixth thin film transistor T41 includes a sixth gate, a sixth source, and a sixth drain; the seventh thin film transistor T31 includes a seventh gate, a seventh source, and a seventh drain;
  • the sixth gate and the seventh gate are both connected to the N+1th stage signal input end, the sixth source is connected to the pull down point, and the sixth drain is connected to the low power a flat input terminal; the seventh source is connected to the first output terminal, and the seventh drain is connected to the low level input terminal.
  • the Nth stage gate driving unit further includes a second low frequency clock signal input end and a third low frequency clock signal input end; the second low frequency clock signal input end input signal is LC1; and the third low frequency clock signal input end is input The signal is LC2;
  • the pull-down control module 204 includes: a first pull-down control sub-module 2041;
  • the first pull-down control sub-module 2041 includes: an eighth thin film transistor T52, a ninth thin film transistor T51, a tenth thin film transistor T53, an eleventh thin film transistor T54, a twelfth thin film transistor T42, and a thirteenth thin film transistor T32. ;
  • the eighth thin film transistor T52 includes an eighth gate, an eighth source, and an eighth drain;
  • the ninth thin film transistor T51 includes a ninth gate, a ninth source, and a ninth drain;
  • the thin film transistor T53 includes a tenth gate, a tenth source, and a tenth drain;
  • the eleventh thin film transistor T54 includes an eleventh gate, an eleventh source, and an eleventh drain;
  • the second thin film transistor T42 includes a twelfth gate, a twelfth source, and a twelfth drain;
  • the thirteenth thin film transistor T32 includes a thirteenth gate, a thirteenth source, and a thirteenth drain;
  • the eighth gate is connected to the pull-down point, the eighth source is connected to the ninth drain, and the eighth drain is connected to the low-level input terminal;
  • the ninth gate is connected to the second low frequency clock signal input end, the ninth source is connected to the ninth gate, and the ninth drain is connected to the tenth gate;
  • the tenth source is connected to the ninth source, and the tenth drain is connected to the twelfth gate and the thirteenth gate;
  • the eleventh gate is connected to the eighth gate, the eleventh source is connected to the tenth drain, and the eleventh drain is connected to the low level input end;
  • the twelfth source is connected to the pull-down point, the thirteenth source is connected to the first output end, and the twelfth drain and the thirteenth drain are both connected to the low level The input is connected.
  • the pull-down control module 204 includes: a second pull-down control sub-module 2042;
  • the second pull-down control sub-module 2042 includes: the fourteenth thin film transistor T62, the fifteenth thin film transistor T61, the sixteenth thin film transistor T63, the seventeenth thin film transistor T64, the eighteenth thin film transistor T43, the tenth Nine thin film transistor T33;
  • the fourteenth thin film transistor T62 includes a fourteenth gate, a fourteenth source, and a fourteenth drain;
  • the fifteenth thin film transistor T61 includes a fifteenth gate, a fifteenth source, and a tenth a five-drain;
  • the sixteenth thin film transistor T63 includes a sixteenth gate, a sixteenth source, and a sixteenth drain;
  • the seventeenth thin film transistor T64 includes a seventeenth gate and a seventeenth source a thirteenth drain;
  • the eighteenth thin film transistor T43 includes an eighteenth gate, an eighteenth source, and an eighteenth drain;
  • the nineteenth thin film transistor T33 includes a nineteenth gate, The nineteenth source and the nineteenth drain;
  • the fourteenth gate is connected to the pull-down point, the fourteenth source is connected to the fifteenth drain, and the fourteenth drain is connected to the low-level input terminal;
  • the fifteenth gate is connected to the third low frequency clock signal input end, the fifteenth source is connected to the fifteenth gate, and the fifteenth drain is connected to the sixteenth gate;
  • the sixteenth source is connected to the fifteenth source, and the sixteenth drain is connected to the eighteenth gate and the nineteenth gate;
  • the seventeenth gate is connected to the fourteenth gate, the seventeenth source is connected to the sixteenth drain, and the seventeenth drain is connected to the low level input;
  • the eighteenth source is connected to the pull-down point
  • the nineteenth source is connected to the first output end
  • the eighteenth drain and the nineteenth drain are both connected to the low level The input is connected.
  • the working principle of the gate driving unit of the present invention is: when the signal ST(N-1) of the second input terminal of the N-1th stage signal of the pull-up control module 201 is at a high level, the third thin film transistor T11 When closed, when the signal G(N-1) input of the first input terminal of the N-1th stage signal is at a high level, the signal Q(N) of the pull-down point becomes a high level. At this time, the fourth thin film transistor T22 and the fifth thin film transistor T21 of the pull-up module 202 are closed, and the signal CLKA or CLKB of the high-frequency clock signal input terminal is input; the thin film transistor T21 is closed, and the signal of the first output end is closed. G(n) is high.
  • the first pull-down module 203 and the pull-down control module 204 stop working.
  • Q(n) remains high for the next 1/2 clock cycle, CLKA/
  • the CLKB signal is output to the first output through T21 such that G(n) is high.
  • the Q(n) point is high, the p point or the Q point is low, and the potentials of Q(n) and G(n) are not pulled low.
  • G(n+1) In the next 1/2 clock cycle, G(n+1) outputs a high potential, causing the thin film transistors T31 and T41 of the first pull-down module 203 to be closed, thereby pulling the potentials of Q(n) and G(n) low.
  • the Q(n) point When the Q(n) point is low, the p point or the Q point is high, so that T42 ⁇ T32 or T43 ⁇ T33 is closed, and the potentials of Q(n) and G(n) are further pulled low.
  • the pull-down when the pull-down is low, the potential of Q(n) fluctuates due to the coupling capacitance of the thin film transistor T21 ⁇ T22, that is, the potentials of Q(n) and G(n) exceed the voltage of VSS, thereby affecting G(n). Stability.
  • the signal input by the first low frequency clock signal input end includes a first low frequency clock signal LC3 and a second low frequency clock signal LC4, and the display area includes a first display area and a second display area;
  • the first low frequency clock signal is at a high level when the scan line of the first display area is driven; and the second low frequency clock signal is at a high level when the scan line of the second display area is driven.
  • the first display area and the second display area are, for example, a top half screen and a lower half screen.
  • a driving waveform diagram of two frames is given, taking a liquid crystal display panel with four rows of scanning lines as an example, wherein STV represents a starting signal, G1- G4 indicates the scanning signal input from 1 to 4 lines of scanning line.
  • STV represents a starting signal
  • G1- G4 indicates the scanning signal input from 1 to 4 lines of scanning line.
  • the input signal of the terminal can only output a high level signal during the driving time of the upper half screen, so that the potential of the scanning signal and the pull-down point of the lower half screen is high.
  • the input signal LC4 of the second low frequency clock signal input terminal can only output high in the lower half screen driving time (t4-t5).
  • the potential signal maintains the potential of the scan signal and the pull-down point of the lower half of the screen at a stable low level.
  • T5-t6 represents the blanking period in one frame. In order to better maintain the potential of the scanning signal and the pull-down point, both LC3 and LC4 are high. It can be understood that the driving principle of the next frame is similar.
  • the gate driving circuit of the invention increases the voltage when the potential of the pull-down point and the output end fluctuates by increasing the pull-down module, thereby eliminating the influence of the coupling capacitor on the gate driving circuit, thereby improving the reliability of the gate circuit. Sex and service life.
  • the present invention also provides a liquid crystal display device including a gate driving unit, and a display region connected to the gate driving circuit;
  • the gate driving circuit includes a gate driving unit connected in multiple stages, wherein the Nth stage gate driving unit includes:
  • the first input end of the N-1th stage signal is connected to the first output end of the N-1th stage gate driving unit; the N-1th stage signal second input end and the N-1th stage
  • the second output end of the gate driving unit is connected, the first output end is connected to the first input end of the N-1th stage signal of the N+1th stage gate driving unit; the second output end is a second input end of the N-1th stage signal of the N+1 stage gate driving unit is connected; the first output end is configured to provide a scan signal to the scan line of the Nth stage of the display area;
  • the Nth stage gate driving unit further includes:
  • a pull-up control module respectively connected to the first input end of the N-1th stage signal, the second input end of the N-1th stage signal, and the pull-down point, for pulling up a potential of the pull-down point;
  • a pull-up module is respectively connected to the high-frequency clock signal input end, the first output end, and the second output end, and is connected to the pull-down point together with the pull-up control module, for The signals of the first output end and the second output end are charged, and the pull-down point is brought to a higher potential;
  • a first pull-down module is respectively connected to the input signal of the (N+1)th level, and is connected to the first output end together with the pull-up module, and is connected to the pull-down control module together with the pull-down a point for pulling down the pull-down point and the potential of the first output when the signal at the first output is in a non-charging state;
  • a pull-down control module is respectively connected to the pull-up control module and the pull-up module, and is configured to pull down a pull-down point and a potential of the first output end when a potential of the pull-down point is at a low potential;
  • a second pull-down module including a first thin film transistor and a second thin film transistor, connected to the first low frequency clock signal input end, the pull-down control module, and commonly connected with the pull-up control module and the pull-up module And the pull-down point; the potential for pulling down the pull-down point and the potential after the first output is pulled down is equal to a preset voltage.
  • the liquid crystal display device of the present invention may include the above-described gate driving circuit. Since the gate driving circuit has been described in detail above, it will not be described herein.
  • the voltage is further pulled down when the potential of the pull-down point and the output end fluctuates, thereby eliminating the influence of the coupling capacitor on the gate driving circuit, thereby improving the reliability of the gate driving circuit. Sex and service life.

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Abstract

公开了一种栅极驱动电路及液晶显示装置。该栅极驱动电路包括多级连接的栅极驱动单元，其中第Ｎ级栅极驱动单元包括：上拉控制模块（201）、上拉模块（202）、第一下拉模块（203）、下拉控制模块（204）、第二下拉模块（200）；第二下拉模块（200）包括第一薄膜晶体管（T71）、第二薄膜晶体管（T72）。

Description

栅极驱动电路及液晶显示装置 技术领域
本发明涉及显示器领域，特别是涉及一种栅极驱动电路及液晶显示装置。
 背景技术
栅极驱动电路简称GOA（Gate Driver On Array）电路，利用现有薄膜晶体管液晶显示器的阵列制程技术将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式。
现有的第N级GOA单元的结构图，如图1所示，主要包括：上拉控制模块101、上拉模块102、下拉模块103、下拉控制模块104。其中，第N-1级信号第一输入端输入的信号为G（n-1）、第N-1级信号第二输入端输入的信号为ST（n-1）、第N+1级信号输入端输入的信号为G（n+1），第一输出端的输出信号为G（n）、第二输出端的输出信号为ST（n+1）、下拉点的信号为Q（n）、高频时钟信号输入端输入的信号为CLKA、CLKB，在实际应用过程中，由于上拉模块102的薄膜晶体管的源极和栅极之间存在着耦合电容，使得下拉点的电位或者第一输出端的电压被拉低时，存在着波动，降低了栅极驱动电路的信耐性和使用寿命。
因此，有必要提供一种栅极驱动电路及液晶显示装置，以解决现有技术所存在的问题。
 技术问题
本发明的目的在于提供一种栅极驱动电路及液晶显示装置，以解决现有技术中下拉点被拉低时容易出现波动的技术问题。
 技术解决方案
为解决上述技术问题，本发明构造了一种栅极驱动电路，其包括多级连接的栅极驱动单元，其中第N级栅极驱动单元包括：
第N-1级信号第一输入端、第N-1级信号第二输入端、第N+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数；
其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第N+1级的栅极驱动单元的第N-1级信号第一输入端相连；所述第二输出端与第N+1级的栅极驱动单元的第N-1级信号第二输入端连接；所述第一输出端，用于向显示区域的第N级的扫描线提供扫描信号；
所述第N 级栅极驱动单元还包括：
上拉控制模块，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；所述上拉控制模块包括第三薄膜晶体管，所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极；所述第三源极连接所述第N-1级信号第一输入端，所述第三栅极连接所述第N-1级信号第二输入端，所述第三漏极连接所述下拉点；
上拉模块，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；
第一下拉模块，分别与所述第N+1级信号输入端连接，并与所述上拉模块共同连接于所述第一输出端，与所述上拉控制模块共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位；
下拉控制模块，分别与所述上拉控制模块、所述上拉模块连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位；以及
第二下拉模块，包括第一薄膜晶体管、第二薄膜晶体管，所述第二下拉模块与所述第一低频时钟信号输入端、所述下拉控制模块连接，并与所述上拉控制模块、所述上拉模块共同连接于所述下拉点；用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压；
所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极；所述第二薄膜晶体管具有第二栅极、第二源极及第二漏极；所述第一栅极和第二栅极都连接所述第一低频时钟信号输入端连接，所述第一源极连接所述下拉点；所述第一漏极连接所述低电平输入端；所述第二源极连接所述第一输出端；所述第二漏极连接所述低电平输入端。
为解决上述技术问题，本发明构造了一种栅极驱动电路，其包括多级连接的栅极驱动单元，其中第N级栅极驱动单元包括：
第N-1级信号第一输入端、第N-1级信号第二输入端、第N+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数；
其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第N+1级的栅极驱动单元的第N-1级信号第一输入端相连；所述第二输出端与第N+1级的栅极驱动单元的第N-1级信号第二输入端连接；所述第一输出端，用于向显示区域的第N级的扫描线提供扫描信号；
所述第N 级栅极驱动单元还包括：
上拉控制模块，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；
上拉模块，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；
第一下拉模块，分别与所述第N+1级信号输入端连接，并与所述上拉模块共同连接于所述第一输出端，与所述上拉控制模块共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位；
下拉控制模块，分别与所述上拉控制模块、所述上拉模块连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位；
第二下拉模块，包括第一薄膜晶体管、第二薄膜晶体管，所述第二下拉模块与所述第一低频时钟信号输入端、所述下拉控制模块连接，并与所述上拉控制模块、所述上拉模块共同连接于所述下拉点；用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压。
本发明另一个目的在于提供一种液晶显示装置，包括上述栅极驱动电路，以及与所述栅极驱动电路连接的显示区域。
 有益效果
本发明的栅极驱动电路及液晶显示装置，通过增加一下拉模块，在下拉点和输出端的电位波动时，将电压进一步拉低，消除了耦合电容对栅极驱动电路的影响，进而提高了栅极驱动电路的信赖性和使用寿命。
 附图说明
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
图1为现有技术的第N 级栅极驱动电路的结构示意图；
图2为本发明的第N级栅极驱动电路的结构示意图；
图3为本发明的栅极驱动电路的驱动波形图。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
在图中，结构相似的单元是以相同标号表示。
请参照图2，图2为本发明的第N级栅极驱动电路的结构示意图。
本发明的栅极驱动电路，包括多级连接的栅极驱动单元，其中第N级栅极驱动单元，如图2所示，包括：第N-1级信号第一输入端、第N-1级信号第二输入端、第N+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数；
第N-1级信号第一输入端的信号为G（N-1）、第N-1级信号第二输入端的信号为ST（N-1）、高频时钟信号输入端的信号为CLKA/CLKB、第一输出端的信号为G（N）、第二输出端的信号为ST（N+1）、下拉点的信号为Q（N）、低电平输入端VSS，第一低频时钟信号输入端的信号为LC3/LC4。
其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第N+1级的栅极驱动单元的第N-1级信号第一输入端相连；所述第二输出端与第N+1级的栅极驱动单元的第N-1级信号第二输入端连接；所述第一输出端，用于向显示区域的第N级的扫描线提供扫描信号；
所述第N 级栅极驱动单元还包括：上拉控制模块201、上拉模块202、第一下拉模块203、下拉控制模块204、第二下拉模块200；
上拉控制模块201，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位，以控制所述上拉模块202是否开启。
上拉模块202，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块201共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点的信号Q(n)达到更高的电位；
第一下拉模块203，分别与所述第N+1级信号输入端连接，并与所述上拉模块202共同连接与所述第一输出端，与所述上拉控制模块201共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位；
下拉控制模块204，分别与所述上拉控制模块201、所述上拉模块202连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位；
第二下拉模块200，包括第一薄膜晶体管T71、第二薄膜晶体管T72，与所述第一低频时钟信号输入端、所述下拉控制模块204连接，并与所述上拉控制模块201、所述上拉模块202共同连接于所述下拉点，用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压，以消除所述下拉点的电位和所述第一输出端的电位在下拉过程中的波动。
所述第一薄膜晶体管T71具有第一栅极、第一源极及第一漏极；所述第二薄膜晶体管T72具有第二栅极、第二源极及第二漏极；所述第一栅极和第二栅极都连接所述第一低频时钟信号输入端连接，所述第一源极连接所述下拉点；所述第一漏极连接所述低电平输入端；所述第二源极连接所述第一输出端；所述第二漏极连接所述低电平输入端。
所述上拉控制模块201包括第三薄膜晶体管T11，所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极；
所述第三源极连接所述第N-1级信号第一输入端，所述第三栅极连接所述第N-1级信号第二输入端，所述第三漏极连接所述下拉点。
所述上拉模块202包括第四薄膜晶体管T22、第五薄膜晶体管T21、所述第四薄膜晶体管T22具有第四栅极、第四源极及第四漏极；所述第五薄膜晶体管T21具有第五栅极、第五源极及第五漏极；
所述第四栅极、所述第五栅极共同连接于所述下拉点，所述第四源极与所述第五源极共同连接于所述高频时钟信号输入端，所述第四漏极连接所述第二输出端，所述第五漏极连接所述第一输出端。
所述上拉模块202还包括电容cb，所述电容cb的一端与所述下拉点连接，所述电容cb的另一端与所述第一输出端连接。
所述第一下拉模块203包括第六薄膜晶体管T41和第七薄膜晶体管T31；所述第六薄膜晶体管T41包括第六栅极、第六源极及第六漏极；所述第七薄膜晶体管T31包括第七栅极、第七源极及第七漏极；
所述第六栅极和所述第七栅极都与所述第N+1级信号输入端连接，所述第六源极连接所述下拉点，所述第六漏极连接所述低电平输入端；所述第七源极连接所述第一输出端，所述第七漏极连接所述低电平输入端。
所述第N级栅极驱动单元还包括第二低频时钟信号输入端，和第三低频时钟信号输入端；第二低频时钟信号输入端输入的信号为LC1；第三低频时钟信号输入端输入的信号为LC2；
所述下拉控制模块204包括：第一下拉控制子模块2041；
所述第一下拉控制子模块2041包括：第八薄膜晶体管T52、第九薄膜晶体管T51、第十薄膜晶体管T53、第十一薄膜晶体管T54、第十二薄膜晶体管T42、第十三薄膜晶体管T32；
所述第八薄膜晶体管T52包括第八栅极、第八源极及第八漏极；所述第九薄膜晶体管T51包括第九栅极、第九源极及第九漏极；所述第十薄膜晶体管T53包括第十栅极、第十源极及第十漏极；所述第十一薄膜晶体管T54包括第十一栅极、第十一源极及第十一漏极；所述第十二薄膜晶体管T42包括第十二栅极、第十二源极及第十二漏极；所述第十三薄膜晶体管T32包括第十三栅极、第十三源极及第十三漏极；
所述第八栅极连接所述下拉点，所述第八源极连接所述第九漏极，所述第八漏极连接所述低电平输入端；
所述第九栅极连接所述第二低频时钟信号输入端，所述第九源极连接所述第九栅极，所述第九漏极连接所述第十栅极；
所述第十源极连接所述第九源极，所述第十漏极连接所述第十二栅极以及所述第十三栅极；
所述第十一栅极连接所述第八栅极，所述第十一源极与所述第十漏极连接，所述第十一漏极与所述低电平输入端连接；
所述第十二源极连接所述下拉点，所述第十三源极连接所述第一输出端，所述第十二漏极和所述第十三漏极都与所述低电平输入端连接。
所述下拉控制模块204包括：第二下拉控制子模块2042；
所述第二下拉控制子模块2042包括：所述第十四薄膜晶体管T62、第十五薄膜晶体管T61、第十六薄膜晶体管T63、第十七薄膜晶体管T64、第十八薄膜晶体管T43、第十九薄膜晶体管T33；
所述第十四薄膜晶体管T62包括第十四栅极、第十四源极及第十四漏极；所述第十五薄膜晶体管T61包括第十五栅极、第十五源极及第十五漏极；所述第十六薄膜晶体管T63包括第十六栅极、第十六源极及第十六漏极；所述第十七薄膜晶体管T64包括第十七栅极、第十七源极及第十七漏极；所述第十八薄膜晶体管T43包括第十八栅极、第十八源极及第十八漏极；所述第十九薄膜晶体管T33包括第十九栅极、第十九源极及第十九漏极；
所述第十四栅极连接所述下拉点，所述第十四源极连接所述第十五漏极，所述第十四漏极连接所述低电平输入端；
所述第十五栅极连接所述第三低频时钟信号输入端，所述第十五源极连接所述第十五栅极，所述第十五漏极连接所述第十六栅极；
所述第十六源极连接所述第十五源极，所述第十六漏极连接所述第十八栅极以及所述第十九栅极；
所述第十七栅极连接所述第十四栅极，所述第十七源极与所述第十六漏极连接，所述第十七漏极与所述低电平输入端连接；
所述第十八源极连接所述下拉点，所述第十九源极连接所述第一输出端，所述第十八漏极和所述第十九漏极都与所述低电平输入端连接。
本发明的栅极驱动单元的工作原理为：当所述上拉控制模块201的第N-1级信号第二输入端的信号ST（N-1）为高电平时，所述第三薄膜晶体管T11闭合，当所述第N-1级信号第一输入端的信号G（N-1）输入为高电平时，所述下拉点的信号Q（N）变为高电平。此时所述上拉模块202的第四薄膜晶体管T22以及所述第五薄膜晶体管T21闭合，同时输入所述高频时钟信号输入端的信号CLKA或者CLKB；使薄膜晶体管T21闭合，第一输出端的信号G（n）为高电平。此时第一下拉模块203和下拉控制模块204停止工作。在下一个1/2时钟周期内，Q(n)保持高电位，CLKA/ CLKB信号通过T21输出到第一输出端，使得G(n)为高电位。当Q(n)点为高电位时，p点或者Q点为低电位，Q(n)与G(n)的电位不被拉低。
在下一个1/2时钟周期内，G(n+1)输出高电位，使得第一下拉模块203的薄膜晶体管T31和T41闭合，从而将Q(n)与G(n)的电位拉低。当Q(n)点为低电位时，p点或者Q点为高电平，从而使得T42\T32或者T43\T33闭合，将Q(n)与G(n)的电位进一步拉低。但是在拉低时，由于薄膜晶体管T21\T22存在耦合电容，使得Q(n)的电位出现波动，也即Q(n)和G(n)的电位超过VSS的电压，从而影响G(n)的稳定性。
因此，当Q(n)和G(n)的电位超过VSS的电压时，通过第二下拉模块200将Q(n)和G(n)的电位拉回到VSS的电压，也即使得Q(n)和G(n)的电位维持稳定。
具体地，所述第一低频时钟信号输入端输入的信号包括第一低频时钟信号LC3和第二低频时钟信号LC4，所述显示区域包括第一显示区域和第二显示区域；
在第一显示区域的扫描线驱动时，该第一低频时钟信号为高电平；在第二显示区域的扫描线驱动时，该第二低频时钟信号为高电平。第一显示区域和第二显示区域比如为上半屏幕和下半屏幕。
如图3所示，给出两帧的驱动波形图，以液晶显示面板有4行扫描线为例，其中STV表示启动信号，G1- G4表示1到4行扫描线输入的扫描信号，在一帧t1-t6时间内，当上半屏（1、2行）扫描完时，在上半屏驱动时间（t2-t4）LC3为高电平，从而使上半屏的扫描信号和下拉点的电位维持稳定低电位，由于t4-t5时段内，下半屏（3、4行）还在继续扫描，因此第一低频时钟信号LC3输入端的输入信号只能在上半屏驱动时间内输出高电平的信号，才能使得下半屏的扫描信号和下拉点的电位为高电位。而当下半屏的扫描线扫描完，由于下一帧的上半屏还在继续扫描，因此第二低频时钟信号输入端的输入的信号LC4只能在下半屏幕驱动时间内（t4-t5）输出高电位的信号，从而将下半屏的扫描信号和下拉点的电位维持稳定低电位。其中t5-t6表示一帧内的熄屏时段，为了更好地维持扫描信号和下拉点的电位，此时LC3和LC4都为高电平。可以理解的是，下一帧的驱动原理与此类似。
本发明的栅极驱动电路，通过增加一下拉模块，在下拉点和输出端的电位波动时，将电压进一步拉低，消除了耦合电容对栅极驱动电路的影响，进而提高了栅极电路的信赖性和使用寿命。
本发明还提供一种液晶显示装置，其包括栅极驱动单元，以及与所述栅极驱动电路连接的显示区域；
所述栅极驱动电路包括多级连接的栅极驱动单元，其中，第N级栅极驱动单元包括：
第N-1级信号第一输入端、第N-1级信号第二输入端、第N+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数；
其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第N+1级的栅极驱动单元的第N-1级信号第一输入端相连；所述第二输出端与第N+1级的栅极驱动单元的第N-1级信号第二输入端连接；所述第一输出端，用于向所述显示区域的第N级的扫描线提供扫描信号；
所述第N 级栅极驱动单元还包括：
上拉控制模块，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；
上拉模块，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；
第一下拉模块，分别与所述第N+1级信号输入端连接，并与所述上拉模块共同连接于所述第一输出端，与所述上拉控制模块共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位；
下拉控制模块，分别与所述上拉控制模块、所述上拉模块连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位；
第二下拉模块，包括第一薄膜晶体管、第二薄膜晶体管，与所述第一低频时钟信号输入端、所述下拉控制模块连接，并与所述上拉控制模块、所述上拉模块共同连接于所述下拉点；用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压。
本发明的液晶显示装置可包括上述栅极驱动电路，鉴于所述栅极驱动电路在上文已有详细的描述，此处不再赘述。
本发明的液晶显示装置，通过增加一下拉模块，在下拉点和输出端的电位波动时，将电压进一步拉低，消除了耦合电容对栅极驱动电路的影响，进而提高了栅极驱动电路的信赖性和使用寿命。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种栅极驱动电路，其包括多级连接的栅极驱动单元，其中第N级栅极驱动单元包括：
    第N-1级信号第一输入端、第N-1级信号第二输入端、第N+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数；
    其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第N+1级的栅极驱动单元的第N-1级信号第一输入端相连；所述第二输出端与第N+1级的栅极驱动单元的第N-1级信号第二输入端连接；所述第一输出端，用于向显示区域的第N级的扫描线提供扫描信号；
    所述第N 级栅极驱动单元还包括：
    上拉控制模块，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；所述上拉控制模块包括第三薄膜晶体管，所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极；所述第三源极连接所述第N-1级信号第一输入端，所述第三栅极连接所述第N-1级信号第二输入端，所述第三漏极连接所述下拉点；
    上拉模块，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；
    第一下拉模块，分别与所述第N+1级信号输入端连接，并与所述上拉模块共同连接于所述第一输出端，与所述上拉控制模块共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位；
    下拉控制模块，分别与所述上拉控制模块、所述上拉模块连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位；以及
    第二下拉模块，包括第一薄膜晶体管、第二薄膜晶体管，所述第二下拉模块与所述第一低频时钟信号输入端、所述下拉控制模块连接，并与所述上拉控制模块、所述上拉模块共同连接于所述下拉点；用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压；
    所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极；所述第二薄膜晶体管具有第二栅极、第二源极及第二漏极；所述第一栅极和第二栅极都连接所述第一低频时钟信号输入端连接，所述第一源极连接所述下拉点；所述第一漏极连接所述低电平输入端；所述第二源极连接所述第一输出端；所述第二漏极连接所述低电平输入端。
  2. 根据权利要求1所述的栅极驱动电路，其中
    所述上拉模块包括第四薄膜晶体管、第五薄膜晶体管、所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极；所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极；
    所述第四栅极、所述第五栅极共同连接于所述下拉点，所述第四源极与所述第五源极共同连接于所述高频时钟信号输入端，所述第四漏极连接所述第二输出端，所述第五漏极连接所述第一输出端。
  3. 根据权利要求2所述的栅极驱动电路，其中
    所述上拉模块还包括电容，所述电容的一端与所述下拉点连接，所述电容的另一端与所述第一输出端连接。
  4. 根据权利要求1所述的栅极驱动电路，其中
    所述第一下拉模块包括第六薄膜晶体管和第七薄膜晶体管；所述第六薄膜晶体管包括第六栅极、第六源极及第六漏极；所述第七薄膜晶体管包括第七栅极、第七源极及第七漏极；
    所述第六栅极和所述第七栅极都与所述第N+1级信号输入端连接，所述第六源极连接所述下拉点，所述第六漏极连接所述低电平输入端；所述第七源极连接所述第一输出端，所述第七漏极连接所述低电平输入端。
  5. 根据权利要求1所述的栅极驱动电路，其中
    所述第N级栅极驱动单元还包括第二低频时钟信号输入端和第三低频时钟信号输入端；
    所述下拉控制模块包括：第一下拉控制子模块；
    所述第一下拉控制子模块包括：第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、
    所述第八薄膜晶体管包括第八栅极、第八源极及第八漏极；所述第九薄膜晶体管包括第九栅极、第九源极及第九漏极；所述第十薄膜晶体管包括第十栅极、第十源极及第十漏极；所述第十一薄膜晶体管包括第十一栅极、第十一源极及第十一漏极；所述第十二薄膜晶体管包括第十二栅极、第十二源极及第十二漏极；所述第十三薄膜晶体管包括第十三栅极、第十三源极及第十三漏极；
    所述第八栅极连接所述下拉点，所述第八源极连接所述第九漏极，所述第八漏极连接所述低电平输入端；
    所述第九栅极连接所述第二低频时钟信号输入端，所述第九源极连接所述第九栅极，所述第九漏极连接所述第十栅极；
    所述第十源极连接所述第九源极，所述第十漏极连接所述第十二栅极以及所述第十三栅极；
    所述第十一栅极连接所述第八栅极，所述第十一源极与所述第十漏极连接，所述第十一漏极与所述低电平输入端连接；
    所述第十二源极连接所述下拉点，所述第十三源极连接所述第一输出端，所述第十二漏极和所述第十三漏极都与所述低电平输入端连接。
  6. 根据权利要求1所述的栅极驱动电路，其中
    所述下拉控制模块还包括：第二下拉控制子模块；
    所述第二下拉控制子模块包括：所述第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管、第十八薄膜晶体管、第十九薄膜晶体管；
    所述第十四薄膜晶体管包括第十四栅极、第十四源极及第十四漏极；所述第十五薄膜晶体管包括第十五栅极、第十五源极及第十五漏极；所述第十六薄膜晶体管包括第十六栅极、第十六源极及第十六漏极；所述第十七薄膜晶体管包括第十七栅极、第十七源极及第十七漏极；所述第十八薄膜晶体管包括第十八栅极、第十八源极及第十八漏极；所述第十九薄膜晶体管包括第十九栅极、第十九源极及第十九漏极；
    所述第十四栅极连接所述下拉点，所述第十四源极连接所述第十五漏极，所述第十四漏极连接所述低电平输入端；
    所述第十五栅极连接所述第三低频时钟信号输入端，所述第十五源极连接所述第十五栅极，所述第十五漏极连接所述第十六栅极；
    所述第十六源极连接所述第十五源极，所述第十六漏极连接所述第十八栅极以及所述第十九栅极；
    所述第十七栅极连接所述第十四栅极，所述第十七源极与所述第十六漏极连接，所述第十七漏极与所述低电平输入端连接；
    所述第十八源极连接所述下拉点，所述第十九源极连接所述第一输出端，所述第十八漏极和所述第十九漏极都与所述低电平输入端连接。
  7. 根据权利要求1所述的栅极驱动电路，其中
    所述第一低频时钟信号输入端输入的信号包括第一低频时钟信号和第二低频时钟信号；所述显示区域包括第一显示区域和第二显示区域；
    在所述第一显示区域的全部扫描线驱动时，该第一低频时钟信号为高电平；在所述第二显示区域的全部扫描线驱动时，该第二低频时钟信号为高电平。
  8. 一种栅极驱动电路，其包括多级连接的栅极驱动单元，其中第N级栅极驱动单元包括：
    第N-1级信号第一输入端、第N-1级信号第二输入端、第N+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数；
    其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第N+1级的栅极驱动单元的第N-1级信号第一输入端相连；所述第二输出端与第N+1级的栅极驱动单元的第N-1级信号第二输入端连接；所述第一输出端，用于向显示区域的第N级的扫描线提供扫描信号；
    所述第N 级栅极驱动单元还包括：
    上拉控制模块，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；
    上拉模块，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；
    第一下拉模块，分别与所述第N+1级信号输入端连接，并与所述上拉模块共同连接于所述第一输出端，与所述上拉控制模块共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位；
    下拉控制模块，分别与所述上拉控制模块、所述上拉模块连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位；以及
    第二下拉模块，包括第一薄膜晶体管、第二薄膜晶体管，所述第二下拉模块与所述第一低频时钟信号输入端、所述下拉控制模块连接，并与所述上拉控制模块、所述上拉模块共同连接于所述下拉点；用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压。
  9. 根据权利要求8所述的栅极驱动电路，其中
    所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极；所述第二薄膜晶体管具有第二栅极、第二源极及第二漏极；所述第一栅极和第二栅极都连接所述第一低频时钟信号输入端连接，所述第一源极连接所述下拉点；所述第一漏极连接所述低电平输入端；所述第二源极连接所述第一输出端；所述第二漏极连接所述低电平输入端。
  10. 根据权利要求8所述的栅极驱动电路，其中
    所述上拉控制模块包括第三薄膜晶体管，所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极；
    所述第三源极连接所述第N-1级信号第一输入端，所述第三栅极连接所述第N-1级信号第二输入端，所述第三漏极连接所述下拉点。
  11. 根据权利要求8所述的栅极驱动电路，其中
    所述上拉模块包括第四薄膜晶体管、第五薄膜晶体管、所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极；所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极；
    所述第四栅极、所述第五栅极共同连接于所述下拉点，所述第四源极与所述第五源极共同连接于所述高频时钟信号输入端，所述第四漏极连接所述第二输出端，所述第五漏极连接所述第一输出端。
  12. 根据权利要求11所述的栅极驱动电路，其中
    所述上拉模块还包括电容，所述电容的一端与所述下拉点连接，所述电容的另一端与所述第一输出端连接。
  13. 根据权利要求8所述的栅极驱动电路，其中
    所述第一下拉模块包括第六薄膜晶体管和第七薄膜晶体管；所述第六薄膜晶体管包括第六栅极、第六源极及第六漏极；所述第七薄膜晶体管包括第七栅极、第七源极及第七漏极；
    所述第六栅极和所述第七栅极都与所述第N+1级信号输入端连接，所述第六源极连接所述下拉点，所述第六漏极连接所述低电平输入端；所述第七源极连接所述第一输出端，所述第七漏极连接所述低电平输入端。
  14. 根据权利要求8所述的栅极驱动电路，其中
    所述第N级栅极驱动单元还包括第二低频时钟信号输入端和第三低频时钟信号输入端；
    所述下拉控制模块包括：第一下拉控制子模块；
    所述第一下拉控制子模块包括：第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、
    所述第八薄膜晶体管包括第八栅极、第八源极及第八漏极；所述第九薄膜晶体管包括第九栅极、第九源极及第九漏极；所述第十薄膜晶体管包括第十栅极、第十源极及第十漏极；所述第十一薄膜晶体管包括第十一栅极、第十一源极及第十一漏极；所述第十二薄膜晶体管包括第十二栅极、第十二源极及第十二漏极；所述第十三薄膜晶体管包括第十三栅极、第十三源极及第十三漏极；
    所述第八栅极连接所述下拉点，所述第八源极连接所述第九漏极，所述第八漏极连接所述低电平输入端；
    所述第九栅极连接所述第二低频时钟信号输入端，所述第九源极连接所述第九栅极，所述第九漏极连接所述第十栅极；
    所述第十源极连接所述第九源极，所述第十漏极连接所述第十二栅极以及所述第十三栅极；
    所述第十一栅极连接所述第八栅极，所述第十一源极与所述第十漏极连接，所述第十一漏极与所述低电平输入端连接；
    所述第十二源极连接所述下拉点，所述第十三源极连接所述第一输出端，所述第十二漏极和所述第十三漏极都与所述低电平输入端连接。
  15. 根据权利要求8所述的栅极驱动电路，其中
    所述下拉控制模块还包括：第二下拉控制子模块；
    所述第二下拉控制子模块包括：所述第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管、第十八薄膜晶体管、第十九薄膜晶体管；
    所述第十四薄膜晶体管包括第十四栅极、第十四源极及第十四漏极；所述第十五薄膜晶体管包括第十五栅极、第十五源极及第十五漏极；所述第十六薄膜晶体管包括第十六栅极、第十六源极及第十六漏极；所述第十七薄膜晶体管包括第十七栅极、第十七源极及第十七漏极；所述第十八薄膜晶体管包括第十八栅极、第十八源极及第十八漏极；所述第十九薄膜晶体管包括第十九栅极、第十九源极及第十九漏极；
    所述第十四栅极连接所述下拉点，所述第十四源极连接所述第十五漏极，所述第十四漏极连接所述低电平输入端；
    所述第十五栅极连接所述第三低频时钟信号输入端，所述第十五源极连接所述第十五栅极，所述第十五漏极连接所述第十六栅极；
    所述第十六源极连接所述第十五源极，所述第十六漏极连接所述第十八栅极以及所述第十九栅极；
    所述第十七栅极连接所述第十四栅极，所述第十七源极与所述第十六漏极连接，所述第十七漏极与所述低电平输入端连接；
    所述第十八源极连接所述下拉点，所述第十九源极连接所述第一输出端，所述第十八漏极和所述第十九漏极都与所述低电平输入端连接。
  16. 根据权利要求8所述的栅极驱动电路，其中
    所述第一低频时钟信号输入端输入的信号包括第一低频时钟信号和第二低频时钟信号；所述显示区域包括第一显示区域和第二显示区域；
    在所述第一显示区域的全部扫描线驱动时，该第一低频时钟信号为高电平；在所述第二显示区域的全部扫描线驱动时，该第二低频时钟信号为高电平。
  17. 一种液晶显示装置，其包括栅极驱动电路，以及与所述栅极驱动电路连接的显示区域；
    所述栅极驱动电路包括多级连接的栅极驱动单元，其中第N级栅极驱动单元包括：
    第N-1级信号第一输入端、第N-1级信号第二输入端、第N+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数；
    其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第N+1级的栅极驱动单元的第N-1级信号第一输入端相连；所述第二输出端与第N+1级的栅极驱动单元的第N-1级信号第二输入端连接；所述第一输出端，用于向所述显示区域的第N级的扫描线提供扫描信号；
    所述第N 级栅极驱动单元还包括：
    上拉控制模块，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；
    上拉模块，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；
    第一下拉模块，分别与所述第N+1级信号输入端连接，并与所述上拉模块共同连接于所述第一输出端，与所述上拉控制模块共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位；
    下拉控制模块，分别与所述上拉控制模块、所述上拉模块连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位；以及
    第二下拉模块，包括第一薄膜晶体管、第二薄膜晶体管，所述第二下拉模块与所述第一低频时钟信号输入端、所述下拉控制模块连接，并与所述上拉控制模块、所述上拉模块共同连接于所述下拉点；用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压。
  18. 根据权利要求17所述的液晶显示装置，其中
    所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极；所述第二薄膜晶体管具有第二栅极、第二源极及第二漏极；所述第一栅极和第二栅极都连接所述第一低频时钟信号输入端连接，所述第一源极连接所述下拉点；所述第一漏极连接所述低电平输入端；所述第二源极连接所述第一输出端；所述第二漏极连接所述低电平输入端。
  19. 根据权利要求17所述的液晶显示装置，其中
    所述上拉控制模块包括第三薄膜晶体管，所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极；
    所述第三源极连接所述第N-1级信号第一输入端，所述第三栅极连接所述第N-1级信号第二输入端，所述第三漏极连接所述下拉点。
  20. 根据权利要求17所述的液晶显示装置，其中
    所述上拉模块包括第四薄膜晶体管、第五薄膜晶体管、所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极；所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极；
    所述第四栅极、所述第五栅极共同连接于所述下拉点，所述第四源极与所述第五源极共同连接于所述高频时钟信号输入端，所述第四漏极连接所述第二输出端，所述第五漏极连接所述第一输出端。
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