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WO2017047011A1 - 発光素子の実装方法 - Google Patents

発光素子の実装方法 Download PDF

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Publication number
WO2017047011A1
WO2017047011A1 PCT/JP2016/003914 JP2016003914W WO2017047011A1 WO 2017047011 A1 WO2017047011 A1 WO 2017047011A1 JP 2016003914 W JP2016003914 W JP 2016003914W WO 2017047011 A1 WO2017047011 A1 WO 2017047011A1
Authority
WO
WIPO (PCT)
Prior art keywords
emitting element
layer
substrate
light emitting
mounting
Prior art date
Application number
PCT/JP2016/003914
Other languages
English (en)
French (fr)
Inventor
順也 石崎
翔吾 古屋
Original Assignee
信越半導体株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 信越半導体株式会社 filed Critical 信越半導体株式会社
Priority to CN201680042450.4A priority Critical patent/CN107851699B/zh
Priority to JP2017540470A priority patent/JP6575603B2/ja
Publication of WO2017047011A1 publication Critical patent/WO2017047011A1/ja

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a light emitting element mounting method, and more particularly to a light emitting element mounting method in which a light emitting element chip is flip-mounted on a mounting substrate.
  • Products such as chip-on-board (COB) are excellent in heat dissipation from LED elements, and are LED chip mounting methods that are employed in applications such as lighting.
  • COB chip-on-board
  • flip mounting in which a chip is directly bonded to a board is essential.
  • flip-mounting LED elements there are methods such as Au—Au bonding by ultrasonic waves and eutectic solder by alloys.
  • an AlGaInP-based material is used for the light emitting layer. Since the AlGaInP-based material has no bulk crystal and the LED portion is formed by an epitaxial method, a material different from that of AlGaInP is selected for the starting substrate. In many cases, GaAs or Ge is selected as the starting substrate, and these substrates have a property of absorbing light with respect to visible light. Therefore, when a flip chip is manufactured, the starting substrate is removed.
  • the epitaxial layer forming the light emitting layer is an extremely thin film, it cannot stand by itself after the starting substrate is removed. Therefore, it is necessary to replace the starting substrate with a material / structure having a function as a support substrate having a thickness sufficient to make the light emitting layer substantially transparent to the emission wavelength and function as a window layer and to be self-supporting. There is.
  • the AlGaInP-based material does not have a bulk crystal
  • GaP, GaAsP, sapphire, or the like is selected as the material having the function of the window layer / supporting substrate. Whichever material is selected, since it is different from the AlGaInP-based material, mechanical properties such as a thermal expansion coefficient and Young's modulus are different from those of the AlGaInP-based material.
  • a technique in which AuSn eutectic bumps are formed and bonded to a substrate by thermal melting (reflow temperature 211 to 280 ° C.).
  • the eutectic method is less susceptible to physical destruction due to ultrasonic propagation than the ultrasonic method.
  • the eutectic metal itself undergoes thermal shrinkage in the process of eutectic solder melting and solidifying. As a result, there is a problem that stress is generated in the vicinity of the interface on the semiconductor side where the eutectic metal and the LED are bonded, and this stress causes chip destruction.
  • the difference in the thermal expansion coefficient caused by the material difference between the window layer / supporting substrate material and the AlGaInP light emitting layer also increases the problem that occurs in the thermal melting step. That is, the linear expansion coefficient of GaP is 4.5E-6 [/ k] and the linear expansion coefficient of sapphire is 7.0E-6 [/ k], whereas the linear expansion coefficient of AlGaInP-based material is 5.4E-6 [/ k]. / K]. Therefore, when mounted by a thermal melting process, when the window layer / support substrate is GaP, compressive stress is generated in the AlGaInP light emitting layer, and tensile stress is generated in the window layer / support substrate. In the case of sapphire in the AlGaInP light emitting layer, tensile stress is generated in the AlGaInP light emitting layer, and compressive stress is generated in the window layer / support substrate. This stress also causes chip breakage.
  • the first and second ohmic electrode side surfaces formed on the light emitting element chip are pressed against the mounting substrate side.
  • the metal portion on the mounting surface side is deformed by the pressure of the light emitting element chip, the light emitting element chip sinks to the mounting surface side, but this deformation is not significant. Therefore, when the step between the first ohmic electrode and the second ohmic electrode on the light emitting element chip provided on the mounting surface is large, the amount of deformation of the metal in contact with the first ohmic electrode on the mounting surface is insufficient, and the surface of the first ohmic electrode is A phenomenon occurs in which the second ohmic electrode does not contact the mounting surface, although the mounting surface is sufficiently in contact.
  • the present invention has been made in view of the above-described problems, and can prevent damage associated with flip mounting using ultrasonic waves, and stress breakdown due to thermal shrinkage in flip mounting using eutectic solder, Furthermore, it aims at providing the mounting method of the light emitting element which can mount a light emitting element chip
  • a first semiconductor layer, an active layer, a second semiconductor layer, and a buffer layer are sequentially grown on a starting substrate by epitaxial growth using a lattice-matched material with the starting substrate.
  • the side where two ohmic electrodes are formed is a mounting substrate, provides a method of mounting the light emitting element characterized by a step of flip
  • the window layer / support substrate is formed by epitaxial growth and many dislocations are inserted into the window layer / support substrate, stress due to pressure applied to the chip during ultrasonic mounting can be obtained.
  • the window layer / support substrate is deformed along the dislocation surface, so that stress breakage of the chip can be suppressed.
  • the window layer / support substrate is deformed along the dislocation surface in the expansion due to heating and the contraction when returning to room temperature, thereby suppressing the stress breakdown of the chip. it can.
  • the step between the first ohmic electrode and the second ohmic electrode is large, the light emitting element chip can be easily mounted while preventing the light emitting element from being damaged during flip mounting.
  • the first semiconductor layer, the active layer, and the second semiconductor layer are preferably made of AlGaInP or AlGaAs.
  • the above materials can be suitably used as the first semiconductor layer, the active layer, and the second semiconductor layer.
  • the window layer / support substrate is preferably made of GaP or GaAsP.
  • the use of the above-mentioned materials as the window layer / supporting substrate is suitable as the window layer and can surely suppress the stress breakdown of the chip during flip mounting.
  • the step between the first ohmic electrode and the second ohmic electrode can be set to 3 ⁇ m or more and 11 ⁇ m or less.
  • the window layer / support substrate since many dislocations are inserted into the window layer / support substrate by forming the window layer / support substrate by epitaxial growth, pressure is applied to the chip during ultrasonic mounting.
  • the window layer / support substrate is deformed along the dislocation surface when subjected to stress due to application of stress, the stress breakdown of the chip can be suppressed, and in flip mounting using a eutectic metal, by heating In expansion and contraction when returning to room temperature, the window layer / supporting substrate is deformed along the dislocation surface, so that stress breakdown of the chip can be suppressed.
  • the step between the first ohmic electrode and the second ohmic electrode is large, the light emitting element chip can be easily mounted while preventing the light emitting element from being damaged during flip mounting.
  • the present invention is not limited to this.
  • the present inventors have intensively studied to solve such problems.
  • a starting substrate 101 is prepared as shown in FIG. 2 (SP1 in FIG. 1).
  • the starting substrate 101 it is preferable to use a starting substrate 101 whose crystal axis is inclined in the [110] direction from the [001] direction.
  • the starting substrate 101 GaAs or Ge can be preferably used. In this way, since the material of the active layer 104 to be described later can be epitaxially grown in a lattice matching system, the quality of the active layer 104 can be easily improved, and the luminance can be increased and the life characteristics can be improved.
  • a selective etching layer 102 may be formed on the starting substrate 101 (SP2 in FIG. 1).
  • the selective etching layer 102 can be formed on the starting substrate 101 by, for example, MOVPE method (metal organic vapor phase epitaxy), MBE (molecular beam epitaxy), or CBE (chemical beam epitaxy).
  • the selective etching layer 102 has a layer structure of two or more layers, and preferably includes at least a second selective etching layer 102A in contact with the starting substrate 101 and a first selective etching layer 102B in contact with the first semiconductor layer 103 described later.
  • the second selective etching layer 102A and the first selective etching layer 102B may be made of different materials or compositions.
  • a light-emitting portion 108 and a buffer layer 106 composed of a starting substrate 101 and a lattice-matched first-conductivity-type first semiconductor layer 103, an active layer 104, and a second-conductivity-type second semiconductor layer 105 are sequentially grown by epitaxial growth. (SP3 in FIG. 1).
  • the first semiconductor layer 103, the active layer 104, and the second semiconductor layer 105 are preferably made of AlGaInP or AlGaAs.
  • the above materials can be suitably used for the first semiconductor layer, the active layer, and the second semiconductor layer.
  • the buffer layer 106 is preferably formed of InGaP.
  • the first semiconductor layer 103 or the second semiconductor layer 105 generally includes a plurality of layers in order to improve characteristics, and the first semiconductor layer 103 or the second semiconductor layer 105 is a single layer. Needless to say, it is not limited to.
  • the first semiconductor layer 103 may have a structure of two or more layers.
  • the low Al composition layer 103A on the side of the first semiconductor layer 103 on which the roughening process described later is performed may be formed of a material having a lower Al composition than the high Al composition layer 103B on the active layer side. it can.
  • a window layer / support substrate 107 is formed by epitaxial growth on the buffer layer 106 with a non-lattice matching material with respect to the starting substrate 101 to produce an epitaxial substrate 109 (SP4 in FIG. 1).
  • the window layer / support substrate 107 is preferably GaP or GaAsP.
  • the starting substrate 101 and the second selective etching layer 102A are removed from the epitaxial substrate 109, and only the first selective etching layer 102B remains on the surface of the first semiconductor layer 103 of the light emitting element substrate 110 as shown in FIG. (SP5 in FIG. 1). Specifically, only the first selective etching layer 102B remains on the surface of the first semiconductor layer 103 by removing the starting substrate 101 from the epitaxial substrate 109 using the second selective etching layer 102A by the wet etching method. Can do.
  • a first ohmic electrode 121 for supplying a potential to the light emitting element is formed on the surface of the first selective etching layer 102B on the first semiconductor layer 103 (SP6 in FIG. 1). .
  • the first selective etching layer 102B in a region other than the lower portion of the first ohmic electrode 121 is removed (SP7 in FIG. 1). Specifically, using the first ohmic electrode 121 as an etching mask, the first selective etching layer 102B in a region other than the lower portion of the first ohmic electrode 121 can be removed by etching.
  • a first roughening treatment step of roughening at least a portion other than the formation portion of the first ohmic electrode 121 on the surface of the first semiconductor layer 103 can be performed (FIG. 5). 1 SP8).
  • the first rough surface liquid composed of a mixed liquid of an inorganic acid and an organic acid
  • the first rough surface liquid is removed from the portion of the first semiconductor layer 103 where the first ohmic electrode 121 is formed.
  • Surface treatment can be performed.
  • Perform SP9 in FIG. 1).
  • a step is provided between the removal unit 170 and the other non-removal unit 180.
  • etching can be performed from the first semiconductor layer in the region 140 to a part of the window layer / supporting substrate by an ICP dry etching method with low material selectivity.
  • a portion (removal portion 170) where the window layer / support substrate 107 is exposed as shown in FIG. 6 can be formed.
  • the removing unit 170 has a rough surface pattern in order to follow the rough surface pattern formed in the first roughening process.
  • the second ohmic electrode 122 is formed on the surface of the window layer / support substrate 107 of the removal portion 170 (SP10 in FIG. 1).
  • the first ohmic electrode 121 and the second ohmic electrode 122 are formed with a step.
  • the step between the first ohmic electrode 121 and the second ohmic electrode 122 can be 3 ⁇ m or more and 11 ⁇ m or less.
  • the insulating protective film 150 can be any material as long as it is transparent and has insulating properties.
  • As the insulating protective film 150 for example, SiO 2 or SiN x is preferably used. If it is such, the process which opens the upper part of the 1st ohmic electrode 121 and the 2nd ohmic electrode 122 with the photolithographic method and the etching liquid containing a hydrofluoric acid can be performed easily.
  • the process of separating the light emitting element in which the 1st and 2nd ohmic electrodes 121 and 122 were formed and manufacturing a light emitting element chip is performed (SP12 of FIG. 1).
  • the light-emitting element chip 1 (die) can be manufactured by separating the light-emitting elements by scribing and braking along the scribe region 142 (see FIG. 7).
  • a second roughening treatment step of roughening the side and back surfaces of the window layer / supporting substrate 107 with a second roughening liquid can be performed (SP13 in FIG. 1). .
  • a light distribution angle spreads by performing a 2nd surface roughening process when it is not desired to widen a light distribution angle, it is not necessary to perform a process.
  • a step (SP14 in FIG. 1) of performing flip mounting on the mounting substrate is performed such that the side on which the first and second ohmic electrodes of the light emitting element chip 1 are formed becomes the mounting substrate (not shown) side.
  • the support substrate portion is easily deformed along the sliding surface, it is not easily damaged.
  • the first ohmic electrode and the second ohmic electrode have a eutectic solder layer such as AuSn having a low melting point, and the window layer / supporting substrate has a flip chip structure having a high density of threading dislocations.
  • a tensile stress is applied to the window layer / support substrate, but since it has a sliding surface (threading dislocation surface), it is greatly deformed compared to a single crystal, Stress is not concentrated and chip breakage can be avoided.
  • the window layer / support substrate is epitaxially grown with a non-lattice matching material with respect to the starting substrate, so that many dislocations (dislocation density of 10 / cm 2 or more) are inserted into the window layer / support substrate. ing. Since the window layer / support substrate has high-density dislocations, when flip mounting is performed using ultrasonic waves (first embodiment), the window layer / support substrate is supported when stress is applied by applying pressure to the chip. Since the substrate is deformed along the dislocation surface, breakage of the chip can be suppressed. In flip mounting using a eutectic metal (second embodiment), the window layer / support substrate is deformed along the dislocation surface during expansion due to heating and contraction when returning to room temperature. Damage can be suppressed.
  • the removal portion is formed and the step is provided as in the present invention, even when the step between the first ohmic electrode and the second ohmic electrode is large, the light emitting device chip is pressed when the light emitting device chip is pressed during flip mounting. Therefore, the light emitting element can be prevented from being damaged during flip mounting.
  • the window layer / support substrate has a sliding surface, it easily deforms due to the light emitting element chip compression, and the first ohmic electrode 121 contacts the mounting surface and the second ohmic electrode 122 also contacts the mounting surface. Therefore, bumps are not necessarily required in flip mounting. Thereby, the light emitting element chip can be easily mounted.
  • the step between the first ohmic electrode and the second ohmic electrode can be 3 ⁇ m or more and 11 ⁇ m or less.
  • this invention can fully exhibit an effect.
  • n-type GaAs buffer layer (not shown) is formed on the starting substrate 101 made of n-type GaAs having a thickness of 280 ⁇ m whose crystal axis is inclined by 15 ° in the [110] direction from the [001] direction by MOVPE (metal organic chemical vapor deposition). ), 0.5 ⁇ m, a second selective etching layer 102A made of an n-type AlInP layer 1 ⁇ m, and a first selective etching layer 102B made of an n-type GaAs layer 1 ⁇ m.
  • MOVPE metal organic chemical vapor deposition
  • a light emitting portion 108 composed of a semiconductor layer 103), an active layer 104, and a p-type cladding layer (second semiconductor layer 105) is formed to 5.5 ⁇ m, and a buffer layer 106 made of p-type GaInP is further formed to 0.3 ⁇ m. Then, a part of the window layer / supporting substrate 107 made of p-type GaP was grown by 1.0 ⁇ m. Next, the substrate was transferred to an HVPE furnace, and a window layer / support substrate 107 made of p-type GaP was grown to 120 ⁇ m to obtain an epitaxial substrate 109 (see FIG. 2).
  • the starting substrate 101, the GaAs buffer layer, and the second selective etching layer 102A were removed from the epitaxial substrate 109 by etching to produce a light emitting device substrate 110 in which only the first selective etching layer 102B remained (see FIG. 3). ).
  • the starting substrate 101 was removed from the epitaxial substrate 109 using the second selective etching layer 102A as a selective etching layer by a wet etching method, whereby a light emitting element substrate 110 was obtained.
  • a first ohmic electrode 121 which is an electrode for supplying a potential to the light emitting element was formed. Specifically, as shown in FIG. 4, the first ohmic electrode 121 was formed on the first selective etching layer 102 ⁇ / b> B of the light emitting element substrate 110. Then, using the first ohmic electrode 121 as a mask, the first selective etching layer 102B in a region other than the first ohmic electrode 121 was removed by etching.
  • a resist mask 123 is provided in the second ohmic electrode formation scheduled region 122a by photolithography, and a first roughening treatment is performed with a first roughening solution.
  • the first rough surface solution was roughened by preparing a mixed solution of acetic acid and hydrochloric acid and etching at room temperature for 1 minute.
  • a pattern in which the region 140 (see FIG. 9) is opened is formed by photolithography, and a removal portion / step formation step is performed by an ICP plasma etching method containing hydrochloric acid gas.
  • 106 is removed to form a removed portion 170 where the window layer / support substrate 107 is exposed, and a non-removed portion 180 other than that (see FIG. 10).
  • the removal unit 170 follows the rough surface pattern formed in the first roughening treatment step, but the portion of the second ohmic electrode forming portion 141 forms a rough surface in the first roughening treatment step. Thus, a flat surface is formed without forming a rough surface pattern.
  • the second ohmic electrode 122 was formed on the second ohmic electrode forming portion 141 of FIG. 10 (see FIG. 11).
  • the insulating protective film 150 made of SiO 2 was laminated, and the insulating protective film 150 made of SiO 2 covering the surface of the first semiconductor layer 103 and the side surface of the light emitting unit 108 was formed.
  • the scribe line was scribed along the scribe region 142, the crack line was extended along the scribe line, and then the elements were separated by braking to form the light emitting element chip 11.
  • the light emitting element chip 11 is transferred to the holding tape so that the surface on which the first ohmic electrode 121 is provided is on the tape surface side, and then the side surface and the back surface of the window layer / support substrate 107 are removed.
  • the 2nd roughening process process roughened with a 2nd roughening liquid was implemented (refer FIG. 12).
  • a mixed liquid of acetic acid, hydrofluoric acid and iodine was prepared as the second rough surface liquid.
  • the 2nd roughening process was performed by etching for 1 minute at normal temperature.
  • n-type GaAs buffer layer (not shown) of 0.5 ⁇ m and n-type is formed on a starting substrate 301 made of n-type GaAs having a thickness of 280 ⁇ m whose crystal axis is inclined by 15 ° in the [110] direction from the [001] direction by the MOVPE method.
  • the first selective etching layer 302A made of an AlInP layer is grown by 1 ⁇ m
  • the first selective etching layer 302B made by an n-type GaAs layer is grown by 1 ⁇ m
  • the second selective etching layer 302A and the first selective etching layer 302B are selectively etched.
  • a light emitting portion 308 composed of an n-type cladding layer (first semiconductor layer 303) made of AlGaInP, an active layer 304, and a p-type cladding layer (second semiconductor layer 305) is formed to have a thickness of 5.5 ⁇ m.
  • a buffer layer 306 made of p-type GaInP is formed to a thickness of 0.3 ⁇ m, and a current diffusion layer 307 is epitaxially grown to a thickness of 1.0 ⁇ m.
  • an epitaxial substrate 309 was produced (see FIG. 13).
  • a GaP single crystal substrate 310 having a thickness of 300 ⁇ m was bonded to the epitaxial substrate 309.
  • both the epitaxial substrate 309 and the GaP single crystal substrate 310 were washed with an alkaline solution and bonded using a BCB adhesive.
  • the starting substrate 301, the GaAs buffer layer, and the second selective etching layer 302A were removed from the epitaxial substrate 309 by etching to produce a bonded substrate 311 in which only the first selective etching layer 302B remained (see FIG. 15).
  • the starting substrate 301 was removed from the epitaxial substrate 309 using the second selective etching layer 302 ⁇ / b> A as a selective etching layer by a wet etching method, whereby a bonded substrate 311 was obtained.
  • a first ohmic electrode 321 which is an electrode for supplying a potential to the light emitting element was formed. Specifically, as shown in FIG. 16, the first ohmic electrode 321 is formed on the first selective etching layer 302 ⁇ / b> B of the bonding substrate 311. Then, using the first ohmic electrode 321 as a mask, the first selective etching layer 302B in a region other than the first ohmic electrode 321 was removed by etching.
  • the first roughening treatment was performed with the first roughening solution.
  • the first rough surface solution was roughened by preparing a mixed solution of acetic acid and hydrochloric acid and etching at room temperature for 1 minute.
  • a pattern having an opening in the region 340 is formed by a photolithography method, and a removal portion / step formation process is performed by an ICP plasma etching method containing hydrochloric acid gas to etch the layer in the region 340. Then, the removal part 370 where the current spreading layer 307 was exposed and the other non-removal part 380 were formed (see FIG. 18).
  • a second ohmic electrode 322 was formed as shown in FIG. Next, as shown in FIG. 19, an insulating protective film 350 made of SiO 2 was laminated, and an insulating protective film 350 made of SiO 2 covering the surface of the first semiconductor layer 303 and the side surface of the light emitting unit 308 was formed.
  • the scribe line is scribed along the scribe region 342 (see FIG. 19), the crack line is extended along the scribe line, and then the device is separated by braking to emit light as shown in FIG. An element chip 201 was formed.
  • the light emitting element chip 201 is transferred to the holding tape so that the surface on which the first ohmic electrode 321 is provided is on the tape surface side.
  • the 2nd roughening process process roughened with two roughening liquids was implemented (refer FIG. 20). A mixed liquid of acetic acid, hydrofluoric acid and iodine was prepared as the second rough surface liquid. And the 2nd roughening process was performed by etching for 1 minute at normal temperature.
  • FIG. 21 shows the result of comparison of 100 light-emitting element chips manufactured in Examples and Comparative Examples by Au—Au ultrasonic mounting.
  • damage caused by chip crimping or vibration during application of ultrasonic waves occurred, and the defect rate increased.
  • the incidence of chip breakage due to the same cause is smaller than in the comparative example.
  • AuSn layers are provided on 100 electrodes and mounting substrates for each of the light emitting element chips manufactured in the examples and comparative examples, mounted by thermal melting (220 ° C. or higher), and the comparison results are shown in FIG. 22 shows.
  • the damage that seems to be caused by the thermal shrinkage of AuSn after heat melting occurs, but as shown in FIG. 22, the damage rate in the example is smaller than that in the comparative example. Yes.
  • the window layer / supporting substrate 107 is formed by epitaxial growth, it is formed in a temperature range of about 600 to 800 ° C.
  • the linear expansion coefficient of AlGaInP is larger than that of GaP, and when the temperature is lowered to room temperature after growth, a concave warp occurs on the substrate removal surface due to the difference in expansion coefficient.
  • high density dislocations exist in the window layer / support substrate due to the difference in lattice constant.
  • the window layer / support substrate of the example has high-density threading dislocations.
  • the dislocation surface Since the dislocation surface has the property of generating slip when a force is applied to the crystal, when the vibration or pressure stress is applied to the crystal, the crystal moves along the slip surface before breaking the crystal. By slipping, the stress at the time of mounting is released, and as a result, the chip breakage rate is considered to have decreased.
  • a light emitting element chip is manufactured by changing a step between the first ohmic electrode and the second ohmic electrode, and the manufactured light emitting element chip is flipped without providing bumps. Measurement of distillation was performed. The results at this time are shown in FIG. In FIG. 23, the horizontal axis indicates the step between the first ohmic electrode and the second ohmic electrode in the example and the comparative example, and the vertical axis indicates the yield of the number of chips that can be mounted at the time of mounting.
  • the window layer / supporting substrate has a sliding surface, and as a result, the shape is variable, which has another effect. Specifically, since the light emitting element chip is deformed when the light emitting element chip is pressed during the flip mounting, the bump is not necessarily required in the flip mounting. That is, since the window layer / support substrate has a sliding surface, it easily deforms against the light emitting element chip compression, and the first ohmic electrode 121 contacts the mounting surface, and the second ohmic electrode 122 also contacts the mounting surface. Because.
  • both the first ohmic electrode 121 and the second ohmic electrode 122 are in contact with the mounting surface, a strong bond can be formed between the mounting surface and the electrode by an ultrasonic bonding method or the like. Therefore, as shown in FIG. 23, in the embodiment, even when the step between the first ohmic electrode and the second ohmic electrode is 3 ⁇ m or more and 11 ⁇ m or less, flip mounting can be performed with high yield without using expensive bumps. did it.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

本発明は、出発基板上に、出発基板と格子整合系の材料で第一半導体層、活性層、第二半導体層、緩衝層とを順次エピタキシャル成長により成長させて形成し、緩衝層の上に出発基板に対して非格子整合系の材料で窓層兼支持基板をエピタキシャル成長により形成し、出発基板を除去し、第一半導体層上に第一オーミック電極を形成し、第二半導体層、緩衝層もしくは窓層兼支持基板を露出させた除去部を一部に形成して段差を設け、除去部に第二オーミック電極を形成し、第一及び第二オーミック電極が形成された発光素子を分離して発光素子チップを作製し、発光素子チップの第一及び第二オーミック電極が形成された側が実装基板側となるようにして、実装基板にフリップ実装する発光素子の実装方法である。これにより、第一及び第二オーミック電極の段差が大きい場合であっても容易に発光素子チップの実装を行うことができる発光素子の実装方法が提供される。

Description

発光素子の実装方法
　本発明は、発光素子の実装方法に関し、特に発光素子チップを実装基板にフリップ実装する発光素子の実装方法に関する。
　チップオンボード（ＣＯＢ）などの製品は、ＬＥＤ素子からの放熱性に優れ、照明等の用途において、採用されるＬＥＤチップ実装方法である。ＣＯＢなどにＬＥＤを実装する場合、チップを直接ボードに接合するフリップ実装が必須である。ＬＥＤ素子をフリップ実装する場合、超音波によるＡｕ－Ａｕ接合、合金による共晶半田などの方法がある。
　黄色～赤色ＬＥＤでフリップチップを作製する場合、発光層にはＡｌＧａＩｎＰ系の材料が用いられる。ＡｌＧａＩｎＰ系材料はバルク結晶が存在せず、エピタキシャル法でＬＥＤ部は形成されるため、出発基板はＡｌＧａＩｎＰとは異なる材料が選択される。出発基板はＧａＡｓやＧｅが選択される場合が多く、これらの基板は可視光に対して光吸収の特性を有するため、フリップチップを作製する場合、出発基板は除去される。
　しかし、発光層を形成するエピタキシャル層は極薄膜のため、出発基板除去後に自立することができない。したがって、発光層に発光波長に対して略透明で窓層としての機能を有し、自立させるために十分の厚さを有する支持基板としての機能を有する材料・構成で、出発基板と置換する必要がある。
　前述したようにＡｌＧａＩｎＰ系材料はバルク結晶が存在しないため、前述の窓層兼支持基板の機能を有する材料として、ＧａＰ、ＧａＡｓＰ、サファイアなどが選択される。いずれの材料を選択しても、ＡｌＧａＩｎＰ系材料と異なるため、熱膨張係数やヤング率などの機械的特性はＡｌＧａＩｎＰ系とは異なる。
　超音波によるＡｕ－Ａｕ接合は非特許文献１に記載されるように、チップを傾きなく保持することが難しいこと、チップに効率よく超音波が伝播できないこと、超音波伝播時にチップが破損すること、などの問題がある。
　以上の問題を解決するため、ＡｕＳｎ共晶バンプを形成し、熱溶融（リフロー温度２１１～２８０℃）によって基板との接合を行う技術が開示されている。共晶方式は超音波方式と比べて、超音波伝播に伴う物理的な破壊は起こりにくい。しかし、共晶半田が溶融し、固化する過程で、共晶金属自体が熱収縮する。その結果、共晶金属とＬＥＤを接合している半導体側界面付近で応力が生じ、この応力でチップ破壊が引き起こされることが問題となっている。
　また、窓層兼支持基板の材料とＡｌＧａＩｎＰ発光層との材料差異に起因する熱膨張係数の差異も、上記の熱溶融工程で生じる問題を大きくする。すなわち、ＡｌＧａＩｎＰ系材料の線膨脹係数５．４Ｅ－６［／ｋ］に対して、ＧａＰの線膨脹係数は４．５Ｅ－６［／ｋ］、サファイアの線膨脹係数は７．０Ｅ－６［／ｋ］である。したがって、熱溶融プロセスで実装した場合、窓層兼支持基板がＧａＰの場合はＡｌＧａＩｎＰ発光層には圧縮応力が、窓層兼支持基板には引っ張り応力が生じる。ＡｌＧａＩｎＰ発光層にサファイアの場合、ＡｌＧａＩｎＰ発光層には引っ張り応力が、窓層兼支持基板には圧縮応力が生じる。この応力によってもチップ破壊が引き起こされる。
　フリップ実装時は、発光素子チップに形成された第一及び第二オーミック電極側の面を実装基板側に圧迫する。このとき、発光素子チップの圧迫によって、実装面側の金属部が変形するため、発光素子チップは実装面側に沈み込むが、この変形は大きなものではない。そのため、実装面に設けられる発光素子チップ上の第一オーミック電極と第二オーミック電極の段差が大きい場合、実装面の第一オーミック電極に接する金属の変形量が足りず、第一オーミック電極表面は実装面に十分に接触するが、第二オーミック電極が実装面に接触しない現象が生じる。この結果、短絡してしまい、このままでは実装ができないという問題がある。そのため、電極での変形量が大きくなるように第一オーミック電極及び第二オーミック電極上にバンプを設けるのが一般的である。しかし、バンプは鍍金法なども用いてＡｕ（金）などを厚く形成する必要があり、材料費が非常に高価になってしまう。
日経エレクトロニクス、日経ＢＰ社、２００８年０２月１１日号
　本発明は前述のような問題に鑑みてなされたもので、超音波を用いたフリップ実装に伴う破損、及び、共晶半田を用いたフリップ実装における熱収縮による応力破壊を抑制することができ、さらに、第一オーミック電極と第二オーミック電極の段差が大きい場合であっても容易に発光素子チップの実装を行うことができる発光素子の実装方法を提供することを目的とする。
　上記目的を達成するために、本発明によれば、出発基板上に、該出発基板と格子整合系の材料で第一半導体層、活性層、第二半導体層、緩衝層とを順次エピタキシャル成長により成長させて形成する工程と、前記緩衝層の上に前記出発基板に対して非格子整合系の材料で窓層兼支持基板をエピタキシャル成長により形成する工程と、前記出発基板を除去する工程と、前記第一半導体層上に第一オーミック電極を形成する工程と、前記第二半導体層、前記緩衝層もしくは前記窓層兼支持基板を露出させた除去部を一部に形成して段差を設ける工程と、前記除去部に第二オーミック電極を形成する工程と、前記第一及び第二オーミック電極が形成された発光素子を分離して発光素子チップを作製する工程と、前記発光素子チップの前記第一及び第二オーミック電極が形成された側が実装基板側となるようにして、該実装基板にフリップ実装する工程とを有することを特徴とする発光素子の実装方法を提供する。
　このようにすれば、窓層兼支持基板をエピタキシャル成長により形成することで窓層兼支持基板には多くの転位が挿入されるので、超音波実装時においては、チップに圧力を加えることによるストレスを受けた際、窓層兼支持基板が転位面に沿って変形することで、チップの応力破壊を抑制することができる。また、共晶金属を利用したフリップ実装においては、加熱による膨張、室温に戻す時の収縮において、転位面に沿って窓層兼支持基板が変形することで、チップの応力破壊を抑制することができる。さらに、第一オーミック電極と第二オーミック電極の段差が大きい場合であっても、フリップ実装の際の発光素子の破損を防止しつつ、容易に発光素子チップの実装を行うことができる。
　このとき、前記第一半導体層、前記活性層及び前記第二半導体層を、ＡｌＧａＩｎＰまたはＡｌＧａＡｓとすることが好ましい。
　このように、第一半導体層、活性層及び第二半導体層として、上記のような材料を好適に用いることができる。
　またこのとき、前記窓層兼支持基板をＧａＰまたはＧａＡｓＰとすることが好ましい。
　このように、窓層兼支持基板として、上記のような材料を用いれば、窓層として好適であるとともに、確実にフリップ実装時にチップの応力破壊を抑制することができる。
　またこのとき、前記第一オーミック電極と前記第二オーミック電極の段差を３μｍ以上１１μｍ以下とすることができる。
　このように、第一オーミック電極と第二オーミック電極の段差が上記のように大きくても、十分に効果を発揮することができる。
　本発明の発光素子の実装方法であれば、窓層兼支持基板をエピタキシャル成長により形成することで窓層兼支持基板には多くの転位が挿入されるので、超音波実装時においては、チップに圧力を加えることによるストレスを受けた際、窓層兼支持基板が転位面に沿って変形することで、チップの応力破壊を抑制することができ、共晶金属を利用したフリップ実装においては、加熱による膨張、室温に戻す時の収縮において、転位面に沿って窓層兼支持基板が変形することで、チップの応力破壊を抑制することができる。さらに、第一オーミック電極と第二オーミック電極の段差が大きい場合であっても、フリップ実装の際の発光素子の破損を防止しつつ、容易に発光素子チップの実装を行うことができる。
本発明の発光素子の実装方法の一例を示した工程図である。 本発明の発光素子の実装方法における出発基板上に選択エッチング層と発光部と窓層兼支持基板を成長させたエピタキシャル基板を示す概略図である。 本発明の発光素子の実装方法におけるエピタキシャル基板から出発基板及び第二選択エッチング層を除去した発光素子基板を示す概略図である。 本発明の発光素子の実装方法における第一オーミック電極が形成された発光素子基板を示す概略図である。 本発明の発光素子の実装方法における第一粗面化処理が行われた発光素子基板を示す概略図である。 本発明の発光素子の実装方法における除去部・段差形成工程を行った発光素子基板を示す概略図である。 本発明の発光素子の実装方法における第二オーミック電極を形成し、絶縁保護膜を形成した発光素子基板を示す概略図である。 本発明の発光素子の実装方法における発光素子を分離して作製した発光素子チップを示す概略図である。 実施例における第一粗面化処理が行われた発光素子基板を示す概略図である。 実施例における除去部・段差形成工程を行った発光素子基板を示す概略図である。 実施例における第二オーミック電極を形成し、絶縁保護膜を形成した発光素子基板を示す概略図である。 実施例における発光素子を分離して作製した発光素子チップを示す概略図である。 比較例における出発基板上に選択エッチング層と発光部と窓層兼支持基板を成長させたエピタキシャル基板を示す概略図である。 比較例におけるエピタキシャル基板にＧａＰ単結晶基板を接合した基板を示す概略図である。 比較例におけるエピタキシャル基板から出発基板及び第二選択エッチング層を除去した接合基板を示す概略図である。 比較例における第一オーミック電極が形成された接合基板を示す概略図である。 比較例における第一粗面化処理が行われた接合基板を示す概略図である。 比較例における除去部・段差形成工程を行い、第二オーミック電極を形成した接合基板を示す概略図である。 比較例における絶縁保護膜を形成した接合基板を示す概略図である。 比較例における発光素子を分離して作製した発光素子チップを示す概略図である。 実施例及び比較例において、超音波を用いた実装を行った際の不良発生率を示したグラフである。 実施例及び比較例において、共晶金属層を用いた実装を行った際の不良発生率を示したグラフである。 実施例及び比較例において第一オーミック電極と第二オーミック電極の段差を変化させた時の歩留との関係を示したグラフである。
　以下、本発明について実施の形態を説明するが、本発明はこれに限定されるものではない。
　上述したように、フリップ実装の際に発光素子チップの破壊が引き起こされるという問題があった。そこで、本発明者らはこのような問題を解決すべく鋭意検討を重ねた。その結果、窓層兼支持基板を出発基板に対して非格子整合系の材料でエピタキシャル成長することで、窓層兼支持基板には多くの転位が挿入されることを発見した。これにより、超音波実装時及び共晶金属を利用したフリップ実装において、チップの破壊を抑制することができ、さらに、第一オーミック電極と第二オーミック電極の段差が大きい場合であっても、フリップ実装の際の発光素子の破損を防止しつつ、容易に発光素子チップの実装を行うことができることを見出した。
　以下、本発明の発光素子の実装方法について、図１～図８を参照して説明する。
　まず、図２に示すように出発基板１０１を用意する（図１のＳＰ１）。
　出発基板１０１として、結晶軸が［００１］方向より［１１０］方向に傾斜した出発基板１０１を用いることが好ましい。また、出発基板１０１としては、ＧａＡｓまたはＧｅを好適に用いることができる。このようにすれば、後述する活性層１０４の材料を格子整合系でエピタキシャル成長を行うことができるため、活性層１０４の品質を向上させやすく、輝度上昇や寿命特性の向上が得られる。
　次に、出発基板１０１の上に選択エッチング層１０２を形成してもよい（図１のＳＰ２）。
　選択エッチング層１０２は、出発基板１０１の上に、例えばＭＯＶＰＥ法（有機金属気相成長法）やＭＢＥ（分子線エピタキシー法）、ＣＢＥ（化学線エピタキシー法）により形成することができる。
　選択エッチング層１０２は、二層以上の層構造から成り、出発基板１０１に接する第二選択エッチング層１０２Ａと、後述する第一半導体層１０３に接する第一選択エッチング層１０２Ｂを少なくとも有することが好ましい。第二選択エッチング層１０２Ａと第一選択エッチング層１０２Ｂは異なる材料あるいは組成から構成しても良い。
　次に、出発基板１０１と格子整合系の第一導電型の第一半導体層１０３、活性層１０４、第二導電型の第二半導体層１０５から成る発光部１０８及び緩衝層１０６を順次エピタキシャル成長により成長させて形成する（図１のＳＰ３）。
　第一半導体層１０３、活性層１０４及び第二半導体層１０５を、ＡｌＧａＩｎＰまたはＡｌＧａＡｓとすることが好ましい。
　このように、第一半導体層、活性層及び第二半導体層として、上記のような材料を好適に用いることができる。
　また、緩衝層１０６はＩｎＧａＰで形成することが好ましい。
　第一半導体層１０３あるいは第二半導体層１０５は特性向上のため、各層内には複数層が含まれるのが一般的であり、第一半導体層１０３あるいは第二半導体層１０５が単一層であることに限定されないことは言うまでもない。
　このとき、第一半導体層１０３は二層以上の構造からなるものとすることができる。第一半導体層１０３の後述する粗面化処理が施される側の低Ａｌ組成層１０３Ａが、活性層側の高Ａｌ組成層１０３Ｂに比べ、Ａｌ組成が少ない材料からなるもので形成することができる。
　このようにすれば、クラッド層のキャリア閉じ込め効果を維持しつつ、過度のエッチングによる、パッド電極部の機械強度が低下し、ワイヤーボンディング時にチップ割れが生じることを抑制し、求める凹凸の大きさの粗面を得る発光素子を製造することができる。
　次に、緩衝層１０６の上に出発基板１０１に対して非格子整合系の材料で窓層兼支持基板１０７をエピタキシャル成長により形成して、エピタキシャル基板１０９を作製する（図１のＳＰ４）。
　窓層兼支持基板１０７としては、ＧａＰまたはＧａＡｓＰとすることが好ましい。
　次に、エピタキシャル基板１０９から出発基板１０１及び第二選択エッチング層１０２Ａを除去して、図３に示すように発光素子基板１１０の第一半導体層１０３の表面に第一選択エッチング層１０２Ｂのみを残留させる（図１のＳＰ５）。
　具体的には、エピタキシャル基板１０９から第二選択エッチング層１０２Ａを用いてウェットエッチング法により出発基板１０１を除去することで、第一半導体層１０３の表面に第一選択エッチング層１０２Ｂのみを残留させることができる。
　次に、図４に示すように、第一半導体層１０３上の第一選択エッチング層１０２Ｂの表面に、発光素子へ電位を供給するための第一オーミック電極１２１を形成する（図１のＳＰ６）。
　次に、図４に示すように、第一オーミック電極１２１の下部以外の領域の第一選択エッチング層１０２Ｂを除去する（図１のＳＰ７）。
　具体的には、第一オーミック電極１２１をエッチングマスクとし、第一オーミック電極１２１の下部以外の領域の第一選択エッチング層１０２Ｂを、エッチングにより除去することができる。
　次に、図５に示すように第一半導体層１０３の表面上の第一オーミック電極１２１の形成部以外の少なくとも一部を粗面化する第一粗面化処理工程を行うことができる（図１のＳＰ８）。
　具体的には、例えば、無機酸と有機酸の混合液からなる第一粗面液にて、第一半導体層１０３の表面上の第一オーミック電極１２１の形成部を除いた部分に第一粗面化処理を行うことができる。
　次に、図６に示すように、第二半導体層、緩衝層もしくは窓層兼支持基板を露出させた除去部１７０を一部に形成して段差を設ける工程（除去部・段差形成工程）を行う（図１のＳＰ９）。図６に示すように、除去部１７０と、それ以外の非除去部１８０との間に段差が設けられる。
　具体的には、例えば、材料選択性の低いＩＣＰドライエッチング法にて領域１４０の第一半導体層から窓層兼支持基板の一部までエッチングすることができる。このようにして、図６に示すような窓層兼支持基板１０７を露出させた部分（除去部１７０）を形成することができる。除去部１７０は第一粗面化処理工程で形成した粗面パターンを踏襲するため、粗面パターンを有する。
　次に、図７に示すように、除去部１７０の窓層兼支持基板１０７の表面上に第二オーミック電極１２２を形成する（図１のＳＰ１０）。
　このように、第一オーミック電極１２１と第二オーミック電極１２２の間は段差を持って形成される。本発明では、例えば、第一オーミック電極１２１と第二オーミック電極１２２の段差を３μｍ以上１１μｍ以下とすることができる。このように、第一オーミック電極と第二オーミック電極の段差が大きくても、後述するように、フリップ実装の際の発光素子の破損を防止しつつ、容易に発光素子チップの実装を行うことができる。
　次に、図７に示すように、第一半導体層１０３の表面及び発光部１０８の側面の少なくとも一部を絶縁保護膜１５０で被覆することができる（図１のＳＰ１１）。
　絶縁保護膜１５０は透明で絶縁性を有する材料であれば、どのような材料でも可能である。絶縁保護膜１５０としては、例えばＳｉＯ２もしくはＳｉＮｘを用いることが好適である。このようなものであれば、フォトリソグラフィー法と弗酸を含有したエッチング液によって、第一オーミック電極１２１及び第二オーミック電極１２２の上部を開口する加工を容易に行うことができる。
　次に、第一及び第二オーミック電極１２１、１２２が形成された発光素子を分離して発光素子チップを作製する工程を行う（図１のＳＰ１２）。
　具体的には、スクライブ領域１４２（図７参照）に沿ってスクライブ線をけがき、ブレーキングを行うことで発光素子を分離して、発光素子チップ１（ダイス）を作製することができる。
　次に、図８に示すように、窓層兼支持基板１０７の側面及び裏面を第二粗面液にて粗面化する第二粗面化処理工程を行うことができる（図１のＳＰ１３）。
　なお、第二粗面化処理を行うことで配光角が広がるため、配光角を広げたくない場合は処理を行わなくてもよい。
　次に、発光素子チップ１の第一及び第二オーミック電極が形成された側が実装基板（不図示）側となるようにして、該実装基板にフリップ実装する工程（図１のＳＰ１４）を行う。
（第一の実施の形態）
　上記のフリップ実装する工程（ＳＰ１４）において、第一の実施の形態では、実装基板（実装ボード）へのダイアタッチ後、超音波接合によりフリップ実装を行うことができる。この際、第一オーミック電極の実装接合部はチップ端部に設けられる。
　第一の実施形態において、超音波実装の際、超音波伝播は滑り面（貫通転位面）以外の単結晶部を伝播するため、効率よく行われる一方、チップを上部より押しつける際、窓層兼支持基板部が滑り面に沿って変形しやすいため、破損しにくい。
（第二の実施の形態）
　上記のフリップ実装する工程（ＳＰ１４）において、第二の実施の形態では、第一オーミック電極上及び第二オーミック電極上に共晶金属を更に積層した構造として、ダイボンド後、加熱・冷却プロセスを経ることでフリップ実装を行うことができる。
　第一オーミック電極上及び第二オーミック電極上には低融点のＡｕＳｎなどの共晶半田層を有し、窓層兼支持基板は高密度の貫通転位を有するフリップチップ構造とする。第二の実施形態において、共晶半田の熱収縮の際、窓層兼支持基板には引張応力がかかるが、滑り面（貫通転位面）を有するため、単結晶と比べて大きく変形するため、応力が集中せず、チップ破損を回避できる。
　このように、窓層兼支持基板を出発基板に対して非格子整合系の材料でエピタキシャル成長することで、窓層兼支持基板には多くの転位（転位密度１０個／ｃｍ２以上）が挿入されている。窓層兼支持基板が高密度の転位を有することで、超音波を利用したフリップ実装時（第一の実施形態）においては、チップに圧力を加えることによるストレスを受けた際、窓層兼支持基板が転位面に沿って変形することで、チップの破損を抑制することができる。また、共晶金属を利用したフリップ実装（第二の実施形態）においては、加熱による膨張、室温に戻す時の収縮において、転位面に沿って窓層兼支持基板が変形することで、チップの破損を抑制することができる。
　さらに、本発明のように除去部を形成して段差を設けるため、第一オーミック電極と第二オーミック電極の段差が大きい場合であっても、フリップ実装時の発光素子チップ圧迫時に、発光素子チップが変形するため、フリップ実装の際の発光素子の破損を防止することができる。特に、窓層兼支持基板が滑り面を有するため、発光素子チップ圧迫に対して容易に変形し、第一オーミック電極１２１が実装面に接触すると共に、第二オーミック電極１２２も実装面に接触するので、フリップ実装においてバンプを必ずしも必要としない。これにより、容易に発光素子チップの実装を行うことができる。
　具体的には、第一オーミック電極と第二オーミック電極の段差を上記したように、３μｍ以上１１μｍ以下とすることができる。このように、第一オーミック電極と第二オーミック電極の段差が大きくても、本発明は十分に効果を発揮することができる。
　以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
　結晶軸が［００１］方向より［１１０］方向に１５°傾斜した厚さ２８０μｍのｎ型ＧａＡｓからなる出発基板１０１上にＭＯＶＰＥ法（有機金属気相成長法）によりｎ型ＧａＡｓバッファ層（不図示）を０．５μｍ、ｎ型ＡｌＩｎＰ層からなる第二選択エッチング層１０２Ａを１μｍ、ｎ型ＧａＡｓ層から成る第一選択エッチング層１０２Ｂを１μｍ成長させた後、ＡｌＧａＩｎＰから成るｎ型クラッド層（第一半導体層１０３）、活性層１０４、ｐ型クラッド層（第二半導体層１０５）で構成される発光部１０８を５．５μｍ形成し、その上に、ｐ型ＧａＩｎＰからなる緩衝層１０６を０．３μｍ形成し、ｐ型ＧａＰからなる窓層兼支持基板１０７の一部を１．０μｍ成長させた。次に、ＨＶＰＥ炉に移してｐ型ＧａＰからなる窓層兼支持基板１０７を１２０μｍ成長させ、エピタキシャル基板１０９を得た（図２参照）。
　次に、エピタキシャル基板１０９から、出発基板１０１、ＧａＡｓバッファ層および第二選択エッチング層１０２Ａをエッチング除去して、第一選択エッチング層１０２Ｂのみを残留させた発光素子基板１１０を作製した（図３参照）。具体的には、エピタキシャル基板１０９から、第二選択エッチング層１０２Ａを選択エッチング層としてウェットエッチング法を用いて出発基板１０１を除去し、発光素子基板１１０とした。
　次に、発光素子への電位供給用電極である第一オーミック電極１２１を形成した。具体的には、図４に示すように、発光素子基板１１０の第一選択エッチング層１０２Ｂ上へ第一オーミック電極１２１を形成した。そして、第一オーミック電極１２１をマスクとし、第一オーミック電極１２１以外の領域の第一選択エッチング層１０２Ｂを、エッチングにより除去した。
　次に、図９に示すようにフォトリソグラフィー法により、第二オーミック電極形成予定領域１２２ａにレジストマスク１２３を設け、第一粗面液にて、第一粗面化処理を行った。第一粗面液は、酢酸と塩酸の混合液を作製し、常温で１分エッチングすることで粗面化を行った。
　次に、フォトリソグラフィー法により、領域１４０（図９参照）を開口させたパターンを形成し、塩酸ガス含有のＩＣＰプラズマエッチング法にて除去部・段差形成工程を実施し、発光部１０８及び緩衝層１０６を除去して窓層兼支持基板１０７が露出した除去部１７０と、それ以外の非除去部１８０を形成した（図１０参照）。このとき、除去部１７０は第一粗面化処理工程で形成した粗面パターンを踏襲するが、第二オーミック電極の形成部１４１の部分は、第一粗面化処理工程で粗面を形成しておらず、粗面パターンと成らずに平坦な面が形成される。
　次に、図１０の第二オーミック電極の形成部１４１に第二オーミック電極１２２を形成した（図１１参照）。次に、ＳｉＯ２からなる絶縁保護膜１５０を積層し、第一半導体層１０３表面及び発光部１０８の側面を被覆するＳｉＯ２からなる絶縁保護膜１５０を形成した。
　次に、スクライブ領域１４２に沿ってスクライブ線をけがき、スクライブ線に沿ってクラック線を伸ばし、その後、ブレーキングを行うことで素子を分離し、発光素子チップ１１を形成した。
　発光素子チップ１１形成後、第一オーミック電極１２１が設けられている面がテープ面側になるように保持テープに発光素子チップ１１を転写し、その後、窓層兼支持基板１０７の側面及び裏面を第二粗面液で粗面化する第二粗面化処理工程を実施した（図１２参照）。第二粗面液として、酢酸と弗酸、沃素の混合液を作製した。そして、常温で１分エッチングすることで第二粗面化処理を行った。
（比較例）
　結晶軸が［００１］方向より［１１０］方向に１５°傾斜した厚さ２８０μｍのｎ型ＧａＡｓからなる出発基板３０１上にＭＯＶＰＥ法によりｎ型ＧａＡｓバッファ層（不図示）を０．５μｍ、ｎ型ＡｌＩｎＰ層からなる第二選択エッチング層３０２Ａを１μｍ、ｎ型ＧａＡｓ層から成る第一選択エッチング層３０２Ｂを１μｍ成長させた後、この第二選択エッチング層３０２Ａ及び第一選択エッチング層３０２Ｂを有する選択エッチング層３０２上に、ＡｌＧａＩｎＰから成るｎ型クラッド層（第一半導体層３０３）、活性層３０４、ｐ型クラッド層（第二半導体層３０５）で構成される発光部３０８を５．５μｍ形成し、その上に、ｐ型ＧａＩｎＰからなる緩衝層３０６を０．３μｍ形成し、電流拡散層３０７を１．０μｍエピタキシャル成長することでエピタキシャル基板３０９を作製した（図１３参照）。
　次に、図１４に示すように、エピタキシャル基板３０９に、厚さ３００μｍのＧａＰ単結晶基板３１０を接合した。エピタキシャル基板３０９とＧａＰ単結晶基板３１０との接合には、エピタキシャル基板３０９とＧａＰ単結晶基板３１０の両者をアルカリ系の溶液で洗浄し、ＢＣＢ接着剤を用いて接合した。
　次に、エピタキシャル基板３０９から、出発基板３０１、ＧａＡｓバッファ層および第二選択エッチング層３０２Ａをエッチング除去して、第一選択エッチング層３０２Ｂのみを残留させた接合基板３１１を作製した（図１５参照）。具体的には、エピタキシャル基板３０９から、第二選択エッチング層３０２Ａを選択エッチング層としてウェットエッチング法を用いて出発基板３０１を除去し、接合基板３１１とした。
　次に、発光素子への電位供給用電極である第一オーミック電極３２１を形成した。具体的には、図１６に示すように、接合基板３１１の第一選択エッチング層３０２Ｂ上へ第一オーミック電極３２１を形成した。そして、第一オーミック電極３２１をマスクとし、第一オーミック電極３２１以外の領域の第一選択エッチング層３０２Ｂを、エッチングにより除去した。
次に、図１７に示すように第一粗面液にて、第一粗面化処理を行った。第一粗面液は、酢酸と塩酸の混合液を作製し、常温で１分エッチングすることで粗面化を行った。
　次に、フォトリソグラフィー法により、領域３４０（図１７参照）を開口させたパターンを形成し、塩酸ガス含有のＩＣＰプラズマエッチング法にて除去部・段差形成工程を実施し、領域３４０の層をエッチングし、電流拡散層３０７が露出した除去部３７０と、それ以外の非除去部３８０を形成した（図１８参照）。
　次に、図１８に示すように第二オーミック電極３２２を形成した。次に、図１９に示すように、ＳｉＯ２からなる絶縁保護膜３５０を積層し、第一半導体層３０３表面及び発光部３０８の側面を被覆するＳｉＯ２からなる絶縁保護膜３５０を形成した。
　次に、スクライブ領域３４２（図１９参照）に沿ってスクライブ線をけがき、スクライブ線に沿ってクラック線を伸ばし、その後、ブレーキングを行うことで素子を分離し、図２０に示すように発光素子チップ２０１を形成した。
　発光素子チップ２０１形成後、第一オーミック電極３２１が設けられている面がテープ面側になるように保持テープに発光素子チップ２０１を転写し、その後、ＧａＰ単結晶基板３１０の側面及び裏面を第二粗面液で粗面化する第二粗面化処理工程を実施した（図２０参照）。第二粗面液として、酢酸と弗酸、沃素の混合液を作製した。そして、常温で１分エッチングすることで第二粗面化処理を行った。
　実施例及び比較例で製造した発光素子チップを、それぞれ１００個ずつＡｕ－Ａｕ超音波実装を行って比較を行った結果を図２１に示した。比較例において、チップ圧着、あるいは超音波印加時の振動が原因と考えられる破損が発生し、不良率が上昇した。一方、実施例において、比較例に比べて同様の原因に起因するチップ破損の発生率は少なくなっている。
　次に、実施例及び比較例で製造した発光素子チップそれぞれ１００個ずつの電極上及び実装基板上にＡｕＳｎ層を設け、熱溶融（２２０℃以上）を行って実装を行い、比較した結果を図２２に示した。比較例及び実施例において、熱溶融後のＡｕＳｎの熱収縮に起因すると思われる破損が発生しているが、図２２に示すように、実施例における破損率は、比較例に比べて少なくなっている。
　実施例において、窓層兼支持基板１０７はエピタキシャル成長で形成されるため、６００～８００℃程度の温度域で形成される。線膨張係数は、ＧａＰよりＡｌＧａＩｎＰの方が大きく、成長後、室温に降温した際には、膨張係数差異により基板除去面に対して凹形状の反りが発生する。またＡｌＧａＩｎＰ／ＧａＰ間には格子定数差が３．７％存在し、この格子定数差も反りを大きくする。一方、格子定数差により窓層兼支持基板には高密度の転位が存在する。このように、実施例の窓層兼支持基板には高密度の貫通転位を有している。転位面は結晶に力が加わった際に滑りを発生させる特性を有しているため、振動や圧着時のストレスが結晶に加わった際に、結晶を破壊する前に滑り面に沿って結晶が滑ることで実装時のストレスを逃がしており、その結果、チップ破損率が低下したと考えられる。
　一方、比較例においては、線膨張差異により実施例と同様な反りは発生するものの、接合温度は３５０℃と実施例の場合と比べて比較的低温であるため、実施例に比べて反りは１／１０以下であった。
　次に、実施例及び比較例において、第一オーミック電極と第二オーミック電極の段差を変化させて発光素子チップを製造し、製造した発光素子チップをバンプを設けずに、フリップ実装した際の歩留の測定を行った。このときの結果を図２３に示した。図２３において、横軸に実施例及び比較例における第一オーミック電極と第二オーミック電極の段差をとり、縦軸に実装時に実装できたチップ数の歩留を示した。
　フリップ実装時、発光素子チップを実装面に圧迫する。発光素子チップの圧迫によって、実装面側の金属部が変形するため、発光素子チップは実装面側に沈み込むが、この変形は大きなものではない。そのため、比較例では、図２３に示したように、実装面に設けられる発光素子チップ上の第一オーミック電極３２１と第二オーミック電極３２２の段差が３μｍ以上あると、実装面の第一オーミック電極３２１に接する金属の変形量が足りず、第一オーミック電極３２１表面は実装面に十分に接触するが、第二オーミック電極３２２が実装面に接触しない現象が生じる。この結果、短絡してしまい、実装ができない。そのため、電極での変形量が大きくなるように第一オーミック電極３２１及び第二オーミック電極３２２上にバンプを設けるのが一般的である。しかし、バンプは鍍金法なども用いてＡｕ（金）などを厚く形成する必要があり、材料費が非常に高価になる。
　一方、実施例では、窓層兼支持基板が滑り面を有し、その結果として形状が可変であることは別の効果を発揮する。具体的には、フリップ実装時の発光素子チップ圧迫時に、発光素子チップが変形するため、フリップ実装においてバンプを必ずしも必要としない。すなわち、窓層兼支持基板が滑り面を有するため、発光素子チップ圧迫に対して容易に変形し、第一オーミック電極１２１が実装面に接触すると共に、第二オーミック電極１２２も実装面に接触するからである。第一オーミック電極１２１及び第二オーミック電極１２２両者が実装面に接触するため、超音波接合法等により、実装面と電極間で強固な接合を形成しうる。そのため、図２３に示したように、実施例では第一オーミック電極と第二オーミック電極の段差が３μｍ以上１１μｍ以下の領域においても、高価なバンプを用いずに、歩留まり良くフリップ実装を行うことができた。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (4)

  1. 　出発基板上に、該出発基板と格子整合系の材料で第一半導体層、活性層、第二半導体層、緩衝層とを順次エピタキシャル成長により成長させて形成する工程と、前記緩衝層の上に前記出発基板に対して非格子整合系の材料で窓層兼支持基板をエピタキシャル成長により形成する工程と、前記出発基板を除去する工程と、前記第一半導体層上に第一オーミック電極を形成する工程と、前記第二半導体層、前記緩衝層もしくは前記窓層兼支持基板を露出させた除去部を一部に形成して段差を設ける工程と、前記除去部に第二オーミック電極を形成する工程と、前記第一及び第二オーミック電極が形成された発光素子を分離して発光素子チップを作製する工程と、前記発光素子チップの前記第一及び第二オーミック電極が形成された側が実装基板側となるようにして、該実装基板にフリップ実装する工程とを有することを特徴とする発光素子の実装方法。
  2. 　前記第一半導体層、前記活性層及び前記第二半導体層を、ＡｌＧａＩｎＰまたはＡｌＧａＡｓとすることを特徴とする請求項１に記載の発光素子の実装方法。
  3. 　前記窓層兼支持基板をＧａＰまたはＧａＡｓＰとすることを特徴とする請求項１又は請求項２に記載の発光素子の実装方法。
  4. 　前記第一オーミック電極と前記第二オーミック電極の段差を３μｍ以上１１μｍ以下とすることを特徴とする請求項１から請求項３のいずれか一項に記載の発光素子の実装方法。
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