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WO2016158482A1 - 固体撮像素子、撮像装置、並びに電子機器 - Google Patents

固体撮像素子、撮像装置、並びに電子機器 Download PDF

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Publication number
WO2016158482A1
WO2016158482A1 PCT/JP2016/058647 JP2016058647W WO2016158482A1 WO 2016158482 A1 WO2016158482 A1 WO 2016158482A1 JP 2016058647 W JP2016058647 W JP 2016058647W WO 2016158482 A1 WO2016158482 A1 WO 2016158482A1
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WO
WIPO (PCT)
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voltage
solid
pixel
imaging device
state imaging
Prior art date
Application number
PCT/JP2016/058647
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English (en)
French (fr)
Inventor
克彦 半澤
悠一 加地
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
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Priority to US15/560,682 priority patent/US10186512B2/en
Priority to JP2017509562A priority patent/JP6789925B2/ja
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Definitions

  • the present technology relates to a solid-state imaging device, an imaging device, and an electronic device, and particularly, an appropriate analog gain without increasing an AD (analog / Digital) conversion range more than necessary and without increasing a circuit scale.
  • the present invention relates to a solid-state imaging device, an imaging device, and an electronic device that can realize the above.
  • the all-pixel simultaneous transfer operation can be broadly divided into two methods.
  • a MEM memory
  • PD photodiode
  • FD floating diffusion
  • the reset signal is not read out, the optical signal is transferred at once, the optical signal is read out, the same pixel is reset again with reference to the read out optical signal, The difference is read out.
  • the reset signal for all pixels is read out and stored in the frame memory, then exposed and accumulated by photoelectric conversion by the PD. Then, the charges are transferred from the PD to the FD at the same time for all pixels.
  • the optical signal is read from the FD by the all-pixel sequential transfer operation.
  • the reset signal level may deviate due to chip variations and temperature characteristics.
  • a solid-state imaging device includes a source follower circuit that generates a reference voltage, and a gate voltage of an amplification transistor that configures the source follower circuit is generated by a photodiode that configures a pixel circuit for each pixel. It is the same as the reset voltage when resetting the charge accumulated in the floating diffusion for accumulating charge, and a switch is disposed on the wiring between the power source for applying the voltage to the gate and the gate, When the switch is turned off, the voltage applied to the gate is set to the same value as the voltage of the floating diffusion after the reset.
  • the source follower circuit can generate the reference voltage when the switch is turned on.
  • the source follower circuit is set for each column divided in the horizontal direction, and can be provided for each vertical transfer line for transferring the signal of each pixel in the vertical direction, and the reference voltage is transferred to the vertical transfer line. It can be applied to the line.
  • a plurality of adjacent vertical transfer lines can be connected with a common gate of the transistor serving as the switch.
  • the adjacent vertical transfer lines can be connected via a switch so that the pixel signal is turned on immediately before the pixel signal is read out.
  • the power source that supplies the reset voltage and the power source that supplies the reference voltage via the switch can be the same power source.
  • the power source that supplies the reset voltage and the power source that supplies the reference voltage via the switch can be separate power sources.
  • the pixel signal output via the vertical transfer line can be output to an auto-zero circuit.
  • the pixel signal output via the vertical transfer line can be output to an AD (analog / digital) converter.
  • the main body circuit configuration can be configured by a single chip.
  • the main body circuit configuration can be constituted by a plurality of chips.
  • the pixel circuit is included in the first chip, and the source follower circuit and AD (analog / digital) converter are included in the second chip.
  • AD analog / digital
  • the pixel circuit and the source follower circuit can be included in the first chip, and AD (analog / Digital) is included in the second chip.
  • AD analog / Digital
  • a transducer can be included.
  • the first chip can include the pixel circuit, the source follower circuit, and an AD (analog / digital) converter comparator
  • the second chip may include a counter of the AD (analog / digital) converter.
  • the source follower circuit may be provided for each area transfer line for transferring a signal of each pixel for each area divided in a two-dimensional direction, and the reference voltage is applied to the area transfer line. You can make it.
  • the main body circuit configuration may be composed of a first chip including the pixel circuit for each region and a second chip including a source follower circuit for each region.
  • An imaging device includes a source follower circuit that generates a reference voltage, and a gate voltage of an amplification transistor that configures the source follower circuit is a charge generated by a photodiode that configures a pixel circuit for each pixel. Is the same as the reset voltage when resetting the charge accumulated in the floating diffusion for accumulating, and a switch is disposed on the wiring between the power source for applying the voltage to the gate and the gate, When the switch is turned off, the voltage applied to the gate is set to the same value as the voltage of the floating diffusion after the reset.
  • An electronic apparatus includes a source follower circuit that generates a reference voltage, and a gate voltage of an amplification transistor that forms the source follower circuit is a charge generated by a photodiode that forms a pixel circuit for each pixel. Is the same as the reset voltage when resetting the charge accumulated in the floating diffusion for accumulating, and a switch is disposed on the wiring between the power source for applying the voltage to the gate and the gate, When the switch is turned off, the voltage applied to the gate is set to the same value as the voltage of the floating diffusion after the reset.
  • a source follower circuit that generates a reference voltage
  • a gate voltage of an amplification transistor that configures the source follower circuit is a charge generated by a photodiode that configures a pixel circuit for each pixel.
  • the reset voltage is the same as the reset voltage when resetting the charge accumulated in the floating diffusion to be accumulated
  • a switch is disposed on the wiring between the power source for applying the voltage to the gate and the gate, and the switch However, when turned off, the voltage applied to the gate is set to the same value as the voltage of the floating diffusion after the reset.
  • a solid-state imaging device capable of obtaining an appropriate analog gain without increasing an AD (analog / Digital) conversion range more than necessary and without increasing a circuit scale is realized. It becomes possible.
  • FIG. 1 shows the configuration of one of a plurality of vertical signal lines connected to each pixel constituting a solid-state imaging device that is a semiconductor device to which the present technology is applied.
  • the solid-state image sensor is an element that captures an image, and includes, for example, an image sensor having the number of pixels of m pixels ⁇ n pixels in the horizontal direction ⁇ vertical direction.
  • an image sensor having the number of pixels of m pixels ⁇ n pixels in the horizontal direction ⁇ vertical direction.
  • the same number of m vertical signal lines as the horizontal pixel columns are provided, and each vertical signal line has n pixels corresponding to the number of pixels in the vertical direction.
  • a pixel circuit is connected.
  • the number of vertical signal lines may not match the number of pixels.
  • FIG. 1 shows a configuration example of a vertical transfer line VLINE (j) in the j-th column and its periphery in a solid-state imaging device.
  • FIG. 2 shows a configuration example of the pixel P (i, j) constituting the pixel circuit.
  • Each pixel P (i, j) includes a photodiode PD, a reset transistor TR11, a transfer transistor TR12, an amplification transistor TR13, a selection transistor TR14, and a floating diffusion portion FD.
  • the floating diffusion portion FD is also simply referred to as an FD portion
  • the photodiode PD is also simply referred to as PD.
  • each pixel P (i, j) the charge obtained by the photoelectric conversion action of the PD is transferred to the FD section via the transfer transistor TR12 and held.
  • the charge held in the FD portion in this way is amplified by the amplification transistor TR13 when the selection transistor TR14 is turned on in response to the selection signal SEL (i), and is used as a pixel signal for the vertical transfer line VLINE (j). Is output.
  • the FD unit converts the charge transferred from the PD into a voltage by accumulating it in a capacitor, and inputs the converted voltage (the voltage of the capacitor of the FD unit) to the gate of the amplification transistor TR13.
  • the source follower circuit is formed by the amplification transistor TR13, the selection transistor TR14, and the constant current source TR31 (FIG. 1) connected to the vertical transfer line VLINE (j). Composed.
  • a signal constituting the pixel P (i, j) selected by the selection signal SEL (i) is transmitted to the vertical transfer line VLINE (j).
  • each P (i, j) in FIG. 1 is the same as that shown in FIG. 2, but in FIG. 1 or thereafter, each circuit constituting P (i, j) However, unless otherwise specified, it is assumed that the configuration is the same as that described with reference to FIG.
  • the reference voltage generation circuit 11 includes transistors TR22 and TR23 connected in series between the power supply VDD and the vertical transfer line VLINE (j). Further, the reference voltage generation circuit 11 includes a transistor TR21 that controls opening and closing of the gate of the transistor TR22.
  • the transistor TR23 is controlled to be turned on or off by a selection signal SEL_Vref supplied from the same power source as the selection signal SEL (i).
  • the transistor TR21 is controlled to be turned on or off by a reset signal RST_Vref supplied from the same power source as the reset signal RST (i).
  • the reference voltage generation circuit 11 is supplied with the power supply voltage from the predetermined power supply VDD during the period in which the transistor TR23 is in the on state, and the vertical transfer line VLINE (j ) Has a function to clip voltage.
  • the transistors TR21 to TR23 have the same configuration as the transistors TR11, TR13, and TR14 (the same configuration including internal resistance and internal capacitance).
  • the reset signal RST_Vref and the selection signal SEL_Vref are set to a high level and all the transistors TR21 to TR23 are turned on
  • the reset signal RST (i) and the selection signal SEL (i) are set to a high level
  • the voltage of the vertical transfer line VLINE (j) is clipped with a voltage corresponding to the voltage at the time of resetting the FD of each pixel P (i, j). be able to.
  • the Bias generation circuit 12 determines a current amount of the vertical signal line VLINE (j) by applying a voltage to the gate of the constant current source transistor TR31 according to the gate voltage.
  • the Vampref generation circuit 13 supplies the reference voltage Vampref to the auto zero circuit 14.
  • the auto zero circuit 14 includes a comparator Comp, capacitors C1 and C2, and a switch AZ.
  • the negative input terminal of the comparator Comp is connected to the vertical transfer line VLINE (j) via the capacitor C1, and the reference voltage Vampref is applied to the positive input terminal.
  • the voltage of the vertical transfer line VLINE (j) during the period in which the switch AZ is on is sampled and held by the capacitor C1 and set as a reference voltage.
  • the switch AZ when the amplifier is reset, the switch AZ is turned on, so that an amplifier reset for setting a reference voltage for the amplification operation of the amplification unit having the comparator Comp and the capacitors C1 and C2 is performed. Therefore, the comparator Comp inverts and amplifies the fluctuation with respect to the voltage (reference voltage) of the vertical transfer line VLINE (j) during the period when the switch AZ is in the ON state. Note that the reference voltage set by the amplifier reset is held in the capacitor C1 as described above.
  • the comparator Comp inverts and amplifies the reset signal (noise signal) output to the vertical transfer line VLINE (j) based on the reference voltage set by the amplifier reset. Then, an inverted and amplified reset signal (noise signal) is output.
  • the comparator Comp inverts and amplifies the optical signal output to the vertical transfer line VLINE (j) based on the reference voltage set by the amplifier reset. Then, an inverted and amplified optical signal is output.
  • the reset signal (noise signal) is a signal including a noise component obtained when the FD portion is reset
  • the optical signal is a signal component corresponding to the charge generated by the PD and the FD portion is reset. It is a signal including a noise component that is sometimes obtained.
  • the PD is collectively reset for all the pixels of the solid-state imaging device. That is, in this case, both the reset signal RST (i) and the transfer signal TRG (i) are set to a high level for a predetermined time, and the reset transistor TR11 and the transfer transistor TR12 are turned on. Pixel reset is performed to reset the charge accumulation of the PD. This operation is not particularly shown as a waveform in FIG.
  • the PDs of all the pixels are exposed.
  • the PD of each pixel charges corresponding to the amount of incident light are accumulated by photoelectric conversion.
  • the FD reset signal is read. More specifically, as shown in the upper part of FIG. 3, at time t11, the reset signal RST (i), the reset signal RST_Vref, and the selection signal SEL_Vref are set to a high level. Further, the switch signal AZ for controlling the switch is set to the high level so that the switch AZ of the auto zero circuit 14 is turned on.
  • the transistor TR11 is turned on and the FD is set to the voltage of the power supply VDD.
  • the transistors TR21 and TR23 of the reference voltage generation circuit 11 are turned on, and accordingly, the power supply VDD is supplied to the gate of the transistor TR22, whereby the transistor TR22 is turned on and a voltage corresponding to the power supply VDD is applied.
  • the reference voltage is applied to the vertical transfer line VLINE (j) through the transistors TR22 and TR23.
  • the switch AZ of the auto zero circuit 14 is turned on, whereby a voltage corresponding to the reset signal of the FD is accumulated in the capacitor C1.
  • the reset signals RST (i) and RST_Vref are set to low level, and the transistors TR11, TR21, and TR22 are turned off.
  • the switch AZ is set to a low level.
  • the selection signal SEL_Vref is set to a low level and the transistor TR23 is turned off. Further, when the selection signal SEL_Vref is set to a low level, the selection signal SEL (i) is simultaneously set to a high level.
  • the transistor TR14 is turned on, and the reset signal of FD is output to the vertical transfer line LINE (j).
  • the FD reset signal is output to the vertical transfer line VLINE (j)
  • the FD reset signal is AD (Analog / Digital) converted from time t15 to t16, and the reset signal is output as a digital signal.
  • the selection signal SEL (i) is set to a low level, and the transistor TR14 is turned off.
  • Such a process is repeated for every vertical transfer line LINE (j) in units of pixels P (i, j) until the process for all the pixels is completed, and the FD reset signal is read out by the third operation.
  • the transfer signal TRG (i), the reset signal RST (i), the selection signal SEL (i), the reset signal RST_Vref to the reference voltage generation circuit 11 and the reference voltage are sequentially arranged from the top.
  • the timings of the selection signal SEL_Vref to the generation circuit 11, the control signal AZ of the switch AZ, and AD conversion are shown.
  • Each of the high-level and low-level states is shown, and only the processing timing of AD conversion is shown as a high-level state.
  • (i) specifies the i-th pixel P (i, j) from the top of the 0th to m-th from the top connected to the vertical transfer line VLINE in the j-th column.
  • the electric charge accumulated in the FD section is read out as an optical signal. More specifically, as shown in the lower part of FIG. 3, at time t31, the reset signal RST_Vref of the reference voltage generation circuit 11, the selection signal SEL_Vref, and the control signal AZ of the switch AZ of the auto zero circuit 14 are set to high level. Transistors TR21 to TR23 are turned on. Further, at time t32 when a predetermined time has elapsed, the reset signal RST_Vref is set to low level, and thereafter, at time t33, the control signal AZ is set to low level.
  • the selection signal SEL_Vref to the reference voltage generation circuit 11 is set to the low level, and the selection signal SEL (i) to the transistor TR14 is set to the high level, so that the reference voltage is applied to the capacitor C1.
  • the transistors TR13 and TR14 are turned on, and an optical signal corresponding to the charge accumulated in the FD portion is output to the vertical transfer line VLINE (j) via the transistors TR13 and TR14.
  • the FD optical signal When the FD optical signal is output to the vertical transfer line VLINE (j), the FD optical signal is AD (Analogue to Digital) converted from time t35 to t36, and the optical signal is output as a digital signal.
  • AD Analogue to Digital
  • the selection signal SEL (i) is set to a low level, and the transistor TR14 is turned off.
  • the reference voltage generation circuit 11 With the above operation, it is possible to set a reference voltage substantially the same as the reset voltage by the reference voltage generation circuit 11 for both the reset signal and the optical signal. Further, since the transistors TR21 to TR23 in the reference voltage generation circuit 11 have the same configuration as the transistors TR11, TR13, and TR14, the reference voltage generated by the reference voltage generation circuit 11 resets the FD unit. The same temperature characteristics and process influences can be generated, and even if the temperature and process influences occur, it is possible to generate a reference voltage that is almost the same as the reset voltage. Can be generated. In addition, there is no need to separately adjust the circuit to respond to temperature characteristics and individual differences depending on the effects of temperature and process. It can be simple.
  • FIG. 4 shows a configuration example of a solid-state imaging device in which the vertical transfer line VLINE (j) is connected via a switch.
  • the same configuration as the configuration in FIG. 1 is given the same name and the same reference numeral, and the description thereof will be omitted as appropriate. That is, the solid-state imaging device of FIG. 4 is different from the solid-state imaging device of FIG. 1 in that the adjacent vertical transfer lines VLINE (j) are connected to each other via the switch VSL_CON.
  • the reset signal RST_Vref, the selection signal SEL_Vref, the Bias voltage from the Bias generation circuit 12, and the Vampref voltage from the Vampref generation circuit 13 are shared by the vertical transfer lines VLINE (j).
  • the switch VSL_CON is controlled to be turned on immediately before reading the reset signal and reading the optical signal.
  • the kTC noise generated in each vertical transfer line VLINE (j) can be made substantially zero.
  • the kTC noise changes according to the switching timing.
  • the switch VSL_CON is turned on, all the vertical transfer lines VLINE (j) are connected, so that each vertical transfer line VLINE is connected.
  • the kTC noise generated in (j) is added and canceled.
  • time t101 to t107, time t111 to t112, and time t121 to t127 in the timing chart of FIG. 5 correspond to time t11 to t17, time t21 to t22, and time t31 to t37 in FIG.
  • items different from the timing chart of FIG. 3 are newly provided in the second stage from the bottom in the upper stage and the lower stage of FIG. 5 to indicate control signals for controlling the operation of the switch VSC_CON. This is the point.
  • control signal for controlling the operation of the switch VSC_CON is set to a high level from time t101 to t104 at the timing of reading the reset signal, and all the vertical transfer lines VLINE (j) The switch VSC_CON is controlled to be turned on.
  • control signal for controlling the operation of the switch VSC_CON is set to a high level from time t121 to t124 at the timing of reading the optical signal, and all the vertical transfer lines VLINE (j ) Switch VSC_CON is controlled to be on.
  • the reference voltage generated by the reference voltage generation circuit 11 can have the same temperature characteristics and process effects when resetting the FD unit. It is possible to generate a voltage substantially the same as the reset voltage as the reference voltage. Further, since a circuit for dealing with temperature characteristics is not required separately, it is not necessary to increase the size of the apparatus unnecessarily.
  • FIG. 6 shows a configuration example of a solid-state imaging device in which power supplies supplied to the transistors TR11 and TR13 are independent from each other. That is, the power supplies supplied to the transistors TR11 and TR13 are independent power supplies VR and VDD, respectively. Therefore, in the reference voltage generation circuit 11 as well, the power supplies supplied to the transistors TR21 and TR22 are set to independent power supplies VR and VDD, respectively.
  • FIG. 7 shows a configuration example of a solid-state imaging device in which the reset signal and the optical signal of the pixel P (i, j) are output to the AD converter via the vertical transfer line VLINE (j).
  • the same components as those in FIG. 6 are given the same names and the same reference numerals, and the description thereof will be omitted as appropriate.
  • the solid-state imaging device of FIG. 7 differs from the solid-state imaging device of FIG. 6 in that a Ramp generation circuit 32 and an AD converter 31 are provided instead of the Vampref generation circuit 13 and the comparator Comp. .
  • the AD converter 31 includes capacitors C11 and C12, a switch AZ corresponding to each of the capacitors C11 and C12, a comparator Comp11, and a counter 51.
  • the AD converter 31 is a so-called single slope type AD converter, and is a pixel obtained from the difference between the optical signal and the reset signal using the counter 51 based on the lamp voltage supplied from the ramp generation circuit 32.
  • the signal is converted from an analog signal to a digital signal and output.
  • the AD converter 31 may be other than a single slope type.
  • the reference voltage generation circuit 11 causes the influence of individual differences due to temperature characteristics and processes. It is possible to generate a reference voltage that is substantially the same as the reset voltage in the pixel P (i, j) without receiving the signal.
  • the main body circuit configuration constituting the solid-state imaging device may be configured by a single chip (substrate) 101, but may be configured by a larger number of chips.
  • the wiring 111 may be electrically connected therebetween.
  • the pixel P (i, j) and the reference voltage generation circuit 11 are provided on the chip 101-1.
  • the Bias generation circuit 12, the transistor TR31, the Ramp generation circuit 32, and the AD converter 31 may be provided on the chip 101-2.
  • the pixel P (i, j) is provided on the chip 101-1, and the reference voltage generation circuit 11, the bias generation circuit 12, and the transistor TR31 are provided on the chip 101-2.
  • the Ramp generation circuit 32 and the AD converter 31 may be provided.
  • a pixel P (i, j), a reference voltage generation circuit 11, a bias generation circuit 12, and a transistor TR31 are provided on the chip 101-1, and the chip 101-2 is provided.
  • a ramp generation circuit 32 and an AD converter 31 may be provided.
  • the pixel P (i, j), the reference voltage generation circuit 11, the bias generation circuit 12, the transistor TR31, the ramp generation circuit 32, and the AD conversion The comparator Comp11, the switch AZ, and the capacitors C11 and C12 of the converter 31 may be provided, and the counter 51 of the AD converter 31 may be provided on the chip 101-2.
  • the pixel P (i, j), the reference voltage generation circuit 11, the bias generation circuit 12, the transistor TR31, the ramp generation circuit 32, and the AD converter 31 are divided into a large number of chips of three or more. You may make it provide.
  • the plurality of vertical transfer lines VLINE (j) are connected to the reset signal RST_Vref and the selection signal SEL_Vref by using the gates of the transistors TR21 and TR23 of the reference voltage generation circuit 11 in common or adjacent to each other.
  • the example in which the vertical transfer lines VLINE (j) are connected by the switch VSC_CON has been described.
  • the plurality of vertical transfer lines VLINE (j) may be connected only by sharing the gates of the transistors TR21 and TR23 of the reference voltage generation circuit 11.
  • FIG. 11 shows a configuration example of a solid-state imaging device in which a plurality of vertical transfer lines VLINE (j) are connected only by sharing the gates of the transistors TR21, TR23, TR31 of the reference voltage generation circuit 11. Yes.
  • the reference voltage generation circuit 11 can apply, to the vertical transfer line VLINE (j), a voltage that is substantially the same as the voltage after the reset of the FD unit as the reference voltage.
  • FIG. 12 shows a configuration example of a solid-state imaging device of a system provided with an AD converter that performs AD conversion on pixel signals output in units of pixel units. That is, in the case of a solid-state image pickup device of a type provided with an AD converter that AD-converts a pixel signal output in units of pixel units, as shown in the upper left part of FIG.
  • the pixel unit 121 is divided into a plurality of pixel units 121 composed of P (i, j). Then, as shown in the lower left part of FIG. 12, the AD converter 31 is provided for each divided pixel unit 121 on one chip 131.
  • pixel units 121-1 to 121-3 in which the effective area is divided into three are provided, and AD converters 31-1 to 31-3 are connected to the pixel units, respectively.
  • An example is shown.
  • the pixel unit 121 transfers, for example, pixel signals of a plurality of pixels P (i, j) and pixels P (i, j) in the effective area.
  • a transfer line corresponding to the vertical transfer line VLINE (j) a reference voltage generation circuit 11, a Bias generation circuit 12, a Ramp generation circuit 32, and a transistor TR31.
  • the configurations of the transistors TR21 to TR23 in the reference voltage generation circuit 11 are the same as the configurations of the transistors TR11, TR13, and TR14 in the pixel P (i, j), respectively, and are substantially the same as the reset voltage.
  • a reference voltage can be generated.
  • a plurality of pixel units 121 are provided on a chip 151-1 made of a pixel substrate, and an AD converter 31 is provided on a chip 151-2 made of a circuit board. You may comprise so that it may connect.
  • a so-called optical black (OPB) so-called dummy pixel that cannot receive light can be used.
  • the dummy pixels used for OPB are usually provided at the edge of the imaging area (effective area) in the solid-state imaging device.
  • an effective area is divided into 16 areas each consisting of 4 areas ⁇ 4 areas
  • a pixel unit 121 and an AD converter 31 are provided in association with each area. It becomes composition.
  • each edge portion becomes a boundary with another region, and thus a dummy pixel such as optical black cannot be provided.
  • the pixel unit By providing the reference voltage generation circuit 11 described above, the same reference voltage as the reset voltage of the FD unit can be generated.
  • the FD voltage may vary due to coupling between FDs in adjacent pixel columns.
  • the parasitic coupling capacitance Cx in FIG. 14 is a schematic representation of the capacitance parasitic on the circuit, and does not actually exist as a circuit.
  • the voltages change as shown in FIG. 15 when the FDs are FD0 to FD2.
  • all of FD0 to FD2 are the power supply voltage VDD.
  • the reset voltage is written in FD0, so that the voltage of FD0 is written as the reset voltage (VDD ⁇ V1).
  • a voltage (VDD ⁇ V1) that is a reset voltage is written to FD1.
  • the voltage drop occurs in the FD0 in which the voltage (VDD ⁇ V1) has already been written as the reset voltage due to the influence of the parasitic coupling capacitance, and the voltage V2 is further higher than the voltage (VDD ⁇ V1) that is the reset voltage.
  • the voltage drops to a voltage (VDD ⁇ V1 ⁇ V2). Note that the voltage V2 is about 1/100 of the voltage V1, for example.
  • a voltage (VDD ⁇ V1) is written as a reset voltage in FD2.
  • the voltage drop in the FD1 in which the voltage (VDD-V1) has already been written as the reset voltage is further reduced due to the parasitic coupling capacitance, and the voltage is further lower than the reset voltage (VDD-V1-V2).
  • FD0 is also affected, so the reset voltage of FD0 is set to a lower voltage (VDD ⁇ V1-2 ⁇ V2).
  • the second reset voltage writing operation is performed for all the FDs.
  • FD0 to FD2 write voltages V11, V11 ′, and V11 ′′ that have some variations at time t11 by writing the first reset voltage. It shall be assumed.
  • the solid-state imaging device described above can be applied to various electronic devices such as an imaging device such as a digital still camera and a digital video camera, a mobile phone having an imaging function, or other devices having an imaging function. .
  • FIG. 17 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present technology is applied.
  • An imaging apparatus 201 illustrated in FIG. 17 includes an optical system 202, a shutter device 203, a solid-state imaging device 204, a drive circuit 205, a signal processing circuit 206, a monitor 207, and a memory 208, and displays still images and moving images. Imaging is possible.
  • the optical system 202 includes one or more lenses, guides light (incident light) from a subject to the solid-state image sensor 204, and forms an image on the light receiving surface of the solid-state image sensor 204.
  • the shutter device 203 is disposed between the optical system 202 and the solid-state imaging device 204, and controls the light irradiation period and the light-shielding period to the solid-state imaging device 204 according to the control of the drive circuit 1005.
  • the solid-state imaging device 204 is configured by a package including the above-described solid-state imaging device of FIGS. 1, 4, 6 to 12.
  • the solid-state imaging device 204 accumulates signal charges for a certain period in accordance with light imaged on the light receiving surface via the optical system 202 and the shutter device 203.
  • the signal charge accumulated in the solid-state image sensor 204 is transferred according to a drive signal (timing signal) supplied from the drive circuit 205.
  • the drive circuit 205 outputs a drive signal for controlling the transfer operation of the solid-state image sensor 204 and the shutter operation of the shutter device 203 to drive the solid-state image sensor 204 and the shutter device 203.
  • the signal processing circuit 206 performs various types of signal processing on the signal charges output from the solid-state imaging device 204.
  • An image (image data) obtained by the signal processing by the signal processing circuit 206 is supplied to the monitor 207 and displayed, or supplied to the memory 208 and stored (recorded).
  • FIG. 18 is a diagram showing a usage example in which the solid-state imaging device of FIGS. 1, 4 and 6 to 12 described above is used.
  • the above-described solid-state imaging device shown in FIGS. 1, 4 and 6 to 12 is used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows. can do.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • this technique can also take the following structures.
  • the gate voltage of the amplification transistor constituting the source follower circuit is the same as the reset voltage when resetting the charge accumulated in the floating diffusion that accumulates the charge generated by the photodiode constituting the pixel circuit for each pixel.
  • a switch is disposed on a wiring between a power source for applying a voltage to the gate and the gate, and when the switch is turned off, the voltage applied to the gate is changed to the floating state after the reset.
  • a solid-state imaging device that has the same value as the diffusion voltage.
  • the source follower circuit is set for each column divided in the horizontal direction, and is provided for each vertical transfer line for transferring a signal of each pixel in the vertical direction, and the reference voltage is applied to the vertical transfer line.
  • the solid-state imaging device according to (1) in which a plurality of adjacent vertical transfer lines are connected with a common gate of the transistor serving as the switch.
  • the solid-state imaging device according to (3) wherein the adjacent vertical transfer lines are connected via a switch and turned on at a timing immediately before the signal of the pixel is read out.
  • the solid-state imaging device according to any one of (1) to (5), wherein a power source that supplies the reset voltage and a power source that supplies the reference voltage via the switch are separate power sources.
  • a power source that supplies the reset voltage and a power source that supplies the reference voltage via the switch are separate power sources.
  • the solid-state imaging device according to any one of (1) to (7), wherein the pixel signal output through the vertical transfer line is output to an auto-zero circuit.
  • the solid-state imaging device according to any one of (1) to (8), wherein the signal of the pixel output via the vertical transfer line is output to an AD (analog / Digital) converter.
  • AD analog / Digital
  • the solid-state imaging device according to any one of (1) to (10), wherein the main body circuit configuration includes a plurality of chips. (12) When the main body circuit configuration is composed of two chips, the first chip includes the pixel circuit, and the second chip includes the source follower circuit and an AD (analog / digital) converter. The solid-state imaging device according to (11). (13) When the main body circuit configuration is composed of two chips, the first chip includes the pixel circuit and the source follower circuit, and the second chip includes an AD (analog / digital) converter. The solid-state imaging device according to (11).
  • the first chip includes the pixel circuit, the source follower circuit, and an AD (analog / digital) converter comparator
  • the solid-state imaging device according to (11), wherein a chip includes a counter of the AD (analog / Digital) converter.
  • the source follower circuit is provided for each area transfer line for transferring a signal of each pixel for each area divided in a two-dimensional direction, and applies the reference voltage to the area transfer line. ).
  • the solid-state imaging device according to (15), wherein the main body circuit configuration includes a first chip including the pixel circuit for each region and a second chip including a source follower circuit for each region.
  • (17) includes a source follower circuit for generating a reference voltage;
  • the gate voltage of the amplification transistor constituting the source follower circuit is the same as the reset voltage when resetting the charge accumulated in the floating diffusion that accumulates the charge generated by the photodiode constituting the pixel circuit for each pixel.
  • a switch is disposed on a wiring between a power source for applying a voltage to the gate and the gate, and when the switch is turned off, the voltage applied to the gate is changed to the floating state after the reset.
  • An imaging device that has the same value as the diffusion voltage.
  • the gate voltage of the amplification transistor constituting the source follower circuit is the same as the reset voltage when resetting the charge accumulated in the floating diffusion that accumulates the charge generated by the photodiode constituting the pixel circuit for each pixel.
  • a switch is disposed on a wiring between a power source for applying a voltage to the gate and the gate, and when the switch is turned off, the voltage applied to the gate is changed to the floating state after the reset.
  • An electronic device that has the same value as the diffusion voltage.
  • 11 reference voltage generation circuit 12 Bias generation circuit, 13 Vampref generation circuit, 14 auto zero circuit, 31, 31-1 to 31-3 AD converter, 32 Ramp generation circuit, 51 counter, 101, 101-1, 101-2 Chip, 121, 121-1 to 121-3 pixel unit, 151,152 chip

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Abstract

本技術は、垂直転送線に印加する基準電圧をフローティングディフュージョン部のリセット電圧と略同一にすることができるようにする固体撮像素子、撮像装置、並びに電子機器に関する。 基準電圧を生成する基準電圧生成回路を、画素回路におけるリセットトランジスタ、増幅トランジスタ、および選択トランジスタと同一の回路より構成し、光信号およびリセット信号を転送する直前に、垂直転送線に印加する。これにより、フローティングディフュージョンにリセット信号を印加した直後と同一の基準電圧が垂直転送線に印加される。本技術は、CMOSイメージセンサに適用することができる。

Description

固体撮像素子、撮像装置、並びに電子機器
　本技術は、固体撮像素子、撮像装置、並びに電子機器に関し、特に、ＡＤ（analog/Digital）変換におけるレンジを必要以上に大きくすることなく、また、回路規模を大きくすることなく、適切なアナログゲインを実現できるようにした固体撮像素子、撮像装置、並びに電子機器に関する。
　全画素順次転送動作ではリセット信号を読み出した後に光信号を読み出すことができるため、リセット信号を基準に光信号を読み出すアナログCDS（Correlated Double Sampling：相関二重サンプリング）を行うことができる。ただし、全画素順次転送動作ではローリング歪が生じてしまう。
　そこで、原理的に歪みが発生しない全画素同時転送動作が提案されている。
　全画素同時転送動作には、大きく分けて２の方式があり、そのうちの１である第１の方式では、MEM（メモリ）を画素回路の内部に配置し、光信号の転送をPD（フォトダイオード）からMEMへ全画素で同時に行い、その後、MEMからの光信号の読出しを上述した全画素順次転送動作により行っている。
　しかしながら、この第１の方式を実現するには、画素回路を増大させる必要がある上、増大する画素回路によりPDに入射する光を受光するための面積が減少してしまう。
　そこで、第２の方式として、MEMに代えて、FD（フローティングディフュージョン）に電荷を同時に蓄積させるようにして、全画素順次転送動作によりFDから光信号を読み出すようにしたFD蓄積型全画素同時転送動作が提案されている。
　さらに、FD蓄積型全画素同時転送動作にも２種類の方式がある。
　第１の方式は、FDをリセット後、リセット信号は読み出さず、光信号を一括転送して、光信号を読出し、読み出した光信号を基準として、再度、同一画素をリセットし、リセット信号との差分を読み出すというものである。
　この第１の方式では、アナログCDSが行えるものの、画素のkTCノイズ（k：ボルツマン定数、T：温度、C：容量の平方根に比例した、リセットの度に変化するノイズ）が原理的に取り除けず、光信号、およびリセット信号の両者に、それぞれ異なるノイズ信号が重畳してしまう。
　また、第２の方式は、全画素のリセット信号を読出し、フレームメモリに保存してから、露光して光電変換による電荷をPDにより蓄積させた後、全画素同時にPDから電荷をFDに転送し、全画素順次転送動作でFDから光信号を読み出すものである。
　この第２の方式では、フレームメモリが必要となるがアナログCDSが行える上、第１の方式と比較すると、リセット信号と光信号とのそれぞれに同一のkTCノイズが含まれることから、アナログCDSにより、kTCノイズをキャンセルすることができる。
　ところが、全画素順次転送動作では、光信号を読み出した後に、基準となるリセット信号を読み出すので、これまでの構成では、カラムアンプにおいて基準となる動作点が定められず、適切な画素信号を出力できない恐れがあった。
　そこで、基準電圧を発生する回路を設けるようにすることで、その回路から出力される基準電圧に基づいて、同一センサで、撮像時には、全画素順次転送動作で撮像し、AE（Auto Exposure）やAF（Auto Focus）時には、FD蓄積型全画素同時転送動作で撮像するための技術が提案されている（特許文献１参照）。
　すなわち、FD蓄積型全画素同時転送動作では、光信号を読み出した後、リセットしたときの基準となる信号を読み出すものであるため、特許文献１の記述においては、AZ（Autozero）動作を行う回路を用いて、固定の基準電圧を出力するようにして、カラムアンプの動作を実現できるようにしている。
特開２０１４－１６１０８０号公報
　しかしながら、ＡＺ（Autozero）動作を用いて、基準となる電圧を作る場合、基準電圧がリセット信号のレベルからずれると、アナログゲインを大きくできないことがあり、ＡＤ（Analog/Digital）変換のレンジを必要以上に大きくしなければいけないことがあった。
　また、固定の基準電圧を作ってしまうと、チップのばらつきや、温度特性によりリセット信号のレベルに対してずれてしまうことがあった。
　さらに、チップ温度やプロセスばらつきを考慮する仕組みを導入すると、回路規模が増大してしまうことがあった。
　本技術は、このような状況に鑑みてなされたものであり、特に、ＡＤ（analog/Digital）変換におけるレンジを必要以上に大きくしたり、回路規模を大きくすることなく、適切なアナログゲインを実現できるようにするものである。
　本技術の一側面の固体撮像素子は、基準電圧を生成するソースフォロワ回路を含み、前記ソースフォロワ回路を構成する増幅トランジスタのゲート電圧は、画素毎に画素回路を構成するフォトダイオードにより生成された電荷を蓄積するフローティングディフュージョンに蓄積された電荷をリセットする際のリセット電圧と同一であり、前記ゲートに電圧を印加する電源と、前記ゲートとの間の配線上にスイッチが配設されており、前記スイッチは、オフした際に、前記ゲートに印加する電圧を、前記リセット後の前記フローティングディフュージョンの電圧と同値とするものである。
　前記ソースフォロワ回路には、前記スイッチをオンにするとき、前記基準電圧を生成させるようにすることができる。
　前記ソースフォロワ回路は、水平方向に分割されたカラム毎に設定され、垂直方向に各画素の信号を転送する垂直転送線毎に設けられるようにすることができ、前記基準電圧を、前記垂直転送線に対して印加させるようにすることができる。
　隣接する複数の前記垂直転送線間を、前記スイッチとなるトランジスタのゲートを共通化して接続させるようにすることができる。
　隣接する前記垂直転送線間を、スイッチを介して接続し、前記画素の信号が読み出される直前のタイミングでオンにさせるようにすることができる。
　前記リセット電圧を供給する電源と、前記スイッチを介して前記基準電圧として供給する電源とは、同一の電源とすることができる。
　前記リセット電圧を供給する電源と、前記スイッチを介して前記基準電圧として供給する電源とは、個別の電源とすることができる。
　前記垂直転送線を介して出力される前記画素の信号は、オートゼロ回路に出力されるようにすることができる。
　前記垂直転送線を介して出力される前記画素の信号は、ＡＤ（analog/Digital）変換器に出力されるようにすることができる。
　本体回路構成は１枚のチップにより構成されるようにすることができる。
　本体回路構成は複数のチップにより構成されるようにすることができる。
　前記本体回路構成が２枚のチップより構成される場合、第１のチップに、前記画素回路を含めるようにし、第２のチップに、前記ソースフォロワ回路およびＡＤ（analog/Digital）変換器を含めるようにすることができる。
　前記本体回路構成が２枚のチップより構成される場合、第１のチップに、前記画素回路、および前記ソースフォロワ回路を含めるようにすることができ、第２のチップに、ＡＤ（analog/Digital）変換器を含めるようにすることができる。
　前記本体回路構成が２枚のチップより構成される場合、第１のチップに、前記画素回路、前記ソースフォロワ回路、およびＡＤ（analog/Digital）変換器のコンパレータを含めるようにすることができ、第２のチップに、前記ＡＤ（analog/Digital）変換器のカウンタを含めるようにすることができる。
　前記ソースフォロワ回路は、２次元方向に分割された領域毎の各画素の信号を転送する領域転送線毎に設けられるようにすることができ、前記基準電圧を、前記領域転送線に対して印加させるようにすることができる。
　本体回路構成は、前記領域毎の前記画素回路を含む第１のチップと、前記領域毎のソースフォロワ回路を含む第２のチップとからなるものとすることができる。
　本技術の一側面の撮像装置は、基準電圧を生成するソースフォロワ回路を含み、前記ソースフォロワ回路を構成する増幅トランジスタのゲート電圧は、画素毎に画素回路を構成するフォトダイオードにより生成された電荷を蓄積するフローティングディフュージョンに蓄積された電荷をリセットする際のリセット電圧と同一であり、前記ゲートに電圧を印加する電源と、前記ゲートとの間の配線上にスイッチが配設されており、前記スイッチは、オフした際に、前記ゲートに印加する電圧を、前記リセット後の前記フローティングディフュージョンの電圧と同値とするものである。
　本技術の一側面の電子機器は、基準電圧を生成するソースフォロワ回路を含み、前記ソースフォロワ回路を構成する増幅トランジスタのゲート電圧は、画素毎に画素回路を構成するフォトダイオードにより生成された電荷を蓄積するフローティングディフュージョンに蓄積された電荷をリセットする際のリセット電圧と同一であり、前記ゲートに電圧を印加する電源と、前記ゲートとの間の配線上にスイッチが配設されており、前記スイッチは、オフした際に、前記ゲートに印加する電圧を、前記リセット後の前記フローティングディフュージョンの電圧と同値とするものである。
　本技術の一側面においては、基準電圧を生成するソースフォロワ回路が含まれ、前記ソースフォロワ回路を構成する増幅トランジスタのゲート電圧が、画素毎に画素回路を構成するフォトダイオードにより生成された電荷を蓄積するフローティングディフュージョンに蓄積された電荷をリセットする際のリセット電圧と同一とされ、前記ゲートに電圧を印加する電源と、前記ゲートとの間の配線上にスイッチが配設されており、前記スイッチが、オフされた際に、前記ゲートに印加される電圧が、前記リセット後の前記フローティングディフュージョンの電圧と同値とされる。
　本技術の一側面によれば、ＡＤ（analog/Digital）変換におけるレンジを必要以上に大きくすることなく、また、回路規模を大きくすることなく、適切なアナログゲインを得られる固体撮像素子を実現することが可能となる。
本技術を適用した固体撮像素子の第１の実施の形態の構成例を説明する図である。 画素回路の詳細を説明する図である。 図１の固体撮像素子の動作を説明するタイミングチャートである。 本技術を適用した固体撮像素子の第２の実施の形態の構成例を説明する図である。 図４の固体撮像素子の動作を説明するタイミングチャートである。 本技術を適用した固体撮像素子の第３の実施の形態の構成例を説明する図である。 本技術を適用した固体撮像素子の第４の実施の形態の構成例を説明する図である。 本技術を適用した１枚のチップからなる固体撮像素子の第５の実施の形態の構成例を説明する図である。 本技術を適用した２枚のチップからなる固体撮像素子の第５の実施の形態の構成例を説明する図である。 本技術を適用した２枚のチップからなる固体撮像素子の第５の実施の形態のその他の構成例を説明する図である。 本技術を適用した固体撮像素子の第６の実施の形態の構成例を説明する図である。 本技術を適用した固体撮像素子の第７の実施の形態の構成例を説明する図である。 一般的なＦＤのリセット電圧の書き込み方を説明する図である。 隣接するＦＤにより生じる寄生カップリング容量を説明する図である。 寄生カップリング容量による影響を説明する図である。 本技術を適用したＦＤのリセット電圧の書き込み方を説明する図である。 本技術を適用した半導体撮像素子からなる固体撮像素子を利用した撮像装置および電子機器の構成を説明する図である。 固体撮像素子の使用例を示す図である。
　以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
　＜第１の実施の形態＞
　＜固体撮像素子の構成例＞
　図１は、本技術を適用した半導体装置である固体撮像素子を構成する各画素に接続される複数の垂直信号線のうちのいずれかの構成を示すものである。
　固体撮像素子は、画像を撮像する素子であり、例えば、水平方向×垂直方向について、ｍ画素×ｎ画素の画素数の撮像素子から構成される。フローティングディフュージョン部の画素共有などがない場合、水平方向の画素列と同じｍ列の垂直信号線が設けられ、さらに、各垂直信号線には、垂直方向の画素数分のｎ画素分の画素の画素回路が接続される。尚、フローティングディフュージョン部が共有される場合、垂直信号線数と画素数とが一致しない場合もある。
　図１においては、固体撮像素子における、ｊ列目の垂直転送線ＶＬＩＮＥ（ｊ）と、その周辺の構成例が示されている。垂直転送線ＶＬＩＮＥ（ｊ）には、画素回路を構成する画素Ｐ（０，ｊ）乃至Ｐ（ｉ，ｊ（ｉ＝ｎ））、基準電圧生成回路１１、Ｂｉａｓ生成回路１２、Ｖａｍｐｒｅｆ生成回路１３、およびオートゼロ回路１４が接続されている。
　図２は、画素回路を構成する画素Ｐ（ｉ，ｊ）の構成例を示している。各画素Ｐ（ｉ，ｊ）は、フォトダイオードＰＤ、リセットトランジスタＴＲ１１、転送トランジスタＴＲ１２、増幅トランジスタＴＲ１３、選択トランジスタＴＲ１４およびフローティングディフュージョン部ＦＤを有している。以下、フローティングディフュージョン部ＦＤを単にＦＤ部とも称し、フォトダイオードＰＤを単にＰＤとも称するものとする。
　各画素Ｐ（ｉ，ｊ）において、ＰＤの光電変換作用によって得られた電荷は、転送トランジスタＴＲ１２を介してＦＤ部に転送されて保持される。このようにしてＦＤ部に保持された電荷は、選択トランジスタＴＲ１４が選択信号ＳＥＬ（ｉ）に応じてオンとなったときに、増幅トランジスタＴＲ１３により増幅されて画素信号として垂直転送線ＶＬＩＮＥ（ｊ）に出力される。
　例えば、ＦＤ部は、ＰＤから転送された電荷を容量に蓄積することにより電圧に変換し、変換した電圧（ＦＤ部の容量の電圧）を、増幅トランジスタＴＲ１３のゲートに入力する。そして、選択トランジスタＴＲ１４がオン状態となっている期間に、増幅トランジスタＴＲ１３、選択トランジスタＴＲ１４、および、垂直転送線ＶＬＩＮＥ（ｊ）に接続された定電流源ＴＲ３１（図１）により、ソースフォロア回路が構成される。これにより、選択信号ＳＥＬ（ｉ）により選択された画素Ｐ（ｉ，ｊ）を構成する信号が、垂直転送線ＶＬＩＮＥ（ｊ）に伝達される。
　また、リセット信号ＲＳＴ（ｉ）、および転送信号ＴＲＧ（ｉ）がともに高レベルにされるとき、リセットトランジスタＴＲ１１および転送トランジスタＴＲ１２がオンの状態とされ、これにより、ＦＤ部およびＰＤに蓄積された電荷がリセットされる画素リセットが行われる。尚、図１の各Ｐ（ｉ，ｊ）の構成は、図２で示されるものと同様であるが、図１において、または、これ以降においては、Ｐ（ｉ，ｊ）を構成する各回路に対しては、特に、符号を付さないものとするが、特に断りがない限り図２を参照して説明した構成と同一のものであるものとする。
　ここで、図１の説明に戻る。
　基準電圧生成回路１１は、電源ＶＤＤと垂直転送線ＶＬＩＮＥ（ｊ）との間に直列に接続されたトランジスタＴＲ２２，ＴＲ２３を備えている。さらに、基準電圧生成回路１１は、トランジスタＴＲ２２のゲートの開閉を制御するトランジスタＴＲ２１を備えている。また、トランジスタＴＲ２３は、選択信号ＳＥＬ（ｉ）と同一の電源より供給される選択信号ＳＥＬ＿Ｖｒｅｆによりオンまたはオフに制御される。また、トランジスタＴＲ２１は、リセット信号ＲＳＴ（ｉ）と同一の電源より供給されるリセット信号ＲＳＴ＿Ｖｒｅｆによりオンまたはオフに制御される。
　すなわち、基準電圧生成回路１１は、トランジスタＴＲ２３がオン状態となっている期間に、所定の電源ＶＤＤから電源電圧が供給されて、トランジスタＴＲ２２の閾値電圧分だけ降下した電圧に垂直転送線ＶＬＩＮＥ（ｊ）の電圧をクリップする機能を持っている。さらに、トランジスタＴＲ２１乃至ＴＲ２３は、それぞれトランジスタＴＲ１１，ＴＲ１３，ＴＲ１４と同一の構成（内部抵抗および内部容量等を含めた同一構成）とされている。このため、例えば、リセット信号ＲＳＴ＿Ｖｒｅｆおよび選択信号ＳＥＬ＿Ｖｒｅｆが高レベルとされ、トランジスタＴＲ２１乃至ＴＲ２３がいずれもオンにされると、リセット信号ＲＳＴ（ｉ）および選択信号ＳＥＬ（ｉ）が高レベルとされ、トランジスタＴＲ１１，ＴＲ１３，ＴＲ１４がいずれもオンにされたときと同様に、各画素Ｐ（ｉ，ｊ）のＦＤのリセット時の電圧に相当する電圧で垂直転送線ＶＬＩＮＥ（ｊ）の電圧をクリップすることができる。
　Bias生成回路１２は、ゲート電圧に応じて、定電流源トランジスタＴＲ３１のゲートに電圧を印加して、垂直信号線ＶＬＩＮＥ（ｊ）の電流量を決定する。
　Ｖａｍｐｒｅｆ生成回路１３は、オートゼロ回路１４に参照電圧Ｖａｍｐｒｅｆを供給する。オートゼロ回路１４は、コンパレータＣｏｍｐ、コンデンサＣ１，Ｃ２およびスイッチＡＺを備えている。コンパレータＣｏｍｐの負入力端子は、コンデンサＣ１を介して垂直転送線ＶＬＩＮＥ（ｊ）に接続され、正入力端子には参照電圧Ｖａｍｐｒｅｆが与えられている。このコンパレータＣｏｍｐでは、スイッチＡＺがオン状態となっている期間の垂直転送線ＶＬＩＮＥ（ｊ）の電圧が、コンデンサＣ１によってサンプルホールドされ、基準電圧として設定される。
　すなわち、アンプリセットされるときスイッチＡＺがオン状態とされることで、コンパレータＣｏｍｐとコンデンサＣ１、Ｃ２とを有する増幅部の増幅動作についての基準電圧を設定するアンプリセットが行われる。したがって、コンパレータＣｏｍｐは、スイッチＡＺがオン状態となっている期間の垂直転送線ＶＬＩＮＥ（ｊ）の電圧（基準電圧）に対する変動分を反転増幅する。なお、アンプリセットにより設定された基準電圧は、上述したように、コンデンサＣ１に保持される。
　例えば、コンパレータＣｏｍｐは、垂直転送線ＶＬＩＮＥ（ｊ）に出力されたリセット信号（ノイズ信号）を、アンプリセットにより設定された基準電圧に基づいて、反転増幅する。そして、反転増幅されたリセット信号（ノイズ信号）が、出力される。
　また、コンパレータＣｏｍｐは、垂直転送線ＶＬＩＮＥ（ｊ）に出力された光信号を、アンプリセットにより設定された基準電圧に基づいて、反転増幅する。そして、反転増幅された光信号が出力される。
　ここで、リセット信号（ノイズ信号）は、ＦＤ部をリセットしたときに得られるノイズ成分を含む信号であり、光信号は、ＰＤで生成された電荷に応じた信号成分と、ＦＤ部をリセットしたときに得られるノイズ成分とを含む信号である。
　これらのリセット信号と光信号とが出力されることにより、ＣＤＳがなされて、画素信号が出力される。
　＜第１の動作方法＞
　次に、図３のタイミングチャートを参照して、図１の固体撮像素子の動作について説明する。
　まず、第１の動作において、固体撮像素子の全画素について、ＰＤを一括してリセットする。すなわち、この場合、リセット信号ＲＳＴ（ｉ）、および転送信号ＴＲＧ（ｉ）が共に所定時間だけ高レベルにされて、リセットトランジスタＴＲ１１および転送トランジスタＴＲ１２がオンの状態とされ、これにより、ＦＤ部およびＰＤの電荷蓄積をリセットする画素リセットが行われる。尚、この動作については、図３において、特に波形として図示していない。
　次に、第２の動作において、全画素のＰＤが露光される。この露光により、各画素のＰＤにおいては、光電変換により入射光の光量に応じた電荷が蓄積されることになる。
　第３の動作において、ＦＤリセット信号が読み出される。より詳細には、図３の上段で示されるように、時刻ｔ１１において、リセット信号ＲＳＴ（ｉ）、リセット信号ＲＳＴ＿Ｖｒｅｆ、選択信号ＳＥＬ＿Ｖｒｅｆが高レベルにされる。また、オートゼロ回路１４のスイッチＡＺがオンにされるように、スイッチを制御するスイッチ信号ＡＺが高レベルにされる。
　このような動作により、トランジスタＴＲ１１がオンにされて、ＦＤが電源ＶＤＤの電圧に設定される。また、基準電圧生成回路１１のトランジスタＴＲ２１，ＴＲ２３がオンにされ、これに伴って、電源ＶＤＤがトランジスタＴＲ２２のゲートに供給されることにより、トランジスタＴＲ２２がオンにされ、電源ＶＤＤに対応する電圧がトランジスタＴＲ２２，ＴＲ２３を介して、基準電圧として垂直転送線ＶＬＩＮＥ（ｊ）に印加される。
　さらに、このとき、オートゼロ回路１４のスイッチＡＺがオンにされることにより、ＦＤのリセット信号に対応する電圧がコンデンサＣ１に蓄積される。
　この後、所定の時間が経過した時刻ｔ１２において、リセット信号ＲＳＴ（ｉ）、ＲＳＴ＿Ｖｒｅｆが低レベルにされて、トランジスタＴＲ１１，ＴＲ２１，ＴＲ２２がオフにされる。その後、所定の時間が経過して時刻ｔ１３において、スイッチＡＺが低レベルにされ、さらに、所定の時間が経過した時刻ｔ１４において、選択信号ＳＥＬ＿Ｖｒｅｆが低レベルにされ、トランジスタＴＲ２３がオフにされる。また、選択信号ＳＥＬ＿Ｖｒｅｆが低レベルにされるとき、同時に、選択信号ＳＥＬ（ｉ）が高レベルにされる。この動作により、トランジスタＴＲ１４がオンにされ、ＦＤのリセット信号が垂直転送線ＬＩＮＥ（ｊ）に出力される。そして、垂直転送線ＶＬＩＮＥ（ｊ）にＦＤのリセット信号が出力されているとき、時刻ｔ１５乃至ｔ１６において、ＦＤのリセット信号がＡＤ（Analog/Digital）変換されて、リセット信号がデジタル信号として出力される。リセット信号がデジタル信号として出力された後の時刻ｔ１７において、選択信号ＳＥＬ（ｉ）が低レベルにされて、トランジスタＴＲ１４がオフの状態にされる。
　このような処理が、垂直転送線ＬＩＮＥ（ｊ）毎に画素Ｐ（ｉ，ｊ）の単位で全画素における処理が終了するまで繰り返され、第３の動作により、ＦＤのリセット信号が読み出される。
　尚、図３の上段、および下段においては、上から順に、転送信号ＴＲＧ（ｉ）、リセット信号ＲＳＴ（ｉ）、選択信号ＳＥＬ（ｉ）、基準電圧生成回路１１へのリセット信号ＲＳＴ＿Ｖｒｅｆ、基準電圧生成回路１１への選択信号ＳＥＬ＿Ｖｒｅｆ、スイッチＡＺの制御信号ＡＺ、およびＡＤ変換のそれぞれのタイミングを示している。それぞれ高レベル、および低レベルのいずれかの状態が示されており、ＡＤ変換については、その処理タイミングのみが高レベルの状態として示されている。尚、（ｉ）は、ｊ列目の垂直転送線ＶＬＩＮＥに接続された上から０番目乃至ｍ番目のうちの上からｉ番目の画素Ｐ（ｉ，ｊ）を特定するものである。
　第４の動作において、図３の中段で示されるように、全ての画素Ｐ（ｉ，ｊ）の転送信号ＴＲＧ（ｉ）（ｉ＝ａｌｌ：ｉは全て）が時刻ｔ２１乃至ｔ２２の所定の期間だけ高レベルに設定される。これにより、トランジスタＴＲ１２がオンにされることで、露光期間において、ＰＤで発生された電荷がＦＤに一括して転送される。
　第５の動作において、ＦＤ部に蓄積された電荷が光信号として読み出される。より詳細には、図３の下部で示されるように、時刻ｔ３１において、基準電圧生成回路１１のリセット信号ＲＳＴ＿Ｖｒｅｆ、選択信号ＳＥＬ＿Ｖｒｅｆ、およびオートゼロ回路１４のスイッチＡＺの制御信号ＡＺが高レベルにされ、トランジスタＴＲ２１乃至ＴＲ２３がオンにされる。また、所定の時間が経過した時刻ｔ３２において、リセット信号ＲＳＴ＿Ｖｒｅｆが低レベルにされ、その後、時刻ｔ３３において、制御信号ＡＺが低レベルにされる。さらに、その後、時刻ｔ３４において、基準電圧生成回路１１への選択信号ＳＥＬ＿Ｖｒｅｆが低レベルにされると共に、トランジスタＴＲ１４への選択信号ＳＥＬ（ｉ）が高レベルにされることにより、コンデンサＣ１に基準電圧が蓄積されると共に、トランジスタＴＲ１３，ＴＲ１４がオンとされ、トランジスタＴＲ１３，ＴＲ１４を介して、ＦＤ部に蓄積された電荷に応じた光信号が、垂直転送線ＶＬＩＮＥ（ｊ）に出力される。
　そして、垂直転送線ＶＬＩＮＥ（ｊ）にＦＤの光信号が出力されているとき、時刻ｔ３５乃至ｔ３６において、ＦＤの光信号がＡＤ（Analogue to Digital）変換されて、光信号がデジタル信号として出力される。光信号がデジタル信号として出力された後の時刻ｔ３７において、選択信号ＳＥＬ（ｉ）が低レベルにされて、トランジスタＴＲ１４がオフの状態にされる。
　以上の動作により、リセット信号においても、光信号においても、基準電圧生成回路１１によりリセット電圧と略同一の基準電圧を設定することが可能となる。また、この基準電圧生成回路１１におけるトランジスタＴＲ２１乃至ＴＲ２３の構成は、トランジスタＴＲ１１，ＴＲ１３，ＴＲ１４と同一の構成とされているため、基準電圧生成回路１１により生成される基準電圧は、ＦＤ部をリセットさせるときの温度特性やプロセスにおける影響なども同一のものとすることができ、温度やプロセスにおける影響が生じても、リセット電圧と略同一の基準電圧を発生させることが可能となり、適切なアナログゲインを発生させることが可能となる。また、温度特性に対応するための回路や、温度やプロセスにおける影響に応じた個体差に応じた調整を別途必要としないため、不要に装置構成を大型化する必要がなく、処理の手間もより簡易なものとすることができる。
　＜第２の実施の形態＞
　以上においては、垂直転送線ＶＬＩＮＥ（ｊ）単位で動作する例について説明してきたが、例えば、隣接する垂直転送線ＶＬＩＮＥ（ｊ）間を、スイッチを介して接続し、リセット信号を読み出すとき、および光信号を読み出すときに、その直前でスイッチをオンにして接続するようにしても良い。
　図４は、垂直転送線ＶＬＩＮＥ（ｊ）を、スイッチを介して接続した固体撮像素子の構成例を示している。尚、図４の固体撮像素子の構成例においては、図１における構成と同一の構成については、同一の名称、および同一の符号を付しており、その説明は適宜省略するものとする。すなわち、図４の固体撮像素子において、図１の固体撮像素子と異なる点は、隣接する垂直転送線ＶＬＩＮＥ（ｊ）間が、それぞれスイッチＶＳＬ＿ＣＯＮを介して接続されており、基準電圧生成回路１１におけるリセット信号ＲＳＴ＿Ｖｒｅｆ、選択信号ＳＥＬ＿Ｖｒｅｆ、Ｂｉａｓ生成回路１２からのＢｉａｓ電圧、Ｖａｍｐｒｅｆ生成回路１３からのＶａｍｐｒｅｆ電圧を、各垂直転送線ＶＬＩＮＥ（ｊ）で共通化している点である。
　スイッチＶＳＬ＿ＣＯＮは、リセット信号を読み出す時、および光信号を読み出すとき、その直前でオンとなるように制御される。このように動作することで、各垂直転送線ＶＬＩＮＥ（ｊ）で発生するｋＴＣノイズを略０にすることができる。すなわち、ｋＴＣノイズは、スイッチングのタイミングに応じて変化するものであるが、スイッチＶＳＬ＿ＣＯＮがオンにされることで、全ての垂直転送線ＶＬＩＮＥ（ｊ）が接続されることにより、各垂直転送線ＶＬＩＮＥ（ｊ）において発生するｋＴＣノイズが加算されることで、キャンセルされる。
　＜第２の動作方法＞
　次に、図５のタイミングチャートを参照して、図４の固体撮像素子の動作について説明する。尚、図５のタイミングチャートにおける時刻ｔ１０１乃至ｔ１０７、時刻ｔ１１１乃至ｔ１１２、および時刻ｔ１２１乃至ｔ１２７は、図３における時刻ｔ１１乃至ｔ１７、時刻ｔ２１乃至ｔ２２、および時刻ｔ３１乃至ｔ３７に対応するものである。また、図５のタイミングチャートにおいて、図３のタイミングチャートと異なる項目は、図５の上段および下段において、新たに、スイッチＶＳＣ＿ＣＯＮの動作を制御する制御信号を示す項目が下から２段目に設けられた点である。
　すなわち、図５の上段で示されるように、リセット信号を読み出すタイミングの、時刻ｔ１０１乃至ｔ１０４において、スイッチＶＳＣ＿ＣＯＮの動作を制御する制御信号が高レベルに設定され、全ての垂直転送線ＶＬＩＮＥ（ｊ）のスイッチＶＳＣ＿ＣＯＮがオンに制御される。
　結果として、全ての垂直転送線ＶＬＩＮＥ（ｊ）が電気的に接続されることにより、基準電圧の読み出しにおけるスイッチングにより発生するｋＴＣノイズをキャンセルしつつ、リセット信号と略同一の電圧となる基準電圧を発生させることが可能となる。
　同様に、図５の下段で示されるように、光信号を読み出すタイミングの、時刻ｔ１２１乃至ｔ１２４において、スイッチＶＳＣ＿ＣＯＮの動作を制御する制御信号が高レベルに設定され、全ての垂直転送線ＶＬＩＮＥ（ｊ）のスイッチＶＳＣ＿ＣＯＮがオンに制御される。
　このため、全ての垂直転送線ＶＬＩＮＥ（ｊ）が電気的に接続されることにより、基準電圧の読み出しにおけるスイッチングにより発生するｋＴＣノイズをキャンセルしつつ、リセット信号と略同一の電圧となる基準電圧を生成することが可能となる。
　結果として、基準電圧生成回路１１により生成される基準電圧は、ＦＤ部をリセットさせるときの温度特性やプロセスにおける影響なども同一のものとすることができ、温度やプロセスにおける影響が生じても、リセット電圧と略同一の電圧を基準電圧として発生させることが可能となる。また、温度特性に対応するための回路を別途必要としないため、不要に装置構成を大型化する必要がない。
　＜第３の実施の形態＞
　以上においては、各画素Ｐ（ｉ，ｊ）の構成において、リセット信号ＲＳＴ（ｉ）により開閉されるトランジスタＴＲ１１がオンにされるとき、設定されるリセットレベルとなる電圧と、増幅トランジスタＴＲ１３のドレインに供給される電圧とが、いずれも共通の電源ＶＤＤより供給される例について説明してきた。しかしながら、トランジスタＴＲ１１，ＴＲ１３に供給される電源は、それぞれ独立したものであっても良いものである。このような場合、基準電圧生成回路１１のトランジスタＴＲ２１，ＴＲ２２においても、同様の構造とする。これにより基準電圧生成回路１１により設定される基準電圧をリセット電圧と略同一の適切な電圧に設定することが可能となる。
　図６は、トランジスタＴＲ１１，ＴＲ１３に供給される電源を、それぞれ独立したものとした固体撮像素子の構成例を示している。すなわち、トランジスタＴＲ１１，ＴＲ１３に供給される電源を、それぞれ独立した電源ＶＲ，ＶＤＤとしている。そこで、基準電圧生成回路１１においても、同様に、トランジスタＴＲ２１，ＴＲ２２に供給される電源を、それぞれ独立した電源ＶＲ，ＶＤＤとしている。
　このような構成により、画素Ｐ（ｉ，ｊ）におけるリセット電圧と略同一の電圧を、基準電圧として生成することが可能となる。
　＜第４の実施の形態＞
　以上においては、画素Ｐ（ｉ，ｊ）のリセット信号および光信号を、垂直転送線ＶＬＩＮＥ（ｊ）を介して、コンパレータＣｏｍｐに出力する例について説明してきたが、直接、ＡＤ（analog/Digital）変換器に出力するようにしてもよい。
　図７は、画素Ｐ（ｉ，ｊ）のリセット信号および光信号を、垂直転送線ＶＬＩＮＥ（ｊ）を介して、ＡＤ変換器に出力するようにした固体撮像素子の構成例を示している。尚、図７において、図６における構成と同一の構成については、同一の名称、および同一の符号を付しており、その説明は適宜省略するものとする。
　すなわち、図７の固体撮像素子において、図６の固体撮像素子と異なる点は、Ｖａｍｐｒｅｆ生成回路１３、およびコンパレータＣｏｍｐに代えて、Ｒａｍｐ生成回路３２、および、ＡＤ変換器３１を設けた点である。ＡＤ変換器３１は、コンデンサＣ１１，Ｃ１２、コンデンサＣ１１，Ｃ１２のそれぞれに対応するスイッチＡＺ、コンパレータＣｏｍｐ１１およびカウンタ５１を備えている。
　ＡＤ変換器３１は、いわゆるシングルスロープ型のＡＤ変換器であり、Ｒａｍｐ生成回路３２より供給されてくるランプ電圧に基づいて、カウンタ５１を利用して、光信号とリセット信号の差分により求められる画素信号をアナログ信号からデジタル信号に変換して出力する。尚、ＡＤ変換器３１は、シングルスロープ型のもの以外のものであってもよい。
　図７の固体撮像素子で示されるように、リセット信号、および光信号のいずれも直接ＡＤ変換器に出力するような構成においても、基準電圧生成回路１１により、温度特性やプロセスによる個体差の影響を受けることなく、画素Ｐ（ｉ，ｊ）におけるリセット電圧と略同一の基準電圧を生成することが可能となる。
　＜第５の実施の形態＞
　固体撮像素子を構成する本体回路構成は、例えば、図８で示されるように、一枚のチップ（基板）１０１により構成されるものとしても良いが、それ以上の枚数のチップにより構成されるようにしても良い。すなわち、例えば、図９の左部で示されるように、２枚のチップ１０１－１，１０１－２より構成し、その間を配線１１１で電気的に接続するようにしても良い。
　２枚のチップ１０１－１，１０１－２を用いる場合、例えば、図９の右部で示されるように、チップ１０１－１上に、画素Ｐ（ｉ，ｊ）および基準電圧生成回路１１を設け、チップ１０１－２上にＢｉａｓ生成回路１２、トランジスタＴＲ３１、Ｒａｍｐ生成回路３２、およびＡＤ変換器３１を設けるようにしても良い。
　また、図１０の左部で示されるように、チップ１０１－１上に、画素Ｐ（ｉ，ｊ）を設け、チップ１０１－２上に、基準電圧生成回路１１、Ｂｉａｓ生成回路１２、トランジスタＴＲ３１、Ｒａｍｐ生成回路３２、およびＡＤ変換器３１を設けるようにしても良い。
　さらに、図１０の中央部で示されるように、チップ１０１－１上に、画素Ｐ（ｉ，ｊ）、基準電圧生成回路１１、Ｂｉａｓ生成回路１２、およびトランジスタＴＲ３１を設け、チップ１０１－２上に、Ｒａｍｐ生成回路３２、およびＡＤ変換器３１を設けるようにしても良い。
　また、図１０の右部で示されるように、チップ１０１－１上に、画素Ｐ（ｉ，ｊ）、基準電圧生成回路１１、Ｂｉａｓ生成回路１２、トランジスタＴＲ３１、Ｒａｍｐ生成回路３２、並びにＡＤ変換器３１のコンパレータＣｏｍｐ１１、スイッチＡＺ、およびコンデンサＣ１１，Ｃ１２を設け、チップ１０１－２上に、ＡＤ変換器３１のカウンタ５１を設けるようにしても良い。
　さらに、３枚以上の多くのチップ数に分けて、画素Ｐ（ｉ，ｊ）、基準電圧生成回路１１、Ｂｉａｓ生成回路１２、およびトランジスタＴＲ３１、Ｒａｍｐ生成回路３２、およびＡＤ変換器３１を分けて設けるようにしても良い。
　＜第６の実施の形態＞
　以上においては、複数の垂直転送線ＶＬＩＮＥ（ｊ）を独立して、または、基準電圧生成回路１１のトランジスタＴＲ２１，ＴＲ２３のゲートを共通化してリセット信号ＲＳＴ＿Ｖｒｅｆおよび選択信号ＳＥＬ＿Ｖｒｅｆと接続すると共に、隣接する垂直転送線ＶＬＩＮＥ（ｊ）間をスイッチＶＳＣ＿ＣＯＮで接続する例について説明してきた。しかしながら、複数の垂直転送線ＶＬＩＮＥ（ｊ）については、基準電圧生成回路１１のトランジスタＴＲ２１，ＴＲ２３のゲートを共通化するのみで接続するようにしてもよい。
　図１１は、複数の垂直転送線ＶＬＩＮＥ（ｊ）については、基準電圧生成回路１１のトランジスタＴＲ２１，ＴＲ２３，ＴＲ３１のゲートを共通化するのみで接続するようにした固体撮像素子の構成例を示している。
　このような構成においても、基準電圧生成回路１１は、垂直転送線ＶＬＩＮＥ（ｊ）に対して、それぞれＦＤ部のリセット後の電圧と略同一の電圧を基準電圧として印加することが可能となる。
　＜第７の実施の形態＞
　以上においては、垂直転送線ＶＬＩＮＥ（ｊ）毎にＡＤ変換器３１を設ける、いわゆるカラムＡＤＣ方式について説明してきたが、例えば、固体撮像素子の有効領域を複数の領域に分割し、それぞれの領域に属する複数の画素Ｐ（ｉ，ｊ）からなる画素ユニットを設け、画素ユニット単位で出力される画素信号をＡＤ変換するＡＤ変換器を設けた方式にしてもよい。
　図１２は、画素ユニット単位で出力される画素信号をＡＤ変換するＡＤ変換器を設けた方式の固体撮像素子の構成例を示している。すなわち、画素ユニット単位で出力される画素信号をＡＤ変換するＡＤ変換器を設けた方式の固体撮像素子の場合、図１２の左上部で示されるように、固体撮像素子における有効領域を複数の画素Ｐ（ｉ，ｊ）からなる複数の画素ユニット１２１に分割する。そして、図１２の左下部で示されるように、１枚のチップ１３１上に、分割した画素ユニット１２１毎にＡＤ変換器３１を設けるように構成される。
　より詳細には、図１２の左下部においては、有効領域を３分割した画素ユニット１２１－１乃至１２１－３が設けられており、それぞれにＡＤ変換器３１－１乃至３１－３が接続されている例が示されている。
　尚、図１２の左下部で示されるような構成の場合、画素ユニット１２１は、例えば、有効領域内の複数の画素Ｐ（ｉ，ｊ）、画素Ｐ（ｉ，ｊ）の画素信号を転送する、垂直転送線ＶＬＩＮＥ（ｊ）に対応する転送線、基準電圧生成回路１１、Ｂｉａｓ生成回路１２、Ｒａｍｐ生成回路３２、およびトランジスタＴＲ３１を含む。
　この場合においても基準電圧生成回路１１におけるトランジスタＴＲ２１乃至ＴＲ２３の構成は、それぞれ画素Ｐ（ｉ，ｊ）におけるトランジスタＴＲ１１，ＴＲ１３，ＴＲ１４の構成と同一の構成とされており、リセット電圧と略同一の基準電圧を生成することが可能となる。
　また、図１２の右部で示されるように、複数の画素ユニット１２１を画素基板からなるチップ１５１－１に設け、ＡＤ変換器３１を回路基板からなるチップ１５１－２に設けるようにし、配線により接続するように構成してもよい。
　尚、基準電圧を生成するにあたっては、例えば、いわゆるオプティカルブラック（ＯＰＢ）と呼ばれる、受光不能なダミー画素を用いて構成することも可能である。
　しかしながら、ＯＰＢに使用されるダミー画素は、通常、固体撮像素子における撮像領域（有効領域）の辺縁部に設けられている。図１２の右部で示されるように、例えば、有効領域を４領域×４領域からなる領域に１６分割する場合、それぞれの領域毎に画素ユニット１２１とＡＤ変換器３１とが対応付けて設けられる構成となる。しかしながら、このような画素ユニット１２１の場合、各の辺縁部は、他の領域との境界となるため、オプティカルブラックなどのダミー画素を設けることができない。このため、有効領域を複数の画素ユニットに分割するような画素ユニット単位で出力される画素信号をＡＤ変換するＡＤ変換器を設けた方式のようなＯＰＢを設けられないような場合でも、画素ユニットのそれぞれについて、上述した基準電圧生成回路１１を設けることで、ＦＤ部のリセット電圧と同一の基準電圧を発生させることが可能となる。
　＜ＦＤのリセット電圧の書き込み方法について＞
　上述した固体撮像素子においては、ＦＤ蓄積型のグローバルシャッタ動作を行う際、増幅トランジスタＴＲ１３のばらつきを抑えるため、図１３の矢印で示されるように、ＦＤに所定の電圧であるリセット電圧を書き込むようにする手法がある。
　ところが、この際、隣接する画素列におけるＦＤ同士のカップリングにより、ＦＤ電圧がばらついてしまうことがある。
　すなわち、図１４で示されるように、画素Ｐ（ｉ，ｊ）と画素Ｐ（ｉ，ｊ＋１）が隣接している場合、画素Ｐ（ｉ，ｊ）におけるＦＤ１へのリセット電圧の書き込みが完了した状態で、細線の矢印で示されるように隣接する画素Ｐ（ｉ，ｊ＋１）におけるＦＤ２にリセット電圧を書き込むと、太線の矢印で示されるように、寄生カップリング容量Ｃｘの影響を受けて、ＦＤ１の既に書き込みが完了しているリセット電圧が変化してしまう。
　尚、図１４中の寄生カップリング容量Ｃｘは、回路に寄生する容量を模式的に表現したものであって、現実に、回路として存在するものではない。
　より具体的には、３画素が隣接している場合、それぞれのＦＤをＦＤ０乃至ＦＤ２としたとき、図１５で示されるように、電圧が変化する。
　すなわち、時刻ｔ０で示される最初の時点では、ＦＤ０乃至ＦＤ２はいずれも電源電圧ＶＤＤである。
　ここで、時刻ｔ１において、ＦＤ０にリセット電圧が書き込まれることにより、ＦＤ０の電圧は、リセット電圧として電圧（ＶＤＤ－Ｖ１）が書き込まれる。
　次に、時刻ｔ２において、ＦＤ１にリセット電圧である電圧（ＶＤＤ－Ｖ１）が書き込まれる。このとき、既に、リセット電圧として電圧（ＶＤＤ－Ｖ１）が書き込まれたＦＤ０は、寄生カップリング容量の影響により、電圧降下が発生し、リセット電圧である電圧（ＶＤＤ－Ｖ１）よりもさらに電圧Ｖ２低下して、電圧（ＶＤＤ－Ｖ１－Ｖ２）とされる。尚、電圧Ｖ２は、例えば、電圧Ｖ１に対して１／１００程度である。
　さらに、時刻ｔ３において、ＦＤ２にリセット電圧として電圧（ＶＤＤ－Ｖ１）が書き込まれる。このとき、既に、リセット電圧として電圧（ＶＤＤ－Ｖ１）が書き込まれたＦＤ１は、寄生カップリング容量により、さらに電圧降下が発生し、リセット電圧よりもさらに低い電圧（ＶＤＤ－Ｖ１－Ｖ２）とされる。さらに、このとき、ＦＤ０にも影響が及ぶため、ＦＤ０のリセット電圧は、さらに低い電圧（ＶＤＤ－Ｖ１－２×Ｖ２）とされる。
　このように順次、リセット電圧を各ＦＤにセットすると、その度に、周辺のリセット済みのＦＤのリセット電圧を降下させてしまう。
　結果として、全ＦＤに対して、統一したリセット電圧を書き込むことができず、ばらつきが発生してしまう。
　そこで、上述した処理により、全画素のＦＤにリセット電圧を書き込む動作を行った後、全ＦＤに対して、２回目のリセット電圧の書き込み動作を行うようにする。
　より具体的には、図１６で示されるように、ＦＤ０乃至ＦＤ２が１回目のリセット電圧の書き込みにより、時刻ｔ１１においては、それぞれに多少のばらつきがある電圧Ｖ１１，Ｖ１１’，Ｖ１１’’が書き込まれているものとする。
　ここで、時刻ｔ１２で示されるように、ＦＤ０に当初のリセット電圧Ｖ１に相当する電圧とするために、電圧（Ｖ１１－Ｖ１２）（＝Ｖ１）を書き込むようにする。
　次に、時刻ｔ１３で示されるように、ＦＤ１に当初のリセット電圧Ｖ１とするように、リセット電圧Ｖ１１’－Ｖ１３（＝Ｖ１）を書き込む。
　この際、ＦＤ０は、リセット電圧が書き込まれた状態であるため、ＦＤ１との寄生カップリング容量Ｃｘの影響を受けて、電圧Ｖ１４程度の低下が生じる。しかしながら、この際、ＦＤ１での電圧変化である電圧Ｖ１３は、リセット電圧Ｖ１に対する微調整程度の電圧変化であるので、この電圧変移に対する寄生カップリング容量Ｃｘによる影響は、極小さいものとなる。結果として、ＦＤ０にはリセット電圧Ｖ１が書き込まれたままの状態であると見なすことができる。
　同様に、時刻ｔ１４で示されるように、ＦＤ２に当初のリセット電圧Ｖ１とするように、リセット電圧Ｖ１１’’－Ｖ１５（＝Ｖ１）を書き込む。
　この際、ＦＤ０，ＦＤ１は、いずれもリセット電圧が書き込まれた状態であるため、ＦＤ２との寄生カップリング容量Ｃｘの影響を受けて、いずれも電圧Ｖ１４程度の低下が生じる。しかしながら、この際も同様に、ＦＤ２での電圧変化である電圧Ｖ１５は、リセット電圧Ｖ１に対する微調整程度の電圧変化であるので、この電圧変移に対する寄生カップリング容量Ｃｘによる影響は、極小さいものとなる。結果として、ＦＤ０，ＦＤ１にはリセット電圧Ｖ１が書き込まれたままの状態であると見なすことができる。
　このように、全ＦＤに対して、２回リセット電圧を書き込むようにすることで、全ＦＤに対する書き込み電圧のばらつきを抑制することが可能となる。
　＜電子機器への適用例＞
　上述した固体撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１７は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
　図１７に示される撮像装置２０１は、光学系２０２、シャッタ装置２０３、固体撮像素子２０４、駆動回路２０５、信号処理回路２０６、モニタ２０７、およびメモリ２０８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２０４に導き、固体撮像素子２０４の受光面に結像させる。
　シャッタ装置２０３は、光学系２０２および固体撮像素子２０４の間に配置され、駆動回路１００５の制御に従って、固体撮像素子２０４への光照射期間および遮光期間を制御する。
　固体撮像素子２０４は、上述した図１、図４，図６乃至図１２の固体撮像素子を含むパッケージにより構成される。固体撮像素子２０４は、光学系２０２およびシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２０４に蓄積された信号電荷は、駆動回路２０５から供給される駆動信号（タイミング信号）に従って転送される。
　駆動回路２０５は、固体撮像素子２０４の転送動作、および、シャッタ装置２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２０４およびシャッタ装置２０３を駆動する。
　信号処理回路２０６は、固体撮像素子２０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置２０１においても、上述した固体撮像素子２０４に代えて、図１，図４，図６乃至図１２の固体撮像素子１を適用することにより、全画素で低ノイズによる撮像を実現させることが可能となる。
　＜固体撮像素子の使用例＞
　図１８は、上述の図１，図４，図６乃至図１２の固体撮像素子を使用する使用例を示す図である。
　上述した図１，図４，図６乃至図１２の固体撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　尚、本技術は、以下のような構成も取ることができる。
（１）　基準電圧を生成するソースフォロワ回路を含み、
　前記ソースフォロワ回路を構成する増幅トランジスタのゲート電圧は、画素毎に画素回路を構成するフォトダイオードにより生成された電荷を蓄積するフローティングディフュージョンに蓄積された電荷をリセットする際のリセット電圧と同一であり、
　前記ゲートに電圧を印加する電源と、前記ゲートとの間の配線上にスイッチが配設されており、前記スイッチは、オフした際に、前記ゲートに印加する電圧を、前記リセット後の前記フローティングディフュージョンの電圧と同値とするものである
　固体撮像素子。
（２）　前記ソースフォロワ回路は、前記スイッチをオンにするとき、前記基準電圧を生成する
　（１）に記載の固体撮像素子。
（３）　前記ソースフォロワ回路は、水平方向に分割されたカラム毎に設定され、垂直方向に各画素の信号を転送する垂直転送線毎に設けられ、前記基準電圧を、前記垂直転送線に対して印加する
　（１）に記載の固体撮像素子。
（４）　隣接する複数の前記垂直転送線間を、前記スイッチとなるトランジスタのゲートを共通化して接続する
　（３）に記載の固体撮像素子。
（５）　隣接する前記垂直転送線間を、スイッチを介して接続し、前記画素の信号が読み出される直前のタイミングでオンにされる
　（３）に記載の固体撮像素子。
（６）　前記リセット電圧を供給する電源と、前記スイッチを介して前記基準電圧として供給する電源とは、同一の電源である
　（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）　前記リセット電圧を供給する電源と、前記スイッチを介して前記基準電圧として供給する電源とは、個別の電源である
　（１）乃至（５）のいずれかに記載の固体撮像素子。
（８）　前記垂直転送線を介して出力される前記画素の信号は、オートゼロ回路に出力される
　（１）乃至（７）のいずれかに記載の固体撮像素子。
（９）　前記垂直転送線を介して出力される前記画素の信号は、ＡＤ（analog/Digital）変換器に出力される
　（１）乃至（８）に記載の固体撮像素子。
（１０）　本体回路構成は１枚のチップにより構成される
　（１）乃至（９）のいずれかに記載の固体撮像素子。
（１１）　本体回路構成は複数のチップにより構成される
　（１）乃至（１０）のいずれかに記載の固体撮像素子。
（１２）　前記本体回路構成が２枚のチップより構成される場合、第１のチップに、前記画素回路を含み、第２のチップに、前記ソースフォロワ回路およびＡＤ（analog/Digital）変換器を含む
　（１１）に記載の固体撮像素子。
（１３）　前記本体回路構成が２枚のチップより構成される場合、第１のチップに、前記画素回路、および前記ソースフォロワ回路を含み、第２のチップに、ＡＤ（analog/Digital）変換器を含む
　（１１）に記載の固体撮像素子。
（１４）　前記本体回路構成が２枚のチップより構成される場合、第１のチップに、前記画素回路、前記ソースフォロワ回路、およびＡＤ（analog/Digital）変換器のコンパレータを含み、第２のチップに、前記ＡＤ（analog/Digital）変換器のカウンタを含む
　（１１）に記載の固体撮像素子。
（１５）　前記ソースフォロワ回路は、２次元方向に分割された領域毎の各画素の信号を転送する領域転送線毎に設けられ、前記基準電圧を、前記領域転送線に対して印加する
　（１）に記載の固体撮像素子。
（１６）　本体回路構成は、前記領域毎の前記画素回路を含む第１のチップと、前記領域毎のソースフォロワ回路を含む第２のチップとからなる
　（１５）に記載の固体撮像素子。
（１７）　基準電圧を生成するソースフォロワ回路を含み、
　前記ソースフォロワ回路を構成する増幅トランジスタのゲート電圧は、画素毎に画素回路を構成するフォトダイオードにより生成された電荷を蓄積するフローティングディフュージョンに蓄積された電荷をリセットする際のリセット電圧と同一であり、
　前記ゲートに電圧を印加する電源と、前記ゲートとの間の配線上にスイッチが配設されており、前記スイッチは、オフした際に、前記ゲートに印加する電圧を、前記リセット後の前記フローティングディフュージョンの電圧と同値とするものである
　撮像装置。
（１８）　基準電圧を生成するソースフォロワ回路を含み、
　前記ソースフォロワ回路を構成する増幅トランジスタのゲート電圧は、画素毎に画素回路を構成するフォトダイオードにより生成された電荷を蓄積するフローティングディフュージョンに蓄積された電荷をリセットする際のリセット電圧と同一であり、
　前記ゲートに電圧を印加する電源と、前記ゲートとの間の配線上にスイッチが配設されており、前記スイッチは、オフした際に、前記ゲートに印加する電圧を、前記リセット後の前記フローティングディフュージョンの電圧と同値とするものである
　電子機器。
　１１　基準電圧生成回路，　１２　Ｂｉａｓ生成回路，　１３　Ｖａｍｐｒｅｆ生成回路，　１４　オートゼロ回路，　３１，３１－１乃至３１－３　ＡＤ変換器，　３２　Ｒａｍｐ生成回路，　５１　カウンタ，　１０１，１０１－１，１０１－２　チップ，　１２１，１２１－１乃至１２１－３　画素ユニット，　１５１，１５２　チップ

Claims (18)

  1. 　基準電圧を生成するソースフォロワ回路を含み、
    　前記ソースフォロワ回路を構成する増幅トランジスタのゲート電圧は、画素毎に画素回路を構成するフォトダイオードにより生成された電荷を蓄積するフローティングディフュージョンに蓄積された電荷をリセットする際のリセット電圧と同一であり、
    　前記ゲートに電圧を印加する電源と、前記ゲートとの間の配線上にスイッチが配設されており、前記スイッチは、オフした際に、前記ゲートに印加する電圧を、前記リセット後の前記フローティングディフュージョンの電圧と同値とするものである
    　固体撮像素子。
  2. 　前記ソースフォロワ回路は、前記スイッチをオンにするとき、前記基準電圧を生成する
    　請求項１に記載の固体撮像素子。
  3. 　前記ソースフォロワ回路は、水平方向に分割されたカラム毎に設定され、垂直方向に各画素の信号を転送する垂直転送線毎に設けられ、前記基準電圧を、前記垂直転送線に対して印加する
    　請求項１に記載の固体撮像素子。
  4. 　隣接する複数の前記垂直転送線間を、前記スイッチとなるトランジスタのゲートを共通化して接続する
    　請求項３に記載の固体撮像素子。
  5. 　隣接する前記垂直転送線間を、スイッチを介して接続し、前記画素の信号が読み出される直前のタイミングでオンにされる
    　請求項３に記載の固体撮像素子。
  6. 　前記リセット電圧を供給する電源と、前記スイッチを介して前記基準電圧として供給する電源とは、同一の電源である
    　請求項１に記載の固体撮像素子。
  7. 　前記リセット電圧を供給する電源と、前記スイッチを介して前記基準電圧として供給する電源とは、個別の電源である
    　請求項１に記載の固体撮像素子。
  8. 　前記垂直転送線を介して出力される前記画素の信号は、オートゼロ回路に出力される
    　請求項１に記載の固体撮像素子。
  9. 　前記垂直転送線を介して出力される前記画素の信号は、ＡＤ変換器に出力される
    　請求項１に記載の固体撮像素子。
  10. 　本体回路構成は１枚のチップにより構成される
    　請求項１に記載の固体撮像素子。
  11. 　本体回路構成は複数のチップにより構成される
    　請求項１に記載の固体撮像素子。
  12. 　前記本体回路構成が２枚のチップより構成される場合、第１のチップに、前記画素回路を含み、第２のチップに、前記ソースフォロワ回路およびＡＤ（analog/Digital）変換器を含む
    　請求項１１に記載の固体撮像素子。
  13. 　前記本体回路構成が２枚のチップより構成される場合、第１のチップに、前記画素回路、および前記ソースフォロワ回路を含み、第２のチップに、ＡＤ（analog/Digital）変換器を含む
    　請求項１１に記載の固体撮像素子。
  14. 　前記本体回路構成が２枚のチップより構成される場合、第１のチップに、前記画素回路、前記ソースフォロワ回路、およびＡＤ（analog/Digital）変換器のコンパレータを含み、第２のチップに、前記ＡＤ変換器のカウンタを含む
    　請求項１１に記載の固体撮像素子。
  15. 　前記ソースフォロワ回路は、２次元方向に分割された前記領域毎の各画素の信号を転送する領域転送線毎に設けられ、前記基準電圧を、前記領域転送線に対して印加する
    　請求項１に記載の固体撮像素子。
  16. 　本体回路構成は、前記領域毎の前記画素回路を含む第１のチップと、前記領域毎のソースフォロワ回路を含む第２のチップとからなる
    　請求項１５に記載の固体撮像素子。
  17. 　基準電圧を生成するソースフォロワ回路を含み、
    　前記ソースフォロワ回路を構成する増幅トランジスタのゲート電圧は、画素毎に画素回路を構成するフォトダイオードにより生成された電荷を蓄積するフローティングディフュージョンに蓄積された電荷をリセットする際のリセット電圧と同一であり、
    　前記ゲートに電圧を印加する電源と、前記ゲートとの間の配線上にスイッチが配設されており、前記スイッチは、オフした際に、前記ゲートに印加する電圧を、前記リセット後の前記フローティングディフュージョンの電圧と同値とするものである
    　撮像装置。
  18. 　基準電圧を生成するソースフォロワ回路を含み、
    　前記ソースフォロワ回路を構成する増幅トランジスタのゲート電圧は、画素毎に画素回路を構成するフォトダイオードにより生成された電荷を蓄積するフローティングディフュージョンに蓄積された電荷をリセットする際のリセット電圧と同一であり、
    　前記ゲートに電圧を印加する電源と、前記ゲートとの間の配線上にスイッチが配設されており、前記スイッチは、オフした際に、前記ゲートに印加する電圧を、前記リセット後の前記フローティングディフュージョンの電圧と同値とするものである
    　電子機器。
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