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WO2015029422A1 - 駆動方法および表示装置 - Google Patents

駆動方法および表示装置 Download PDF

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WO2015029422A1
WO2015029422A1 PCT/JP2014/004371 JP2014004371W WO2015029422A1 WO 2015029422 A1 WO2015029422 A1 WO 2015029422A1 JP 2014004371 W JP2014004371 W JP 2014004371W WO 2015029422 A1 WO2015029422 A1 WO 2015029422A1
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WO
WIPO (PCT)
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switch
period
conduction
electrode
power supply
Prior art date
Application number
PCT/JP2014/004371
Other languages
English (en)
French (fr)
Inventor
柘植　仁志
浩平 戎野
晋也 小野
Original Assignee
パナソニック株式会社
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Filing date
Publication date
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Priority to US14/914,121 priority patent/US9852690B2/en
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    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Definitions

  • the present invention relates to a driving method and a display device, and more particularly to a driving method of a display device using a current-driven light emitting element.
  • a display device using an organic electroluminescence (EL) element As a display device using a current-driven light emitting element, a display device using an organic electroluminescence (EL) element is known.
  • the display device using the organic EL element that emits light is optimal for thinning the device because a backlight necessary for the display device using liquid crystal is unnecessary.
  • the organic EL element is different from that in which the liquid crystal cell is controlled by the voltage applied thereto, in that the luminance of each light emitting element is controlled by the value of the current flowing therethrough.
  • organic EL elements constituting pixels are usually arranged in a matrix.
  • a switching thin film transistor (TFT) is provided at the intersection of a plurality of scanning lines and a plurality of data lines, a gate electrode of a driving element is connected to the switching TFT, and the switching TFT is turned on through the selected scanning line ( The data signal voltage is input to the driving element from the data line.
  • a device in which an organic EL element is driven by this drive element is called an active matrix type organic EL display device.
  • the driving element causes the light emitting element to emit light with a desired luminance by flowing a driving current corresponding to the data voltage to the light emitting element, and thus it is necessary to accurately write the data voltage between the gate and the source of the driving element.
  • Patent Document 1 discloses a method of suppressing variations in device characteristics of drive elements by correcting the mobility of the drive elements.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a display device driving method and the like capable of displaying an image with high accuracy even when the size of the display panel is large.
  • a driving method of a display device is a driving method of a display device including a plurality of display pixels arranged in a matrix, and each of the plurality of display pixels.
  • the gate electrode is electrically connected to the first electrode of the storage capacitor
  • the source electrode is electrically connected to the second electrode of the storage capacitor and the anode of the light emitting element.
  • a first switch for switching conduction and non-conduction between the drive transistor, the first power supply line and the drain electrode of the drive transistor, and conduction and non-conduction between the second power supply line and the first electrode of the storage capacitor.
  • a second switch for switching, a third switch for switching conduction and non-conduction between a signal line for supplying a data signal voltage and the first electrode of the storage capacitor, and a front of the storage capacitor A fourth switch that switches between conduction and non-conduction between the second electrode and the fourth power supply line, each of the plurality of display pixels non-conducting the first switch and the third switch, and An initializing period for initializing the drive transistor, a period after switching the two switches and the fourth switch to conduction, the first switch and the second switch conducting, and the third switch and And a threshold voltage compensation period for compensating a threshold voltage of the drive transistor after switching the fourth switch to the non-conduction, and in each of the plurality of display pixels, the first switch before the initialization period.
  • the first period is started by switching only the fourth switch among the one switch, the second switch, the third switch, and the fourth switch,
  • the initialization period subsequent to the first period by switching the second switch in a conductive begins, the first period is longer than the threshold voltage compensation period.
  • the display device driving method and the like of the present invention it is possible to display images with high accuracy even when the size of the display panel is large.
  • FIG. 1 is an example of a functional block diagram of a display device according to an embodiment.
  • FIG. 2 is a diagram illustrating an example of a circuit configuration of a light-emitting pixel included in the display device according to the embodiment.
  • FIG. 3 is a timing chart for explaining an example of the operation at the time of driving the display device according to the embodiment.
  • 4A is a diagram illustrating an example of the operation of the pixel circuit in the timing chart illustrated in FIG. 3.
  • FIG. 4E is a diagram illustrating an example of the operation of the pixel circuit in the timing chart illustrated in FIG. 4F is a diagram illustrating an example of operation of the pixel circuit in the timing chart illustrated in FIG.
  • FIG. 4G is a diagram illustrating an example of the operation of the pixel circuit in the timing chart illustrated in FIG. 3.
  • 4H is a diagram illustrating an example of operation of the pixel circuit in the timing chart illustrated in FIG. 3.
  • FIG. 4I is a diagram illustrating an example of the operation of the pixel circuit in the timing chart illustrated in FIG.
  • FIG. 4J is a diagram illustrating an example of the operation of the pixel circuit in the timing chart illustrated in FIG. 3.
  • FIG. 5 is a diagram illustrating an example of the arrangement of power supply lines in the embodiment.
  • FIG. 5 is a diagram illustrating an example of the arrangement of power supply lines in the embodiment.
  • FIG. 6 is a diagram illustrating an example of the arrangement of power supply lines in the embodiment.
  • FIG. 7 is a diagram showing an example of the wiring layout of the power supply lines shown in FIG.
  • FIG. 8 is an external view of a thin flat TV incorporating the display device of the present disclosure.
  • One embodiment of a method for driving a display device is a method for driving a display device having a plurality of display pixels arranged in a matrix.
  • Each of the plurality of display pixels includes a light-emitting element, a voltage, A storage capacitor for holding; a driving transistor in which a gate electrode is electrically connected to a first electrode of the storage capacitor; and a source electrode is electrically connected to a second electrode of the storage capacitor and an anode of the light emitting element;
  • a first switch for switching conduction and non-conduction between the power supply line and the drain electrode of the drive transistor; a second switch for switching conduction and non-conduction between the second power supply line and the first electrode of the storage capacitor; and a data signal
  • a third switch for switching conduction and non-conduction between a signal line for supplying a voltage and the first electrode of the storage capacitor; and a second switch and a fourth power supply line of the storage capacitor
  • the first period is started by switching only the fourth switch among three switches and the fourth switch to be conductive, and the second switch is switched to be conductive. Start the initialization period subsequent to the first period Rukoto, the first period is longer than the threshold voltage compensation period.
  • the fourth power supply line may be arranged in a direction orthogonal to the first power supply line and the second power supply line.
  • the first switch, the second switch, the third switch, the fourth switch, and the driving transistor are N-channel thin film transistors.
  • One embodiment of the display device is a display device having a plurality of display pixels arranged in a matrix, wherein each of the plurality of display pixels includes a light-emitting element and a voltage.
  • a first switch that switches between conduction and non-conduction with the drain electrode of the drive transistor, a second switch that switches between conduction and non-conduction between the second power supply line and the first electrode of the storage capacitor, and a data signal voltage are supplied
  • a third switch for switching conduction and non-conduction between the signal line for the storage capacitor and the first electrode of the storage capacitor, and conduction and non-conduction between the second electrode of the storage capacitor and the fourth power supply line.
  • the fourth power supply line is disposed in a direction orthogonal to the first power supply line and the second power supply line, and the control unit further includes the initial power supply in each of the plurality of display pixels.
  • the first period is started by switching only the fourth switch to conduction before the switching period, and the second period is switched to conduction by switching the second switch to conduction. Ku to start the initialization period, the first period is controlled to be longer than the threshold voltage compensation period.
  • Another embodiment of the driving method according to the present invention is a driving method of a display device having a plurality of display pixels arranged in a matrix, wherein each of the plurality of display pixels holds a light emitting element and a voltage.
  • a fourth switch for switching non-conduction wherein each of the plurality of display pixels conducts the first switch and the
  • a threshold voltage compensation period that compensates for the threshold voltage of the driving transistor, and switches the first switch to non-conduction in each of the plurality of display pixels within the threshold voltage compensation period.
  • the threshold voltage compensation period is ended and a first period following the threshold voltage compensation period is started, and after the first period ends, the third switch becomes conductive, and the first switch, A writing period in which a voltage is written to the storage capacitor is started after the second switch and the fourth switch are switched to non-conduction.
  • a second period following the first period after the first period is ended by switching the second switch to the non-conductive state within the first period.
  • the third switch is switched to be conductive, thereby ending the second period and starting the writing period following the second period.
  • FIG. 1 is an example of a functional block diagram of a display device according to an embodiment.
  • 1 includes a display panel control circuit 2, a scanning line driving circuit 3, a data line driving circuit 5, and a display panel 6.
  • the display panel 6 is, for example, an organic EL panel.
  • the display panel 6 has a pixel circuit (not shown) including a thin film transistor and an EL element at each intersection of the source signal line and the scanning line.
  • the pixel circuits arranged corresponding to the same scanning line are appropriately referred to as “display lines”. That is, the display panel 6 has a configuration in which N display lines having M EL elements are arranged.
  • the display panel control circuit 2 is an example of a control unit.
  • the display panel control circuit 2 generates a control signal S2 for controlling the data line driving circuit 5 based on the display data signal S1, and outputs the generated control signal S2 to the data line driving circuit 5.
  • the display panel control circuit 2 generates a control signal S3 for controlling the scanning line driving circuit 3 based on the input synchronization signal. Then, the display panel control circuit 2 outputs the generated control signal S3 to the scanning line driving circuit 3.
  • the display data signal S1 is a signal indicating display data including a video signal, a vertical synchronization signal, and a horizontal synchronization signal.
  • the video signal is a signal that designates each pixel value that is gradation information for each frame.
  • the vertical synchronization signal is a signal for synchronizing the processing timing in the vertical direction with respect to the screen, and is a signal serving as a reference for processing timing for each frame.
  • the horizontal synchronization signal is a signal for synchronizing the processing timing in the horizontal direction with respect to the screen, and is a signal serving as a reference for processing timing for each display line here.
  • the control signal S2 includes a video signal and a horizontal synchronization signal.
  • the control signal S3 includes a vertical synchronization signal and a horizontal synchronization signal.
  • the data line driving circuit 5 drives the source signal line of the display panel 6 based on the control signal S2 generated by the display panel control circuit 2. More specifically, the data line driving circuit 5 outputs a source signal to each pixel circuit based on the video signal and the horizontal synchronization signal.
  • the scanning line driving circuit 3 drives the scanning lines of the display panel 6 based on the control signal S3 generated by the display panel control circuit 2. More specifically, the scanning line driving circuit 3 outputs a scanning signal, a REF signal, an enable signal, and an init signal to each pixel circuit based on the vertical synchronizing signal and the horizontal synchronizing signal at least for each display line.
  • the display device 1 is configured.
  • the display device 1 includes, for example, a CPU (Central Processing Unit), a storage medium such as a ROM (Read Only Memory) storing a control program, a working memory such as a RAM (Random Access Memory), and a communication, although not illustrated.
  • a circuit may be included.
  • the display data signal S1 is generated when the CPU executes a control program, for example.
  • FIG. 2 is a diagram illustrating an example of a circuit configuration of a display pixel included in the display device according to the embodiment.
  • a pixel circuit 60 shown in FIG. 2 is one pixel of the display panel 6 and has a function of emitting light by a data signal (data signal voltage) supplied via a data line 76 (data line).
  • the pixel circuit 60 is an example of a display pixel (light emitting pixel) and is arranged in a matrix.
  • the pixel circuit 60 includes a drive transistor 61, a switch 62, a switch 63, a switch 64, an enable switch 65, an EL element 66, and a storage capacitor 67.
  • the pixel circuit 60 includes a data line 76 (data line), a reference voltage power line 68 (V REF ), an EL anode power line 69 (V TFT ), an EL cathode power line 70 (V EL ), And an initialization power supply line 71 (V INI ).
  • the Data line 76 is an example of a signal line (source signal line) for supplying a data signal voltage.
  • the reference voltage power line 68 (V REF ) is an example of a second power line that supplies a reference voltage V REF that defines the voltage value of the first electrode of the storage capacitor 67.
  • the EL anode power line 69 (V TFT ) is an example of a first power line that is a high voltage side power line for determining the potential of the drain electrode of the drive transistor 61.
  • the EL cathode power supply line 70 (V EL ) is a low voltage side power supply line connected to the second electrode (cathode) of the EL element 66.
  • the initialization power supply line 71 (V INI ) is an example of a fourth power supply line for initializing the voltage between the source and gate of the drive transistor 61, that is, the voltage of the storage capacitor 67.
  • the EL elements 66 are an example of light emitting elements and are arranged in a matrix.
  • the EL element 66 has a light emission period in which light is emitted when a drive current is passed, and a non-light emission period in which light is not emitted without a drive current being passed.
  • the EL element 66 emits light by the drive current of the drive transistor 61.
  • the EL element 66 is, for example, an organic EL element.
  • the EL element 66 has a cathode (second electrode) connected to the EL cathode power supply line 70 and an anode (first electrode) connected to the source (source electrode) of the drive transistor 61.
  • the voltage supplied to the EL cathode power supply line 70 is VEL , for example, 0 (v).
  • the drive transistor 61 is a voltage-driven drive element that controls the supply of current to the EL element 66, and causes the EL element 66 to emit light by passing a current (drive current) through the EL element 66.
  • the gate electrode is electrically connected to the first electrode of the storage capacitor 67
  • the source electrode is electrically connected to the second electrode of the storage capacitor 67 and the anode of the EL element 66.
  • the driving transistor 61 is configured such that the switch 63 (second switch) is turned off (non-conducting), the reference voltage power line 68 (second power line) and the first electrode of the storage capacitor 67 are non-conductive, and
  • the enable switch 65 first switch
  • the drive current is a current corresponding to the data signal voltage. Is caused to flow through the EL element 66 to cause the EL element 66 to emit light.
  • the voltage supplied to the EL anode power supply line 69 is V TFT, for example, 20V.
  • the drive transistor 61 converts the data signal voltage (data signal) supplied to the gate electrode into a signal current corresponding to the data signal voltage (data signal), and the converted signal current is supplied to the EL element 66. Supply.
  • the switch 63 (second switch) is turned off (non-conducting state), and the reference voltage power line 68 (second power line) and the first electrode of the storage capacitor 67 are non-conducting.
  • the enable switch 65 (first switch) is turned off (non-conducting state) and the EL anode power supply line 69 (first power supply line) and the drain electrode are non-conducting
  • the drive current is supplied to the EL element 66.
  • the EL element 66 is not caused to emit light by not flowing through.
  • the threshold voltage of the driving transistor 61 is such that the switch 63 (second switch) is turned on (conductive state) and the reference voltage power line 68 (second power line) and the first electrode of the storage capacitor 67 are conducted.
  • Switch 62 third switch is off (non-conducting state)
  • switch 64 fourth switch is off (non-conducting state)
  • enable switch 65 first switch is on.
  • the Data line 76 signal line
  • the first electrode of the storage capacitor 67 are non-conductive
  • the second electrode of the storage capacitor 67 and the initialization power supply line 71 (fourth power supply) Is compensated while the EL anode power supply line 69 (first power supply line) and the drain electrode are conductive. Since details will be described later, description thereof is omitted here.
  • the storage capacitor 67 is an example of a storage capacitor for holding a voltage, and holds a voltage that determines the amount of current that the drive transistor 61 flows.
  • the second electrode (node B side electrode) of the storage capacitor 67 is connected between the source of the drive transistor 61 (EL cathode power supply line 70 side) and the anode (first electrode) of the EL element 66.
  • the first electrode (electrode on the node A side) of the storage capacitor 67 is connected to the gate of the drive transistor 61.
  • the first electrode of the storage capacitor 67 is connected to the reference voltage power supply line 68 (V REF ) via the switch 63.
  • the storage capacitor 67 maintains the applied reference voltage (V REF ) even after the switch 63 is turned off (non-conducting state), and continues to the reference voltage (V REF ).
  • the storage capacitor 67 is applied with a data signal voltage when the switch 62 is turned on (conductive state), and holds the data signal voltage after the switch 63 is turned off (non-conductive state).
  • the held data signal voltage is applied to the source and gate of the drive transistor 61.
  • the drive transistor 61 after the enable switch 65 is turned on (conductive state) is supplied with drive current to the EL element 66.
  • the storage capacitor 67 holds the data signal voltage with a charge obtained by integrating the data signal voltage with the capacitance.
  • the switch 62 is an example of a third switch that switches between conduction and non-conduction between a data line 76 (signal line) for supplying a data signal voltage and the first electrode of the storage capacitor 67.
  • a data line 76 signal line
  • the switch 62 one terminal of the drain and the source is connected to the Data line 76, the other terminal of the drain and the source is connected to the first electrode of the storage capacitor 67, and the scan is a scan line.
  • a switching transistor connected to line 72.
  • the switch 62 has a function for writing the data signal voltage (data signal) corresponding to the video signal voltage (video signal) supplied via the Data line 76 to the storage capacitor 67.
  • the switch 63 is an example of a second switch that switches between conduction and non-conduction between the reference voltage power supply line 68 (second power supply line) that supplies the reference voltage VREF and the first electrode of the storage capacitor 67.
  • the switch 63 has one terminal of drain and source connected to the reference voltage power supply line 68 (V REF ), the other terminal of drain and source connected to the first electrode of the storage capacitor 67, and gate Is a switching transistor connected to the Ref line 73.
  • the switch 63 has a function of applying the reference voltage (V REF ) to the first electrode of the storage capacitor 67 (the gate of the driving transistor 61).
  • the switch 64 is an example of a fourth switch that switches between conduction and non-conduction between the second electrode of the storage capacitor 67 and the initialization power supply line 71 (fourth power supply line). Specifically, the switch 64 has one terminal of the drain and the source connected to the initialization power supply line 71 (V INI ), the other terminal of the drain and the source connected to the second electrode of the storage capacitor 67, and a gate Is a switching transistor connected to the Init line 74. In other words, the switch 64 has a function of applying an initialization voltage (V INI ) to the second electrode of the storage capacitor 67 (source of the driving transistor 61).
  • the enable switch 65 is an example of a first switch that switches between conduction and non-conduction between the EL anode power line 69 (first power line) and the drain electrode of the drive transistor 61.
  • the enable switch 65 has one of drain and source terminals connected to the EL anode power supply line 69 (V TFT ), the other drain and source terminal connected to the drain electrode of the drive transistor 61, Is a switching transistor connected to the Enable line 75.
  • the enable switch 65 has a function of performing lighting and threshold correction control, that is, a function of supplying a potential (V TFT ) of the drain electrode of the drive transistor 61 and a function of performing a compensation operation of the threshold voltage Vth of the drive transistor 61. Have.
  • the pixel circuit 60 is configured as described above.
  • the switches 62 to 64 and the enable switch 65 constituting the pixel circuit 60 will be described below as n-type TFTs, but are not limited thereto.
  • the switches 62 to 64 and the enable switch 65 may be p-type TFTs. Further, in the switches 62 to 64 and the enable switch 65, an n-type TFT and a p-type TFT may be used together. Note that the signal line connected to the p-type TFT may be considered by reversing the voltage level described below.
  • the potential difference between the voltage V REF of the reference voltage power supply line 68 and the voltage V INI of the initialization power supply line 71 is set to a voltage larger than the maximum threshold voltage of the drive transistor 61.
  • the voltage V REF of the reference voltage power supply line 68 and the voltage V INI of the initialization power supply line 71 are set as follows so that no current flows through the EL element 66.
  • Voltage V INI ⁇ voltage V EL + (forward current threshold voltage of EL element 66), (Voltage V REF of reference voltage power supply line 68) ⁇ Voltage V EL + (Forward current threshold voltage of EL element 66) + (Threshold voltage of drive transistor 61)
  • the voltage V EL is the voltage of the EL cathode power supply line 70 as described above.
  • FIG. 3 is a timing chart for explaining an example of the operation at the time of driving the display device according to the embodiment.
  • 4A to 4J are diagrams showing an example of the operation of the pixel circuit in the timing chart shown in FIG.
  • the horizontal axis represents time. Further, in the horizontal axis direction, the voltages generated in the Scan line 72, the Ref line 73, the Init line 74, and the Enable line 75 for the pixel circuit 60 in the corresponding row among the n rows of pixel circuits 60 constituting the display panel 6 are shown. A waveform diagram is shown.
  • the driving method (scanning method) in the present embodiment can be realized by performing the period T21 to the period T30 with the configuration of the pixel circuit 60 illustrated in FIG.
  • Period T21 In a period T21 from time t0 to time t1 shown in FIG. 3, only the switch 64 is turned on to stabilize the potential of the node B (set the potential of the node B to the voltage V INI of the initialization power supply line 71). It is a period.
  • the scanning line driving circuit 3 sets the voltage levels of the Scan line 72, the Ref line 73, and the Enable line 75 to LOW. While maintaining, the voltage level of the Init line 74 is changed from LOW to HIGH. That is, at time t0, the switch 62, the switch 63, and the enable switch 65 remain in a non-conductive state (off state), and the switch 64 is in a conductive state (on state).
  • the potential of the node B is set to the initializing power line 71. It can be set in a short time by the voltage V INI . Further, due to the storage capacitor 67, the potential of the node A is also reduced to the voltage V INI of the initialization power supply line 71 + the gate-source voltage of the driving transistor 61 during light emission in the previous frame.
  • the capacitance of the EL element 66 increases, and the wiring time constant of the initialization power supply line 71 increases. It takes time to set the voltage at the node B to the voltage V INI of the initialization power supply line 71. Therefore, by providing the period T21 in which the switch 64 is first turned on, the potential of the node B can be set (the voltage V INI is written) in a short period by the voltage V INI of the initialization power supply line 71.
  • the target for charging / discharging the voltage V REF is the wiring time constant of the storage capacitor 67 and the reference voltage power supply line 68.
  • the wiring time constants of the reference voltage power supply line 68 and the initialization power supply line 71 are substantially equal, but the capacitance of the EL element 66> the storage capacitor 67, and the capacitance ratio is (EL element 66) / (storage capacitor). 67) is 1.3 to 9 times.
  • charging the EL element 66 (writing the voltage V INI of the initialization power supply line 71 to the potential of the node B) charges the storage capacitor 67 (the voltage V REF of the reference voltage power supply line 68 is set to the potential of the node A). Takes more time than writing).
  • the load for writing the voltage VREF of the reference voltage power supply line 68 to the node A can be reduced by providing a period for writing the voltage VINI of the initialization power supply line 71 to the potential of the node B in the period T21. is there. That is, by providing the period T21, the voltage of the node A can be set to a low voltage, and the reference voltage power line 68 only needs to supply a current (voltage) for charging the pixel circuit 60. In other words, since the voltage V REF of the reference voltage power supply line 68 is not used as a voltage for charging the EL element 66, there is an advantage that the load on the reference voltage power supply line 68 is reduced.
  • the initialization power supply line 71 may be arranged in a direction orthogonal to the EL anode power supply line 69 and the reference voltage power supply line 68.
  • this case will be described with reference to the drawings.
  • FIG. 5 and 6 are diagrams showing an example of the arrangement of the power supply lines in the present embodiment.
  • FIG. 7 is a diagram showing an example of the wiring layout of the power supply lines shown in FIG.
  • the reference voltage power supply line 68, the EL anode power supply line 69, the EL cathode power supply line 70, and the initialization power supply line 71 are also referred to as power supply lines.
  • all four power lines may be drawn vertically.
  • one of the four power lines is pulled horizontally (that is, arranged so as to be orthogonal to the other three power lines).
  • the number of terminals per one power line and the wiring width can be increased at the outer periphery of the display panel 6 and the flexible portions 32 and 33 of the scanning line driving circuit 3 including the driver ICs 31A and 31B. Can be small.
  • the initialization power supply line 71 may be selected as one power supply line to be drawn horizontally. That is, the initialization power supply line 71 may be a single power supply line arranged to be orthogonal to the other three power supply lines.
  • the reference voltage power supply line 68 and the EL cathode power supply line 70 that affect the power consumption of the display panel 6 may be drawn out in the vertical direction (the direction of the source signal line) in FIG.
  • the reference voltage power supply line 68 in which the fluctuation of the power supply directly affects the display luminance is preferably drawn out in the vertical direction (the direction of the source signal line) in FIG.
  • the number of storage capacitors 67 charged and discharged by the reference voltage power supply line 68 becomes the number of pixels corresponding to the length of the periods T22 to T24. This reduces the number of and facilitates charging and discharging.
  • the initialization power supply line 71 needs to charge the EL elements 66 for one row at the same time in one horizontal scanning period, the time constant is particularly large and charging / discharging takes time. It is preferable to pull out in the direction orthogonal to the source signal line. Since the number of power supplies drawn in the horizontal direction is small, it is possible to make the wiring drawn out from the periphery of the panel to the outside thick. Further, since the wiring width of the initialization power supply line 71 can be increased even within the display surface, the wiring delay of the initialization power supply line 71 can be reduced, and the node B can be stabilized more quickly.
  • flexible portions 30, 32, and 33 formed by TAB are illustrated as an example as a part of the scanning line driving circuit 3, but are not limited thereto. It may be formed of COF (Chip on Film) or TCP (Tape Carrier Package), or may be formed of COG (Chip on Glass) in which the driver IC 31 or the like is mounted on the display panel 6.
  • COF Chip on Film
  • TCP Transmission Control Protocol
  • COG Chip on Glass
  • the driver IC 31 or the like is mounted on the display panel 6.
  • 5 and 6 show an example in which the display panel 6 is formed only on one side, the configuration is not limited thereto, and power may be supplied from both sides.
  • the length of the period T21 needs to take a charging period of the node B so that the node B becomes the voltage V INI of the initialization power supply line 71.
  • the voltage at the node B is at a potential increased by about 3 to 8 V from V EL .
  • the voltage V INI depends on the threshold voltage of the driving transistor 61, a voltage change of about 1V to 7V with respect to the voltage V EL is input. Therefore, the potential change of the node B in the period T21 needs about 4V to 15V.
  • the length of the period T24 is until the threshold voltage detection of the drive transistor 61 is completed, but the potential difference at the node B after the threshold voltage detection from the end of the initialization period is about 1V to 9V. Is smaller than the amount of potential change.
  • the charge supplied to change the node B to a predetermined potential is supplied from the initialization power supply line 71 in the period T21 and supplied from the EL anode power supply line 69 in the period T24.
  • the EL anode power supply line 69 has a vertical direction in which resistance is minimized as it affects panel power, and current is supplied to the node B of the pixel through one power supply line for each pixel.
  • the load on the power line is small.
  • the current that can be supplied is limited and is about twice the maximum pixel current required for panel display.
  • the initialization power supply line 71 is in the horizontal direction, the pixels connected to one power supply line are simultaneously supplied with the current divided by the number of pixels in the horizontal direction to execute the sequence of FIG. Therefore, the charging current can be increased. It is possible to take 10,000 times or more of the maximum pixel current. Even when 4000 pixels ⁇ RGB are connected in the horizontal direction as in a 4k2k display panel, it can be made larger than the supply from the EL anode power line 69. Is possible.
  • the charging time of the node B is determined by the difference in the potential fluctuation amount.
  • the period T21 is 1.6 to Need to be 4 times longer.
  • the node A By extending the period T21, the node A also changes in accordance with the potential change of the node B, and decreases from the node A potential in the light emission period T29.
  • the node A potential increased in the light emission period T29 can be reduced to a voltage close to the reference voltage V REF of the reference voltage power supply line 68, and the node A of the reference voltage V REF of the reference voltage power supply line 68 that affects gradation display can be reduced.
  • the reference voltage power supply line 68 may be arranged in a direction orthogonal to the EL anode power supply line 69 and the initialization power supply line 71. In this case, the period T22 for applying the reference voltage power supply line 68 may be lengthened.
  • the power lead-out wiring to the outside of the panel can be made thick. It becomes easy to design the resistance of the reference voltage power supply line 68 from the periphery of the display panel 6 to the external power supply circuit to be small. This makes it less susceptible to power supply fluctuations due to voltage drops due to resistance, making it possible to realize highly uniform display.
  • Period T22 Initialization period
  • a period T22 from time t1 to time t2 shown in FIG. 3 is an initialization period in which a voltage necessary for flowing a drain current to compensate the threshold voltage of the driving transistor 61 is applied between the source and gate of the driving transistor 61. .
  • the scanning line driving circuit 3 maintains the voltage levels of the Scan line 72 and the Enable line 75 at LOW and the Init line 74.
  • the voltage level of the Ref line 73 is changed from LOW to HIGH while maintaining the voltage level of REF. That is, at time t1, the switch 62 and the enable switch 65 are in a non-conduction state (off state), and the switch 64 is in a conduction state (on state) while the switch 63 is in a conduction state (on state).
  • the potential of the node A is set to the voltage V REF of the reference voltage power supply line 68.
  • the switch 64 is conductive, the potential of the node B is set to the voltage V INI of the initialization power supply line 71. That is, the drive transistor 61 is applied with the voltage V REF of the reference voltage power line 68 and the voltage V INI of the initialization power line 71.
  • the period T22 is set to a length (time) until the potential of the node A and the node B reaches a predetermined potential.
  • the gate-source voltage of the drive transistor 61 needs to be set to a voltage that can secure an initial drain current necessary for performing the threshold value correcting operation. Therefore, the potential difference between the voltage V REF of the reference voltage power supply line 68 and the voltage V INI of the initialization power supply line 71 is set to a voltage larger than the maximum threshold voltage of the drive transistor 61. Further, the voltage V REF and the voltage V INI are such that the voltage V INI ⁇ the voltage V EL + the forward current threshold voltage of the EL element 66 and the voltage V REF ⁇ the voltage V EL + EL element 66 so that no current flows through the EL element 66. The forward current threshold voltage is set to the threshold voltage of the driving transistor 61.
  • Period T23 A period T23 from time t2 to time t3 shown in FIG. 3 is a period for preventing the switch 64 and the enable switch 65 from being in a conductive state at the same time.
  • the scanning line driving circuit 3 maintains the voltage levels of the Scan line 72 and the Enable line 75 at LOW, and the Ref line.
  • the voltage level of the Init line 74 is changed from HIGH to LOW while maintaining the voltage level of 73 at HIGH. That is, at time t2, the switch 62 and the enable switch 65 are in a non-conductive state (off state), the switch 63 remains in a conductive state (on state), and the switch 64 is in a non-conductive state (off state).
  • the switch 64 and the enable switch 65 are turned on at the same time without the period T23, and the enable switch 65, the drive transistor 61, Further, it is possible to prevent a through current from flowing between the EL anode power supply line 69 and the initialization power supply line 71 via the switch 64.
  • the EL anode power supply line 69 is thickly wired so as to reduce the voltage drop corresponding to the current flowing through the EL element 66 during the light emission period, even if there is a through current in the period T23, the influence of voltage fluctuation is exerted. Few.
  • the initialization power supply line 71 only needs to be able to charge the node B to a predetermined potential, and is not as thick as the EL anode power supply line 69 because it does not require a current. However, when a through current is generated, a voltage drop occurs due to the wiring resistance of the EL anode power supply line 69, and the amount of voltage drop increases, so that a predetermined potential at the node B may not be applied.
  • the wiring width of the initialization power supply line 71 may be increased, there is a method of providing (inserting) the period T23 as disclosed in the present disclosure as a method of not increasing the wiring width. By inserting (providing) the period T23, the current flowing through the initialization power supply line 71 can be reduced as described above, so that a predetermined voltage can be applied to the node B even with a thin wiring.
  • a period T24 from time t3 to time t4 in FIG. 3 is a threshold compensation period in which the threshold voltage of the driving transistor 61 is compensated.
  • the scanning line driving circuit 3 sets the voltage level of the Scan line 72 and Init line 74 to LOW and the voltage level of the Ref line 73. Is kept HIGH, and the voltage level of the Enable line 75 is changed from LOW to HIGH. That is, at time t3, the switch 62 and the switch 64 are in a non-conductive state (off state), and the switch 63 is maintained in a conductive state (on state), while the enable switch 65 is in a conductive state (on state). .
  • the driving transistor 61 is the drain current supplied by the voltage V TFT of the EL anode power supply line 69, the source potential of the driving transistor 61 is changed therewith. In other words, the driving transistor 61, a change in the source potential of the driving transistor 61 to the point where the drain current supplied by the voltage V TFT of the EL anode power supply line 69 is 0.
  • the enable switch 65 when the enable switch 65 is turned on with the voltage VREF of the reference voltage power supply line 68 being input to the gate electrode of the drive transistor 61, the threshold compensation operation of the drive transistor 61 is started. Can do.
  • the potential difference between the node A and the node B (the gate-source voltage of the driving transistor 61) is a potential difference corresponding to the threshold value of the driving transistor 61, and this voltage is It is held (stored) in the storage capacitor 67.
  • Period T25 A period T25 from time t4 to time t5 shown in FIG. 3 is a period for ending the threshold compensation operation.
  • the scanning line driving circuit 3 sets the voltage level of the Scan line 72 and the Init line 74 to LOW, and sets the voltage level of the Ref line 73 to HIGH.
  • the voltage level of the Enable line 75 is changed from HIGH to LOW. That is, at time t4, the switch 62 and the switch 64 are kept in a non-conducting state (off state), and the switch 63 is kept in a conducting state (on state), while the enable switch 65 is brought into a non-conducting state (off state).
  • Period T26 In the period T26 from time t5 to time t6 shown in FIG. 3, the data signal voltage supplied via the Data line 76 and the voltage V of the reference voltage power supply line 68 are set by turning off the switch 63. This is a period for preventing REF from being applied to the node A at the same time.
  • the scanning line driving circuit 3 maintains the voltage levels of the scan line 72, the init line 74, and the enable line 75 at LOW.
  • the voltage level of the Ref line 73 is changed from HIGH to LOW. That is, at time t5, the switch 62, the switch 64, and the enable switch 65 remain in a non-conduction state (off state), and the switch 63 is in a non-conduction state (off state).
  • the switch 63 is further turned off by the operation of the Ref line 73, and the switch 62 and the switch 63 are supplied from the switch 62 through the Data line 76 by providing the period T26 in which the switch 62 and the switch 63 are turned off. It is possible to prevent the data signal voltage to be applied and the voltage V REF of the reference voltage power supply line 68 from being applied to the node A at the same time.
  • switch 63 and the enable switch 65 may be simultaneously turned off (off state), and the periods T25 and T26 may be combined into one.
  • period T25 and period T26 When divided into two stages, period T25 and period T26, there are advantages described below. That is, by providing the period T25 and the period T26, the period during which the potential of the node A, which is the gate potential of the driving transistor 61, is indefinite is shortened as much as possible. Can be displayed more accurately.
  • the gray scale display includes the potential of the node A at the end of the period T26 (time t6) and the potential of the node A when the writing of the data signal voltage (video signal) input through the Data line 76 is completed (time t27). Since it is performed by the potential difference, it is preferable that the potential fluctuation of the node A in the period T26 is small.
  • the voltage V REF of the reference voltage power supply line 68 is applied to the node A in the period T24, and the potential of the node A is held in the period T25, so that the potential difference (video signal voltage ⁇ voltage V REF ) is obtained. Based on this, the display brightness of the EL element 66 is determined.
  • the period T26 is preferably as short as possible in order to accurately reflect the potential difference of (video signal voltage ⁇ voltage V REF ).
  • the enable switch 65 connected to the Enable line 75 is connected to the drain side of the drive transistor 61 as shown in FIG. 4F (FIG. 2).
  • the enable switch 65 is formed of an n-type transistor, the ON resistance of the enable switch 65 tends to be high, and the voltage drop due to the ON resistance affects the power consumption of the display panel 6. Therefore, the on-resistance of the enable switch 65 is lowered as much as possible.
  • a method of decreasing the on-resistance by increasing the channel size of the enable switch 65 or increasing the on-control voltage of the enable line 75 is known. It will be the direction which lengthens 75 fall time.
  • the period T25 during which the Enable line 75 falls before the Ref line 73 the period during which the voltage at the node A becomes unstable can be shortened. Time can be shortened.
  • Period T27 Write period
  • a video signal voltage (data signal voltage) corresponding to the display gradation is taken into the pixel circuit 60 from the Data line 76 via the switch 62 and is stored in the storage capacitor 67. It is a writing period for writing.
  • the scanning line driving circuit 3 maintains the voltage levels of the Init line 74, the Ref line 73, and the Enable line 75 at LOW at time t6. Meanwhile, the voltage level of the scan line 72 is changed from LOW to HIGH. That is, at time t6, the switch 63, the switch 64, and the enable switch 65 are maintained in the non-conductive state (off state), while the switch 62 is in the conductive state (on state).
  • the storage capacitor 67 in addition to the threshold voltage Vth of the driving transistor 61 which is stored in the threshold compensation period, the voltage difference between the voltage V REF of the video signal voltage and a reference voltage power supply line 68, (EL element 66 Capacity) / (capacity of the EL element 66 + capacitance of the storage capacity 67) is multiplied and stored (held). Since the enable switch 65 is in a non-conduction state, the drive transistor 61 does not pass a drain current. Therefore, the potential of the node B does not change greatly during the period T27.
  • the period for writing video signals to the pixel circuits 60 (horizontal scanning period) is shortened.
  • the scan line 72 wiring time constant also increases, so that it becomes difficult to write a predetermined gradation voltage in the pixel circuit 60 as the horizontal scanning period is shortened.
  • the time for which the switch 62 is turned on (period T27) is increased.
  • the scan line 72 completes rising before a predetermined video signal (data signal voltage) is input to the data line 76, and the switch 62 Is in a conductive state (on state). This is because the node B potential fluctuation does not occur greatly in the period T27.
  • the wiring width of the Scan line 72 can also be made thinner. In that case, the display performance may be improved by using the thinned wiring width to enlarge the size (capacitance) of the storage capacitor 67.
  • the voltage corresponding to the data signal voltage (video signal voltage) and the threshold voltage of the drive transistor 61 is stored (held) in the storage capacitor 67.
  • Period T28 A period T28 from time t7 to time t8 shown in FIG. 3 is a period for surely turning off the switch 62.
  • the scanning line driving circuit 3 maintains the voltage levels of the Ref line 73, the Init line 74, and the Enable line 75 at LOW.
  • the voltage level of the scan line 72 is changed from HIGH to LOW. That is, at time t7, the switch 63, the switch 64, and the enable switch 65 remain in a non-conduction state (off state), and the switch 62 is in a non-conduction state (off state).
  • the switch 62 can be surely turned off (off state) before the enable switch 65 is turned on (on state).
  • the enable switch 65 and the switch 62 are simultaneously turned on (on state) without providing the period T ⁇ b> 28, the potential of the node B rises due to the drain current of the drive transistor 61, while the potential of the node A Since this becomes a data signal voltage, the voltage between the source and gate of the driving transistor 61 becomes small. In this case, there is a problem that light is emitted with a luminance lower than the desired luminance. In order to prevent this, in the present embodiment, after the period T28 is provided to ensure that the switch 62 is non-conductive, the enable switch 65 is turned on in the subsequent period T29.
  • Period T29 Light emission period
  • the scanning line driving circuit 3 maintains the voltage levels of the Scan line 72, the Ref line 73, and the Init line 74 at LOW at time t8. Meanwhile, the voltage level of the Enable line 75 is changed from LOW to HIGH. That is, at time t8, the switch 62, the switch 63, and the switch 64 are maintained in a non-conduction state (off state), while the enable switch 65 is in a conduction state (on state).
  • Period T30 A period T30 from time t9 to time t0 shown in FIG. 3 is a period for setting all the switches in a non-conductive state and changing the potentials of the nodes A and B to a voltage close to the voltage required in the period T21.
  • the scanning line driving circuit 3 maintains the voltage levels of the Scan line 72, the Ref line 73, and the Init line 74 at LOW at time t9.
  • the voltage level of the Enable line 75 is changed from HIGH to LOW. That is, at time t9, the switch 62, the switch 63, and the switch 64 remain in a non-conduction state (off state), and the enable switch 65 is further in a non-conduction state (off state).
  • the potential of the node A and the node B can be set to a voltage close to the voltage required in the period T21 without charging and discharging the current through the power supply line. Can vary up to.
  • the node B converges to the threshold voltage of the voltage V EL + EL element 66 of the EL cathode power supply line 70 in the period T30. Further, the node A becomes the voltage stored in the storage capacitor 67 plus the voltage of the node B in the period T30.
  • the EL element 66 can be made lower by the light emission voltage-threshold voltage than the end time (time t9) of the period T29.
  • the pixel circuit 60 performs gradation display.
  • the display panel control circuit 2 performs the same driving method line-sequentially for the other pixel circuits 60 constituting the display panel 6.
  • the enable switch 65 (first switch) and the switch 62 (third switch) are non-conductive, and the switch 63 (first switch)
  • the period T22 in which the drive transistor 61 is initialized by switching the switch (2 switch) and the switch 64 (fourth switch) to conduction is executed.
  • the enable switch 65 (first switch) and the switch 63 (second switch) are turned on, and the switch 62 (third switch) and the switch 64 (fourth switch) are turned off.
  • a period T24 (threshold voltage compensation period) in which the threshold voltage of the drive transistor 61 is compensated is executed.
  • the display panel control circuit 2 starts the period T21 by switching only the switch 64 (fourth switch) before the period T22 (initialization period).
  • the period T22 (initialization period) following the period T21 is started by switching 63 (second switch) to conduction, and the period T21 is controlled to be longer than the period T24 (threshold voltage compensation period).
  • the display panel control circuit 2 ends the period in which the EL element 66 emits light by switching the enable switch 65 (first switch) to the non-conductive state before the period T21 in each of the plurality of pixel circuits 60.
  • the enable switch 65 first switch
  • switch 63 second switch
  • switch 62 third switch
  • switch 64 fourth switch
  • the display panel control circuit 2 switches the enable switch 65 (first switch) to non-conduction within the period T24 (threshold voltage compensation period), so that the period T24 (threshold voltage) Compensation period) is ended and period T25 following period T24 (threshold voltage compensation period) is started.
  • switch 62 third switch becomes conductive and enable switch 65 (first switch)
  • T27 writing period in which a voltage is written to the storage capacitor 67 after the switch 63 (second switch) and the switch 64 (fourth switch) are switched to non-conduction is started.
  • the display panel control circuit 2 switches the switch 63 (second switch) to non-conduction within the period T25, thereby ending the period T25 and continuing to the period T25.
  • the period T26 is started, and the switch 62 (third switch) is switched to conduction within the period T26, thereby ending the period T26 and starting a period T27 (writing period) following the period T26.
  • the present invention is not limited to this embodiment. Unless it deviates from the gist of the present invention, one or more of the present invention may be applied to various modifications that can be conceived by those skilled in the art, or forms constructed by combining components in different embodiments. It may be included within the scope of the embodiments.
  • the thin film transistors (TFTs) constituting the switches 62 to 64, the enable switch 65, and the drive transistor 61 may be n-type, p-type, or a combination of both.
  • the channel layer of the thin film transistor may be formed of any one of amorphous silicon, microcrystalline silicon, polysilicon, an oxide semiconductor, an organic semiconductor, and the like.
  • the EL element 66 is typically an organic light-emitting element, but may be any current-light conversion device as long as the light emission intensity changes according to the current.
  • the present invention can be used for a display device and a driving method thereof, and in particular, can be used for an FPD display device such as a television as shown in FIG.
  • SYMBOLS 1 Display apparatus 2 Display panel control circuit 3
  • Scan line drive circuit 5 Data line drive circuit 6, 6A Display panel 30, 32, 33 Flexible part 31, 31A, 31B Driver IC 60 Pixel Circuit 61 Drive Transistor 62, 63, 64 Switch 65 Enable Switch 66 EL Element 67 Storage Capacitor 68 Reference Voltage Power Supply Line 69 EL Anode Power Supply Line 70 EL Cathode Power Supply Line 71 Initialization Power Supply Line 72 Scan Line 73 Ref Line 74 Init Line 75 Enable line 76 Data line

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Abstract

　ＥＬ素子（６６）と、蓄積容量（６７）と、駆動トランジスタ（６１）と、イネーブルスイッチ（６５）と、スイッチ（６３）とを備える複数の表示画素のそれぞれにおいて、駆動トランジスタ（６１）を初期化する期間（Ｔ２２）の前にイネーブルスイッチ（６５）のみ導通に切り換えることで期間（Ｔ２１）を開始し、スイッチ（６３）を導通に切り換えることで期間（Ｔ２１）に続く期間（Ｔ２２）を開始し、期間（Ｔ２１）は、駆動トランジスタ（６１）の閾値電圧を補償する期間（Ｔ２４）よりも長い駆動方法。

Description

駆動方法および表示装置
　本発明は、駆動方法および表示装置に関し、特に電流駆動型の発光素子を用いた表示装置の駆動方法に関する。
　電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置が知られている。この自発光する有機ＥＬ素子を用いた表示装置は、液晶を用いた表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。
　有機ＥＬ素子を用いた表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲート電極を接続し、選択した走査線を通じてこのスイッチングＴＦＴをオン状態（導通状態）にさせてデータ線からデータ信号電圧を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。
　アクティブマトリクス型の有機ＥＬ表示装置では、高精度な画像表示を実現するため、映像信号を反映したデータ電圧を、画素回路に正確に書き込むことが必要となる。つまり、駆動素子は、上記データ電圧に対応した駆動電流を発光素子に流すことで発光素子を所望の輝度で発光させるため、駆動素子のゲート－ソース間に正確にデータ電圧を書き込むことが必要となる。
　例えば特許文献１では、駆動素子の移動度を補正することで、駆動素子のデバイス特性のばらつきを抑える方法が開示されている。
特開２００８－３１０３５２号公報
　しかしながら、特許文献１に記載の方法では、表示装置が有する表示パネルのサイズが大きい場合には、配線負荷の影響が大きくなり、移動度補正の期間の制御が困難である。また、表示パネルに構成される駆動素子によっては移動度補正が必ずしも必要ない場合もある。つまり、特許文献１に記載の方法では、表示装置の表示パネルのサイズが大きい場合には、高精度な画像表示を実現できないという問題がある。
　本発明は上述の問題に鑑みてなされたものであり、表示パネルのサイズが大きい場合でも高精度な画像表示が可能な表示装置の駆動方法等を提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係る表示装置の駆動方法は、マトリクス状に配置された複数の表示画素を有する表示装置の駆動方法であって、前記複数の表示画素の各々は、発光素子と、電圧を保持するための蓄積容量と、ゲート電極が前記蓄積容量の第１電極と導通し、ソース電極が前記蓄積容量の第２電極および前記発光素子のアノードと導通している、駆動トランジスタと、第１電源線と前記駆動トランジスタのドレイン電極との導通および非導通を切り換える第１スイッチと、第２電源線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第２スイッチと、データ信号電圧を供給するための信号線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第３スイッチと、前記蓄積容量の前記第２電極と第４電源線との導通および非導通を切り換える第４スイッチと、を備え、前記複数の表示画素の各々は、前記第１スイッチおよび前記第３スイッチを非導通、かつ、前記第２スイッチおよび前記第４スイッチを導通に切り換えた後の期間であって前記駆動トランジスタを初期化する初期化期間と、前記第１スイッチおよび前記第２スイッチを導通、かつ、前記第３スイッチおよび前記第４スイッチを非導通に切り換えた後の期間であって前記駆動トランジスタの閾値電圧を補償する閾値電圧補償期間とを有し、前記複数の表示画素の各々において、前記初期化期間前に前記第１スイッチ、前記第２スイッチ、前記第３スイッチおよび前記第４スイッチのうち前記第４スイッチのみ導通に切り換えることで第１期間を開始し、前記第２スイッチを導通に切り換えることで前記第１期間に続く前記初期化期間を開始し、前記第１期間は、前記閾値電圧補償期間よりも長い。
　本発明の表示装置の駆動方法等によれば、表示パネルのサイズが大きい場合でも高精度な画像表示を可能とすることができる。
図１は、実施の形態に係る表示装置の機能ブロック図の一例である。 図２は、実施の形態に係る表示装置の有する発光画素の回路構成の一例を示す図である。 図３は、実施の形態に係る表示装置の駆動時の動作の一例を説明するためのタイミングチャートである。 図４Ａは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。 図４Ｂは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。 図４Ｃは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。 図４Ｄは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。 図４Ｅは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。 図４Ｆは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。 図４Ｇは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。 図４Ｈは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。 図４Ｉは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。 図４Ｊは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。 図５は、実施の形態における電源線の配置の一例を示す図である。 図６は、実施の形態における電源線の配置の一例を示す図である。 図７は、図６に示す電源線の配線レイアウトの一例を示す図である。 図８は、本開示の表示装置を内蔵した薄型フラットＴＶの外観図である。
　本発明に係る表示装置の駆動方法の一態様は、マトリクス状に配置された複数の表示画素を有する表示装置の駆動方法であって、前記複数の表示画素の各々は、発光素子と、電圧を保持するための蓄積容量と、ゲート電極が前記蓄積容量の第１電極と導通し、ソース電極が前記蓄積容量の第２電極および前記発光素子のアノードと導通している、駆動トランジスタと、第１電源線と前記駆動トランジスタのドレイン電極との導通および非導通を切り換える第１スイッチと、第２電源線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第２スイッチと、データ信号電圧を供給するための信号線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第３スイッチと、前記蓄積容量の前記第２電極と第４電源線との導通および非導通を切り換える第４スイッチと、を備え、前記複数の表示画素の各々は、前記第１スイッチおよび前記第３スイッチを非導通、かつ、前記第２スイッチおよび前記第４スイッチを導通に切り換えた後の期間であって前記駆動トランジスタを初期化する初期化期間と、前記第１スイッチおよび前記第２スイッチを導通、かつ、前記第３スイッチおよび前記第４スイッチを非導通に切り換えた後の期間であって前記駆動トランジスタの閾値電圧を補償する閾値電圧補償期間とを有し、前記複数の表示画素の各々において、前記初期化期間前に前記第１スイッチ、前記第２スイッチ、前記第３スイッチおよび前記第４スイッチのうち前記第４スイッチのみ導通に切り換えることで第１期間を開始し、前記第２スイッチを導通に切り換えることで前記第１期間に続く前記初期化期間を開始し、前記第１期間は、前記閾値電圧補償期間よりも長い。
　ここで、例えば、前記第４電源線は、前記第１電源線および前記第２電源線と直交する方向に配置されているとしてもよい。
　また、例えば、前記複数の表示画素の各々において、前記第１期間前に前記第１スイッチを非導通に切り換えることで、前記発光素子を発光させる期間を終了させて、前記第１スイッチ、前記第２スイッチ、前記第３スイッチおよび前記第４スイッチが非導通に切り換えられた第２期間を開始し、前記第４スイッチを導通に切り換えることで前記第２期間に続く前記第１期間を開始するとしてもよい。
　ここで、例えば、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチおよび前記駆動トランジスタは、Ｎチャンネル薄膜トランジスタである。
　また、本発明に係る表示装置の一態様は、マトリクス状に配置された複数の表示画素を有する表示装置であって、前記複数の表示画素の各々は、発光素子と、電圧を保持するための蓄積容量と、ゲート電極が前記蓄積容量の第１電極と導通し、ソース電極が前記蓄積容量の第２電極および前記発光素子のアノードと導通している、駆動トランジスタと、第１電源線と前記駆動トランジスタのドレイン電極との導通および非導通を切り換える第１スイッチと、第２電源線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第２スイッチと、データ信号電圧を供給するための信号線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第３スイッチと、前記蓄積容量の前記第２電極と第４電源線との導通および非導通を切り換える第４スイッチと、前記第１スイッチおよび前記第３スイッチが非導通、かつ、前記第２スイッチおよび前記第４スイッチが導通に切り換えられて前記駆動トランジスタが初期化される初期化期間と、前記第１スイッチおよび前記第２スイッチが導通、かつ、前記第３スイッチおよび前記第４スイッチが非導通に切り換えられて前記駆動トランジスタの閾値電圧が補償される閾値電圧補償期間とを実行する制御部とを備え、前記第４電源線は、前記第１電源線および前記第２電源線と直交する方向に配置されており、前記制御部は、さらに、前記複数の表示画素の各々において、前記初期化期間前に前記第４スイッチのみ導通に切り換えることで第１期間を開始させ、前記第２スイッチを導通に切り換えることで前記第１期間に続く前記初期化期間を開始させ、前記第１期間は、前記閾値電圧補償期間よりも長くなるよう制御する。
　また、本発明に係る駆動方法の一態様は、マトリクス状に配置された複数の表示画素を有する表示装置の駆動方法であって、前記複数の表示画素の各々は、発光素子と、電圧を保持するための蓄積容量と、ゲート電極が前記蓄積容量の第１電極と導通し、ソース電極が前記蓄積容量の第２電極および前記発光素子のアノードと導通している、駆動トランジスタと、第１電源線と前記駆動トランジスタのドレイン電極との導通および非導通を切り換える第１スイッチと、第２電源線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第２スイッチと、データ信号電圧を供給するための信号線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第３スイッチと、前記蓄積容量の前記第２電極と第４電源線との導通および非導通を切り換える第４スイッチと、を備え、前記複数の表示画素の各々は、前記第１スイッチおよび前記第２スイッチを導通、かつ、前記第３スイッチおよび前記第４スイッチを非導通に切り換えた後の期間であって前記駆動トランジスタの閾値電圧を補償する閾値電圧補償期間を有し、前記複数の表示画素の各々において、前記閾値電圧補償期間内で、前記第１スイッチを非導通に切り換えることで、前記閾値電圧補償期間を終了させて前記閾値電圧補償期間に続く第１期間を開始し、前記第１期間の終了後に、前記第３スイッチが導通に、かつ、前記第１スイッチ、前記第２スイッチおよび前記第４スイッチが非導通に切り換えられた後の期間であって前記蓄積容量に電圧を書き込む書き込み期間を開始する。
　ここで、例えば、前記複数の表示画素の各々において、前記第１期間内で、前記第２スイッチを非導通に切り換えることで、前記第１期間を終了させて前記第１期間に続く第２期間を開始し、前記第２期間内で、前記第３スイッチを導通に切り換えることで、前記第２期間を終了させて前記第２期間に続く前記書き込み期間を開始するとしてもよい。
　以下、本発明の一態様に係る表示装置およびその駆動方法について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、以下の各図は、模式図であり、必ずしも厳密に図示したものではない。
　（実施の形態）
　本実施の形態において、本開示の一態様に係る表示装置の発光素子として有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いる場合について説明する。
　図１は、実施の形態に係る表示装置の機能ブロック図の一例である。
　図１に示す表示装置１は、表示パネル制御回路２と、走査線駆動回路３と、データ線駆動回路５と、表示パネル６とを備える。
　表示パネル６は、例えば有機ＥＬパネルである。また、表示パネル６は、少なくとも、互いに平行に配置されたＮ（例えばＮ＝１０８０）本の走査線と、Ｎ本の点灯制御線、直交して配置されたＭ本のソース信号線を有する（図示せず）。さらに、表示パネル６は、ソース信号線と走査線との各交点に、薄膜トランジスタおよびＥＬ素子から構成される画素回路（図示せず）を有する。以下、同一の走査線に対応して配置された画素回路を、適宜、「表示ライン」という。すなわち、表示パネル６は、Ｍ個のＥＬ素子を有する表示ラインをＮ本並べた構成となっている。
　表示パネル制御回路２は、制御部の一例である。表示パネル制御回路２は、表示データ信号Ｓ１に基づいてデータ線駆動回路５を制御するための制御信号Ｓ２を生成し、生成した制御信号Ｓ２をデータ線駆動回路５へ出力する。また、表示パネル制御回路２は、入力される同期信号に基づいて走査線駆動回路３を制御するための制御信号Ｓ３を生成する。そして、表示パネル制御回路２は、生成した制御信号Ｓ３を走査線駆動回路３へ出力する。
　ここで、表示データ信号Ｓ１は、映像信号、垂直同期信号、および水平同期信号を含む表示データを示す信号である。映像信号は、フレームごとに階調情報である各画素値を指定する信号である。垂直同期信号は、画面に対する垂直方向の処理のタイミングについて同期を取るための信号であり、ここでは、フレームごとの処理タイミングの基準となる信号である。水平同期信号は、画面に対する水平方向の処理のタイミングについて同期を取るための信号であり、ここでは、表示ラインごとの処理タイミングの基準となる信号である。
　また、制御信号Ｓ２は、映像信号および水平同期信号を含む。制御信号Ｓ３は、垂直同期信号および水平同期信号をそれぞれ含む。
　データ線駆動回路５は、表示パネル制御回路２で生成された制御信号Ｓ２に基づいて、表示パネル６のソース信号線を駆動する。より具体的には、データ線駆動回路５は、映像信号および水平同期信号に基づいて、各画素回路にソース信号を出力する。
　走査線駆動回路３は、表示パネル制御回路２で生成された制御信号Ｓ３に基づいて、表示パネル６の走査線を駆動する。より具体的には、走査線駆動回路３は、垂直同期信号および水平同期信号に基づいて、各画素回路に走査信号、ＲＥＦ信号、イネーブル信号、ｉｎｉｔ信号を、少なくとも表示ライン単位で出力する。
　以上のように、表示装置１は構成される。
　なお、表示装置１は、例えば、図示しないが、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、制御プログラムを格納したＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）などの記憶媒体、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの作業用メモリ、および通信回路を有するとしてもよい。例えば、表示データ信号Ｓ１は、例えば、ＣＰＵが制御プログラムを実行することにより生成される。
　図２は、実施の形態に係る表示装置の有する表示画素の回路構成の一例を示す図である。
　図２に示す画素回路６０は、表示パネル６が有する一画素であり、Ｄａｔａ線７６（データ線）を介して供給されたデータ信号（データ信号電圧）により発光する機能を有する。
　画素回路６０は、表示画素（発光画素）の一例であり、行列状に配置されている。画素回路６０は、駆動トランジスタ６１と、スイッチ６２と、スイッチ６３と、スイッチ６４と、イネーブルスイッチ６５と、ＥＬ素子６６と、蓄積容量６７と、を備えている。また、画素回路６０には、Ｄａｔａ線７６（データ線）と、基準電圧電源線６８（ＶＲＥＦ）と、ＥＬアノード電源線６９（ＶＴＦＴ）と、ＥＬカソード電源線７０（ＶＥＬ）と、初期化電源線７１（ＶＩＮＩ）とを備える。
　ここで、Ｄａｔａ線７６は、データ信号電圧を供給するための信号線（ソース信号線）の一例である。
　基準電圧電源線６８（ＶＲＥＦ）は、蓄積容量６７の第１電極の電圧値を規定する基準電圧ＶＲＥＦを供給する第２電源線の一例である。ＥＬアノード電源線６９（ＶＴＦＴ）は、駆動トランジスタ６１のドレイン電極の電位を決定するための高電圧側電源線である第１電源線の一例である。ＥＬカソード電源線７０（ＶＥＬ）は、ＥＬ素子６６の第２電極（カソード）に接続された低電圧側電源線である。初期化電源線７１（ＶＩＮＩ）は、駆動トランジスタ６１のソースゲート間の電圧すなわち蓄積容量６７の電圧を初期化するための第４電源線の一例である。
　ＥＬ素子６６は、発光素子の一例であり、行列状に配置される。ＥＬ素子６６は、駆動電流が流されて発光する発光期間と、駆動電流が流されず発光しない非発光期間とを有する。具体的には、ＥＬ素子６６は、駆動トランジスタ６１の駆動電流により発光する。ＥＬ素子６６は、例えば有機ＥＬ素子である。ＥＬ素子６６は、カソード（第２電極）が、ＥＬカソード電源線７０に接続され、アノード（第１電極）が、駆動トランジスタ６１のソース（ソース電極）に接続されている。ここで、ＥＬカソード電源線７０に供給されている電圧はＶＥＬであり、例えば０（ｖ）である。
　駆動トランジスタ６１は、ＥＬ素子６６への電流の供給を制御する電圧駆動の駆動素子であり、ＥＬ素子６６に電流（駆動電流）を流すことでＥＬ素子６６を発光させる。具体的には、駆動トランジスタ６１は、ゲート電極が蓄積容量６７の第１電極と導通し、ソース電極が蓄積容量６７の第２電極およびＥＬ素子６６のアノードと導通している。
　駆動トランジスタ６１は、スイッチ６３（第２スイッチ）がオフ状態（非導通状態）にされて基準電圧電源線６８（第２電源線）と蓄積容量６７の第１電極とが非導通で、かつ、イネーブルスイッチ６５（第１スイッチ）がオン状態（導通状態）にされてＥＬアノード電源線６９（第１電源線）とドレイン電極と導通した場合に、当該データ信号電圧に応じた電流である駆動電流をＥＬ素子６６に流すことにより、ＥＬ素子６６を発光させる。ここで、ＥＬアノード電源線６９に供給されている電圧はＶＴＦＴであり、例えば２０Ｖである。これにより、駆動トランジスタ６１は、ゲート電極に供給されたデータ信号電圧（データ信号）を、そのデータ信号電圧（データ信号）に対応した信号電流に変換し、変換された信号電流をＥＬ素子６６に供給する。
　また、駆動トランジスタ６１は、スイッチ６３（第２スイッチ）がオフ状態（非導通状態）にされて基準電圧電源線６８（第２電源線）と蓄積容量６７の第１電極とが非導通で、かつ、イネーブルスイッチ６５（第１スイッチ）がオフ状態（非導通状態）にされてＥＬアノード電源線６９（第１電源線）とドレイン電極とが非導通である場合に、駆動電流をＥＬ素子６６に流さないことでＥＬ素子６６を発光させない。
　さらに、駆動トランジスタ６１の閾値電圧は、スイッチ６３（第２スイッチ）がオン状態（導通状態）にされて基準電圧電源線６８（第２電源線）と蓄積容量６７の第１電極とが導通している場合、スイッチ６２（第３スイッチ）がオフ状態（非導通状態）、かつ、スイッチ６４（第４スイッチ）がオフ状態（非導通状態）、かつ、イネーブルスイッチ６５（第１スイッチ）がオン状態（導通状態）にされることで、Ｄａｔａ線７６（信号線）と蓄積容量６７の第１電極とが非導通、かつ、蓄積容量６７の第２電極と初期化電源線７１（第４電源線）とが非導通、かつ、ＥＬアノード電源線６９（第１電源線）とドレイン電極とが導通されている間に、補償される。なお、詳細については後述するため、ここでの説明は省略する。
　蓄積容量６７は、電圧を保持するための蓄積容量の一例であり、駆動トランジスタ６１の流す電流量を決める電圧を保持する。具体的には、蓄積容量６７の第２電極（節点Ｂ側の電極）は、駆動トランジスタ６１のソース（ＥＬカソード電源線７０側）とＥＬ素子６６のアノード（第１電極）との間に接続されている。蓄積容量６７の第１電極（節点Ａ側の電極）は、駆動トランジスタ６１のゲートに接続されている。また、蓄積容量６７の第１電極は、基準電圧電源線６８（ＶＲＥＦ）とスイッチ６３を介して接続されている。
　蓄積容量６７は、例えば、スイッチ６３がオフ状態（非導通状態）となった後も、印加された基準電圧（ＶＲＥＦ）を維持し、継続して駆動トランジスタ６１のゲートにその基準電圧（ＶＲＥＦ）を供給する。また、蓄積容量６７は、スイッチ６２がオン状態（導通状態）になった場合に、データ信号電圧が印加され、スイッチ６３がオフ状態（非導通状態）になった後、そのデータ信号電圧を保持するとともに、保持しているデータ信号電圧を駆動トランジスタ６１のソースおよびゲートに印加する。そして、イネーブルスイッチ６５がオン状態（導通状態）となった後の駆動トランジスタ６１にＥＬ素子６６へ駆動電流を供給させる。なお、蓄積容量６７は、データ信号電圧を、そのデータ信号電圧に静電容量を積算した電荷で保持する。
　スイッチ６２は、データ信号電圧を供給するためのＤａｔａ線７６（信号線）と蓄積容量６７の第１電極との導通および非導通を切り換える第３スイッチの一例である。具体的には、スイッチ６２は、ドレインおよびソースの一方の端子がＤａｔａ線７６に接続され、ドレインおよびソースの他方の端子が蓄積容量６７の第１電極に接続され、ゲートが走査線であるＳｃａｎ線７２に接続されているスイッチングトランジスタである。換言すると、スイッチ６２は、Ｄａｔａ線７６を介して供給された映像信号電圧（映像信号）に応じたデータ信号電圧（データ信号）を蓄積容量６７に書き込むための機能を有する。
　スイッチ６３は、基準電圧ＶＲＥＦを供給する基準電圧電源線６８（第２電源線）と蓄積容量６７の第１電極との導通および非導通を切り換える第２スイッチの一例である。具体的には、スイッチ６３は、ドレインおよびソースの一方の端子が基準電圧電源線６８（ＶＲＥＦ）に接続され、ドレインおよびソースの他方の端子が蓄積容量６７の第１電極に接続され、ゲートがＲｅｆ線７３に接続されているスイッチングトランジスタである。換言すると、スイッチ６３は、蓄積容量６７の第１電極（駆動トランジスタ６１のゲート）に対して基準電圧（ＶＲＥＦ）を与える機能を有する。
　スイッチ６４は、蓄積容量６７の第２電極と初期化電源線７１（第４電源線）との導通および非導通を切り換える第４スイッチの一例である。具体的には、スイッチ６４は、ドレインおよびソースの一方の端子が初期化電源線７１（ＶＩＮＩ）に接続され、ドレインおよびソースの他方の端子が蓄積容量６７の第２電極に接続され、ゲートがＩｎｉｔ線７４に接続されているスイッチングトランジスタである。換言すると、スイッチ６４は、蓄積容量６７の第２電極（駆動トランジスタ６１のソース）に対して初期化電圧（ＶＩＮＩ）を与える機能を有する。
　イネーブルスイッチ６５は、ＥＬアノード電源線６９（第１電源線）と駆動トランジスタ６１のドレイン電極との導通および非導通を切り換える第１スイッチの一例である。具体的には、イネーブルスイッチ６５は、ドレインおよびソースの一方の端子がＥＬアノード電源線６９（ＶＴＦＴ）に接続され、ドレインおよびソースの他方の端子が駆動トランジスタ６１のドレイン電極に接続され、ゲートがＥｎａｂｌｅ線７５に接続されているスイッチングトランジスタである。換言すると、イネーブルスイッチ６５は、点灯及び閾値補正制御を行う機能、すなわち駆動トランジスタ６１のドレイン電極の電位（ＶＴＦＴ）を与える機能と、駆動トランジスタ６１の閾値電圧Ｖｔｈの補償動作を行わせる機能を有する。
　以上のように画素回路６０は構成されている。
　なお、画素回路６０を構成するスイッチ６２～スイッチ６４とイネーブルスイッチ６５とはｎ型ＴＦＴとして、以下では説明を行うが、それに限られない。スイッチ６２～スイッチ６４とイネーブルスイッチ６５とは、ｐ型ＴＦＴであってもよい。また、スイッチ６２～スイッチ６４とイネーブルスイッチ６５とにおいて、ｎ型ＴＦＴとｐ型ＴＦＴとが混在して用いられてもよい。なお、ｐ型ＴＦＴに接続された信号線については以下で説明する電圧レベルを逆転させて考えればよい。
　また、基準電圧電源線６８の電圧ＶＲＥＦと初期化電源線７１の電圧ＶＩＮＩとの電位差は駆動トランジスタ６１の最大閾値電圧よりも大きな電圧に設定される。
　また、基準電圧電源線６８の電圧ＶＲＥＦ及び初期化電源線７１の電圧ＶＩＮＩは、ＥＬ素子６６に電流が流れないように、次のように設定されている。
　電圧ＶＩＮＩ＜電圧ＶＥＬ＋（ＥＬ素子６６の順方向電流閾値電圧）、
　（基準電圧電源線６８の電圧ＶＲＥＦ）＜電圧ＶＥＬ＋（ＥＬ素子６６の順方向電流閾値電圧）＋（駆動トランジスタ６１の閾値電圧）
　ここで、電圧ＶＥＬは、上述したように、ＥＬカソード電源線７０の電圧である。
　次に、図２に示す画素回路の駆動方法について図３～図４Ｊを用いながら説明を行う。
　図３は、実施の形態に係る表示装置の駆動時の動作の一例を説明するためのタイミングチャートである。図４Ａ～図４Ｊは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。図３において、横軸は時間を表している。また横軸方向には、表示パネル６を構成するｎ行の画素回路６０のうち対応する行の画素回路６０に対するＳｃａｎ線７２、Ｒｅｆ線７３、Ｉｎｉｔ線７４と、Ｅｎａｂｌｅ線７５に発生する電圧の波形図が示されている。
　本実施の形態のおける駆動方法（走査方法）は、図２に示す画素回路６０の構成により期間Ｔ２１から期間Ｔ３０を実施することで実現できる。
　以下、画素回路６０の動作を例に挙げて具体的に説明する。
　（期間Ｔ２１）
　図３に示す時刻ｔ０～時刻ｔ１の期間Ｔ２１は、スイッチ６４のみを導通状態として、節点Ｂの電位を安定させる（節点Ｂの電位を初期化電源線７１の電圧ＶＩＮＩに設定する）ための期間である。
　より具体的には、図４Ａの画素回路６０の動作状態に示されるように、時刻ｔ０において、走査線駆動回路３は、Ｓｃａｎ線７２とＲｅｆ線７３とＥｎａｂｌｅ線７５との電圧レベルをＬＯＷに維持しつつ、Ｉｎｉｔ線７４の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ０において、スイッチ６２、スイッチ６３及びイネーブルスイッチ６５は非導通状態（オフ状態）のままで、スイッチ６４が導通状態（オン状態）にされる。
　このように、Ｉｎｉｔ線７４の動作により、スイッチ６２、スイッチ６３、スイッチ６４及びイネーブルスイッチ６５のうちスイッチ６４のみを導通とする期間Ｔ２１を設けることにより、節点Ｂの電位を初期化電源線７１の電圧ＶＩＮＩにより短期間に設定することができる。また、蓄積容量６７により、節点Ａの電位も、初期化電源線７１の電圧ＶＩＮＩ＋前フレームでの発光時の駆動トランジスタ６１のゲートソース間電圧に低下する。
　この期間Ｔ２１を設ける理由は次の通りである。
　表示装置１を構成する表示パネル６のサイズや１画素あたり（画素回路６０）のサイズが大きい場合に、ＥＬ素子６６の容量が大きくなり、初期化電源線７１の配線時定数が大きくなることで、節点Ｂの電圧を初期化電源線７１の電圧ＶＩＮＩにすることに時間を要する。そのため、スイッチ６４を先に導通させる期間Ｔ２１を設けることにより、節点Ｂの電位を初期化電源線７１の電圧ＶＩＮＩにより短期間で設定（電圧ＶＩＮＩを書き込み）することができる。
　なお、基準電圧電源線６８の電圧ＶＲＥＦを節点Ａに印加することも同様に時間を要する。しかし、電圧ＶＲＥＦを充放電する対象は、蓄積容量６７および基準電圧電源線６８の配線時定数である。つまり、基準電圧電源線６８と初期化電源線７１との配線時定数がほぼ同等であるが、ＥＬ素子６６の容量＞蓄積容量６７であり、容量比は、（ＥＬ素子６６）／（蓄積容量６７）が１．３～９倍である。そのため、ＥＬ素子６６を充電する（節点Ｂの電位に初期化電源線７１の電圧ＶＩＮＩを書き込む）方が蓄積容量６７を充電する（節点Ａの電位に基準電圧電源線６８の電圧ＶＲＥＦを書き込む）よりも時間がかかる。
　また、期間Ｔ２１において、スイッチ６４のみを導通させスイッチ６３の導通を遅らせる利点としては次のようなものもある。
　すなわち、期間Ｔ２１において、節点Ｂの電位に初期化電源線７１の電圧ＶＩＮＩを書き込む期間を設けることで基準電圧電源線６８の電圧ＶＲＥＦを節点Ａに書き込む負荷を軽くすることができる利点がある。つまり、期間Ｔ２１を設けることで、節点Ａの電圧を低い電圧に設定することができ、基準電圧電源線６８は画素回路６０に充電するための電流（電圧）を供給するのみでよくなる。換言すると、基準電圧電源線６８の電圧ＶＲＥＦがＥＬ素子６６を充電するための電圧として用いられないため、基準電圧電源線６８の負荷が軽くなるという利点がある。
　さらに、基準電圧電源線６８の負荷をさらに軽くするために、初期化電源線７１を、ＥＬアノード電源線６９および基準電圧電源線６８と直交する方向に配置されているとしてもよい。以下、この場合について図を用いて説明する。
　図５および図６は、本実施の形態における電源線の配置の一例を示す図である。図７は、図６に示す電源線の配線レイアウトの一例を示す図である。
　以下では、基準電圧電源線６８、ＥＬアノード電源線６９、ＥＬカソード電源線７０および初期化電源線７１を電源線とも称する。
　例えば図５に示すように、４本の電源線をすべて縦方向に引くとしてもよい。しかし、この場合、表示パネル６の外周および表示パネル６とドライバＩＣ３１を備える走査線駆動回路３のフレキ部分３０での抵抗を下げることが難しい。
　それに対して、例えば図６に示すように４本の電源線のうち１本の電源線を横に引く（つまり、他の３本の電源線と直交するように配置されること）。それにより、表示パネル６の外周、ドライバＩＣ３１Ａ、３１Ｂを備える走査線駆動回路３のフレキ部分３２、３３で１電源線あたりの端子数および配線幅を太くすることができ、電圧ドロップによる電力損失を小さくできる。
　横に引く１本の電源線としては、上述したように、初期化電源線７１を選ぶとよい。すなわち、初期化電源線７１を他の３本の電源線と直交するように配置される１本の電源線とすればよい。
　より具体的には、画素回路６０に必要な電源線は４種類あるが、電源線が表示パネル６Ａの外部に引き出される場合には、配線抵抗による電圧ドロップが生じる。そのため、この電圧ドロップを抑えるために、表示パネル６の消費電力に影響する基準電圧電源線６８およびＥＬカソード電源線７０を図６の縦方向（ソース信号線の方向）に引き出すとよい。また、電源の揺れが直接表示輝度に影響する基準電圧電源線６８も、図６の縦方向（ソース信号線の方向）に引き出すとよい。基準電圧電源線６８が縦方向に配置されると、基準電圧電源線６８が充放電する蓄積容量６７の数は、期間Ｔ２２～Ｔ２４の長さに対応した画素数となるので、負荷となる容量の数が小さくなり充放電が容易となる。
　一方、初期化電源線７１は、１水平走査期間で、ＥＬ素子６６を１行分同時に充電する必要があるため、特に時定数が大きく、充放電に時間がかかるため、図６の横方向（ソース信号線と直交する方向）に引き出すとよい。横方向に引き出す電源数少ないため、パネル周辺から外部に引き出す配線を太く配線することが可能である。また表示面内でも初期化電源線７１の配線幅を太くすることができるので、初期化電源線７１の配線遅延を少なくでき、より早く節点Ｂを安定させることができる。
　なお、図５および図６では、走査線駆動回路３の一部して、ＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）で形成されたフレキ部分３０、３２、３３を一例に図示されているが、それに限らない。ＣＯＦ（Ｃｈｉｐ　ｏｎ　Ｆｉｌｍ）またはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）で形成されていてもよくドライバＩＣ３１等を表示パネル６上に搭載したＣＯＧ（Ｃｈｉｐ　ｏｎ　Ｇｌａｓｓ）で形成されているとしてもよい。電源配線の引き回しの説明であり、ドライバの実施形態はパネル周辺に内蔵して形成する等、どういう形態であっても適用が可能である。また、図５および図６では、表示パネル６の片側にのみ形成されている例を示しているが、それに限らず両側からの給電される構成でもよい。
　期間Ｔ２１の長さは、節点Ｂは初期化電源線７１の電圧ＶＩＮＩになるように、節点Ｂの充電期間をとる必要がある。発光状態において節点Ｂの電圧はＶＥＬから３～８Ｖ程度上昇した電位にある。電圧ＶＩＮＩは駆動トランジスタ６１の閾値電圧によるが、電圧ＶＥＬに対して１Ｖ～７Ｖ程度低い電圧を入れるため、期間Ｔ２１での節点Ｂの電位変化は４Ｖ～１５Ｖ程度必要である。一方、期間Ｔ２４の長さは、駆動トランジスタ６１の閾値電圧検出が完了するまでとなるが、初期化期間終了時から閾値電圧検出後の節点Ｂの電位差は１Ｖ～９Ｖ程度であり、期間Ｔ２１での電位変化量に比べて小さい。
　節点Ｂを所定電位に変化させるために供給される電荷は、期間Ｔ２１では初期化電源線７１により供給され、期間Ｔ２４ではＥＬアノード電源線６９から供給される。
　配線引き回しにおいてＥＬアノード電源線６９はパネル電力に影響するため極力抵抗が小さくなる縦方向であり、１画素ごとに１本の電源線を介して画素の節点Ｂに電流を供給する。電源線の負荷は小さい。ただし、駆動トランジスタ６１を介して供給するため、供給できる電流に制限があり、パネル表示で必要とされる最大画素電流の２倍程度である。一方、初期化電源線７１は横方向のため、１本の電源線に接続される画素は同時に図３のシーケンスを実施するため横方向の画素数により分流された電流しか供給されないが、電源回路から直接供給可能であるため、充電電流は大きくとることが可能である。最大画素電流の１万倍以上とることも可能であり、４ｋ２ｋ表示パネルのような横方向に４０００画素×ＲＧＢ接続されたとしても、ＥＬアノード電源線６９からの供給に比べても大きくすることが可能である。
　電位変動の大きさと１画素あたりに供給される電流量、電源配線時定数から考慮するとほぼ電位変動量の違いにより節点Ｂの充電時間が決定され、期間Ｔ２１は期間Ｔ２４に比べて１．６～４倍長くする必要がある。
　期間Ｔ２１を長くすることで節点Ｂの電位変化に従って節点Ａも変化し、発光期間Ｔ２９での節点Ａ電位から低下する。発光期間Ｔ２９で上昇した節点Ａ電位を基準電圧電源線６８の基準電圧ＶＲＥＦに近い電圧まで低下させることができ、階調表示に影響する基準電圧電源線６８の基準電圧ＶＲＥＦによる節点Ａの充放電をより少なくし、電位変動が小さくなる利点があり、より刻み幅の小さい階調表示が実現できる利点がある。
　なお、図６および図７を用いて、初期化電源線７１がＥＬアノード電源線６９および基準電圧電源線６８と直交する方向に配置されている場合について説明したが、それに限らない。基準電圧電源線６８がＥＬアノード電源線６９および初期化電源線７１と直交する方向に配置されているとしてもよい。この場合には、基準電圧電源線６８を印加する期間Ｔ２２を長くすればよい。
　この場合、表示パネル６の外部（パネル外部）への電源線の引き出しが、基準電圧電源線６８とそれ以外で異なる方向に引き出されることから、パネル外部への電源引き出し配線を太くすることができ、表示パネル６の周辺から外部電源回路までの基準電圧電源線６８の抵抗を小さく設計することが容易となる。それにより、抵抗による電圧ドロップによる電源変動の影響を受けにくくなり、均一性の高い表示が実現可能となる。
　（期間Ｔ２２：初期化期間）
　図３に示す時刻ｔ１～時刻ｔ２の期間Ｔ２２は、駆動トランジスタ６１の閾値電圧補償を行うためにドレイン電流を流すのに必要な電圧を駆動トランジスタ６１のソースゲート間に印加する初期化期間である。
　具体的には、図４Ｂの画素回路６０の動作状態に示されるように、時刻ｔ１において、走査線駆動回路３は、Ｓｃａｎ線７２とＥｎａｂｌｅ線７５の電圧レベルをＬＯＷに維持し、Ｉｎｉｔ線７４の電圧レベルをＨＩＧＨに維持しつつ、Ｒｅｆ線７３の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ１において、スイッチ６２及びイネーブルスイッチ６５は非導通状態（オフ状態）、かつ、スイッチ６４が導通状態（オン状態）のままで、スイッチ６３が導通状態（オン状態）にされる。
　これにより、節点Ａの電位が基準電圧電源線６８の電圧ＶＲＥＦに設定される。ここで、スイッチ６４が導通状態であるから、節点Ｂの電位は初期化電源線７１の電圧ＶＩＮＩに設定されている。すなわち、駆動トランジスタ６１は、基準電圧電源線６８の電圧ＶＲＥＦ及び初期化電源線７１の電圧ＶＩＮＩが印加される。
　なお、期間Ｔ２２は、節点Ａおよび節点Ｂの電位が、所定電位になるまでの長さ（時間）に設定される。
　また、上述したように、駆動トランジスタ６１のゲートソース間電圧は、閾値補正動作を行うのに必要な初期ドレイン電流を確保できる電圧に設定されることが必要である。そのため、基準電圧電源線６８の電圧ＶＲＥＦと初期化電源線７１の電圧ＶＩＮＩの電位差は駆動トランジスタ６１の最大閾値電圧よりも大きな電圧に設定される。また、電圧ＶＲＥＦ及び電圧ＶＩＮＩは、ＥＬ素子６６に電流が流れないように、電圧ＶＩＮＩ＜電圧ＶＥＬ＋ＥＬ素子６６の順方向電流閾値電圧、および、ＶＲＥＦ＜電圧ＶＥＬ＋ＥＬ素子６６の順方向電流閾値電圧＋駆動トランジスタ６１の閾値電圧、となるように設定される。
　（期間Ｔ２３）
　図３に示す時刻ｔ２～時刻ｔ３の期間Ｔ２３は、スイッチ６４とイネーブルスイッチ６５とが同時に導通状態とならないようにするための期間である。
　より具体的には、図４Ｃの画素回路６０の動作状態に示されるように、時刻ｔ２において、走査線駆動回路３は、Ｓｃａｎ線７２とＥｎａｂｌｅ線７５の電圧レベルをＬＯＷに維持し、Ｒｅｆ線７３の電圧レベルをＨＩＧＨに維持しつつ、Ｉｎｉｔ線７４の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ２において、スイッチ６２及びイネーブルスイッチ６５は非導通状態（オフ状態）、かつ、スイッチ６３が導通状態（オン状態）のままで、スイッチ６４が非導通状態（オフ状態）にされる。
　このように、Ｉｎｉｔ線７４の動作によりスイッチ６４を非導通とする期間Ｔ２３を設けることにより、期間Ｔ２３がなければスイッチ６４とイネーブルスイッチ６５とが同時に導通状態となり、イネーブルスイッチ６５、駆動トランジスタ６１、および、スイッチ６４を介して、ＥＬアノード電源線６９と初期化電源線７１との間に貫通電流が流れてしまうのを防止することができる。
　なお、この時の貫通電流は、駆動トランジスタ６１が閾値補償動作を行うのに十分な電流となるため、駆動トランジスタ６１の閾値電圧が小さい場合には最高階調以上の電流が流れることも想定される。
　ＥＬアノード電源線６９は、発光期間においてＥＬ素子６６に流れる電流に対応して、電圧降下が少ないように太く配線されているため、期間Ｔ２３での貫通電流があっても、電圧変動の影響が少ない。一方、初期化電源線７１については、節点Ｂを所定電位に充電できればよく、電流が必要でない配線のため、ＥＬアノード電源線６９ほど太く配線されない。しかし、貫通電流が発生すると、ＥＬアノード電源線６９の配線抵抗により電圧降下がおき、電圧降下量が大きくなることから、節点Ｂの所定の電位が印加できなくなる場合も考えられる。初期化電源線７１の配線幅を太くすればよいが、配線幅を太くしないで良い方法として、本開示のように期間Ｔ２３を設ける（挿入する）方法がある。期間Ｔ２３を挿入する（設ける）ことにより、上述したように、初期化電源線７１に流れる電流を少なくすることができるので、細い配線であっても節点Ｂに所定電圧を印加することができる。
　（期間Ｔ２４：閾値補償期間）
　次に、図３の時刻ｔ３～時刻ｔ４の期間Ｔ２４は、駆動トランジスタ６１の閾値電圧を補償する閾値補償期間である。
　具体的には、図４Ｄの画素回路６０の動作状態に示されるように、時刻ｔ３において、走査線駆動回路３は、Ｓｃａｎ線７２およびＩｎｉｔ線７４の電圧レベルをＬＯＷ、Ｒｅｆ線７３の電圧レベルをＨＩＧＨに維持し、Ｅｎａｂｌｅ線７５の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ３において、スイッチ６２およびスイッチ６４は非導通状態（オフ状態）に、かつ、スイッチ６３は導通状態（オン状態）に維持されつつ、イネーブルスイッチ６５が導通状態（オン状態）にされる。
　ここで、電圧は、初期化期間（期間Ｔ２２）で上述したように設定されているので、ＥＬ素子６６には電流が流れない。駆動トランジスタ６１は、ＥＬアノード電源線６９の電圧ＶＴＦＴによりドレイン電流が供給されるが、それとともに駆動トランジスタ６１のソース電位が変化する。言い換えると、駆動トランジスタ６１は、ＥＬアノード電源線６９の電圧ＶＴＦＴにより供給されるドレイン電流が０となる点まで駆動トランジスタ６１のソース電位が変化する。
　このように、駆動トランジスタ６１のゲート電極に基準電圧電源線６８の電圧ＶＲＥＦを入力した状態で、イネーブルスイッチ６５を導通状態（オン状態）にすると、駆動トランジスタ６１の閾値補償動作を開始することができる。
　そして、期間Ｔ２４の終了時（時刻ｔ４）には、節点Ａと節点Ｂとの電位差（駆動トランジスタ６１のゲートソース間電圧）は駆動トランジスタ６１の閾値に相当する電位差となっており、この電圧は蓄積容量６７に保持（記憶）される。
　（期間Ｔ２５）
　図３に示す時刻ｔ４～時刻ｔ５の期間Ｔ２５は、閾値補償動作を終了させるための期間である。
　より具体的には、図４Ｅの画素回路６０の動作状態に示されるように、走査線駆動回路３は、Ｓｃａｎ線７２およびＩｎｉｔ線７４の電圧レベルをＬＯＷ、Ｒｅｆ線７３の電圧レベルをＨＩＧＨに維持し、Ｅｎａｂｌｅ線７５の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ４において、スイッチ６２およびスイッチ６４は非導通状態（オフ状態）に、かつ、スイッチ６３は導通状態（オン状態）に維持されつつ、イネーブルスイッチ６５が非導通状態（オフ状態）にされる。
　このようにして、Ｅｎａｂｌｅ線７５の動作によりイネーブルスイッチ６５を非導通とする期間Ｔ２５を設けることにより、駆動トランジスタ６１経由で、ＥＬアノード電源線６９から節点Ｂへの電流の供給をなくすことができ、閾値補償動作を確実に終了させてから次の動作を行うことができる。
　（期間Ｔ２６）
　図３に示す時刻ｔ５～時刻ｔ６の期間Ｔ２６は、スイッチ６３を非導通状態（オフ状態）にすることで、Ｄａｔａ線７６を介して供給されたデータ信号電圧と基準電圧電源線６８の電圧ＶＲＥＦとが同時に節点Ａに印加されるのを防止する期間である。
　具体的には、図４Ｆの画素回路６０の動作状態に示されるように、時刻ｔ５において、走査線駆動回路３は、Ｓｃａｎ線７２とＩｎｉｔ線７４とＥｎａｂｌｅ線７５との電圧レベルをＬＯＷに維持しつつ、Ｒｅｆ線７３の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ５において、スイッチ６２、スイッチ６４及びイネーブルスイッチ６５は非導通状態（オフ状態）のままで、スイッチ６３が非導通状態（オフ状態）にされる。
　このように、Ｒｅｆ線７３の動作によりスイッチ６３をさらに非導通とし、スイッチ６２およびスイッチ６３が非導通状態（オフ状態）となる期間Ｔ２６を設けることで、Ｄａｔａ線７６を介してスイッチ６２から供給されるデータ信号電圧と、基準電圧電源線６８の電圧ＶＲＥＦとが節点Ａに同時に印加されるのを防止することができる。
　なお、スイッチ６３とイネーブルスイッチ６５とを同時に非導通状態（オフ状態）にし、期間Ｔ２５および期間Ｔ２６は一つにまとめてもよい。
　期間Ｔ２５および期間Ｔ２６と２段階にわける場合には、以下に説明する利点がある。すなわち、期間Ｔ２５および期間Ｔ２６を設けることで、駆動トランジスタ６１のゲート電位である節点Ａの電位が不定となる期間をなるべく短くし、不定期間中で発生する恐れのある電位変動を抑え、映像信号に基づいた表示がより正確にできる。
　また、階調表示は期間Ｔ２６の最後（時刻ｔ６）の節点Ａの電位と、Ｄａｔａ線７６で入力されるデータ信号電圧（映像信号）の書き込み完了時（時刻ｔ２７）の節点Ａの電位との電位差によって行われるため、期間Ｔ２６における節点Ａの電位変動は少ないほうが好ましい。理想的には、期間Ｔ２４において節点Ａに基準電圧電源線６８の電圧ＶＲＥＦが印加され、期間Ｔ２５においては節点Ａの電位が保持されることから、電位差（映像信号電圧－電圧ＶＲＥＦ）に基づいてＥＬ素子６６の表示輝度が決まる。
　なお、（映像信号電圧－電圧ＶＲＥＦ）の電位差を正確に反映させるには、期間Ｔ２６はなるべく短い方がよい。
　また、Ｅｎａｂｌｅ線７５に接続されるイネーブルスイッチ６５は図４Ｆ（図２）に示すように駆動トランジスタ６１のドレイン側に接続されている。イネーブルスイッチ６５をｎ型トランジスタで形成した場合、イネーブルスイッチ６５のオン抵抗は高くなりやすく、オン抵抗による電圧ドロップは、表示パネル６の消費電力に影響する。そのため、できる限りイネーブルスイッチ６５のオン抵抗を下げて形成する。一般的にはイネーブルスイッチ６５のチャネルサイズを大きくしたり、Ｅｎａｂｌｅ線７５のオン制御電圧を高くしたりするなどでオン抵抗を下げる方法が知られているが、いずれの方法であってもＥｎａｂｌｅ線７５の立下り時間を長くする方向となってしまう。
　そこで、本実施の形態では、Ｒｅｆ線７３に対して先にＥｎａｂｌｅ線７５を立ち下げる期間Ｔ２５を設けることにより、節点Ａの電圧が不安定となる期間を短くすることができる、つまり、立下り時間を短くすることができる。
　（期間Ｔ２７：書込期間）
　次に、図３の時刻ｔ６～時刻ｔ７の期間Ｔ２７は、Ｄａｔａ線７６から表示階調に応じた映像信号電圧（データ信号電圧）を画素回路６０にスイッチ６２を介して取り込み、蓄積容量６７に書き込む書込期間である。
　具体的には、図４Ｇの画素回路６０の動作状態に示されるように、時刻ｔ６において、走査線駆動回路３は、Ｉｎｉｔ線７４、Ｒｅｆ線７３及びＥｎａｂｌｅ線７５の電圧レベルをＬＯＷに維持しつつ、Ｓｃａｎ線７２の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ６において、スイッチ６３とスイッチ６４とイネーブルスイッチ６５は非導通状態（オフ状態）に維持されつつ、スイッチ６２が導通状態（オン状態）にされる。
　これにより、蓄積容量６７には、閾値補償期間で記憶された駆動トランジスタ６１の閾値電圧Ｖｔｈに加えて、映像信号電圧と基準電圧電源線６８の電圧ＶＲＥＦとの電圧差が、（ＥＬ素子６６の容量）／（ＥＬ素子６６の容量＋蓄積容量６７の容量）倍されて、記憶（保持）される。イネーブルスイッチ６５が非導通状態にあるため、駆動トランジスタ６１はドレイン電流を流さない。そのため、節点Ｂの電位は期間Ｔ２７の間で大きく変化することはない。
　大画面化（表示パネル６のサイズが大きくなる）、かつ、画素回路６０の数が増加するのに伴い、画素回路６０に映像信号を書き込むための期間（水平走査期間）が短くなる。大画面化に伴いＳｃａｎ線７２配線時定数も増加するため、水平走査期間の短縮とあわせて、所定の階調電圧を画素回路６０に書き込むことが難しくなる。
　そこで、本実施の形態では、図３に示すように、限られた時間で映像信号（データ信号電圧）を取り込むために、スイッチ６２を導通させる時間（期間Ｔ２７）を増加させている。また、本実施の形態では、Ｓｃａｎ線７２の波形なまりがあっても、所定の映像信号（データ信号電圧）がＤａｔａ線７６に入力される前にＳｃａｎ線７２が立ち上がりを完了させて、スイッチ６２が導通状態（オン状態）となるようにしている。これは期間Ｔ２７での節点Ｂ電位変動が大きく発生しないためである。
　これにより、Ｓｃａｎ線７２の負荷（配線時定数）が大きく、立ち上がりに時間がかかるような大画面、高画素数の表示パネル６であっても確実に書き込むことができる。
　なお、このように駆動させることから、Ｓｃａｎ線７２の配線幅をより細くすることもできる。その場合、配線幅を細くした分を蓄積容量６７の大きさ（容量）を拡大することに用いて、表示性能を上げるとしてもよい。
　表示性能は、蓄積容量６７が小さいと、駆動トランジスタ６１のドレインゲート間寄生容量と蓄積容量６７とＥＬ素子６６の容量が直列になっている関係から、ＥＬカソード電源線７０の変動により、蓄積容量６７に書き込まれている電荷量が変化するという問題が顕著となる。そのため、表示性能は、寄生容量と蓄積容量の比率が重要であり、蓄積容量／寄生容量＞＞１が好ましい。
　このように、期間Ｔ２７（書込期間）では、データ信号電圧（映像信号電圧）及び駆動トランジスタ６１の閾値電圧に応じた電圧が蓄積容量６７に記憶（保持）される。
　（期間Ｔ２８）
　図３に示す時刻ｔ７～時刻ｔ８の期間Ｔ２８は、スイッチ６２を確実に非導通にさせるための期間である。
　より具体的には、図４Ｈの画素回路６０の動作状態に示されるように、時刻ｔ７において、走査線駆動回路３は、Ｒｅｆ線７３とＩｎｉｔ線７４とＥｎａｂｌｅ線７５の電圧レベルをＬＯＷに維持しつつ、Ｓｃａｎ線７２の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ７において、スイッチ６３、スイッチ６４およびイネーブルスイッチ６５は非導通状態（オフ状態）のままで、スイッチ６２が非導通状態（オフ状態）にされる。
　これにより、続く期間Ｔ２９（発光期間）においてイネーブルスイッチ６５が導通状態（オン状態）にするまえにスイッチ６２を確実に非導通状態（オフ状態）にすることができる。
　期間Ｔ２８を設けず、イネーブルスイッチ６５とスイッチ６２とが同時に導通状態（オン状態）になってしまった場合、駆動トランジスタ６１のドレイン電流により、節点Ｂの電位が上昇する一方で、節点Ａの電位はデータ信号電圧となることから、駆動トランジスタ６１のソースゲート間電圧が小さくなってしまう。この場合には、所望の輝度に比べて少ない輝度で発光してしまうという問題となる。これを防止するため、本実施の形態では、期間Ｔ２８を設けてスイッチ６２が非導通であることを確保してから、続く期間Ｔ２９においてイネーブルスイッチ６５を導通状態にする。
　（期間Ｔ２９：発光期間）
　次に、図３に示す時刻ｔ８～時刻ｔ９の期間Ｔ２９は、発光期間である。
　具体的には、図４Ｉの画素回路６０の動作状態に示されるように、時刻ｔ８において、走査線駆動回路３は、Ｓｃａｎ線７２、Ｒｅｆ線７３及びＩｎｉｔ線７４の電圧レベルをＬＯＷに維持しつつ、Ｅｎａｂｌｅ線７５の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ８において、スイッチ６２、スイッチ６３及びスイッチ６４は非導通状態（オフ状態）に維持されつつ、イネーブルスイッチ６５が導通状態（オン状態）にされる。
　このように、イネーブルスイッチ６５を導通状態（オン状態）にさせることで、蓄積容量６７に蓄えられた電圧に応じて駆動トランジスタ６１にＥＬ素子６６に電流を供給しＥＬ素子６６を発光させることができる。
　（期間Ｔ３０）
　図３に示す時刻ｔ９～時刻ｔ０の期間Ｔ３０は、すべてのスイッチを非導通状態として、節点Ａおよび節点Ｂの電位を、期間Ｔ２１で必要な電圧に近い電圧まで変化させるための期間である。
　より具体的には、図４Ｊの画素回路６０の動作状態に示されるように、時刻ｔ９において、走査線駆動回路３は、Ｓｃａｎ線７２とＲｅｆ線７３とＩｎｉｔ線７４の電圧レベルをＬＯＷに維持しつつ、Ｅｎａｂｌｅ線７５の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ９において、スイッチ６２、スイッチ６３、スイッチ６４は非導通状態（オフ状態）のままで、さらにイネーブルスイッチ６５が非導通状態（オフ状態）にされる。
　このようにすることで、期間Ｔ２９と期間Ｔ２１の間に期間Ｔ３０を設けることで、電源線による電流の充放電なしに、節点Ａおよび節点Ｂの電位を、期間Ｔ２１で必要な電圧に近い電圧まで変化させることができる。
　より具体的には、節点Ｂは、期間Ｔ３０において、ＥＬカソード電源線７０の電圧ＶＥＬ＋ＥＬ素子６６の閾値電圧に収束する。また、節点Ａは、期間Ｔ３０において、節点Ｂの電圧＋蓄積容量６７に記憶された電圧となる。
　つまり、期間Ｔ２１の開始時点（時刻ｔ０）では、期間Ｔ２９の終了時点（時刻ｔ９）に比べ、ＥＬ素子６６の発光時電圧―閾値電圧分だけ低くできる。
　この電位低下により、期間Ｔ２１での初期化電源線７１の電圧ＶＩＮＩと基準電圧電源線６８の電圧ＶＲＥＦによる充放電作業の負荷が軽くなる。
　以上のようなシーケンスにより、画素回路６０は、階調表示を行う。
　なお、表示パネル制御回路２は、表示パネル６を構成する他の画素回路６０についても、同様の駆動方法を線順次に行う。
　以上、実施の形態によれば、表示パネルのサイズが大きい場合でも高精度な画像表示を可能とする駆動方法および表示装置を実現することができる。
　より具体的には、例えば、表示パネル制御回路２は、複数の画素回路６０の各々において，イネーブルスイッチ６５（第１スイッチ）およびスイッチ６２（第３スイッチ）が非導通、かつ、スイッチ６３（第２スイッチ）およびスイッチ６４（第４スイッチ）が導通に切り換えられて駆動トランジスタ６１が初期化される期間Ｔ２２（初期化期間）を実行する。また、表示パネル制御回路２は、イネーブルスイッチ６５（第１スイッチ）およびスイッチ６３（第２スイッチ）が導通、かつ、スイッチ６２（第３スイッチ）およびスイッチ６４（第４スイッチ）が非導通に切り換えられて駆動トランジスタ６１の閾値電圧が補償される期間Ｔ２４（閾値電圧補償期間）を実行する。
　また、例えば、表示パネル制御回路２は、複数の画素回路６０の各々において、期間Ｔ２２（初期化期間）の前にスイッチ６４（第４スイッチ）のみ導通に切り換えることで期間Ｔ２１を開始させ、スイッチ６３（第２スイッチ）を導通に切り換えることで期間Ｔ２１に続く期間Ｔ２２（初期化期間）を開始させ、期間Ｔ２１は、期間Ｔ２４（閾値電圧補償期間）よりも長くなるよう制御する。
　また、例えば、表示パネル制御回路２は、複数の画素回路６０の各々において、期間Ｔ２１の前にイネーブルスイッチ６５（第１スイッチ）を非導通に切り換えることで、ＥＬ素子６６を発光させる期間を終了させて、イネーブルスイッチ６５（第１スイッチ）、スイッチ６３（第２スイッチ）、スイッチ６２（第３スイッチ）およびスイッチ６４（第４スイッチ）が非導通に切り換えられた後の期間Ｔ３０を開始し、スイッチ６４（第４スイッチ）を導通に切り換えることで期間Ｔ３０に続く期間Ｔ２１を開始する。
　また、表示パネル制御回路２は、複数の画素回路６０の各々において、期間Ｔ２４（閾値電圧補償期間）内で、イネーブルスイッチ６５（第１スイッチ）を非導通に切り換えることで、期間Ｔ２４（閾値電圧補償期間）を終了させて期間Ｔ２４（閾値電圧補償期間）に続く期間Ｔ２５を開始し、期間Ｔ２５の終了後に、スイッチ６２（第３スイッチ）が導通に、かつ、イネーブルスイッチ６５（第１スイッチ）、スイッチ６３（第２スイッチ）およびスイッチ６４（第４スイッチ）が非導通に切り換えられた後の期間であって蓄積容量６７に電圧を書き込む期間Ｔ２７（書込期間）を開始する。
　また、例えば、表示パネル制御回路２は、複数の画素回路６０の各々において、期間Ｔ２５内で、スイッチ６３（第２スイッチ）を非導通に切り換えることで、期間Ｔ２５を終了させて期間Ｔ２５に続く期間Ｔ２６を開始し、期間Ｔ２６内で、スイッチ６２（第３スイッチ）を導通に切り換えることで、期間Ｔ２６を終了させて期間Ｔ２６に続く期間Ｔ２７（書込期間）を開始する。
　以上のように、本発明によれば、表示パネルのサイズが大きい場合でも高精度な画像表示を可能とする駆動方法および表示装置を実現することができる。
　以上、本発明の一つまたは複数の態様に係る表示装置およびその駆動方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
　なお、本発明において、スイッチ６２～スイッチ６４、イネーブルスイッチ６５および駆動トランジスタ６１を構成する薄膜トランジスタ（ＴＦＴ）はｎ型であってもｐ型であっても、両方の組み合わせであってもよい。また、薄膜トランジスタのチャネル層は、アモルファスシリコン、微結晶シリコン、ポリシリコン、酸化物半導体および有機半導体などのうちのいずれかで形成されていてもよい。
　また、ＥＬ素子６６は、典型的には有機発光素子であるが、電流に応じて発光強度が変化するデバイスであればどんな電流－光変換デバイスでもよい。
　本発明は、表示装置およびその駆動方法に利用でき、特に、例えば図８に示されるようなテレビなどのＦＰＤ表示装置に利用することができる。
　１　　表示装置
　２　　表示パネル制御回路
　３　　走査線駆動回路
　５　　データ線駆動回路
　６、６Ａ　　表示パネル
　３０、３２、３３　　フレキ部分
　３１、３１Ａ、３１Ｂ　　ドライバＩＣ
　６０　　画素回路
　６１　　駆動トランジスタ
　６２、６３、６４　　スイッチ
　６５　　イネーブルスイッチ
　６６　　ＥＬ素子
　６７　　蓄積容量
　６８　　基準電圧電源線
　６９　　ＥＬアノード電源線
　７０　　ＥＬカソード電源線
　７１　　初期化電源線
　７２　　Ｓｃａｎ線
　７３　　Ｒｅｆ線
　７４　　Ｉｎｉｔ線
　７５　　Ｅｎａｂｌｅ線
　７６　　Ｄａｔａ線

Claims (7)

  1. 　マトリクス状に配置された複数の表示画素を有する表示装置の駆動方法であって、
    　前記複数の表示画素の各々は、
    　発光素子と、
    　電圧を保持するための蓄積容量と、
    　ゲート電極が前記蓄積容量の第１電極と導通し、ソース電極が前記蓄積容量の第２電極および前記発光素子のアノードと導通している、駆動トランジスタと、
    　第１電源線と前記駆動トランジスタのドレイン電極との導通および非導通を切り換える第１スイッチと、
    　第２電源線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第２スイッチと、
    　データ信号電圧を供給するための信号線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第３スイッチと、
    　前記蓄積容量の前記第２電極と第４電源線との導通および非導通を切り換える第４スイッチと、を備え、
    　前記複数の表示画素の各々は、
    　前記第１スイッチおよび前記第３スイッチを非導通、かつ、前記第２スイッチおよび前記第４スイッチを導通に切り換えた後の期間であって前記駆動トランジスタを初期化する初期化期間と、前記第１スイッチおよび前記第２スイッチを導通、かつ、前記第３スイッチおよび前記第４スイッチを非導通に切り換えた後の期間であって前記駆動トランジスタの閾値電圧を補償する閾値電圧補償期間とを有し、
    　前記複数の表示画素の各々において、
    　前記初期化期間前に前記第１スイッチ、前記第２スイッチ、前記第３スイッチおよび前記第４スイッチのうち前記第４スイッチのみ導通に切り換えることで第１期間を開始し、前記第２スイッチを導通に切り換えることで前記第１期間に続く前記初期化期間を開始し、
    　前記第１期間は、前記閾値電圧補償期間よりも長い、
    　駆動方法。
  2. 　前記第４電源線は、前記第１電源線および前記第２電源線と直交する方向に配置されている、
    　請求項１に記載の駆動方法。
  3. 　前記複数の表示画素の各々において、
    　前記第１期間前に前記第１スイッチを非導通に切り換えることで、前記発光素子を発光させる期間を終了させて、前記第１スイッチ、前記第２スイッチ、前記第３スイッチおよび前記第４スイッチが非導通に切り換えられた第２期間を開始し、
    　前記第４スイッチを導通に切り換えることで前記第２期間に続く前記第１期間を開始する、
    　請求項１または２に記載の駆動方法。
  4. 　前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチおよび前記駆動トランジスタは、Ｎチャンネル薄膜トランジスタである、
    　請求項１～３のいずれか１項に記載の駆動方法。
  5. 　マトリクス状に配置された複数の表示画素を有する表示装置であって、
    　前記複数の表示画素の各々は、
    　発光素子と、
    　電圧を保持するための蓄積容量と、
    　ゲート電極が前記蓄積容量の第１電極と導通し、ソース電極が前記蓄積容量の第２電極および前記発光素子のアノードと導通している、駆動トランジスタと、
    　第１電源線と前記駆動トランジスタのドレイン電極との導通および非導通を切り換える第１スイッチと、
    　第２電源線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第２スイッチと、
    　データ信号電圧を供給するための信号線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第３スイッチと、
    　前記蓄積容量の前記第２電極と第４電源線との導通および非導通を切り換える第４スイッチと、
    　前記第１スイッチおよび前記第３スイッチが非導通、かつ、前記第２スイッチおよび前記第４スイッチが導通に切り換えられて前記駆動トランジスタが初期化される初期化期間と、前記第１スイッチおよび前記第２スイッチが導通、かつ、前記第３スイッチおよび前記第４スイッチが非導通に切り換えられて前記駆動トランジスタの閾値電圧が補償される閾値電圧補償期間とを実行する制御部とを備え、
    　前記第４電源線は、前記第１電源線および前記第２電源線と直交する方向に配置されており、
    　前記制御部は、さらに、
    　前記複数の表示画素の各々において、前記初期化期間前に前記第４スイッチのみ導通に切り換えることで第１期間を開始させ、前記第２スイッチを導通に切り換えることで前記第１期間に続く前記初期化期間を開始させ、前記第１期間は、前記閾値電圧補償期間よりも長くなるよう制御する、
    　表示装置。
  6. 　マトリクス状に配置された複数の表示画素を有する表示装置の駆動方法であって、
    　前記複数の表示画素の各々は、
    　発光素子と、
    　電圧を保持するための蓄積容量と、
    　ゲート電極が前記蓄積容量の第１電極と導通し、ソース電極が前記蓄積容量の第２電極および前記発光素子のアノードと導通している、駆動トランジスタと、
    　第１電源線と前記駆動トランジスタのドレイン電極との導通および非導通を切り換える第１スイッチと、
    　第２電源線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第２スイッチと、
    　データ信号電圧を供給するための信号線と前記蓄積容量の前記第１電極との導通および非導通を切り換える第３スイッチと、
    　前記蓄積容量の前記第２電極と第４電源線との導通および非導通を切り換える第４スイッチと、を備え、
    　前記複数の表示画素の各々は、
    　前記第１スイッチおよび前記第２スイッチを導通、かつ、前記第３スイッチおよび前記第４スイッチを非導通に切り換えた後の期間であって前記駆動トランジスタの閾値電圧を補償する閾値電圧補償期間を有し、
    　前記複数の表示画素の各々において、
    　前記閾値電圧補償期間内で、前記第１スイッチを非導通に切り換えることで、前記閾値電圧補償期間を終了させて前記閾値電圧補償期間に続く第１期間を開始し、
    　前記第１期間の終了後に、前記第３スイッチが導通に、かつ、前記第１スイッチ、前記第２スイッチおよび前記第４スイッチが非導通に切り換えられた後の期間であって前記蓄積容量に電圧を書き込む書き込み期間を開始する、
    　駆動方法。
  7. 　前記複数の表示画素の各々において、
    　前記第１期間内で、前記第２スイッチを非導通に切り換えることで、前記第１期間を終了させて前記第１期間に続く第２期間を開始し、
    　前記第２期間内で、前記第３スイッチを導通に切り換えることで、前記第２期間を終了させて前記第２期間に続く前記書き込み期間を開始する、
    　請求項６に記載の駆動方法。
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