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WO2014002367A1 - 固体撮像装置 - Google Patents

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Publication number
WO2014002367A1
WO2014002367A1 PCT/JP2013/003186 JP2013003186W WO2014002367A1 WO 2014002367 A1 WO2014002367 A1 WO 2014002367A1 JP 2013003186 W JP2013003186 W JP 2013003186W WO 2014002367 A1 WO2014002367 A1 WO 2014002367A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
signal line
photoelectric conversion
conversion element
power supply
Prior art date
Application number
PCT/JP2013/003186
Other languages
English (en)
French (fr)
Inventor
徳彦 玉置
浩久 大槻
良平 宮川
基範 石井
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to JP2014522387A priority Critical patent/JP6183718B2/ja
Publication of WO2014002367A1 publication Critical patent/WO2014002367A1/ja
Priority to US14/554,450 priority patent/US9653510B2/en
Priority to US15/487,941 priority patent/US10103181B2/en
Priority to US16/130,664 priority patent/US10818707B2/en
Priority to US17/025,620 priority patent/US11605656B2/en
Priority to US18/107,834 priority patent/US20230223410A1/en

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Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a pixel circuit arrangement applicable to multi-pixels.
  • CMOS image sensors that are easy to divert general-purpose semiconductor manufacturing technology have become the mainstream of image sensors in recent years, and more pixels and higher sensitivity are being developed.
  • a CMOS image sensor uses a photodiode formed on a silicon substrate as a photoelectric conversion element. In this case, due to the reduction in the pixel size accompanying the increase in the number of pixels, the problem that the photoelectric conversion efficiency is deteriorated due to the wiring layer located on the upper surface of the photodiode has become apparent.
  • Patent Document 1 proposes a new image sensor (laminated image sensor) in which a photoelectric conversion element (photoelectric conversion film) is formed not on a silicon substrate but on a wiring.
  • the laminated image sensor needs to transfer and accumulate signal charges generated by the photoelectric conversion elements to the diode junction on the silicon substrate.
  • a conventional MOS sensor using a photodiode (PD) all signal charges in the photodiode can be moved to a storage diode (complete transfer), whereas in the stacked image sensor, at the time of transfer or reset It is difficult to completely transfer the signal charge due to the generated thermal noise called kTC noise.
  • Patent Document 1 proposes a feedback circuit and a pixel configuration for canceling out this thermal noise of the stacked image sensor.
  • a fine pixel size of 3 ⁇ m or less is insufficient to accurately cancel out noise simply by introducing the feedback circuit.
  • the feedback is executed for each row in the same manner as the signal reading, and after finishing the feedback operation for a certain row, the feedback signal voltage changes due to the feedback operation for the next row and thereafter.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a solid-state imaging device capable of acquiring a low noise image in a fine pixel cell.
  • a solid-state imaging device is arranged in a matrix and includes a plurality of pixel cells that generate pixel signals corresponding to incident light, the pixels arranged for each column, and the pixels A main signal line that transmits a signal to the peripheral circuit, a power supply wiring that is arranged for each column and supplies a power supply voltage to the pixel cells belonging to the corresponding column, and a feedback signal from the peripheral circuit that is arranged for each column And a feedback signal line that transmits to the pixel cells belonging to a corresponding column, and each of the plurality of pixel cells is formed above a substrate and photoelectrically converts the incident light to generate a signal charge.
  • An amplification transistor that is formed between the substrate and the photoelectric conversion element and outputs a voltage corresponding to the signal charge, and a reset transistor that resets a gate terminal of the amplification transistor And a charge storage node that is disposed between the diffusion layer and the photoelectric conversion element and electrically connects the diffusion layer and the photoelectric conversion element, and stores the signal charge.
  • the feedback signal line, a metal wiring that is a part of the charge storage node, and at least one of the main signal line and the power supply wiring are formed in the same layer, and the main signal line and the power line At least one of the power supply wirings is arranged between the feedback signal line and the metal wiring.
  • the miniaturized pixel cell in the miniaturized pixel cell, at least one of the power supply wiring and the main signal line arranged between the feedback signal line to which the feedback signal is applied and the charge storage node is connected to the feedback signal line and the charge. Electrically shields the storage node. As a result, the coupling capacitance between the feedback signal line and the charge storage node can be reduced. Further, a sufficiently small wiring coupling capacitance can be achieved even when the distance between the feedback signal line and the charge storage node is made closer. Therefore, feedback error is suppressed and random noise can be canceled with high accuracy.
  • Each of the plurality of pixel cells further includes a local wiring that is formed on the diffusion layer and connects a gate terminal of the amplification transistor and a source terminal of the reset transistor, and the feedback signal line is Of the plurality of wiring layers arranged between the local wiring and the photoelectric conversion element, the wiring layers may be formed in the second or more wiring layers from the local wiring side.
  • the feedback signal line is not arranged in the lowermost wiring layer adjacent to the local wiring, the interval between the local wiring and the feedback signal line constituting a part of the charge storage node can be secured. Therefore, the coupling capacitance between the feedback signal line and the charge storage node can be reduced.
  • Each of the plurality of pixel cells further includes a wiring formed on the diffusion layer and connecting a gate terminal of the amplification transistor and a source terminal of the reset transistor, and the wiring and the feedback signal
  • the line may be formed in a plurality of wiring layers stacked between the diffusion layer and the photoelectric conversion element.
  • the feedback signal line, the main signal line, and the power supply line may be arranged in parallel to each other in the plurality of pixel cells.
  • the feedback signal line and the charge storage node are uniformly and effectively electrically shielded by the at least one of the main signal line and the power supply line in the pixel portion constituted by a plurality of pixel cells.
  • a solid-state imaging device is arranged in a matrix and includes a plurality of pixel cells that generate pixel signals corresponding to incident light and columns, and transmits the pixel signals to a peripheral circuit. And a main signal line for transmitting a feedback signal corresponding to the pixel signal to the pixel cells belonging to the corresponding column, and a power supply arranged for each column and supplying a power supply voltage to the pixel cells belonging to the corresponding column.
  • Each of the plurality of pixel cells is formed above the substrate and photoelectrically converts the incident light to generate a signal charge; and between the substrate and the photoelectric conversion element
  • An amplifying transistor formed and outputting a voltage corresponding to the signal charge; a diffusion layer constituting a reset transistor for resetting a gate terminal of the amplifying transistor; the diffusion layer and the photoelectric conversion element Between the diffusion layer and the photoelectric conversion element, and a charge storage node for storing the signal charge, and the main signal line and one of the charge storage nodes.
  • the main signal line combines the function of the feedback signal line for canceling random noise and the function of transmitting the pixel signal.
  • the power supply wiring arranged between the main signal line to which the feedback signal is applied and the charge storage node electrically shields the main signal line and the charge storage node. To do.
  • the coupling capacitance between the main signal line and the charge storage node can be reduced.
  • a sufficiently small wiring coupling capacitance can be achieved even when the distance between the main signal line and the charge storage node is made closer. Therefore, feedback error is suppressed and random noise can be canceled with high accuracy.
  • the feedback signal line dedicated to the transmission of the feedback signal is omitted, the pixel circuit can be simplified and the increase in the number of pixels is promoted.
  • Each of the plurality of pixel cells further includes a local wiring that is formed on the diffusion layer and connects a gate terminal of the amplification transistor and a source terminal of the reset transistor, and the main signal line is Of the plurality of wiring layers arranged between the local wiring and the photoelectric conversion element, the wiring layers may be formed in the second or more wiring layers from the local wiring side.
  • the main signal line is not arranged in the lowermost wiring layer adjacent to the local wiring, it is possible to secure a space between the local wiring and the main signal line constituting a part of the charge storage node. Therefore, the coupling capacitance between the main signal line and the charge storage node can be reduced.
  • Each of the plurality of pixel cells further includes a wiring formed on the diffusion layer and connecting a gate terminal of the amplification transistor and a source terminal of the reset transistor, and the wiring and the main signal
  • the line may be formed in a plurality of wiring layers stacked between the diffusion layer and the photoelectric conversion element.
  • main signal line and the power supply wiring may be arranged in parallel to each other in the plurality of pixel cells.
  • the main signal line and the charge storage node are electrically shielded uniformly and effectively by the power supply wiring in the pixel portion composed of a plurality of pixel cells.
  • the photoelectric conversion element may have a structure in which a photoelectric conversion film is sandwiched between an upper transparent electrode and a lower pixel electrode, and the lower pixel electrode may be electrically connected to the charge storage node. .
  • a positive bias voltage is applied to the upper transparent electrode, and holes move among the electron-hole pairs generated in the photoelectric conversion film by incident light to the lower pixel electrode.
  • the holes are collected by the lower pixel electrode for each pixel cell, and are efficiently stored in the charge storage node.
  • the solid-state imaging device in the miniaturized pixel cell, at least one of the power supply wiring and the main signal line is arranged between the wiring to which the feedback signal is applied and the charge storage node.
  • the coupling capacitance between the wiring and the charge storage node is reduced. Therefore, feedback error is suppressed and random noise can be canceled with high accuracy.
  • the present invention is particularly effective for a fine cell, it is effective as a means for further improving characteristics even in a large pixel cell exceeding 3 ⁇ m.
  • FIG. 1 is a diagram illustrating a circuit configuration of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a layout plan view of the unit pixel cell of the solid-state imaging device according to the first embodiment.
  • FIG. 3A is a diagram showing a cross-sectional structure of a pixel portion of the solid-state imaging device according to Embodiment 1.
  • FIG. 3B is a diagram illustrating a first modification of the cross-sectional structure of the pixel portion of the solid-state imaging device according to Embodiment 1.
  • FIG. 3C is a diagram illustrating a second modification example of the cross-sectional structure of the pixel portion of the solid-state imaging device according to Embodiment 1.
  • FIG. 1 is a diagram illustrating a circuit configuration of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a layout plan view of the unit pixel cell of the solid-state imaging device according to the first embodiment.
  • FIG. 3A is a diagram showing a cross-sectional
  • FIG. 4 is a graph showing the relationship between the wiring coupling capacitance and random noise.
  • FIG. 5 is a graph showing the relationship between the interval between the charge storage node and the feedback signal line and the wiring coupling capacitance.
  • FIG. 6 is a diagram illustrating a circuit configuration of the solid-state imaging device according to the second embodiment.
  • FIG. 7 is a layout plan view of a unit pixel cell of the solid-state imaging device according to the second embodiment.
  • FIG. 8A is a diagram illustrating a cross-sectional structure of a pixel portion of the solid-state imaging device according to Embodiment 2.
  • FIG. 8B is a diagram illustrating a first modification of the pixel unit cross-sectional structure of the solid-state imaging device according to Embodiment 2.
  • FIG. 8C is a diagram illustrating a second modification of the pixel unit cross-sectional structure of the solid-state imaging device according to Embodiment 2.
  • FIG. 9 is a layout plan view of a unit pixel cell according to a comparative example.
  • FIG. 10 is a diagram illustrating a cross-sectional structure of the pixel portion according to the comparative example.
  • FIG. 11 is a functional block diagram of an imaging apparatus equipped with the solid-state imaging apparatus according to the first or second embodiment.
  • FIG. 1 is a diagram illustrating a circuit configuration of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a layout plan view of a unit pixel cell of the solid-state imaging device according to the first embodiment.
  • the solid-state imaging device 100 has a pixel unit in which unit pixel cells 20 are arranged in a matrix.
  • a unit pixel cell 20 illustrated in FIG. 1 is a pixel cell including an amplification transistor 21, a reset transistor 22, an address transistor 23, a photoelectric conversion element 24, and a wiring that connects them. A pixel signal corresponding to is generated.
  • the power source wiring 27 running in the vertical direction is connected to the source of the amplification transistor 21.
  • a reset signal line 28 running in the horizontal direction is connected to the gate of the reset transistor 22, and a feedback signal line 30 running in the vertical direction is connected to the source.
  • An address signal line 29 running in the horizontal direction is connected to the gate of the address transistor 23, and a vertical signal line 26 running in the vertical direction is connected to the drain.
  • the vertical signal line 26 is a main signal line that is arranged for each column and transmits a pixel signal to a peripheral circuit.
  • the power supply wiring 27 is arranged for each column and supplies a power supply voltage to the unit pixel cells 20 belonging to the corresponding column.
  • the feedback signal line 30 is arranged for each column, and transmits a feedback signal from the peripheral circuit to the unit pixel cells 20 belonging to the corresponding column.
  • the signal charge generated by the photoelectric conversion element 24 in the unit pixel cell 20 is converted into a voltage by the charge storage node 25, amplified by the amplification transistor 21, and output to the vertical signal line 26 as a pixel signal.
  • the charge accumulated in the charge accumulation node 25 is reset.
  • the feedback signal line 30 and the feedback amplifier 31 are arranged in a pair in order to cancel the accumulated charge with random noise remaining after the reset.
  • the vertical signal line 26 is connected to the negative input terminal of the feedback amplifier 31, and the feedback signal line 30 is connected to the output terminal of the feedback amplifier 31 via a switch.
  • the reset transistor 22 when the charge stored in the charge storage node 25 is reset by the reset transistor 22 (the reset transistor 22 is in a conductive state), the random noise generated in the charge storage node 25 is generated by the amplification transistor 21 and the address transistor. 23, negative feedback is fed back to the source of the reset transistor 22 via the vertical signal line 26, the feedback amplifier 31 and the feedback signal line 30 which are part of the peripheral circuit. As a result, the noise component of the charge storage node 25 is canceled, and random noise can be reduced.
  • the solid-state imaging device 100 includes a feedback circuit for removing the random noise, detects a random noise signal output from each unit pixel cell, and accumulates the random noise superimposed thereon. A signal is fed back to each unit pixel cell so as to cancel the charge.
  • the unit pixel cell 20 is a fine cell having a size of, for example, 0.9 ⁇ m ⁇ 0.9 ⁇ m.
  • the amplification transistor 21 and the address transistor 23 are connected in series on the same active region.
  • a power supply wiring 27 is connected to the drain of the amplification transistor 21, and a vertical signal line 26 is connected to the source of the address transistor 23.
  • the reset transistor 22 is formed on an active region different from that of the amplification transistor 21 and the address transistor 23, and the drain of the reset transistor 22 is connected to the feedback signal line 30.
  • An address signal line 29 and a reset signal line 28 running in the horizontal direction are connected to the gates of the address transistor 23 and the reset transistor 22, respectively.
  • the source of the reset transistor 22, the gate of the amplification transistor 21, and the photoelectric conversion element 24 are connected by wiring to form a charge storage node 25.
  • the circuit configuration shown in FIG. 2 is realized by the arrangement layout of the transistors and the photoelectric conversion elements described above.
  • the signal charge generated by the photoelectric conversion element 24 is converted to a voltage by the charge storage node 25 and amplified by the amplification transistor 21.
  • FIG. 9 is a layout plan view of a unit pixel cell according to a comparative example.
  • the feedback signal line 30 and the charge storage node 25 are connected to and adjacent to the drain and source of the reset transistor 22, respectively.
  • the wiring routing should be minimized.
  • the feedback signal line 30 and the charge storage node 25 are adjacent to each other. However, in this case, the wiring coupling capacitance between the feedback signal line 30 and the charge storage node 25 becomes large. That is, in the pixel layout of FIG. 9, the coupling capacitance formed by the feedback signal line 30 and the charge storage node 25 causes an error due to the pixel configuration.
  • FIG. 3A is a diagram illustrating a cross-sectional structure of a pixel portion of the solid-state imaging device according to Embodiment 1.
  • the sectional view shown in the figure is a sectional view taken along line A-A 'in the layout plan view of FIG.
  • the N-type diffusion layer 2 is a diffusion layer that is formed on the P-type silicon substrate 1 and constitutes the amplification transistor 21 and the reset transistor 22.
  • the local wiring 4 is formed on the N-type diffusion layer 2 and connects the gate electrode 3 of the amplification transistor 21 and the source of the reset transistor.
  • the local wiring 4 is formed of N-type polysilicon as an example.
  • N-type diffusion layer 1 and 2 is formed above the N-type diffusion layer 2 and includes a lower electrode 9, a photoelectric conversion film 10 made of an organic material, and an upper transparent electrode 11.
  • a positive bias voltage is applied to the upper transparent electrode 11, and among the electron-hole pairs generated in the photoelectric conversion film 10 by light incident through the microlens 13 and the color filter 12, holes move to the lower electrode 9. To do.
  • the holes are collected by the lower electrode 9 for each unit pixel cell 20, and the third wiring layer 8 made of Cu, the second wiring layer 7 made of Cu, the first wiring layer 6 made of Cu, the contact plug 5, silicon Stored in a charge storage node 25 formed in the substrate 1 and formed of an N-type diffusion layer 2 serving as the source of the reset transistor 22, a gate electrode 3 formed on the silicon substrate 1 serving as the gate of the amplification transistor 21, and the local wiring 4. Is done. That is, the charge storage node 25 is a wiring that is arranged between the N-type diffusion layer 2 and the photoelectric conversion element 24 and electrically connects the N-type diffusion layer 2 and the photoelectric conversion element 24 and stores signal charges. It has a function.
  • the vertical signal line 26, the power supply wiring 27, and the feedback signal line 30 are all arranged in the second wiring layer 7 so as to run in the same direction.
  • the power supply wiring 27 is arranged between the metal wiring 40 which is the portion of the second wiring layer 7 in the charge storage node 25 and the feedback signal line 30 arranged in the same unit pixel cell. Yes.
  • the place where the contact plug 5 is dropped to the local wiring 4 is kept away from the feedback signal line 30.
  • a space for arranging the power supply wiring 27 between the metal wiring 40 and the feedback signal line 30 in the same unit pixel cell 20 is secured. Therefore, the wiring coupling capacitance between the metal wiring 40 and the feedback signal line 30 is suppressed.
  • a vertical signal line 26 is disposed between the metal wiring 40 and the feedback signal line 30 disposed in the adjacent unit pixel cell. That is, the feedback signal line 30, the metal wiring 40 that is a part of the charge storage node 25, the vertical signal line 26, and the power supply wiring 27 are formed in the same second wiring layer 7, and the vertical signal line 26 and The power supply wiring 27 is disposed between the feedback signal line 30 and the metal wiring 40, respectively.
  • the local wiring 4 made of N-type polysilicon is used to connect the gate electrode 3 of the amplification transistor 21 and the source of the reset transistor 22, and the feedback signal line 30 and the power source The arrangement with the wiring 27 is switched.
  • the local wiring 4 is a wiring in the pixel, and N-type polysilicon is used because there is no problem even if the wiring resistance is high.
  • N-type polysilicon is used because there is no problem even if the wiring resistance is high.
  • the number of Cu wiring layers can be increased, and the lowermost first wiring layer 6 can be used as a wiring for connecting the gate electrode 3 of the amplification transistor 21 and the source of the reset transistor 22.
  • the lowermost first wiring layer 6 can be used as a wiring for connecting the gate electrode 3 of the amplification transistor 21 and the source of the reset transistor 22.
  • four wiring layers including the fourth wiring layer 60 are provided between the diffusion layer and the photoelectric conversion element.
  • the wiring and the feedback signal line 30 are formed in a plurality of wiring layers that are stacked between the diffusion layer and the photoelectric conversion element.
  • FIG. 10 is a diagram illustrating a cross-sectional structure of a pixel portion according to a comparative example.
  • a cross-sectional view taken along line B-B ′ in the layout plan view of the unit pixel cell 520 shown in FIG. 9 is shown.
  • the metal wiring 40 is similar to the cross-sectional structure of FIG. 3A.
  • the wiring coupling capacitance between the metal wiring 40 and the feedback signal line 30 increases.
  • FIG. 4 is a graph showing the relationship between wiring coupling capacitance and random noise.
  • the characteristic diagram shown in the figure shows how much random noise remains even if the feedback circuit is applied due to the wiring coupling capacitance between the charge storage node 25 and the feedback signal line 30. is there.
  • the distance between the charge storage node 25 and the feedback signal line 30 becomes narrower.
  • the inventors have found for the first time that random noise cannot be sufficiently canceled even if a feedback circuit is introduced when the wiring coupling capacitance increases. This is because the noise remaining in the storage diode is fed back to the feedback voltage via the wiring coupling capacitance, thereby causing an error.
  • FIG. 4 it can be seen that in order to output an image in which random noise is suppressed to 2 ele (electrons), the wiring coupling capacitance must be less than at least 0.005 fF.
  • FIG. 5 is a graph showing the relationship between the interval between the charge storage node and the feedback signal line and the wiring coupling capacitance.
  • the horizontal axis of the figure shows the distance between the metal wiring 40 and the feedback signal line 30, and the vertical axis shows the wiring coupling capacitance value.
  • the solid line represents the characteristic in the unit pixel cell 20 according to the first embodiment
  • the broken line represents the characteristic in the unit pixel cell 520 according to the comparative example.
  • the distance between the metal wiring 40 and the feedback signal line 30 is 400 nm or more.
  • layout layout is difficult.
  • the vertical signal line 26 or the power supply line 27 is inserted between the metal wiring 40 and the feedback signal line 30.
  • the vertical signal line 26 or the power supply wiring 27 electrically shields the metal wiring 40 and the feedback signal line 30.
  • the feedback signal line 30, the vertical signal line 26, and the power supply wiring 27 are arranged in parallel to each other in the plurality of unit pixel cells 20.
  • the feedback signal line 30 and the charge storage node 25 are electrically and uniformly shielded uniformly and effectively in the pixel portion constituted by the plurality of unit pixel cells 20 by at least one of the vertical signal line 26 and the power supply wiring 27. Is done.
  • the interval between the metal wiring 40 and the feedback signal line 30 is about 200 nm does not affect pixel miniaturization.
  • the feedback signal line 30 is a second wiring layer 7 that is a wiring layer that is a second or higher wiring layer from the local wiring 4 side among the plurality of wiring layers arranged between the local wiring 4 and the photoelectric conversion element 24. Is formed. As a result, the feedback signal line 30 is not arranged in the first wiring layer 6 adjacent to the local wiring 4, so that a space between the local wiring 4 and the feedback signal line 30 constituting a part of the charge storage node 25 is ensured. Can do. Therefore, the coupling capacitance between the feedback signal line 30 and the charge storage node 25 can be reduced.
  • the unit pixel cell 20 in which the photoelectric conversion element 24 and the diffusion layer of the transistor are connected by the charge storage node 25 and the pixel signal from the unit pixel cell 20 are received.
  • a vertical signal line 26 to be drawn out, a power supply wiring 27 for supplying a power supply voltage to the unit pixel cell 20, and a feedback signal line 30 for feeding back the voltage from the peripheral circuit to the unit pixel cell 20 are provided.
  • the vertical signal line 26 or the power supply wiring 27 is disposed in the same layer between the metal wiring 40 disposed in the same layer as the feedback signal line 30 and the feedback signal line 30.
  • the miniaturized unit pixel cell 20 at least one of the power supply wiring 27 and the vertical signal line 26 disposed between the feedback signal line 30 to which the feedback signal is applied and the charge storage node 25 is provided.
  • the feedback signal line 30 and the charge storage node 25 are electrically shielded.
  • the coupling capacitance between the metal wiring 40 and the charge storage node 25 can be reduced.
  • a sufficiently small wiring coupling capacitance can be achieved. Therefore, feedback error is suppressed and random noise can be canceled with high accuracy.
  • a fine cell whose wiring coupling capacitance is likely to be larger than the reference value (0.005 fF) is taken as an example, but the characteristics are further improved by applying it to a large pixel cell that satisfies the reference value.
  • the present embodiment is effective.
  • FIG. 6 is a diagram illustrating a circuit configuration of the solid-state imaging device according to the second embodiment.
  • FIG. 7 is a layout plan view of a unit pixel cell of the solid-state imaging device according to the second embodiment.
  • the solid-state imaging device 110 has a pixel unit in which unit pixel cells 50 are arranged in a matrix.
  • the unit pixel cell 50 illustrated in FIG. 6 includes an amplification transistor 21, a reset transistor 22, an address transistor 23, a photoelectric conversion element 24, and a wiring that connects them.
  • a power supply wiring 27 running in the vertical direction is connected to the source of the amplification transistor 21.
  • a reset signal line 28 running in the horizontal direction is connected to the gate of the reset transistor 22, and a vertical signal line 32 running in the vertical direction is connected to the source.
  • An address signal line 29 running in the horizontal direction is connected to the gate of the address transistor 23, and a vertical signal line 26 is connected to the drain.
  • the feedback signal line 30 is arranged independently of the vertical signal line 26 in the solid-state imaging device 100 according to the first embodiment, whereas the feedback signal is transmitted to the vertical signal line 32.
  • the difference is that there is no feedback signal line.
  • random noise generated in the charge storage node 25 is reduced by performing negative feedback using the feedback amplifier 31 and the feedback signal line 30.
  • the feedback operation is realized by using the amplification transistor 21, the reset transistor 22, and the address transistor 23 in the pixel instead of the feedback amplifier. Since the feedback operation is performed by a transistor in a pixel with low driving power, the operating frequency is limited, but it has an advantage of circuit simplification.
  • the unit pixel cell 50 is different from the unit pixel cell 20 according to the first embodiment in the wiring configuration and the connection method.
  • the feedback signal line 30 is omitted, and the vertical signal line 32 and the two power supply lines 27 are arranged in the vertical direction.
  • the vertical signal line 32 is a main signal line that is arranged for each column, transmits a pixel signal to the peripheral circuit, and transmits a feedback signal corresponding to the pixel signal to the unit pixel cells 50 belonging to the corresponding column.
  • the drain of the reset transistor 22 is connected to the vertical signal line 32 like the source of the address transistor 23.
  • the unit pixel cell 50 has a wiring cup between the vertical signal line 32 for transmitting a feedback signal and the charge storage node 25 by sandwiching the charge storage node 25 with the power supply wiring 27 branched into two. An increase in ring capacity can be avoided.
  • FIG. 8A A cross-sectional structure that realizes the pixel layout described above will be described with reference to FIG. 8A.
  • FIG. 8A is a diagram showing a cross-sectional structure of the pixel portion of the solid-state imaging device according to Embodiment 2.
  • the sectional view shown in the figure is a sectional view taken along line C-C 'in the layout plan view of FIG.
  • the vertical signal line 32 and the metal wiring 40 are electrically shielded by the power supply wiring 27 branched into two lines arranged in the second wiring layer 7. That is, the vertical signal line 32, the metal wiring 40 that is a part of the charge storage node 25, and the power supply wiring 27 are formed in the same second wiring layer 7, and the power supply wiring 27 is connected to the vertical signal line 32 and the metal. It is arranged between the wiring 40.
  • the power supply wiring 27 disposed between the vertical signal line 32 to which the feedback signal is applied and the metal wiring 40 is connected to the vertical signal line 32 and the charge storage node. 25 is electrically shielded.
  • the coupling capacitance between the vertical signal line 32 and the charge storage node 25 can be reduced.
  • a sufficiently small wiring coupling capacitance can be achieved even when the distance between the vertical signal line 32 and the metal wiring 40 is made closer. Therefore, feedback error is suppressed and random noise can be canceled with high accuracy.
  • the vertical signal lines 32 and the power supply lines 27 are arranged in parallel to each other in the plurality of unit pixel cells 50. As a result, the vertical signal line 32 and the charge storage node 25 are electrically and uniformly shielded by the power supply wiring 27 in the pixel portion constituted by the plurality of unit pixel cells 50.
  • the vertical signal line 32 is a second wiring layer 7 that is a wiring layer that is the second or higher wiring layer from the local wiring 4 side among the plurality of wiring layers arranged between the local wiring 4 and the photoelectric conversion element 24. Is formed. As a result, the vertical signal line 32 is not arranged in the first wiring layer 6 adjacent to the local wiring 4, so that a space between the local wiring 4 and the vertical signal line 32 constituting a part of the charge storage node 25 is ensured. Can do. Therefore, the coupling capacitance between the vertical signal line 32 and the charge storage node 25 can be reduced.
  • the local wiring 4 made of N-type polysilicon is used to connect the gate electrode 3 of the amplification transistor 21 and the source of the reset transistor 22, and the feedback signal line 30 and the power source are connected.
  • the arrangement with the wiring 27 is switched.
  • the local wiring 4 is a wiring in the pixel, and N-type polysilicon is used because there is no problem even if the wiring resistance is high.
  • the first modification example of the present embodiment shown in FIG. 8B or the present embodiment shown in FIG. 8C is used.
  • the number of Cu wiring layers is increased in the same manner as the upper wiring, and the first wiring layer 6 in the lowermost layer is connected to the gate electrode 3 of the amplification transistor 21 and the source of the reset transistor 22. It can be used as wiring.
  • the wiring and the vertical signal line 32 are formed in a plurality of wiring layers that are stacked between the diffusion layer and the photoelectric conversion element.
  • the solid-state imaging device 110 has a role of transmitting a feedback signal to the vertical signal line 32.
  • the power supply wiring is provided between the metal wiring 40 and the vertical signal line 32.
  • the wiring coupling capacitance between the metal wiring 40 and the vertical signal line 32 can be greatly reduced.
  • the solid-state imaging device of the present disclosure has been described based on the first and second embodiments.
  • the solid-state imaging device according to the present invention is not limited to the first and second embodiments.
  • Various devices such as a modification obtained in this manner and an imaging device (camera) incorporating the solid-state imaging device of the present disclosure are also included in the present invention.
  • FIG. 11 is a functional block diagram of an imaging apparatus equipped with the solid-state imaging apparatus according to the first or second embodiment.
  • the imaging device described in the figure includes a solid-state imaging device 200 and a DSP 300.
  • the solid-state imaging device 200 is the solid-state imaging device 100 or 110 according to the first or second embodiment.
  • the unit pixel cells 20 or 50 arranged in a matrix are selected in units of rows, and pixel reset or readout is performed.
  • a vertical scanning circuit to be controlled, a column AD circuit that AD converts a pixel signal read from the unit pixel cell, and a horizontal scanning circuit that drives reading of the converted digital pixel signal are provided.
  • the DSP 300 receives a digital pixel signal output from the solid-state imaging device 200, and performs DSP (Digital Signal Processor) that performs processing such as gamma correction, color interpolation processing, spatial interpolation processing, and auto white balance necessary for camera signal processing. Etc.
  • the DSP 300 is a microcomputer or the like that controls the solid-state imaging device 200 according to various settings designated by the user and integrates the overall operation of the imaging device.
  • a signal output from the solid-state imaging device 200 which is an image sensor is processed by the DSP 300 to calculate an optimum reset voltage (VRG, VRB, VRR) and feed back to the solid-state imaging device 200.
  • the reset voltage may be a feedback signal transmitted from the feedback signal line 30 or the vertical signal line 32.
  • the solid-state imaging device 200 and the DSP 300 can also be manufactured as a single semiconductor device, whereby an electronic device using the solid-state imaging device 200 can be reduced in size.
  • the imaging device including the solid-state imaging device 200
  • at least one of a power supply wiring and a main signal line arranged between a feedback signal line to which a feedback signal is applied and a charge storage node is provided.
  • the feedback signal line and the charge storage node are electrically shielded.
  • a power supply wiring arranged between the main signal line to which the feedback signal is applied and the charge storage node electrically shields the main signal line and the charge storage node.
  • the unit pixel cells 20 and 50 each have a structure including one photoelectric conversion element, an address transistor, a charge storage node, a reset transistor, and an amplification transistor, so-called. 1 pixel 1 cell structure is taken.
  • the solid-state imaging device of the present invention includes a plurality of photoelectric conversion elements in addition to the one-pixel / one-cell structure, and further includes any one or all of the charge storage node, the reset transistor, and the amplification transistor in the unit cell. Even a shared structure, a so-called multi-pixel 1-cell structure, can be used.
  • the p-type MOS transistor is applied as an example, but the present invention is not limited to this.
  • an n-type MOS transistor can be employed.
  • the present invention is particularly useful for digital still cameras and video cameras, and is optimal for use in solid-state imaging devices and cameras that require high-definition and high-quality still images and smooth moving images.

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Abstract

　固体撮像装置（１００）は、行列状に配置された複数の単位画素セル（２０）と、列毎に配置され画素信号を伝達する垂直信号線（２６）と、列毎に配置され電源電圧を供給する電源配線（２７）と、列毎に配置され周辺回路からの信号を単位画素セル（２０）に伝達するフィードバック信号線（３０）とを備え、単位画素セル（２０）は、Ｎ型拡散層（２）と、Ｎ型拡散層（２）の上方に形成された光電変換素子（２４）と、Ｎ型拡散層（２）と光電変換素子（２４）との間に配置され光電変換素子（２４）で生成された信号電荷を蓄積する電荷蓄積ノード（２５）とを備え、フィードバック信号線（３０）と電荷蓄積ノード（２５）の一部であるメタル配線（４０）と垂直信号線（２６）と電源配線（２７）とは第２配線層（７）に形成され、垂直信号線（２６）及び電源配線（２７）は、フィードバック信号線（３０）とメタル配線（４０）との間に配置されている。

Description

固体撮像装置
　本発明は、固体撮像装置に関し、特に多画素化に適用可能な画素回路配置に関する。
　汎用半導体製造技術を流用しやすいＣＭＯＳイメージセンサは、近年イメージセンサの主流となり、更なる多画素化及び高感度化が進展しつつある。ＣＭＯＳイメージセンサはＣＣＤイメージセンサと同じく、シリコン基板に形成したフォトダイオードを光電変換素子として用いる。この場合、多画素化に伴う画素サイズ縮小により、フォトダイオード上面に位置する配線層により光電変換効率が悪化する課題が顕在化してきている。
　このため、特許文献１には、シリコン基板上ではなく配線上に光電変換素子（光電変換膜）を形成する新しいイメージセンサ（積層型イメージセンサ）が提案されている。
特開２０１２－１９１６９号公報
　上記積層型イメージセンサは、光電変換素子で生成された信号電荷をシリコン基板上のダイオード接合に転送して蓄積する必要がある。フォトダイオード（ＰＤ）を用いた従来型のＭＯＳセンサーでは、フォトダイオード内の信号電荷は全て蓄積ダイオードに移動させる（完全転送）ことが可能なのに対して、上記積層型イメージセンサでは、転送またはリセット時に発生するｋＴＣノイズと呼ばれる熱雑音により信号電荷を完全に転送することは困難である。
　また、特許文献１には、積層型イメージセンサのこの熱雑音を打ち消す為のフィードバック回路及び画素構成などが提案されている。しかしながら、画素の微細化を進めてゆくと、３μｍ以下の微細画素サイズでは、上記フィードバック回路を導入するだけでは正確にノイズを打ち消すには不十分であることが判明してきた。具体的には、フィードバックは信号読み出しと同じく行毎に実行され、ある行のフィードバック動作を終えた後、フィードバック信号電圧は次行以降のフィードバック動作のため変化する。しかし、上記フィードバック信号電圧が印加される配線ノードと電荷蓄積ノードとの間には、有限のカップリング容量が存在する。これにより、上記フィードバック信号電圧の変化は上記カップリング容量を介して電荷蓄積ノードに重畳され誤差を生じさせてしまう。
　本発明は上記課題に鑑みてなされたものであり、微細な画素セルにおいて低ノイズの画像を取得できる固体撮像装置を提供することを目的とする。
　上記課題を解決するために、本発明の一態様に係る固体撮像装置は、行列状に配置され、入射光に応じた画素信号を生成する複数の画素セルと、列毎に配置され、前記画素信号を周辺回路へ伝達する主信号線と、列毎に配置され、対応する列に属する前記画素セルに電源電圧を供給する電源配線と、列毎に配置され、前記周辺回路からのフィードバック信号を対応する列に属する前記画素セルに伝達するフィードバック信号線とを備え、前記複数の画素セルのそれぞれは、基板の上方に形成され、前記入射光を光電変換して信号電荷を生成する光電変換素子と、前記基板と前記光電変換素子との間に形成され、前記信号電荷に応じた電圧を出力する増幅トランジスタ及び当該増幅トランジスタのゲート端子をリセットするリセットトランジスタを構成する拡散層と、前記拡散層と前記光電変換素子との間に配置され、前記拡散層と前記光電変換素子とを電気接続する配線であって、前記信号電荷を蓄積する電荷蓄積ノードとを備え、前記フィードバック信号線と、前記電荷蓄積ノードの一部であるメタル配線と、前記主信号線及び前記電源配線の少なくとも一方とは、同じ層内に形成され、前記主信号線及び前記電源配線の少なくとも一方は、前記フィードバック信号線と前記メタル配線との間に配置されていることを特徴とする。
　上記構成によれば、微細化された画素セルにおいて、フィードバック信号が印加されるフィードバック信号線と電荷蓄積ノードとの間に配置された電源配線及び主信号線の少なくとも一方が、フィードバック信号線と電荷蓄積ノードとを電気的にシールドする。これにより、フィードバック信号線と電荷蓄積ノードとの間のカップリング容量を低減することが可能となる。また、フィードバック信号線と電荷蓄積ノードとの間隔を接近させても十分小さな配線カップリング容量を達成できる。よって、フィードバック誤差が抑制され高精度にランダムノイズを打ち消すことが可能となる。
　また、前記複数の画素セルのそれぞれは、さらに、前記拡散層の上に形成され、前記増幅トランジスタのゲート端子と前記リセットトランジスタのソース端子とを接続するローカル配線を有し、前記フィードバック信号線は、前記ローカル配線と前記光電変換素子との間に積層配置された複数の配線層のうち、前記ローカル配線側から２層目以上の配線層に形成されている、としてもよい。
　これにより、ローカル配線に近接する最下層の配線層にはフィードバック信号線が配置されないので、電荷蓄積ノードの一部を構成するローカル配線とフィードバック信号線との間隔を確保することができる。よって、フィードバック信号線と電荷蓄積ノードとの間のカップリング容量を低減することが可能となる。
　また、前記複数の画素セルのそれぞれは、さらに、前記拡散層の上に形成され、前記増幅トランジスタのゲート端子と前記リセットトランジスタのソース端子とを接続する配線を有し、前記配線と前記フィードバック信号線とは、前記拡散層と前記光電変換素子との間に積層配置された複数の配線層に形成されている、としてもよい。
　また、前記フィードバック信号線、前記主信号線及び前記電源配線は、前記複数の画素セルにおいて互いに平行に配置されている、としてもよい。
　これにより、フィードバック信号線と電荷蓄積ノードとは、主信号線及び電源配線の少なくとも一方により、複数の画素セルで構成された画素部において均一かつ効果的に電気的にシールドされる。
　また、本発明の一態様に係る固体撮像装置は、行列状に配置され、入射光に応じた画素信号を生成する複数の画素セルと、列毎に配置され、前記画素信号を周辺回路へ伝達し、かつ、前記画素信号に対応したフィードバック信号を対応する列に属する前記画素セルに伝達する主信号線と、列毎に配置され、対応する列に属する前記画素セルに電源電圧を供給する電源配線とを備え、前記複数の画素セルのそれぞれは、基板の上方に形成され、前記入射光を光電変換して信号電荷を生成する光電変換素子と、前記基板と前記光電変換素子との間に形成され、前記信号電荷に応じた電圧を出力する増幅トランジスタ及び当該増幅トランジスタのゲート端子をリセットするリセットトランジスタを構成する拡散層と、前記拡散層と前記光電変換素子との間に配置され、前記拡散層と前記光電変換素子とを電気接続する配線であって、前記信号電荷を蓄積する電荷蓄積ノードとを備え、前記主信号線と、前記電荷蓄積ノードの一部であるメタル配線と、前記電源配線とは、同じ層内に形成され、前記電源配線は、前記主信号線と前記メタル配線との間に配置されていることを特徴とする。
　本構成は、ランダムノイズを打ち消すためのフィードバック信号線の機能と、画素信号を伝達する機能とを、主信号線が兼用している。本構成においても、微細化された画素セルにおいて、フィードバック信号が印加される主信号線と電荷蓄積ノードとの間に配置された電源配線が、主信号線と電荷蓄積ノードとを電気的にシールドする。これにより、主信号線と電荷蓄積ノードとの間のカップリング容量を低減することが可能となる。また、主信号線と電荷蓄積ノードとの間隔を接近させても十分小さな配線カップリング容量を達成できる。よって、フィードバック誤差が抑制され高精度にランダムノイズを打ち消すことが可能となる。また、フィードバック信号の伝達専用のフィードバック信号線が省略されているので、画素回路を簡略化でき、高画素化が促進される。
　また、前記複数の画素セルのそれぞれは、さらに、前記拡散層の上に形成され、前記増幅トランジスタのゲート端子と前記リセットトランジスタのソース端子とを接続するローカル配線を有し、前記主信号線は、前記ローカル配線と前記光電変換素子との間に積層配置された複数の配線層のうち、前記ローカル配線側から２層目以上の配線層に形成されている、としてもよい。
　これにより、ローカル配線に近接する最下層の配線層には主信号線が配置されないので、電荷蓄積ノードの一部を構成するローカル配線と主信号線との間隔を確保することができる。よって、主信号線と電荷蓄積ノードとの間のカップリング容量を低減することが可能となる。
　また、前記複数の画素セルのそれぞれは、さらに、前記拡散層の上に形成され、前記増幅トランジスタのゲート端子と前記リセットトランジスタのソース端子とを接続する配線を有し、前記配線と前記主信号線とは、前記拡散層と前記光電変換素子との間に積層配置された複数の配線層に形成されている、としてもよい。
　また、前記主信号線及び前記電源配線は、前記複数の画素セルにおいて互いに平行に配置されている、としてもよい。
　これにより、主信号線と電荷蓄積ノードとは、電源配線により、複数の画素セルで構成された画素部において均一かつ効果的に電気的にシールドされる。
　また、前記光電変換素子は、光電変換膜を上部透明電極と下部画素電極とで挟まれた構造であり、前記下部画素電極は、前記電荷蓄積ノードと電気的に接続されている、としてもよい。
　これにより、上部透明電極には正のバイアス電圧が印加され、入射光により光電変換膜で発生した電子正孔対のうち、正孔が下部画素電極へ移動する。上記正孔は、画素セル毎に下部画素電極で集められ、電荷蓄積ノードに効率よく蓄積される。
　本発明に係る固体撮像装置によれば、微細化された画素セルにおいて、フィードバック信号が印加される配線と電荷蓄積ノードとの間に電源配線及び主信号線の少なくとも一方が配置されるので、当該配線と電荷蓄積ノードとの間のカップリング容量が低減される。よって、フィードバック誤差が抑制され高精度にランダムノイズを打ち消すことが可能となる。
　なお、本発明は微細セルで特に効果的ではあるが、３μｍを超えるような大きな画素セルにおいても更に特性を改善する手段として有効である。
図１は、実施の形態１に係る固体撮像装置の回路構成を示す図である。 図２は、実施の形態１に係る固体撮像装置の単位画素セルのレイアウト平面図である。 図３Ａは、実施の形態１に係る固体撮像装置の画素部の断面構造を示す図である。 図３Ｂは、実施の形態１に係る固体撮像装置の画素部断面構造の第１の変形例を示す図である。 図３Ｃは、実施の形態１に係る固体撮像装置の画素部断面構造の第２の変形例を示す図である。 図４は、配線カップリング容量とランダムノイズとの関係を表すグラフである。 図５は、電荷蓄積ノード及びフィードバック信号線の間隔と配線カップリング容量との関係を表すグラフである。 図６は、実施の形態２に係る固体撮像装置の回路構成を示す図である。 図７は、実施の形態２に係る固体撮像装置の単位画素セルのレイアウト平面図である。 図８Ａは、実施の形態２に係る固体撮像装置の画素部の断面構造を示す図である。 図８Ｂは、実施の形態２に係る固体撮像装置の画素部断面構造の第１の変形例を示す図である。 図８Ｃは、実施の形態２に係る固体撮像装置の画素部断面構造の第２の変形例を示す図である。 図９は、比較例に係る単位画素セルのレイアウト平面図である。 図１０は、比較例に係る画素部の断面構造を示す図である。 図１１は、実施の形態１または２に係る固体撮像装置を搭載した撮像装置の機能ブロック図である。
　以下、実施の形態に係る固体撮像装置について、図面を参照しながらその詳細を説明する。
　（実施の形態１）
　図１は、実施の形態１に係る固体撮像装置の回路構成を示す図である。また、図２は、実施の形態１に係る固体撮像装置の単位画素セルのレイアウト平面図である。
　本実施の形態に係る固体撮像装置１００は、行列状に単位画素セル２０が配置された画素部を有する。図１に記載された単位画素セル２０は、増幅トランジスタ２１と、リセットトランジスタ２２と、アドレストランジスタ２３と、光電変換素子２４と、これらを結線する配線とで構成された画素セルであり、入射光に応じた画素信号を生成する。
　増幅トランジスタ２１のソースには、垂直方向に走る電源配線２７が接続されている。リセットトランジスタ２２のゲートには、水平方向に走るリセット信号線２８が接続され、ソースには垂直方向に走るフィードバック信号線３０が接続されている。アドレストランジスタ２３のゲートには、水平方向に走るアドレス信号線２９が接続され、ドレインには垂直方向に走る垂直信号線２６が接続されている。
　垂直信号線２６は、列毎に配置され、画素信号を周辺回路へ伝達する主信号線である。電源配線２７は、列毎に配置され、対応する列に属する単位画素セル２０に電源電圧を供給する。フィードバック信号線３０は、列毎に配置され、周辺回路からのフィードバック信号を対応する列に属する単位画素セル２０に伝達する。
　単位画素セル２０内の光電変換素子２４で生成された信号電荷は、電荷蓄積ノード２５で電圧に変換され、増幅トランジスタ２１で増幅され、画素信号として垂直信号線２６に出力される。画素信号が読み出された後、電荷蓄積ノード２５に蓄積された電荷はリセットされる。ここで、リセット後に残存するランダムノイズの乗った蓄積電荷を打ち消すために、フィードバック信号線３０とフィードバックアンプ３１とが１対で配置されている。フィードバックアンプ３１の負入力端子には垂直信号線２６が接続され、フィードバックアンプ３１の出力端子には、スイッチを介してフィードバック信号線３０が接続されている。
　上記構成において、電荷蓄積ノード２５に蓄積された電荷がリセットトランジスタ２２によりリセットされる際（リセットトランジスタ２２が導通状態）には、電荷蓄積ノード２５に発生するランダムノイズは、増幅トランジスタ２１、アドレストランジスタ２３、垂直信号線２６、周辺回路の一部であるフィードバックアンプ３１及びフィードバック信号線３０を介して、リセットトランジスタ２２のソースに負帰還フィードバックされる。これにより、電荷蓄積ノード２５のノイズ成分が打ち消され、ランダムノイズを低減することができる。
　積層型イメージセンサでは、信号電荷を転送またはリセットする際に、ランダムノイズが発生する。リセット時にランダムノイズが残存すると、次に蓄積される信号電荷は残存ノイズに加算される為、当該信号電荷を読み出す際に当該ランダムノイズが重畳された信号が出力されることになる。そこで、本実施の形態に係る固体撮像装置１００は、このランダムノイズを除去するためにフィードバック回路を備え、各単位画素セルから出力されたランダムノイズ信号を検知して、ランダムノイズが重畳された蓄積電荷を打ち消すように各単位画素セルへ信号をフィードバックさせる。
　次に、本実施の形態に係る単位画素セル２０内の配置レイアウトについて説明する。単位画素セル２０は、例えば、０．９μｍ×０．９μｍのサイズを有する微細セルである。図２に示されるように、増幅トランジスタ２１とアドレストランジスタ２３とは、同一活性領域上で直列に接続されている。また、増幅トランジスタ２１のドレインには電源配線２７が接続され、アドレストランジスタ２３のソースには垂直信号線２６が接続されている。リセットトランジスタ２２は、増幅トランジスタ２１及びアドレストランジスタ２３とは異なる活性領域上に形成されており、リセットトランジスタ２２のドレインは、フィードバック信号線３０に接続されている。アドレストランジスタ２３及びリセットトランジスタ２２のゲートには、水平方向に走るアドレス信号線２９及びリセット信号線２８がそれぞれ接続されている。リセットトランジスタ２２のソースと増幅トランジスタ２１のゲートと光電変換素子２４とは、配線により結線され電荷蓄積ノード２５を構成している。上述した、各トランジスタ及び光電変換素子の配置レイアウトにより、図２に示された回路構成が実現される。光電変換素子２４で生成された信号電荷は、電荷蓄積ノード２５で電圧に変換され、増幅トランジスタ２１で増幅される。
　ここで、本実施の形態に係る固体撮像装置１００の特徴を容易に把握するため、比較例を用いて説明する。
　図９は、比較例に係る単位画素セルのレイアウト平面図である。同図に示された単位画素セル５２０では、フィードバック信号線３０及び電荷蓄積ノード２５が、それぞれ、リセットトランジスタ２２のドレイン及びソースに接続され隣接する。図４に示された従来のレイアウトでは、光電変換素子２４で生成された信号電荷に対する変換ゲインを高めることを目的として、電荷蓄積ノード２５の容量を抑制するために配線の引き回しを最短にすべくフィードバック信号線３０と電荷蓄積ノード２５とを隣接させる。しかし、この場合には、フィードバック信号線３０と電荷蓄積ノード２５との間の配線カップリング容量が大きくなってしまう。つまり、図９の画素レイアウトでは、画素構成上、フィードバック信号線３０と電荷蓄積ノード２５とで構成されるカップリング容量が誤差発生の原因となる。
　これに対して、実施の形態１に係る固体撮像装置の単位画素セル２０では、図２に示されるように、リセットトランジスタ２２のソース、増幅トランジスタ２１のゲート及び光電変換素子２４を結線する電荷蓄積ノード２５が、電源配線２７に対してフィードバック信号線３０と反対側に配置されているので、電荷蓄積ノード２５とフィードバック信号線３０との間の配線カップリング容量の増大を回避することが可能となる。
　上述した画素レイアウトを実現する断面構造について、図３Ａを用いて説明する。
　図３Ａは、実施の形態１に係る固体撮像装置の画素部の断面構造を示す図である。同図に記載された断面図は、図２のレイアウト平面図におけるＡ－Ａ’線の断面図である。図３Ａに示されるように、Ｎ型拡散層２は、Ｐ型のシリコン基板１上に形成され、増幅トランジスタ２１及びリセットトランジスタ２２を構成する拡散層である。ローカル配線４は、Ｎ型拡散層２の上に形成され、増幅トランジスタ２１のゲート電極３とリセットトランジスタのソースとを接続する。なお、図３Ａでは、ローカル配線４は、一例として、Ｎ型ポリシリコンで形成されている。図１及び図２に記載された光電変換素子２４は、Ｎ型拡散層２の上方に形成され、下部電極９、有機材料からなる光電変換膜１０及び上部透明電極１１で構成されている。上部透明電極１１には正のバイアス電圧が印加され、マイクロレンズ１３及びカラーフィルタ１２を介して入射した光により光電変換膜１０で発生した電子正孔対のうち、正孔が下部電極９へ移動する。上記正孔は、単位画素セル２０毎に下部電極９で集められ、Ｃｕからなる第３配線層８、Ｃｕからなる第２配線層７、Ｃｕからなる第１配線層６、コンタクトプラグ５、シリコン基板１内に形成されリセットトランジスタ２２のソースとなるＮ型拡散層２、シリコン基板１上に形成され増幅トランジスタ２１のゲートとなるゲート電極３、ローカル配線４によって構成される電荷蓄積ノード２５に蓄積される。つまり、電荷蓄積ノード２５は、Ｎ型拡散層２と、光電変換素子２４との間に配置され、Ｎ型拡散層２と光電変換素子２４とを電気接続する配線であって信号電荷を蓄積する機能を有する。
　垂直信号線２６、電源配線２７及びフィードバック信号線３０は、同方向に走るように、全て第２配線層７に配置されている。この配置状態で、電荷蓄積ノード２５のうちの第２配線層７の部分であるメタル配線４０と同一単位画素セル内に配置されたフィードバック信号線３０との間には電源配線２７が配置されている。これを実現するため、ローカル配線４へのコンタクトプラグ５の落とし場所を、フィードバック信号線３０から遠ざけている。これにより、メタル配線４０と同一単位画素セル２０内のフィードバック信号線３０との間に電源配線２７を配置するスペースが確保される。よって、メタル配線４０とフィードバック信号線３０との間の配線カップリング容量が抑制される。また、メタル配線４０と隣接単位画素セルに配置されたフィードバック信号線３０との間には垂直信号線２６が配置されている。つまり、フィードバック信号線３０と、電荷蓄積ノード２５の一部であるメタル配線４０と、垂直信号線２６と、電源配線２７とは、同じ第２配線層７内に形成され、垂直信号線２６及び電源配線２７は、それぞれ、フィードバック信号線３０とメタル配線４０との間に配置されている。
　なお、本実施の形態における図３Ａでは、増幅トランジスタ２１のゲート電極３とリセットトランジスタ２２のソースとを接続する為にＮ型ポリシリコンを材料とするローカル配線４を用い、フィードバック信号線３０と電源配線２７との配置を入れ替えている。ローカル配線４は、画素内での配線であり、配線抵抗が高くとも問題がないことから、Ｎ型ポリシリコンが用いられている。これに対し、配線抵抗の問題を優先させる場合には、図３Ｂに表された本実施の形態の第１の変形例または図３Ｃに表された本実施の形態の第２の変形例で示されるように、上層配線と同様にＣｕ配線層数を増やし、最下層の第１配線層６を増幅トランジスタ２１のゲート電極３とリセットトランジスタ２２のソースとを接続する配線として用いることが出来る。図３Ｂに表された構造では、拡散層と光電変換素子との間に、第４配線層６０を含む４層の配線層が設けられている。また、図３Ｃに表された構造では、上記配線とフィードバック信号線３０とは、拡散層と光電変換素子との間に積層配置された複数の配線層に形成されている。
　ここで、図１０に記載された比較例を用いて説明する。
　図１０は、比較例に係る画素部の断面構造を示す図である。同図には、図９に示された単位画素セル５２０のレイアウト平面図におけるＢ－Ｂ’線の断面図が表されている。垂直信号線２６、電源配線２７及びフィードバック信号線３０が、同方向に走るように、全て第２配線層７に配置されている点は、図３Ａの断面構造と同様であるが、メタル配線４０と同一単位画素セル５２０内に配置されたフィードバック信号線３０とは隣接している。このメタル配線４０とフィードバック信号線３０との配置関係の場合には、メタル配線４０とフィードバック信号線３０との間の配線カップリング容量が増大してしまう。
　図４は、配線カップリング容量とランダムノイズとの関係を表すグラフである。同図に表された特性図は、電荷蓄積ノード２５とフィードバック信号線３０との間の配線カップリング容量により、フィードバック回路を適用してもどの程度のランダムノイズが残存するかを示したものである。画素の微細化を進めるにつれ、電荷蓄積ノード２５とフィードバック信号線３０との間隔は狭くなっていく。これに呼応して上記配線カップリング容量が大きくなると、フィードバック回路を導入してもランダムノイズを充分に打ち消すことができないことを、発明者らは初めて見出した。これは、蓄積ダイオードに残存したノイズが配線カップリング容量を介してフィードバック電圧に帰還されることにより誤差を生じさせることによるものである。図４において、ランダムノイズが２ｅｌｅ（電子）に抑制された画像を出力するためには、上記配線カップリング容量は、少なくとも０．００５ｆＦを下回らなければならないことがわかる。
　図５は、電荷蓄積ノード及びフィードバック信号線の間隔と配線カップリング容量との関係を表すグラフである。同図の横軸は、メタル配線４０とフィードバック信号線３０との間隔を示し、縦軸は配線カップリング容量値を示している。図中、実線は実施の形態１に係る単位画素セル２０における特性を表し、破線は比較例に係る単位画素セル５２０における特性を表す。
　前述の図４で示した、配線カップリング容量が０．００５ｆＦである基準値を達成するには、従来構造を有する単位画素セル５２０では、メタル配線４０とフィードバック信号線３０との間隔を４００ｎｍ以上確保しなければならず、単位画素セルサイズとして１．５μｍ未満が要求される固体撮像装置ではレイアウト配置は困難である。
　これに対して、実施の形態１に係る固体撮像装置１００が有する単位画素セル２０では、メタル配線４０とフィードバック信号線３０との間に垂直信号線２６または電源配線２７が挿入配置されていることにより、垂直信号線２６または電源配線２７がメタル配線４０とフィードバック信号線３０とを電気的にシールドする。また、フィードバック信号線３０、垂直信号線２６及び電源配線２７は、複数の単位画素セル２０において、互いに平行に配置されている。これにより、フィードバック信号線３０と電荷蓄積ノード２５とは、垂直信号線２６及び電源配線２７の少なくとも一方により、複数の単位画素セル２０で構成された画素部において均一かつ効果的に電気的にシールドされる。よって、メタル配線４０とフィードバック信号線３０との間隔を２００ｎｍに接近させても０．００５ｆＦ以下の配線カップリング容量を充分達成できる。なお、本実施の形態において、メタル配線４０とフィードバック信号線３０との間隔が２００ｎｍ程度であることは、画素の微細化に対して影響を与えない。
　また、フィードバック信号線３０は、ローカル配線４と光電変換素子２４との間に積層配置された複数の配線層のうち、ローカル配線４側から２層目以上の配線層である第２配線層７に形成されている。これにより、ローカル配線４に近接する第１配線層６にはフィードバック信号線３０が配置されないので、電荷蓄積ノード２５の一部を構成するローカル配線４とフィードバック信号線３０との間隔を確保することができる。よって、フィードバック信号線３０と電荷蓄積ノード２５との間のカップリング容量を低減することが可能となる。
　以上、本実施の形態に係る固体撮像装置１００は、光電変換素子２４とトランジスタの拡散層とが電荷蓄積ノード２５で結線されている単位画素セル２０と、当該単位画素セル２０からの画素信号を引き出す垂直信号線２６と、単位画素セル２０に電源電圧を供給する電源配線２７と、周辺回路から単位画素セル２０へ電圧をフィードバックするためのフィードバック信号線３０とを備える。ここで、固体撮像装置１００は、フィードバック信号線３０と同層に配置されたメタル配線４０とフィードバック信号線３０との間に垂直信号線２６または電源配線２７が同層で配置されている。
　上記構成によれば、微細化された単位画素セル２０において、フィードバック信号が印加されるフィードバック信号線３０と電荷蓄積ノード２５との間に配置された電源配線２７及び垂直信号線２６の少なくとも一方が、フィードバック信号線３０と電荷蓄積ノード２５とを電気的にシールドする。これにより、メタル配線４０と電荷蓄積ノード２５との間のカップリング容量を低減することが可能となる。また、フィードバック信号線３０と電荷蓄積ノード２５との間隔を接近させても十分小さな配線カップリング容量を達成できる。よって、フィードバック誤差が抑制され高精度にランダムノイズを打ち消すことが可能となる。
　つまり、フィードバック信号線３０とメタル配線４０とが直接隣接することを回避する構成とすることにより、フィードバック信号線３０とメタル配線４０との間に存在する配線カップリング容量を低減させることが可能となる。これにより、フィードバック動作を終えた後に、次行以降のフィードバック動作のためフィードバック信号線の電圧が変化する場合でも、当該変化が寄生容量を介して電荷蓄積ノードに重畳され誤差を生じることを防止できる。よって、微細画素サイズ構造にフィードバック回路を導入しても、正確にノイズを打ち消し、低ノイズの画像を得ることが可能となる。
　なお、本実施の形態では、配線カップリング容量が基準値（０．００５ｆＦ）より大きくなりやすい微細セルを例としたが、基準値を満たしている大きな画素セルに適用することによって更に特性を改善する為にも本実施の形態は有効である。
　（実施の形態２）
　図６は、実施の形態２に係る固体撮像装置の回路構成を示す図である。また、図７は、実施の形態２に係る固体撮像装置の単位画素セルのレイアウト平面図である。
　本実施の形態に係る固体撮像装置１１０は、行列状に単位画素セル５０が配置された画素部を有する。図６に記載された単位画素セル５０は、増幅トランジスタ２１と、リセットトランジスタ２２と、アドレストランジスタ２３と、光電変換素子２４と、これらを結線する配線とで構成されている。増幅トランジスタ２１のソースには、垂直方向に走る電源配線２７が接続されている。リセットトランジスタ２２のゲートには、水平方向に走るリセット信号線２８が接続され、ソースには垂直方向に走る垂直信号線３２が接続されている。アドレストランジスタ２３のゲートには、水平方向に走るアドレス信号線２９が接続され、ドレインには垂直信号線２６が接続されている。
　本実施の形態に係る固体撮像装置１１０は、実施の形態１に係る固体撮像装置１００がフィードバック信号線３０を垂直信号線２６と独立に配置しているのに対し、垂直信号線３２にフィードバック信号を伝達する機能を兼用させており、フィードバック信号線が存在しない点が異なる。実施の形態１では、電荷蓄積ノード２５に発生するランダムノイズは、フィードバックアンプ３１及びフィードバック信号線３０を用いて負帰還フィードバックすることにより低減させる。これに対して、本実施の形態では、フィードバックアンプの替わりに画素内の増幅トランジスタ２１、リセットトランジスタ２２及びアドレストランジスタ２３を用いてフィードバック動作を実現する。駆動力の低い画素内のトランジスタでフィードバック動作を行うため、動作周波数には制限が生じるが、回路の簡素化という利点を有する。
　次に、本実施の形態に係る単位画素セル５０内の配置レイアウトについて説明する。単位画素セル５０は、実施の形態１に係る単位画素セル２０の構成と比較して、配線構成及び結線方法が異なっている。図７に示されるように、単位画素セル５０では、フィードバック信号線３０が省かれ、垂直信号線３２と２本の電源配線２７とが垂直方向に配置されている。垂直信号線３２は、列毎に配置され、画素信号を周辺回路へ伝達し、また、画素信号に対応したフィードバック信号を、対応する列に属する単位画素セル５０に伝達するする主信号線である。リセットトランジスタ２２のドレインは、アドレストランジスタ２３のソースと同じく垂直信号線３２に接続されている。本実施の形態に係る単位画素セル５０は、２本に分岐した電源配線２７で電荷蓄積ノード２５を挟み込むことにより、フィードバック信号を伝達する垂直信号線３２と電荷蓄積ノード２５との間の配線カップリング容量の増大を回避することが可能となる。
　上述した画素レイアウトを実現する断面構造について、図８Ａを用いて説明する。
　図８Ａは、実施の形態２に係る固体撮像装置の画素部の断面構造を示す図である。同図に記載された断面図は、図７のレイアウト平面図におけるＣ－Ｃ’線の断面図である。第２配線層７に配置された、２本に分岐した電源配線２７により、垂直信号線３２及びメタル配線４０が電気的にシールドされる。つまり、垂直信号線３２と、電荷蓄積ノード２５の一部であるメタル配線４０と、電源配線２７とは、同じ第２配線層７内に形成され、電源配線２７は、垂直信号線３２とメタル配線４０との間に配置されている。
　上記構成によれば、微細化された単位画素セル５０において、フィードバック信号が印加される垂直信号線３２とメタル配線４０との間に配置された電源配線２７が、垂直信号線３２と電荷蓄積ノード２５とを電気的にシールドする。これにより、垂直信号線３２と電荷蓄積ノード２５との間のカップリング容量を低減することが可能となる。また、垂直信号線３２とメタル配線４０との間隔を接近させても十分小さな配線カップリング容量を達成できる。よって、フィードバック誤差が抑制され高精度にランダムノイズを打ち消すことが可能となる。
　また、垂直信号線３２及び電源配線２７は、複数の単位画素セル５０において、互いに平行に配置されている。これにより、垂直信号線３２と電荷蓄積ノード２５とは、電源配線２７により、複数の単位画素セル５０で構成された画素部において均一かつ効果的に電気的にシールドされる。
　また、垂直信号線３２は、ローカル配線４と光電変換素子２４との間に積層配置された複数の配線層のうち、ローカル配線４側から２層目以上の配線層である第２配線層７に形成されている。これにより、ローカル配線４に近接する第１配線層６には垂直信号線３２が配置されないので、電荷蓄積ノード２５の一部を構成するローカル配線４と垂直信号線３２との間隔を確保することができる。よって、垂直信号線３２と電荷蓄積ノード２５との間のカップリング容量を低減することが可能となる。
　なお、本実施の形態における図８Ａでは、増幅トランジスタ２１のゲート電極３とリセットトランジスタ２２のソースとを接続する為にＮ型ポリシリコンを材料とするローカル配線４を用い、フィードバック信号線３０と電源配線２７との配置を入れ替えている。ローカル配線４は、画素内での配線であり、配線抵抗が高くとも問題がないことから、Ｎ型ポリシリコンを用いられている。これに対し、実施の形態１と同様に、配線抵抗の問題を優先させる場合は、図８Ｂに表された本実施の形態の第１の変形例または、図８Ｃに表された本実施の形態の第２の変形例で示されるように、上層配線と同様にＣｕ配線層数を増やし、最下層の第１配線層６を増幅トランジスタ２１のゲート電極３とリセットトランジスタ２２のソースとを接続する配線として用いることが出来る。図８Ｂに表された構造では、拡散層と光電変換素子との間に、第４配線層６０を含む４層の配線層が設けられている。また、図８Ｃに表された構造では、上記配線と垂直信号線３２とは、拡散層と光電変換素子との間に積層配置された複数の配線層に形成されている。
　以上、本実施の形態に係る固体撮像装置１１０は、垂直信号線３２にフィードバック信号を伝達する役割を持たせており、この場合には、メタル配線４０と垂直信号線３２との間に電源配線２７を同層で配置することにより、メタル配線４０と垂直信号線３２との間の配線カップリング容量を大幅に低減することが可能となる。
　以上、本開示の固体撮像装置について、実施の形態１及び２に基づいて説明してきたが、本発明に係る固体撮像装置は、実施の形態１及び２に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１及び２に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示の固体撮像装置を内蔵した撮像装置（カメラ）など各種機器も本発明に含まれる。
　図１１は、実施の形態１または２に係る固体撮像装置を搭載した撮像装置の機能ブロック図である。同図に記載された撮像装置は、固体撮像装置２００とＤＳＰ３００とを備える。
　固体撮像装置２００は、実施の形態１または２に係る固体撮像装置１００または１１０であり、例えば、行列状に配置された単位画素セル２０または５０を行単位で選択し、画素のリセットや読み出しを制御する垂直走査回路と、当該単位画素セルから読み出された画素信号をＡＤ変換する列ＡＤ回路と、変換されたデジタル画素信号の読み出しを駆動する水平走査回路とを備える。
　ＤＳＰ３００は、固体撮像装置２００から出力されたデジタル画素信号を受けて、カメラ信号処理として必要な、ガンマ補正、色補間処理や空間補間処理、オートホワイトバランスなどの処理を行うＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等である。また、ＤＳＰ３００は、ユーザで指定された各種の設定に従って、固体撮像装置２００の制御を行い、撮像装置の全体動作を統合するマイクロコンピュータ等である。イメージセンサである固体撮像装置２００から出力された信号はＤＳＰ３００で処理され最適なリセット電圧（ＶＲＧ、ＶＲＢ、ＶＲＲ）を算出し固体撮像装置２００にフィードバックしている。ここで、上記リセット電圧は、フィードバック信号線３０または垂直信号線３２から伝達されたフィードバック信号であってもよい。固体撮像装置２００とＤＳＰ３００とは、一つの半導体装置として製造することも可能であり、それにより、固体撮像装置２００を用いた電子機器を小型化することが可能である。
　この固体撮像装置２００を備えた撮像装置は、微細化された画素セルにおいて、フィードバック信号が印加されるフィードバック信号線と電荷蓄積ノードとの間に配置された電源配線及び主信号線の少なくとも一方が、フィードバック信号線と電荷蓄積ノードとを電気的にシールドする。あるいは、微細化された画素セルにおいて、フィードバック信号が印加される主信号線と電荷蓄積ノードとの間に配置された電源配線が、主信号線と電荷蓄積ノードとを電気的にシールドする。これにより、フィードバック信号線と電荷蓄積ノードとの間のカップリング容量または主信号線と電荷蓄積ノードとの間のカップリング容量を低減することが可能となる。よって、フィードバック誤差が抑制され高精度にランダムノイズを打ち消すことが可能となり高画質の動画像を取得できる。
　なお、実施の形態１及び２に係る固体撮像装置１００及び１１０において、単位画素セル２０及び５０は、それぞれ１つの光電変換素子、アドレストランジスタ、電荷蓄積ノード、リセットトランジスタ及び増幅トランジスタを有する構造、いわゆる１画素１セル構造をとっている。しかし、本発明の固体撮像装置は、上記１画素１セル構造のほか、複数の光電変換素子を含み、さらに、電荷蓄積ノード、リセットトランジスタ及び増幅トランジスタのいずれか、あるいは、すべてを単位セル内で共有する構造、いわゆる多画素１セル構造であっても用いることが出来る。
　また、実施の形態１及び２では、ｐ型ＭＯＳトランジスタを一例として適用したが、本発明はこれに限定を受けるものではない。例えばｎ型ＭＯＳトランジスタを採用することも可能である。
　本発明は、特にデジタルスチルカメラやビデオカメラに有用であり、高精細かつ高画質の静止画像や滑らかな動画像が必要な固体撮像装置及びカメラに用いるのに最適である。
　１　　シリコン基板
　２　　Ｎ型拡散層
　３　　ゲート電極
　４　　ローカル配線
　５　　コンタクトプラグ
　６　　第１配線層
　７　　第２配線層
　８　　第３配線層
　９　　下部電極
　１０　　光電変換膜
　１１　　上部透明電極
　１２　　カラーフィルタ
　１３　　マイクロレンズ
　２０、５０、５２０　　単位画素セル
　２１　　増幅トランジスタ
　２２　　リセットトランジスタ
　２３　　アドレストランジスタ
　２４　　光電変換素子
　２５　　電荷蓄積ノード
　２６、３２　　垂直信号線
　２７　　電源配線
　２８　　リセット信号線
　２９　　アドレス信号線
　３０　　フィードバック信号線
　３１　　フィードバックアンプ
　４０　　メタル配線
　６０　　第４配線層
　１００、１１０、２００　　固体撮像装置

Claims (9)

  1. 　行列状に配置され、入射光に応じた画素信号を生成する複数の画素セルと、
    　列毎に配置され、前記画素信号を周辺回路へ伝達する主信号線と、
    　列毎に配置され、対応する列に属する前記画素セルに電源電圧を供給する電源配線と、
    　列毎に配置され、前記周辺回路からのフィードバック信号を対応する列に属する前記画素セルに伝達するフィードバック信号線とを備え、
    　前記複数の画素セルのそれぞれは、
    　基板の上方に形成され、前記入射光を光電変換して信号電荷を生成する光電変換素子と、
    　前記基板と前記光電変換素子との間に形成され、前記信号電荷に応じた電圧を出力する増幅トランジスタ及び当該増幅トランジスタのゲート端子をリセットするリセットトランジスタを構成する拡散層と、
    　前記拡散層と前記光電変換素子との間に配置され、前記拡散層と前記光電変換素子とを電気接続する配線であって、前記信号電荷を蓄積する電荷蓄積ノードとを備え、
    　前記フィードバック信号線と、前記電荷蓄積ノードの一部であるメタル配線と、前記主信号線及び前記電源配線の少なくとも一方とは、同じ層内に形成され、前記主信号線及び前記電源配線の少なくとも一方は、前記フィードバック信号線と前記メタル配線との間に配置されている
    　固体撮像装置。
  2. 　前記複数の画素セルのそれぞれは、さらに、
    　前記拡散層の上に形成され、前記増幅トランジスタのゲート端子と前記リセットトランジスタのソース端子とを接続するローカル配線を有し、
    　前記フィードバック信号線は、前記ローカル配線と前記光電変換素子との間に積層配置された複数の配線層のうち、前記ローカル配線側から２層目以上の配線層に形成されている
    　請求項１に記載の固体撮像装置。
  3. 　前記複数の画素セルのそれぞれは、さらに、
    　前記拡散層の上に形成され、前記増幅トランジスタのゲート端子と前記リセットトランジスタのソース端子とを接続する配線を有し、
    　前記配線と前記フィードバック信号線とは、前記拡散層と前記光電変換素子との間に積層配置された複数の配線層に形成されている
    　請求項１に記載の固体撮像装置。
  4. 　前記フィードバック信号線、前記主信号線及び前記電源配線は、前記複数の画素セルにおいて互いに平行に配置されている
    　請求項１に記載の固体撮像装置。
  5. 　行列状に配置され、入射光に応じた画素信号を生成する複数の画素セルと、
    　列毎に配置され、前記画素信号を周辺回路へ伝達し、かつ、前記画素信号に対応したフィードバック信号を対応する列に属する前記画素セルに伝達する主信号線と、
    　列毎に配置され、対応する列に属する前記画素セルに電源電圧を供給する電源配線とを備え、
    　前記複数の画素セルのそれぞれは、
    　基板の上方に形成され、前記入射光を光電変換して信号電荷を生成する光電変換素子と、
    　前記基板と前記光電変換素子との間に形成され、前記信号電荷に応じた電圧を出力する増幅トランジスタ及び当該増幅トランジスタのゲート端子をリセットするリセットトランジスタを構成する拡散層と、
    　前記拡散層と前記光電変換素子との間に配置され、前記拡散層と前記光電変換素子とを電気接続する配線であって、前記信号電荷を蓄積する電荷蓄積ノードとを備え、
    　前記主信号線と、前記電荷蓄積ノードの一部であるメタル配線と、前記電源配線とは、同じ層内に形成され、前記電源配線は、前記主信号線と前記メタル配線との間に配置されている
    　固体撮像装置。
  6. 　前記複数の画素セルのそれぞれは、さらに、
    　前記拡散層の上に形成され、前記増幅トランジスタのゲート端子と前記リセットトランジスタのソース端子とを接続するローカル配線を有し、
    　前記主信号線は、前記ローカル配線と前記光電変換素子との間に積層配置された複数の配線層のうち、前記ローカル配線側から２層目以上の配線層に形成されている
    　請求項５に記載の固体撮像装置。
  7. 　前記複数の画素セルのそれぞれは、さらに、
    　前記拡散層の上に形成され、前記増幅トランジスタのゲート端子と前記リセットトランジスタのソース端子とを接続する配線を有し、
    　前記配線と前記主信号線とは、前記拡散層と前記光電変換素子との間に積層配置された複数の配線層に形成されている
    　請求項５に記載の固体撮像装置。
  8. 　前記主信号線及び前記電源配線は、前記複数の画素セルにおいて互いに平行に配置されている
    　請求項５に記載の固体撮像装置。
  9. 　前記光電変換素子は、光電変換膜を上部透明電極と下部画素電極とで挟まれた構造であり、
    　前記下部画素電極は、前記電荷蓄積ノードと電気的に接続されている
    　請求項１～８のいずれか１項に記載の固体撮像装置。
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