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CN111681947B - 一种降低外延片堆垛层错缺陷的外延方法及其应用 - Google Patents

一种降低外延片堆垛层错缺陷的外延方法及其应用 Download PDF

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CN111681947B CN202010439296.2A CN202010439296A CN111681947B CN 111681947 B CN111681947 B CN 111681947B CN 202010439296 A CN202010439296 A CN 202010439296A CN 111681947 B CN111681947 B CN 111681947B
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Abstract

本发明公开了一种降低外延片堆垛层错缺陷的外延方法，包括以下步骤：S1、将衬底放置于反应室内的生长位置；S2、向反应室内通入氢气，升温，在氢气氛围下刻蚀10～20min；S3、向反应室内通入乙烯和三氯氢硅气体直到C/Si比值为0.9～1.2，低速生长第一外延缓冲层；S4、向反应室内继续通入乙烯及三氯氢硅气体直到C/Si比值为0.6～0.9，低速生长第二外延缓冲层；S5、停止向反应室内通入乙烯和三氯氢硅，并降温，在氢气氛围下刻蚀4～10min；S6、逐渐增加乙烯和三氯氢硅的流量直到C/Si比值为1.0～1.2，高速生长外延层，形成外延片；S7、降低反应室温度，取出外延片并进行检测、清洗和封装。

Description

一种降低外延片堆垛层错缺陷的外延方法及其应用
技术领域
本发明涉及半导体技术领域，尤其涉及一种降低外延片堆垛层错缺陷的外延方法及其应用。
背景技术
外延是半导体工艺当中的一种，外延工艺是指在单晶衬底上、按衬底晶向生长单晶薄膜的工艺过程，新生的单晶层称为外延层，长了外延层的衬底称为外延片。
SiC是一种具有优异物理和电气性能的宽禁带半导体材料，如高击穿电场、高包和电子迁移率以及高导热性能。这使得它成为制备高温、高压、高频、高功率和低损耗电子器件的主流材料之一。现有的4H-SiC外延层外延工艺方法主要针对特定的单晶片垂直外延反应器，如4英寸的4H-SiC外延工艺，由于不同尺寸的外延晶片，采用的托盘构造和尺寸以及进气的装置和规模等均会不同，从而导致生长时晶片所处的温场分布和反应气体的流场分布等会产生一定差异，因而，现有的4H-SiC外延层外延工艺并不适用于水平式等外延反应器。
目前，工业上主要是通过基于化学气相沉积的同质外延技术生长出不同掺杂浓度和厚度的高质量4H-SiC外延晶片，进而制备满足不同电学性能的电子器件，然而，在4H-SiC外延生长过程中会产生一种部分原子层堆垛序列与理想堆垛序列不一致的面缺陷，称为堆垛层错(SF和SSF)，通常，由常规外延工艺生长的外延片堆垛层错密度较大(2～5cm-2)，其中，部分发堆垛层错成核于外延层内(与外延层内的应力有关)，而另一部分发堆垛层错成核于外延层与衬底的界面处(与衬底上的缺陷有关)，该堆垛层错缺陷不仅会增大4H-SiC二极管的反向漏电流，而且还会降低击穿电压，严重地影响4H-SiC电子器件的性能。
因此，发明人致力于设计一种降低外延片堆垛层错缺陷的外延方法及其应用以解决上述问题。
发明内容
为了克服现有技术中存在的缺点和不足，本发明的一个目的在于：提供一种降低外延片堆垛层错缺陷的外延方法，通过在衬底与外延层之间高温低速生长不同C/Si比的外延缓冲层，抑制衬底、外延缓冲层和外延层界面处堆垛层错的产生来减少外延片中堆垛层错密度。
为了克服现有技术中存在的缺点和不足，本发明的另一个目的在于：提供了一种降低外延片堆垛层错缺陷的外延方法在6英寸4H-SiC外延片的外延生长中的应用。
本发明的一个目的通过下述技术方案实现：
一种降低外延片堆垛层错缺陷的外延方法，包括以下步骤：
S1、将衬底放置于反应室内的生长位置；
S2、向反应室内通入氢气直到反应室内主气流达到90～140slm，压力为60～110mbar，升温至1630～1670℃，在氢气氛围下刻蚀衬底10～20min；
S3、向反应室内通入乙烯和三氯氢硅气体直到反应室内C/Si比值在0.9～1.2的偏硅范围，在衬底的刻蚀面上低速生长第一外延缓冲层；
S4、向反应室内继续通入乙烯及三氯氢硅气体直到反应室内C/Si比值在0.6～0.9的富硅范围，在第一外延缓冲层上低速生长第二外延缓冲层；
S5、停止向反应室内通入乙烯和三氯氢硅，并将反应室内的温度降至1600～1630℃，在氢气氛围下刻蚀第二外延缓冲层4～10min；
S6、逐渐增加乙烯和三氯氢硅的流量直到C/Si比值在1.0～1.2的偏碳范围，高速生长外延层，形成外延片；
S7、将反应室温度降至700～900℃，取出外延片并对外延片进行检测、清洗和封装。
本发明先对衬底的表面在高温下进行氢气干法刻蚀处理，减少衬底上基平面位错(BPD)，然后采用低速生长不同C/Si比的外延缓冲层，抑制衬底、外延缓冲层和外延层界面处堆垛层错的产生来减少外延片中堆垛层错密度，使外延片中堆垛层错密度控制在0.1～0.30cm-2以内。
本发明中，乙烯的流量由质量流量计MFC精确控制，进而控制反应室内碳源的通入速率；在维持三氯氢硅液体鼓泡平温度为18～22℃和压强为1300～
1800mbar的情况下，通过质量流量计MFC控制作为三氯氢硅载气的氢气流量，来控制反应室内硅源的通入速率。
优选的，所述步骤S5与S6之间还包括：S5＇、改变乙烯和三氯氢硅的流量，直到反应室内C/Si比值在0.9～1.1的偏富硅范围，在第二外延缓冲层的刻蚀面上低速生长第三外延缓冲层。
本发明步骤S5＇位于步骤S5与S6之间，降温加氢气干法刻蚀处理后生长第三外延缓冲层，此时第二外延缓冲层位于第一外延缓冲层与第三外延缓冲层之间，第二外延缓冲层用于抑制第一外延缓冲层与第三外延缓冲层界面处堆垛层错的产生，第三外延缓冲层采用较低速富碳C/Si比进行过渡生长，以此来消除第三外延缓冲层和外延层界面层间堆垛层错的产生，并且生长条件可以更有效衔接外延层的生长，以便制备出高质量的外延层；最后采用较高生长速率进行外延层的生长。
本发明中，由于第二外延缓冲层与第三外延缓冲层的碳硅比和生长速率不同，二者所导致的界面态形成差异，因此，第二外延缓冲层需采用干法刻蚀处理后再生长第三外延缓冲层，提高外延层的质量，较少缺陷，消除二者界面层间堆垛层错的产生。
作为本发明降低外延片堆垛层错缺陷的外延方法的一种改进，所述第三外延缓冲层和第二外延缓冲层的生长速率大于所述第一外延缓冲层的生长速率。
本发明生长速率由慢速向快速过渡，促使原子迁移率稳定，可有效降低缺陷形成。
作为本发明降低外延片堆垛层错缺陷的外延方法的一种改进，所述步骤S5＇中，乙烯的体积流量为30～90sccm，三氯氢硅的体积流量为60～170sccm，所述第三外延缓冲层的生长速率为7～15um/h，且其厚度为0.2～1.0μm。
作为本发明降低外延片堆垛层错缺陷的外延方法的一种改进，所述第一外延缓冲层、第二外延缓冲层和第三外延缓冲层均为N型重掺杂，采用高纯N2作为掺杂源，所述第一外延缓冲层掺杂浓度为1～8E18cm-3，所述第二外延缓冲层掺杂浓度为1～8E18cm-3，所述第三外延缓冲层掺杂浓度为1～8E18cm-3，所述外延层掺杂浓度为5～9E15cm-3。
本发明中，利用高纯N2作为掺杂源，使第一外延缓冲层、第二外延缓冲层、第三外延缓冲层均为N型重掺杂，外延层则为制作功率器件所需要的规格而生长的掺杂浓度，进而制备出高质量的N型碳化硅外延片。
作为本发明降低外延片堆垛层错缺陷的外延方法的一种改进，所述步骤S3中，乙烯的体积流量为10～20sccm，三氯氢硅的体积流量为20～40sccm，所述第一外延缓冲层的生长速率为2.0～4.0μm/h，所述第一外延缓冲层的厚度为0.1～0.3μm。
作为本发明降低外延片堆垛层错缺陷的外延方法的一种改进，所述步骤S4中，乙烯的体积流量为20～60sccm，三氯氢硅的体积流量为30～160sccm，所述第二外延缓冲层的生长速率为7～15μm/h，所述第二外延缓冲层的厚度为0.2～1.0μm。
作为本发明降低外延片堆垛层错缺陷的外延方法的一种改进，所述步骤S6中，乙烯的体积流量为120～140sccm，三氯氢硅的体积流量为270～310sccm，所述外延层的生长速率为50～60μm/h，所述外延层生长厚度为6～15μm。
作为本发明降低外延片堆垛层错缺陷的外延方法的一种改进，所述反应室为水平热壁反应器的反应室，所述外延片的堆垛层错平均密度为0.1～0.5cm-2。
本发明的另一个目的通过下述技术方案实现：
一种降低外延片堆垛层错缺陷的外延方法的应用，所述衬底为N型衬底，所述降低外延片堆垛层错缺陷的外延方法应用于6英寸4H-SiC外延片的外延生长中。
本发明降低外延片堆垛层错缺陷的外延方法具有如下技术效果：
(1)、采用高温原位氢气刻蚀对衬底表面进行处理后，再采用偏硅超低速生长薄层外延缓冲层，抑制衬底与外延缓冲层界面处的堆垛层错的产生；
(2)、通过在衬底与外延层之间高温低速生长不同C/Si比的外延缓冲层，以此来消除缓冲层和外延层界面层间堆垛层错的产生，并且生长条件可以更有效衔接外延层的生长，以便制备出高质量的外延层，最后采用较高生长速率进行外延层的生长；
(3)、在生长外延层之前，适当降温的同时对缓冲层进行原位氢气刻蚀，以较高速率生长外延层，在抑制外延层堆垛层错产生的同时稳定量产。
与现有技术相比，本发明制备的外延片具有堆垛层错平均密度较小的特点(现有技术外延片的堆垛层错平均密度为3～6cm-2，本发明外延片的堆垛层错平均密度为0.1～0.5cm-2)，可用于生长6英寸4H-SiC外延片。
附图说明
图1a～图1c是采用常规外延工艺生长的三个外延片堆垛层错分布图；
图2a～图2c是采用本发明降低外延片堆垛层错缺陷的外延方法生长的三个外延片堆垛层错分布图。
具体实施方式
下面结合实施例及附图，具体阐明本发明的实施方式，附图仅供参考和说明使用，不构成对本发明专利保护范围的限制。
实施例1
一种降低外延片堆垛层错缺陷的外延方法，包括以下步骤：
S1、将衬底放入晶片仓内的石墨托盘上，通过机械手将载有衬底的石墨托盘放入水平热壁反应器反应室内的生长位置；
S2、向反应室内通入氢气直到反应室内主气流达到90slm，压力为60mbar，升温至生长所需温度1630℃，在氢气氛围下刻蚀衬底20min；
S3、向反应室内通入乙烯、三氯氢硅气体和N型掺杂气体氮气，使乙烯的体积流量为18sccm，三氯氢硅气体的体积流量为30sccm，反应室内C/Si比值为1.2，在衬底的刻蚀面上以生长速率为2.0μm/h的低速生长厚度为0.2μm的第一外延缓冲层；
S4、向反应室内继续通入乙烯和三氯氢硅气体，使乙烯的体积流量为24sccm，三氯氢硅的体积流量为75sccm，反应室内C/Si比值为0.84，在第一外延缓冲层上以生长速率为7μm/h的低速生长厚度为0.4μm的第二外延缓冲层；
S5、停止向反应室内通入乙烯和三氯氢硅，并将反应室内的温度降至1600℃，在氢气氛围下刻蚀第二外延缓冲层4min；
S5＇、改变乙烯和三氯氢硅的流量，使乙烯的体积流量为37sccm，三氯氢硅的体积流量为100sccm，反应室内C/Si比值为0.97，以生长速率为7um/h的低速在第二外延缓冲层的刻蚀面上生长厚度为0.4μm的第三外延缓冲层；
S6、逐渐增加乙烯和三氯氢硅的流量，使乙烯的体积流量为127sccm，三氯氢硅的体积流量为300sccm，反应室内C/Si比值为1.11，在第三外延缓冲层上以生长速率为55μm/h的高速生长厚度为10μm外延层，形成堆垛层错密度为0.23cm-2的外延片；
S7、将反应室温度降至水平热壁反应器的待机温度700℃，通过机械手将外延片从反应室移至晶片仓，待温度降至室温后取出放入晶片盒中，然后对外延片片进行检测(检测结果如图2a)、清洗和封装。
本实施例所述第三外延缓冲层和第二外延缓冲层的生长速率大于所述第一外延缓冲层的生长速率，所述衬底为N型衬底，所述第一外延缓冲层、第二外延缓冲层和第三外延缓冲层均为N型重掺杂，以便在N型衬底上形成高质量的N型碳化硅外延片，三层外延缓冲层和外延层生长过程中均采用高纯N2作为掺杂源(N2流量为50～300sccm)，本实施例中，第一外延缓冲层掺杂浓度为1E18cm-3，第二外延缓冲层掺杂浓度为1E18cm-3，第三外延缓冲层掺杂浓度为1E18cm-3，外延层掺杂浓度为8E15cm-3。
实施例2
一种降低外延片堆垛层错缺陷的外延方法，包括以下步骤：
S1、将衬底放入晶片仓内的石墨托盘上，通过机械手将载有衬底的石墨托盘放入水平热壁反应器反应室内的生长位置；
S2、向反应室内通入氢气直到反应室内主气流达到120slm，压力为80mbar，升温至生长所需温度1650℃，在氢气氛围下刻蚀衬底14min；
S3、向反应室内通入乙烯、三氯氢硅气体和N型掺杂气体氮气，使乙烯的体积流量为14sccm，三氯氢硅气体的体积流量为29.78sccm，反应室内C/Si比值为0.94，在衬底的刻蚀面上以生长速率为3.0μm/h的低速生长厚度为0.2μm的第一外延缓冲层；
S4、向反应室内继续通入乙烯和三氯氢硅气体，使乙烯的体积流量为35sccm，三氯氢硅的体积流量为100sccm，反应室内C/Si比值为0.7，在第一外延缓冲层上以生长速率为11μm/h的低速生长厚度为0.6μm的第二外延缓冲层；
S5、停止向反应室内通入乙烯和三氯氢硅，并将反应室内的温度降至1615℃，在氢气氛围下刻蚀第二外延缓冲层7min；
S5＇、改变乙烯和三氯氢硅的流量，使乙烯的体积流量为90sccm，三氯氢硅的体积流量为90sccm，反应室内C/Si比值为1，在第二外延缓冲层的刻蚀面上以生长速率为11um/h的低速生长厚度为0.6μm的第三外延缓冲层；
S6、逐渐增加乙烯和三氯氢硅的流量，使乙烯的体积流量为127sccm，三氯氢硅的体积流量为300sccm，反应室内C/Si比值为1.11，在第三外延缓冲层上以生长速率为55μm/h的高速生长厚度为10μm外延层，形成堆垛层错密度为0.45cm-2的外延片；
S7、将反应室温度降至水平热壁反应器的待机温度800℃，通过机械手将外延片从反应室移至晶片仓，待温度降至室温后取出放入晶片盒中，然后对外延片片进行检测(检测结果如图2b)、清洗和封装。
本实施例所述第三外延缓冲层和第二外延缓冲层的生长速率大于所述第一外延缓冲层的生长速率，所述衬底为N型衬底，所述第一外延缓冲层、第二外延缓冲层和第三外延缓冲层均为N型重掺杂，以便在N型衬底上形成高质量的N型碳化硅外延片，三层外延缓冲层和外延层生长过程中均采用高纯N2作为掺杂源(N2流量为50～300sccm)，本实施例中，第一外延缓冲层掺杂浓度为1E18cm-3，第二外延缓冲层掺杂浓度为1E18cm-3，第三外延缓冲层掺杂浓度为1E18cm-3，外延层掺杂浓度为8E15cm-3。
实施例3
一种降低外延片堆垛层错缺陷的外延方法，包括以下步骤：
S1、将衬底放入晶片仓内的石墨托盘上，通过机械手将载有衬底的石墨托盘放入水平热壁反应器反应室内的生长位置；
S2、向反应室内通入氢气直到反应室内主气流达到130slm，压力为100mbar，升温至生长所需温度1660℃，在氢气氛围下刻蚀衬底18min；
S3、向反应室内通入乙烯、三氯氢硅气体和N型掺杂气体氮气，使乙烯的体积流量为17sccm，三氯氢硅气体的体积流量为32sccm，反应室内C/Si比值为1.06，在衬底的刻蚀面上以生长速率为4.0μm/h的低速生长厚度为0.3μm的第一外延缓冲层；
S4、向反应室内继续通入乙烯和三氯氢硅气体，使乙烯的体积流量为30sccm，三氯氢硅的体积流量为38sccm，反应室内C/Si比值为0.78，在第一外延缓冲层上以生长速率为15μm/h的低速生长厚度为1.0μm的第二外延缓冲层；
S5、停止向反应室内通入乙烯和三氯氢硅，并将反应室内的温度降至1630℃，在氢气氛围下刻蚀第二外延缓冲层4min；
S5＇、改变乙烯和三氯氢硅的流量，使乙烯的体积流量为40sccm，三氯氢硅的体积流量为84sccm，反应室内C/Si比值为0.95，在第二外延缓冲层的刻蚀面上以生长速率为15um/h的低速生长厚度为1.0μm的第三外延缓冲层；
S6、逐渐增加乙烯和三氯氢硅的流量，使乙烯的体积流量为127sccm，三氯氢硅的体积流量为300sccm，反应室内C/Si比值为1.11，在第三外延缓冲层上以生长速率为55μm/h的高速生长厚度为10μm外延层，形成堆垛层错密度为0.19cm-2的外延片；
S7、将反应室温度降至水平热壁反应器的待机温度900℃，通过机械手将外延片从反应室移至晶片仓，待温度降至室温后取出放入晶片盒中，然后对外延片片进行检测(检测结果如图2c)、清洗和封装。
本实施例所述第三外延缓冲层和第二外延缓冲层的生长速率大于所述第一外延缓冲层的生长速率，所述衬底为N型衬底，所述第一外延缓冲层、第二外延缓冲层和第三外延缓冲层均为N型重掺杂，以便在N型衬底上形成高质量的N型碳化硅外延片，三层外延缓冲层和外延层生长过程中均采用高纯N2作为掺杂源(N2流量为50～300sccm)，本实施例中，第一外延缓冲层掺杂浓度为1E18cm-3，第二外延缓冲层掺杂浓度为1E18cm-3，第三外延缓冲层掺杂浓度为1E18cm-3，外延层掺杂浓度为8E15cm-3。
实施例4
一种降低外延片堆垛层错缺陷的外延方法，包括以下步骤：
S1、将衬底放入晶片仓内的石墨托盘上，通过机械手将载有衬底的石墨托盘放入水平热壁反应器反应室内的生长位置；
S2、向反应室内通入氢气直到反应室内主气流达到140slm，压力为110mbar，升温至生长所需温度1670℃，在氢气氛围下刻蚀衬底10min；
S3、向反应室内通入乙烯、三氯氢硅气体和N型掺杂气体氮气，使乙烯的体积流量为13sccm，三氯氢硅气体的体积流量为25.49sccm，反应室内C/Si比值为1.02，在衬底的刻蚀面上以生长速率为4.0μm/h的低速生长厚度为0.3μm的第一外延缓冲层；
S4、向反应室内继续通入乙烯和三氯氢硅气体，使乙烯的体积流量为20sccm，三氯氢硅的体积流量为58.82sccm，反应室内C/Si比值为0.68，在第一外延缓冲层上以生长速率为15μm/h的低速生长厚度为1.0μm的第二外延缓冲层；
S5、停止向反应室内通入乙烯和三氯氢硅，并将反应室内的温度降至1630℃，在氢气氛围下刻蚀第二外延缓冲层4min；
S6、逐渐增加乙烯和三氯氢硅的流量，使乙烯的体积流量为127sccm，三氯氢硅的体积流量为300sccm，反应室内C/Si比值为1.11，在第二外延缓冲层的刻蚀面上以生长速率为55μm/h的高速生长厚度为10μm外延层，形成堆垛层错密度为0.49cm-2的外延片；
S7、将反应室温度降至水平热壁反应器的待机温度900℃，通过机械手将外延片从反应室移至晶片仓，待温度降至室温后取出放入晶片盒中，然后对外延片片进行检测、清洗和封装。
本实施例所述第三外延缓冲层和第二外延缓冲层的生长速率大于所述第一外延缓冲层的生长速率，所述衬底为N型衬底，所述第一外延缓冲层、第二外延缓冲层和第三外延缓冲层均为N型重掺杂，以便在N型衬底上形成高质量的N型碳化硅外延片，三层外延缓冲层和外延层生长过程中均采用高纯N2作为掺杂源(N2流量为50～300sccm)，本实施例中，第一外延缓冲层掺杂浓度为1E18cm-3，第二外延缓冲层掺杂浓度为1E18cm-3，第三外延缓冲层掺杂浓度为1E18cm-3，外延层掺杂浓度为8E15cm-3。
由于本发明的外延方法具有降低堆垛层错缺陷的特点，适用于水平热壁反应器，故本发明降低外延片堆垛层错缺陷的外延方法应用于6英寸4H-SiC外延片的外延生长中。
如图1a-1c所示，是使用Lasertec SICA88设备对现有的常规外延工艺的外延片进行缺陷检测的外延片堆垛层错分布图，如图2a-2c所示，是使用Lasertec SICA88设备对本发明三个实施例的外延片进行缺陷检测的外延片堆垛层错分布图，常规外延工艺的外延片与本发明三个实施例外延片(均为6英寸4H-SiC外延片)的检测结果对比如下表一所示：
表一
Figure BDA0002503514600000091
其中，常规外延片1、常规外延片2和常规外延片1均出自东莞市天域半导体科技有限公司，且三种常规外延片均为2019年前的6英寸晶圆，常规外延片1型号为6N350Si475N10-12，常规外延片2型号为6N350Si475N10-12，常规外延片3型号为6N350Si475N10-12。
以上表格中，堆垛层错密度计算公式为：SFD＝Q/S；其中，SFD代表堆垛层错密度，Q代表堆垛层错数量，S代表6英寸晶圆的有效面积，6英寸晶圆的有效面积为去除边缘3毫米所测试的区域面积，即6英寸晶圆的有效面积为定值162.7cm2。
由以上表格的堆垛层错密度可算出，三个常规外延片堆垛层错的平均密度为3.12cm-2，本发明四种外延片堆垛层错的平均密度为0.34cm-2，由此可见，本发明外延片堆垛层错的平均密度明显小于常规外延片堆垛层错的平均密度，因此，利用本发明的外延方法可明显降低堆垛层错密度，减小堆垛层错缺陷，提高外延片质量，稳定量产。
以上所揭露的仅为本发明的较佳实施例，不能以此来限定本发明的权利保护范围，因此依本发明申请专利范围所作的等同变化，仍属本发明所涵盖的范围。

Claims (8)

1.一种降低外延片堆垛层错缺陷的外延方法，其特征在于，包括以下步骤：
S1、将衬底放置于反应室内的生长位置；
S2、向反应室内通入氢气直到反应室内主气流达到90～140slm，压力为60～110mbar，升温至1630～1670℃，在氢气氛围下刻蚀衬底10～20min；
S3、向反应室内通入乙烯和三氯氢硅气体直到反应室内C/Si比值为0.9～1.2，在衬底的刻蚀面上生长第一外延缓冲层；
S4、向反应室内继续通入乙烯及三氯氢硅气体直到反应室内C/Si比值为0.6～0.9，在第一外延缓冲层上生长第二外延缓冲层；
S5、停止向反应室内通入乙烯和三氯氢硅，并将反应室内的温度降至1600～1630℃，在氢气氛围下刻蚀第二外延缓冲层4～10min；
S6、逐渐增加乙烯和三氯氢硅的流量直到C/Si比值为1.0～1.2，生长外延层，形成外延片；
S7、将反应室温度降至700～900℃，取出外延片并对外延片进行检测、清洗和封装；
所述步骤S5与S6之间还包括：S5＇、改变乙烯和三氯氢硅的流量，直到反应室内C/Si比值为0.9～1.1，在第二外延缓冲层的刻蚀面上生长第三外延缓冲层；
所述第三外延缓冲层和第二外延缓冲层的生长速率大于所述第一外延缓冲层的生长速率，所述第一外延缓冲层的生长速率为2.0～4.0μm/h，所述第二外延缓冲层的生长速率为7～15μm/h，所述第三外延缓冲层的生长速率为7～15um/h。
2.根据权利要求1所述的降低外延片堆垛层错缺陷的外延方法，其特征在于，所述步骤S5＇中，乙烯的体积流量为30～90sccm，三氯氢硅的体积流量为60～170sccm，且其厚度为0.2～1.0μm。
3.根据权利要求2所述的降低外延片堆垛层错缺陷的外延方法，其特征在于，所述第一外延缓冲层、第二外延缓冲层和第三外延缓冲层均为N型重掺杂，采用高纯N2作为掺杂源，所述第一外延缓冲层掺杂浓度为1～8E18cm-3，所述第二外延缓冲层掺杂浓度为1～8E18cm-3，所述第三外延缓冲层掺杂浓度为1～8E18cm-3，所述外延层掺杂浓度为5～9E15cm-3。
4.根据权利要求1所述的降低外延片堆垛层错缺陷的外延方法，其特征在于，所述步骤S3中，乙烯的体积流量为10～20sccm，三氯氢硅的体积流量为20～40sccm，所述第一外延缓冲层的厚度为0.1～0.3μm。
5.根据权利要求1所述的降低外延片堆垛层错缺陷的外延方法，其特征在于，所述步骤S4中，乙烯的体积流量为20～60sccm，三氯氢硅的体积流量为30～160sccm，所述第二外延缓冲层的厚度为0.2～1.0μm。
6.根据权利要求1所述的降低外延片堆垛层错缺陷的外延方法，其特征在于，所述步骤S6中，乙烯的体积流量为120～140sccm，三氯氢硅的体积流量为270～310sccm，所述外延层的生长速率为50～60μm/h，所述外延层生长厚度为6～15μm。
7.根据权利要求1所述的降低外延片堆垛层错缺陷的外延方法，其特征在于，所述反应室为水平热壁反应器的反应室，所述外延片的堆垛层错平均密度为0.1～0.5cm-2。
8.根据权利要求1-7任一项所述的降低外延片堆垛层错缺陷的外延方法的应用，其特征在于，所述衬底为N型衬底，所述降低外延片堆垛层错缺陷的外延方法应用于6英寸4H-SiC外延片的外延生长中。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115074825B (zh) * 2022-06-10 2024-07-05 厦门紫硅半导体科技有限公司 碳化硅外延结构、脉冲式生长方法及其应用
CN114775046B (zh) * 2022-06-22 2022-11-29 浙江大学杭州国际科创中心 一种碳化硅外延层生长方法
CN115029782B (zh) * 2022-08-10 2022-10-21 芯三代半导体科技(苏州)有限公司 一种碳化硅外延生长方法
CN116259534B (zh) * 2023-05-12 2024-06-18 比亚迪股份有限公司 碳化硅外延方法
CN116770430B (zh) * 2023-05-17 2024-11-12 江苏汉印机电科技股份有限公司 一种降低碳化硅同质外延片表面粗糙度的外延方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102254798A (zh) * 2011-06-28 2011-11-23 中国科学院半导体研究所 碳化硅pin微结构的制作方法
JP2013018659A (ja) * 2011-07-07 2013-01-31 Mitsubishi Electric Corp エピタキシャルウエハ及び半導体素子
CN105826186A (zh) * 2015-11-12 2016-08-03 中国电子科技集团公司第五十五研究所 高表面质量碳化硅外延层的生长方法
CN106711031A (zh) * 2016-12-15 2017-05-24 中国电子科技集团公司第五十五研究所 降低基平面位错对碳化硅外延层影响的方法
CN107068539A (zh) * 2016-12-15 2017-08-18 中国电子科技集团公司第五十五研究所 降低碳化硅外延基平面位错密度的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102254798A (zh) * 2011-06-28 2011-11-23 中国科学院半导体研究所 碳化硅pin微结构的制作方法
JP2013018659A (ja) * 2011-07-07 2013-01-31 Mitsubishi Electric Corp エピタキシャルウエハ及び半導体素子
CN105826186A (zh) * 2015-11-12 2016-08-03 中国电子科技集团公司第五十五研究所 高表面质量碳化硅外延层的生长方法
CN106711031A (zh) * 2016-12-15 2017-05-24 中国电子科技集团公司第五十五研究所 降低基平面位错对碳化硅外延层影响的方法
CN107068539A (zh) * 2016-12-15 2017-08-18 中国电子科技集团公司第五十五研究所 降低碳化硅外延基平面位错密度的方法

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