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WO2013084385A1 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

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Publication number
WO2013084385A1
WO2013084385A1 PCT/JP2012/005632 JP2012005632W WO2013084385A1 WO 2013084385 A1 WO2013084385 A1 WO 2013084385A1 JP 2012005632 W JP2012005632 W JP 2012005632W WO 2013084385 A1 WO2013084385 A1 WO 2013084385A1
Authority
WO
WIPO (PCT)
Prior art keywords
power supply
memory cell
mos transistor
type mos
memory device
Prior art date
Application number
PCT/JP2012/005632
Other languages
English (en)
French (fr)
Inventor
山上　由展
小島　誠
里見　勝治
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to JP2013548056A priority Critical patent/JP5980229B2/ja
Priority to CN201280030947.6A priority patent/CN103620687B/zh
Publication of WO2013084385A1 publication Critical patent/WO2013084385A1/ja
Priority to US14/172,636 priority patent/US9183923B2/en

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    • G11C—STATIC STORES
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    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Definitions

  • the present invention relates to a memory cell power supply voltage control technique in a semiconductor memory device such as a static random access memory (SRAM).
  • a semiconductor memory device such as a static random access memory (SRAM).
  • the power supply voltage of the memory cell is lowered for each row so as to reduce the leakage current of the memory cell.
  • the high power supply voltage of the memory cell in the non-selected row is controlled to a voltage value lower than the VDD level (see Patent Document 1).
  • the power supply voltage of the memory cell is lowered for each column so as to increase the write margin of the memory cell while ensuring a sufficient static noise margin. That is, the high power supply voltage of the memory cell in the column selected at the time of data writing is controlled to a voltage value lower than the VDD level (see Patent Documents 2 and 3).
  • the low power supply voltage of the memory cell in the column selected at the time of data writing is controlled to a voltage value higher than the VSS level (see Patent Document 4).
  • Patent Document 2 since there is no means for supplying electric charge to the memory cell power supply after the memory cell power supply is lowered during the write operation, the memory cell power supply voltage gradually decreases due to the leakage current. For this reason, the memory cell power supply becomes lower than the retention voltage of the memory cell during the write operation, and the data stored in the memory cell other than the write target connected to the memory cell power supply is destroyed. Occurs.
  • the present invention suppresses current consumption in the memory cell power supply generation part when the memory cell power supply is lowered to improve the write characteristics of the memory cell during the write operation, and the memory cell power supply
  • An object of the present invention is to provide a semiconductor memory device that does not drop below the retention voltage and does not cause data destruction of memory cells.
  • the first semiconductor memory device of the present invention is the same as a plurality of word lines, a plurality of bit lines, and a plurality of memory cells arranged at intersections of the word lines and the bit lines.
  • a semiconductor memory device having a plurality of memory cell power supply circuits for supplying the same memory cell power supply to a plurality of memory cells connected on a bit line, wherein the memory cell power supply circuit includes a first power supply and a second power supply circuit.
  • a first P-type MOS transistor and a second P-type MOS transistor connected in series with a power supply, and a contact point between the first P-type MOS transistor and the second P-type MOS transistor is provided.
  • the value is set higher than the absolute value of the threshold voltage of the load transistor and drive transistor of the memory cell.
  • a second semiconductor memory device of the present invention includes a plurality of word lines, a plurality of bit lines, a plurality of memory cells arranged at intersections of the word lines and the bit lines, and a plurality connected on the same bit line. And a plurality of memory cell power supply circuits for supplying the same memory cell power supply to the memory cells, wherein the memory cell power supply circuit is connected in series between a first power supply and a second power supply.
  • the first P-type MOS transistor, the second P-type MOS transistor, and the first N-type MOS transistor connected to the first P-type MOS transistor, and the first P-type MOS transistor and the second P-type MOS transistor.
  • a contact is output as the memory cell power supply, and a column selection signal and a write signal are applied to the gate terminal of the first P-type MOS transistor and the gate terminal of the first N-type MOS transistor.
  • a control signal based on the control signal is input, and the drain terminal of the first N-type MOS transistor is connected to the gate terminal of the second P-type MOS transistor. .
  • a third semiconductor memory device of the present invention a plurality of word lines, a plurality of bit lines, a plurality of memory cells arranged at intersections of the word lines and the bit lines, and a plurality connected on the same bit line And a plurality of memory cell power supply circuits for supplying the same memory cell power supply to the memory cells, wherein the memory cell power supply circuit is connected in series between a first power supply and a second power supply.
  • a first P-type MOS transistor and a second P-type MOS transistor connected to each other, and a contact point between the first P-type MOS transistor and the second P-type MOS transistor is output as the memory cell power source.
  • a control signal based on a write control signal is input to the gate terminal of the first P-type MOS transistor regardless of a column selection signal, and the second P-type MOS transistor
  • the gate terminal is characterized in that the control signal based the column selection signal and to said write control signal is input.
  • a fourth semiconductor memory device of the present invention a plurality of word lines, a plurality of bit lines, a plurality of memory cells arranged at intersections of the word lines and the bit lines, and a plurality connected on the same bit line
  • a plurality of memory cell power supply circuits for supplying the same memory cell power supply to the memory cells, wherein the memory cell power supply circuit uses the memory cell power supply more than the first power supply during a write operation. It has a function of controlling to a low potential, and is composed of a MOS transistor connected between the first power source and the memory cell power source, and the memory cell power source is controlled to a potential lower than that of the first power source.
  • a leakage current compensation circuit for compensating for a leakage current of the memory cell power supply during the period.
  • a fifth semiconductor memory device includes a plurality of word lines, a plurality of bit lines, a plurality of memory cells arranged at intersections of the word lines and the bit lines, and a plurality connected on the same bit line.
  • a plurality of memory cell power supply circuits for supplying the same memory cell power supply to the memory cells, wherein the memory cell power supply circuit uses the memory cell power supply more than the first power supply during a write operation.
  • the number of logic stages required to control the memory cell power supply to the same potential as the first power supply from the first stage input of the clock signal input to the semiconductor memory device has a function of controlling to a low potential.
  • the number of logic stages is less than that required for controlling the word line to the inactive state from the first stage input of the clock signal input to the semiconductor memory device.
  • the semiconductor memory device of the present invention it is possible to improve the write characteristics of the memory cell during the write operation with low power consumption. Furthermore, since the memory cell power supply does not drop below the retention voltage of the memory cell as compared with the conventional case, the memory cell data can be reliably stored without causing data destruction of the memory cell. It is.
  • FIG. 1 is a circuit diagram showing a configuration of a semiconductor memory device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating a detailed configuration example of a bit line precharge circuit in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a detailed configuration example of a leakage current compensation circuit in FIG. 1.
  • 3 is a timing chart for explaining the operation of the semiconductor memory device of FIG. 1.
  • FIG. 2 is a circuit diagram showing an example of a method for generating a write control signal in the semiconductor memory device of FIG. 1.
  • 6 is a timing chart for explaining another operation of the semiconductor memory device of FIG. 1.
  • 6 is a timing chart for explaining still another operation of the semiconductor memory device of FIG. 1.
  • FIG. 1 is a circuit diagram showing a configuration of a semiconductor memory device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating a detailed configuration example of a bit line precharge circuit in FIG. 1.
  • FIG. 2 is a circuit
  • FIG. 2 is a circuit diagram showing an example of a specific configuration of a control circuit for generating word lines and memory cell power supplies in the semiconductor memory device of FIG. 1. It is a circuit diagram which shows the structure of the semiconductor memory device of Embodiment 2 of this invention. It is a circuit diagram which shows the structure of the semiconductor memory device of Embodiment 3 of this invention.
  • FIG. 1 is a configuration diagram of a semiconductor memory device according to Embodiment 1 of the present invention.
  • the semiconductor memory device shown in FIG. 1 includes a memory cell 10 including access transistors A1 and A2, drive transistors D1 and D2, and load transistors L1 and L2 so as to have two storage nodes N1 and N2, and a bit line pre- A charge circuit 15, a memory cell power supply circuit 20 composed of P-type MOS transistors MP1 and MP2, a leakage current compensation circuit 25, a power supply voltage detection circuit 30, an inverter circuit INV1, and a NAND circuit NAND1 are provided.
  • a memory cell 10 including access transistors A1 and A2, drive transistors D1 and D2, and load transistors L1 and L2 so as to have two storage nodes N1 and N2, and a bit line pre- A charge circuit 15, a memory cell power supply circuit 20 composed of P-type MOS transistors MP1 and MP2, a leakage current compensation circuit 25, a power supply voltage detection circuit 30, an inverter circuit INV1,
  • WL0 to x are word lines
  • BL0 to 1 and / BL0 to 1 are bit lines
  • PCG is a precharge control signal
  • VDDM0 to 1 are memory cell power supplies
  • AD0 to 1 are column address signals
  • WEN is a write control signal
  • VDD is A power supply (first power supply) is shown.
  • x is an integer of 1 or more, and in FIG. 1, it indicates that there are a plurality of memory cells 10 connected to the plurality of word lines WL0 to x.
  • the word lines WL0 to x are connected to the gate terminals of the access transistors A1 and A2 constituting each memory cell 10, respectively.
  • the bit lines BL 0 to 1 and / BL 0 to 1 are connected to the drain terminals of the access transistors A 1 and A 2 constituting each memory cell 10, respectively.
  • the same memory cell power supply VDDM0 (or VDDM1) is connected to the source terminals of the load transistors L1, L2 of each memory cell 10 connected to BL0, / BL0 (or BL1, / BL1) on the same bit line.
  • an inverter is constituted by the load transistor L1 and the drive transistor D1
  • an inverter is constituted by the load transistor L2 and the drive transistor D2
  • an input / output terminal of each inverter is connected to constitute a flip-flop.
  • This flip-flop stores and holds data.
  • the gate terminals of access transistors A1 and A2 are connected to word lines WL0 to x, and their drain terminals are connected to bit lines BL0 to 1 and / BL0 to 1, respectively.
  • the source terminals of the access transistors A1 and A2 are connected to the input / output terminals of the inverter, respectively.
  • the memory cell power supply circuit 20 includes P-type MOS transistors MP1 and MP2 connected in series between a power supply VDD and a ground power supply, and outputs the contacts of the P-type MOS transistors MP1 and MP2 as memory cell power supplies VDDM0 to VDDM1. ing.
  • the output of the NAND circuit NAND1 that receives the column address signal AD0 (or AD1), the write control signal WEN, and the output of the power supply voltage detection circuit 30 is input to the gate terminal of the P-type MOS transistor MP2 constituting the memory cell power supply circuit 20. The signal is connected.
  • the output signal of the inverter circuit INV1 which receives the output signal of the NAND circuit NAND1, is connected to the gate terminal of the P-type MOS transistor MP1.
  • FIG. 2 is a circuit diagram showing a detailed configuration example of the bit line precharge circuit 15 in FIG.
  • the bit line precharge circuit 15 is composed of three P-type MOS transistors MP3, MP4 and MP5 each receiving a precharge control signal PCG at its gate terminal, and between the power supply VDD and each bit line BL, / BL. It is inserted between both bit lines BL, / BL.
  • FIG. 3 is a circuit diagram showing a detailed configuration example of the leakage current compensation circuit 25 in FIG.
  • MP6 indicates a P-type MOS transistor
  • MN1 indicates an N-type MOS transistor.
  • the power supply VDD is connected to the source terminal and gate terminal of the P-type MOS transistor MP6, and the drain terminal is connected to the memory cell power supply VDDM.
  • the power supply VDD is connected to the source terminal of the N-type MOS transistor MN1, the ground power supply is connected to the gate terminal, and the drain terminal is connected to the memory cell power supply VDDM.
  • Both the P-type MOS transistor MP6 and the N-type MOS transistor MN1 in FIG. 3 are in the off state.
  • a write circuit for transferring write data to the bit line connected to the write target memory cell 10 and data from the memory cell 10 are read.
  • the lead circuit for this purpose is omitted for the sake of simplicity.
  • the write circuit is controlled by signals based on the column address signal AD0 and the write control signal WEN when transferring write data to the bit lines BL0 and / BL0, and when transferring write data to the bit lines BL1 and / BL1, It is assumed that the signal is controlled by a signal based on the column address signal AD1 and the write control signal WEN.
  • the potential of one of the bit lines BL and / BL precharged to H level by the bit line precharge circuit 15 is changed from H level to L level in advance. This is realized by changing the word line from L level to H level (active state). Data is read from the memory cell 10 by previously activating the word line from the state of the bit lines BL and / BL precharged to the H level by the bit line precharge circuit 15. This is realized by changing any one of the bit lines from the H level to the L level based on the state held in the flip-flop. Further, when the word line is at L level (inactive state), both access transistors A1 and A2 are turned off. Therefore, as long as the memory cell power supply VDDM0 to 1 is continuously supplied, the data stored in the flip-flop is not stored. The same data is stored and held without being affected by the outside.
  • all word lines are at L level (inactive state), and all bit lines are precharged to H level.
  • one of the bit lines BL0 and / BL0 connected to the memory cell 10 to be written is changed from H level to L level.
  • the BL0 side is changed from H level to L level.
  • the word line WLx is changed from the L level to the H level (active state).
  • bit line BL0 (/ BL0) is transmitted to memory cell 10 via access transistor A1 (A2).
  • the potential state of the bit line BL0 is L level
  • the potential on the source terminal side of the access transistor A1 of the memory cell 10 changes from H level to L level.
  • the source terminal of the access transistor A1 is an input of an inverter composed of a load transistor L2 and a drive transistor D2. Therefore, when the potential of the source terminal of the access transistor A1 exceeds the switching voltage of the inverter, the data in the memory cell 10 is inverted and the data rewriting is completed.
  • the load transistor L1 When the source terminal side of the access transistor A1 is at H level, the load transistor L1 is on and the drive transistor D1 is off.
  • the actual potential of the source terminal of the access transistor A1 is determined by the current capability ratio between the access transistor A1 and the load transistor L1.
  • the memory cell 10 is designed so that “current capability of access transistor> current capability of load transistor”. Therefore, if the bit line BL0 side becomes L level, the source terminal side of the access transistor A1 can change from H level to L level side, and the switching voltage of the inverter constituted by the load transistor L2 and the drive transistor D2 can be exceeded. Data in the memory cell 10 can be rewritten.
  • the load transistor source potential (memory cell power supply) is lowered to bring the load transistor capability into the normal state (the power supply to the source terminal of the load transistor). What is necessary is just to make it lower than the state where the VDD level is applied.
  • the source potential (memory cell power supply) of the load transistor L1 decreases, the capacity of the load transistor L1 decreases. Therefore, when the word line WLx is in the active state and the bit line BL0 side is at the L level, the source terminal side of the access transistor A1 is likely to change from the H level to the L level side, and an inverter composed of the load transistor L2 and the drive transistor D2 Therefore, the data in the memory cell 10 can be rewritten.
  • the source potential (memory cell power supply) of the load transistor is lowered during the write operation, the write characteristics to the memory cell 10 are improved.
  • the memory cell power supply circuit 20 that generates the memory cell power supplies VDDM0 and VDDM1 is controlled by signals based on the column address signals AD0 and AD1 and the write control signal WEN.
  • the write control signal WEN is L level (inactive state) except during the write operation. Therefore, regardless of the state of the column address signals AD0 and AD1, the NAND circuit NAND1 outputs an H level, and the inverter circuit INV1 that receives the output of the NAND circuit NAND1 outputs an L level. Accordingly, since the P-type MOS transistor MP1 constituting the memory cell power supply circuit 20 is turned on and the P-type MOS transistor MP2 is turned off, all the memory cell power supplies VDDM0 and VDDM1 output the power supply VDD level.
  • the write control signal WEN becomes H level (active state).
  • one of the column address signals AD0 and AD1 is at the H level.
  • the column address signal AD0 is at H level and AD1 is at L level. It is.
  • the NAND circuit NAND1 that receives the column address signal AD0 outputs an L level, and the inverter circuit INV1 in the next stage outputs an H level. Since the P-type MOS transistor MP1 of the memory cell power supply circuit 20 is turned off and the P-type MOS transistor MP2 is turned on, the potential of the memory cell power supply VDDM0 is the absolute value of the threshold voltage of the P-type MOS transistor MP2 from the power supply VDD level. It drops to a certain
  • the memory cell power supply VDDM1 of the memory cell 10 connected on the bit lines BL1, / BL1 to which writing is not performed outputs the power supply VDD level because the column address signal AD1 is at the L level.
  • the memory cell power supply of the memory cell 10 connected on the bit line where writing is not performed need not be lowered from the power supply VDD level.
  • the memory cell power supply should be controlled to be fixed at the power supply VDD level by a signal based on the column address signal.
  • the memory cell power supply circuit 20 that generates the memory cell power supply has a configuration in which no through current is generated from the power supply VDD to the ground power supply.
  • the potential of the memory cell power supply VDDM0 of the memory cell 10 connected on the bit lines BL0 and / BL0 on which writing is performed decreases to the absolute value
  • the memory cell power supply VDDM0 of the memory cell (memory cell connected to an inactive word line other than the word line WLx) connected to the bit lines BL0 and / BL0 to which writing is performed is connected to the memory cell 10
  • the data stored in the memory cell 10 is destroyed because the voltage becomes lower than the retention voltage.
  • a voltage higher than that of the memory cell power supply is applied to the substrate terminal of the P-type MOS transistor MP2 constituting the memory cell power supply circuit 20.
  • the power supply VDD may be applied, or a potential higher than the power supply VDD may be applied. Due to the substrate bias effect of the P-type MOS transistor MP2, the absolute value of the threshold voltage becomes larger than the absolute value
  • Another method for solving the above problem is to make the channel length of the P-type MOS transistor MP2 constituting the memory cell power supply circuit 20 larger than the channel length of the load transistor and drive transistor constituting the memory cell 10. .
  • the retention voltage is determined by the absolute value of the threshold voltage of the load transistor or drive transistor.
  • the threshold voltage of the transistor depends on the channel length of the transistor. The smaller the channel length, the lower the absolute value of the threshold voltage. Therefore, if the channel length of the P-type MOS transistor MP2 constituting the memory cell power supply circuit 20 is made larger than the channel length of the load transistor or drive transistor constituting the memory cell 10, the P-type constituting the memory cell power supply circuit 20 will be described.
  • the absolute value of the threshold voltage of the MOS transistor MP2 becomes larger than
  • Still another method for solving the above problem is that the impurity concentration injected into the diffusion region of the P-type MOS transistor MP2 constituting the memory cell power supply circuit 20 is injected into the diffusion region of the load transistor constituting the memory cell 10. Is to be higher.
  • the threshold voltage of the transistor depends on the impurity concentration injected into the diffusion region of the transistor. The higher the impurity concentration, the higher the absolute value of the threshold voltage.
  • the memory cell power supply circuit 20 if the impurity concentration injected into the diffusion region of the P-type MOS transistor MP2 constituting the memory cell power supply circuit 20 is higher than the impurity concentration injected into the diffusion region of the load transistor constituting the memory cell 10, the memory cell power supply circuit
  • the absolute value of the threshold voltage of the P-type MOS transistor MP2 constituting 20 is larger than
  • the leakage current compensation circuit 25 will be described.
  • the potential of the memory cell power supply VDDM0 of the memory cell 10 connected to the same bit line as the write target memory cell 10 (for example, the bit lines BL0 and / BL0) is the power supply VDD level.
  • which is the absolute value of the threshold voltage of the P-type MOS transistor MP2.
  • the leak current compensation circuit 25 shown in FIG. 3 is an example of a circuit for supplying a current corresponding to this minute leak current.
  • an inverter is constituted by the load transistor L1 and the drive transistor D1, and the load transistor L2 and the drive transistor D2, and an input / output terminal of each inverter is connected to constitute a flip-flop.
  • the leak current flowing through the memory cell 10 is the sum of the leak current flowing through the off-state load transistor L2 and the leak current flowing through the off-state drive transistor D1.
  • the load transistor is a P-type MOS transistor
  • the drive transistor is an N-type MOS transistor. Therefore, for example, as in the configuration of FIG. 3, a configuration imitating an off-state load transistor (P-type MOS transistor) and an off-state drive transistor (N-type MOS transistor) of the memory cell 10 is connected to the memory cell power supply. To do. Furthermore, by adjusting the channel width and channel length of the MOS transistors constituting the leak current compensation circuit 25 or the number of MOS transistors, it is possible to supply a current corresponding to the leak current flowing through the memory cell 10. .
  • the impurity concentration injected into the diffusion region of the P-type MOS transistor MP6 constituting the leak current compensation circuit 25 is preferably equal to the impurity concentration of the load transistor of the memory cell 10, and the N-type MOS transistor MN1. It is desirable that the impurity concentration implanted into the diffusion region is equal to the impurity concentration of the drive transistor of the memory cell 10. If the impurity concentration is the same, it is possible to configure the leakage current compensation circuit 25 having good followability to changes in leakage current with changes in temperature and power supply voltage.
  • the channel length of the P-type MOS transistor MP6 constituting the leakage current compensation circuit 25 is preferably equal to the channel length of the load transistor of the memory cell 10, and the channel length of the N-type MOS transistor MN1 is It is desirable to be equal to the channel length of the drive transistor of the memory cell 10. If the channel lengths of the transistors are the same, it is possible to configure the leakage current compensation circuit 25 that has good followability to changes in leakage current with changes in temperature and power supply voltage.
  • the leakage current compensation circuit 25 may be configured only by the P-type MOS transistor, and the leakage current is reduced by the drive transistor of the memory cell 10. In such a case, the leakage current compensation circuit 25 may be composed of only an N-type MOS transistor.
  • the leakage current compensation circuit 25 may be constituted by a P-type MOS transistor. If the P-type MOS transistor inserted between the power supply and the memory cell power supply is configured to be diode-connected to the gate (the memory cell power supply is connected to the gate terminal), the change in leakage current with respect to changes in temperature and power supply voltage can be reduced. On the other hand, it is possible to configure the leak current compensation circuit 25 with good followability.
  • the leak current compensation circuit 25 having a better followability with respect to the change of the leak current with respect to the change of the temperature and the power supply voltage is formed. It becomes possible to do.
  • the MOS transistor constituting the leakage current compensation circuit 25 is composed of one P-type MOS transistor and one N-type MOS transistor, but a plurality of them are connected in parallel or in series. It may be a configuration.
  • MOS transistor constituting the leakage current compensation circuit 25 of FIG. 3 is shown as an example in the off state, it may be constituted in the on state. Specifically, a ground power source or a memory cell power source is connected to the gate terminal of the P-type MOS transistor MP6, or a power source VDD or a memory cell power source is connected to the gate terminal of the N-type MOS transistor MN1.
  • the leakage current compensation circuit 25 only needs to be able to supply a current corresponding to the leakage current of the memory cell 10 to the memory cell power supply. Therefore, by adjusting the channel length and channel width of the MOS transistor connected between the VDD power source and the memory cell power source, or by increasing or decreasing the number of MOS transistors connected between the VDD power source and the memory cell power source, What is necessary is just to adjust the electric current supplied to a cell power supply. Then, the MOS transistor in the leakage current compensation circuit 25 may be configured so that a current corresponding to the leakage current of the memory cell 10 is finally supplied to the memory cell power supply.
  • a bit line precharge circuit 15 for precharging a bit line to an H level (power supply VDD level) adjacent to a memory cell array region formed of a plurality of memory cells 10 is laid out.
  • the semiconductor memory device can be reduced in area. Layout is possible.
  • the power supply voltage detection circuit 30 is a circuit that determines the state of the power supply voltage applied to the semiconductor memory device and the semiconductor integrated circuit including the semiconductor memory device. For example, when the power supply voltage applied to the semiconductor memory device or the semiconductor integrated circuit including the semiconductor memory device is higher than 1V, the L level is output, and when the power supply voltage is lower than 1V, the H level is output.
  • the NAND circuit NAND1 When the power supply voltage detection circuit 30 outputs L level, the NAND circuit NAND1 outputs H level regardless of the state of the column address signals AD0 to AD1 and the write control signal WEN, and the inverter circuit INV1 has L level. Output. Accordingly, the P-type MOS transistor MP1 constituting the memory cell power supply circuit 20 is turned on and the P-type MOS transistor MP2 is turned off, so that the memory cell power supplies VDDM0 to VDDM1 always output the power supply VDD level.
  • the write characteristics of the memory cell 10 become worse as the power supply voltage of the semiconductor memory device is lower.
  • the operation of reducing the memory cell power supply to improve the write characteristics of the memory cell 10 is performed when the power supply voltage of the semiconductor memory device is low (for example, the power supply voltage applied to the semiconductor memory device is lower than 1V). Only when).
  • the power supply voltage of the semiconductor memory device is high (for example, when the power supply voltage applied to the semiconductor memory device is higher than 1 V), there is a problem even if the memory cell power supply is lowered during the write operation to improve the write characteristics of the memory cell 10
  • the memory cell power supply fluctuates during the write operation, an unnecessary charge / discharge current flows through the memory cell power supply.
  • the memory cell power supply constituting the memory cell power supply circuit 20 is fixed at the power supply VDD level ( If the control can be made such that the P-type MOS transistor MP2 constituting the memory cell power supply circuit 20 is always turned off), the power consumption of the semiconductor memory device can be suppressed.
  • the case where the P-type MOS transistor MP2 constituting the memory cell power supply circuit 20 is configured to be always turned off by a signal based on the output signal of the power supply voltage detection circuit 30 is shown as an example.
  • the NAND circuit NAND1 shown in FIG. 1 is changed to a two-input NAND circuit, and an N-type MOS transistor is further inserted between the P-type MOS transistor MP2 constituting the memory cell power supply circuit 20 and the ground power supply. Even if the gate terminal of the transistor is controlled by a signal based on the output signal of the power supply voltage detection circuit 30, the same operation and effect as in this embodiment can be obtained.
  • the power supply voltage detection circuit 30 does not have to be arranged in the semiconductor memory device as shown in FIG.
  • one power supply voltage detection circuit 30 is arranged in the semiconductor integrated circuit, and the output signal is connected to each semiconductor memory device. If one power supply voltage detection circuit 30 is configured to control all semiconductor memory devices, the semiconductor integrated circuit can be configured in a smaller area.
  • FIG. 4 is a timing chart for explaining the operation of the semiconductor memory device of FIG.
  • CLK is a clock signal input to the semiconductor memory device
  • WLx is a word line
  • AD0 is a column address signal
  • WEN is a write control signal
  • VDDM0 is a memory cell power supply.
  • Each signal name corresponds to the signal name described in FIG.
  • the timing chart shown in FIG. 4 shows an operation when writing is performed on the memory cell 10 (the upper left memory cell in FIG. 1) connected to the word line WLx and the bit lines BL0 and / BL0.
  • the semiconductor memory device is controlled to activate any one of the word lines WL0 to WLx in synchronization with the clock signal CLK. Therefore, the word line WLx is in an active state (H level) for a time substantially equal to the H level period of the clock signal CLK.
  • the word line WLx becomes H level (active state) at time T1, and at the same time, the write control signal WEN also becomes H level (active state).
  • the column address signal AD0 is configured such that the potential does not change during the H level period of the clock signal CLK. In this case, the column address signal AD0 is in the H level state (selected state) during the H level period of the clock signal CLK. Although not shown in FIG. 4, the column address signal AD1 is in an L level state (non-selected state).
  • the memory cell power supply VDDM0 changes from the voltage VDD (time T1) to the voltage V1 (time T2). .
  • the voltage V1 is a potential slightly higher than the absolute value
  • the memory cell power supply VDDM0 is set to the voltage at time T3.
  • the potential is lower than V2.
  • the voltage V ⁇ b> 2 is a retention voltage of the memory cell 10. Therefore, when the write control signal WEN is activated during the period from the time T1 to the time T3, the potential of the memory cell power supply VDDM0 becomes lower than the retention voltage V2 of the memory cell 10, and as a result, the memory cell 10 data Destruction occurs.
  • the timing of the write control signal WEN is set so that the write control signal WEN is activated during the period from time T1 to time T4.
  • the potential of the memory cell power supply VDDM0 does not become lower than the retention voltage V2. Therefore, a semiconductor memory device in which data destruction of the memory cell 10 does not occur is possible.
  • the timing of the write control signal WEN is set so that the memory cell power supply does not become lower than the retention voltage of the memory cell 10 due to the leakage current of the memory cell 10 by giving an upper limit to the active state period of the write control signal WEN. It may be set.
  • FIG. 5 is a circuit diagram showing an example of a method for generating the write control signal WEN.
  • the circuit diagram shown in FIG. 5 includes a buffer circuit BUF1, an inverter circuit INV2, and an AND circuit AND1.
  • WRITE indicates a write determination signal.
  • the write determination signal WRITE is a signal synchronized with the clock signal CLK input to the semiconductor memory device, and is an active state (H level) during a write operation for a time equivalent to the H period of the clock signal CLK.
  • the buffer circuit BUF1 is a circuit configured by connecting an even number of inverter circuits, and is a circuit that outputs a signal input to the buffer circuit BUF1 with a certain delay.
  • the write control signal WEN is a signal generated by a logical product of the write determination signal WRITE and an inverted signal of a signal obtained by delaying the write determination signal WRITE for a certain time. Therefore, when the write determination signal WRITE becomes H level, the write control signal WEN becomes H level (active state), and after the delay time determined by the plurality of buffer circuits BUF1 and the inverter circuit INV2, the write control signal WEN becomes L level (non-level). (Active state). Therefore, the write control signal WEN generated with the circuit configuration shown in FIG. 5 is a signal equivalent to the write control signal WEN in the timing chart shown in FIG.
  • the timing of the active period of the write control signal WEN is set so that an upper limit is given to the period of the active state of the write control signal WEN so that the memory cell power supply does not become lower than the retention voltage of the memory cell 10 due to the leakage current of the memory cell 10.
  • the circuit configuration shown in FIG. 5 may be used as a means for setting.
  • FIG. 6 is a timing chart for explaining another operation of the semiconductor memory device of FIG.
  • the timing chart shown in FIG. 6 also shows an operation when writing is performed on the memory cell 10 (the upper left memory cell in FIG. 1) connected to the word line WLx and the bit lines BL0 and / BL0.
  • the semiconductor memory device is controlled to activate any one of the word lines WL0 to WLx in synchronization with the clock signal CLK, and the write control signal WEN is also synchronized with the clock signal CLK during the write operation.
  • the active state is controlled. Therefore, the word line WLx is in an active state (H level) for a time substantially equal to the H level period of the clock signal CLK.
  • the write operation is performed for a time substantially equal to the H level period of the clock signal CLK.
  • the control signal WEN is also activated (H level).
  • the word line WLx becomes H level (active state) at time T1, and at the same time, the write control signal WEN also becomes H level (active state).
  • the column address signal AD0 is configured such that the potential does not change during the H level period of the clock signal CLK. In this case, the column address signal AD0 is in the H level state (selected state) during the H level period of the clock signal CLK. Although not shown, the column address signal AD1 is in an L level state (non-selected state).
  • the memory cell power supply VDDM0 changes from the voltage VDD (time T1) to the voltage V1 (time T2). .
  • the voltage V1 is a potential slightly higher than the absolute value
  • the word line WLx changes from H level (active state) to L level (inactive state) at time T3, and at the same time, the write control signal WEN changes from H level (active state). It changes to L level (inactive state).
  • the memory cell power supply VDDM0 is at a potential lower than the voltage V2 at time T3.
  • the voltage V ⁇ b> 2 is a retention voltage of the memory cell 10. Therefore, when the write control signal WEN is activated during the period from the time T1 to the time T3, the potential of the memory cell power supply VDDM0 becomes lower than the retention voltage V2 of the memory cell 10, and as a result, the memory cell data Destruction occurs.
  • the timing of the write control signal WEN is set so that the write control signal WEN is activated during the period from time T1 to time T4.
  • the period of the active state of the write control signal WEN is set in synchronization with the clock signal CLK, the activation of the write control signal WEN is shortened by shortening the H level period of the clock signal CLK. It is possible to change the duration of the state.
  • the clock is supplied so that the memory cell power supply does not become lower than the retention voltage of the memory cell 10 due to the leakage current of the memory cell 10. It is necessary to set the timing of the write control signal WEN synchronized with the signal CLK.
  • the word line is activated when the clock signal CLK input to the semiconductor memory device is at the H level.
  • the clock signal CLK input to the semiconductor memory device is at the L level
  • the word line is activated.
  • an upper limit may be given to the L level period of the clock signal CLK input to the semiconductor memory device.
  • FIG. 7 is a timing chart for explaining still another operation of the semiconductor memory device of FIG.
  • memory cell storage nodes N ⁇ b> 1 and N ⁇ b> 2 specifically indicate the states of the source terminals of access transistors A ⁇ b> 1 and A ⁇ b> 2 constituting memory cell 10.
  • the timing chart shown in FIG. 7 also shows an operation when writing is performed on the memory cell 10 (the upper left memory cell in FIG. 1) connected to the word line WLx and the bit lines BL0 and / BL0.
  • the word line WLx becomes H level (active state) at time T1, and at the same time, the write control signal WEN also becomes H level (active state).
  • the column address signal AD0 is in the H level state (selected state)
  • the column address signal AD1 is in the L level state (non-selected state).
  • the memory cell power supply VDDM0 changes from the voltage VDD (time T1) to the voltage V1 (time T2). .
  • the voltage V1 is a potential slightly higher than the absolute value
  • the H level is stored on the source terminal side of the access transistor A1 and the L level is stored on the source terminal side of the access transistor A2 of the memory cell 10 to be written, and the bit line BL0 side is at the H level during the write operation. Suppose that it becomes L level from.
  • Rewriting of the memory cell 10 occurs near time T2.
  • the bit line BL0 side is at the L level
  • the potential on the source terminal side of the access transistor A1 of the memory cell 10 to be written changes from the H level to the L level side.
  • the source terminal of the access transistor A1 is an input of an inverter composed of a load transistor L2 and a drive transistor D2. Therefore, when the potential of the source terminal of the access transistor A1 exceeds the switching voltage of the inverter, the data in the memory cell 10 is inverted and the data rewriting is completed.
  • the source terminal side of the access transistor A1 of the memory cell 10 to be written is 0V
  • the source terminal side of the access transistor A2 is the voltage V1.
  • the memory cell power supply VDDM0 drops from the voltage V1 due to the minute leak current of the memory cell 10, but it is assumed that the leak current of the memory cell 10 does not flow in order to simplify the explanation.
  • the write control signal WEN becomes L level (inactive state), and the potential of the memory cell power supply VDDM0 returns from the voltage V1 to the power supply VDD level (time T4).
  • the potential on the source terminal side of the access transistor A2, which is the memory cell storage nodes N1 and N2 also returns from the voltage V1 to the power supply VDD level (time T4).
  • the word line WLx becomes L level (inactive state), and the write operation is completed.
  • the word line WLx is changed from the active state to the inactive state before the timing when the write control signal WEN changes from the active state to the inactive state, the word line WLx is at the L level. Since the memory cell power supply VDDM0 is at the voltage V1 and at a potential in the vicinity of
  • the word line WLx is in the active state.
  • the write control signal WEN is configured to change from the active state to the inactive state.
  • the memory cell power supply is configured to be at the power supply VDD level before the timing when the word line WLx changes from the active state to the inactive state.
  • FIG. 8 is a circuit diagram showing an example of a specific configuration of a control circuit that generates a word line control signal and controls a memory cell power supply in the semiconductor memory device of this embodiment.
  • the control circuit of FIG. 8 includes inverter circuits INV3 to INV5, NAND circuits NAND2 and NAND3, NOR circuit NOR1, and buffer circuit BUF2.
  • ADx is a row address signal
  • WLx is a word line
  • CLK is a clock signal input to the semiconductor memory device
  • WRITE is a write determination signal
  • WEN is a write control signal.
  • the clock signal CLK is input to the NOR circuit NOR1 and the NAND circuit NAND2.
  • the clock signal CLK and the write determination signal WRITE are input to the NAND circuit NAND2, and the outputs thereof are input to the inverter circuit INV3.
  • the output of the inverter circuit INV3 becomes the write control signal WEN.
  • the clock signal CLK and the write control signal WEN are input to the NOR circuit NOR1, and the output thereof is input to the inverter circuit INV4.
  • the output of the inverter circuit INV4 is input to the buffer circuit BUF2, and the output signal of the buffer circuit BUF2 and the row address signal ADx are input to the NAND circuit NAND3.
  • the output of the NAND circuit NAND3 is input to the inverter circuit INV5, and the output of the inverter circuit INV5 is output as the word line WLx.
  • the write determination signal WRITE is a signal synchronized with the clock signal CLK input to the semiconductor memory device, and is a signal that becomes active (H level) for a time equivalent to the H period of the clock signal CLK during the write operation.
  • the row address signal ADx is configured such that the potential does not change during the H level period of the clock signal CLK. In this case, the row address signal ADx is in the H level state (selected state) during the H level period of the clock signal CLK. It is.
  • the buffer circuit BUF2 is a circuit configured by connecting an even number of inverter circuits, and is a circuit that outputs a signal input to the buffer circuit BUF2 with a certain delay.
  • the NAND circuit NAND2 when the clock signal CLK is L level, the NAND circuit NAND2 outputs an H level regardless of the state of the write determination signal WRITE. Therefore, the write control signal WEN that is the output of the inverter circuit INV3 is at the L level (inactive state). Since the clock signal CLK is L level and the write control signal WEN is also L level, the output of the NOR circuit NOR1 is H level, the output of the inverter circuit INV4 is L level, and the output of BUF2 is also L level. Therefore, the NAND circuit NAND3 outputs an H level regardless of the state of the row address signal ADx. Therefore, the word line WLx that is the output of the inverter circuit INV5 is at the L level (inactive state). Referring to FIG.
  • the NAND circuit NAND1 since the write control signal WEN is at L level, the NAND circuit NAND1 outputs H level regardless of the state of the column address signal AD0, and the inverter circuit INV1 outputs L level. Therefore, the P-type MOS transistor MP1 constituting the memory cell power supply circuit 20 is turned on, the P-type MOS transistor MP2 is turned off, and the memory cell power supply VDDM0 outputs the power supply VDD level.
  • the output of the NOR circuit NOR1 becomes L level regardless of the input of the write control signal WEN. Therefore, the output of the inverter circuit INV4 becomes H level and the output of the buffer circuit BUF2 becomes H level. Since the row address signal ADx is at the H level, the output of the NAND circuit NAND3 is at the L level. Therefore, the word line WLx that is the output of the inverter circuit INV5 is at the H level (active state). Further, during the write operation, when the clock signal CLK becomes H level, the write determination signal WRITE is at H level, so that the output to the NAND circuit NAND2 becomes L level, and accordingly, the write control signal that is the output of the inverter circuit INV3.
  • the NAND circuit NAND2 changes to H level regardless of the state of the write determination signal WRITE. Therefore, the write control signal WEN that is the output of the inverter circuit INV3 changes to the L level (inactive state). Since the clock signal CLK is at L level and the write control signal WEN is also at L level, the output of the NOR circuit NOR1 changes to H level, the output of the inverter circuit INV4 changes to L level, and the output of the buffer circuit BUF2 changes to L level.
  • the NAND circuit NAND3 outputs the H level regardless of the state of the row address signal ADx, and the word line WLx that is the output of the inverter circuit INV5 changes to the L level (inactive state).
  • the NAND circuit NAND1 changes to H level regardless of the state of the column address signal AD0, and the output of the inverter circuit INV1 changes to L level. . Therefore, the P-type MOS transistor MP1 constituting the memory cell power supply circuit 20 is turned on and the P-type MOS transistor MP2 is turned off, so that the memory cell power supply VDDM0 returns from the
  • the memory cell power supply controlled by the write control signal before the timing when the word line changes from the active state to the inactive state Is restored to the power supply VDD level the number of logic stages required to change the memory cell power supply VDDM0 from the first stage input of the clock signal CLK to the power supply VDD level is changed to the L level ( It is only necessary that the number of logic stages is less than that required for control to the inactive state.
  • the number of logic stages required to change the memory cell power supply VDDM0 from the first stage input of the clock signal CLK to the power supply VDD level is five, and a specific path from the clock signal CLK is a NAND circuit.
  • They are NAND2, inverter circuit INV3, NAND circuit NAND1, inverter circuit INV1, and P-type MOS transistor MP1.
  • the number of logic stages required to control the word line WLx to L level (inactive state) from the first stage input of the clock signal CLK is eight, and a specific path from the clock signal CLK is a NAND circuit.
  • They are NAND2, inverter circuit INV3, NOR circuit NOR1, inverter circuit INV4, buffer circuit BUF2, NAND circuit NAND3, and inverter circuit INV5.
  • the buffer circuit BUF2 is calculated by two inverter circuits.
  • the word line is changed from the active state to the inactive state. Since the memory cell power supply can be configured to be at the power supply VDD level before the timing of changing to, normal write operation can be performed.
  • the case where the memory cell 10 is a single port has been described as an example. However, even a memory cell having a plurality of ports has the same operation and effect.
  • a bit line precharge circuit 15 for precharging a bit line to an H level (power supply VDD level) at a position adjacent to a memory cell array region having a plurality of memory cells 10.
  • H level power supply VDD level
  • the P-type MOS transistors MP3 to MP5 inserted between the power supply VDD and each bit line are used. Composed.
  • the P-type MOS transistors MP1 and MP2 constituting the memory cell power supply circuit 20 are also constituted by P-type MOS transistors.
  • both P-type MOS transistors MP1 and MP2 constituting the memory cell power supply circuit 20 are laid out in the same substrate region as the substrate region (N well region) for laying out the bit line precharge circuit 15, Compared with the case where the P-type MOS transistors MP3 to MP5 constituting the bit line precharge circuit 15 and the P-type MOS transistors MP1 and MP2 constituting the memory cell power supply circuit 20 are laid out in different substrate regions, the semiconductor The storage device can be laid out in a small area.
  • FIG. 9 is a configuration diagram of a semiconductor memory device according to Embodiment 2 of the present invention.
  • the semiconductor memory device shown in FIG. 9 differs from the configuration of FIG. 1 of the first embodiment only in the configuration of the MOS transistors that constitute the memory cell power supply circuit 21.
  • an N-type MOS transistor MN2 is added between the P-type MOS transistor MP2 and the ground power supply.
  • the gate terminal of the P-type MOS transistor MP2 is connected to the drain terminal of the N-type MOS transistor MN2, and the gate terminal of the N-type MOS transistor MN2 receives the same signal as the signal input to the gate terminal of the P-type MOS transistor MP1. Have been entered.
  • the write control signal WEN is L level (inactive state) except during the write operation. Therefore, regardless of the state of the column address signals AD0 and AD1, the NAND circuit NAND1 outputs an H level, and the inverter circuit INV1 that receives the output of the NAND circuit NAND1 outputs an L level. Therefore, since the P-type MOS transistor MP1 constituting the memory cell power supply circuit 21 is turned on and the N-type MOS transistor MN2 is turned off, all the memory cell power supplies VDDM0 and VDDM1 output the power supply VDD level.
  • the write control signal WEN becomes H level (active state).
  • one of the column address signals AD0 and AD1 is at the H level.
  • the column address signal AD0 is at H level and AD1 is at L level. It is.
  • the NAND circuit NAND1 that receives the column address signal AD0 outputs an L level, and the inverter circuit INV1 in the next stage outputs an H level. Since the P-type MOS transistor MP1 and the N-type MOS transistor MN2 of the memory cell power supply circuit 21 are turned off, the potential of the memory cell power supply VDDM0 is the absolute value of the threshold voltage of the P-type MOS transistor MP2 from the power supply VDD level. It drops to a certain
  • the memory cell power supply VDDM1 of the memory cell 10 connected on the bit lines BL1, / BL1 to which writing is not performed outputs the power supply VDD level because the column address signal AD1 is at the L level.
  • the memory cell power supply of the memory cell 10 connected on the bit line where writing is not performed need not be lowered from the power supply VDD level. There is no problem even if the memory cell power supply of the memory cell 10 connected on the bit line not to be written is lowered from the power supply VDD level. In this case, however, an unnecessary charge / discharge current is generated in the memory cell power supply. Therefore, as in the above configuration, the memory cell power supply should be controlled to be fixed at the power supply VDD level by a signal based on the column address signal.
  • the semiconductor memory device of FIG. 9 of this embodiment performs the same operation as that of FIG. 1 of the first embodiment. Therefore, it has the same effect as Embodiment 1.
  • the memory cell power supply circuit 21 of this embodiment can be controlled with only one signal (logical product of the column address signal and the write control signal). Therefore, the number of signal wirings can be reduced when the semiconductor memory device is laid out, and the degree of freedom in layout design is increased, so that the area of the semiconductor memory device can be reduced.
  • the drain terminal of the N-type MOS transistor MN2 is connected to the gate terminal of the P-type MOS transistor MP2 constituting the memory cell power supply circuit 21, but the gate terminal of the P-type MOS transistor MP2 is connected to the gate terminal of the P-type MOS transistor MP2. Even a configuration in which a ground power supply is connected has equivalent operations and effects.
  • FIG. 10 is a configuration diagram of a semiconductor memory device according to Embodiment 3 of the present invention.
  • the semiconductor memory device shown in FIG. 10 differs from the configuration of FIG. 1 of the first embodiment only in the control of the memory cell power supply circuit 20.
  • the write control signal WEN is connected to the gate terminals of the P-type MOS transistors MP1 of all the memory cell power supply circuits 20.
  • the write control signal WEN is L level (inactive state) except during the write operation. Therefore, the NAND circuit NAND1 outputs an H level regardless of the state of the column address signals AD0 and AD1. Accordingly, since the P-type MOS transistor MP1 constituting the memory cell power supply circuit 20 is turned on and the P-type MOS transistor MP2 is turned off, all the memory cell power supplies VDDM0 and VDDM1 output the power supply VDD level.
  • the write control signal WEN becomes H level (active state).
  • one of the column address signals AD0 and AD1 is at the H level.
  • the column address signal AD0 is H level and AD1 is L level. It is.
  • the NAND circuit NAND1 that receives the column address signal AD0 outputs the L level. Since the P-type MOS transistor MP1 of the memory cell power supply circuit 20 is turned off and the P-type MOS transistor MP2 is turned on, the potential of the memory cell power supply VDDM0 is the absolute value of the threshold voltage of the P-type MOS transistor MP2 from the power supply VDD level. It drops to a certain
  • the memory cell power supply VDDM1 of the memory cell 10 connected on the bit lines BL1 and / BL1 to which writing is not performed has a potential immediately before the write control signal WEN becomes H level and the P-type MOS transistor MP1 is turned off. It is in a high impedance state at a certain power supply VDD level.
  • the memory cell power supply VDDM1 is at the power supply VDD level in the low impedance state, but is operationally equivalent to the first embodiment.
  • the memory cell power supply of the memory cell 10 connected on the bit line where writing is not performed need not be lowered from the power supply VDD level.
  • the memory cell power supply of the memory cell 10 connected on the bit line not to be written is lowered from the power supply VDD level. In this case, however, an unnecessary charge / discharge current is generated in the memory cell power supply. Therefore, the memory cell power supply should be controlled to be equal to the power supply VDD level as in the above configuration.
  • the semiconductor memory device of FIG. 10 of this embodiment performs the same operation as that of FIG. 1 of the first embodiment. Therefore, it has the same effect as Embodiment 1.
  • the memory cell power supply VDDM1 of the memory cell 10 connected on the bit lines BL1, / BL1 to which writing is not performed during the write operation is in a high impedance state. That is, in the case of the present embodiment, since the memory cell power supply of the memory cell 10 connected on the bit line to which writing is not performed is in a state of being cut off (high impedance state), unnecessary power consumption is eliminated, and Compared with a semiconductor memory device, the power consumption is low.
  • the inverter circuit INV1 in FIG. 1 of the first embodiment is not necessary, so that the layout can be made smaller than the semiconductor memory device of the first embodiment.
  • Embodiments 2 and 3 operations and modifications similar to those described in Embodiment 1 are possible.
  • the semiconductor memory device of the present invention suppresses the current consumption in the memory cell power supply generation unit when the memory cell power supply is lowered to improve the write characteristics of the memory cell during the write operation, Furthermore, since the memory cell power supply does not drop below the retention voltage of the memory cell, the memory cell data can be reliably stored and held without causing destruction of the memory cell data. This is useful as a circuit for improving the write characteristics of the memory cell.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Static Random-Access Memory (AREA)

Abstract

　カラム毎のメモリセル電源回路（２０）を、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタ（ＭＰ１）と第２のＰ型ＭＯＳトランジスタ（ＭＰ２）とで構成し、第１のＰ型ＭＯＳトランジスタ（ＭＰ１）と第２のＰ型ＭＯＳトランジスタ（ＭＰ２）との接点をメモリセル電源として出力する。第１のＰ型ＭＯＳトランジスタ（ＭＰ１）のゲート端子には、カラム選択信号とライト制御信号とに基づいた制御信号を入力し、第２のＰ型ＭＯＳトランジスタ（ＭＰ２）のゲート端子には、第１のＰ型ＭＯＳトランジスタ（ＭＰ１）のゲート端子に入力される信号の反転レベルの信号を入力する。

Description

半導体記憶装置
　本発明は、スタティックランダムアクセスメモリ（ＳＲＡＭ）等の半導体記憶装置におけるメモリセル電源電圧の制御技術に関するものである。
　近年、半導体プロセスの微細化が進み、半導体記憶装置を構成するトランジスタの特性ばらつきが増加している。また、半導体記憶装置の電源電圧の低電圧化が進んでいる。
　ある従来技術によれば、メモリセルのリーク電流を低減するように、ロウ毎にメモリセルの電源電圧を下げる。具体的には、非選択ロウのメモリセルの高電源電圧をＶＤＤレベルより低い電圧値に制御する（特許文献１参照）。
　他の従来技術によれば、十分なスタティックノイズマージンを確保しつつメモリセルの書き込みマージンを大きくするように、カラム毎に、メモリセルの電源電圧を下げる。すなわち、データの書き込み時に選択されるカラムのメモリセルの高電源電圧をＶＤＤレベルより低い電圧値に制御する（特許文献２、３参照）。
　更に他の従来技術によれば、データの書き込み時に選択されるカラムのメモリセルの低電源電圧をＶＳＳレベルより高い電圧値に制御する（特許文献４参照）。
特開２００６－７３１６５号公報 特開２００６－８５７８６号公報 特開２００７－１２２１４号公報 特開２００７－２３４１２６号公報
　特許文献２の技術では、ライト動作時にメモリセル電源が低下した後は、メモリセル電源に対して電荷を供給する手段が存在しないため、メモリセル電源電圧がリーク電流によって徐々に低下してしまう。このため、ライト動作時に、メモリセル電源がメモリセルのリテンション電圧より低くなってしまい、メモリセル電源に接続している書き込み対象以外のメモリセルに記憶保持していたデータが破壊されてしまうといった問題が生じる。
　特許文献３の技術では、電源と接地との間に直列に接続した２個のＰ型ＭＯＳトランジスタの分圧で、電源電圧よりも低い電圧の生成を行っている。しかし、ライト動作時に、両Ｐ型ＭＯＳトランジスタがいずれもオン状態になるため、メモリセル電源の生成部分で、電源から接地にかけて貫通電流が流れる。したがって、消費電力が大きくなってしまう。
　したがって、本発明は、ライト動作時に、メモリセル電源を低下させてメモリセルの書き込み特性を改善する際に、メモリセル電源の生成部での消費電流を抑制し、更に、メモリセル電源がメモリセルのリテンション電圧よりも低下することがなく、メモリセルのデータ破壊を生じさせない半導体記憶装置を提供することを目的とする。
　上記の点に鑑み、本発明の第１の半導体記憶装置は、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとで構成され、前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、前記第１のＰ型ＭＯＳトランジスタのゲート端子には、カラム選択信号とライト制御信号とに基づいた制御信号が入力され、前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記第１のＰ型ＭＯＳトランジスタのゲート端子に入力される信号の論理反転となる信号が入力されており、前記第２のＰ型ＭＯＳトランジスタのしきい値電圧の絶対値は、前記メモリセルのロードトランジスタ及びドライブトランジスタのしきい値電圧の絶対値よりも高く設定されていることを特徴とするものである。
　本発明の第２の半導体記憶装置は、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタと第１のＮ型ＭＯＳトランジスタとで構成され、前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、前記第１のＰ型ＭＯＳトランジスタのゲート端子と前記第１のＮ型ＭＯＳトランジスタのゲート端子には、カラム選択信号とライト制御信号とに基づいた制御信号が入力され、前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記第１のＮ型ＭＯＳトランジスタのドレイン端子が接続されていることを特徴とするものである。
　本発明の第３の半導体記憶装置は、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとで構成され、前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、前記第１のＰ型ＭＯＳトランジスタのゲート端子には、カラム選択信号によらずライト制御信号に基づいた制御信号が入力され、前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記カラム選択信号と前記ライト制御信号とに基づいた制御信号が入力されていることを特徴とするものである。
　本発明の第４の半導体記憶装置は、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、前記メモリセル電源回路は、ライト動作時に前記メモリセル電源を第１の電源よりも低い電位に制御する機能を有し、前記第１の電源と前記メモリセル電源との間に接続したＭＯＳトランジスタで構成されて、前記メモリセル電源が前記第１の電源よりも低い電位に制御されている期間中に前記メモリセル電源のリーク電流を補償するリーク電流補償回路を更に有することを特徴とするものである。
　本発明の第５の半導体記憶装置は、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、前記メモリセル電源回路は、ライト動作時に前記メモリセル電源を第１の電源よりも低い電位に制御する機能を有し、前記半導体記憶装置に入力されるクロック信号の初段入力から前記メモリセル電源を前記第１の電源と同等の電位に制御するために必要な論理段数は、前記半導体記憶装置に入力されるクロック信号の初段入力からワード線を非活性状態に制御するために必要な論理段数よりも少ないことを特徴とするものである。
　以上説明したように、本発明の半導体記憶装置によれば、ライト動作時におけるメモリセルの書き込み特性の改善を低消費電力で実現することが可能である。更に、従来と比較し、メモリセル電源がメモリセルのリテンション電圧よりも低下することがないため、メモリセルのデータ破壊を生じさせることがなく、メモリセルのデータを確実に記憶保持することが可能である。
本発明の実施形態１の半導体記憶装置の構成を示す回路図である。 図１中のビット線プリチャージ回路の詳細構成例を示す回路図である。 図１中のリーク電流補償回路の詳細構成例を示す回路図である。 図１の半導体記憶装置の動作を説明するためのタイミングチャートである。 図１の半導体記憶装置におけるライト制御信号の生成方法の一例を示す回路図である。 図１の半導体記憶装置の他の動作を説明するためのタイミングチャートである。 図１の半導体記憶装置の更に他の動作を説明するためのタイミングチャートである。 図１の半導体記憶装置におけるワード線とメモリセル電源を生成する制御回路の具体的な構成の一例を示す回路図である。 本発明の実施形態２の半導体記憶装置の構成を示す回路図である。 本発明の実施形態３の半導体記憶装置の構成を示す回路図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
　《実施形態１》
　図１は、本発明の実施形態１に係る半導体記憶装置の構成図である。図１に示す半導体記憶装置は、２つの記憶ノードＮ１～２を有するようにアクセストランジスタＡ１～２、ドライブトランジスタＤ１～Ｄ２、及びロードトランジスタＬ１～２で構成されたメモリセル１０と、ビット線プリチャージ回路１５と、Ｐ型ＭＯＳトランジスタＭＰ１～２で構成されたメモリセル電源回路２０と、リーク電流補償回路２５と、電源電圧検知回路３０と、インバータ回路ＩＮＶ１と、ＮＡＮＤ回路ＮＡＮＤ１とを備える。ＷＬ０～ｘはワード線、ＢＬ０～１及び／ＢＬ０～１はビット線、ＰＣＧはプリチャージ制御信号、ＶＤＤＭ０～１はメモリセル電源、ＡＤ０～１はカラムアドレス信号、ＷＥＮはライト制御信号、ＶＤＤは電源（第１の電源）を示す。ｘは１以上の整数であり、図１において、複数のワード線ＷＬ０～ｘに接続するメモリセル１０が複数個存在することを表している。
　各ワード線ＷＬ０～ｘは、各メモリセル１０を構成するアクセストランジスタＡ１，Ａ２のゲート端子に各々接続されている。また、各ビット線ＢＬ０～１，／ＢＬ０～１は、各メモリセル１０を構成するアクセストランジスタＡ１，Ａ２のドレイン端子に各々接続されている。同一のビット線上ＢＬ０，／ＢＬ０（或いはＢＬ１，／ＢＬ１）に接続した各メモリセル１０のロードトランジスタＬ１，Ｌ２のソース端子には、同一のメモリセル電源ＶＤＤＭ０（或いはＶＤＤＭ１）が接続されている。
　メモリセル１０は、ロードトランジスタＬ１とドライブトランジスタＤ１とにより、また、ロードトランジスタＬ２とドライブトランジスタＤ２とにより各々インバータを構成し、各々のインバータの入出力端子を接続してフリップフロップを構成している。このフリップフロップによりデータの記憶保持を行う。また、アクセストランジスタＡ１，Ａ２のゲート端子はワード線ＷＬ０～ｘに接続され、そのドレイン端子はビット線ＢＬ０～１，／ＢＬ０～１に各々接続される。また、アクセストランジスタＡ１，Ａ２のソース端子は、前記インバータの入出力端子に各々接続されている。
　メモリセル電源回路２０は、電源ＶＤＤと接地電源との間に直列に接続したＰ型ＭＯＳトランジスタＭＰ１，ＭＰ２で構成され、Ｐ型ＭＯＳトランジスタＭＰ１，ＭＰ２の接点をメモリセル電源ＶＤＤＭ０～１として出力している。メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のゲート端子には、カラムアドレス信号ＡＤ０（或いはＡＤ１）とライト制御信号ＷＥＮと電源電圧検知回路３０の出力とを入力とするＮＡＮＤ回路ＮＡＮＤ１の出力信号が接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ１のゲート端子には、ＮＡＮＤ回路ＮＡＮＤ１の出力信号を入力とする、インバータ回路ＩＮＶ１の出力信号が接続されている。
　図２は、図１中のビット線プリチャージ回路１５の詳細構成例を示す回路図である。ビット線プリチャージ回路１５は、各々プリチャージ制御信号ＰＣＧをゲート端子に受け取る３個のＰ型ＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５で構成され、電源ＶＤＤと各ビット線ＢＬ，／ＢＬとの間と、両ビット線ＢＬ，／ＢＬの間とに挿入されている。
　図３は、図１中のリーク電流補償回路２５の詳細構成例を示す回路図である。図３において、ＭＰ６はＰ型ＭＯＳトランジスタ、ＭＮ１はＮ型ＭＯＳトランジスタを示す。Ｐ型ＭＯＳトランジスタＭＰ６のソース端子とゲート端子には電源ＶＤＤが接続され、ドレイン端子がメモリセル電源ＶＤＤＭに接続される。Ｎ型ＭＯＳトランジスタＭＮ１のソース端子には電源ＶＤＤが接続され、ゲート端子には接地電源が接続され、ドレイン端子がメモリセル電源ＶＤＤＭに接続される。図３のＰ型ＭＯＳトランジスタＭＰ６とＮ型ＭＯＳトランジスタＭＮ１とは、いずれもオフ状態である。
　なお、図１では、カラムアドレス信号とライト制御信号とに基づいて、書き込み対象のメモリセル１０に接続したビット線に書き込みデータを転送するためのライト回路、また、メモリセル１０からのデータを読み出すためのリード回路は、説明を簡単にするため省略してある。ライト回路は、ビット線ＢＬ０，／ＢＬ０に書き込みデータを転送する場合、カラムアドレス信号ＡＤ０及びライト制御信号ＷＥＮに基づく信号で制御され、また、ビット線ＢＬ１，／ＢＬ１に書き込みデータを転送する場合、カラムアドレス信号ＡＤ１及びライト制御信号ＷＥＮに基づく信号で制御されているものとする。
　以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。
　メモリセル１０へのデータの書き込みは、予め、ビット線プリチャージ回路１５によりＨレベルにプリチャージされたビット線ＢＬ，／ＢＬのうちの一方のビット線の電位を、ＨレベルからＬレベルにし、ワード線をＬレベルからＨレベルの状態（活性状態）にすることで実現される。メモリセル１０からのデータの読み出しは、予め、ビット線プリチャージ回路１５によりＨレベルにプリチャージされたビット線ＢＬ，／ＢＬの状態から、ワード線を活性状態にすることにより、メモリセル１０中のフリップフロップが記憶保持していた状態に基づいて、いずれか一方のビット線をＨレベルからＬレベルにすることで実現される。また、ワード線がＬレベル（非活性状態）の場合には、アクセストランジスタＡ１，Ａ２が共にオフするため、メモリセル電源ＶＤＤＭ０～１が供給され続けている限り、フリップフロップに記憶されたデータは、外部からの影響を受けることなく、同一のデータを記憶保持し続ける。
　次に、データ書き込み動作について詳細に説明する。ここでは、ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図１の左上のメモリセル）に対して書き込みを行う場合を例にして説明する。また、メモリセル１０のアクセストランジスタＡ１のソース端子側がＨレベル（アクセストランジスタＡ２のソース端子側はＬレベル）となるデータを記憶しているとする。また、電源電圧検知回路３０の出力がＨレベルであるものとする。
　まず、全てのワード線はＬレベル（非活性状態）で、全てのビット線はＨレベルにプリチャージされている。
　次に、書き込み対象のメモリセル１０に接続したビット線ＢＬ０，／ＢＬ０のうちの一方のビット線をＨレベルからＬレベルにする。例えば、ＢＬ０側をＨレベルからＬレベルにする。この状態で、ワード線ＷＬｘをＬレベルからＨレベルの状態（活性状態）にする。
　ワード線ＷＬｘがＨレベルになると、アクセストランジスタＡ１（Ａ２）がオンする。よって、ビット線ＢＬ０（／ＢＬ０）の電位状態が、アクセストランジスタＡ１（Ａ２）を介してメモリセル１０に伝達される。
　ビット線ＢＬ０の電位状態がＬレベルであるため、メモリセル１０のアクセストランジスタＡ１のソース端子側は、ＨレベルからＬレベル側に電位が変化する。アクセストランジスタＡ１のソース端子は、ロードトランジスタＬ２とドライブトランジスタＤ２とで構成したインバータの入力である。よって、アクセストランジスタＡ１のソース端子の電位が、このインバータのスイッチング電圧を越えると、メモリセル１０のデータが反転してデータの書き換えが完了する。
　アクセストランジスタＡ１のソース端子側がＨレベルの時は、ロードトランジスタＬ１がオン、ドライブトランジスタＤ１がオフしている状態である。実際のアクセストランジスタＡ１のソース端子の電位は、アクセストランジスタＡ１とロードトランジスタＬ１との電流能力比で決定している。
　メモリセル１０は、「アクセストランジスタの電流能力＞ロードトランジスタの電流能力」となるように設計される。よって、ビット線ＢＬ０側がＬレベルになれば、アクセストランジスタＡ１のソース端子側はＨレベルからＬレベル側に変化でき、ロードトランジスタＬ２とドライブトランジスタＤ２とで構成したインバータのスイッチング電圧を超えられるため、メモリセル１０のデータの書き換えが可能である。
　しかし、低い電源電圧が通常の電圧として供給される半導体記憶装置では、アクセストランジスタＡ１の電流能力が低下し、アクセストランジスタＡ１のソース端子側がＬレベルになりにくくなる。よって、ロードトランジスタＬ２とドライブトランジスタＤ２とで構成したインバータのスイッチング電圧を超えることができなくなり、メモリセル１０のデータの書き換えができなくなる。
　上記の問題を改善するためには、メモリセル１０のデータの書き換え時に、ロードトランジスタのソース電位（メモリセル電源）を低下させて、ロードトランジスタの能力を、通常状態（ロードトランジスタのソース端子に電源ＶＤＤレベルが印加されている状態）よりも低下させればよい。
　ロードトランジスタＬ１のソース電位（メモリセル電源）が低下すれば、ロードトランジスタＬ１の能力が低下する。よって、ワード線ＷＬｘが活性状態でビット線ＢＬ０側がＬレベルの時、アクセストランジスタＡ１のソース端子側はＨレベルからＬレベル側に変化しやすくなり、ロードトランジスタＬ２とドライブトランジスタＤ２とで構成したインバータのスイッチング電圧を越えやすくなるため、メモリセル１０のデータの書き換えが可能となる。
　以上のとおり、書き込み動作時に、ロードトランジスタのソース電位（メモリセル電源）を低下させれば、メモリセル１０への書き込み特性が改善する。
　メモリセル電源ＶＤＤＭ０，ＶＤＤＭ１を生成するメモリセル電源回路２０は、カラムアドレス信号ＡＤ０，ＡＤ１とライト制御信号ＷＥＮとに基づいた信号で制御されている。
　ライト動作時以外は、ライト制御信号ＷＥＮはＬレベル（非活性状態）である。よって、カラムアドレス信号ＡＤ０，ＡＤ１の状態によらず、ＮＡＮＤ回路ＮＡＮＤ１はＨレベルを出力し、ＮＡＮＤ回路ＮＡＮＤ１の出力を入力とするインバータ回路ＩＮＶ１はＬレベルを出力する。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｐ型ＭＯＳトランジスタＭＰ２がオフするので、全てのメモリセル電源ＶＤＤＭ０，ＶＤＤＭ１は電源ＶＤＤレベルを出力する。
　ライト動作時、ワード線が活性状態になる時に、ライト制御信号ＷＥＮはＨレベル（活性状態）になる。このとき、カラムアドレス信号ＡＤ０，ＡＤ１は、いずれかがＨレベルとなっている。ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図１の左上のメモリセル）に対して書き込みを行う場合を例にすると、カラムアドレス信号ＡＤ０がＨレベル、ＡＤ１がＬレベルである。
　よって、カラムアドレス信号ＡＤ０を入力とするＮＡＮＤ回路ＮＡＮＤ１はＬレベルを出力し、次段のインバータ回路ＩＮＶ１はＨレベルを出力する。メモリセル電源回路２０のＰ型ＭＯＳトランジスタＭＰ１がオフ、Ｐ型ＭＯＳトランジスタＭＰ２がオンするので、メモリセル電源ＶＤＤＭ０の電位は、電源ＶＤＤレベルからＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値である｜Ｖｔｐ｜に低下していく。メモリセル電源ＶＤＤＭ０の電位が｜Ｖｔｐ｜になると、Ｐ型ＭＯＳトランジスタＭＰ２はオフする。Ｐ型ＭＯＳトランジスタＭＰ１がオフ、更に、Ｐ型ＭＯＳトランジスタＭＰ２もオフするので、メモリセル電源回路２０を流れる電流はなくなる。
　これに対して、書き込みを行わないビット線ＢＬ１，／ＢＬ１上に接続したメモリセル１０のメモリセル電源ＶＤＤＭ１は、カラムアドレス信号ＡＤ１がＬレベルであるため、電源ＶＤＤレベルを出力している。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源は、電源ＶＤＤレベルから低下させる必要はない。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源を電源ＶＤＤレベルから低下させても問題はないけれども、メモリセル電源に不要な充放電電流が発生する。よって、上記構成のように、カラムアドレス信号に基づく信号によって、メモリセル電源を電源ＶＤＤレベルに固定するように制御しておくべきである。
　以上のとおり、ライト動作時に、書き込み対象のメモリセル１０のメモリセル電源が電源ＶＤＤレベルから低下するように構成されているため、メモリセル１０への書き込み特性が改善される。また、メモリセル電源を生成するメモリセル電源回路２０において、電源ＶＤＤから接地電源にかけて貫通電流が発生しない構成である。
　しかし、上記構成の場合、書き込みを行うビット線ＢＬ０，／ＢＬ０上に接続したメモリセル１０のメモリセル電源ＶＤＤＭ０の電位は、Ｐ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値｜Ｖｔｐ｜まで低下する。このため、書き込みを行うビット線ＢＬ０，／ＢＬ０上に接続した書き込みを行わないメモリセル（ワード線ＷＬｘ以外の非活性なワード線に接続したメモリセル）のメモリセル電源ＶＤＤＭ０が、メモリセル１０のリテンション電圧より低くなってしまい、メモリセル１０に記憶保持していたデータが破壊されてしまうといった問題が生じる。
　上記問題を解決するために、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２の基板端子にメモリセル電源より高い電圧を印加する。例えば、電源ＶＤＤを印加してもよいし、或いは、電源ＶＤＤ以上の電位を印加してもよい。Ｐ型ＭＯＳトランジスタＭＰ２の基板バイアス効果によって、しきい値電圧の絶対値がロードトランジスタのしきい値電圧の絶対値｜Ｖｔｐ｜より大きくなり、メモリセル電源がメモリセル１０のリテンション電圧よりも低下することがなく、メモリセル１０のデータ破壊を生じさせない半導体記憶装置が可能となる。
　上記問題を解決する別の方法は、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のトランジスタのチャネル長を、メモリセル１０を構成するロードトランジスタ及びドライブトランジスタのチャネル長より大きくすることである。リテンション電圧は、ロードトランジスタ又はドライブトランジスタのしきい値電圧の絶対値で決定している。トランジスタのしきい値電圧は、トランジスタのチャネル長に依存し、チャネル長が小さいほど、しきい値電圧の絶対値は低くなる。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のトランジスタのチャネル長を、メモリセル１０を構成するロードトランジスタ又はドライブトランジスタのチャネル長より大きくすると、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値が｜Ｖｔｐ｜より大きくなる。よって、メモリセル電源がメモリセル１０のリテンション電圧よりも低下することがなく、メモリセル１０のデータ破壊を生じさせない半導体記憶装置が可能となる。
　上記問題を解決する更に別の方法は、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２の拡散領域に注入する不純物濃度を、メモリセル１０を構成するロードトランジスタの拡散領域に注入する不純物濃度よりも高くすることである。トランジスタのしきい値電圧は、トランジスタの拡散領域に注入する不純物濃度に依存し、不純物濃度が高いほど、しきい値電圧の絶対値は高くなる。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２の拡散領域に注入する不純物濃度を、メモリセル１０を構成するロードトランジスタの拡散領域に注入する不純物濃度よりも高くすると、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値が｜Ｖｔｐ｜より大きくなる。よって、メモリセル電源がメモリセル１０のリテンション電圧よりも低下することがなく、メモリセル１０のデータ破壊を生じさせない半導体記憶装置が可能となる。
　〈リーク電流補償回路〉
　ここでは、リーク電流補償回路２５について説明する。図１の半導体記憶装置では、ライト動作時、書き込み対象のメモリセル１０と同一ビット線上（例えば、ビット線ＢＬ０，／ＢＬ０）に接続したメモリセル１０のメモリセル電源ＶＤＤＭ０の電位は、電源ＶＤＤレベルからＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値である｜Ｖｔｐ｜に低下していく。メモリセル電源ＶＤＤＭ０の電位が｜Ｖｔｐ｜になると、メモリセル電源回路を構成するＰ型ＭＯＳトランジスタＭＰ２はオフする。このとき、Ｐ型ＭＯＳトランジスタＭＰ１もオフしているため、メモリセル電源ＶＤＤＭ０はハイインピーダンス状態となり、メモリセル電源ＶＤＤＭ０に対して電荷を供給する手段がなくなる。
　メモリセル１０には微小なリーク電流が流れており、また、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２自体にもリーク電流が流れている。このため、メモリセル電源ＶＤＤＭ０の電位は、時間の経過とともに｜Ｖｔｐ｜から低下していく。よって、これらのリーク電流に相当する電流を供給すれば、メモリセル電源ＶＤＤＭ０のレベル低下が起きない。図３に示したリーク電流補償回路２５は、この微小なリーク電流に相当する電流を供給するための回路の一例である。
　メモリセル１０は、ロードトランジスタＬ１とドライブトランジスタＤ１、また、ロードトランジスタＬ２とドライブトランジスタＤ２とにより各々インバータを構成し、各々のインバータの入出力端子を接続してフリップフロップを構成している。例えば、ロードトランジスタＬ１がオンでドライブトランジスタＤ１がオフの時は、ロードトランジスタＬ２がオフでドライブトランジスタＤ２がオンの状態となる。よって、メモリセル１０を流れるリーク電流は、オフ状態のロードトランジスタＬ２を流れるリーク電流とオフ状態のドライブトランジスタＤ１を流れるリーク電流の合計となる。
　ロードトランジスタはＰ型ＭＯＳトランジスタで、ドライブトランジスタはＮ型ＭＯＳトランジスタである。よって、例えば、図３の構成のように、メモリセル１０のオフ状態のロードトランジスタ（Ｐ型ＭＯＳトランジスタ）とオフ状態のドライブトランジスタ（Ｎ型ＭＯＳトランジスタ）とを模倣した構成をメモリセル電源に接続する。更に、リーク電流補償回路２５を構成するＭＯＳトランジスタのチャネル幅やチャネル長、或いは、ＭＯＳトランジスタの数を調整することで、メモリセル１０が流すリーク電流に相当する電流を供給することが可能である。
　このとき、リーク電流補償回路２５を構成するＰ型ＭＯＳトランジスタＭＰ６の拡散領域に注入する不純物濃度は、メモリセル１０のロードトランジスタの不純物濃度と同等であることが望ましく、また、Ｎ型ＭＯＳトランジスタＭＮ１の拡散領域に注入する不純物濃度は、メモリセル１０のドライブトランジスタの不純物濃度と同等であることが望ましい。不純物濃度が同等であれば、温度や電源電圧の変化に対するリーク電流の変化に対して、追随性のよいリーク電流補償回路２５を構成することが可能となる。
　同様に、リーク電流補償回路２５を構成するＰ型ＭＯＳトランジスタＭＰ６のチャネル長は、メモリセル１０のロードトランジスタのチャネル長と同等であることが望ましく、また、Ｎ型ＭＯＳトランジスタＭＮ１のチャネル長は、メモリセル１０のドライブトランジスタのチャネル長と同等であることが望ましい。トランジスタのチャネル長が同等であれば、温度や電源電圧の変化に対するリーク電流の変化に対して、追随性のよいリーク電流補償回路２５を構成することが可能となる。
　以上のとおり、リーク電流を補償する回路をメモリセル電源に接続すれば、メモリセル電源がメモリセル１０のリテンション電圧よりも低下することがなく、メモリセル１０のデータ破壊を生じさせない半導体記憶装置が可能となる。
　リーク電流が、メモリセル１０のロードトランジスタのリーク電流でほぼ決定するような場合には、リーク電流補償回路２５をＰ型ＭＯＳトランジスタのみで構成すればよく、リーク電流が、メモリセル１０のドライブトランジスタのリーク電流でほぼ決定するような場合には、リーク電流補償回路２５をＮ型ＭＯＳトランジスタのみで構成すればよい。
　また、リーク電流が、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２でほぼ決定するような場合には、リーク電流補償回路２５をＰ型ＭＯＳトランジスタで構成すればよく、このときには、電源ＶＤＤとメモリセル電源との間に挿入するＰ型ＭＯＳトランジスタをダイオード型にゲート接続する（ゲート端子にメモリセル電源を接続する）ように構成すれば、温度や電源電圧の変化に対するリーク電流の変化に対して、追随性のよいリーク電流補償回路２５を構成することが可能となる。このとき、更に、Ｐ型ＭＯＳトランジスタＭＰ２と同一のトランジスタ幅とトランジスタ長で構成すれば、温度や電源電圧の変化に対するリーク電流の変化に対して、更に追随性のよいリーク電流補償回路２５を構成することが可能となる。
　図３のリーク電流補償回路２５を構成するＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタをそれぞれ１個ずつで構成した場合を例として示したが、各々を複数個並列或いは直列に接続した構成であってもよい。
　また、図３のリーク電流補償回路２５を構成するＭＯＳトランジスタは、オフ状態で構成した場合を例として示したが、オン状態で構成してあってもよい。具体的には、Ｐ型ＭＯＳトランジスタＭＰ６のゲート端子に接地電源やメモリセル電源を接続した構成、或いは、Ｎ型ＭＯＳトランジスタＭＮ１のゲート端子に電源ＶＤＤやメモリセル電源を接続した構成である。
　結局、リーク電流補償回路２５は、メモリセル１０のリーク電流に相当する電流分をメモリセル電源に供給できればよい。よって、ＶＤＤ電源とメモリセル電源との間に接続したＭＯＳトランジスタのチャネル長やチャネル幅を調節したり、ＶＤＤ電源とメモリセル電源との間に接続するＭＯＳトランジスタの数を増減させることで、メモリセル電源に供給する電流を調節すればよい。そして、最終的にメモリセル１０のリーク電流に相当する電流がメモリセル電源に供給されるように、リーク電流補償回路２５中のＭＯＳトランジスタを構成すればよい。
　一般的な半導体記憶装置では、複数のメモリセル１０で構成されるメモリセルアレイ領域に隣接してビット線をＨレベル（電源ＶＤＤレベル）にプリチャージするためのビット線プリチャージ回路１５がレイアウト配置される。ビット線プリチャージ回路１５はビット線をＨレベル（電源ＶＤＤレベル）にプリチャージする動作を実施する必要があるため、電源ＶＤＤと各ビット線との間に挿入したＰ型ＭＯＳトランジスタＭＰ３～５で構成される。よって、ビット線プリチャージ回路１５をレイアウトするための基板領域（Ｎウェル領域）と同一の基板領域内に、リーク電流補償回路２５を構成するＰ型ＭＯＳトランジスタをレイアウト配置すれば、ビット線プリチャージ回路１５を構成するＰ型ＭＯＳトランジスタＰ３～５とリーク電流補償回路２５を構成するＰ型ＭＯＳトランジスタＰ１，Ｐ２とを別々の基板領域にレイアウトする場合と比較して、半導体記憶装置を小面積にレイアウトすることが可能である。
　〈電源電圧検知回路〉
　電源電圧検知回路３０は、半導体記憶装置や当該半導体記憶装置を含む半導体集積回路に印加される電源電圧の状態を判断する回路である。例えば、半導体記憶装置や当該半導体記憶装置を含む半導体集積回路に印加される電源電圧が１Ｖより高ければＬレベルを、電源電圧が１Ｖより低ければＨレベルを出力するように構成されている。
　電源電圧検知回路３０がＬレベルを出力する場合は、ＮＡＮＤ回路ＮＡＮＤ１は、カラムアドレス信号ＡＤ０～１とライト制御信号ＷＥＮとの状態によらず、Ｈレベルを出力し、インバータ回路ＩＮＶ１はＬレベルを出力する。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｐ型ＭＯＳトランジスタＭＰ２がオフするため、メモリセル電源ＶＤＤＭ０～１は、常に電源ＶＤＤレベルを出力する。
　メモリセル１０の書き込み特性は、半導体記憶装置の電源電圧が低いほど悪化する。つまり、ライト動作時に、メモリセル電源を低下させてメモリセル１０の書き込み特性を改善させる動作は、半導体記憶装置の電源電圧が低いとき（例えば、半導体記憶装置に印加される電源電圧が１Ｖより低いとき）だけ実施すればよい。
　半導体記憶装置の電源電圧が高いとき（例えば、半導体記憶装置に印加される電源電圧が１Ｖより高いとき）、ライト動作時にメモリセル電源を低下させてメモリセル１０の書き込み特性を改善させても問題はないけれども、ライト動作時にメモリセル電源が変動するため、メモリセル電源に不必要な充放電電流が流れてしまう。
　よって、本実施形態のように電源電圧検知回路３０を配置し、半導体記憶装置の電源電圧が特定の電圧より高くなると、メモリセル電源回路２０を構成するメモリセル電源を電源ＶＤＤレベルに固定する（メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２を常時オフする）ように制御できれば、半導体記憶装置の消費電力が抑制できる。
　本実施形態では、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２を、電源電圧検知回路３０の出力信号に基づいた信号で、常時オフするように構成した場合を例に示したが、図１に示したＮＡＮＤ回路ＮＡＮＤ１を２入力ＮＡＮＤ回路に変更し、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２と接地電源との間に、更にＮ型ＭＯＳトランジスタを挿入し、このＮ型ＭＯＳトランジスタのゲート端子を電源電圧検知回路３０の出力信号に基づいた信号で制御しても、本実施形態と同等の動作及び効果が得られる。
　なお、電源電圧検知回路３０は、図１のように半導体記憶装置の中に各々配置する必要はない。半導体集積回路中に複数個の半導体記憶装置が配置される場合には、半導体集積回路中に電源電圧検知回路３０を１個配置して、その出力信号を各半導体記憶装置にそれぞれ接続する。１つの電源電圧検知回路３０で、全ての半導体記憶装置を制御するように構成すれば、半導体集積回路をより小面積に構成することが可能となる。
　〈第１のタイミングチャート〉
　図４は、図１の半導体記憶装置の動作を説明するためのタイミングチャートである。図４において、ＣＬＫは半導体記憶装置に入力されるクロック信号、ＷＬｘはワード線、ＡＤ０はカラムアドレス信号、ＷＥＮはライト制御信号、ＶＤＤＭ０はメモリセル電源を示す。各信号名は、図１中に記載されている信号名にそれぞれ対応する。
　図４に示すタイミングチャートは、ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図１中の左上のメモリセル）に対して書き込みを行う場合の動作を示している。
　半導体記憶装置は、クロック信号ＣＬＫに同期してワード線ＷＬ０～ＷＬｘのいずれか１つのワード線を活性化するように制御される。よって、クロック信号ＣＬＫのＨレベルの期間とほぼ同等の時間、ワード線ＷＬｘは活性状態（Ｈレベル）となる。
　クロック信号ＣＬＫがＬレベルからＨレベルになると、時刻Ｔ１でワード線ＷＬｘがＨレベル（活性状態）になり、同時に、ライト制御信号ＷＥＮもＨレベル（活性状態）になる。カラムアドレス信号ＡＤ０はクロック信号ＣＬＫのＨレベルの期間、電位が変化しないように構成され、この場合、クロック信号ＣＬＫのＨレベルの期間、カラムアドレス信号ＡＤ０はＨレベル状態（選択状態）になる。図４には図示していないが、カラムアドレス信号ＡＤ１はＬレベルの状態（非選択状態）である。
　カラムアドレス信号ＡＤ０がＨレベル（選択状態）でライト制御信号ＷＥＮがＨレベル（活性状態）になると、メモリセル電源ＶＤＤＭ０は電圧ＶＤＤ（時刻Ｔ１）から、電圧Ｖ１（時刻Ｔ２）に変化していく。電圧Ｖ１は、図１におけるＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値｜Ｖｔｐ｜より少し高い電位である。図１の構成の場合、メモリセル電源ＶＤＤＭ０の電位は、メモリセル１０に流れる微小なリーク電流によって、時間の経過とともに電圧Ｖ１から低下していく。
　時刻Ｔ３でライト制御信号ＷＥＮがＨレベル（活性状態）からＬレベル（非活性状態）に変化するようにライト制御信号ＷＥＮのタイミングが設定されている場合、メモリセル電源ＶＤＤＭ０は、時刻Ｔ３で電圧Ｖ２より低い電位になっている。ここで、電圧Ｖ２はメモリセル１０のリテンション電圧である。よって、時刻Ｔ１から時刻Ｔ３の期間でライト制御信号ＷＥＮが活性状態となる場合には、メモリセル電源ＶＤＤＭ０の電位がメモリセル１０のリテンション電圧Ｖ２より低くなってしまい、その結果、メモリセル１０データの破壊が発生する。
　そこで、図４に示すように、時刻Ｔ１から時刻Ｔ４の期間でライト制御信号ＷＥＮが活性状態となるようにライト制御信号ＷＥＮのタイミングを設定する。この場合、メモリセル電源ＶＤＤＭ０の電位はリテンション電圧Ｖ２以下にならない。よって、メモリセル１０のデータ破壊が発生しない半導体記憶装置が可能となる。
　以上のとおり、ライト制御信号ＷＥＮの活性状態の期間に上限を持たせて、メモリセル電源がメモリセル１０のリーク電流によってメモリセル１０のリテンション電圧以下にならないように、ライト制御信号ＷＥＮのタイミングを設定してもよい。
　図５は、ライト制御信号ＷＥＮの生成方法の一例を示した回路図である。図５に示す回路図は、バッファ回路ＢＵＦ１、インバータ回路ＩＮＶ２、ＡＮＤ回路ＡＮＤ１を備える。ＷＲＩＴＥはライト判定信号を示す。
　ライト判定信号ＷＲＩＴＥは、半導体記憶装置に入力されるクロック信号ＣＬＫに同期した信号で、ライト動作時にクロック信号ＣＬＫのＨ期間と同等の時間だけ活性状態（Ｈレベル）となる信号である。また、バッファ回路ＢＵＦ１は、インバータ回路を偶数段接続して構成した回路で、バッファ回路ＢＵＦ１に入力した信号を一定時間遅延させて出力する回路である。
　ライト制御信号ＷＥＮは、ライト判定信号ＷＲＩＴＥと、ライト判定信号ＷＲＩＴＥを一定時間遅延させた信号の反転信号との論理積で生成される信号である。よって、ライト制御信号ＷＥＮは、ライト判定信号ＷＲＩＴＥがＨレベルになるとライト制御信号ＷＥＮがＨレベル（活性状態）となり、複数のバッファ回路ＢＵＦ１とインバータ回路ＩＮＶ２とで決定する遅延時間後にＬレベル（非活性状態）となる信号である。よって、図５に示した回路構成で生成したライト制御信号ＷＥＮは、図４に示したタイミングチャートのライト制御信号ＷＥＮと同等な信号である。
　図５に示した回路構成において、例えば、バッファ回路ＢＵＦ１の接続段数を増減させれば、ライト制御信号ＷＥＮの活性期間を容易に変更させることが可能である。
　以上のとおり、図５に示した回路構成でライト制御信号ＷＥＮを生成すれば、ライト制御信号ＷＥＮの活性期間の調節が容易に実現可能である。よって、ライト制御信号ＷＥＮの活性状態の期間に上限を持たせて、メモリセル電源がメモリセル１０のリーク電流によってメモリセル１０のリテンション電圧以下にならないように、ライト制御信号ＷＥＮの活性期間のタイミングを設定するための手段として、図５に示した回路構成を用いればよい。
　〈第２のタイミングチャート〉
　図６は、図１の半導体記憶装置の他の動作を説明するためのタイミングチャートである。図６に示すタイミングチャートも、ワード線ＷＬｘとビット線ＢＬ０、／ＢＬ０とに接続したメモリセル１０（図１中の左上のメモリセル）に対して書き込みを行う場合の動作を示している。
　半導体記憶装置は、クロック信号ＣＬＫに同期してワード線ＷＬ０～ＷＬｘのいずれか１つのワード線を活性化するように制御され、更に、ライト制御信号ＷＥＮも、ライト動作時に、クロック信号ＣＬＫに同期して活性状態となるように制御される。よって、クロック信号ＣＬＫのＨレベルの期間とほぼ同等の時間、ワード線ＷＬｘは活性状態（Ｈレベル）となり、同様に、ライト動作時、クロック信号ＣＬＫのＨレベルの期間とほぼ同等の時間、ライト制御信号ＷＥＮも活性状態（Ｈレベル）となる。
　クロック信号ＣＬＫがＬレベルからＨレベルになると、時刻Ｔ１でワード線ＷＬｘがＨレベル（活性状態）になり、同時に、ライト制御信号ＷＥＮもＨレベル（活性状態）になる。カラムアドレス信号ＡＤ０はクロック信号ＣＬＫのＨレベルの期間、電位が変化しないように構成され、この場合、クロック信号ＣＬＫのＨレベルの期間、カラムアドレス信号ＡＤ０はＨレベル状態（選択状態）になる。図示していないが、カラムアドレス信号ＡＤ１はＬレベルの状態（非選択状態）である。
　カラムアドレス信号ＡＤ０がＨレベル（選択状態）でライト制御信号ＷＥＮがＨレベル（活性状態）になると、メモリセル電源ＶＤＤＭ０は電圧ＶＤＤ（時刻Ｔ１）から、電圧Ｖ１（時刻Ｔ２）に変化していく。電圧Ｖ１は、図１におけるＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値｜Ｖｔｐ｜より少し高い電位である。図１の構成の場合、メモリセル電源ＶＤＤＭ０の電位は、メモリセル１０に流れる微小なリーク電流によって、時間の経過とともに電圧Ｖ１から低下していく。
　クロック信号ＣＬＫがＨレベルからＬレベルになると、時刻Ｔ３でワード線ＷＬｘがＨレベル（活性状態）からＬレベル（非活性状態）になり、同時に、ライト制御信号ＷＥＮがＨレベル（活性状態）からＬレベル（非活性状態）に変化する。このとき、メモリセル電源ＶＤＤＭ０は、時刻Ｔ３で電圧Ｖ２より低い電位になっている。ここで、電圧Ｖ２はメモリセル１０のリテンション電圧である。よって、時刻Ｔ１から時刻Ｔ３の期間でライト制御信号ＷＥＮが活性状態となる場合には、メモリセル電源ＶＤＤＭ０の電位がメモリセル１０のリテンション電圧Ｖ２より低くなってしまい、その結果、メモリセルデータの破壊が発生する。
　そこで、図６に示すように、時刻Ｔ１から時刻Ｔ４の期間でライト制御信号ＷＥＮが活性状態となるようにライト制御信号ＷＥＮのタイミングを設定する。本実施形態の半導体記憶装置の場合、クロック信号ＣＬＫに同期してライト制御信号ＷＥＮの活性状態の期間が設定されるため、クロック信号ＣＬＫのＨレベル期間を短くすることでライト制御信号ＷＥＮの活性状態の期間を変更することが可能である。
　時刻Ｔ１から時刻Ｔ４の期間でライト制御信号ＷＥＮが活性状態となるよう、クロック信号ＣＬＫのＨレベル期間を設定すると、メモリセル電源ＶＤＤＭ０の電位はリテンション電圧Ｖ２以下にならない。よって、メモリセル１０のデータ破壊が発生しない半導体記憶装置が可能となる。
　以上のとおり、半導体記憶装置に入力されるクロック信号ＣＬＫのＨレベル期間に上限を持たせることで、メモリセル電源がメモリセル１０のリーク電流によってメモリセル１０のリテンション電圧以下にならないように、クロック信号ＣＬＫに同期したライト制御信号ＷＥＮのタイミングを設定する必要がある。
　本実施形態では、半導体記憶装置に入力されるクロック信号ＣＬＫがＨレベルの時にワード線が活性化する場合を例に説明したが、半導体記憶装置に入力されるクロック信号ＣＬＫがＬレベルの時にワード線が活性化するような半導体記憶装置の場合には、半導体記憶装置に入力されるクロック信号ＣＬＫのＬレベル期間に上限を持たせればよい。
　〈第３のタイミングチャート〉
　図７は、図１の半導体記憶装置の更に他の動作を説明するためのタイミングチャートである。図７において、メモリセル記憶ノードＮ１，Ｎ２は、具体的には、メモリセル１０を構成するアクセストランジスタＡ１，Ａ２のそれぞれのソース端子の状態を示す。
　図７に示すタイミングチャートも、ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図１中の左上のメモリセル）に対して書き込みを行う場合の動作を示している。
　半導体記憶装置は、時刻Ｔ１でワード線ＷＬｘがＨレベル（活性状態）になり、同時に、ライト制御信号ＷＥＮもＨレベル（活性状態）になる。図７に図示していないが、カラムアドレス信号ＡＤ０はＨレベル状態（選択状態）、カラムアドレス信号ＡＤ１はＬレベルの状態（非選択状態）である。
　カラムアドレス信号ＡＤ０がＨレベル（選択状態）でライト制御信号ＷＥＮがＨレベル（活性状態）になると、メモリセル電源ＶＤＤＭ０は電圧ＶＤＤ（時刻Ｔ１）から、電圧Ｖ１（時刻Ｔ２）に変化していく。電圧Ｖ１は、図１におけるＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値｜Ｖｔｐ｜より少し高い電位である。
　ライト動作前に、書き込み対象のメモリセル１０のアクセストランジスタＡ１のソース端子側にＨレベル、アクセストランジスタＡ２のソース端子側にＬレベルが記憶保持されていたとし、ライト動作時にビット線ＢＬ０側がＨレベルからＬレベルになるとする。
　時刻Ｔ２付近で、メモリセル１０の書き換えが発生する。この場合、ビット線ＢＬ０側がＬレベルであるため、書き込み対象のメモリセル１０のアクセストランジスタＡ１のソース端子側は、ＨレベルからＬレベル側に電位が変化する。アクセストランジスタＡ１のソース端子は、ロードトランジスタＬ２とドライブトランジスタＤ２とで構成したインバータの入力である。よって、アクセストランジスタＡ１のソース端子の電位が、このインバータのスイッチング電圧を越えると、メモリセル１０のデータが反転してデータの書き換えが完了する。このとき、書き込み対象のメモリセル１０のアクセストランジスタＡ１のソース端子側が０Ｖ、アクセストランジスタＡ２のソース端子側が電圧Ｖ１になっている。
　実際には、メモリセル１０の微小なリーク電流によってメモリセル電源ＶＤＤＭ０は電圧Ｖ１から低下するが、説明を簡単にするため、メモリセル１０のリーク電流は流れないとする。
　時刻Ｔ３で、ライト制御信号ＷＥＮはＬレベル（非活性状態）になり、メモリセル電源ＶＤＤＭ０の電位は、電圧Ｖ１から電源ＶＤＤレベルに復帰する（時刻Ｔ４）。これに合わせて、メモリセル記憶ノードＮ１，Ｎ２である、アクセストランジスタＡ２のソース端子側の電位も、電圧Ｖ１から電源ＶＤＤレベルに復帰する（時刻Ｔ４）。その後、時刻Ｔ５でワード線ＷＬｘがＬレベル（非活性状態）となり、ライト動作は完了する。
　以上のとおり、図７に示したワード線ＷＬｘとライト制御信号ＷＥＮのタイミングで、図１の半導体記憶装置を動作させれば、正常なライト動作が実施できる。
　これに対し、ライト制御信号ＷＥＮが活性状態から非活性状態に変化するタイミングの前に、ワード線ＷＬｘが活性状態から非活性状態に変化するように構成されていると、ワード線ＷＬｘがＬレベル（非活性状態）になった時点で、メモリセル電源ＶＤＤＭ０は電圧Ｖ１であり、｜Ｖｔｐ｜近傍の電位であるため、メモリセル１０を構成するフリップフロップ（２つのインバータ）の電源（ロードトランジスタのソース端子とドライブトランジスタのソース端子間の電位差）が極めて低く、フリップフロップ（メモリセル）のノイズ耐性（ノイズマージン）が悪化する。このため、ワード線ＷＬｘがＨレベルからＬレベルに変化した際のカップリングノイズ（具体的には、アクセストランジスタのゲート端子とソース端子間の容量で生じるノイズや、ワード線とメモリセル記憶ノードＮ１，Ｎ２間の配線容量で生じるノイズ等）の影響により、フリップフロップ（メモリセル）の記憶データは簡単に反転してしまう。
　ところが、図７のタイミングチャートによれば、ライト動作時に、メモリセル電源を電源ＶＤＤよりも低い電位に制御してメモリセル１０の書き込み特性を改善する半導体記憶装置において、ワード線ＷＬｘが活性状態から非活性状態に変化するタイミングの前に、ライト制御信号ＷＥＮが活性状態から非活性状態に変化するように構成されている。言い換えれば、ワード線ＷＬｘが活性状態から非活性状態に変化するタイミングの前に、メモリセル電源が電源ＶＤＤレベルになるように構成されている。これにより、ライト動作時にメモリセル電源を低下させる構成の半導体記憶装置において、正常なライト動作を実現することが可能である。
　図８は、本実施形態の半導体記憶装置における、ワード線制御信号を生成し、かつメモリセル電源を制御する制御回路の具体的な構成の一例を示した回路図である。図８の制御回路は、インバータ回路ＩＮＶ３～５と、ＮＡＮＤ回路ＮＡＮＤ２，３と、ＮＯＲ回路ＮＯＲ１と、バッファ回路ＢＵＦ２とを備える。ＡＤｘはロウアドレス信号、ＷＬｘはワード線、ＣＬＫは半導体記憶装置に入力されるクロック信号、ＷＲＩＴＥはライト判定信号、ＷＥＮはライト制御信号を示す。
　クロック信号ＣＬＫは、ＮＯＲ回路ＮＯＲ１とＮＡＮＤ回路ＮＡＮＤ２にそれぞれ入力されている。ＮＡＮＤ回路ＮＡＮＤ２にはクロック信号ＣＬＫとライト判定信号ＷＲＩＴＥとが入力され、その出力がインバータ回路ＩＮＶ３に入力される。インバータ回路ＩＮＶ３の出力がライト制御信号ＷＥＮとなる。
　一方、クロック信号ＣＬＫとライト制御信号ＷＥＮとがＮＯＲ回路ＮＯＲ１に入力され、その出力がインバータ回路ＩＮＶ４に入力される。インバータ回路ＩＮＶ４の出力がバッファ回路ＢＵＦ２に入力され、バッファ回路ＢＵＦ２の出力信号とロウアドレス信号ＡＤｘとがＮＡＮＤ回路ＮＡＮＤ３に入力される。ＮＡＮＤ回路ＮＡＮＤ３の出力はインバータ回路ＩＮＶ５に入力され、インバータ回路ＩＮＶ５の出力をワード線ＷＬｘとして出力する。
　ここで、ライト判定信号ＷＲＩＴＥは、半導体記憶装置に入力されるクロック信号ＣＬＫに同期した信号で、ライト動作時にクロック信号ＣＬＫのＨ期間と同等の時間だけ活性状態（Ｈレベル）となる信号である。また、ロウアドレス信号ＡＤｘは、クロック信号ＣＬＫのＨレベルの期間、電位が変化しないように構成され、この場合、クロック信号ＣＬＫのＨレベルの期間、ロウアドレス信号ＡＤｘはＨレベル状態（選択状態）である。また、バッファ回路ＢＵＦ２は、インバータ回路を偶数段接続して構成した回路で、バッファ回路ＢＵＦ２に入力した信号を一定時間遅延させて出力する回路である。
　まず、クロック信号ＣＬＫがＬベルの時、ＮＡＮＤ回路ＮＡＮＤ２はライト判定信号ＷＲＩＴＥの状態によらずＨレベルを出力する。よって、インバータ回路ＩＮＶ３の出力であるライト制御信号ＷＥＮはＬレベル（非活性状態）となる。クロック信号ＣＬＫがＬレベル、ライト制御信号ＷＥＮもＬレベルであるので、ＮＯＲ回路ＮＯＲ１の出力はＨレベル、インバータ回路ＩＮＶ４の出力がＬレベル、更に、ＢＵＦ２の出力もＬレベルである。よって、ＮＡＮＤ回路ＮＡＮＤ３はロウアドレス信号ＡＤｘの状態によらずＨレベルを出力する。よって、インバータ回路ＩＮＶ５の出力であるワード線ＷＬｘはＬレベル（非活性状態）である。また、図１を参照すると、ライト制御信号ＷＥＮがＬレベルであるので、ＮＡＮＤ回路ＮＡＮＤ１はカラムアドレス信号ＡＤ０の状態によらずＨレベルを出力し、インバータ回路ＩＮＶ１はＬレベルを出力する。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｐ型ＭＯＳトランジスタＭＰ２がオフとなり、メモリセル電源ＶＤＤＭ０は電源ＶＤＤレベルを出力する。
　次に、クロック信号ＣＬＫがＨレベルになると、ＮＯＲ回路ＮＯＲ１は、ライト制御信号ＷＥＮの入力によらず出力がＬレベルになる。よって、インバータ回路ＩＮＶ４の出力がＨレベルに、更に、バッファ回路ＢＵＦ２の出力がＨレベルになる。ロウアドレス信号ＡＤｘはＨレベルとなっているので、ＮＡＮＤ回路ＮＡＮＤ３の出力がＬレベルになる、よって、インバータ回路ＩＮＶ５の出力であるワード線ＷＬｘがＨレベル（活性状態）となる。また、ライト動作時、クロック信号ＣＬＫがＨレベルになると、ライト判定信号ＷＲＩＴＥはＨレベルになっているので、ＮＡＮＤ回路ＮＡＮＤ２に出力はＬレベルに、よって、インバータ回路ＩＮＶ３の出力であるライト制御信号ＷＥＮはＨレベル（活性状態）になる。再び図１を参照すると、カラムアドレス信号ＡＤ０がＨレベルとなっているので、ＮＡＮＤ回路ＮＡＮＤ１の出力がＬレベルに、インバータ回路ＩＮＶ１の出力がＨレベルになる。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオフ、Ｐ型ＭＯＳトランジスタＭＰ２がオンし、メモリセル電源ＶＤＤＭ０は電源ＶＤＤレベルから低下していく。一定時間経過後、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値｜Ｖｔｐ｜に電位が変化する。
　次に、クロック信号ＣＬＫがＨからＬレベルに変化すると、ＮＡＮＤ回路ＮＡＮＤ２はライト判定信号ＷＲＩＴＥの状態によらずＨレベルに変化する。よって、インバータ回路ＩＮＶ３の出力であるライト制御信号ＷＥＮはＬレベル（非活性状態）に変化する。クロック信号ＣＬＫがＬレベル、ライト制御信号ＷＥＮもＬレベルであるので、ＮＯＲ回路ＮＯＲ１の出力はＨレベル、インバータ回路ＩＮＶ４の出力がＬレベル、更に、バッファ回路ＢＵＦ２の出力がＬレベルに変化する。よって、ＮＡＮＤ回路ＮＡＮＤ３はロウアドレス信号ＡＤｘの状態によらずＨレベルを出力し、インバータ回路ＩＮＶ５の出力であるワード線ＷＬｘはＬレベル（非活性状態）に変化する。また、再び図１を参照すると、ライト制御信号ＷＥＮがＬレベルに変化したため、ＮＡＮＤ回路ＮＡＮＤ１はカラムアドレス信号ＡＤ０の状態によらずＨレベルに変化し、インバータ回路ＩＮＶ１の出力はＬレベルに変化する。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｐ型ＭＯＳトランジスタＭＰ２がオフに変化し、メモリセル電源ＶＤＤＭ０は｜Ｖｔｐ｜レベルから電源ＶＤＤレベルに復帰する。
　ワード線とメモリセル電源を生成する制御回路の具体的な構成の一例の動作は、以上のとおりである。
　ライト動作時にメモリセル電源を低下させる構成の半導体記憶装置において正常なライト動作を実現するためには、ワード線が活性状態から非活性状態に変化するタイミングの前に、ライト制御信号で制御されるメモリセル電源が電源ＶＤＤレベルに復帰していればよいことは、図７で説明したとおりである。
　図１及び図８の構成では、クロック信号ＣＬＫがＨからＬレベルになると、ワード線がＨ（活性状態）からＬレベル（非活性状態）に変化し、同時に、メモリセル電源が｜Ｖｔｐ｜レベルから電源ＶＤＤレベルに復帰する。
　論理回路を１段通過する遅延時間はほぼ等しいので、図１及び図８の構成において、ワード線が活性状態から非活性状態に変化するタイミングの前に、ライト制御信号で制御されるメモリセル電源を電源ＶＤＤレベルに復帰させるには、クロック信号ＣＬＫの初段入力からメモリセル電源ＶＤＤＭ０を電源ＶＤＤレベルに変化させるために必要な論理段数が、クロック信号ＣＬＫの初段入力からワード線ＷＬｘをＬレベル（非活性状態）に制御するために必要な論理段数より少なく構成されていればよい。
　図１及び図８の場合、クロック信号ＣＬＫの初段入力からメモリセル電源ＶＤＤＭ０を電源ＶＤＤレベルに変化させるために必要な論理段数は５段で、クロック信号ＣＬＫからの具体的な経路は、ＮＡＮＤ回路ＮＡＮＤ２、インバータ回路ＩＮＶ３、ＮＡＮＤ回路ＮＡＮＤ１、インバータ回路ＩＮＶ１、Ｐ型ＭＯＳトランジスタＭＰ１である。
　これに対して、クロック信号ＣＬＫの初段入力からワード線ＷＬｘをＬレベル（非活性状態）に制御するために必要な論理段数は８段で、クロック信号ＣＬＫからの具体的な経路は、ＮＡＮＤ回路ＮＡＮＤ２、インバータ回路ＩＮＶ３、ＮＯＲ回路ＮＯＲ１、インバータ回路ＩＮＶ４、バッファ回路ＢＵＦ２、ＮＡＮＤ回路ＮＡＮＤ３、インバータ回路ＩＮＶ５である。バッファ回路ＢＵＦ２はインバータ回路２個で計算している。
　以上に説明した構成であれば、ライト動作時に、メモリセル電源を電源ＶＤＤよりも低い電位に制御してメモリセル１０の書き込み特性を改善する半導体記憶装置において、ワード線が活性状態から非活性状態に変化するタイミングの前に、メモリセル電源が電源ＶＤＤレベルになるように構成できるため、正常なライト動作を実施することが可能となる。
　なお、本実施形態では、メモリセル１０がシングルポートの場合を例として説明したが、複数ポートのメモリセルであっても、同等の動作や効果を有する。
　一般的な半導体記憶装置では、複数のメモリセル１０を有して構成されるメモリセルアレイ領域と隣り合う位置にビット線をＨレベル（電源ＶＤＤレベル）にプリチャージするためのビット線プリチャージ回路１５がレイアウト配置される。ビット線プリチャージ回路１５はビット線をＨレベル（電源ＶＤＤレベル）にプリチャージする動作を実施する必要があるため、電源ＶＤＤと各ビット線との間に挿入したＰ型ＭＯＳトランジスタＭＰ３～５で構成される。メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１，ＭＰ２もそれぞれＰ型ＭＯＳトランジスタで構成されている。よって、ビット線プリチャージ回路１５をレイアウトするための基板領域（Ｎウェル領域）と同一の基板領域内に、メモリセル電源回路２０を構成する両Ｐ型ＭＯＳトランジスタＭＰ１，ＭＰ２をレイアウト配置すれば、ビット線プリチャージ回路１５を構成するＰ型ＭＯＳトランジスタＭＰ３～５と、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１，ＭＰ２とを別々の基板領域にレイアウト配置する場合と比較して、半導体記憶装置を小面積にレイアウトすることが可能である。
　《実施形態２》
　図９は、本発明の実施形態２に係る半導体記憶装置の構成図である。図９に示す半導体記憶装置は、実施形態１の図１の構成に対して、メモリセル電源回路２１を構成するＭＯＳトランジスタの構成が異なるだけである。具体的には、Ｐ型ＭＯＳトランジスタＭＰ２と接地電源との間に、Ｎ型ＭＯＳトランジスタＭＮ２が追加されている。更に、Ｐ型ＭＯＳトランジスタＭＰ２のゲート端子がＮ型ＭＯＳトランジスタＭＮ２のドレイン端子に接続され、Ｎ型ＭＯＳトランジスタＭＮ２のゲート端子には、Ｐ型ＭＯＳトランジスタＭＰ１のゲート端子に入力する信号と同じ信号が入力されている。
　ライト動作時以外は、ライト制御信号ＷＥＮはＬレベル（非活性状態）である。よって、カラムアドレス信号ＡＤ０，ＡＤ１の状態によらず、ＮＡＮＤ回路ＮＡＮＤ１はＨレベルを出力し、ＮＡＮＤ回路ＮＡＮＤ１の出力を入力とするインバータ回路ＩＮＶ１はＬレベルを出力する。よって、メモリセル電源回路２１を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｎ型ＭＯＳトランジスタＭＮ２がオフするので、全てのメモリセル電源ＶＤＤＭ０，ＶＤＤＭ１は電源ＶＤＤレベルを出力する。
　ライト動作時、ワード線が活性状態になる時に、ライト制御信号ＷＥＮはＨレベル（活性状態）になる。このとき、カラムアドレス信号ＡＤ０，ＡＤ１は、いずれかがＨレベルとなっている。ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図９の左上のメモリセル）に対して書き込みを行う場合を例にすると、カラムアドレス信号ＡＤ０がＨレベル、ＡＤ１がＬレベルである。
　よって、カラムアドレス信号ＡＤ０を入力とするＮＡＮＤ回路ＮＡＮＤ１はＬレベルを出力し、次段のインバータ回路ＩＮＶ１はＨレベルを出力する。メモリセル電源回路２１のＰ型ＭＯＳトランジスタＭＰ１がオフ、Ｎ型ＭＯＳトランジスタＭＮ２がオンするので、メモリセル電源ＶＤＤＭ０の電位は、電源ＶＤＤレベルからＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値である｜Ｖｔｐ｜に低下していく。メモリセル電源ＶＤＤＭ０の電位が｜Ｖｔｐ｜になると、Ｐ型ＭＯＳトランジスタＭＰ２はオフする。Ｐ型ＭＯＳトランジスタＭＰ１がオフ、更に、Ｐ型ＭＯＳトランジスタＭＰ２もオフするので、メモリセル電源回路２１を流れる電流はなくなる。
　これに対して、書き込みを行わないビット線ＢＬ１，／ＢＬ１上に接続したメモリセル１０のメモリセル電源ＶＤＤＭ１は、カラムアドレス信号ＡＤ１がＬレベルであるため、電源ＶＤＤレベルを出力している。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源は、電源ＶＤＤレベルから低下させる必要はない。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源を電源ＶＤＤレベルから低下させても問題はない。しかし、この場合、メモリセル電源に不要な充放電電流が発生する。よって、上記構成のように、カラムアドレス信号に基づく信号によって、メモリセル電源を電源ＶＤＤレベルに固定するように制御しておくべきである。
　以上に説明したとおり、本実施形態の図９の半導体記憶装置は、実施形態１の図１と同等の動作を行う。よって、実施形態１と同等の効果を有する。しかも、本実施形態のメモリセル電源回路２１は、１つの信号（カラムアドレス信号とライト制御信号の論理積）だけで制御できる。よって、半導体記憶装置をレイアウトする時に信号配線本数が削減でき、レイアウト設計の自由度が上がるため、半導体記憶装置の小面積化が可能である。
　なお、本実施形態では、メモリセル電源回路２１を構成するＰ型ＭＯＳトランジスタＭＰ２のゲート端子にＮ型ＭＯＳトランジスタＭＮ２のドレイン端子を接続した構成であったが、Ｐ型ＭＯＳトランジスタＭＰ２のゲート端子に接地電源を接続した構成であっても、同等の動作や効果を有する。
　《実施形態３》
　図１０は、本発明の実施形態３に係る半導体記憶装置の構成図である。図１０に示す半導体記憶装置は、実施形態１の図１の構成に対して、メモリセル電源回路２０の制御が異なるだけである。具体的には、全てのメモリセル電源回路２０のＰ型ＭＯＳトランジスタＭＰ１のゲート端子にライト制御信号ＷＥＮが接続されている点である。
　ライト動作時以外は、ライト制御信号ＷＥＮはＬレベル（非活性状態）である。よって、カラムアドレス信号ＡＤ０，ＡＤ１の状態によらず、ＮＡＮＤ回路ＮＡＮＤ１はＨレベルを出力する。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｐ型ＭＯＳトランジスタＭＰ２がオフするので、全てのメモリセル電源ＶＤＤＭ０，ＶＤＤＭ１は電源ＶＤＤレベルを出力する。
　ライト動作時、ワード線が活性状態になる時に、ライト制御信号ＷＥＮはＨレベル（活性状態）になる。このとき、カラムアドレス信号ＡＤ０，ＡＤ１は、いずれかがＨレベルとなっている。ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図１０の左上のメモリセル）に対して書き込みを行う場合を例にすると、カラムアドレス信号ＡＤ０がＨレベル、ＡＤ１がＬレベルである。
　よって、カラムアドレス信号ＡＤ０を入力とするＮＡＮＤ回路ＮＡＮＤ１はＬレベルを出力する。メモリセル電源回路２０のＰ型ＭＯＳトランジスタＭＰ１がオフ、Ｐ型ＭＯＳトランジスタＭＰ２がオンするので、メモリセル電源ＶＤＤＭ０の電位は、電源ＶＤＤレベルからＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値である｜Ｖｔｐ｜に低下していく。メモリセル電源ＶＤＤＭ０の電位が｜Ｖｔｐ｜になると、Ｐ型ＭＯＳトランジスタＭＰ２はオフする。Ｐ型ＭＯＳトランジスタＭＰ１がオフ、更に、Ｐ型ＭＯＳトランジスタＭＰ２もオフするので、メモリセル電源回路２０を流れる電流はなくなる。
　これに対して、書き込みを行わないビット線ＢＬ１，／ＢＬ１上に接続したメモリセル１０のメモリセル電源ＶＤＤＭ１は、ライト制御信号ＷＥＮがＨレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ１がオフする直前の電位である電源ＶＤＤレベルで、ハイインピーダンス状態である。実施形態１では、メモリセル電源ＶＤＤＭ１は、ローインピーダンス状態の電源ＶＤＤレベルであるが、動作的には実施形態１と同等である。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源は、電源ＶＤＤレベルから低下させる必要はない。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源を電源ＶＤＤレベルから低下させても問題はない。しかし、この場合、メモリセル電源に不要な充放電電流が発生する。よって、上記構成のように、メモリセル電源を電源ＶＤＤレベルと同等になるように制御しておくべきである。
　以上に説明したとおり、本実施形態の図１０の半導体記憶装置は、実施形態１の図１と同等の動作を行う。よって、実施形態１と同等の効果を有する。
　また、本実施形態の場合、ライト動作時に、書き込みを行わないビット線ＢＬ１，／ＢＬ１上に接続したメモリセル１０のメモリセル電源ＶＤＤＭ１はハイインピーダンス状態である。つまり、本実施形態の場合、書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源が遮断されている状態（ハイインピーダンス状態）であるため、不要な電力消費がなくなり、実施形態１の半導体記憶装置と比較して、低消費電力である。
　更に、本実施形態の場合、実施形態１の図１におけるインバータ回路ＩＮＶ１が不要となるため、実施形態１の半導体記憶装置よりも小面積にレイアウトが可能である。
　なお、実施形態２及び３においても、実施形態１における説明と同様の動作及び変形が可能であることは言うまでもない。
　以上説明したように、本発明の半導体記憶装置は、ライト動作時に、メモリセル電源を低下させてメモリセルの書き込み特性を改善する際に、メモリセル電源の生成部での消費電流を抑制し、更に、メモリセル電源がメモリセルのリテンション電圧よりも低下しないため、メモリセルデータの破壊を生じさせることなく、メモリセルのデータを確実に記憶保持することができるという効果を有し、半導体記憶装置のメモリセルの書き込み特性を改善する回路として有用である。
１０　メモリセル
１５　ビット線プリチャージ回路
２０，２１　メモリセル電源回路
２５　リーク電流補償回路
３０　電源電圧検知回路
Ａ１，Ａ２　アクセストランジスタ
ＡＤ０，ＡＤ１　カラムアドレス信号
ＡＤｘ　ロウアドレス信号
ＢＬ０～１，／ＢＬ０～１　ビット線
ＢＵＦ１～２　バッファ回路
ＣＬＫ　クロック信号
Ｄ１，Ｄ２　ドライブトランジスタ
ＩＮＶ１～５　インバータ回路
Ｌ１，Ｌ２　ロードトランジスタ
ＭＮ１～２　Ｎ型ＭＯＳトランジスタ
ＭＰ１～６　Ｐ型ＭＯＳトランジスタ
Ｎ１，Ｎ２　メモリセル記憶ノード
ＮＡＮＤ１～３　ＮＡＮＤ回路
ＮＯＲ１　ＮＯＲ回路
ＶＤＤ　電源（第１の電源）
ＶＤＤＭ０～１　メモリセル電源
ＷＥＮ　ライト制御信号
ＷＬ０，ＷＬｘ　ワード線
ＷＲＩＴＥ　ライト判定信号

Claims (20)

  1. 　複数のワード線と、
    　複数のビット線と、
    　前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
    　同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、
    　前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタと第１のＮ型ＭＯＳトランジスタとで構成され、
    　前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、
    　前記第１のＰ型ＭＯＳトランジスタのゲート端子と前記第１のＮ型ＭＯＳトランジスタのゲート端子には、カラム選択信号とライト制御信号とに基づいた制御信号が入力され、
    　前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記第１のＮ型ＭＯＳトランジスタのドレイン端子が接続されていることを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記第２のＰ型ＭＯＳトランジスタのしきい値電圧の絶対値は、前記メモリセルのロードトランジスタ及びドライブトランジスタのしきい値電圧の絶対値よりも高く設定されていることを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記第２のＰ型ＭＯＳトランジスタの基板端子に、前記第１の電源の電位以上の電位が接続されていることを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記第２のＰ型ＭＯＳトランジスタのチャネル長は、前記メモリセルのロードトランジスタ及びドライブトランジスタのチャネル長よりも大きいことを特徴とする半導体記憶装置。
  5. 　請求項１記載の半導体記憶装置において、
    　前記第２のＰ型ＭＯＳトランジスタの拡散領域に注入される不純物濃度は、前記メモリセルのロードトランジスタの拡散領域に注入される不純物濃度よりも高いことを特徴とする半導体記憶装置。
  6. 　請求項１記載の半導体記憶装置において、
    　前記複数のビット線に接続した複数のビット線プリチャージ回路を更に有し、
    　前記複数のビット線プリチャージ回路は、前記複数のメモリセルを有して構成されたメモリセルアレイ領域と隣り合う位置に配置されており、
    　前記メモリセル電源回路を構成する前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとは、前記ビット線プリチャージ回路の基板領域と同一基板領域内に配置されていることを特徴とする半導体記憶装置。
  7. 　請求項１記載の半導体記憶装置において、
    　前記ライト制御信号は、ライト判定信号と前記ライト判定信号を遅延させた信号の反転信号との論理積で生成されることを特徴とする半導体記憶装置。
  8. 　請求項１記載の半導体記憶装置において、
    　前記半導体記憶装置に入力されるクロック信号の初段入力から前記メモリセル電源を前記第１の電源と同等の電位に制御するために必要な論理段数は、前記半導体記憶装置に入力されるクロック信号の初段入力からワード線を非活性状態に制御するために必要な論理段数よりも少ないことを特徴とする半導体記憶装置。
  9. 　請求項１記載の半導体記憶装置において、
    　前記第１のＮ型ＭＯＳトランジスタを常時オフに制御するための第１の制御信号を更に有することを特徴とする半導体記憶装置。
  10. 　複数のワード線と、
    　複数のビット線と、
    　前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
    　同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、
    　前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとで構成され、
    　前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、
    　前記第１のＰ型ＭＯＳトランジスタのゲート端子には、カラム選択信号によらずライト制御信号に基づいた制御信号が入力され、
    　前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記カラム選択信号と前記ライト制御信号とに基づいた制御信号が入力されていることを特徴とする半導体記憶装置。
  11. 　請求項１０記載の半導体記憶装置において、
    　前記第２のＰ型ＭＯＳトランジスタの基板端子に、前記第１の電源の電位以上の電位が接続されていることを特徴とする半導体記憶装置。
  12. 　請求項１０記載の半導体記憶装置において、
    　前記第２のＰ型ＭＯＳトランジスタのチャネル長は、前記メモリセルのロードトランジスタ及びドライブトランジスタのチャネル長よりも大きいことを特徴とする半導体記憶装置。
  13. 　請求項１０記載の半導体記憶装置において、
    　前記ライト制御信号は、ライト判定信号と前記ライト判定信号を遅延させた信号の反転信号との論理積で生成されることを特徴とする半導体記憶装置。
  14. 　請求項１０記載の半導体記憶装置において、
    　前記半導体記憶装置に入力されるクロック信号の初段入力から前記メモリセル電源を前記第１の電源と同等の電位に制御するために必要な論理段数は、前記半導体記憶装置に入力されるクロック信号の初段入力からワード線を非活性状態に制御するために必要な論理段数よりも少ないことを特徴とする半導体記憶装置。
  15. 　請求項１０記載の半導体記憶装置において、
    　前記第２のＰ型ＭＯＳトランジスタを常時オフに制御するための第１の制御信号を更に有することを特徴とする半導体記憶装置。
  16. 　複数のワード線と、
    　複数のビット線と、
    　前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
    　同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、
    　前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとで構成され、
    　前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、
    　前記第１のＰ型ＭＯＳトランジスタのゲート端子には、カラム選択信号とライト制御信号とに基づいた制御信号が入力され、
    　前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記第１のＰ型ＭＯＳトランジスタのゲート端子に入力される信号の論理反転となる信号が入力されており、
    　前記第２のＰ型ＭＯＳトランジスタのしきい値電圧の絶対値は、前記メモリセルのロードトランジスタ及びドライブトランジスタのしきい値電圧の絶対値よりも高く設定されていることを特徴とする半導体記憶装置。
  17. 　複数のワード線と、
    　複数のビット線と、
    　前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
    　同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、
    　前記メモリセル電源回路は、ライト動作時に前記メモリセル電源を第１の電源よりも低い電位に制御する機能を有し、
    　前記第１の電源と前記メモリセル電源との間に接続したＭＯＳトランジスタで構成されて、前記メモリセル電源が前記第１の電源よりも低い電位に制御されている期間中に前記メモリセル電源のリーク電流を補償するリーク電流補償回路を更に有することを特徴とする半導体記憶装置。
  18. 　請求項１７記載の半導体記憶装置において、
    　前記リーク電流補償回路を構成するＭＯＳトランジスタのチャネル長は、前記メモリセルを構成するトランジスタのチャネル長と同等の大きさであることを特徴とする半導体記憶装置。
  19. 　請求項１７記載の半導体記憶装置において、
    　前記複数のビット線に接続した複数のビット線プリチャージ回路を更に有し、
    　前記複数のビット線プリチャージ回路は、前記複数のメモリセルを有して構成されたメモリセルアレイ領域と隣り合う位置に配置されており、
    　前記リーク電流補償回路を構成するＭＯＳトランジスタは、前記ビット線プリチャージ回路の基板領域と同一基板領域内に配置されていることを特徴とする半導体記憶装置。
  20. 　複数のワード線と、
    　複数のビット線と、
    　前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
    　同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、
    　前記メモリセル電源回路は、ライト動作時に前記メモリセル電源を第１の電源よりも低い電位に制御する機能を有し、
    　前記半導体記憶装置に入力されるクロック信号の初段入力から前記メモリセル電源を前記第１の電源と同等の電位に制御するために必要な論理段数は、前記半導体記憶装置に入力されるクロック信号の初段入力からワード線を非活性状態に制御するために必要な論理段数よりも少ないことを特徴とする半導体記憶装置。
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