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JP2009505315A - 独立の読み書き回路を有するｓｒａｍセル - Google Patents

独立の読み書き回路を有するｓｒａｍセル Download PDF

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JP2009505315A
JP2009505315A JP2008526122A JP2008526122A JP2009505315A JP 2009505315 A JP2009505315 A JP 2009505315A JP 2008526122 A JP2008526122 A JP 2008526122A JP 2008526122 A JP2008526122 A JP 2008526122A JP 2009505315 A JP2009505315 A JP 2009505315A
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Abstract

本発明は、ＳＲＡＭセル・コア（１０５）から書込と読取をする回路、ＳＲＡＭセル（１００）、およびＳＲＡＭデバイスを提供する。一面においてこの回路は、少なくとも一つの書込トランジスタ（１５０）を含むＳＲＡＭセルに結合された書込回路を含む。この回路はまた、書込トランジスタのゲート信号と共通のゲート信号を有する少なくとも一つの読取トランジスタ（１８５）を含むＳＲＡＭセル・コアへ結合された読取回路を含む。読取トランジスタと書込トランジスタは共通のゲート信号を共有し、各々は電気的特性を有し、読取トランジスタの電気的特性は書込トランジスタの電気的と特性と異なる。

Description

本発明は、一般にスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスに向けられ、特に、各記憶セルに関連する読取トランジスタを有するＳＲＡＭデバイスに向けられている。
種々な目的のための電子装置内に、様々なタイプのメモリが使用されている。読取り専用メモリ（ＲＯＭ）およびランダム・アクセス・メモリ（ＲＡＭ）は、種々のメモリ機能のためにコンピュータ内で一般に使用される、そうしたメモリの二つのタイプである。ＲＯＭは、電力のスイッチを切った時にその記憶したデータを保持するので、装置を立ち上げるのに必要とされるプログラムを記憶するのにしばしば使用される。しかしながら、ＲＯＭは一般に変更することができない。一方ＲＡＭは、メモリ・セルに関連して選択されたアドレスからデータを読み書きすることができるので、典型的に装置の通常の動作中に使用される。
ＲＡＭの二つの一般的なタイプは、ダイナミックＲＡＭ（ＤＲＡＭ）およびスタティックＲＡＭ（ＳＲＡＭ）である。ＤＲＡＭは、リフレッシュしなければならないが、ＳＲＡＭよりも安価であり、またより少ないチップ・スペースしか必要としないので、コンピュータまたは他の電子装置のメイン・メモリに使用される。ＳＲＡＭは、一層高価であって、より多くのスペースを必要とするが、リフレッシュの必要がないので、一層早く動作する。これらの性質のために、ＳＲＡＭデバイスは特にラップトップ・コンピュータおよび携帯端末（ＰＤＡ）などのポータブル装置のために望ましいものである。
典型的なＳＲＡＭデバイスは、数千ビットの情報を記憶するように設計される。これらのビットは個別のセル内に記憶され、個別のセルは、ＳＲＡＭがその上で製作される半導体基板上のスペースを効率的に使用するために、行と列に組織される。一般に使用されるセル・アーキテクチャは「６Ｔ」セルとして知られ、これは６個のＭＯＳトランジスタを有するためである。ＳＲＡＭセル・コアを定義する４個のトランジスタはクロス結合インバータとして構成され、クロス結合インバータは双安定回路として働き、電力が供給されている限り、与えられた状態を無限に保持する。各インバータは、ロード・トランジスタとドライバ・トランジスタを含む。一つの状態から他の状態への遷移中を除いて、２つのインバータの出力は反対の状態にある。２つの追加のトランジスタは「パス」トランジスタとして知られ、これらは読取動作（本書ではＲＥＡＤと言う）または書込動作（本書ではＷＲＩＴＥと言う）の間のクロス結合インバータへのアクセスを供給する。パス・トランジスタのゲート入力は、典型的に「ワード線」すなわちＷＬに共通に接続される。一つのパス・トランジスタのドレインは、「ビット線」すなわちＢＬに接続され、一方他のパス・トランジスタのドレインは、ビット線の論理コンプリメントすなわちＢＬ＿へ接続されている。
６Ｔセルに対するＷＲＩＴＥは、ＢＬ上に希望の値を表明し、ＢＬ＿上にその値のコンプリメントをアサートし、ＷＬをアサートすることにより、実行される。こうしてクロス結合インバータの以前の状態が、現在の値により上書きされる。ＲＥＡＤは最初に両方のビット線をロジカル・ハイ状態にプレチャージしてから、ＷＬをアサートすることにより実行される。この場合ＳＲＡＭセル内のインバータの一つの出力が、一つのビット線をそのプレチャージ値よりも低くプルする。センス増幅器がこのビット線上の差分電圧を検出して、ＳＲＡＭセルの内部記憶状態により、論理「１」または「０」を生成する。
ＳＲＡＭセル内のトランジスタの設計における一つの考慮点は、トランジスタの幾何学的パラメータである。ゲートの長さと幅は、トランジスタの速度および最大駆動電流容量としても知られる飽和駆動電流ＩＤｓａｔの大部分を決定する。６Ｔセルの６個のトランジスタのゲートの長さと幅の適切な値は、読取動作があらかじめ記憶されたデータを破壊しないことを保証するように選ばれなければならない。ＲＡＥＤの間にＢＬ電圧およびＷＬ電圧と共に不適切なトランジスタ・パラメータ値が加えられると、製造工程内の不完全から結果するランダムな不均整のために、メモリ・セルの状態を変化させる結果になるかも知れない。そうしたＲＥＡＤの不安定に対する防護の必要性は、６Ｔセル内のトランジスタの設計パラメータに望ましくない制約を加えて、面積および電力の制約内に保持してセルへの書込能力を維持しながらＳＲＡＭのＲＡＥＤ性能を増加させる設計者の能力を制限する。
６Ｔ ＳＲＡＭセルの設計上の一つの制約は、安定性を保証するためにインバータ・ドライバ・トランジスタよりもパス・ゲートが一般に比較的弱く設計され、しかしＷＲＩＴＥを動作可能にするためにインバータ・ロード・トランジスタよりも比較的強く設計されることである。また、安定性のためにインバータ・ロード・トランジスタは、インバータ・ドライバ・トランジスタに比較してあまりに弱くすることもできない。閾値電圧（Ｖｔ）、すなわちトランジスタが動作を開始する電圧が比較的低いインバータ・トランジスタもまた、ＳＲＡＭセルの安定性を悪化させるかも知れない。
先行技術には、ＷＲＩＴＥを支援して、良好な安定性のために比較的弱いパス・ゲートを許容する方法が含まれる。この先行技術は、ＢＬをプルしてＷＲＩＴＥのためにＳＲＡＭの低電圧サプライＶＳＳよりも下にすること、またはＲＥＡＤのためのインバータに対して、ＷＲＩＴＥのためのインバータに一層低いＳＲＡＭ電圧サプライＶＤＤも供給することを含む。しかしながら、この先行技術により使用可能にされた比較的弱いパス・ゲートは、読取電流を悪化させる望ましくない効果を有する。
先行技術はまた、別々のＲＥＡＤポートとＷＲＩＴＥポートのあるメモリ・セルを含み、これは、最初は速いＲＥＡＤを可能にする制約の幾つかを緩和するように見える。しかし、そうしたセルは一般に比較的大きい。そこにもまた制約が存在し、それは、選択された行の１つのサブセットのみが単一のＷＲＩＴＥサイクルにおいて書き込まれるＷＲＩＴＥのために、選択された行内のアドレスされてないセルを反転させないようにすることである。選択された行内の書き込まれないセルは、ＲＥＡＤのためのそれに似たバイアス条件にさらされて、従って反転される。
したがって、当技術に必要とされるのは、ＳＲＡＭセル・トランジスタ設計パラメータの制約を緩和して、比較的コンパクトなレイアウトにより一層高速なＳＲＡＭ設計を使用可能にするＳＲＡＭセル設計である。
上に議論した先行技術の欠点に宛てるために、本発明はＳＲＡＭセル・コアから書込および読取する回路、ＳＲＡＭセル、およびＳＲＡＭデバイスを提供する。一つの面において、この回路は電気的特性を有する少なくとも一つのトランジスタを含むＳＲＡＭセル・コアへ結合された書込回路を含む。この回路はまた電気的特性を有する少なくとも一つの読取トランジスタを含むＳＲＡＭセル・コアへ結合された読取回路を含み、この読取トランジスタの電気的特性については書込トランジスタの電気的特性と相違する。その上、書込トランジスタおよび読取トランジスタは共通のゲート信号を有する。
他の面において、本発明はクロス結合インバータのペアを有するＳＲＡＭセル、およびワード線によりゲートされクロス結合インバータの一つの出力と書込ビット線の間に結合された書込トランジスタを有するＳＲＡＭセルを提供する。このＳＲＡＭセルはまた、ワード線によりゲートされ読取ビット線と読取ドライブ・トランジスタの間に結合された読取トランジスタを有する。読取ドライブ・トランジスタは、読取トランジスタと電源の間に結合され、クロス結合インバータの一つの出力によりゲートされている。
さらに他の面において、本発明は行および列に配置されたＳＲＡＭセルのアレイを含むＳＲＡＭデバイスを提供する。一つのワード線が少なくとも一つの行に関連しており、読取と書込の両方についてその行の中のセルへのアクセスを制御するように動作できる。一つの書込ビット線が少なくとも一つの列に関連され、書込に関してその列内のセルへの入力を供給するように動作できる。一つの読取ビット線が列に関連していて、その列内のセルからの出力を受け取るように動作できる。
最初に図１を参照すると、本発明の原則による８トランジスタ（８Ｔ）ＳＲＡＭセル１００が示され、それは、ＳＲＡＭセル・コア１０５、およびこのＳＲＡＭセル・コアから書込および読取する回路を含む。ＳＲＡＭセル・コア１０５は二つのインバータを使用する通常の設計である。第１インバータは、第１ドライバ・トランジスタ１１０および第１ロード・トランジスタ１１５を含む。第２インバータは、第２ドライバ・トランジスタ１２０および第２ロード・トランジスタ１２５を含む。ＳＲＡＭセル・コア１０５のこの通常の実施例において、ドライバ・トランジスタ１１０および１２０はｎチャネルＭＯＳＦＥＴであり、また、ロード・トランジスタ１１５および１２５はｐチャネルＭＯＳＦＥＴである。
第１インバータは、第１ロード・トランジスタ１１５のドレインと第１ドライバ・トランジスタ１１０のドレインとの間の接続により形成される第１出力１３０を有し、また第１ドライバ・トランジスタ１１０のゲートと第１ロード・トランジスタ１１５のゲートとの間の接続により形成される第１入力１３５を有する。同様に、第２インバータは、第２ロード・トランジスタ１２５のドレインと第２ドライバ・トランジスタ１２０のドレインとの間の接続により形成される第２出力１４０を有し、また第２ロード・トランジスタ１２０のゲートと第２ドライバ・トランジスタ１２５のゲートとの間の接続により形成される第２入力１４５を有する。通常の方法により、第１および第２のインバータはクロス結合され、それは、各インバータの出力が他の入力へ接続されて、単一ビットの情報を記憶するＳＲＡＭセル・コアを形成することを意味する。
書込トランジスタ１５０もまた通常の方法で第１出力１３０へ接続される。同様に、コンプリメンタリ書込トランジスタ１５５が第２出力１４０へ接続される。書込トランジスタ１５０およびコンプリメンタリ書込トランジスタ１５５のゲートは、各々ワード線（ＷＬ）１６０へ接続される。書込トランジスタ１５０およびコンプリメンタリ書込トランジスタ１５５は共に書込回路を形成し、この書込回路はＷＬ１６０、書込ビット線（ＷＢＬ）１６５およびコンプリメンタリ書込ビット線（ＷＢＬ＿）１７０と協力して、ＳＲＡＭセル１００に一つの状態を与えるのに使用される書込回路を形成する。たとえば、ＷＢＬ１６５がＶＤＤ１７５の値へセットされ一方ＷＢＬ＿１７０がＶＳＳ１８０の値へセットされる場合は、ＷＬ１６０がアサートされる（ＶＤＤへセットされる）ときに、第１インバータ１３０の出力が、ＶＤＤにロード・トランジスタ１１５のドレイン・ソース電圧をプラスした値へセットされ、一方第２インバータ１４５の出力が、ＶＳＳにドライバ・トランジスタ１２０のドレイン・ソース電圧をプラスした値へセットされる。この状態は、ＳＲＡＭセル・コア１０５について論理「１」と解釈される。直ちに明白なことは、ＶＳＳへセットされたＷＢＬ１６５およびＶＤＤへセットされたＷＢＬ＿１７０によるこの動作を反復すれば、ＳＲＡＭコア・セル１０５を論理「０」へセットする結果になることである。
本発明の一つの実施例において、ＳＲＡＭセル・コア１０５の状態は、読取トランジスタ１８５および書込ドライブ・トランジスタ１９０を含む読取回路を使用して決定できる。図１に示す実施例において、読取ドライブ・トランジスタ１９０のゲートは、第２インバータの第２出力１４０へ接続される。読取トランジスタ１８５のソースは読取ドライブ・トランジスタ１９０のドレインへ接続され、また、読取トランジスタ１８５のドレインは読取ビット線（ＲＢＬ）１９５へ接続される。読取トランジスタ１８５のゲートはワード線（ＷＬ）１６０へ接続され、こうして書込トランジスタ１５０および読取トランジスタ１８５のゲート信号を共通にする。ＲＥＡＤおよびＷＲＩＴＥの両方に対して共通のワード線を使用することは、ＳＲＡＭセル１００を含むメモリデバイスにおける周辺回路設計を単純化して、コンパクトなセル・レイアウトを可能にする。
ＳＲＡＭセル・コア１０５が論理０を記憶している場合は、第２インバータ出力はハイであり、それにより読取ドライブ・トランジスタ１９０をターン・オンして、読取ドライブ・トランジスタ１９０からＶｓｓ１８０への低い抵抗のパスを形成する。ＳＲＡＭセル１００の状態は、ＲＢＬ１９５の状態をほぼＶＤＤまでプレチャージして、ＷＬ１６０をアサートすることにより決定される。代わりにＲＢＬ１９５をＶＤＤよりも低い電圧へプレチャージして、ＲＥＡＤにより消費される電力を削減することができる。読取ドライブ・トランジスタ１９０がオンであるので、ＷＬ１６０をアサートすることにより読取トランジスタ１８５がターン・オンされたときに、ＲＢＬ１９５はそのプレチャージ電圧よりも低くプルされる。しかしながら、ＳＲＡＭセル１００が論理１へセットされる場合は、第２インバータの出力は論理０であり、また、読取ドライブ・トランジスタ１９０はオフになる。ＷＬ１６０が表明されると、読取トランジスタ１８５がターン・オンするが、しかし、ＲＢＬ１９０はプレチャージ電圧すなわち論理１のままである。
ＳＲＡＭセル設計の技術の当業者は、インバータ・トランジスタおよび書込トランジスタの電気的特性がバランスされて、ＳＲＭセル１００の安定性を最適化することを理解するであろう。書込トランジスタ１５０およびコンプリメンタリ書込トランジスタ１５５により読取および書込両方の機能が供給される場合、読取動作に必要な時間は、最大駆動電流（ＩＤｓａｔ）、および書込トランジスタ１５０とコンプリメンタリ書込トランジスタ１５５のターン・オン時間により制約される。しかしながら本発明は、読取トランジスタ１８５の最大駆動電流または閾値電圧を、ＳＲＡＭセルの安定性上の制約から実質的に独立して設計することを、有利に可能にする。こうして、読取トランジスタ１８５を、書込トランジスタ１５０とは異なった電気的特性により、設計することができる。
一つの実施例において、読取トランジスタ１８５が書込トランジスタ１５０よりも大きなＩＤｓａｔを有するように設計できる。代わりの実施例において、読取トランジスタ１８５を書込トランジスタ１５０の動作よりも速くターン・オンするように設計する。さらにもう一つの実施例において、読取トランジスタ１８５の閾値電圧を書込トランジスタ１５０の閾値電圧よりも低く設計する。当業者は、これらの実施例を希望により組み合わせて、望ましいＳＲＡＭ性能を結果させることを理解するであろう。
当業者はまた、もう一つの代わりの実施例において、読取回路をコンプリメンタリ・トランジスタ極性を使用して設計できることを理解するであろう。たとえば、読取トランジスタ１８５はｐチャネル・トランジスタであり得る。この実施例において、読取トランジスタ１８５のドレインは読取ドライブ・トランジスタ１９０のドレインに接続され、また、読取トランジスタ１８５のソースはＲＢＬ１９５へ接続され得る。そのとき、ＷＬ１６０は論理０と表明され、それによりＲＥＡＤ中に読取トランジスタ１８５をターン・オンする。もう一つの実施例において、読取トランジスタ１９０もまたｐチャネル・トランジスタとして実施され、そのソースはＶＤＤ１７５へ接続される。この実施例において、ＲＢＬ１９５は低にプリチャージされて、第２インバータ出力１４０において低い電圧が読取ドライブ・トランジスタ１９０をターン・オンする（それにより、読取ドライブ・トランジスタ１９０をプルアップ・トランジスタにする）ときに、論理１をプルアップする。
さて図２へ移ると、図１に示した読み書き回路を有するＳＲＡＭセルについて、半導体基板上の例示的な物理レイアウト２００が示されている。解りやすくするために、能動構造、ゲート構造、およびインバータの相互結合の略図のみが示されている。ビット線、ワード線および電源線のレイアウトは、ＳＲＡＭ設計の当業者によく知られた標準的な設計に従うことができる。ＳＲＡＭコア・セル１０５は、第１ドライバ・トランジスタ２１０と第１ロード・トランジスタ２１５、および第２ドライバ・トランジスタ２２０と第２ロード・トランジスタ２２５とともに、相互接続２２７およびバイアス２２８を含む。第１ドライバ・トランジスタ２１０と書込トランジスタ２５０はｐウエルを分かち合い、第２ドライバ・トランジスタ２２０とコンタリメンタリ書込トランジスタ２５５は同様に分かち合う。追加的に、読取トランジスタ２８５と読取ドライブ・トランジスタ２９０はもう一つのｐウエルを分かち合う。第１ドライバ・トランジスタ２１０、第１ロード・トランジスタ２１５および読取ドライブ・トランジスタ２９０のゲートは共通のゲート構造を有し、それはゲート物質たとえばポリシリコンの単一のストリップを使用して、それらが結合されていることを意味する。同様に、第２ドライバ・トランジスタ２２０および第２ロード・トランジスタ２２５は共通のゲート構造を有し、書込トランジスタ２５０および第１読取トランジスタ２８５のゲートも同様である。読取トランジスタ２８５とドライブ・トランジスタ２９０のゲートの幅は等しいことが示されているが、これらのゲート幅を本発明の精神の範囲以内において異なったように設計できることは、当業者に明らかである。
図２の実施例において、読取トランジスタ２８５のゲート幅は書込トランジスタ２５０のゲート幅よりも大きく示されている。この方法により、読取トランジスタ２８５は書込トランジスタ２５０よりも大きな最大駆動電流を有し、書込トランジスタ２５０を読取トランジスタとしても使用した場合よりも、一層速い読取動作が供給される。また、読取トランジスタ２８５のゲート長さは書込トランジスタ２５０のゲート長さよりも短く描かれており、これにより書込トランジスタ２５０よりも読取トランジスタ２８５のほうが一層速いターン・オンが供給される。より小さなゲート長さに代えるかまたは組み合わせて、読取トランジスタ２８５の閾値電圧が書込トランジスタ２５０よりも一層低くなるように設計でき、それにより読取トランジスタ２８５の一層速いターン・オンを結果できる。ＳＲＡＭ設計の当業者は、これらの設計オプションを回路の設計制約を満たすために希望により組み合わせ得ることを理解するであろう。
図２の実施例において、クロス結合インバータを形成するトランジスタ（たとえば、ドライバ・トランジスタ２１０、２２０およびロード・トランジスタ２１５、２２５）およびＷＲＩＴＥトランジスタ２５０および２５５のゲート長さは使用される半導体技術において利用可能な最小ゲート長さよりも有利に長く描かれており、これにより処理の変動またはチャネル・ドーピングにおけるあらゆるランダムな変動からのばらつきを減少させる。クロス結合インバータのトランジスタおよびＷＲＩＴＥトランジスタにおけるそうした変動は、セルがアクセスされた時にＳＲＡＭコア・セルの状態を反転させる可能性を著しく大きくする。ＲＥＡＤトランジスタ２８５および読取ドライブ・トランジスタ２９０における類似の変動は、そうした深刻な悪影響を持たない。こうして、トランジスタ２８５および２９０は最小のゲート長さにより有利に設計できる。
図２の物理レイアウトは、領域２９７、２９８ａ、２９８ｂおよび２９９が定義されて示されている。領域２９７は、第１ロード・トランジスタ２１５と第２ロード・トランジスタ２２５を含む。領域２９８ａは、第１ドライバ・トランジスタ２１０と書込トランジスタ２５０を含み、一方領域２９８ｂは、第２ドライバ・トランジスタ２２０とコンプリメンタリ書込トランジスタ２５５を含む。領域２９９は、読取トランジスタ２８５と読取ドライブ・トランジスタ２９０を含む。図２に示す領域のレイアウトは、実質的に読取トランジスタ２８５と第１ロード・トランジスタ２１５の間に、第１ドライバ・トランジスタ２１０の基板上の位置決めを結果する。本発明の原則によるＳＲＡＭ設計の物理的要素のそうした相対的位置決めは、いくつかの可能な実施例の一つに過ぎない。追加の実施例が図３に関連して議論される。
図３において、ＳＲＡＭデバイス１行の２列が、図２に示した領域を使用して、図式的に示されている。図３ａは、ＳＲＡＭデバイスの１行の２列を、例示的な物理レイアウト２００を使用して図示する。通常のＳＲＡＭ設計において、隣接する列内のセルは、典型的に、鏡の対称線３０１に記される鏡像において物理的に配置される。従って図３ａにおいて、列Ｎ内のＳＲＡＭセルの領域２９９は、列Ｎ+１内のＳＲＡＭセルの領域２９９へ隣接して配置される。同様の方法で、列Ｎ+１内のＳＲＡＭセルの領域２９８ｂは、列Ｎ+２（図示なし）内のＳＲＡＭセルの領域２９８ｂに隣接して物理的に配置される。この実施例は、列Ｎ内のＳＲＡＭセルの読取トランジスタ２８５をそのセルの左側へ配置し、列Ｎ+１内のＳＲＡＭセルの読取トランジスタ２８５をそのセルの左側へ配置する。代わりに他のセル・レイアウトを使用して、隣接する列内で左または右のそれぞれの同一側に読取トランジスタ２８５を有するようにできる。
本発明により設計されたＳＲＡＭセル内の読取トランジスタは、より大きな駆動電流とより小さなターン・オン時間を有する（結果としてより小さな電圧上昇時間を有する）ので、図３のレイアウトは、ＳＲＡＭデバイスの隣接する列内のＳＲＡＭセルのＲＢＬ間で、望ましくない反応結合を結果するかも知れない。そうした結合は、ＳＲＡＭデバイス設計においてノイズ・マージンを減少させる結果になり得る。セルの間のそうした結合を減少させるために、図３ｂに示すように、代わりの実施例においては、領域２９８ａ、２９９の位置を反転させてもよい。この構成は、読取トランジスタ２８５を、第１ドライバ・トランジスタ２１０と第１ロード・トランジスタ２１５の間に実質的に配置して、一つの列内のＳＲＡＭセルの読取トランジスタの間への、隣接するＳＲＡＭ列内のＳＲＡＭセルのトランジスタからの結合を減少させる。この方法において、ＳＲＡＭデバイス・ノイズ・マージンは有利に増加する。図３ａと図３ｂの両方のレイアウトの読取トランジスタ２８５において、書込トランジスタ２５０に隣接して有利に配置され、読取トランジスタ２８５と書込トランジスタ２５０が共通のゲートを分かち合う。また、読取ドライブ・トランジスタ２９０が第１ドライバ・トランジスタ２１０に隣接して配置され、読取ドライブ・トランジスタ２９０と第１ドライバ・トランジスタ２１０もまた共通のゲートを分かち合う。
さて図４に移ると、本発明の原則により設計されたＳＲＡＭセル１００を有するＳＲＡＭデバイス４００が示されている。ＳＲＡＭデバイス４００は、通常のアドレス・デコーダ４１０、複数の書込ドライバ４２０、センス増幅器４３０、読取ドライバ４４０、および電位的に、多数のＳＲＡＭセル１００を含む。アドレス・デコーダ４１０は多数のワード線ＷＬ0、ＷＬ１、．．．ＷＬｍ―１、ＷＬｍを出力し、これらのワード線はＳＲＡＭセル１００のｍ行の各々を接続する。各書込ドライバ４２０はＷＢＬ信号およびＷＢＬ＿信号を発生し、これらの信号はｎ列の各々の中のＳＲＡＭセル１００に接続する。この方法において、ｍおよびｎの適当に選択することにより、各ＳＲＡＭセル１００を書込および読取することができる。
ＲＥＡＤサイクルにおいて、ＷＢＬおよびＷＢＬ＿は、メモリ・セルの反転を引き起こさない電圧に保持される。一つの実施例において、最大ＷＢＬおよびＷＢＬ＿電圧はアレイ・ハイ・サプライ電圧ＶＤＤである。他の実施例において、最大ＷＢＬおよびＷＢＬ＿電圧は、ほぼｎチャネル・トランジスタの閾値電圧Ｖｔｎまで下げられる。後者の実施例はセルの安定性を増加させるが、しかし、通常の６Ｔ ＳＲＡＭセルの読取電流を減少させる好ましくない影響を有する。本発明の原則により、８Ｔ ＳＲＡＭセルを使用すれば、読取電流の減少を実質的に皆無にすることができる。
一つの例示的な実施例において、ＷＲＩＴＥが遂行されるときに、ＷＢＬおよびＷＢＬ＿の一つが、低にされる。他の例示的な実施例においては、ＷＢＬおよびＷＢＬ＿の他のものが、高にされる。さらに他の例示的な実施例においては、ＳＲＡＭセル１００の安定性を増加させるために実行されるように、セルが弱い書込トランジスタ１５０およびコンプリメンタリ書込トランジスタ１５５により設計されるならば、一つのＷＢＬおよびＷＢＬ＿がＶＳＳよりも低くされて、ＷＲＩＴＥを支援する。
追加的に本発明によれば、複数の読取ドライバ４４０が図４に示されている。各読取ドライバ４４０もまたｎ列の各々において、ＳＲＡＭセル１００へ接続する。この例示的な実施例において、読取られるＳＲＡＭセル１００の行に対応するＷＬの表明と共同して、読取ドライバ４４０がＲＢＬ線をプレチャージする。オプションとして、ＲＥＡＤサイクル内においてのみＲＢＬがプレチャージされる。他の実施例においては、選択された行の複数のセルのサブセットのみが読取られて、読み取られるセルのサブセットに関連するＲＢＬのみがオプションとしてプレチャージされる。さらに他の実施例において、読取られるセルのサブセットに関連しないＲＢＬの電圧はプレチャージされないが、しかし読取トランジスタ１８５のソース電圧に実質的に等しい電圧においてフロートまたは保持されることができる。ＲＥＡＤサイクルにない場合または読取られるセルにＲＢＬが関連しない場合に、読取トランジスタのソース電圧と実質的に同一の電圧にＲＢＬを保持またはフロートすることにより漏洩電流を有利に削減する。これにより電力消費への否定的影響が最小限の低い閾値電圧を有する読取トランジスタおよび読取ドライブ・トランジスタの使用が可能になる。読取られるＳＲＡＭ１００の状態によるＲＢＬ線上の電圧変化をデジタル値へ変換することにより、センス増幅器４３０がそれから問題のＳＲＡＭ１００の状態を決定する。
さて図５へ移ると、本発明の原則により設計された１０Ｔ ＳＲＡＭセル５００が図示されている。この実施例において、コンプリメンタリ読取トランジスタ５１０およびコンプリメンタリ読取ドライブ・トランジスタ５２０が、図１に示した実施例に追加されて、１０Ｔ ＳＲＡＭセルを形成する。コンプリメンタリ読取トランジスタ５１０のソースは、コンプリメンタリ読取ドライブ・トランジスタ５２０のドレインへ接続されている。コンプリメンタリ読取ドライブ・トランジスタ５２０のゲートは、第１インバータの出力１３０へ接続され、また、コンプリメンタリ読取トランジスタ５１０のドレインは、読取ビット線ＲＢＬ＿５３０へ接続されている。プレチャージを使用する場合は、ほぼＶＤＤの電圧までまたはＶＤＤよりも低い電圧へＲＢＬ＿５３０がプレチャージされて、電力消費を削減する。コンプリメンタリ読取トランジスタ５１０は、図５にｎチャネル・トランジスタとして示されている。
図１の実施例と同様に、関連技術の当業者は、読取トランジスタ５１０および読取ドライブ・トランジスタ５２０を、ｐチャネル・トランジスタとして実施できることを理解するであろう。その場合は、図１についての議論に説明したのと類似の方法によって電気的接続が行われる。
図５に示す実施例において、ＷＬ１６０がアサートされると、ＲＢＬ１９５が第１インバータの状態を反映し、また、ＲＢＬ＿５３０が第２インバータの状態を反映する。そのときＳＲＡＭセル５００の状態は、ＲＢＬ１９５とＲＢＬ＿５３０の間の差の電圧を、デジタル値に変換することにより、決定される。この実施例は、図１の実施例に勝る有利な雑音排除性を提供し、また、ＲＢＬ１９５およびＲＢＬ＿５３０上に比較的大きな容量がある大規模アレイにおいて、一般に一層速いＲＥＡＤを提供するが、それは差をセンスするのに必要な電圧の変動が、相対的により小さいからである。
図６において、１０Ｔ ＳＲＡＭ設計５００を使用した物理レイアウト６００の例示的な実施例が示されている。この実施例は図２に示したものと同一であるが、コンプリメンタリ読取トランジスタ６１０およびコンプリメンタリ読取ドライブ・トランジスタ６２０が追加されている。その上、これらの追加トランジスタに関連するジオメトリを収容するように、領域６９９が定義されている。残りの領域は、図２の通りに定義される。
さて図７ａに移ると、図６に定義した領域を使用して、図６の物理レイアウトが図式的に示されている。図７ａにおいて、例示的なＳＲＡＭデバイス・レイアウトの２列が図３と同様に示され、２列がＳＲＡＭデバイス内で鏡映を作る線を定義するミラー対称線７０１を有する。図７ａの実施例において、近接のＳＲＡＭセルの領域２９９は、領域６９９のように互いに隣接している。こうして、列Ｎ内のＳＲＡＭセルの読取トランジスタ２８５は、列Ｎ+１内のＳＲＡＭセルの読取トランジスタ２８５に近接しており、また、列Ｎ+１内のＳＲＡＭセルのコンプリメンタリ読取トランジスタ６１０は、列Ｎ+２（図示なし）内のＳＲＡＭセルのコンプリメンタリ読取トランジスタ６１０に対して近接している。そうした構成は、ここでも読取トランジスタのペアの間の望ましくない反応結合を結果して、ＳＲＡＭセルのノイズ・マージンを減少させる。
図７ｂの実施例において、領域２９８ａと２９９の位置が逆になっていて、それによりトランジスタ２８５の位置が、実質的に第１ドライバ・トランジスタ２１０と第１ロード・トランジスタ２１５の間にある。図３の議論で示したように、この構成は隣接セルの読取トランジスタ２８５の間の結合を減少させるが、しかし近接している代わりの隣接セルのペアのコンプリメンタリ読取トランジスタ６１０を近接したまま残すので、それに関連する結合がより高くなる。図７ｂの構成は、読取トランジスタ間の結合によるノイズ・マージンの直接の減少の一つとして考えられる。
図７ｃに示す有利な実施例において、領域２９８ｂと領域６９９も逆になっていて、それにより、コンプリメンタリ読取トランジスタ６１０は、第２ドライバ・トランジスタ２２０と第２ロード・トランジスタ２２５の間に、実質的に配置される。この方法においては、一つのＳＲＡＭレイアウト６００の読取トランジスタのいずれもが、隣接ＳＲＡＭレイアウト６００の読取トランジスタに直接に隣接していない。この実施例は、読取トランジスタの間の結合によるノイズ・マージンの最低の減少である実施例として考えることができる。
最後に図８に移ると、ＳＲＡＭセル５００を使用するＳＲＡＭデバイス８００の略図が示されている。図８の略図は、図４の略図に類似している。しかしながら、各ＳＲＡＭセル５００はＲＢＬとＲＢＬ＿を有するので、二つの相違が明らかである。第１に、各ＳＲＡＭセルの列のＲＢＬ線およびＲＢＬ＿線の状態をプレチャージするための回路を供給するために、差動読取ドライバ８１０が必要である。第２にＲＢＬ線およびＲＢＬ＿線により提示される差動電圧をデジタル値に変換するために、差動センス増幅器８２０が使用される。
本発明に関係する当業者は、本発明の範囲から離れることなく、種々の追加、削除、置き換えまたは他の修正を、説明した例示的な実施例に対してなし得ること、また他の実施例を実施し得ることを、理解するであろう。
本発明の原則によるＳＲＡＭセル・コアを含む８トランジスタ（８Ｔ）ＳＲＡＭセルを示し、また、ＳＲＡＭセル・コアから読取および書込をする回路を示す。 図１に示す読み書き回路を有するＳＲＡＭセルの、半導体基板上の例示的な物理レイアウトを図示する。 図２に定義した領域を使用するＳＲＡＭデバイスの行の２列の実施例を図式的に示す。 本発明の原則により設計され図１に示した８Ｔ ＳＲＡＭセルにセルを使用するＳＲＡＭデバイス・アーキテクチャの略図である。 本発明の原則により設計された１０Ｔ ＳＲＡＭの実施例を図示する。 図５に示した読み書き回路を有するＳＲＡＭセルの、半導体基板上の例示的な物理レイアウトを図示する。 図６に定義した領域を使用するＳＲＡＭデバイスの行の２列の、三つの実施例を図式的に示す。 本発明の原則により設計され図５に示した１０Ｔ ＳＲＡＭセルを使用するＳＲＡＭデバイス・アーキテクチャの略図である。

Claims (9)

  1. ＳＲＡＭセル・コアに結合された書込回路であって、電気的特性を有する少なくとも一つの書込トランジスタを含む前記書込回路と、
    前記ＳＲＡＭセル・コアへ結合された読取回路であって、前記少なくとも一つの書込トランジスタの前記電気的特性とは異なる電気的特性を有する少なくとも一つの読取トランジスタを含む前記読取回路とを含み、前記少なくとも一つの書込トランジスタおよび前記少なくとも一つの読取トランジスタが共通のゲート信号を有する、前記ＳＲＡＭセル・コアから書込および読取をする回路。
  2. 前記電気的特性が最大駆動電流であり、前記少なくとも一つの読取トランジスタが前記少なくとも一つの書込トランジスタよりも大きな最大駆動電流を有する請求項１記載の回路。
  3. 前記電気的特性が閾値電圧であって、前記少なくとも一つの読取トランジスタが、前記少なくとも一つの書込トランジスタよりも低い閾値電圧を有する請求項１記載の回路。
  4. 第１ロード・トランジスタおよび第１ドライブ・トランジスタを含む第１インバータであって、入力および出力を有する前記第１インバータと、
    前記第１インバータとクロス結合され、第２ロード・トランジスタおよび第２ドライバ・トランジスタを含む第２インバータであって、入力および出力を有する前記第２インバータとを前記ＳＲＡＭセルが含む請求項１記載の回路。
  5. 少なくとも一つの読取ドライブ・トランジスタであって、前記読取ドライブ・トランジスタのゲートが前記第２インバータの前記出力へ結合されており、前記読取ドライブ・トランジスタのドレインが前記少なくとも一つの読取トランジスタのソースへ結合されているものを、前記読取回路がさらに含む請求項４記載の回路。
  6. 前記回路が、読取トランジスタおよびコンプリメンタリ読取トランジスタを含む請求項４記載の回路。
  7. 読取ドライブ・トランジスタであって、前記読取ドライブ・トランジスタのゲートが前記第２インバータの前記出力に結合され、また、前記読取ドライブ・トランジスタのドレインが前記読取トランジスタのソースへ結合されているものと、
    コンプリメンタリ読取ドライブ・トランジスタであって、前記コンプリメンタリ読取ドライブ・トランジスタのゲートが前記第１インバータの出力へ結合され、前記コンプリメンタリ読取ドライブ・トランジスタのドレインが前記コンプリメンタリ読取トランジスタのソースへ結合されているものとをさらに含む請求項６記載の回路。
  8. クロス結合インバータのペアと、
    ワード線によりゲートされ、前記クロス結合インバータの一つの前記出力と書込ビット線の間に結合された書込トランジスタと、
    前記ワード線によりゲートされ、読取ビット線と読取ドライブ・トランジスタの間に結合された読取トランジスタであって、前記読取トランジスタと電圧源の間に結合され、前記クロス結合トランジスタの一つの出力によりゲートされている前記読取ドライブ・トランジスタとを含むＳＲＡＭセル。
  9. 行および列に配置されたＳＲＡＭのアレイと、
    少なくとも一つの行に関連するワード線であって、読取と書込の両方について前記行内のセルへのアクセスを制御するように動作可能な前記ワード線と、
    書込について前記列内の前記セルへ入力を供給するように動作可能な少なくとも一つの列に関連する書込ビット線と、
    前記列内のセルからの出力を受け取るように動作可能な前記少なくとも一つの列に関連する読取ビット線とを含むＳＲＡＭデバイス。
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