WO2012077256A1 - 半導体装置及びその製造方法 - Google Patents
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Definitions
- the present invention relates to a semiconductor device including a field effect transistor including a gate electrode having a metal electrode and a silicon electrode formed on the metal electrode, and a method for manufacturing the semiconductor device.
- a gate insulating film made of a high dielectric constant insulator In order to further reduce the thickness of the EOT, a metal electrode made of titanium nitride or tantalum nitride is sandwiched between a silicon electrode conventionally used as a gate electrode and a gate insulating film (Metal Inserted Poly- Many researches and developments have been made on silicon-stacked FET (MIPS FET) (see, for example, Patent Document 1). In this MIPS FET, since the metal electrode is formed on the lower side (gate insulating film side) of the silicon electrode, depletion of the silicon electrode can be suppressed, so that the performance of the transistor can be improved. .
- MIPS FET silicon-stacked FET
- a relatively thin metal electrode having a thickness of about 5 nm is formed under a silicon electrode having a relatively large thickness of 50 nm to 100 nm, which has been conventionally used as a gate electrode. It is realized by. Because it is easy to make the shape of the gate electrode, that is, the size and height of the gate electrode, the same as that of the conventionally used silicon electrode, it is a powerful gate for the generation of FETs smaller than 32 nm in the semiconductor manufacturing process. Research and development have been conducted as one of electrode structures (see, for example, Non-Patent Document 1).
- FIG. 7 shows a schematic cross-sectional configuration of a P-type FET having a conventional MIPS structure.
- An active region 302 surrounded by an element isolation region 301 is formed on a semiconductor substrate 300 made of silicon (Si) containing an N-type impurity such as an N well.
- a gate insulating film 305 made of, for example, a laminated film of a silicon oxide film 303 and a hafnium oxide film 304 is formed.
- a gate electrode 308 composed of a metal electrode 306 made of tantalum nitride (TaN) and a P-type silicon electrode 307 made of P-type polysilicon is formed.
- Side wall spacers 309 are formed on both side surfaces of the gate insulating film 305 and the gate electrode 308.
- a P-type extension region 310 is formed in a region above the N-type active region 302 and on both sides of the gate electrode 308, and further on both sides of the gate electrode 308 above the N-type active region 302.
- P-type source / drain regions 311 connected to the P-type extension regions 310 are formed in regions outside both sides of the P-type extension region 310, respectively.
- the interfacial resistance generated at the interface between the metal electrode 306 and the P-type silicon electrode 307 depends on the height of the Schottky barrier, which is the difference in work function of each constituent material.
- the work function of tantalum nitride is about 4.5 eV
- the work function of P-type polysilicon is about 5.1 eV. Therefore, the height of the Schottky barrier formed at the interface between the metal electrode 306 and the P-type silicon electrode 307 is a relatively large value of about 0.6 eV.
- FIG. 8 shows an energy band when the metal electrode 306 made of tantalum nitride and the P-type silicon electrode 307 are brought into contact with each other. Since the work function of P-type polysilicon (P-Si) is larger than the work function of tantalum nitride (TaN), when both are brought into contact, the energy band of P-type polysilicon bends downward. A depletion layer (a portion where the band is bent) is formed at the interface. As a result, an interface resistance is generated at the interface between the metal electrode 306 and the P-type silicon electrode 307.
- P-Si P-type polysilicon
- TaN tantalum nitride
- the P-type silicon electrode 307 is generally formed by ion-implanting a P-type impurity such as boron (B) into an undoped polysilicon film. Specifically, in order to prevent boron, which is an implanted ion, from penetrating into the semiconductor substrate 300, ion implantation is performed at a depth of 20 nm to 30 nm from the upper portion of the undoped polysilicon film, for example, from the upper surface, and the subsequent heat treatment is performed to polycrystal. A technique is adopted in which the entire silicon film is made into a P-type semiconductor.
- boron boron
- the P-type impurity concentration at the interface between the P-type silicon electrode 307 made of P-type polysilicon and the metal electrode 306, that is, at the lower part of the P-type silicon electrode 307 is smaller than that at the upper part.
- the P-type impurity concentration at the interface between the P-type silicon electrode 307 and the metal electrode 306 is 7 ⁇ 10 19 atoms / cm 3 and the Schottky barrier height is 0.6 eV
- the interface resistance Is about 2 ⁇ 10 ⁇ 6 ⁇ cm 2 . This value is extremely large with respect to a value of 1 ⁇ 10 ⁇ 7 ⁇ cm 2 or less, which is generally desired in the 32 nm generation in the semiconductor manufacturing process.
- the reduction of the interface resistance can be realized by increasing the P-type impurity concentration below the P-type silicon electrode 307, but from the viewpoint of preventing the penetration of implanted ions into the substrate, the above-described P-type impurities are also included. Since the concentration of 7 ⁇ 10 19 atoms / cm 3 is close to the impurity solubility limit of 2 ⁇ 10 20 atoms / cm 3 (after activation annealing at 1050 ° C.), the P-type impurity concentration is increased. It is extremely difficult to greatly reduce the interfacial resistance by the technique of making it happen.
- the present invention solves the above-described problem and realizes a field effect transistor including a gate electrode having a metal electrode and a silicon electrode formed on the metal electrode.
- the object is to reduce the interfacial resistance generated at the interface.
- the present invention provides a metal layer (upper metal layer) capable of reducing the interface resistance generated at the interface between the metal electrode and the silicon electrode between the metal electrode and the silicon electrode in the semiconductor device. Electrode).
- a semiconductor device includes a first conductivity type first field effect transistor formed in a first active region of a semiconductor substrate, and the first field effect transistor includes: And a first gate electrode formed on the first gate insulating film, wherein the first gate electrode is a first gate electrode.
- a first lower layer metal electrode formed on the insulating film, a first upper layer metal electrode formed on the first lower layer metal electrode, and formed on the first upper layer metal electrode A metal or a metal compound constituting the first upper metal electrode and a metal or metal compound constituting the first upper metal electrode and silicon constituting the first silicon electrode.
- the height of the first Schottky barrier formed between It has a work function smaller than the height of the second Schottky barrier formed when the metal or metal compound constituting the metal electrode and the silicon constituting the first silicon electrode are brought into direct contact with each other. .
- the first gate electrode has the first upper layer metal electrode formed between the first lower layer metal electrode and the first silicon electrode, and
- the metal or metal compound constituting one upper metal electrode is a first Schottky barrier formed between the metal or metal compound constituting the first upper metal electrode and the silicon constituting the first silicon electrode. Is higher than the height of the second Schottky barrier formed when the metal or metal compound constituting the first lower metal electrode and the silicon constituting the first silicon electrode are brought into direct contact with each other. Has a smaller work function. For this reason, since the height of the Schottky barrier between the first upper metal electrode and the first silicon electrode is reduced, the interface resistance in the first gate electrode can be reduced.
- the height of the first Schottky barrier is preferably less than 0.4 eV.
- the height of the second Schottky barrier may be 0.4 eV or more.
- the film thickness of the first upper metal electrode may be not less than 1.5 nm and not more than 15 nm.
- the first field effect transistor is an N-type transistor
- the work function of the metal or metal compound constituting the first upper metal electrode is the metal constituting the first lower metal electrode. Or it is preferable that it is smaller than the work function of a metal compound.
- the first silicon electrode is made of N-type silicon
- the first upper metal electrode is tantalum carbide, tantalum magnesium nitride, titanium, titanium magnesium magnesium, titanium aluminum, titanium aluminum nitride, tungsten silicide.
- Aluminum, tantalum, silver, molybdenum, lanthanum, hafnium, zirconium or manganese can be used.
- the first field effect transistor is a P-type transistor, and the work function of the metal or metal compound constituting the first upper metal electrode constitutes the first lower metal electrode. It is preferable that it is larger than the work function of the metal or metal compound.
- the first silicon electrode is made of P-type silicon
- the first upper metal electrode includes tantalum carbonitride oxide, tantalum carbonitride, titanium nitride, tungsten platinum silicide, tantalum carbide oxide, platinum silicide.
- Tungsten nitride, nickel silicide, molybdenum nitride, platinum, nickel, palladium, gold, or tungsten can be used.
- the semiconductor device of the present invention further includes a second conductivity type second field effect transistor formed in the second active region of the semiconductor substrate, and the second field effect transistor includes the second active region.
- the metal or metal compound constituting the second upper metal electrode is formed between the metal or metal compound constituting the second upper metal electrode and the silicon constituting the second silicon electrode.
- the height of the third Schottky barrier is Having a work function that is smaller than the height of the fourth Schottky barrier formed when the metal or metal compound that constitutes the silicon and the silicon that constitutes the second silicon electrode are brought into direct contact with each other. preferable.
- the complementary MISFET (Complementary Metal Insulator Semiconductor Field Effect Transistor) having the MIPS structure is composed of the first field effect transistor and the second field effect transistor having different conductivity types. Interfacial resistance with the silicon electrode can be reduced.
- the height of the third Schottky barrier is preferably less than 0.4 eV.
- the height of the fourth Schottky barrier may be 0.4 eV or more.
- the thickness of the second upper metal electrode may be 1.5 nm or more and 15 nm or less.
- the second field-effect transistor is a P-type transistor
- the work function of the metal or metal compound constituting the second upper metal electrode Is preferably larger than the work function of the metal or metal compound constituting the second lower layer metal electrode.
- the second silicon electrode is made of P-type silicon
- the second upper metal electrode includes tantalum carbonitride oxide, tantalum carbonitride, nitridation. Titanium, tungsten platinum silicide, tantalum carbide oxide, platinum silicide, tungsten nitride, nickel silicide, molybdenum nitride, platinum, nickel, palladium, gold, or tungsten can be used.
- the semiconductor device of the present invention includes the second field effect transistor
- the first lower metal electrode and the second lower metal electrode may be made of the same metal material.
- the semiconductor device of the present invention further includes a second conductivity type second field effect transistor formed in the second active region of the semiconductor substrate, and the second field effect transistor includes the second active effect transistor.
- the metal electrode is made of the same metal material, and the height of the fifth Schottky barrier formed between the metal or metal compound constituting the second lower metal electrode and the silicon constituting the second silicon electrode.
- the thickness is preferably less than 0.4 eV.
- the metal electrode and the silicon electrode in the complementary MISFET having the MIPS structure can be reduced.
- the work function of the metal or metal compound constituting the first upper metal electrode constitutes the first silicon electrode and the work function of the metal or metal compound constituting the first lower metal electrode. It may be located between the work function of silicon.
- the method for manufacturing a semiconductor device includes a step (a) of forming a gate insulating film on a first active region in a semiconductor substrate, and a step (b) of forming a gate electrode on the gate insulating film.
- the gate electrode comprises: a lower metal electrode formed on the gate insulating film; an upper metal electrode formed on the lower metal electrode; and a silicon electrode formed on the upper metal electrode.
- the metal or metal compound constituting the upper metal electrode has a height of the first Schottky barrier formed between the metal or metal compound constituting the upper metal electrode and the silicon constituting the silicon electrode, It has a work function smaller than the height of the second Schottky barrier formed when the metal or metal compound constituting the lower metal electrode and the silicon constituting the silicon electrode are brought into direct contact with each other. .
- the gate electrode includes a lower layer metal electrode formed on the gate insulating film, an upper layer metal electrode formed on the lower layer metal electrode, and an upper layer metal electrode. Further, the metal or metal compound constituting the upper metal electrode is formed between the metal or metal compound constituting the upper metal electrode and the silicon constituting the silicon electrode.
- the height of the first Schottky barrier is higher than the height of the second Schottky barrier formed when the metal or metal compound constituting the lower metal electrode and the silicon constituting the silicon electrode are brought into direct contact with each other. Has a smaller work function. For this reason, since the height of the Schottky barrier between the upper metal electrode and the silicon electrode is reduced, the interface resistance in the gate electrode can be reduced.
- the semiconductor device and the manufacturing method thereof according to the present invention when realizing a field effect transistor having a gate electrode having a metal electrode and a silicon electrode formed on the metal electrode, impurities in the silicon electrode Even when the concentration is low enough to be easily realized, the interface resistance generated at the interface between the metal electrode and the silicon electrode can be reduced. As a result, it is possible to prevent the deterioration of the AC characteristics of the semiconductor integrated circuit.
- FIG. 1 is a schematic cross-sectional view showing a semiconductor device according to an embodiment of the present invention.
- FIG. 2 is a diagram showing an energy band between the upper metal electrode and the silicon electrode in the semiconductor device according to the embodiment of the present invention.
- FIG. 3A to FIG. 3C are schematic cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 4A to 4C are schematic cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- FIG. 5A to FIG. 5C are schematic cross-sectional views showing the method of manufacturing a semiconductor device according to one embodiment of the present invention.
- FIG. 6C are schematic cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- FIG. 7 is a schematic cross-sectional view showing a semiconductor device having a conventional MIPS structure.
- FIG. 8 is a diagram showing an energy band between a metal electrode and a silicon electrode in a semiconductor device having a conventional MIPS structure.
- the semiconductor device includes, for example, a P-type FET region 10 and an N-type FET region 20 formed in a semiconductor substrate 100 made of P-type silicon (Si). .
- An N well region 101a and an N type active region 103a surrounded by an element isolation region 102 in the N well region 101a are formed in the P type FET region 10 on the semiconductor substrate 100.
- a P well region 101b and a P type active region 103b surrounded by the element isolation region 102 in the P well region 101b are formed in the N type FET region 20 in the upper portion of the semiconductor substrate 100.
- a P-type field effect transistor (FET) formed in the P-type FET region 10 of the semiconductor substrate 100 includes a lower metal electrode 107a formed on the N-type active region 103a with a gate insulating film 106a interposed therebetween, An upper metal electrode 108a formed on the lower metal electrode 107a, a P-type silicon electrode 109a formed on the upper metal electrode 108a, and both side surfaces from the gate insulating film 106a to the P-type silicon electrode 109a Side wall spacer 110a formed, P-type extension region 111a formed on both sides of P-type silicon electrode 109a above N-type active region 103a, and P-type extension region above N-type active region 103a P-type source / drain region 112a formed in a region outside 111a There.
- the P-type source / drain region 112a contains a higher concentration of P-type impurities than the P-type extension region 111a.
- the lower metal electrode 107a, the upper metal electrode 108a, and the P-type silicon electrode 109a are collectively referred to as a gate electrode 113a.
- the gate insulating film 106a is, for example, a base insulating film 104a made of silicon oxide having a thickness of 1 nm and a high dielectric constant insulator such as hafnium oxide having a thickness of 2 nm formed on the base insulating film 104a. And a high dielectric constant insulating film 105a made of a metal oxide.
- the high dielectric constant insulator refers to a substance having a dielectric constant higher than that of silicon nitride (SiN) (for example, an insulator having a relative dielectric constant of 8 or more).
- the gate electrode 113a includes a lower metal electrode 107a made of a metal or a conductive metal compound formed on the gate insulating film 106a, and a tantalum carbonitride oxide (TaCNO) formed on the lower metal electrode 107a. ) And a P-type silicon electrode 109a made of P-type polysilicon or the like formed on the upper metal electrode 108a.
- the lower metal electrode 107a is made of tantalum nitride (TaN) having a film thickness of 5 nm.
- the film thickness of the upper metal electrode 108a is 2 nm.
- the film thickness of the P-type silicon electrode 109a formed on the upper metal electrode 108a is 100 nm.
- the impurity concentration of P-type impurities made of, for example, boron (B) at the lower portion of the P-type silicon electrode 109a, that is, at the interface with the upper metal electrode 108a is about 7 ⁇ 10 19 atoms / cm 3 .
- the gate length of the gate electrode 113a is about 40 nm, and the width of the sidewall spacer 110a is about 40 nm.
- the P-type extension region 111a is located below the sidewall spacer 110a in the upper part of the N-type active region 103a, and is provided so as to overlap each end of the gate electrode 113a on the gate length direction side in plan view. Further, the P-type extension region 111a is doped with a P-type impurity such as boron (B), and the maximum value of the impurity concentration is about 2 ⁇ 10 20 atoms / cm 3 .
- the junction depth of the P-type extension region 111a that is, the depth of the PN junction surface formed with the N-type active region 103a from the lower surface of the sidewall spacer 110a (the surface of the semiconductor substrate 100) is about 20 nm. .
- an N-type impurity such as arsenic (As) or phosphorus (P) so as to cover the P-type extension region 111a from below and from the side in the N-type active region 103a of the semiconductor substrate 100.
- a well-known pocket region doped with (for example, N-type impurity concentration is about 3 ⁇ 10 18 atoms / cm 3 ) may be formed.
- the P-type source / drain region 112a is formed in a region outside the P-type extension region 111a with respect to the gate electrode 113a above the N-type active region 103a and connected to the P-type extension region 111a.
- the P-type source / drain region 112a is doped with a P-type impurity such as boron (B), and the maximum value of the impurity concentration is about 1 ⁇ 10 21 atoms / cm 3 .
- the junction depth of the P-type source / drain region 112a that is, the depth from the surface of the semiconductor substrate 100 of the PN junction surface formed with the N-type active region 103a is about 80 nm.
- a portion of the N-type active region 103a located below the gate electrode 113a is doped with N-type impurities for forming the N-well region 101a and controlling the threshold voltage.
- the N-type impurity is arsenic (As), phosphorus (P), or the like, and the impurity concentration is about 1 ⁇ 10 17 atoms / cm 3 .
- an N-type field effect transistor (FET) formed in the N-type FET region 20 of the semiconductor substrate 100 includes a lower metal electrode 107b formed on the P-type active region 103b with a gate insulating film 106b interposed therebetween.
- the N-type source / drain region 112b contains a higher concentration of N-type impurities than the N-type extension region 111b.
- the lower metal electrode 107b, the upper metal electrode 108b, and the N-type silicon electrode 109b are collectively referred to as a gate electrode 113b.
- the gate insulating film 106b is, for example, a base insulating film 104b made of silicon oxide having a thickness of 1 nm, and a high dielectric constant insulating film 105b made of hafnium oxide having a thickness of 2 nm, for example, formed on the base insulating film 104b. It is composed of
- the gate electrode 113b is made of, for example, tantalum carbide (TaC) formed on the lower metal electrode 107b and a lower metal electrode 107b made of a metal or a conductive metal compound formed on the gate insulating film 106b. And an N-type silicon electrode 109b made of N-type polysilicon or the like formed on the upper-layer metal electrode 108b.
- TaC tantalum carbide
- the lower metal electrode 107b is made of tantalum nitride (TaN) having a film thickness of 5 nm.
- the film thickness of the upper metal electrode 108b is 2 nm.
- the film thickness of the N-type silicon electrode 109b formed on the upper metal electrode 108b is 100 nm.
- the impurity concentration of an N-type impurity made of, for example, phosphorus (P) at the lower portion of the N-type silicon electrode 109b, that is, at the interface with the upper metal electrode 108b is about 7 ⁇ 10 19 atoms / cm 3 .
- the gate length of the gate electrode 113b is about 40 nm, and the width of the sidewall spacer 110b is about 40 nm.
- the N-type extension region 111b is located below the sidewall spacer 110b above the P-type active region 103b, and is provided so as to overlap each end of the gate electrode 113b on the gate length direction side in plan view. Further, the N-type extension region 111b is doped with an N-type impurity such as arsenic (As), and the maximum value of the impurity concentration is about 2 ⁇ 10 20 atoms / cm 3 .
- the junction depth of the N-type extension region 111b that is, the depth of the PN junction surface formed with the P-type active region 103b from the lower surface of the sidewall spacer 110b (the surface of the semiconductor substrate 100) is about 20 nm. .
- a P-type impurity such as boron (B) or indium (In) so as to cover the N-type extension region 111b from below and from the side in the P-type active region 103b of the semiconductor substrate 100.
- a well-known pocket region doped with (for example, the P-type impurity concentration is about 3 ⁇ 10 18 atoms / cm 3 ) may be formed.
- the N-type source / drain region 112b is formed in a region outside the N-type extension region 111b with respect to the gate electrode 113b above the P-type active region 103b and connected to the N-type extension region 111b.
- the N-type source / drain region 112b is doped with N-type impurities such as arsenic (As) or phosphorus (P), and the maximum value of the impurity concentration is about 1 ⁇ 10 21 atoms / cm 3 .
- the junction depth of the N-type source / drain region 112b that is, the depth of the PN junction surface formed with the P-type active region 103b from the surface of the semiconductor substrate 100 is about 80 nm.
- a portion of the P-type active region 103b located below the gate electrode 113b is doped with a P-type impurity for forming the P well region 101b and controlling the threshold voltage.
- the P-type impurity is boron, indium or the like, and the impurity concentration is about 1 ⁇ 10 17 atoms / cm 3 .
- FIG. 2 shows an energy band diagram in a direction perpendicular to the substrate surface of the gate electrode constituting the P-type FET shown in FIG.
- a lower metal electrode made of tantalum nitride (TaN) having a work function of 4.5 eV and a P-type silicon electrode made of P-type polysilicon having a work function of 5.1 eV are brought into direct contact with each other.
- the P-type FET according to the present embodiment has a work function at the interface between the lower metal electrode 107a made of tantalum nitride (TaN) and the P-type silicon electrode 109a made of P-type polysilicon in the gate electrode 113a.
- interfaces are formed in the gate electrode 113a at two locations, that is, the interface between the lower metal electrode 107a and the upper metal electrode 108a and the interface between the upper metal electrode 108 and the P-type silicon electrode 109a.
- the interface between the lower metal electrode 107a and the upper metal electrode 108a is both made of metal (metal compound), the interface resistance is extremely small.
- the height of the Schottky barrier is reduced to about 0.2 eV at the interface between the upper metal electrode 108a and the P-type silicon electrode 109a made of P-type polysilicon.
- the bending of the energy band in the silicon electrode 109a is reduced. That is, the work function is 4. between the lower metal electrode 107a made of a metal or metal compound having a work function of about 4.5 eV and the P-type silicon electrode 109a made of P-type polysilicon having a work function of about 5.1 eV.
- the height of the Schottky barrier can be reduced from about 0.6 eV to about 0.2 eV.
- the interfacial resistance due to the Schottky barrier is extremely small, 1 ⁇ 10 ⁇ 7 ⁇ cm 2 or less.
- the upper metal electrode 108a having a work function larger than that of the lower metal electrode 107a is formed between the metal electrode 107a having the conventional structure and the P-type silicon electrode 109a made of P-type polysilicon.
- the interface resistance generated inside the gate electrode 113a can be reduced. Therefore, it is possible to suppress the deterioration of the AC characteristics of the semiconductor integrated circuit including the P-type FET.
- the interface resistance generated at the interface between the lower metal electrode 107b and the N-type silicon electrode 109b made of N-type polysilicon can be reduced by the same mechanism as that of the P-type FET. Therefore, it is possible to suppress the deterioration of the AC characteristics of the semiconductor integrated circuit.
- the bending direction of the energy band forming the Schottky barrier is bent upward as opposed to the case of the P-type FET, so that the work function of the upper metal electrode 108b formed on the lower metal electrode 107b Needs to be smaller than the lower metal electrode 107b.
- tantalum carbide having a work function of about 4.2 eV between a metal electrode 107b having a work function of about 4.5 eV and an N-type silicon electrode 109b made of N-type polysilicon having a work function of about 4.1 eV.
- the upper metal electrode 108b made of (TaCx)
- the Schottky barrier height can be reduced from about 0.4 eV to about 0.1 eV.
- the interface resistance generated inside the gate electrode 113b can be reduced.
- the semiconductor device includes the lower layer metal electrode 107a and the P-type silicon electrode 109a thereon, and the lower layer metal electrode 107b and the upper N-type silicon electrode 109b at each interface.
- the upper metal electrodes 108a and 108b are formed to reduce the height of the Schottky barrier generated when the 107a and 107b and the silicon electrodes 109a and 109b are in contact with each other. As a result, the interface resistance formed inside each gate electrode 113a, 113b can be reduced, so that the deterioration of the AC characteristics of the semiconductor integrated circuit including the P-type FET and the N-type FET can be suppressed.
- the upper metal electrodes 108a and 108b The constituent materials are not limited to these. That is, by forming the upper metal electrodes 108a and 108b at the interface between the lower metal electrode 107a and the P-type silicon electrode 109a and the interface between the lower metal electrode 107b and the N-type silicon electrode 109b, respectively, the gate electrode 113a and the gate electrode Any height can be selected as long as the height of the Schottky barrier formed inside 113b can be reduced.
- the height of the Schottky barrier between the upper metal electrode 108a and the P-type silicon electrode 109a is preferably less than 0.4 eV from the viewpoint of reducing the interface resistance.
- the work function (4) located between the work function (about 4.5 eV) of the lower metal electrode 107a and the work function (about 5.1 eV) of the P-type silicon electrode 109a is preferably used as the upper metal electrode 108a.
- tantalum carbonitride oxide having about 0.9 eV
- the work function is higher than that of the P-type silicon electrode 109a (about 5.1 eV)
- Any material can be used as long as the height of the Schottky barrier between them can be less than 0.4 eV (for example, a material having a work function of 5.3 eV).
- tantalum carbonitride oxide TaCNO
- tantalum carbonitride TaCN
- titanium nitride TiN
- tungsten platinum silicide WPtSi
- tantalum carbide oxide TaCO
- Platinum silicide PtSi
- tungsten nitride WNx
- nickel silicide NiSi
- MoxN molybdenum nitride
- platinum (Pt) nickel (Ni), palladium (Pd), gold (Au) or tungsten (W) Etc.
- the height of the Schottky barrier between the upper metal electrode 108b and the N-type silicon electrode 109b is preferably less than 0.4 eV from the viewpoint of reducing the interface resistance.
- the work function (4) located between the work function (about 4.5 eV) of the lower metal electrode 107b and the work function (about 4.1 eV) of the N-type silicon electrode 109b has been described.
- any material that can make the height of the Schottky barrier less than 0.4 eV for example, a material having a work function of 3.9 eV may be used.
- tantalum magnesium nitride Ti
- titanium Ti
- titanium magnesium nitride TiMgN
- titanium aluminum TiAl
- titanium aluminum nitride as the constituent material of the upper metal electrode 108b (TiAlN)
- tungsten silicide WSi
- aluminum Al
- tantalum Ta
- silver Ag
- molybdenum Mo
- lanthanum La
- hafnium Hf
- Zr zirconium
- manganese Mn
- the preferable film thickness of the upper metal electrodes 108a and 108b is as follows. These lower limit film thicknesses are such that the height of the Schottky barrier formed at the interface between the upper metal electrodes 108a and 108b and the P-type silicon electrode 109a and the N-type silicon electrode 109b formed thereon, respectively, It must be thick enough not to be affected by the lower layer metal electrodes 107a and 107b formed under the electrodes 108a and 108b, and preferably 1.5 nm or more.
- the upper limit metal thickness of the upper metal electrodes 108a and 108b is desirably thin enough not to improve the difficulty in gate processing, and is desirably 15 nm or less. That is, it is desirable that the film thickness of the upper metal electrodes 108a and 108b is 1.5 nm or more and 15 nm or less.
- each lower layer metal electrode 107a, 107b is not limited to tantalum nitride (TaN).
- TaN tantalum nitride
- the present invention reduces the height of the Schottky barrier generated when the lower metal electrodes 107a and 107b are brought into contact with the P-type silicon electrode 109a and the N-type silicon electrode 109b, respectively, In order to reduce the interface resistance, the upper metal electrodes 108a and 108b are provided at the interface between them.
- a material having a relationship that the work function of the metal or metal compound constituting the lower layer metal electrode 107a is smaller than the work function of P type polysilicon constituting the P type silicon electrode 109a is used as the lower layer metal.
- the present invention is effective when used for the electrode 107a.
- a material having a relationship that the work function of the metal or metal compound constituting the lower metal electrode 107b is larger than the work function of the N-type polysilicon constituting the N-type silicon electrode 109b is used as the lower layer.
- the present invention is effective when used for the metal electrode 107b.
- the present invention when the difference in work function between the lower layer metal electrodes 107a and 107b and the respective silicon electrodes 109a and 109b thereon, that is, the height of the Schottky barrier is 0.4 eV or more, the present invention is more effective. It is effective.
- each lower layer metal electrode 107a, 107b is 1.5 nm or more in order to suppress characteristic variation such as threshold voltage (Vt) variation due to upper layer metal electrodes 108a, 108b formed thereon. It is desirable to be.
- the lower layer metal electrodes 107a and 107b do not have to be a single layer as described above, and may have a laminated structure.
- the uppermost metal material in the stacked structure determines the interface resistance between the P-type silicon electrode 109a and the N-type silicon electrode 109b, the height of the Schottky barrier between the uppermost metal material and the silicon electrode is set.
- the upper metal electrodes 108a and 108b made of a material to be reduced may be selected.
- the lower metal electrodes 107a and 107b formed on the gate insulating films 106a and 106b are made of the same material.
- the impurity concentrations at the lower part of the P-type silicon electrode 109a and the lower part of the N-type silicon electrode 109b are not limited to the above example.
- the value of the interface resistance between silicon and metal is determined by the combination of the height of the Schottky barrier and the impurity concentration. Therefore, the impurity concentration may be small if the height of the Schottky barrier can be reduced. Conversely, if the height of the Schottky barrier cannot be made sufficiently small, it is desirable to increase the impurity concentration as much as possible.
- the present invention is effective when the impurity concentration in the lower part of the P-type silicon electrode 109a and the lower part of the N-type silicon electrode 109b is 1 ⁇ 10 19 atoms / cm 3 or more and 2 ⁇ 10 20 atoms / cm 3 or less. It is.
- polysilicon containing germanium (Ge) that can improve the solid solution limit of impurities such as boron (B), that is, polysilicon germanium can be used.
- the P-type FET is provided with the upper metal electrode 108a on the gate electrode 113a
- the N-type FET is provided with the upper metal electrode 108b on the gate electrode 113b.
- 108a and 108b are not necessarily provided in both FETs.
- a material having a relatively large work function such as tungsten (W) having a work function of about 4.9 eV
- the lower layer metal electrodes 107a and P in the P-type FET are used.
- the height of the Schottky barrier formed by the type silicon electrode 109a is as small as about 0.2 eV.
- the upper metal electrode 108a is not necessarily provided for the P-type FET. That is, in the P-type FET, if the height of the Schottky barrier between the metal or metal compound constituting the lower metal electrode 107a and the P-type polysilicon constituting the P-type silicon electrode 109a is less than 0.4 eV. It is not necessary to provide the upper metal electrode 108a.
- the upper layer metal electrode 108a is provided only for the P-type FET.
- the interface resistance can be effectively reduced. That is, in the N-type FET, if the height of the Schottky barrier between the metal or metal compound constituting the lower metal electrode 107b and the N-type polysilicon constituting the N-type silicon electrode 109b is less than 0.4 eV. It is not necessary to provide the upper metal electrode 108b.
- a shallow trench isolation (STI) method or the like is used to form an upper portion of a semiconductor substrate 100 made of silicon (Si) containing P-type impurities such as boron (B).
- the element isolation region 102 that partitions the P-type FET region 10 and the N-type FET region 20 is selectively formed.
- an N well region 101a and a P well region 101b are formed in the P type FET region 10 and the N type FET region 20, respectively.
- an impurity for adjusting the threshold voltage is doped into the N well region 101a and the P well region 101b, respectively, so that the impurity concentration suitable for the P type FET and the N type FET is 1 ⁇ 10 17 atoms /
- An N-type active region 103 a and a P-type active region 103 b of about cm 3 are formed in a region surrounded by the element isolation region 102.
- a silicon oxide film 104 with a thickness of 1 nm and a hafnium oxide film 105 with a thickness of 2 nm for forming a gate insulating film are formed on the active regions 103a and 103b.
- a thermal oxidation method can be used to form the silicon oxide film 104
- a chemical vapor deposition (CVD) method can be used to form the hafnium oxide film 105, for example.
- CVD chemical vapor deposition
- a tantalum nitride (TaN) film 107 having a thickness of 5 nm for forming a lower metal electrode is deposited on the hafnium oxide film 105.
- a silicon film 201 having a thickness of 3 nm, which is used as a hard mask in a later process is deposited.
- a first resist pattern 202 having an opening pattern in the N-type FET region 20 is formed on the semiconductor substrate 100 by lithography. Thereafter, the silicon film 201 formed in the N-type FET region 20 is removed using the first resist pattern 202 as a mask. Specifically, the silicon film 201 is removed with a tetramethylammonium hydroxide (Tetra Methyl Ammonium Hydroxide: TMAH) solution. As a result, the tantalum nitride film 107 is exposed from the silicon film 201 in the N-type FET region 20. Thereafter, the first resist pattern 202 is removed.
- TMAH tetramethylammonium hydroxide
- a tantalum carbide (TaCx) film 108B having a film thickness of 2 nm and a silicon film 203 having a film thickness of 3 nm to be used as a hard mask in the subsequent process are sequentially deposited on the upper metal electrode of the N-type FET.
- a second resist pattern 204 having an opening pattern in the P-type FET region 10 is formed on the semiconductor substrate 100 by lithography.
- the silicon film 203, the tantalum carbide film 108B, and the silicon film 201 formed in the P-type FET region 10 are sequentially removed using the second resist pattern 204 as a mask.
- the silicon film 203 is removed with a TMAH solution
- the tantalum carbide film 108B is removed with an ammonia water hydrogen peroxide solution mixture (APM).
- APM ammonia water hydrogen peroxide solution mixture
- the silicon film 201 is removed with a TMAH solution.
- the tantalum nitride film 107 is exposed from the silicon film 203 and the tantalum carbide film 108B in the P-type FET region 10.
- an organic resist material is used for the second resist pattern 204, it is removed during the APM treatment, and therefore it is desirable to use an inorganic resist material.
- the entire surface of the semiconductor substrate 100 that is, the tantalum nitride film 107 in the P-type FET region 10 is formed.
- a tantalum carbon oxynitride (TaCNO) film 108A having a film thickness of 2 nm is deposited on the silicon film 203 to serve as the upper metal electrode of the P-type FET.
- a third resist pattern 205 having an opening pattern in the N-type FET region 20 is formed on the semiconductor substrate 100 by lithography. Thereafter, using the third resist pattern 205 as a mask, the tantalum carbonitride oxide film 108A and the silicon film 203 formed in the N-type FET region 20 are sequentially removed. Specifically, the tantalum carbonitride oxide film 108A is removed by APM, and then the silicon film 203 is removed by a TMAH solution. As a result, in the N-type FET region 20, the tantalum carbide film 108B is exposed from the tantalum carbonitride oxide film 108A and the silicon film 203.
- an organic resist material is used for the third resist pattern 205, it is removed during the APM treatment, and therefore it is desirable to use an inorganic resist material.
- the entire surface of the semiconductor substrate 100 that is, in the P-type FET region 10, over the tantalum carbonitride oxide film 108A.
- a polysilicon film 109 for forming a silicon electrode and having a film thickness of 100 nm and not doped with impurities is deposited on the tantalum carbide film 108B. Note that although an undoped polysilicon film is used as the polysilicon film 109, a polysilicon germanium film may be used.
- the N-type FET region 20 is masked with a fourth resist pattern (not shown), and boron (B) is added to the P-type FET region 10 of the polysilicon film 109.
- boron B
- the polysilicon film 109 in the P-type FET region 10 is changed to a P-type polysilicon film 109A.
- the P-type FET region 10 is masked with a fifth resist pattern (not shown), and phosphorus (P) is added to the N-type FET region 20 of the polysilicon film 109.
- P phosphorus
- the polysilicon film 109 in the N-type FET region 20 is changed to an N-type polysilicon film 109B.
- the fifth resist pattern is removed, and the amorphous region and crystal defects are recovered (crystallized) from the P-type polysilicon film 109A and the N-type polysilicon film 109B doped by ion implantation.
- Annealing is performed in a nitrogen atmosphere at 750 ° C. for 30 seconds.
- the order of forming the P-type polysilicon film 109A and the N-type polysilicon film 109B is not particularly limited.
- a sixth resist pattern (not shown) for forming each gate electrode is formed on the doped P-type polysilicon film 109A and N-type polysilicon film 109B.
- the formed sixth resist pattern as a mask, in the P-type FET region 10, the P-type polysilicon film 109A, the tantalum carbonitride oxide film 108A, the tantalum nitride film 107, the hafnium oxide film 105, and the silicon oxide film 104 Then, dry etching is performed for patterning sequentially.
- the N-type polysilicon film 109B, the tantalum carbide film 108B, the tantalum nitride film 107, the hafnium oxide film 105, and the silicon oxide film 104 are dry. Etching is performed to sequentially pattern.
- the etching gas for example, a mixed gas of chlorine (Cl 2 ) and hydrogen bromide (HBr) can be used.
- a base insulating film 104a is formed from the patterned silicon oxide film 104 in the P-type FET region 10, and a high dielectric constant insulating film 105a is formed from the patterned hafnium oxide film 105, thereby forming the base insulating film 104a.
- a gate insulating film 106a made of the high dielectric constant insulating film 105a is formed.
- a lower metal electrode 107a is formed from the patterned tantalum nitride film 107, and an upper metal electrode 108a is formed from the patterned tantalum carbonitride oxide film 108A.
- a P-type silicon electrode 109a is formed from the patterned P-type polysilicon film 109A to obtain a gate electrode 113a.
- a base insulating film 104b is formed from the patterned silicon oxide film 104, and a high dielectric constant insulating film 105b is formed from the patterned hafnium oxide film 105 to form the base insulating film 104b.
- a gate insulating film 106b made of the high dielectric constant insulating film 105b is formed.
- the lower metal electrode 107b is formed from the patterned tantalum nitride film 107
- the upper metal electrode 108b is formed from the patterned tantalum carbide film 108B.
- an N-type silicon electrode 109b is formed from the patterned N-type polysilicon film 109B to obtain a gate electrode 113b.
- the gate length of each gate electrode 113a, 113b is 40 nm as described above.
- the sixth resist pattern is removed, and then a seventh resist pattern (not shown) for masking the N-type FET region 20 is formed.
- boron difluoride (BF 2 ) is ion-implanted into the N-type active region 103a in the P-type FET region 10 using the formed seventh resist pattern and the gate electrode 113a as a mask.
- P-type extension implantation regions 111A are formed in regions on both sides of the gate electrode 113a on the N-type active region 103a.
- the seventh resist pattern is removed, and then an eighth resist pattern (not shown) that masks the P-type FET region 10 is formed.
- arsenic (As) is ion-implanted into the active region 103b in the N-type FET region 20 using the formed eighth resist pattern and the gate electrode 113b as a mask.
- N-type extension implantation regions 111B are formed in regions on both sides of the gate electrode 113b on the P-type active region 103b.
- the order of the formation of the P-type extension implantation region 111A in the P-type FET region 10 and the formation of the N-type extension implantation region 111B in the N-type FET region 20 are not particularly limited.
- N-type pocket implantation may be performed in the P-type FET region 10 before or after the P-type extension implantation.
- P-type pocket implantation may be performed in the N-type FET region 20 before or after the N-type extension implantation.
- a silicon nitride film having a thickness of about 40 nm is formed on the semiconductor substrate 100 including the gate electrodes 113a and 113b by the CVD method. Thereafter, the formed silicon nitride film is etched back entirely by dry etching, thereby forming side wall spacers 110a and 110b made of a silicon nitride film having a width of about 40 nm on the side surfaces of the gate electrodes 113a and 113b, respectively. To do.
- a ninth resist pattern (not shown) that covers the N-type FET region 20 is formed, and the P-type FET region 10 is formed using the formed ninth resist pattern, the gate electrode 113a, and the sidewall spacer 110a as a mask.
- Boron ions are implanted into the N-type active region 103a.
- a P-type source / drain implantation region connected to the P-type extension implantation region 111A is formed on the side of the gate electrode 113a in the N-type active region 103a.
- boron ion implantation is performed under the conditions of an acceleration energy of 3 keV and a dose of 4 ⁇ 10 15 atoms / cm 2 .
- a tenth resist pattern (not shown) covering the P-type FET region 10 is formed, and the formed tenth resist pattern, the gate electrode 113b, and the sidewall spacer 110b are formed.
- phosphorus is ion-implanted into the P-type active region 103b of the N-type FET region 20.
- an N-type source / drain implantation region connected to the N-type extension implantation region 111B is formed on the side of the gate electrode 113b in the P-type active region 103b.
- phosphorus ion implantation is performed under the conditions of an acceleration energy of 8 keV and a dose of 4 ⁇ 10 15 atoms / cm 2 .
- the order of forming the P-type source / drain implantation region and the N-type source / drain implantation region is not particularly limited.
- spike annealing at a temperature of 1000 ° C. is performed to activate impurities introduced by ion implantation.
- boron in the P-type extension implantation region 111A is diffused to form a P-type extension region 111a.
- arsenic in the N-type extension implantation region 111B is diffused to form the N-type extension region 111b.
- boron in the P-type source / drain implantation region and phosphorus in the N-type source / drain implantation region are diffused to form a P-type source / drain region 112a and an N-type source / drain region 112b, respectively. .
- junction depths after activation annealing in the P-type extension region 111a, the N-type extension region 111b, the P-type source / drain region 112a, and the N-type source / drain region 112b are about 20 nm and 80 nm, respectively.
- the method of the semiconductor device according to the present embodiment includes the lower metal electrodes 107a and 107b and the P-type silicon electrode 109a and the N-type silicon electrode 109b formed thereon. And a step of forming upper metal electrodes 108a and 108b, respectively.
- the height of the Schottky barrier formed when the lower metal electrodes 107a and 107b are brought into contact with the P-type silicon electrode 109a and the N-type silicon electrode 109b thereon can be reduced.
- the method of forming the upper metal electrodes 108a and 108b is not particularly limited, but it is desirable to form the upper metal electrodes 108a and 108b by an atomic layer deposition (ALD) method in order to reduce variations in film thickness.
- ALD atomic layer deposition
- tantalum carbonitride oxide (TaCNO) is used as the upper metal electrode 108a, but is not limited to tantalum carbonitride oxide (TaCNO), and as described above, the work function is higher than that of the lower metal electrode 107a.
- TaCNO tantalum carbonitride oxide
- the work function is higher than that of the lower metal electrode 107a.
- tantalum carbide (TaCx) is used as the upper metal electrode 108b, but is not limited to tantalum carbide (TaCx).
- TaCx tantalum carbide
- TaCx tantalum carbide
- a material having a work function smaller than that of the lower metal electrode 107b is used. Just choose.
- the upper metal electrodes 108a and 108b for reducing the interface resistance are formed on both the P-type FET and the N-type FET.
- the upper metal electrode is formed only on one of the FETs. May be. That is, if the height of the Schottky barrier generated between the lower layer metal electrode and the silicon electrode on it is small and the interface resistance between the two is small enough not to cause a problem, an FET with a small interface resistance There is no need to provide an upper metal electrode.
- a semiconductor device and a manufacturing method thereof according to the present invention realize a field effect transistor including a gate electrode having a metal electrode and a silicon electrode formed on the metal electrode, the metal electrode, the silicon electrode, This is effective for a semiconductor integrated circuit device or the like that requires good AC characteristics.
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Abstract
半導体装置は、半導体基板(100)におけるN型活性領域(103a)に形成されたP型FETを含む。P型FETは、N型活性領域の上に形成されたゲート絶縁膜(106a)と、該ゲート絶縁膜の上に形成されたゲート電極(113a)とを有している。ゲート電極は、ゲート絶縁膜の上に形成された下層金属電極(107a)と、該下層金属電極の上に形成された上層金属電極(108a)と、該上層金属電極の上に形成されたP型シリコン電極(109a)とを有している。上層金属電極を構成する金属又は金属化合物の仕事関数は、上層金属電極とP型シリコン電極との間のショットキーバリアの高さが、下層金属電極とP型シリコン電極とを直接に接触させた場合に形成されるショットキーバリアの高さよりも小さくなる値を有している。
Description
本発明は、金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを含む半導体装置及びその製造方法に関する。
半導体装置のデザインルールの縮小に伴い、半導体集積回路の集積度は飛躍的に向上し、1チップに1億個以上の電界効果型トランジスタ(Field Effect Transistor:FET)の搭載も可能となっている。高性能なトランジスタを実現するには、該トランジスタのゲート長を縮小するだけでなく、ゲート絶縁膜の薄膜化も求められる。従来、ゲート絶縁膜として、シリコン酸化膜又はその窒化膜であるシリコン酸窒化膜が用いられてきたが、等価酸化膜厚(Equivalent Oxide Thickness:EOT)が2nm以下の薄膜領域となると、ゲートリーク電流が増大して、集積回路の消費電力が増大するという不具合が発生する。
そこで、ゲートリーク電流を低減しつつ、EOTの薄膜化を実現するために、高誘電率絶縁体からなるゲート絶縁膜に関心が寄せられている。また、さらなるEOTの薄膜化を図るために、窒化チタン又は窒化タンタル等からなる金属電極を、従来からゲート電極として用いられているシリコン電極とゲート絶縁膜との間に挟み込んだ(Metal Inserted Poly-silicon Stacked FET:MIPS FET)について、多くの研究及び開発がなされている(例えば、特許文献1を参照。)。このMIPS FETは、金属電極がシリコン電極の下側(ゲート絶縁膜側)に形成されるため、シリコン電極の空乏化を抑制することが可能となるので、トランジスタの高性能化を図ることができる。
MIPS FETは、従来からゲート電極として用いられている膜厚が50nm~100nmと比較的に厚い膜厚を有するシリコン電極の下に、膜厚が5nm程度と比較的に薄い金属電極を形成することにより実現される。ゲート電極の形状、すなわちゲート電極の寸法及び高さ等を従来から用いられているシリコン電極と同程度とすることが容易であるため、半導体製造プロセスにおける32nm以細の世代のFETに対する有力なゲート電極構造の1つとして、研究及び開発がなされている(例えば、非特許文献1を参照。)。
X. Chen et al., "A Cost Effective 32nm High-K/ Metal Gate CMOS Technology for Low Power Applications with Single-Metal/Gate-First Process", Symposium on VLSI Tech., p.88, 2008.
しかしながら、MIPS構造を有するFET(MIPS FET)を実現しようとすると、金属電極とシリコン電極との界面に生じる界面抵抗のために、半導体集積回路の交流特性が劣化するという問題がある。
図7は従来のMIPS構造を有するP型FETの模式的な断面構成を示している。Nウェル等のN型不純物を含むシリコン(Si)からなる半導体基板300の上部に、素子分離領域301に囲まれた活性領域302が形成されている。N型活性領域302の上には、例えばシリコン酸化膜303とハフニウム酸化膜304との積層膜からなるゲート絶縁膜305が形成されている。ゲート絶縁膜305の上には、例えば、窒化タンタル(TaN)からなる金属電極306とP型ポリシリコンからなるP型シリコン電極307とから構成されたゲート電極308が形成されている。
ゲート絶縁膜305及びゲート電極308の両側面上には、サイドウォールスペーサ309がそれ形成されている。
N型活性領域302の上部であって、ゲート電極308の両側方に位置する領域にはP型エクステンション領域310が形成され、さらに、N型活性領域302の上部におけるゲート電極308の両側方であって、P型エクステンション領域310の両外側の領域には、各P型エクステンション領域310と接続されたP型ソース/ドレイン領域311がそれぞれ形成されている。
金属電極306とP型シリコン電極307との界面に生じる界面抵抗は、各構成材料が持つ仕事関数の差であるショットキーバリアの高さに依存する。窒化タンタルの仕事関数は4.5eV程度であるのに対し、P型ポリシリコンの仕事関数は5.1eV程度である。従って、金属電極306とP型シリコン電極307との界面に形成されるショットキーバリアの高さは0.6eV程度と比較的に大きい値となる。
図8は、窒化タンタルからなる金属電極306とP型シリコン電極307とを接触させた場合のエネルギーバンドを示している。窒化タンタル(TaN)の仕事関数に対して、P型ポリシリコン(P-Si)の仕事関数が大きいため、両者を接触させた場合は、P型ポリシリコンのエネルギーバンドが下方に曲がり、両者の界面に空乏層(バンドが曲がっている部分)が形成される。その結果、金属電極306とP型シリコン電極307との界面に界面抵抗が発生する。
P型シリコン電極307は、一般にアンドープのポリシリコン膜にボロン(B)等のP型の不純物をイオン注入することにより形成される。具体的には、注入イオンであるボロンが半導体基板300に突き抜けることを抑制するため、アンドープのポリシリコン膜の上部、例えば上面から20nm~30nmの深さにイオン注入を行い、その後の熱処理によってポリシリコン膜の全体をP型半導体にするという手法が採られる。
このため、P型ポリシリコンからなるP型シリコン電極307の金属電極306との界面、すなわちP型シリコン電極307の下部におけるP型の不純物濃度はその上部と比べて小さくなる。ここで、P型シリコン電極307と金属電極306との界面のP型の不純物濃度を7×1019atoms/cm3とし、ショットキーバリアの高さを0.6eVとした場合は、その界面抵抗は2×10-6Ωcm2程度となる。この値は、半導体製造プロセスにおける32nm世代で一般的に要望されている、1×10-7Ωcm2以下という値に対して極めて大きい。
界面抵抗の低減は、P型シリコン電極307の下部のP型の不純物濃度を高めることによって実現可能ではあるが、注入イオンの基板中への突き抜け防止の観点から、また、上述したP型の不純物濃度の7×1019atoms/cm3が不純物の固溶限界である2×1020atoms/cm3(1050℃の活性化アニール後)に近い値であることから、P型の不純物濃度を増大させるという手法により界面抵抗を大幅に低減することは極めて困難である。
また、N型FETに対しても、P型FETと同様の問題が生じる。
本発明は、前記の問題を解決し、金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを実現する際に、金属電極とシリコン電極との界面に生じる界面抵抗を低減できるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体装置における金属電極とシリコン電極との間に、該金属電極とシリコン電極との界面に生じる界面抵抗を低減することが可能な金属層(上層金属電極)を設ける構成とする。
具体的に、本発明に係る半導体装置は、半導体基板における第1の活性領域に形成された第1導電型の第1の電界効果型トランジスタを備え、第1の電界効果型トランジスタは、第1の活性領域の上に形成された第1のゲート絶縁膜と、第1のゲート絶縁膜の上に形成された第1のゲート電極とを有し、第1のゲート電極は、第1のゲート絶縁膜の上に形成された第1の下層金属電極と、該第1の下層金属電極の上に形成された第1の上層金属電極と、該第1の上層金属電極の上に形成された第1のシリコン電極とを有し、第1の上層金属電極を構成する金属又は金属化合物は、第1の上層金属電極を構成する金属又は金属化合物と第1のシリコン電極を構成するシリコンとの間に形成される第1のショットキーバリアの高さが、第1の下層金属電極を構成する金属又は金属化合物と第1のシリコン電極を構成するシリコンとを直接に接触させた場合に形成される第2のショットキーバリアの高さよりも小さくなる仕事関数を有している。
本発明の半導体装置によると、第1のゲート電極は、第1の下層金属電極と第1のシリコン電極との間に形成される第1の上層金属電極を有しており、さらに、該第1の上層金属電極を構成する金属又は金属化合物は、第1の上層金属電極を構成する金属又は金属化合物と第1のシリコン電極を構成するシリコンとの間に形成される第1のショットキーバリアの高さが、第1の下層金属電極を構成する金属又は金属化合物と第1のシリコン電極を構成するシリコンとを直接に接触させた場合に形成される第2のショットキーバリアの高さよりも小さくなる仕事関数を有している。このため、第1の上層金属電極と第1のシリコン電極との間のショットキーバリアの高さが小さくなるので、第1のゲート電極内における界面抵抗の低減が可能となる。
本発明の半導体装置において、第1のショットキーバリアの高さは、0.4eV未満であることが好ましい。
このような場合に、本発明の効果が顕著となる。
本発明の半導体装置において、第2のショットキーバリアの高さは、0.4eV以上であってもよい。
このような場合に、本発明の効果が顕著となる。
本発明の半導体装置において、第1の上層金属電極の膜厚は、1.5nm以上且つ15nm以下であってもよい。
本発明の半導体装置において、第1の電界効果型トランジスタは、N型トランジスタであり、第1の上層金属電極を構成する金属又は金属化合物の仕事関数は、第1の下層金属電極を構成する金属又は金属化合物の仕事関数よりも小さいことが好ましい。
本発明の半導体装置において、第1のシリコン電極はN型シリコンからなり、第1の上層金属電極には、炭化タンタル、窒化タンタルマグネシウム、チタン、窒化チタンマグネシウム、チタンアルミニウム、窒化チタンアルミニウム、タングステンシリサイド、アルミニウム、タンタル、銀、モリブデン、ランタン、ハフニウム、ジルコニウム又はマンガンを用いることができる。
また、本発明の半導体装置において、第1の電界効果型トランジスタは、P型トランジスタであり、第1の上層金属電極を構成する金属又は金属化合物の仕事関数は、第1の下層金属電極を構成する金属又は金属化合物の仕事関数よりも大きいことが好ましい。
本発明の半導体装置において、第1のシリコン電極はP型シリコンからなり、第1の上層金属電極には、炭窒化酸化タンタル、炭窒化タンタル、窒化チタン、タングステン白金シリサイド、炭化酸化タンタル、白金シリサイド、窒化タングステン、ニッケルシリサイド、窒化モリブデン、白金、ニッケル、パラジウム、金又はタングステンを用いることができる。
本発明の半導体装置は、半導体基板における第2の活性領域に形成された第2導電型の第2の電界効果型トランジスタをさらに備え、第2の電界効果型トランジスタは、第2の活性領域の上に形成された第2のゲート絶縁膜と、第2のゲート絶縁膜の上に形成された第2のゲート電極とを有し、第2のゲート電極は、第2のゲート絶縁膜の上に形成された第2の下層金属電極と、該第2の下層金属電極の上に形成された第2の上層金属電極と、該第2の上層金属電極の上に形成された第2のシリコン電極とを有し、第2の上層金属電極を構成する金属又は金属化合物は、第2の上層金属電極を構成する金属又は金属化合物と第2のシリコン電極を構成するシリコンとの間に形成される第3のショットキーバリアの高さが、第2の下層金属電極を構成する金属又は金属化合物と第2のシリコン電極を構成するシリコンとを直接に接触させた場合に形成される第4のショットキーバリアの高さよりも小さくなる仕事関数を有していることが好ましい。
このようにすると、互いに導電型が異なる第1の電界効果型トランジスタ及び第2の電界効果型トランジスタからなり、MIPS構造を有する相補型MISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)においても、金属電極とシリコン電極との界面抵抗を低減することができる。
本発明の半導体装置は、第2の電界効果型トランジスタを備える場合に、第3のショットキーバリアの高さは、0.4eV未満であることが好ましい。
このような場合に、本発明の効果が顕著となる。
本発明の半導体装置は、第2の電界効果型トランジスタを備える場合に、第4のショットキーバリアの高さは、0.4eV以上であってもよい。
このような場合に、本発明の効果が顕著となる。
本発明の半導体装置は、第2の電界効果型トランジスタを備える場合に、第2の上層金属電極の膜厚は、1.5nm以上且つ15nm以下であってもよい。
本発明の半導体装置は、第2の電界効果型トランジスタを備える場合に、第2の電界効果型トランジスタは、P型トランジスタであり、第2の上層金属電極を構成する金属又は金属化合物の仕事関数は、第2の下層金属電極を構成する金属又は金属化合物の仕事関数よりも大きいことが好ましい。
本発明の半導体装置は、第2の電界効果型トランジスタを備える場合に、第2のシリコン電極はP型シリコンからなり、第2の上層金属電極には、炭窒化酸化タンタル、炭窒化タンタル、窒化チタン、タングステン白金シリサイド、炭化酸化タンタル、白金シリサイド、窒化タングステン、ニッケルシリサイド、窒化モリブデン、白金、ニッケル、パラジウム、金又はタングステンを用いることができる。
本発明の半導体装置は、第2の電界効果型トランジスタを備える場合に、第1の下層金属電極と第2の下層金属電極とは、同一の金属材料からなっていてもよい。
また、本発明の半導体装置は、半導体基板における第2の活性領域に形成された第2導電型の第2の電界効果型トランジスタをさらに備え、第2の電界効果型トランジスタは、第2の活性領域の上に形成された第2のゲート絶縁膜と、第2のゲート絶縁膜の上に形成された第2のゲート電極とを有し、第2のゲート電極は、第2のゲート絶縁膜の上に形成された第2の下層金属電極と、該第2の下層金属電極の上に接して形成された第2のシリコン電極とを有し、第1の下層金属電極と第2の下層金属電極とは、同一の金属材料からなり、第2の下層金属電極を構成する金属又は金属化合物と第2のシリコン電極を構成するシリコンとの間に形成される第5のショットキーバリアの高さは、0.4eV未満であることが好ましい。
このように、第2の電界効果型トランジスタにおける第2のゲート電極に第2の上層金属電極を設けない構成の場合であっても、MIPS構造を有する相補型MISFETにおける金属電極とシリコン電極との界面抵抗を低減することができる。
本発明の半導体装置において、第1の上層金属電極を構成する金属又は金属化合物の仕事関数は、第1の下層金属電極を構成する金属又は金属化合物の仕事関数と第1のシリコン電極を構成するシリコンの仕事関数との間に位置してもよい。
本発明に係る半導体装置の製造方法は、半導体基板における第1の活性領域の上にゲート絶縁膜を形成する工程(a)と、ゲート絶縁膜の上にゲート電極を形成する工程(b)とを備え、ゲート電極は、ゲート絶縁膜の上に形成された下層金属電極と、該下層金属電極の上に形成された上層金属電極と、該上層金属電極の上に形成されたシリコン電極とを有し、上層金属電極を構成する金属又は金属化合物は、上層金属電極を構成する金属又は金属化合物とシリコン電極を構成するシリコンとの間に形成される第1のショットキーバリアの高さが、下層金属電極を構成する金属又は金属化合物とシリコン電極を構成するシリコンとを直接に接触させた場合に形成される第2のショットキーバリアの高さよりも小さくなる仕事関数を有している。
本発明の半導体装置の製造方法によると、ゲート電極は、ゲート絶縁膜の上に形成された下層金属電極と、該下層金属電極の上に形成された上層金属電極と、該上層金属電極の上に形成されたシリコン電極とを有しており、さらに、上層金属電極を構成する金属又は金属化合物は、上層金属電極を構成する金属又は金属化合物とシリコン電極を構成するシリコンとの間に形成される第1のショットキーバリアの高さが、下層金属電極を構成する金属又は金属化合物とシリコン電極を構成するシリコンとを直接に接触させた場合に形成される第2のショットキーバリアの高さよりも小さくなる仕事関数を有している。このため、このため、上層金属電極とシリコン電極との間のショットキーバリアの高さが小さくなるので、ゲート電極内における界面抵抗の低減が可能となる。
本発明に係る半導体装置及びその製造方法によると、金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを実現する際に、シリコン電極中の不純物濃度が容易に実現できる程度の低い値であっても、金属電極とシリコン電極との界面に生じる界面抵抗を低減することができる。その結果、半導体集積回路の交流特性の劣化を防止することが可能となる。
(一実施形態)
本発明の一実施形態に係る半導体装置について図1を参照しながら説明する。
本発明の一実施形態に係る半導体装置について図1を参照しながら説明する。
図1に示すように、本実施形態に係る半導体装置は、例えば、P型シリコン(Si)からなる半導体基板100に形成されたP型FET領域10とN型FET領域20とを有している。半導体基板100の上部におけるP型FET領域10には、Nウェル領域101aと、該Nウェル領域101aのうち素子分離領域102に囲まれてなるN型活性領域103aとが形成されている。同様に、半導体基板100の上部におけるN型FET領域20には、Pウェル領域101bと、該Pウェル領域101bのうち素子分離領域102に囲まれてなるP型活性領域103bとが形成されている。
(P型FET)
半導体基板100のP型FET領域10に形成されるP型電界効果型トランジスタ(FET)は、N型活性領域103aの上にゲート絶縁膜106aを介在させて形成された下層金属電極107aと、該下層金属電極107aの上に形成された上層金属電極108aと、該上層金属電極108aの上に形成されたP型シリコン電極109aと、ゲート絶縁膜106aからP型シリコン電極109aまでの両側面上に形成されたサイドウォールスペーサ110aと、N型活性領域103aの上部におけるP型シリコン電極109aの両側方の領域に形成されたP型エクステンション領域111aと、N型活性領域103aの上部におけるP型エクステンション領域111aの外側の領域に形成されたP型ソース/ドレイン領域112aとを有している。ここで、P型ソース/ドレイン領域112aは、P型エクステンション領域111aよりも高濃度のP型の不純物を含んでいる。また、P型FETにおいて、下層金属電極107a、上層金属電極108a及びP型シリコン電極109aを併せてゲート電極113aと呼ぶ。
半導体基板100のP型FET領域10に形成されるP型電界効果型トランジスタ(FET)は、N型活性領域103aの上にゲート絶縁膜106aを介在させて形成された下層金属電極107aと、該下層金属電極107aの上に形成された上層金属電極108aと、該上層金属電極108aの上に形成されたP型シリコン電極109aと、ゲート絶縁膜106aからP型シリコン電極109aまでの両側面上に形成されたサイドウォールスペーサ110aと、N型活性領域103aの上部におけるP型シリコン電極109aの両側方の領域に形成されたP型エクステンション領域111aと、N型活性領域103aの上部におけるP型エクステンション領域111aの外側の領域に形成されたP型ソース/ドレイン領域112aとを有している。ここで、P型ソース/ドレイン領域112aは、P型エクステンション領域111aよりも高濃度のP型の不純物を含んでいる。また、P型FETにおいて、下層金属電極107a、上層金属電極108a及びP型シリコン電極109aを併せてゲート電極113aと呼ぶ。
ゲート絶縁膜106aは、例えば膜厚が1nmの酸化シリコンからなる下地絶縁膜104aと、該下地絶縁膜104aの上に形成され、例えば膜厚が2nmの酸化ハフニウム等の高誘電率絶縁体である金属酸化物からなる高誘電率絶縁膜105aとから構成される。ここで、高誘電率絶縁体とは、窒化シリコン(SiN)よりも誘電率が高い物質(例えば、比誘電率が8以上の絶縁体)を指す。
ゲート電極113aは、ゲート絶縁膜106aの上に形成された金属又は導電性を持つ金属化合物からなる下層金属電極107aと、該下層金属電極107aの上に形成された、例えば炭窒化酸化タンタル(TaCNO)からなる上層金属電極108aと、該上層金属電極108aの上に形成されたP型のポリシリコン等からなるP型シリコン電極109aとから構成される。
例えば、下層金属電極107aは、膜厚が5nmの窒化タンタル(TaN)等からなる。また、上層金属電極108aの膜厚は2nmである。上層金属電極108aの上に形成されたP型シリコン電極109aの膜厚は100nmである。P型シリコン電極109aの下部、すなわち上層金属電極108aとの界面における、例えばボロン(B)からなるP型の不純物の不純物濃度は、7×1019atoms/cm3程度である。また、例えば、ゲート電極113aのゲート長は40nm程度であり、サイドウォールスペーサ110aの幅は、40nm程度である。
P型エクステンション領域111aは、N型活性領域103aの上部におけるサイドウォールスペーサ110aの下側に位置すると共に、平面視においてゲート電極113aのゲート長方向側の各端部とそれぞれ重なるように設けられる。さらに、P型エクステンション領域111aは、ボロン(B)等のP型の不純物がドープされ、その不純物濃度の最大値は2×1020atoms/cm3程度である。P型エクステンション領域111aの接合深さ、すなわちN型活性領域103aとの間で形成されるPN接合面の、サイドウォールスペーサ110aの下面(半導体基板100の表面)からの深さは20nm程度である。また、図示はしていないが、半導体基板100のN型活性領域103aにおいてP型エクステンション領域111aを下方及び側方からそれぞれ覆うように、砒素(As)又はリン(P)等のN型の不純物をドープした公知のポケット領域(例えばN型の不純物濃度は3×1018atoms/cm3程度)を形成してもよい。このようなN型のポケット領域をN型活性領域103aに形成することにより、P型FETの短チャネル特性を改善することが可能となる。
P型ソース/ドレイン領域112aは、N型活性領域103aの上部におけるゲート電極113aに対してP型エクステンション領域111aの外側の領域に該P型エクステンション領域111aと接続されて形成される。P型ソース/ドレイン領域112aは、ボロン(B)等のP型の不純物がドープされ、その不純物濃度の最大値は1×1021atoms/cm3程度である。P型ソース/ドレイン領域112aの接合深さ、すなわちN型活性領域103aとの間で形成されるPN接合面の、半導体基板100の表面からの深さは80nm程度である。
N型活性領域103aのうち、ゲート電極113aの下側に位置する部分は、Nウェル領域101aの形成及びしきい値電圧の制御のためのN型の不純物がドープされる。N型の不純物は、砒素(As)又はリン(P)等であり、その不純物濃度は1×1017atoms/cm3程度である。
(N型FET)
一方、半導体基板100のN型FET領域20に形成されるN型電界効果型トランジスタ(FET)は、P型活性領域103bの上にゲート絶縁膜106bを介在させて形成された下層金属電極107bと、該下層金属電極107bの上に形成された上層金属電極108bと、該上層金属電極108bの上に形成されたN型シリコン電極109bと、ゲート絶縁膜106bからN型シリコン電極109bまでの両側面上に形成されたサイドウォールスペーサ110bと、P型活性領域103bの上部におけるN型シリコン電極109bの両側方の領域に形成されたN型エクステンション領域111bと、P型活性領域103bの上部におけるN型エクステンション領域111bの外側の領域に形成されたN型ソース/ドレイン領域112bとを有している。ここで、N型ソース/ドレイン領域112bは、N型エクステンション領域111bよりも高濃度のN型の不純物を含んでいる。また、N型FETにおいて、下層金属電極107b、上層金属電極108b及びN型シリコン電極109bを併せてゲート電極113bと呼ぶ。
一方、半導体基板100のN型FET領域20に形成されるN型電界効果型トランジスタ(FET)は、P型活性領域103bの上にゲート絶縁膜106bを介在させて形成された下層金属電極107bと、該下層金属電極107bの上に形成された上層金属電極108bと、該上層金属電極108bの上に形成されたN型シリコン電極109bと、ゲート絶縁膜106bからN型シリコン電極109bまでの両側面上に形成されたサイドウォールスペーサ110bと、P型活性領域103bの上部におけるN型シリコン電極109bの両側方の領域に形成されたN型エクステンション領域111bと、P型活性領域103bの上部におけるN型エクステンション領域111bの外側の領域に形成されたN型ソース/ドレイン領域112bとを有している。ここで、N型ソース/ドレイン領域112bは、N型エクステンション領域111bよりも高濃度のN型の不純物を含んでいる。また、N型FETにおいて、下層金属電極107b、上層金属電極108b及びN型シリコン電極109bを併せてゲート電極113bと呼ぶ。
ゲート絶縁膜106bは、例えば膜厚が1nmの酸化シリコンからなる下地絶縁膜104bと、該下地絶縁膜104bの上に形成され、例えば膜厚が2nmの酸化ハフニウムからなる高誘電率絶縁膜105bとから構成されている。
ゲート電極113bは、ゲート絶縁膜106bの上に形成された金属又は導電性を持つ金属化合物からなる下層金属電極107bと、該下層金属電極107bの上に形成された、例えば炭化タンタル(TaC)からなる上層金属電極108bと、該上層金属電極108bの上に形成されたN型のポリシリコン等からなるN型シリコン電極109bとから構成される。
例えば、下層金属電極107bは、膜厚が5nmの窒化タンタル(TaN)等からなる。また、上層金属電極108bの膜厚は2nmである。上層金属電極108bの上に形成されたN型シリコン電極109bの膜厚は100nmである。N型シリコン電極109bの下部、すなわち上層金属電極108bとの界面における、例えばリン(P)からなるN型の不純物の不純物濃度は、7×1019atoms/cm3程度である。また、例えば、ゲート電極113bのゲート長は40nm程度であり、サイドウォールスペーサ110bの幅は、40nm程度である。
N型エクステンション領域111bは、P型活性領域103bの上部におけるサイドウォールスペーサ110bの下側に位置すると共に、平面視においてゲート電極113bのゲート長方向側の各端部とそれぞれ重なるように設けられる。さらに、N型エクステンション領域111bは、砒素(As)等のN型の不純物がドープされ、その不純物濃度の最大値は2×1020atoms/cm3程度である。N型エクステンション領域111bの接合深さ、すなわちP型活性領域103bとの間で形成されるPN接合面の、サイドウォールスペーサ110bの下面(半導体基板100の表面)からの深さは20nm程度である。また、図示はしていないが、半導体基板100のP型活性領域103bにおいてN型エクステンション領域111bを下方及び側方からそれぞれ覆うように、ボロン(B)又はインジウム(In)等のP型の不純物をドープした公知のポケット領域(例えばP型の不純物濃度は3×1018atoms/cm3程度)を形成してもよい。このようなP型のポケット領域をP型活性領域103bに形成することにより、N型FETの短チャネル特性を改善することが可能となる。
N型ソース/ドレイン領域112bは、P型活性領域103bの上部におけるゲート電極113bに対してN型エクステンション領域111bの外側の領域に該N型エクステンション領域111bと接続されて形成される。N型ソース/ドレイン領域112bは、砒素(As)又はリン(P)等のN型の不純物がドープされ、その不純物濃度の最大値は1×1021atoms/cm3程度である。N型ソース/ドレイン領域112bの接合深さ、すなわちP型活性領域103bとの間で形成されるPN接合面の、半導体基板100の表面からの深さは80nm程度である。
また、P型活性領域103bのうち、ゲート電極113bの下側に位置する部分は、Pウェル領域101bの形成及びしきい値電圧の制御のためのP型の不純物がドープされる。P型不純物は、ボロン又はインジウム等であり、その不純物濃度は1×1017atoms/cm3程度である。
以下、前記のように構成された半導体装置において、P型FETのゲート電極113a及びN型FETのゲート電極113bの各内部において界面抵抗が低減するメカニズムについて図2を参照しながら説明する。
図2は、図1に示したP型FETを構成するゲート電極の基板面に垂直な方向におけるエネルギーバンド図を示している。前述したように、仕事関数が4.5eVの窒化タンタル(TaN)からなる下層金属電極と、仕事関数が5.1eVのP型ポリシリコンからなるP型シリコン電極とを直接に接触させた場合は、エネルギーバンドは図8に示したようになる。すなわち、金属電極とP型シリコン電極との界面において、P型ポリシリコンのエネルギーバンドが下側に曲がり、ショットキーバリア(バリア高さ=0.6eV)が形成される。
これに対し、本実施形態に係るP型FETは、ゲート電極113aにおいて、窒化タンタル(TaN)からなる下層金属電極107aとP型ポリシリコンからなるP型シリコン電極109aとの界面に、仕事関数が下層金属電極107aよりも大きい値を持つ、例えば仕事関数が4.9eV程度の炭窒化酸化タンタル(TaCNO)からなる上層金属電極108aを設けている。
この構成によると、ゲート電極113aの内部においては、下層金属電極107aと上層金属電極108aとの界面及び上層金属電極108とP型シリコン電極109aとの界面の2ヶ所に界面が形成される。但し、下層金属電極107aと上層金属電極108aとの界面は、双方が共に金属(金属化合物)からなるため、その界面抵抗はきわめて小さい。
また、図2に示すように、上層金属電極108aとP型ポリシリコンからなるP型シリコン電極109aとの界面においては、そのショットキーバリアの高さが0.2eV程度に小さくなるため、P型シリコン電極109aにおけるエネルギーバンドの曲がりが小さくなる。すなわち、仕事関数が4.5eV程度の金属又は金属化合物からなる下層金属電極107aと仕事関数が5.1eV程度のP型ポリシリコンからなるP型シリコン電極109aとの間に、仕事関数が4.9eV程度の金属又は金属化合物からなる上層金属電極108aを形成することにより、ショットキーバリアの高さを、0.6eV程度から0.2eV程度にまで小さくすることができる。その結果、ショットキーバリアによる界面抵抗は、1×10-7Ωcm2以下と極めて小さくなる。
以上説明したように、仕事関数が下層金属電極107aよりも大きい上層金属電極108aを、従来の構造である金属電極107aとP型ポリシリコンからなるP型シリコン電極109aとの間に形成することにより、ゲート電極113aの内部に生じる界面抵抗を低減することが可能となる。従って、P型FETを含む半導体集積回路の交流特性の劣化を抑制することができる。
また、N型FETにおいても、P型FETと同様のメカニズムにより、下層金属電極107bとN型ポリシリコンからなるN型シリコン電極109bとの界面に生じる界面抵抗を低減することが可能となる。従って、半導体集積回路の交流特性の劣化を抑制することができる。但し、N型FETの場合は、ショットキーバリアを形成するエネルギーバンドの曲がる向きがP型FETの場合と反対に上側に曲がるため、下層金属電極107bの上に形成する上層金属電極108bの仕事関数は、下層金属電極107bよりも小さい値である必要がある。すなわち、仕事関数が4.5eV程度の金属電極107bと仕事関数が4.1eV程度のN型ポリシリコンからなるN型シリコン電極109bとの間に、仕事関数が4.2eV程度の、例えば炭化タンタル(TaCx)からなる上層金属電極108bを形成することにより、ショットキーバリア高さを、0.4eV程度から0.1eV程度にまで小さくすることができる。その結果、ゲート電極113bの内部に生じる界面抵抗を低減することが可能となる。
このように、本実施形態に係る半導体装置は、下層金属電極107aとその上のP型シリコン電極109a、及び下層金属電極107bとその上のN型シリコン電極109bとの各界面に、下層金属電極107a、107bと各シリコン電極109a、109bとがそれぞれ接触した場合に生じるショットキーバリアの高さを低減する上層金属電極108a、108bを形成することを特徴としている。これにより、各ゲート電極113a、113bの内部に形成される界面抵抗を低減できるので、P型FET及びN型FETを含む半導体集積回路の交流特性の劣化を抑制することができる。
なお、P型FETにおける上層金属電極108aには炭窒化酸化タンタル(TaCNO)を用い、N型FETにおける上層金属電極108bには、炭化タンタル(TaCx)を用いたが、上層金属電極108a、108bの構成材料はこれらに限定されない。すなわち、上層金属電極108a、108bを下層金属電極107aとP型シリコン電極109aとの界面、及び下層金属電極107bとN型シリコン電極109bとの界面にそれぞれ形成することにより、ゲート電極113a及びゲート電極113bの内部に形成されるショットキーバリアの高さをそれぞれ低減できればよく、任意に選択することができる。
例えば、P型FETの場合は、上層金属電極108aとして、仕事関数が下層金属電極107aよりも大きい材料を用いることが有効である。但し、上層金属電極108aとP型シリコン電極109aとの間のショットキーバリアの高さを0.4eV未満にすることが、界面抵抗の低減の観点から好ましい。本実施形態においては、上層金属電極108aとして、下層金属電極107aの仕事関数(4.5eV程度)とP型シリコン電極109aの仕事関数(5.1eV程度)との間に位置する仕事関数(4.9eV程度)を有する炭窒化酸化タンタル(TaCNO)を用いて説明したが、P型シリコン電極109aの仕事関数(5.1eV程度)よりも仕事関数が高くても、P型シリコン電極109aとの間のショットキーバリアの高さを0.4eV未満にすることができる材料(例えば、仕事関数が5.3eVの材料)であればよい。例えば、上層金属電極108aの構成材料として、上記の炭窒化酸化タンタル(TaCNO)以外にも、炭窒化タンタル(TaCN)、窒化チタン(TiN)、タングステン白金シリサイド(WPtSi)、炭化酸化タンタル(TaCO)、白金シリサイド(PtSi)、窒化タングステン(WNx)、ニッケルシリサイド(NiSi)、モリブデンナイトライド(MoxN)、白金(Pt)、ニッケル(Ni)、パラジウム(Pd)、金(Au)又はタングステン(W)等などを用いることができる。
一方、N型FETの場合は、上層金属電極108bとして、仕事関数が下層金属電極107bよりも小さい材料を用いることが有効である。特に、上層金属電極108bとN型シリコン電極109bとの間のショットキーバリアの高さを0.4eV未満にすることが、界面抵抗の低減の観点から好ましい。本実施形態においては、上層金属電極108bとして、下層金属電極107bの仕事関数(4.5eV程度)とN型シリコン電極109bの仕事関数(4.1eV程度)との間に位置する仕事関数(4.2eV程度)を有する炭化タンタル(TaCx)を用いて説明したが、N型シリコン電極109bの仕事関数(4.1eV程度)よりも仕事関数が低くても、N型シリコン電極109bとの間のショットキーバリアの高さを0.4eV未満にすることができる材料(例えば、仕事関数が3.9eVの材料)であればよい。例えば、上層金属電極108bの構成材料として、上記の炭化タンタル(TaCx)以外にも、窒化タンタルマグネシウム(TaMgN)、チタン(Ti)、窒化チタンマグネシウム(TiMgN)、チタンアルミニウム(TiAl)、窒化チタンアルミニウム(TiAlN)、タングステンシリサイド(WSi)、アルミニウム(Al)、タンタル(Ta)、銀(Ag)、モリブデン(Mo)、ランタン(La)、ハフニウム(Hf)、ジルコニウム(Zr)又はマンガン(Mn)等を用いることができる。
上層金属電極108a、108bの好ましい膜厚は、以下の通りである。これらの下限の膜厚は、上層金属電極108a、108bとその上にそれぞれ形成されるP型シリコン電極109a及びN型シリコン電極109bとの界面に形成されるショットキーバリアの高さが、上層金属電極108a、108bの下に形成される下層金属電極107a、107bによる影響を受けない程度に厚いことが必要であり、1.5nm以上であることが望ましい。
一方、上層金属電極108a、108bの上限の膜厚は、ゲート加工時の難易度を向上させない程度に薄いことが望ましく、15nm以下であることが望ましい。すなわち、上層金属電極108a、108bの膜厚は、1.5nm以上且つ15nm以下であることが望ましい。
また、各下層金属電極107a、107bの構成材料は、窒化タンタル(TaN)に限定されない。本発明は、上述したように、下層金属電極107a、107bとその上のP型シリコン電極109a及びN型シリコン電極109bとをそれぞれ接触させた場合に生じるショットキーバリアの高さを小さくして、界面抵抗の低減を図るために、両者の界面に上層金属電極108a、108bを設ける構成を特徴とする。従って、P型FETの場合は、下層金属電極107aを構成する金属又は金属化合物の仕事関数がP型シリコン電極109aを構成するP型ポリシリコンの仕事関数よりも小さいという関係を有する材料を下層金属電極107aに用いる場合に、本発明が有効となる。同様に、N型FETの場合は、下層金属電極107bを構成する金属又は金属化合物の仕事関数がN型シリコン電極109bを構成するN型ポリシリコンの仕事関数よりも大きいという関係を有する材料を下層金属電極107bに用いる場合に、本発明が有効となる。特に、下層金属電極107a、107bとその上の各シリコン電極109a、109bとのそれぞれの構成材料による仕事関数の差、すなわちショットキーバリアの高さが0.4eV以上生じる場合に、本発明はより効果的である。
また、各下層金属電極107a、107bの膜厚は、これらの上に形成される上層金属電極108a、108bによるしきい値電圧(Vt)変動等の特性変動を抑制するため、1.5nm以上であることが望ましい。
さらに、下層金属電極107a、107bは、上記のように単層である必要はなく、積層構造を有していてもよい。この場合、積層構造における最上層の金属材料がP型シリコン電極109a及びN型シリコン電極109bとの界面抵抗を決めるため、最上層の金属材料とシリコン電極との間のショットキーバリアの高さを低減する材料からなる上層金属電極108a、108bを選択すればよい。
なお、図1に示すように、ゲート絶縁膜106a、106bの上に形成される下層金属電極107a、107bは、同一の材料で構成されることが望ましい。
また、P型シリコン電極109aの下部及びN型シリコン電極109bの下部における各不純物濃度は、上記の例に限定されない。シリコンと金属との界面抵抗の値は、ショットキーバリアの高さと不純物濃度との組み合わせによって決定される。従って、ショットキーバリアの高さを小さくすることができれば、不純物濃度は小さくてもよい。逆に、ショットキーバリアの高さを十分に小さくすることができなければ、不純物濃度を可能な限り高くすることが望ましい。特に、P型シリコン電極109aの下部及びN型シリコン電極109bの下部における不純物濃度が1×1019atoms/cm3以上且つ2×1020atoms/cm3以下である場合に、本発明は効果的である。
また、P型シリコン電極109a及びN型シリコン電極109bには、ボロン(B)等の不純物の固溶限界を向上できる、ゲルマニウム(Ge)を含むポリシリコン、すなわちポリシリコンゲルマニウムを用いることができる。
なお、図1に示したように、P型FETには、ゲート電極113aに上層金属電極108aを設け、N型FETには、ゲート電極113bに上層金属電極108bを設けたが、これら上層金属電極108a、108bは必ずしも双方のFETに設ける必要はない。例えば、下層金属電極107a、107bとして、仕事関数が4.9eV程度であるタングステン(W)等の、仕事関数が比較的に大きい材料を用いた場合は、P型FETにおける下層金属電極107aとP型シリコン電極109aとによって形成されるショットキーバリアの高さは0.2eV程度と小さくなる。このため、P型FETに対しては、上層金属電極108aは必ずしも設ける必要はない。すなわち、P型FETにおいては、下層金属電極107aを構成する金属又は金属化合物とP型シリコン電極109aを構成するP型ポリシリコンとの間のショットキーバリアの高さが0.4eV未満であれば、上層金属電極108aを設ける必要はない。
一方、N型FETの場合は、下層金属電極107bにタングステン(W)を用いると、ショットキーバリアの高さが0.8eV(=4.9eV-4.1eV)程度と非常に大きくなる。このため、N型FETにおいては、ゲート電極113bに上層金属電極108bを設けることにより、下層金属電極107bとN型シリコン電極109bとの界面抵抗を効果的に低減することができるようになる。
同様に、仕事関数が4.1eV程度であるアルミニウム(Al)等の、仕事関数が比較的に小さい材料を下層金属電極107a、107bに用いる場合は、P型FETにのみ上層金属電極108aを設けることにより、効果的に界面抵抗を低減することが可能となる。すなわち、N型FETにおいては、下層金属電極107bを構成する金属又は金属化合物とN型シリコン電極109bを構成するN型ポリシリコンとの間のショットキーバリアの高さが0.4eV未満であれば、上層金属電極108bを設ける必要はない。
(製造方法)
以下、一実施形態に係る半導体装置の製造方法について図3~図6を参照しながら説明する。
以下、一実施形態に係る半導体装置の製造方法について図3~図6を参照しながら説明する。
まず、図3(a)に示すように、シャロウトレンチ分離(Shallow Trench Isolation:STI)法等により、ボロン(B)等のP型の不純物を含むシリコン(Si)からなる半導体基板100の上部に、P型FET領域10とN型FET領域20とを区画する素子分離領域102を選択的に形成する。続いて、P型FET領域10とN型FET領域20とに、それぞれNウェル領域101a及びPウェル領域101bを形成する。その後、しきい値電圧調整用の不純物をNウェル領域101a及びPウェル領域101bにそれぞれドープすることにより、P型FET及びN型FETにそれぞれ適した、不純物濃度がいずれも1×1017atoms/cm3程度のN型活性領域103a及びP型活性領域103bを素子分離領域102によって囲まれた領域内に形成する。
次に、図3(b)に示すように、各活性領域103a、103bの上に、ゲート絶縁膜形成用の、膜厚が1nmのシリコン酸化膜104と、膜厚が2nmのハフニウム酸化膜105とを順次堆積する。ここで、シリコン酸化膜104の形成には、例えば熱酸化法を用いることができ、ハフニウム酸化膜105の形成には、例えば化学気相堆積(Chemical Vapor Deposition:CVD)法を用いることができる。続いて、ハフニウム酸化膜105の上に下層金属電極形成用の膜厚が5nmのタンタル窒化(TaN)膜107を堆積する。続いて、タンタル窒化膜107の上に、後工程でハードマスクとして用いる、膜厚が3nmのシリコン膜201を堆積する。
次に、図3(c)に示すように、リソグラフィ法により、半導体基板100の上にN型FET領域20に開口パターンを有する第1のレジストパターン202を形成する。その後、第1のレジストパターン202をマスクとして、N型FET領域20に形成されたシリコン膜201を除去する。具体的には、水酸化テトラメチルアンモニウム(Tetra Methyl Ammonium Hydroxide:TMAH)溶液により、シリコン膜201を除去する。これにより、N型FET領域20において、シリコン膜201からタンタル窒化膜107を露出する。その後、第1のレジストパターン202を除去する。
次に、図4(a)に示すように、半導体基板100の上の全面に、すなわち、P型FET領域10においてはシリコン膜201の上に、N型FET領域20においてはタンタル窒化膜107の上に、N型FETの上層金属電極となる、膜厚が2nmのタンタル炭化(TaCx)膜108Bと、後工程でハードマスクとして用いる膜厚が3nmのシリコン膜203を順次堆積する。
次に、図4(b)に示すように、リソグラフィ法により、半導体基板100の上に、P型FET領域10に開口パターンを有する第2のレジストパターン204を形成する。その後、第2のレジストパターン204をマスクとして、P型FET領域10に形成されたシリコン膜203、タンタル炭化膜108B及びシリコン膜201を順次除去する。具体的には、TMAH溶液によりシリコン膜203を除去し、続いて、アンモニア水過酸化水素水混合液(AmmoniahydrogenPeroxide Mixture:APM)によりタンタル炭化膜108Bを除去する。その後、TMAH溶液によりシリコン膜201を除去する。これにより、P型FET領域10において、シリコン膜203及びタンタル炭化膜108Bからタンタル窒化膜107を露出する。ここで、第2のレジストパターン204に有機系のレジスト材料を用いると、APM処理中に除去されてしまうため、無機系のレジスト材料を用いることが望ましい。
次に、図4(c)に示すように、第2のレジストパターン204を除去した後、半導体基板100の上の全面に、すなわち、P型FET領域10においてはタンタル窒化膜107の上に、N型FET領域20においてはシリコン膜203の上に、P型FETの上層金属電極となる、膜厚が2nmのタンタル炭窒化酸化(TaCNO)膜108Aを堆積する。
次に、図5(a)に示すように、リソグラフィ法により、半導体基板100の上に、N型FET領域20に開口パターンを有する第3のレジストパターン205を形成する。その後、第3のレジストパターン205をマスクとして、N型FET領域20に形成された、タンタル炭窒化酸化膜108A及びシリコン膜203を順次除去する。具体的には、APMによりタンタル炭窒化酸化膜108Aを除去し、続いて、TMAH溶液によりシリコン膜203を除去する。これにより、N型FET領域20において、タンタル炭窒化酸化膜108A及びシリコン膜203からタンタル炭化膜108Bを露出する。ここで、第3のレジストパターン205に有機系のレジスト材料を用いると、APM処理中に除去されてしまうため、無機系のレジスト材料を用いることが望ましい。
次に、図5(b)に示すように、第3のレジストパターン205を除去した後、半導体基板100の上の全面に、すなわち、P型FET領域10においてはタンタル炭窒化酸化膜108Aの上に、N型FET領域20においてはタンタル炭化膜108Bの上に、シリコン電極形成用であって、膜厚が100nmで不純物がドープされていないポリシリコン膜109を堆積する。なお、ポリシリコン膜109には、アンドープのポリシリコン膜を用いたが、ポリシリコンゲルマニウム膜を用いてもよい。
次に、図5(c)に示すように、N型FET領域20を第4のレジストパターン(図示せず)でマスクして、ポリシリコン膜109のP型FET領域10にボロン(B)を選択的にイオン注入することにより、P型FET領域10のポリシリコン膜109をP型ポリシリコン膜109Aとする。ここでのボロンのイオン注入は、加速エネルギーを3keVとし、ドーズ量を4×1015atoms/cm2とする条件(注入深さRp+ΔRp=25nm)により行う。続いて、第4のレジストパターンを除去した後、P型FET領域10を第5のレジストパターン(図示せず)でマスクして、ポリシリコン膜109のN型FET領域20にリン(P)を選択的にイオン注入することにより、N型FET領域20のポリシリコン膜109をN型ポリシリコン膜109Bとする。ここでのリンのイオン注入は、加速エネルギーを8keVとし、ドーズ量を4×1015atoms/cm2とする条件(注入深さRp+ΔRp=25nm)により行う。その後、第5のレジストパターンを除去し、イオン注入によりドープされたP型ポリシリコン膜109A及びN型ポリシリコン膜109Bに対して、アモルファス領域と結晶欠陥とを回復(結晶化)する、温度が750℃の窒素雰囲気で30秒間のアニールを行う。なお、P型ポリシリコン膜109AとN型ポリシリコン膜109Bとの形成順序は特に問われない。
次に、図6(a)に示すように、ドープされたP型ポリシリコン膜109A及びN型ポリシリコン膜109Bの上に、各ゲート電極形成用の第6のレジストパターン(図示せず)を形成し、形成した第6のレジストパターンをマスクとして、P型FET領域10においては、P型ポリシリコン膜109A、タンタル炭窒化酸化膜108A、タンタル窒化膜107、ハフニウム酸化膜105及びシリコン酸化膜104に対してドライエッチングを行って順次パターニングする。同様に、第6のレジストパターンをマスクとして、N型FET領域20においては、N型ポリシリコン膜109B、タンタル炭化膜108B、タンタル窒化膜107、ハフニウム酸化膜105及びシリコン酸化膜104に対してドライエッチングを行って順次パターニングする。ここで、エッチングガスには、例えば塩素(Cl2)と臭化水素(HBr)との混合ガスを用いることができる。
これにより、P型FET領域10には、パターニングされたシリコン酸化膜104から下地絶縁膜104aが形成され、パターニングされたハフニウム酸化膜105から高誘電率絶縁膜105aが形成されて、下地絶縁膜104a及び高誘電率絶縁膜105aからなるゲート絶縁膜106aが形成される。また、パターニングされたタンタル窒化膜107から下層金属電極107aが形成され、パターニングされたタンタル炭窒化酸化膜108Aから上層金属電極108aが形成される。また、パターニングされたP型ポリシリコン膜109AからP型シリコン電極109aが形成されて、ゲート電極113aを得る。
同様に、N型FET領域20には、パターニングされたシリコン酸化膜104から下地絶縁膜104bが形成され、パターニングされたハフニウム酸化膜105から高誘電率絶縁膜105bが形成されて、下地絶縁膜104b及び高誘電率絶縁膜105bからなるゲート絶縁膜106bが形成される。また、パターニングされたタンタル窒化膜107から下層金属電極107bが形成され、パターニングされたタンタル炭化膜108Bから上層金属電極108bが形成される。また、パターニングされたN型ポリシリコン膜109BからN型シリコン電極109bが形成され、ゲート電極113bを得る。なお、各ゲート電極113a、113bのゲート長寸法は、上述したように40nmとしている。
次に、図6(b)に示すように、第6のレジストパターンを除去し、その後、N型FET領域20をマスクする第7のレジストパターン(図示せず)を形成する。続いて、形成した第7のレジストパターン及びゲート電極113aをマスクとして、P型FET領域10におけるN型活性領域103aに、二フッ化ボロン(BF2)をイオン注入する。これにより、N型活性領域103aの上部であって、ゲート電極113aの両側方の領域にP型エクステンション注入領域111Aをそれぞれ形成する。ここで、二フッ化ボロンのイオン注入は、加速エネルギーを2keVとし、ドーズ量を1×1015atoms/cm2とする条件(注入深さRp+ΔRp=4nm)で行う。
続いて、第7のレジストパターンを除去し、その後、P型FET領域10をマスクする第8のレジストパターン(図示せず)を形成する。続いて、形成した第8のレジストパターン及びゲート電極113bをマスクとして、N型FET領域20における活性領域103bに、砒素(As)をイオン注入する。これにより、P型活性領域103bの上部であって、ゲート電極113bの両側方の領域にN型エクステンション注入領域111Bをそれぞれ形成する。ここで、砒素のイオン注入は、加速エネルギーを2keVとし、ドーズ量を1×1015atoms/cm2とする条件(注入深さRp+ΔRp=7nm)で行う。なお、P型FET領域10におけるP型エクステンション注入領域111Aの形成と、N型FET領域20におけるN型エクステンション注入領域111Bの形成との順序は特に問われない。
また、短チャネル特性の改善を図るために、P型エクステンション注入の前又は後に、P型FET領域10にN型ポケット注入を行ってもよい。N型ポケット注入の条件は、例えば、砒素を加速エネルギーが30keV、ドーズ量が3×1013atoms/cm2で、チルト角が15°及びツイスト角が0°の4回転注入の条件下(注入深さRp+ΔRp=30nm)で行う。同様に、N型エクステンション注入の前又は後に、N型FET領域20にP型ポケット注入を行ってもよい。P型ポケット注入の条件は、例えば、ボロンを加速エネルギーが5keV、ドーズ量が3×1013atoms/cm2で、チルト角が15°及びツイスト角が0°の4回転注入の条件下(注入深さRp+ΔRp=30nm)で行う。その後、第8のレジストパターンを除去する。
次に、図6(c)に示すように、CVD法により、各ゲート電極113a、113bを含む半導体基板100の上に、膜厚が40nm程度のシリコン窒化膜を形成する。その後、形成したシリコン窒化膜をドライエッチングにより全面的にエッチバックをすることにより、各ゲート電極113a、113bの側面上に幅が40nm程度のシリコン窒化膜からなるサイドウォールスペーサ110a、110bをそれぞれ形成する。続いて、N型FET領域20を覆う第9のレジストパターン(図示せず)を形成し、形成した第9のレジストパターンとゲート電極113a及びサイドウォールスペーサ110aとをマスクとして、P型FET領域10のN型活性領域103aにボロンをイオン注入する。これにより、N型活性領域103aにおけるゲート電極113aの側方でP型エクステンション注入領域111Aと接続されるP型のソース/ドレイン注入領域を形成する。ここで、ボロンのイオン注入は、加速エネルギーが3keVで、ドーズ量が4×1015atoms/cm2の条件で行う。
続いて、第9のレジストパターンを除去した後、P型FET領域10を覆う第10のレジストパターン(図示せず)を形成し、形成した第10のレジストパターンとゲート電極113b及びサイドウォールスペーサ110bとをマスクとして、N型FET領域20のP型活性領域103bにリンをイオン注入する。これにより、P型活性領域103bにおけるゲート電極113bの側方でN型エクステンション注入領域111Bと接続されるN型のソース/ドレイン注入領域を形成する。ここで、リンのイオン注入は、加速エネルギーが8keVで、ドーズ量が4×1015atoms/cm2の条件で行う。なお、P型ソース/ドレイン注入領域とN型ソース/ドレイン注入領域との形成順序は、特に問われない。
続いて、第10のレジストパターンを除去した後、温度が1000℃のスパイクアニールを行うことにより、イオン注入により導入された不純物を活性化する。この活性化アニールにより、P型エクステンション注入領域111Aのボロンが拡散して、P型エクステンション領域111aが形成される。同時に、N型エクステンション注入領域111Bの砒素が拡散して、N型エクステンション領域111bが形成される。さらに、P型のソース/ドレイン注入領域のボロン、及びN型のソース/ドレイン注入領域のリンが拡散して、それぞれ、P型ソース/ドレイン領域112a及びN型ソース/ドレイン領域112bが形成される。なお、P型エクステンション領域111a、N型エクステンション領域111b、P型ソース/ドレイン領域112a及びN型ソース/ドレイン領域112bにおける活性化アニール後の接合深さは、それぞれ20nm及び80nm程度である。
このように、本実施形態に係る半導体装置の方法は、図6(a)に示したように、下層金属電極107a、107bとその上に形成されるP型シリコン電極109a及びN型シリコン電極109bとの間に、それぞれ上層金属電極108a、108bを形成する工程を有していることを特徴とする。これにより、各下層金属電極107a、107bとその上のP型シリコン電極109a及びN型シリコン電極109bとをそれぞれ接触させた場合に形成される、ショットキーバリアの高さを低減することができる。その結果、各ゲート電極113a、113bにおける界面抵抗の低減、及びそれによる半導体集積回路の交流特性の劣化を抑制することが可能となる。
なお、上層金属電極108a、108bの形成方法は、特に限定しないが、膜厚のばらつきを低減するために、原子層堆積(Atomic Layer Deposition:ALD)法によって形成することが望ましい。
また、P型FETにおいて、上層金属電極108aとして、炭窒化酸化タンタル(TaCNO)を用いたが、炭窒化酸化タンタル(TaCNO)に限られず、上述したように、下層金属電極107aよりも仕事関数が大きい材料を選択すればよい。また、N型FETにおいては、上層金属電極108bとして、炭化タンタル(TaCx)を用いたが、炭化タンタル(TaCx)に限られず、上述したように、下層金属電極107bよりも仕事関数が小さい材料を選択すればよい。
また、本実施形態においては、P型FET及びN型FETの両方に、界面抵抗を低減する上層金属電極108a、108bを形成しているが、いずれか一方のFETにのみ上層金属電極を形成してもよい。すなわち、下層金属電極とその上のシリコン電極との間に生じるショットキーバリアの高さが小さく、両者の界面抵抗の値が問題とならない程度に小さい場合は、界面抵抗の値が小さいFETには上層金属電極を設ける必要はない。
本発明に係る半導体装置及びその製造方法は、金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを実現する際に、金属電極とシリコン電極との界面に生じる界面抵抗を低減することができ、良好な交流特性を要求される半導体集積回路装置等に有効である。
10 P型FET領域
20 N型FET領域
100 半導体基板
101a Nウェル領域
101b Pウェル領域
102 素子分離領域
103a N型活性領域
103b P型活性領域
104a 下地絶縁膜
104b 下地絶縁膜
104 シリコン酸化膜
105a 高誘電率絶縁膜
105b 高誘電率絶縁膜
105 ハフニウム酸化膜
106a ゲート絶縁膜
106b ゲート絶縁膜
107a 下層金属電極
107b 下層金属電極
107 タンタル窒化膜
108a 上層金属電極
108A タンタル炭窒化酸化(TaCNO)膜
108b 上層金属電極
108B タンタル炭化(TaCx)膜
109a P型シリコン電極
109b N型シリコン電極
109A P型ポリシリコン膜
109B N型ポリシリコン膜
110a サイドウォールスペーサ
110b サイドウォールスペーサ
111a P型エクステンション領域
111A P型エクステンション注入領域
111b N型エクステンション領域
111B N型エクステンション注入領域
112a P型ソース/ドレイン領域
112b N型ソース/ドレイン領域
113a ゲート電極
113b ゲート電極
201 シリコン膜
202 第1のレジストパターン
203 シリコン膜
204 第2のレジストパターン
205 第3のレジストパターン
20 N型FET領域
100 半導体基板
101a Nウェル領域
101b Pウェル領域
102 素子分離領域
103a N型活性領域
103b P型活性領域
104a 下地絶縁膜
104b 下地絶縁膜
104 シリコン酸化膜
105a 高誘電率絶縁膜
105b 高誘電率絶縁膜
105 ハフニウム酸化膜
106a ゲート絶縁膜
106b ゲート絶縁膜
107a 下層金属電極
107b 下層金属電極
107 タンタル窒化膜
108a 上層金属電極
108A タンタル炭窒化酸化(TaCNO)膜
108b 上層金属電極
108B タンタル炭化(TaCx)膜
109a P型シリコン電極
109b N型シリコン電極
109A P型ポリシリコン膜
109B N型ポリシリコン膜
110a サイドウォールスペーサ
110b サイドウォールスペーサ
111a P型エクステンション領域
111A P型エクステンション注入領域
111b N型エクステンション領域
111B N型エクステンション注入領域
112a P型ソース/ドレイン領域
112b N型ソース/ドレイン領域
113a ゲート電極
113b ゲート電極
201 シリコン膜
202 第1のレジストパターン
203 シリコン膜
204 第2のレジストパターン
205 第3のレジストパターン
Claims (18)
- 半導体基板における第1の活性領域に形成された第1導電型の第1の電界効果型トランジスタを備え、
前記第1の電界効果型トランジスタは、
前記第1の活性領域の上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の上に形成された第1のゲート電極とを有し、
前記第1のゲート電極は、前記第1のゲート絶縁膜の上に形成された第1の下層金属電極と、該第1の下層金属電極の上に形成された第1の上層金属電極と、該第1の上層金属電極の上に形成された第1のシリコン電極とを有し、
前記第1の上層金属電極を構成する金属又は金属化合物は、前記第1の上層金属電極を構成する金属又は金属化合物と前記第1のシリコン電極を構成するシリコンとの間に形成される第1のショットキーバリアの高さが、前記第1の下層金属電極を構成する金属又は金属化合物と前記第1のシリコン電極を構成するシリコンとを直接に接触させた場合に形成される第2のショットキーバリアの高さよりも小さくなる仕事関数を有している半導体装置。 - 請求項1において、
前記第1のショットキーバリアの高さは、0.4eV未満である半導体装置。 - 請求項1又は2において、
前記第2のショットキーバリアの高さは、0.4eV以上である半導体装置。 - 請求項1~3のうちいずれか1項において、
前記第1の上層金属電極の膜厚は、1.5nm以上且つ15nm以下である半導体装置。 - 請求項1~4のうちいずれか1項において、
前記第1の電界効果型トランジスタは、N型トランジスタであり、
前記第1の上層金属電極を構成する金属又は金属化合物の仕事関数は、前記第1の下層金属電極を構成する金属又は金属化合物の仕事関数よりも小さい半導体装置。 - 請求項1~5のうちいずれか1項において、
前記第1のシリコン電極は、N型シリコンからなり、
前記第1の上層金属電極は、炭化タンタル、窒化タンタルマグネシウム、チタン、窒化チタンマグネシウム、チタンアルミニウム、窒化チタンアルミニウム、タングステンシリサイド、アルミニウム、タンタル、銀、モリブデン、ランタン、ハフニウム、ジルコニウム又はマンガンからなる半導体装置。 - 請求項1~4のうちいずれか1項において、
前記第1の電界効果型トランジスタは、P型トランジスタであり、
前記第1の上層金属電極を構成する金属又は金属化合物の仕事関数は、前記第1の下層金属電極を構成する金属又は金属化合物の仕事関数よりも大きい半導体装置。 - 請求項1~4、7のうちいずれか1項において、
前記第1のシリコン電極は、P型シリコンからなり、
前記第1の上層金属電極は、炭窒化酸化タンタル、炭窒化タンタル、窒化チタン、タングステン白金シリサイド、炭化酸化タンタル、白金シリサイド、窒化タングステン、ニッケルシリサイド、窒化モリブデン、白金、ニッケル、パラジウム、金又はタングステンからなる半導体装置。 - 請求項1~6のうちいずれか1項において、
前記半導体基板における第2の活性領域に形成された第2導電型の第2の電界効果型トランジスタをさらに備え、
前記第2の電界効果型トランジスタは、
前記第2の活性領域の上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の上に形成された第2のゲート電極とを有し、
前記第2のゲート電極は、前記第2のゲート絶縁膜の上に形成された第2の下層金属電極と、該第2の下層金属電極の上に形成された第2の上層金属電極と、該第2の上層金属電極の上に形成された第2のシリコン電極とを有し、
前記第2の上層金属電極を構成する金属又は金属化合物は、前記第2の上層金属電極を構成する金属又は金属化合物と前記第2のシリコン電極を構成するシリコンとの間に形成される第3のショットキーバリアの高さが、前記第2の下層金属電極を構成する金属又は金属化合物と前記第2のシリコン電極を構成するシリコンとを直接に接触させた場合に形成される第4のショットキーバリアの高さよりも小さくなる仕事関数を有している半導体装置。 - 請求項9において、
前記第3のショットキーバリアの高さは、0.4eV未満である半導体装置。 - 請求項9又は10において、
前記第4のショットキーバリアの高さは、0.4eV以上である半導体装置。 - 請求項9~11のうちいずれか1項において、
前記第2の上層金属電極の膜厚は、1.5nm以上且つ15nm以下である半導体装置。 - 請求項9~12のうちいずれか1項において、
前記第2の電界効果型トランジスタは、P型トランジスタであり、
前記第2の上層金属電極を構成する金属又は金属化合物の仕事関数は、前記第2の下層金属電極を構成する金属又は金属化合物の仕事関数よりも大きい半導体装置。 - 請求項9~13のうちいずれか1項において、
前記第2のシリコン電極は、P型シリコンからなり、
前記第2の上層金属電極は、炭窒化酸化タンタル、炭窒化タンタル、窒化チタン、タングステン白金シリサイド、炭化酸化タンタル、白金シリサイド、窒化タングステン、ニッケルシリサイド、窒化モリブデン、白金、ニッケル、パラジウム、金又はタングステンからなる半導体装置。 - 請求項9~14のうちいずれか1項において、
前記第1の下層金属電極と前記第2の下層金属電極とは、同一の金属材料からなる半導体装置。 - 請求項1~8のうちいずれか1項において、
前記半導体基板における第2の活性領域に形成された第2導電型の第2の電界効果型トランジスタをさらに備え、
前記第2の電界効果型トランジスタは、
前記第2の活性領域の上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の上に形成された第2のゲート電極とを有し、
前記第2のゲート電極は、前記第2のゲート絶縁膜の上に形成された第2の下層金属電極と、該第2の下層金属電極の上に接して形成された第2のシリコン電極とを有し、
前記第1の下層金属電極と前記第2の下層金属電極とは、同一の金属材料からなり、
前記第2の下層金属電極を構成する金属又は金属化合物と前記第2のシリコン電極を構成するシリコンとの間に形成される第5のショットキーバリアの高さは、0.4eV未満である半導体装置。 - 請求項1~16のうちいずれか1項において、
前記第1の上層金属電極を構成する金属又は金属化合物の仕事関数は、前記第1の下層金属電極を構成する金属又は金属化合物の仕事関数と前記第1のシリコン電極を構成するシリコンの仕事関数との間に位置する半導体装置。 - 半導体基板における第1の活性領域の上にゲート絶縁膜を形成する工程(a)と、
前記ゲート絶縁膜の上にゲート電極を形成する工程(b)とを備え、
前記ゲート電極は、前記ゲート絶縁膜の上に形成された下層金属電極と、該下層金属電極の上に形成された上層金属電極と、該上層金属電極の上に形成されたシリコン電極とを有し、
前記上層金属電極を構成する金属又は金属化合物は、前記上層金属電極を構成する金属又は金属化合物と前記シリコン電極を構成するシリコンとの間に形成される第1のショットキーバリアの高さが、前記下層金属電極を構成する金属又は金属化合物と前記シリコン電極を構成するシリコンとを直接に接触させた場合に形成される第2のショットキーバリアの高さよりも小さくなる仕事関数を有している半導体装置の製造方法。
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