[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2010122624A1 - 表示装置のデータ線駆動回路 - Google Patents

表示装置のデータ線駆動回路 Download PDF

Info

Publication number
WO2010122624A1
WO2010122624A1 PCT/JP2009/007031 JP2009007031W WO2010122624A1 WO 2010122624 A1 WO2010122624 A1 WO 2010122624A1 JP 2009007031 W JP2009007031 W JP 2009007031W WO 2010122624 A1 WO2010122624 A1 WO 2010122624A1
Authority
WO
WIPO (PCT)
Prior art keywords
output
voltage
amplifier
circuit
selector
Prior art date
Application number
PCT/JP2009/007031
Other languages
English (en)
French (fr)
Inventor
小島友和
小川宗彦
大谷欣之
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2010122624A1 publication Critical patent/WO2010122624A1/ja
Priority to US13/269,110 priority Critical patent/US20120068988A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3291—Details of drivers for data electrodes in which the data driver supplies a variable data voltage for setting the current through, or the voltage across, the light-emitting elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Definitions

  • the present invention relates to a data line driving circuit of a display device such as a liquid crystal panel or an organic EL panel.
  • a data line driving circuit of a display device such as a liquid crystal panel has an operational amplifier for supplying a voltage corresponding to display data to each of a plurality of data lines, and uniform characteristics are desired for these supply voltages. It is.
  • the liquid crystal drive circuit 1 shown in FIG. 11 includes a latch address control circuit 10, latch circuits 20, 30, a decode circuit 40, an amplifier circuit 50, a gradation voltage generation circuit 60, and a setting register 70. .
  • the latch address control circuit 10 receives the enable signal 81, the display data clock 82, and the line clock 83, and outputs a latch signal 91.
  • the latch circuit 20 receives the latch signal 91 and the input display data 84 and outputs data 92.
  • the latch circuit 30 receives the line clock 83 and the data 92 from the latch circuit 20 and outputs data 93.
  • the setting register 70 receives the setting register setting data S86 and the setting register setting clock S87 and outputs setting data 88.
  • the gradation voltage generation circuit 60 receives the reference voltage 85 and the setting data 88 and outputs a gradation voltage 89.
  • the decode circuit 40 receives the data 93 and the gradation voltage 89 from the latch circuit 30, and outputs a selection voltage 94.
  • the amplifier circuit 50 receives the offset signal 90, the selection voltage 94, and the setting data 88, and outputs a liquid crystal application voltage 95.
  • FIG. 12 shows an internal configuration of a unit amplifier circuit (for one output of the amplifier circuit 50) included in the amplifier circuit 50 shown in FIG.
  • the unit amplifier circuit 500 includes a resistor (Ra) 51, a resistor (Rb) 52, a resistor (Rc) 53, a resistor (Rf) 54, and an operational amplifier 55.
  • the resistor (Ra) 51 includes a plurality of resistors 511 to 511 and a plurality of switches 512 to 512 connected in series.
  • the resistor (Rf) 54 includes a plurality of resistors 541 to 541 and a plurality of switches 542 to 542 connected in series.
  • the output (Vin) 96 of the decoding circuit 40 and the offset signal (Vof) 90 are input to the non-inverting input terminal (+) of the operational amplifier 55 via the resistor (Rb) 52 and the resistor (Rc) 53, respectively. Is done.
  • a voltage obtained by dividing the output (Vout) 95 of the operational amplifier 55 by the resistor (Rf) 54 and the resistor (Ra) 51 is input to the inverting input terminal ( ⁇ ) of the operational amplifier 55.
  • the switches 51 to 512 and 542 to 542 of the resistors 51 and 54 are selectively opened / closed according to the setting data 88, whereby the resistors 51 and 54 can take a desired resistance value.
  • the circuit area of the amplifier circuit 50 increases in proportion to the resistance values of the resistances 511 to 511 and 541 to 541.
  • the size of the liquid crystal driving circuit is increased, resulting in an increase in cost.
  • the offset voltage varies due to variations in temperature and power supply voltage.
  • the offset voltage of the operational amplifier 55 in FIG. 12 is “V1”
  • the voltage adjusted by the resistors 511 to 511 and 541 to 541 is “V2”
  • the voltage generated by the ON resistance of the switches 512 to 512 and 542 to 542 is “V3”.
  • the resistance values of the resistors 51 and 54 are adjusted so that (V1 + V2 + V3) ⁇ (allowable offset voltage range).
  • the operational amplifier 55 is usually composed of a transistor, and the resistors 511 to 511 and 541 to 541 are often composed of a material (polysilicon, diffusion, etc.) different from the transistor, and the switches 512 to 512, 542 to 542 are often used. Is constituted by a transistor having a transistor size different from that of the operational amplifier 55. That is, in the liquid crystal driving circuit disclosed in Patent Document 1, the operational amplifier 55, the resistors 511 to 511, 541 to 541, and the switches 512 to 512, 542 to 542 have different temperature coefficients, so even if the offset voltage is adjusted at a certain temperature. The voltages V1, V2, and V3 drift at different temperatures, causing the offset voltage to fluctuate.
  • An object of the present invention is to provide a data line driving circuit capable of making a plurality of driving voltages uniform characteristics while suppressing an increase in circuit area.
  • the data line driving circuit is a data line driving circuit that outputs M driving voltages for driving M (M is an integer of 2 or more) data lines of the display device.
  • M + N drive circuits (N is an integer greater than or equal to 1) that outputs the input voltage after impedance conversion, and M (M + N) drive circuits having a predetermined output voltage accuracy from the above (M + N) drive circuits
  • the M driving voltages are selected, M display voltages based on the image data to be displayed on the display device are applied to the inputs of the selected M driving circuits, and the outputs of the selected M driving circuits are applied.
  • a selector that outputs the M drive voltages.
  • the (M + N) driving circuits may include (M + N) operational amplifiers that form negative feedback.
  • the (M + N) driving circuits include (M + N) differential amplification pair transistors and M active loads each functioning as an active load of an operational amplifier. And M output drive units and current mirror units each functioning as an output circuit of an operational amplifier and a current mirror circuit for providing a bias to the differential amplifier pair transistor, and the selector includes the (M + N M differential amplification pair transistors selected from a plurality of differential amplification pair transistors, the M active load sections, the M output drive sections and the current mirror section form a negative feedback.
  • One operational amplifier may be configured.
  • the (M + N) driving circuits include (M + N) differential amplifying units each functioning as a differential amplifying unit of the operational amplifier, and each of the operational amplifiers.
  • Output circuit and M output drive units and current mirror units functioning as current mirror circuits for applying a bias to the differential amplification pair transistor, and the selector includes the (M + N) differential amplification units M operational amplifiers that form negative feedback may be configured by the M differential amplification units selected from the above, the M output drive units, and the current mirror unit.
  • N driving circuits that are not selected by the selector among the (M + N) driving circuits may be stopped.
  • each of the (M + N) driving circuits may be operated sequentially to select M driving circuits having the predetermined output voltage accuracy.
  • the data line driving circuit further includes a comparator and a voltage generator that generates a plurality of gradation voltages, and selects a predetermined gradation voltage from the plurality of gradation voltages of the voltage generator.
  • the (M + N) driving circuits are input, and the output of each driving circuit and a reference voltage half or lower than the predetermined gradation voltage are input to the comparator.
  • M driving circuits that fall within an error range of one gradation or less with respect to the input voltage may be selected from (M + N) driving circuits.
  • a display device includes the data line driving circuit and a display panel that is driven according to M driving voltages of the data line driving circuit.
  • a plurality of driving voltages can be made uniform while suppressing an increase in circuit area.
  • the performance level of the display device it is possible to set the suppression range of the offset voltage of the output terminal and control the semiconductor device.
  • FIG. 1A is a block diagram illustrating a configuration example of the data line driving circuit according to the first embodiment.
  • FIG. 1B is a diagram for explaining the relationship between the data line driving circuit and the display panel.
  • FIG. 2 is a diagram illustrating a configuration example of the amplifier circuit illustrated in FIG.
  • FIG. 3 is a diagram illustrating a configuration example of an amplifier circuit according to the first modification of the first embodiment.
  • FIG. 4A is a diagram illustrating a configuration example of the active load unit illustrated in FIG.
  • FIG. 4B is a diagram illustrating a configuration example of the output drive unit and the current mirror unit illustrated in FIG.
  • FIG. 5 is a diagram illustrating a configuration example of an amplifier circuit according to the second modification of the first embodiment.
  • FIG. 1A is a block diagram illustrating a configuration example of the data line driving circuit according to the first embodiment.
  • FIG. 1B is a diagram for explaining the relationship between the data line driving circuit and the display panel.
  • FIG. 2 is a diagram illustrating
  • FIG. 6A is a diagram illustrating a configuration example of the differential amplifying unit illustrated in FIG.
  • FIG. 6B is a diagram illustrating a configuration example of the output driving unit and the current mirror unit.
  • FIG. 7 is a diagram illustrating a configuration example of an amplifier circuit according to the second embodiment.
  • FIG. 8A shows a configuration example of the defective amplifier detection circuit shown in FIG.
  • FIG. 8B is a diagram showing another configuration example of the defective amplifier detection circuit shown in FIG.
  • FIG. 9A is a block diagram illustrating a configuration example of the display device according to the third embodiment.
  • FIG. 9B is a diagram illustrating a configuration example of the pixel circuit illustrated in FIG.
  • FIG. 10A and FIG. 10B are diagrams for explaining the display state of the display device shown in FIG. 9A.
  • FIG. 11 is a block diagram showing a schematic configuration of a conventional liquid crystal driving circuit.
  • FIG. 12 is a diagram showing a schematic configuration for one output of the amplifier circuit of the liquid crystal driving
  • FIG. 1A shows a configuration example of the data line driving circuit 100 according to the first embodiment.
  • the data line driving circuit 100 is configured to drive M data lines D 1 to D M of a display panel such as a liquid crystal panel or an organic EL panel (M is an integer of 2 or more).
  • the drive voltages Y 1 to Y M are output.
  • the data line driving circuit 100 includes a latch address control circuit 10, latch circuits 20, 30, a decode circuit 40, an amplifier circuit S50, a gradation voltage generation circuit 60, and a setting register 70.
  • the latch address control circuit 10 receives the enable signal 81, the display data clock 82, and the line clock 83, and outputs a latch signal 91.
  • the latch circuit 20 receives image data (digital signal) to be displayed on the display panel as input display data 84, and latches the input display data 84 in synchronization with the latch signal 91 from the latch address control circuit 10.
  • the latch circuit 30 latches the data 92 latched by the latch circuit 20 in synchronization with the line clock 83.
  • the decode circuit 40 generates M display voltages X 1 to X M based on the data 93 latched by the latch circuit 30 and the gradation voltage 89 from the gradation voltage generation circuit 60.
  • the amplifier circuit S50 receives M display voltages X 1 to X M and performs impedance conversion of the display voltages X 1 to X M so that the M data lines D 1 to D M that are loads can be driven. Output as voltages Y 1 to Y M.
  • the setting register 70 receives the setting register setting data S86 and the setting register setting clock S87 and outputs setting data 88.
  • the gradation voltage generation circuit 60 receives the reference voltage 85 and the setting data 88 and outputs a gradation voltage 89.
  • FIG. 2 shows a configuration example of the amplifier circuit S50 shown in FIG.
  • the amplifier circuit S50 includes an input selector SA, a drive amplifier SAMP, and an output selector SB.
  • the input selector SA includes M selectors SA 1 to SA M.
  • Each of the selectors SA 1 to SA M is a 1-input- (N + 1) -output selector.
  • the driving amplifier SAMP includes (M + N) operational amplifiers AP 1 to AP M + N (N is an integer of 1 or more) connected in a voltage follower.
  • the output selector SB includes M selectors SB 1 to SB M.
  • Each of the selectors SB 1 ⁇ SB M are selectors (N + 1) inputs -1 output.
  • the number (M + N) of operational amplifiers AP 1 to AP M + N included in the drive amplifier SAMP shown in FIG. 2 is N more than the number (M) of drive voltages Y 1 to Y M. This N will be described in detail.
  • the output voltage accuracy ( ⁇ V), yield ( ⁇ ), and process variation of the driving amplifier SAMP have the following relationship.
  • the output voltage accuracy ( ⁇ V) of the driving amplifier SAMP is set strictly, to increase the yield ( ⁇ ), it is required to make the process variation very small.
  • the data line driving circuit 100 has the following characteristics in order to meet the high precision of the amplifier circuit required for a large-screen, high-definition display device.
  • the yield ( ⁇ ) is estimated in advance from the output voltage accuracy ( ⁇ V) of the driving amplifier SAMP, and an extra N operational amplifiers are prepared according to the yield ( ⁇ ) to obtain a predetermined output voltage accuracy.
  • the output voltage accuracy ( ⁇ V) of the drive amplifier SAMP is kept constant by replacing one or more operational amplifiers that are not provided with one or more of the N operational amplifiers prepared in excess. Within the range, it has a feature that a yield can be ensured even if process variations occur. Further, the output voltage accuracy ( ⁇ V) and process variation of the driving amplifier SAMP are determined by the threshold voltage variation ( ⁇ Vt) of the transistor and the amplification factors of the differential amplification unit and the active load unit. The amplification factors of the differential amplifier unit and the active load unit can be set in advance so as to obtain a predetermined output voltage accuracy ( ⁇ V).
  • the threshold voltage variation ( ⁇ Vt) of the transistor is expressed by [Equation 1] using the transistor size (length L, width W), gate oxide film pressure tox, and proportional coefficient A.
  • ⁇ Vt A ⁇ tox / ( ⁇ WL)... [Formula 1] From this, the transistor size (W, L) that can ensure the yield may be determined.
  • the transistor size (W, L) is set so that the yield ( ⁇ ) of one operational amplifier included in the drive amplifier SAMP is 99.7%, the number of operational amplifiers in the drive amplifier SAMP is 1000. Then, three terminals (that is, three operational amplifiers) out of 1000 output terminals of the driving amplifier SAMP are defective. In order to eliminate such defects, it is necessary to select whether to increase the transistor size (W, L) to increase the yield, or to decrease the yield itself (manufacturing in large quantities with respect to the number of harvests). In either case, the cost increases.
  • 10 operational amplifiers are additionally prepared as a relief circuit for the driving amplifier SAMP, 10 operational amplifiers are prepared to rescue 3 operational amplifiers.
  • the yield of operational amplifiers is 96.4%, 36 operational amplifiers may be defective per 1000 operational amplifiers. Therefore, in order to remedy this defect, it is assumed that 50 operative operational amplifiers are additionally provided for 1000 operational amplifiers.
  • the operational amplifiers for repair can be manufactured in the same way as other operational amplifiers, if the yield of operational amplifiers is 96.4%, 48 operational amplifiers out of 50 operational amplifiers are normal operational amplifiers It becomes possible to secure as.
  • the area of the drive amplifier SAMP is slightly increased by 0.5%, but the output voltage accuracy of the drive amplifier SAMP can be ensured. That is, the amplifier circuit S50 with high accuracy, small area, low power consumption, and low cost can be realized.
  • the number (N) of operational amplifiers for relief is set in advance assuming an inaccuracy, and N (M + N) operational amplifiers N more than the number (M) of drive voltages Y 1 to Y M AP 1 to AP M + N are provided in the drive amplifier SAMP.
  • an unused operational amplifier for example, a defective operational amplifier
  • an increase in power can be prevented.
  • each of the operational amplifiers AP 1 to AP M + N of the driving amplifier SAMP has a predetermined output voltage accuracy (whether the output error of the operational amplifier falls within a predetermined error range).
  • Select M operational amplifiers from operational amplifiers having a predetermined output voltage accuracy and select the M operational amplifiers so that one different operational amplifier is assigned to each of the M selectors SA i to SA M.
  • the addresses (select values) of the selected M operational amplifiers are stored in a storage device (eg, EEPROM or flash memory) provided outside the data line driving circuit 100.
  • the address (select value) stored in the storage device is input to the input selector SA and the output selector SB as an M ⁇ (1 + log 2 (N + 1)) bit select signal sig1.
  • M operational amplifiers are selected from the (M + N) operational amplifiers AP 1 to AP M + N by the input selector SA and the output selector SB.
  • M operational amplifiers having a predetermined output voltage accuracy (output voltage accuracy required for the data line driving circuit 100) among (M + N) operational amplifiers AP 1 to AP M + N are obtained.
  • the M drive voltages Y 1 to Y M can be made highly accurate.
  • Patent Document 1 since a high accuracy is not achieved by using a resistance element or the like, no extra current is generated as in the prior art. Further, since it is not necessary to add a resistance element, an increase in area can be suppressed as compared with the conventional technique. Furthermore, the power of the unselected operational amplifier can be suppressed to several pA or less (almost 0). In this way, an increase in power and area due to the addition of the resistance element can be prevented.
  • selecting and using M operational amplifiers having a predetermined output voltage accuracy from among (M + N) operational amplifiers AP 1 to AP M + N means that operational amplifiers constituted by transistors with a small mismatch Will be selected. For this reason, variations due to temperature and power supply are also substantially the same type of transistor, and therefore hardly occur. Thereby, the fluctuation
  • the (M + N) operational amplifiers AP 1 to AP M + N connected to the voltage follower are merely one form of the driving circuit, and (M + N) other negative feedback circuits (inverting amplifier, non-inverting) An amplifier) can be used instead.
  • Modification 1 of Embodiment 1 In the first embodiment, an extra N operational amplifiers of the driving amplifier SAMP are prepared in advance, and M (M + N) operational amplifiers AP 1 to AP M + N having a predetermined output voltage accuracy are provided. However, in the first modification, only N differential amplification pair transistors inside the operational amplifier are prepared in advance instead of the entire operational amplifier, and the same as in the first embodiment. It is characterized by using control and selection methods.
  • FIG. 3 shows a configuration of an amplifier circuit S50 according to the first modification of the first embodiment.
  • Each of the selectors SI 1 ⁇ SI M is 1 input - a (N + 1) output of the selector.
  • Each of the selectors SF 1 ⁇ SF M is 1 input - a (N + 1) output of the selector.
  • Each of the active load units DL 1 to DL M is an active load circuit that performs an active load function of an operational amplifier.
  • Each output drive and a current mirror unit CM 1 ⁇ CM M includes an output circuit of the operational amplifier, and a current mirror circuit for supplying to the differential amplifier pair transistor bias (bias current).
  • Each of the selectors SA M + 1 to SA 2M is a 1-input- (N + 1) -output selector.
  • the selectors SB 1 to SB M correspond to the selectors SA 1 to SA M , respectively.
  • Each of the selectors SB 1 ⁇ SB M are selectors (N + 1) inputs -1 output.
  • the selectors SB M + 1 to SB 2M correspond to the selectors SA M + 1 to SA 2M , respectively.
  • Each of the selectors SB M + 1 to SB 2M is an (N + 1) input-1 output selector.
  • the active load portion DL i includes a diode-connected Pch transistor p11 and a Pch transistor p12 paired therewith, and a current flowing between a power supply node to which a power supply voltage AVDD is applied and a terminal DN, and a power supply voltage AVDD Operates so that the current flowing between the power supply node to which the current is applied and the terminal DP becomes equal.
  • a differential amplifier is configured.
  • Output drive and a current mirror unit CM i includes the Nch transistor n11, which is diode-connected, the Nch transistor n12, the Nch transistor n13, the Pch transistor p13, and a phase compensation capacitor c11.
  • Nch transistor n11 is connected between a terminal IREF to which a bias current is input and a ground node to which ground voltage AVSS is applied.
  • the Nch transistor n12 supplies a bias current to the non-inverting input transistors Mp 1 to Mp M + N and the inverting input transistors Mn 1 to Mn M + N forming a differential amplification pair according to the gate voltage of the Nch transistor n11.
  • the Nch transistor n13 supplies a bias current to the output terminal OUT according to the gate voltage of the Nch transistor n11.
  • Pch transistor p13 is connected between output terminal OUT and a power supply node to which power supply voltage AVDD is applied.
  • the Pch transistor p13 is an output transistor, and functions as an output transistor of the differential amplifier by connecting the gate terminal of the Pch transistor p13 to the terminal DP.
  • the phase compensation capacitor c11 is connected between the gate terminal of the Pch transistor p13 and the output terminal OUT.
  • the phase compensation capacitor c11 is necessary for securing stability when connecting the above-described differential amplifier and two or more amplifiers such as the output unit (Pch transistor p13 and Nch transistor n13), and is approximately several pF. It will be about. In general, on a semiconductor device, the occupied area of a capacitor is often larger than the occupied area of other components.
  • the transistors Mp 1 to Mp M + N and the inverting input transistors Mn 1 to Mn M + N are defective transistors (transistors having a large threshold (Vt) variation). It is assumed that the other transistors do not vary in manufacturing.
  • the selectors SA 1 and SB are selected so that the first differential amplification pair transistors (Mp 1 and Mn 1 ) are selected. 1 , SF 1 , SA M + 1 , SBM + 1 , SI 1 are supplied with a select signal sig1. Accordingly, the active load unit DL 1 , the differential amplifier pair transistors (Mp 1 , Mn 1 ), the output driver unit, and the current mirror unit CM 1 can operate in the same manner as the operational amplifier AP 1 in FIG.
  • the display voltage X 1 is input to the selector SI 1 , the display voltage X 1 is generated by the active load unit DL 1 , the differential amplifier pair transistors (Mp 1 , Mn 1 ), the output drive unit, and the current mirror unit CM 1 . is impedance conversion, a voltage having a voltage level equal to the voltage level of the display voltage X 1 is outputted as a driving voltage Y 1.
  • the transistors Mp 1 and Mn 1 are not defective transistors, a drive voltage Y 1 substantially equal to the expected value can be obtained.
  • the differential amplification pair transistors (Mp 1 , Mn 1 ) are selected, and these are selected by the selectors SA 1 , SB 1 , SF 1 , SA M + 1 , SB M + 1 , SI 1
  • the address (select value) of the differential amplification pair transistor (Mp 1 , Mn 1 ) is stored in the external storage device.
  • the selectors SA 2 , SB 2 , SF 2 , SA M + 2 , SB M + 2 , SI 2 are selected so that the second differential amplification pair transistor (Mp 2 , Mn 2 ) is selected.
  • the signal sig1 is input.
  • the active load unit DL 2 , the transistors Mp 2 and Mn 2 , the output driver unit, and the current mirror unit CM 2 can operate in the same manner as the operational amplifier AP 2 in FIG.
  • the active load unit DL 2 the differential amplification pair transistor (Mp 2 , Mn 2 ), the output drive unit, and the current mirror unit CM 2 display
  • the impedance of the voltage X 2 cannot be converted normally, and the drive voltage Y 2 having a voltage level equal to the voltage level of the display voltage X 2 cannot be output. This is because the transistors Mp 2 and Mn 2 are defective transistors.
  • the selectors SA 2 , SB 2 , SF 2 , SA M + 2 , SB M + 2 , SI 2 are further selected so that the third differential amplification pair transistor (Mp 3 , Mn 3 ) is selected.
  • the select signal sig1 is input to.
  • the active load section DL 2 , the differential amplifier pair transistors (Mp 3 , Mn 3 ), the output drive section, and the current mirror section CM 2 can operate in the same manner as the operational amplifier AP 3 in FIG.
  • the differential amplification pair transistors (Mp 3 , Mn 3 ) are selected, and these are selected by the selectors SA 2 , SB 2 , SF 2 , SA M + 2 , SB M + 2 , SI 2
  • the address (select value) of the differential amplification pair transistor (Mp 3 , Mn 3 ) is stored in the external storage device.
  • M addresses excluding the defective transistor can be stored in the storage device, and when displaying, only M addresses excluding the defective transistor are input to display the characteristics. It is possible to configure M differential amplifiers without variations.
  • M transistors and configuring M differential amplifiers the M output voltages Y 1 to Y M can be made highly accurate.
  • M differential amplification pair transistors having a predetermined output voltage accuracy are selected from (M + N) differential amplification pair transistors (Mp 1 , Mn 1 ) to (Mp M + N , Mn M + N ).
  • Selecting and configuring M differential amplifiers means selecting an operational amplifier composed of transistors with a small mismatch. For this reason, variations due to temperature and power supply are also substantially the same type of transistor, and therefore hardly occur. Thereby, the fluctuation
  • N active load units, output drive units, and current mirror units can be reduced by N as compared with the first embodiment.
  • the output drive unit and the current mirror unit include a phase compensation capacitor having an occupation area larger than the occupation area of other constituent elements, it is possible to reduce the formation region of the phase compensation capacitor in the data line. This greatly contributes to the area reduction effect of the drive circuit.
  • FIG. 5 shows a configuration of an amplifier circuit S50 according to the second modification of the first embodiment.
  • the amplifier circuit S50 includes M selectors SA 1 to SA M , M selectors SB 1 to SB M , M selectors SF 1 to SF M , and (M + N) differential amplifiers.
  • DA including 1 and ⁇ DA M + N, and M output drive and a current mirror unit CM 1 ⁇ CM M.
  • Each of the selectors SA 1 to SA M is a 1-input- (N + 1) -output selector.
  • Each of the selectors SF 1 ⁇ SF M is 1 input - a (N + 1) output of the selector.
  • the selectors SB 1 to SB M correspond to the selectors SA 1 to SA M , respectively.
  • Each of the selectors SB 1 ⁇ SB M are selectors (N + 1) inputs -1 output.
  • Differential amplifier DA i comprises a pair of Pch transistors (p21, p22), and a pair of Nch transistors (n21, n22), the Nch transistor n23.
  • the Pch transistors (p21, p22) constitute an active load
  • a pair of Nch transistors (n21, n22) are connected to a pair of Pch transistors (p21, p22)
  • an Nch transistor n23 is a pair of Nch transistors
  • a bias current is supplied to the transistors (n21, n22).
  • the Pch transistor p21 is diode-connected
  • the gate terminal of the Pch transistor p22 is connected to the gate terminal of the Pch transistor p21
  • the drain terminal of the Pch transistor p22 and the Nch transistor n22 is terminal VP of the differential amplifier DA i Connected to.
  • the terminal IREF of the differential amplifier DA i the bias voltage is input.
  • Output drive and a current mirror unit CM i includes a Pch transistor p23 power supply voltage AVDD is connected between a power supply node receiving and the output terminal OUT, and a phase compensation capacitor C21, a ground node to which a ground voltage AVSS is applied Nch transistor n24 connected between output terminal OUT is included.
  • the gate terminal of the Nch transistor n24 is connected to a terminal IREF to which a bias voltage is input, and the Nch transistor n24 generates a bias current by receiving the bias voltage at the gate terminal via the terminal IREF.
  • the gate terminal of the Pch transistor p23 is connected to the output drive and the terminal VP of the current mirror unit CM i.
  • An output voltage OUT i is generated at the output terminal OUT.
  • the phase compensation capacitor C21 is connected between the gate terminal of the Pch transistor p23 and the output terminal OUT.
  • the differential amplifier DA 2 is a defective differential amplifier (a differential amplifier that has a defective transistor with a large threshold voltage variation and generates an offset voltage). It is assumed that there is no problem with the other differential amplifiers (that is, the transistors constituting the differential amplifier do not vary in manufacturing).
  • the selectors SA 1 , SB 1 , and SF 1 are selected so that the first differential amplifier DA 1 is selected.
  • the signal sig1 is input.
  • the differential amplifier DA 1 , the output driver and the current mirror CM 1 can operate in the same manner as the operational amplifier AP 1 in FIG.
  • the selector SA 1 a differential amplifier unit DA 1
  • the display voltage X 1 is impedance converted by the output drive and a current mirror unit CM 1
  • the voltage level of the display voltage X 1 voltage having a voltage level equal is output as the drive voltage Y 1.
  • the drive voltage Y 1 substantially equal to the expected value can be obtained. Then, it is determined that the differential amplifier DA 1 is selected, and the address (select value) of the differential amplifier DA 1 is stored in the external storage device so that these are selected by the selectors SA 1 , SB 1 , SF 1 .
  • the selectors SA 1 , SB 1 , SF 1 are selected by the selectors SA 1 , SB 1 , SF 1 .
  • the select signal sig1 is input to the selectors SA 2 , SB 2 , SF 2 so that the second differential amplifier DA 2 is selected.
  • the differential amplifier DA 2 , the output driver and the current mirror CM 2 can operate in the same manner as the operational amplifier AP 2 in FIG.
  • entering a display voltage X 2 to the selector SA 2 can be successfully impedance conversion display voltages X 2 differential amplifier DA 2, the output drive and the current mirror unit CM 2 Therefore, the drive voltage Y 2 having a voltage level equal to the voltage level of the display voltage X 2 cannot be output. Because the transistors constituting the differential amplifier DA 2, because contains defective transistors.
  • the select signal sig1 is further input to the selectors SA 2 , SB 2 , and SF 2 so that the third differential amplifier DA 3 is selected.
  • the differential amplifier DA 3 , the output driver and the current mirror CM 2 can operate in the same manner as the operational amplifier AP 3 in FIG.
  • the display voltage X 2 is impedance-converted by the differential amplifier DA 3 , the output drive unit, and the current mirror unit CM 2 , and has a voltage level equal to the voltage level of the display voltage X 2.
  • M addresses excluding the differential amplifier including the defective transistor can be stored in the storage device, and the differential amplifier including the defective transistor is excluded during display. By inputting only M addresses, it is possible to configure M differential amplifiers with no characteristic variation.
  • M differential amplifiers having a predetermined output voltage accuracy are selected from (M + N) differential amplifiers DA 1 to DA M + N to form M differential amplifiers.
  • the M output voltages Y 1 to Y M can be made highly accurate.
  • M differential amplifiers it is possible to configure M differential amplifiers by selecting M differential amplifiers having a predetermined output voltage accuracy from (M + N) differential amplifiers DA 1 to DA M + N.
  • an operational amplifier composed of transistors with a small mismatch is selected. For this reason, variations due to temperature and power supply are also substantially the same type of transistor, and therefore hardly occur. Thereby, the fluctuation
  • N output drive units and current mirror units can be reduced as compared with the first embodiment.
  • the output drive unit and the current mirror unit include a phase compensation capacitor having an occupation area larger than the occupation area of other constituent elements, it is possible to reduce the formation region of the phase compensation capacitor in the data line. This greatly contributes to the area reduction effect of the drive circuit.
  • Emodiment 2 The overall configuration of the data line driving circuit 100 according to the second embodiment is the same as that of the first embodiment (FIG. 1A).
  • the data line driving circuit 100 according to the second embodiment is different from the first embodiment in the internal configuration of the amplifier circuit S50.
  • FIG. 7 shows a configuration example of the amplifier circuit S50 according to the second embodiment.
  • This amplifier circuit S50 includes an input selector SA, a drive amplifier SAMP, an output selector SB, (M + N) switches SW 1 to SW M + N , a defective amplifier detection circuit 32, and control logic.
  • the input selector SA includes M selectors SA 1 to SA M.
  • Each of the selectors SA 1 to SA M is a 1-input- (N + 1) -output selector.
  • the driving amplifier SAMP includes (M + N) operational amplifiers AP 1 to AP M + N that are voltage follower connected.
  • the number (N) of operational amplifiers for relief is set in advance assuming an inaccuracy that occurs at a certain frequency, and the number (M) of output voltages Y 1 to Y M is set.
  • N (M + N) operational amplifiers AP 1 to AP M + N are provided in the driving amplifier SAMP.
  • the output selector SB includes M selectors SB 1 to SB M.
  • Each of the selectors SB 1 ⁇ SB M are selectors (N + 1) inputs -1 output.
  • the switches SW 1 to SW M + N correspond to the operational amplifiers AP 1 to AP M + N , respectively.
  • the supply / non-supply of the output of M + N) to the defective amplifier detection circuit 32 is switched.
  • the defective amplifier detection circuit 32 and the control logic circuit 33 are configured so that, for each of the (M + N) operational amplifiers AP 1 to AP M + N , the operational amplifier has a predetermined output voltage accuracy (for example, one gradation or less of the gradation voltage). Voltage accuracy).
  • the defective amplifier storage register 34 includes N registers. Each of the N registers can store information of (1 + log 2 M) bits, and is determined as a defective amplifier (an operational amplifier not having a predetermined output voltage accuracy) by the defective amplifier detection circuit 32. Stores the address of the operational amplifier.
  • the selector register 35 includes M registers. Each of the M registers can store (1 + log 2 (N + 1)) bits of information. The M register values respectively stored in the M registers correspond to the M selectors SA 1 to SA M and the M selectors SB 1 to SB M , respectively. The selector register 35 generates a select signal sig1 based on the M register values.
  • the operational amplifiers AP 1 to AP M + N of the driving amplifier SAMP, the selectors SA 1 to SA M of the input selector SA, and the selectors SB 1 to SB M of the output selector SB are physically arranged in one direction. Virtual addresses are assigned so that the addresses increase in order from the end of.
  • addresses 1 to (M + N) are assigned to the operational amplifiers AP 1 to AP M + N of the driving amplifier SAMP, respectively, and addresses 1 to M are assigned to the selectors SA 1 to SA M of the input selector SA, respectively. respectively shall address 1 ⁇ M are assigned to the selector SB 1 ⁇ SB M output selector SB.
  • step 1 for detecting and storing an operational amplifier that does not have a predetermined output voltage accuracy among (M + N) operational amplifiers AP 1 to AP M + N and M operational amplifiers.
  • step 2 which comprises is demonstrated.
  • Step 1 the control logic circuit 33, and the switch SW 1 corresponding to the operational amplifier AP 1 the minimum addresses are assigned sequentially ON the switch SW 1 ⁇ SW M + N, the operational amplifier AP 1 ⁇ AP M The + N output is sequentially input to the defective amplifier detection circuit 32. Each time the output of the operational amplifier is input, the defective amplifier detection circuit 32 determines whether or not the operational amplifier is a defective amplifier.
  • the defective amplifier detection circuit 32 may include a comparator 301.
  • a predetermined gradation voltage among the gradation voltages of the gradation voltage generation circuit 60 is input to the non-inverting input terminals (+) of the operational amplifiers AP 1 to AP M + N as display voltages X 1 to X M.
  • the output voltage Y of any one of the operational amplifiers AP 1 to AP M + N is input to one input terminal of the comparator 301, and a predetermined gradation is obtained.
  • a reference voltage VREF1 that is half gradation higher than the voltage (gradation voltage inputted to the non-inverting input terminal (+) of the operational amplifiers AP 1 to AP M + N ) is inputted to the other input terminal of the comparator 301.
  • the operational amplifiers AP 1 to AP M + N have a voltage accuracy equal to or lower than the half gradation of the gradation voltage (the output error of the operational amplifier is larger than the half gradation of the gradation voltage). Whether or not it falls within a narrow error range). For example, when the output S301 of the comparator 301 is at a high level, it is determined that the operational amplifier has a predetermined output voltage accuracy. When the output S301 of the comparator 301 is at a low level, the operational amplifier Is determined not to have a predetermined output voltage accuracy.
  • the defective amplifier detection circuit 32 may include comparators 301 and 302.
  • the output voltage Y of any one of the operational amplifiers AP 1 to AP M + N is input to one input terminal of the comparator 302, and the other input terminal of the comparator 302 is A reference voltage VREF2 that is lower than the predetermined gradation voltage by a half gradation is input.
  • the operational amplifiers AP 1 to AP M + N have a voltage accuracy equal to or lower than the half gradation of the gradation voltage (the output error of the operational amplifier is larger than the half gradation of the gradation voltage). Whether or not it falls within a narrow error range).
  • the defective amplifier detection circuit 32 may include only the comparator 302.
  • control logic circuit 33 stores the address of the operational amplifier determined as a defective amplifier by the defective amplifier detection circuit 32 among the operational amplifiers AP 1 to AP M + N in the defective amplifier storage register 34. If the number of defective amplifiers exceeds N, the defect cannot be remedied. However, as described in the first embodiment, the number (N) of operational amplifiers for repair may be selected.
  • Step 2 select values of the input selector SA and the output selector SB (M register values of the selector register 35) are determined.
  • the M register values of the selector register 35 are set in the following procedure.
  • selectors SA 1 ⁇ SA M and selector SB 1 ⁇ SB M are selectors SA 1 ⁇ SA M (SB 1 ⁇ SB M) address and the same address (1 ⁇ M) is assigned operational amplifier AP 1 ⁇ AP M will be selected respectively.
  • the selectors SA 1 ⁇ SA M and selector SB 1 ⁇ SB M are selectors SA 1 ⁇ SA M (SB 1 ⁇ SB M) of one greater than the address (2 ⁇ M + 1) is assigned operation
  • the amplifiers AP 2 to AP M + 1 are respectively selected.
  • the control logic circuit 33 does not determine register values corresponding to the first selectors SA 1 and SB 1 , and does not determine the register values in the control logic circuit 33.
  • steps 1 and 2 an operational amplifier that is not a neighboring defective amplifier is selected without selecting a defective amplifier. It is possible to relieve a total of N defective amplifiers and N consecutive amplifiers.
  • Step 1 the control logic circuit 33 sequentially turns ON the switch SW 1 ⁇ SW 1000 from the switch SW 1 corresponding to the address 1, the defective amplifier detection circuit 32, failure for each of the operational amplifiers AP 1 ⁇ AP 1000 It is determined whether it is an amplifier. Here, it is determined that the operational amplifiers AP 500 and AP 750 at the addresses 500 and 750 are defective amplifiers, and the defective amplifier recording register 34 stores the addresses 500 and 750.
  • Step 2 Address 500-749 Since the defective amplifier recording register 34 stores the address 500, the control logic circuit 33 determines that the operational amplifier AP 500 at the address 500 is a defective amplifier and selects the selectors SA 500 and SB 500 at the address 500. Without determining the register value corresponding to, the count value (initial value 0) of the internal counter in the control logic circuit 33 is incremented to set the count value to “1”.
  • M operational amplifiers having a predetermined output voltage accuracy are selected from (M + N) operational amplifiers AP 1 to AP M + N.
  • M drive voltages Y 1 ⁇ Y M can be highly accurate.
  • selecting and using M operational amplifiers having a predetermined output voltage accuracy from among (M + N) operational amplifiers AP 1 to AP M + N means that operational amplifiers constituted by transistors with a small mismatch Will be selected. For this reason, variations due to temperature and power supply are also substantially the same type of transistor, and therefore hardly occur. Thereby, the fluctuation
  • a data line driving circuit 100 can have a compact configuration by providing a circuit for storing the address of an operational amplifier that does not have a predetermined output voltage accuracy outside the data line driving circuit 100. It is. However, when considered as a display panel system, external parts and semiconductor elements for storing the address of the operational amplifier are added outside the data line driving circuit 100, resulting in a complicated system. On the other hand, in the second embodiment, a simpler configuration is possible in consideration of the entire panel system.
  • the (M + N) operational amplifiers AP 1 to AP M + N connected as voltage followers are merely one form of the drive circuit, and (M + N) other negative feedback circuits. (Inverting amplifier, non-inverting amplifier) can be used instead.
  • FIG. 9A shows the configuration of the display device according to the third embodiment.
  • the display device includes a data line driving circuit 100, a scanning line driving circuit 200, and a display panel 300.
  • the scanning line driving circuit 200 generates a gate signal and supplies it to the K gate signal lines G 1 to G K.
  • the data line driving circuit 100 supplies driving voltages Y 1 to Y M to the M data signal lines D 1 to D M , respectively.
  • the data line driving circuit 100 described in the first and second embodiments is used for the data line driving circuit 100.
  • the display panel 300 includes one of the M data signal lines D 1 to D M , the K gate signal lines G 1 to G K, and the gate signal lines G 1 to G K and the data signal line D.
  • the display panel 300 shown in FIG. 9A is an organic EL panel whose emission luminance changes according to the drive voltages Y 1 to Y M.
  • the display panel 300 may be a liquid crystal panel whose light transmittance changes according to the driving voltages Y 1 to Y M.
  • the pixel circuit PIX ij includes a light emitting element EL0, a transistor MDRV, a capacitor CH, and switches SWP1 and SWP2.
  • the light emission of the light emitting element EL0 is controlled by the drive current supplied from the transistor MDRV.
  • the switch SWP2 is connected between the transistor MDRV and the light emitting element EL0, and controls the supply of drive current from the transistor MDRV to the light emitting element EL0.
  • Capacitance CH is connected between the gate terminal of transistor MDRV and a power supply node receiving panel power supply VDDP, and holds the gate voltage of transistor MDRV.
  • Switch SWP1 controls the connection between the gate terminal of the data signal lines D j and transistor MDRV.
  • the gate signal line G i is a conductive state / nonconductive state of the switch SWP1, SWP 2 is switched.
  • the pixel circuit PIX ij has two operation periods, a drive voltage supply period and a light emission period.
  • the driving voltage supply period, the gate signal line G i, switch SWP1 is set in a conducting state, the switch SWP2 is set to a non-conductive state.
  • the capacity CH is charged by a driving voltage supplied from the data signal line D j to the pixel circuit PIX ij.
  • the light emitting element EL0 is disconnected from the transistor MDRV, no driving current flows through the light emitting element EL0, and the light emitting element EL0 is in a state of not emitting light.
  • the gate signal line G i, switch SWP1 is set to a non-conducting state
  • the switch SWP2 is set in a conducting state.
  • the capacitor CH is in a state of holding the voltage (drive voltage) charged during the drive voltage supply period
  • the gate voltage of the transistor MDRV is held at the drive voltage.
  • the transistor MDRV supplies a drive current corresponding to the gate voltage (drive voltage) to the light emitting element EL0 through the switch SWP2. In this way, the light emission of the light emitting element EL0 is controlled by the drive current corresponding to the drive voltage.
  • FIG. 10A shows an ideal display state
  • the data line driving circuit 100 has (M ⁇ N) pixel circuits PIX 11 ,..., PIX through M data lines D 1 to D M.
  • the KM supplies a driving voltage Y 1 ⁇ Y M having the same voltage value
  • the pixel circuit PIX 11, ..., luminance values of PIX KM are the same.
  • FIG. 10B shows a display state when there is a variation between the drive voltages Y 1 to Y M.
  • the display device of this embodiment uses the data line driving circuit 100 described in the first and second embodiments, variations in the driving voltages Y 1 to Y M due to the offset can be suppressed. A uniform display as shown in 10 (a) can be obtained.
  • the data line driving circuit described above is useful as a data line driving circuit for display devices such as liquid crystal panels and organic EL panels.
  • Data line drive circuit S50 Amplifier circuit SA ... Input selector SB ... Output selector SA 1 to SA M , SB 1 to SB M ... selector SAMP ... Drive amplifier AP 1 to AP M + N ... operational amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

　(M+N)個の駆動回路(AP1～APM+N)は、入力電圧をインピーダンス変換して出力する。セレクタ(SA,SB)は、(M+N)個の駆動回路から所定の出力電圧精度を有するM個の駆動回路を選択し、M個の表示電圧(X1～XM)を選択されたM個の駆動回路の入力に与え、選択されたM個の駆動回路の出力をM個の駆動電圧(Y1～YM)として出力する。

Description

表示装置のデータ線駆動回路
　本発明は、液晶パネルや有機ELパネル等の表示装置のデータ線駆動回路に関する。
　液晶パネル等の表示装置のデータ線駆動回路は、複数のデータ線のそれぞれに表示データに応じた電圧を供給するための演算増幅器を有しており、それらの供給電圧には均一な特性が望まれる。
　以下、図１１を参照しながら特許文献１に示された液晶駆動回路について説明する。図１１に示された液晶駆動回路1は、ラッチアドレス制御回路10と、ラッチ回路20,30と、デコード回路40と、アンプ回路50と、階調電圧生成回路60と、設定レジスタ70とを備える。ラッチアドレス制御回路10は、イネーブル信号81,表示データクロック82,ラインクロック83が入力され、ラッチ信号91を出力する。ラッチ回路20は、ラッチ信号91,入力表示データ84が入力され、データ92を出力する。ラッチ回路30は、ラインクロック83,ラッチ回路20からのデータ92が入力され、データ93を出力する。設定レジスタ70は、設定レジスタ設定データS86,設定レジスタ設定クロックS87が入力され、設定データ88を出力する。階調電圧生成回路60は、参照電圧85,設定データ88が入力され、階調電圧89を出力する。デコード回路40は、ラッチ回路30からのデータ93,階調電圧89が入力され、選択電圧94を出力する。アンプ回路50は、オフセット信号90,選択電圧94,設定データ88が入力され、液晶印加電圧95を出力する。
　次に、特許文献１に示された液晶駆動回路における出力電圧オフセット調節および増幅度調節について説明する。図１２は、図１１に示されたアンプ回路50に含まれる単位アンプ回路（アンプ回路50の１出力分）の内部構成を示す。単位アンプ回路500は、抵抗(Ra)51,抵抗(Rb)52,抵抗(Rc)53,抵抗(Rf)54,演算増幅器55を含む。抵抗(Ra)51は、直列に接続された複数の抵抗511～511と、複数のスイッチ512～512とを含む。抵抗(Rf)54は、直列に接続された複数の抵抗541～541と、複数のスイッチ542～542とを含む。演算増幅器55の非反転入力端子(＋)には、抵抗(Rb)52を介してデコード回路40の出力(Vin)96と、抵抗(Rc)53を介してオフセット信号(Vof)90とが入力される。演算増幅器55の反転入力端子(－)には、演算増幅器55の出力(Vout)95を抵抗(Rf)54と抵抗(Ra)51とで分圧した電圧が入力される。抵抗51,54のスイッチ512～512,542～542は、設定データ88に応じて選択的に開閉され、これにより、抵抗51,54は、所望の抵抗値を採ることができる。
特開2004-118212号公報
　しかしながら、特許文献１に示された液晶駆動回路では、単位アンプ回路500の各々において演算増幅器55の出力端子が抵抗54,51を介してグランドに接続されているので、演算増幅器55の出力電圧Voutを抵抗54と抵抗51で割った電流が余計に発生してしまう。近年の大画面化に対応した液晶駆動回路では、多出力化による出力数の増大に伴って、このような余計な電流も増大することになる。例えば、アンプ回路50に1000個程度の単位アンプ回路500が含まれている場合、アンプ回路50に発生する余計な電流は、単位アンプ回路１個当たりに発生する余計な電流の1000倍程度になる。ここで、このような余計な電流を低減するために抵抗511～511,541～541を高抵抗化すると、抵抗511～511,541～541の抵抗値にほぼ比例してアンプ回路50の回路面積が増大してしまい、液晶駆動回路のサイズアップとなり、結果的にコストアップとなってしまう。
　また、特許文献１に示された液晶駆動回路では、温度や電源電圧の変動によりオフセット電圧が変動してしまう。例えば、図１２の演算増幅器55のオフセット電圧を“V1”，抵抗511～511,541～541によって調整される電圧を“V2”，スイッチ512～512,542～542のオン抵抗によって発生する電圧を“V3”とすると、オフセット電圧調整時には、(V1＋V2＋V3)＜(許容オフセット電圧範囲)となるように、抵抗51,54の抵抗値が調整される。しかしながら、通常、演算増幅器55は、トランジスタによって構成され、抵抗511～511,541～541は、トランジスタとは異なる材料(ポリシリコンや拡散など)によって構成されることが多く、さらに、スイッチ512～512,542～542は、演算増幅器55のトランジスタサイズとは異なるトランジスタサイズを有するトランジスタによって構成される。すなわち、特許文献１に示された液晶駆動回路では、演算増幅器55,抵抗511～511,541～541,スイッチ512～512,542～542の各々の温度係数が異なるので、ある温度でオフセット電圧を調整しても、異なる温度で電圧V1,V2,V3のそれぞれがドリフトし、オフセット電圧が変動してしまう。
　本発明の目的は、回路面積の増大を抑えつつ複数の駆動電圧を均一な特性とすることが可能なデータ線駆動回路を提供することである。
　この発明の１つの局面に従うと、データ線駆動回路は、表示装置のM個(Mは２以上の整数)のデータ線を駆動するためのM個の駆動電圧を出力するデータ線駆動回路であって、入力電圧をインピーダンス変換して出力する(M+N)個(Nは１以上の整数)の駆動回路と、上記(M+N)個の駆動回路から所定の出力電圧精度を有するM個の駆動回路を選択し、上記表示装置に表示すべき画像データに基づくM個の表示電圧を上記選択されたM個の駆動回路の入力に与え、上記選択されたM個の駆動回路の出力を上記M個の駆動電圧として出力するセレクタとを備える。
　なお、上記データ線駆動回路において、上記(M+N)個の駆動回路は、負帰還を形成する(M+N)個の演算増幅器を含んでいても良い。
　また、上記データ線駆動回路において、上記(M+N)個の駆動回路は、(M+N)個の差動増幅対トランジスタと、各々が演算増幅器の能動負荷として機能するM個の能動負荷部と、各々が演算増幅器の出力回路および差動増幅対トランジスタへのバイアスを与えるカレントミラー回路として機能するM個の出力駆動部およびカレントミラー部とを含み、上記セレクタは、上記(M+N)個の差動増幅対トランジスタから選択したM個の差動増幅対トランジスタと、上記M個の能動負荷部と、上記M個の出力駆動部およびカレントミラー部とにより、負帰還を形成するM個の演算増幅器を構成しても良い。
　また、上記データ線駆動回路において、上記(M+N)個の駆動回路は、各々が演算増幅器の差動増幅部として機能する(M+N)個の差動増幅部と、各々が演算増幅器の出力回路および差動増幅対トランジスタへのバイアスを与えるカレントミラー回路として機能するM個の出力駆動部およびカレントミラー部とを含み、上記セレクタは、上記(M+N)個の差動増幅部から選択したM個の差動増幅部と、上記M個の出力駆動部およびカレントミラー部とにより、負帰還を形成するM個の演算増幅器を構成しても良い。
　なお、上記データ線駆動回路において、上記(M+N)個の駆動回路のうち上記セレクタによって選択されないN個の駆動回路を動作停止状態にしておいても良い。
　また、上記データ線駆動回路において、上記(M+N)個の駆動回路の各々を順次動作させて、上記所定の出力電圧精度を有するM個の駆動回路を選択しても良い。
　なお、上記データ線駆動回路は、比較器と、複数の階調電圧を発生させる電圧発生部とをさらに備え、上記電圧発生部の上記複数の階調電圧の中から所定の階調電圧を選択して上記(M+N)個の駆動回路に入力し、各駆動回路の出力と上記所定の階調電圧より半階調低いもしくは高い基準電圧とを上記比較器に入力することで、上記(M+N)個の駆動回路から入力電圧に対して１階調以下の誤差範囲に収まるM個の駆動回路を選択しても良い。
　この発明のもう１つの局面に従うと、表示装置は、上記データ線駆動回路と、上記データ線駆動回路のM個の駆動電圧に応じて駆動する表示パネルとを備える。
　上記データ線駆動回路によれば、回路面積の増大を抑えつつ複数の駆動電圧を均一な特性とすることができる。
　また、表示装置の性能レベルに応じて、出力端子のオフセット電圧の抑制範囲を設定し、半導体装置を制御することができる。
図１(a)は、実施形態１によるデータ線駆動回路の構成例を示すブロック図である。図１(b)は、データ線駆動回路と表示パネルとの関係について説明するための図である。 図２は、図１に示したアンプ回路の構成例を示す図である。 図３は、実施形態１の変形例１によるアンプ回路の構成例を示す図である。 図４(a)は、図３に示した能動負荷部の構成例を示す図である。図４(b)は、図３に示した出力駆動部およびカレントミラー部の構成例を示す図である。 図５は、実施形態１の変形例２によるアンプ回路の構成例を示す図である。 図６(a)は、図５に示した差動増幅部の構成例を示す図である。図６(b)は、出力駆動部およびカレントミラー部の構成例を示す図である。 図７は、実施形態２によるアンプ回路の構成例を示す図である。 図８(a)は、図７に示した不良アンプ検出回路の構成例を示す図である。図８(b)は、図７に示した不良アンプ検出回路の別の構成例を示す図である。 図９(a)は、実施形態３による表示装置の構成例を示すブロック図である。図９(b)は、図９(a)に示した画素回路の構成例を示す図である。 図１０(a)，図１０(b)は、図９(a)に示した表示装置の表示の様子について説明するための図である。 図１１は、従来の液晶駆動回路の概略構成を示すブロック図である。 図１２は、図１１に示した液晶駆動回路のアンプ回路の１出力分の概略構成を示す図である。
　以下、実施形態について図面を参照して説明する。なお、図面において同じ参照符号を付けた構成要素は、同様の機能を有するため再度の説明を省略することがある。
　(実施形態１)
　図１(a)は、実施形態１によるデータ線駆動回路100の構成例を示す。データ線駆動回路100は、図１(b)に示すように、液晶パネルや有機ELパネル等の表示パネルのM個(Mは２以上の整数)のデータ線D1～DMを駆動するM個の駆動電圧Y1～YMを出力する。データ線駆動回路100は、ラッチアドレス制御回路10と、ラッチ回路20,30と、デコード回路40と、アンプ回路S50と、階調電圧生成回路60と、設定レジスタ70とを備える。
　ラッチアドレス制御回路10は、イネーブル信号81,表示データクロック82,ラインクロック83が入力され、ラッチ信号91を出力する。ラッチ回路20は、表示パネルに表示する画像データ(デジタル信号)が入力表示データ84として入力され、ラッチアドレス制御回路10からのラッチ信号91に同期して、入力表示データ84をラッチする。ラッチ回路30は、ラッチ回路20によってラッチされたデータ92を、ラインクロック83に同期してラッチする。デコード回路40は、ラッチ回路30によってラッチされたデータ93および階調電圧生成回路60からの階調電圧89に基づいて、M個の表示電圧X1～XMを生成する。アンプ回路S50は、M個の表示電圧X1～XMが入力され、負荷であるM本のデータ線D1～DMを駆動できるように表示電圧X1～XMのインピーダンス変換を行い駆動電圧Y1～YMとして出力する。設定レジスタ70は、設定レジスタ設定データS86,設定レジスタ設定クロックS87が入力され、設定データ88を出力する。階調電圧生成回路60は、参照電圧85,設定データ88が入力され、階調電圧89を出力する。
　　〔アンプ回路〕
　図２は、図１(a)に示したアンプ回路S50の構成例を示す。アンプ回路S50は、入力用セレクタSAと、駆動用アンプSAMPと、出力用セレクタSBとを含む。なお、図２では、理解を容易にするために、N＝2の場合を例示している。
　入力用セレクタSAは、M個のセレクタSA1～SAMを含む。セレクタSA1～SAMは、表示電圧X1～XMにそれぞれ対応し、第i番目のセレクタSAi(i＝1～M)には、セレクタSAiに対応する第i番目の表示電圧Xi(i＝1～M)が入力される。セレクタSA1～SAMの各々は、1入力-(N+1)出力のセレクタである。セレクタSAi(i＝1～M)は、セレクト信号sig1に応答して、セレクタSAiの(N+1)個の出力端子のいずれか１つから表示電圧Xi(i＝1～M)を選択的に出力する。
　駆動用アンプSAMPは、ボルテージフォロワ接続された(M＋N)個の演算増幅器AP1～APM+N(Nは１以上の整数)を含む。
　出力用セレクタSBは、M個のセレクタSB1～SBMを含む。セレクタSB1～SBMは、表示パネルのM本のデータ線D1～DMにそれぞれ対応し、第i番目のセレクタSBi(i＝1～M)から出力された第i番目の駆動電圧Yi(i＝1～M)により、セレクタSBiに対応する第i番目のデータ線Di(i＝1～M)が駆動される。セレクタSB1～SBMの各々は、(N+1)入力-1出力のセレクタである。セレクタSBi(i＝1～M)は、セレクト信号sig1に応答して、セレクタSBiの(N+1)個の入力端子のいずれか１つに与えられた電圧を第i番目の駆動電圧Yiとして選択的に出力する。
　入力用セレクタSAの第i番目のセレクタSAi(i＝1～M)の(N+1)個の出力端子のうち、１つの出力端子は、第i番目の演算増幅器APi(i＝1～M)の非反転入力端子(+)に接続され、残りのN個の出力端子は、第(i+1)番目～第(i+N)番目の演算増幅器APi+1～APi+N(i＝1～M)の非反転入力端子(+)にそれぞれ接続される。
　出力用セレクタSBの第i番目のセレクタSBi(i＝1～M)の(N+1)個の入力端子のうち、１つの入力端子は、第i番目の演算増幅器APi(i＝1～M)の出力端子に接続され、残りのN個の入力端子は、第(i+1)番目～第(i+N)番目の演算増幅器APi+1～APi+N(i＝1～M)の出力端子にそれぞれ接続される。
　　〔演算増幅器の個数〕
　図２に示した駆動用アンプSAMPに含まれる演算増幅器AP1～APM+Nの個数(M+N)は、駆動電圧Y1～YMの個数(M)よりもN個多い。このNについて詳細に説明する。
　駆動用アンプSAMPの出力電圧精度(ΔV)，歩留まり(σ)，およびプロセスばらつきは、次のような関係にある。駆動用アンプSAMPの出力電圧精度(ΔV)が厳しく設定されている場合、歩留まり(σ)を高めようとすると、プロセスばらつきを非常に小さくすることが求められる。さらに、大画面で高精細な表示装置に要求されるアンプ回路の高精度化に応じるため、データ線駆動回路100は、以下の特徴を有する。すなわち、駆動用アンプSAMPの出力電圧精度(ΔV)から歩留まり(σ)を予め推定し、この歩留まり(σ)に応じてN個の演算増幅器を余分に用意しておき、所定の出力電圧精度を有していない１または複数の演算増幅器を、余分に用意されたN個の演算増幅器のうち１または複数の演算増幅器と置き替えることで、駆動用アンプSAMPの出力電圧精度(ΔV)を一定の範囲内に収め、プロセスばらつきが生じていても歩留まりを確保できるという特徴を有する。また、駆動用アンプSAMPの出力電圧精度(ΔV)とプロセスばらつきは、トランジスタの閾値電圧ばらつき(ΔVt)と、差動増幅部と能動負荷部の増幅率によって決まる。差動増幅部と能動負荷部の増幅率は、所定の出力電圧精度(ΔV)が得られるよう予め設定することができる。しかしながら、トランジスタのプロセスばらつきによって発生してしまうトランジスタの閾値電圧ばらつき(ΔVt)は、回路設計や回路方式によって対処することが非常に難しい。閾値電圧ばらつき(ΔVt)は、トランジスタサイズ(長さL,幅W)，ゲート酸化膜圧tox，比例係数Aを用いて表すと、[式1]のようになる。
ΔVt＝A×tox/(√WL)…[式1]
　ここから、歩留まりが確保できるトランジスタサイズ(W,L)を決定すればよい。
　しかしながら、こういった手段によってばらつきと歩留まりを推定することにも限界がある。そもそも、駆動用アンプSAMPの駆動電圧Y1～YMのばらつきの原因には、システマティックオフセットという設計上発生するものと、ランダムオフセットというプロセスばらつきに起因するものとの2つがある。設計上発生するシステマティックオフセットに関しては、回路定数の決定方法など、回路設計や回路方式によって抑制することは可能である。しかしながら、ランダムオフセットは、プロセスのある工程やマスクの製作工程である確率で発生してしまう。そのため、[式1]に基づいてトランジスタサイズ(W,L)を決めたとしても、ある頻度で閾値電圧がばらつくことが想定される。
　例えば、駆動用アンプSAMPに含まれる演算増幅器１つの歩留まり(σ)が99.7%となるように、トランジスタサイズ(W,L)を設定した場合、駆動用アンプSAMPの演算増幅器の個数を1000個とすると、駆動用アンプSAMPの1000個の出力端子のうち３端子（すなわち、３個の演算増幅器）が不良になることになる。このような不良を無くすためには、トランジスタサイズ(W,L)をさらに大きくして歩留まりを高めるのか、歩留まり自体を下げる（採れ数に対して大量に製作する）のかを選択することになり、いずれの場合もコストアップとなってしまう。ここで、駆動用アンプSAMPの救済回路として10個の演算増幅器が余分に用意されている場合、３個の演算増幅器を救済するために10個の演算増幅器が用意されていることになるので、(1－99.7/100)8の不良発生確率で救済でき、実使用上、ほぼ100%の歩留まりを実現することができる。さらに、駆動用アンプSAMPの演算増幅器(ここでは、1000個)に対して１%に相当する救済用の演算増幅器(ここでは、10個)の増加で済むので、コストアップも１%程度ですむ。
　また、救済用の演算増幅器を使用することを前提として、トランジスタサイズ(W,L)を縮小化することにより、駆動用アンプSAMPの回路面積をさらに低減することも可能である。例えば、演算増幅器のトランジスタのサイズを幅W'＝W/2,長さL＝L(そのまま)とすることにより、駆動用アンプSAMPの回路面積を約50％削減できる。ただし、この場合、演算増幅器の歩留まりは96.4%となるので、演算増幅器1000個当たりに36個の演算増幅器が不良となる可能性がある。そこで、この不良を救済するために、1000個の演算増幅器に対して50個の救済用の演算増幅器を余分に設けるものとする。救済用の演算増幅器は、他の演算増幅器と同様に製造できるので、演算増幅器の歩留まりが96.4%である場合、50個の救済用の演算増幅器のうち48個以上の演算増幅器を正常な演算増幅器として確保することが可能となる。このように、救済用の演算増幅器を余分に用意することにより、駆動用アンプSAMPの面積が0.5％だけ微増することになるが、駆動用アンプSAMPの出力電圧精度を確保することができる。すなわち、高精度で小面積,低消費電力,かつ,ローコストなアンプ回路S50を実現することができる。
　上記のように、精度不良を予め想定して救済用の演算増幅器の個数(N)を設定し、駆動電圧Y1～YMの個数(M)よりもN個多い(M＋N)個の演算増幅器AP1～APM+Nを駆動用アンプSAMPに設ける。なお、(M+N)個の演算増幅器AP1～APM+Nのうち未使用の演算増幅器（例えば、不良の演算増幅器など）を動作停止状態に制御しておいても良い。このように制御することにより、電力の増加を防止できる。
　　〔動作〕
　次に、実施形態１によるデータ線駆動回路100の動作について説明する。
　まず、駆動用アンプSAMPの演算増幅器AP1～APM+Nの各々が所定の出力電圧精度を有するか否か（演算増幅器の出力誤差が所定の誤差範囲内に収まるか否か）を検査し、所定の出力電圧精度を有する演算増幅器の中からM個の演算増幅器を選択し、M個のセレクタSAi～SAMの各々に互いに異なる１つの演算増幅器が割り当てられるように、選択したM個の演算増幅器をM個のセレクタSAi～SAMにそれぞれ割り当てる。このような選択は、上記のように精度不良を予め想定して救済用の演算増幅器の個数(N)を予め設定しているので可能となる。そして、選択したM個の演算増幅器のアドレス（セレクト値）を、データ線駆動回路100の外部に設けられた記憶装置(例えば、EEPROMやフラッシュメモリ)に格納しておく。
　次に、記憶装置に格納されたアドレス（セレクト値）をM×(1+log2(N+1))ビットのセレクト信号sig1として入力用セレクタSAおよび出力用セレクタSBに入力する。入力用セレクタSAの第i番目のセレクタSAi(i＝1～M)は、第i番目の表示電圧Xi(i＝1～M)を、演算増幅器APi～APi+N(i＝1～M)のうちセレクト信号sig1により特定される１つの演算増幅器の非反転入力端子(+)に出力する。出力用セレクタSBの第i番目のセレクタSBi(i＝1～M)は、演算増幅器APi～APi+N(i＝1～M)のうちセレクト信号sig1により特定される１つの演算増幅器の出力を第i番目の駆動電圧Yi(i＝1～M)として出力する。
　このようにして、入力用セレクタSAおよび出力用セレクタSBにより、(M＋N)個の演算増幅器AP1～APM+Nの中からM個の演算増幅器が選択される。なお、演算増幅器APi～APi+N(i＝1～M)のうち非選択の演算増幅器（入力用セレクタSAおよび出力用セレクタSBによって選択されない演算増幅器）をパワーオフ(停止)するように処理しておいても良い。
　以上のように、(M＋N)個の演算増幅器AP1～APM+Nの中から所定の出力電圧精度（データ線駆動回路100に要求されている出力電圧精度）を有するM個の演算増幅器を選択して使用することにより、M個の駆動電圧Y1～YMを高精度化することができる。
　さらに、従来技術（特許文献１）とは異なり、抵抗素子などを用いて高精度化を図っていないので、従来技術のような余計な電流が発生しない。また、抵抗素子を追加しなくても良いので、従来技術よりも面積増大を抑えることができる。さらに、非選択の演算増幅器の電力を数pA以下(ほぼ0)に抑えることができる。このように、抵抗素子の追加による電力，面積の増加を防止できる。
　また、(M＋N)個の演算増幅器AP1～APM+Nの中から所定の出力電圧精度を有するM個の演算増幅器を選択して使用することは、ミスマッチの小さいトランジスタによって構成された演算増幅器を選択していることになる。そのため、温度や電源による変動も、同種のトランジスタの変動であるので、ほぼ発生しない。これにより、電源電圧や温度変動によるオフセット電圧の変動を抑制できる。
　なお、ボルテージフォロワ接続された(M＋N)個の演算増幅器AP1～APM+Nは、あくまでも駆動回路の１つの形態にすぎず、(M＋N)個の他の負帰還回路(反転増幅器，非反転増幅器)を代わりに用いることもできる。
　(実施形態１の変形例１)
　実施形態１では、駆動用アンプSAMPの演算増幅器を余分にN個予め用意して、(M+N)個の演算増幅器AP1～APM+Nの中から所定の出力電圧精度を有するM個の演算増幅器を選択する構成としたが、この変形例１では、演算増幅器の全体ではなく演算増幅器の内部の差動増幅対トランジスタのみを余分にN個予め用意して、実施形態１と同様の制御や選択方法を用いることを特徴としている。
　図３は、実施形態１の変形例１によるアンプ回路S50の構成を示す。このアンプ回路S50は、2M個のセレクタSA1～SA2Mと、2M個のセレクタSB1～SB2Mと、M個のセレクタSI1～SIMと、M個のセレクタSF1～SFMと、(M+N)個の非反転入力トランジスタMp1～MpM+Nと、(M+N)個の反転入力トランジスタMn1～MnM+Nと、M個の能動負荷部DL1～DLMと、M個の出力駆動部およびカレントミラー部CM1～CMMとを含む。なお、実施形態１と同様、図３においても、理解を容易にするために、N＝2の場合を例示している。
　第i番目の非反転入力トランジスタMpi(i＝1～M+N)と第i番目の反転入力トランジスタMni(i＝1～M+N)は、第i番目の差動増幅対トランジスタ(Mpi,Mni)を構成する。すなわち、図３に示したアンプ回路S50では、駆動電圧Y1～YMの個数(M)よりもN個多い(M＋N)個の差動増幅対トランジスタ(Mp1,Mn1)～(MpM+N,MnM+N)が設けられている。
　セレクタSI1～SIMは、表示電圧X1～XMにそれぞれ対応し、第i番目のセレクタSIi(i＝1～M)には、セレクタSIiに対応する第i番目の表示電圧Xi(i＝1～M)が入力される。セレクタSI1～SIMの各々は、1入力-(N+1)出力のセレクタである。セレクタSIi(i＝1～M)の(N+1)個の出力端子は、第i番目～第(i+N)番目の非反転入力トランジスタMpi～Mpi+N(i＝1～M)のゲート端子にそれぞれ接続される。セレクタSIi(i＝1～M)は、セレクト信号sig1に応答して、セレクタSIiの(N+1)個の出力端子のいずれか１つから表示電圧Xi(i＝1～M)を選択的に出力する。
　セレクタSF1～SFMは、出力駆動部およびカレントミラー部CM1～CMMの出力電圧OUT1～OUTMにそれぞれ対応し、第i番目のセレクタSFi(i＝1～M)には、セレクタSFiに対応する第i番目の出力電圧OUTi(i＝1～M)が入力される。セレクタSF1～SFMの各々は、1入力-(N+1)出力のセレクタである。セレクタSFi(i＝1～M)の(N+1)個の出力端子は、第i番目～第(i+N)番目の反転入力トランジスタMni～Mni+N(i＝1～M)のゲート端子にそれぞれ接続される。セレクタSFi(i＝1～M)は、セレクト信号sig1に応答して、セレクタSFiの(N+1)個の出力端子のいずれか１つからセレクタSFiに対応する出力電圧OUTi(i＝1～M)を選択的に出力する。
　能動負荷部DL1～DLMの各々は、演算増幅器の能動負荷機能を果たす能動負荷回路である。出力駆動部およびカレントミラー部CM1～CMMの各々は、演算増幅器の出力回路と、差動増幅対トランジスタにバイアス（バイアス電流）を与えるカレントミラー回路とを含む。
　セレクタSA1～SAMは、能動負荷部DL1～DLMにそれぞれ対応し、第i番目のセレクタSAi(i＝1～M)には、セレクタSAiに対応する第i番目の能動負荷部DLiの出力電圧DNi(i＝1～M)が入力される。セレクタSA1～SAMの各々は、1入力-(N+1)出力のセレクタである。セレクタSAi(i＝1～M)の(N+1)個の出力端子は、第i番目～第(i+N)番目の反転入力トランジスタMni～Mni+N(i＝1～M)のドレイン端子にそれぞれ接続される。セレクタSAi(i＝1～M)は、セレクト信号sig1に応答して、セレクタSAiの(N+1)個の出力端子のいずれか１つから能動負荷部DLiの出力電圧DNi(i＝1～M)を選択的に出力する。
　セレクタSAM+1～SA2Mは、能動負荷部DL1～DLMにそれぞれ対応し、第j番目のセレクタSAj(j＝M+1～2M)には、セレクタSAjに対応する第i番目の能動負荷部DLiの出力電圧DPi(i＝1～M)が入力される。セレクタSAM+1～SA2Mの各々は、1入力-(N+1)出力のセレクタである。セレクタSAj(j＝M+1～2M)の(N+1)個の出力端子は、第i番目～第(i+N)番目の非反転入力トランジスタMpi～Mpi+N(i＝1～M)のドレイン端子にそれぞれ接続される。セレクタSAj(j＝M+1～2M)は、セレクト信号sig1に応答して、セレクタSAjの(N+1)個の出力端子のいずれか１つから能動負荷部DLiの出力電圧DPi(i＝1～M)を選択的に出力する。
　セレクタSB1～SBMは、セレクタSA1～SAMにそれぞれ対応する。セレクタSB1～SBMの各々は、(N+1)入力-1出力のセレクタである。第i番目のセレクタSBi(i＝1～M)の(N+1)個の入力端子は、第i番目～第(i+N)番目の反転入力トランジスタMni～Mni+N(i＝1～M)のソース端子に接続される。セレクタSBi(i＝1～M)は、セレクト信号sig1に応答して、セレクタSBiの(N+1)個の入力端子のいずれか１つを第i番目の出力駆動部およびカレントミラー部CMi(i＝1～M)の端子Sに選択的に接続する。
　セレクタSBM+1～SB2Mは、セレクタSAM+1～SA2Mにそれぞれ対応する。セレクタSBM+1～SB2Mの各々は、(N+1)入力-1出力のセレクタである。第j番目のセレクタSBj(j＝M+1～2M)の(N+1)個の入力端子は、第i番目～第(i+N)番目の非反転入力トランジスタMpi～Mpi+N(i＝1～M)のソース端子にそれぞれ接続される。セレクタSBj(j＝M+1～2M)は、セレクト信号sig1に応答して、セレクタSBjの(N+1)個の入力端子のいずれか１つを第i番目の出力駆動部およびカレントミラー部CMi(i＝1～M)の端子Sに選択的に接続する。
　第i番目のセレクタSBi(i＝1～M)の出力電圧Si(i＝1～M)と第(M+i)番目のセレクタSBM+i(i＝1～M)の出力電圧SM+i(i＝1～M)は、第i番目の出力駆動部およびカレントミラー部CMi(i＝1～M)の入力端子Sに供給される。第i番目の能動負荷部DLiの出力電圧DPi(i＝1～M)は、第i番目の出力駆動部およびカレントミラー部CMi(i＝1～M)の入力端子DPに供給される。
　　〔能動負荷部〕
　図４(a)は、図３に示した能動負荷部DLi(i＝1～M)の構成例を示す。能動負荷部DLiは、ダイオード接続されたPchトランジスタp11と、これと対をなすPchトランジスタp12とを含み、電源電圧AVDDが与えられる電源ノードと端子DNとの間を流れる電流と、電源電圧AVDDが与えられる電源ノードと端子DPとの間を流れる電流とが等しくなるように動作する。能動負荷部DLiの端子DP,DNが非反転入力トランジスタMp1～MpM+Nのいずれか１つ，反転入力トランジスタMn1～MnM+Nのいずれか１つにそれぞれ接続されることにより、差動増幅器が構成される。
　　〔出力駆動部およびカレントミラー部〕
　図４(b)は、図３に示した出力駆動部およびカレントミラー部CMi(i＝1～M)の構成例を示す。出力駆動部およびカレントミラー部CMiは、ダイオード接続されたNchトランジスタn11と、Nchトランジスタn12と、Nchトランジスタn13と、Pchトランジスタp13と、位相補償容量c11とを含む。Nchトランジスタn11は、バイアス電流が入力される端子IREFと接地電圧AVSSが与えられる接地ノードとの間に接続される。Nchトランジスタn12は、Nchトランジスタn11のゲート電圧に応じて、差動増幅対をなす非反転入力トランジスタMp1～MpM+Nおよび反転入力トランジスタMn1～MnM+Nにバイアス電流を供給する。Nchトランジスタn13は、Nchトランジスタn11のゲート電圧に応じて、出力端子OUTにバイアス電流を供給する。Pchトランジスタp13は、出力端子OUTと電源電圧AVDDが与えられる電源ノードとの間に接続される。
Pchトランジスタp13は、出力用トランジスタであり、Pchトランジスタp13のゲート端子を端子DPに接続することにより差動増幅器の出力トランジスタとして機能する。位相補償容量c11は、Pchトランジスタp13のゲート端子と出力端子OUTとの間に接続される。位相補償容量c11は、上記の差動増幅器と出力部(Pchトランジスタp13およびNchトランジスタn13)のような２つ以上の増幅器を接続する場合に、安定性の確保のために必要となり、概ね数pF程度となる。通常、半導体装置上において、容量の占有面積は他の構成素子の占有面積よりも大きくなる場合が多い。
　　〔動作〕
　次に、図３に示したアンプ回路S50の動作についてを説明する。ここでは、非反転入力トランジスタMp1～MpM+Nおよび反転入力トランジスタMn1～MnM+NのうちトランジスタMp2,Mn2が不良トランジスタ（閾値(Vt)ばらつきの大きいトランジスタ）であり、それ以外のトランジスタは、製造上ばらついていないと仮定する。
　図３に示したアンプ回路S50を含むデータ線駆動回路100を動作させると、まず、第１番目の差動増幅対トランジスタ(Mp1,Mn1)が選択されるように、セレクタSA1,SB1,SF1,SAM+1,SBM+1,SI1にセレクト信号sig1が入力される。これにより、能動負荷部DL1,差動増幅対トランジスタ(Mp1,Mn1),出力駆動部およびカレントミラー部CM1は、図２における演算増幅器AP1と同様の動作をすることができる。この状態において、表示電圧X1をセレクタSI1に入力すると、能動負荷部DL1,差動増幅対トランジスタ(Mp1,Mn1),出力駆動部およびカレントミラー部CM1によって表示電圧X1がインピーダンス変換され、表示電圧X1の電圧レベルに等しい電圧レベルを有する電圧が駆動電圧Y1として出力される。ここで、トランジスタMp1,Mn1は不良トランジスタではないので、ほぼ期待値に等しい駆動電圧Y1が得られる。そして、差動増幅対トランジスタ(Mp1,Mn1)を選択することを確定し、これらがセレクタSA1,SB1,SF1,SAM+1,SBM+1,SI1によって選択されるように、外部記憶装置に差動増幅対トランジスタ(Mp1,Mn1)のアドレス（セレクト値）を記憶しておく。
　次に、第２番目の差動増幅対トランジスタ(Mp2,Mn2)が選択されるように、セレクタSA2,SB2,SF2,SAM+2,SBM+2,SI2にセレクト信号sig1が入力される。これにより、能動負荷部DL2,トランジスタMp2,Mn2,出力駆動部およびカレントミラー部CM2は、図２における演算増幅器AP2と同様の動作をすることができる。しかし、この状態において、表示電圧X2をセレクタSI2に入力しても、能動負荷部DL2,差動増幅対トランジスタ(Mp2,Mn2),出力駆動部およびカレントミラー部CM2によって表示電圧X2を正常にインピーダンス変換することができず、表示電圧X2の電圧レベルに等しい電圧レベルを有する駆動電圧Y2を出力することができない。なぜなら、トランジスタMp2,Mn2が不良トランジスタであるからである。
　この場合、さらに、第３番目の差動増幅対トランジスタ(Mp3,Mn3)が選択されるように、セレクタSA2,SB2,SF2,SAM+2,SBM+2,SI2にセレクト信号sig1が入力される。これにより、能動負荷部DL2,差動増幅対トランジスタ(Mp3,Mn3),出力駆動部およびカレントミラー部CM2は、図２における演算増幅器AP3と同様の動作をすることができる。この状態において、表示電圧X2を入力すると、能動負荷部DL2,差動増幅対トランジスタ(Mp3,Mn3),出力駆動部およびカレントミラー部CM2によって表示電圧X2がインピーダンス変換され、表示電圧X2の電圧レベルに等しい電圧レベルを有する電圧が駆動電圧Y2として出力される。ここで、トランジスタMp3,Mn3は不良トランジスタではないので、ほぼ期待値に等しい駆動電圧Y2が得られる。そして、差動増幅対トランジスタ(Mp3,Mn3)を選択することを確定し、これらがセレクタSA2,SB2,SF2,SAM+2,SBM+2,SI2によって選択されるように、外部記憶装置に差動増幅対トランジスタ(Mp3,Mn3)のアドレス（セレクト値）を記憶しておく。
　このような動作を繰り返すことで、不良トランジスタを除いたM個のアドレスを記憶装置に記憶することができ、表示の際に、不良トランジスタを除いたM個のアドレスのみを入力することで、特性ばらつきのないM個の差動増幅器を構成することが可能となる。
　以上のように、(M＋N)個の差動増幅対トランジスタ(Mp1,Mn1)～(MpM+N,MnM+N)の中から所定の出力電圧精度を有するM個の差動増幅対トランジスタを選択してM個の差動増幅器を構成することで、M個の出力電圧Y1～YMを高精度化することができる。
　さらに、従来技術とは異なり、抵抗素子などを用いて高精度化を図っていないので、従来技術のような余計な電流が発生しない。また、抵抗素子を追加しなくても良いので、従来技術よりも面積増大を抑えることができる。さらに、非選択のN個の差動増幅対トランジスタの電力を数pA以下(ほぼ0)に抑えることができる。このように、抵抗素子の追加による電力，面積の増加を防止できる。
　また、(M＋N)個の差動増幅対トランジスタ(Mp1,Mn1)～(MpM+N,MnM+N)の中から所定の出力電圧精度を有するM個の差動増幅対トランジスタを選択してM個の差動増幅器を構成することは、ミスマッチの小さいトランジスタによって構成された演算増幅器を選択していることになる。そのため、温度や電源による変動も、同種のトランジスタの変動であるので、ほぼ発生しない。これにより、電源電圧や温度変動によるオフセット電圧の変動を抑制できる。
　さらに、能動負荷部,出力駆動部およびカレントミラー部をM個ずつ設けるだけで良いので、実施形態１に比べて、能動負荷部,出力駆動部およびカレントミラー部をN個ずつ削減できる。なお、出力駆動部およびカレントミラー部には、他の構成素子の占有面積よりも大きな占有面積を有する位相補償容量が含まれているので、位相補償容量の形成領域を削減することは、データ線駆動回路の面積縮小効果に大きく寄与する。
　(実施形態１の変形例２)
　実施形態１では、駆動用アンプSAMPの演算増幅器を余分にN個予め用意して、(M+N)個の演算増幅器AP1～APM+Nの中から所定の出力電圧精度を有するM個の演算増幅器を選択する構成としたが、この変形例２では、演算増幅器の全体ではなく演算増幅器の内部の差動増幅部のみを余分にN個予め用意して、実施形態１と同様の制御や選択方法を用いることを特徴としている。
　図５は、実施形態１の変形例２によるアンプ回路S50の構成を示す。このアンプ回路S50は、M個のセレクタSA1～SAMと、M個のセレクタSB1～SBMと、M個のセレクタSF1～SFMと、(M+N)個の差動増幅部DA1～DAM+Nと、M個の出力駆動部およびカレントミラー部CM1～CMMとを含む。なお、実施形態１と同様、図５においても、理解を容易にするために、N＝2の場合を例示している。
　セレクタSA1～SAMは、表示電圧X1～XMにそれぞれ対応し、第i番目のセレクタSAi(i＝1～M)には、セレクタSAiに対応する第i番目の表示電圧Xi(i＝1～M)が入力される。セレクタSA1～SAMの各々は、1入力-(N+1)出力のセレクタである。セレクタSAi(i＝1～M)の(N+1)個の出力端子は、第i番目～第(i+N)番目の差動増幅部DAi～DAi+N(i＝1～M)の端子INPにそれぞれ接続される。セレクタSAi(i＝1～M)は、セレクト信号sig1に応答して、セレクタSAiの(N+1)個の出力端子のいずれか１つから表示電圧Xi(i＝1～M)を選択的に出力する。
　セレクタSF1～SFMは、出力駆動部およびカレントミラー部CM1～CMMの出力電圧OUT1～OUTMにそれぞれ対応し、第i番目のセレクタSFi(i＝1～M)には、セレクタSFiに対応する第i番目の出力電圧OUTi(i＝1～M)が入力される。セレクタSF1～SFMの各々は、1入力-(N+1)出力のセレクタである。セレクタSFi(i＝1～M)の(N+1)個の出力端子は、第i番目～第(i+N)番目の差動増幅部DAi～DAi+N(i＝1～M)の端子INNにそれぞれ接続される。セレクタSFi(i＝1～M)は、セレクト信号sig1に応答して、セレクタSFiの(N+1)個の出力端子のいずれか１つからセレクタSFiに対応する出力電圧OUTi(i＝1～M)を選択的に出力する。
　セレクタSB1～SBMは、セレクタSA1～SAMにそれぞれ対応する。セレクタSB1～SBMの各々は、(N+1)入力-1出力のセレクタである。第i番目のセレクタSBi(i＝1～M)の(N+1)個の入力端子は、第i番目～第(i+N)番目の差動増幅部DAi～DAi+N(i＝1～M)の端子VPにそれぞれ接続される。セレクタSBi(i＝1～M)は、セレクト信号sig1に応答して、セレクタSBiの(N+1)個の入力端子のいずれか１つを第i番目の出力駆動部およびカレントミラー部CMiの端子VPに選択的に接続する。セレクタSBi(i＝1～M)の出力電圧Si(i＝1～M)は、出力駆動部およびカレントミラー部CMi(i＝1～M)の端子VPに供給される。出力駆動部およびカレントミラー部CMi(i＝1～M)は、演算増幅器の出力回路であり、差動増幅部DA1～DAM+Nのいずれか１つに接続することで、演算増幅器として動作できる。
　　〔差動増幅部〕
　図６(a)は、図５に示した差動増幅部DAi(i＝1～M)の構成例を示す。差動増幅部DAiは、１対のPchトランジスタ(p21,p22)と、１対のNchトランジスタ(n21,n22)と、Nchトランジスタn23とを含む。Pchトランジスタ(p21,p22)は、能動負荷を構成し、１対のNchトランジスタ(n21,n22)は、１対のPchトランジスタ(p21,p22)に接続され、Nchトランジスタn23は、１対のNchトランジスタ(n21,n22)にバイアス電流を供給する。また、Pchトランジスタp21は、ダイオード接続され、Pchトランジスタp22のゲート端子は、Pchトランジスタp21のゲート端子に接続され、Pchトランジスタp22およびNchトランジスタn22のドレイン端子は、差動増幅部DAiの端子VPに接続される。Nchトランジスタn21,n22,n23のゲート端子は、差動増幅部DAiの端子INN,INP,IREFにそれぞれ接続される。なお、差動増幅部DAiの端子IREFには、バイアス電圧が入力される。
　　〔出力駆動部およびカレントミラー部〕
　図６(b)は、図５に示した出力駆動部およびカレントミラー部CMi(i＝1～M)の構成例を示す。出力駆動部およびカレントミラー部CMiは、電源電圧AVDDが与えられる電源ノードと出力端子OUTとの間に接続されたPchトランジスタp23と、位相補償容量C21と、接地電圧AVSSが与えられる接地ノードと出力端子OUTとの間に接続されたNchトランジスタn24とを含む。Nchトランジスタn24のゲート端子は、バイアス電圧が入力される端子IREFに接続され、Nchトランジスタn24は、端子IREFを介してバイアス電圧をゲート端子に受けることにより、バイアス電流を発生させる。Pchトランジスタp23のゲート端子は、出力駆動部およびカレントミラー部CMiの端子VPに接続される。出力端子OUTには、出力電圧OUTiが発生する。位相補償容量C21は、Pchトランジスタp23のゲート端子と出力端子OUTとの間に接続される。
　　〔動作〕
　次に、図５に示したアンプ回路S50の動作について説明する。ここで、差動増幅部DA1～DAM+Nのうち差動増幅部DA2が不良差動増幅部（閾値電圧ばらつきの大きい不良トランジスタが存在し、オフセット電圧を発生させてしまう差動増幅部）であるものとし、それ以外の差動増幅部は問題がない（すなわち、差動増幅部を構成するトランジスタが製造上ばらついていない）ものと仮定する。
　図５に示したアンプ回路S50を含むデータ線駆動回路100を動作させると、まず、第１番目の差動増幅部DA1が選択されるように、セレクタSA1,SB1,SF1にセレクト信号sig1が入力される。これにより、差動増幅部DA1,出力駆動部およびカレントミラー部CM1は、図２における演算増幅器AP1と同様の動作をすることができる。この状態において、表示電圧X1をセレクタSA1に入力すると、差動増幅部DA1,出力駆動部およびカレントミラー部CM1によって表示電圧X1がインピーダンス変換され、表示電圧X1の電圧レベルに等しい電圧レベルを有する電圧が駆動電圧Y1として出力される。ここで、差動増幅部DA1を構成するトランジスタは不良トランジスタではないので、ほぼ期待値に等しい駆動電圧Y1が得られる。そして、差動増幅部DA1を選択することを確定し、これらがセレクタSA1,SB1,SF1によって選択されるように、外部記憶装置に差動増幅部DA1のアドレス（セレクト値）を記憶しておく。
　次に、第２番目の差動増幅部DA2が選択されるように、セレクタSA2,SB2,SF2にセレクト信号sig1が入力される。これにより、差動増幅部DA2,出力駆動部およびカレントミラー部CM2は、図２における演算増幅器AP2と同様の動作をすることができる。しかし、この状態において、表示電圧X2をセレクタSA2に入力しても、差動増幅部DA2,出力駆動部およびカレントミラー部CM2によって表示電圧X2を正常にインピーダンス変換することができず、表示電圧X2の電圧レベルに等しい電圧レベルを有する駆動電圧Y2を出力することができない。なぜなら、差動増幅部DA2を構成するトランジスタには、不良トランジスタが含まれているからである。
　この場合、さらに、第３番目の差動増幅部DA3が選択されるように、セレクタSA2,SB2,SF2にセレクト信号sig1が入力される。これにより、差動増幅部DA3,出力駆動部およびカレントミラー部CM2は、図２における演算増幅器AP3と同様の動作をすることができる。
　この状態において、入力信号X2を入力すると、差動増幅部DA3,出力駆動部およびカレントミラー部CM2によって表示電圧X2がインピーダンス変換され、表示電圧X2の電圧レベルに等しい電圧レベルを有する電圧が駆動電圧Y2として出力される。ここで、差動増幅部DA3を構成するトランジスタは不良トランジスタではないので、ほぼ期待値に等しい電圧が得られる。そして、差動増幅部DA3を選択することを確定し、これらがセレクタSA2,SB2,SF2によって選択されるように、外部記憶装置に差動増幅部DA3のアドレス（セレクト値）を記憶しておく。
　このような動作を繰り返すことで、不良トランジスタを含む差動増幅部を除いたM個のアドレスを記憶装置に記憶することができ、表示の際に、不良トランジスタを含む差動増幅部を除いたM個のアドレスのみを入力することで、特性ばらつきのないM個の差動増幅器を構成することが可能となる。
　以上のように、(M＋N)個の差動増幅部DA1～DAM+Nの中から所定の出力電圧精度を有するM個の差動増幅部を選択してM個の差動増幅器を構成することで、M個の出力電圧Y1～YMを高精度化することができる。
　さらに、従来技術とは異なり、抵抗素子などを用いて高精度化を図っていないので、従来技術のような余計な電流が発生しない。また、抵抗素子を追加しなくても良いので、従来技術よりも面積増大を抑えることができる。さらに、非選択のN個の差動増幅部の電力を数pA以下(ほぼ0)に抑えることができる。このように、抵抗素子の追加による電力，面積の増加を防止できる。
　また、(M＋N)個の差動増幅部DA1～DAM+Nの中から所定の出力電圧精度を有するM個の差動増幅部を選択してM個の差動増幅器を構成することは、ミスマッチの小さいトランジスタによって構成された演算増幅器を選択していることになる。そのため、温度や電源による変動も、同種のトランジスタの変動であるので、ほぼ発生しない。これにより、電源電圧や温度変動によるオフセット電圧の変動を抑制できる。
　さらに、M個の出力駆動部およびカレントミラー部CMiを設けるだけで良いので、実施形態１に比べて、N個の出力駆動部およびカレントミラー部を削減できる。なお、出力駆動部およびカレントミラー部には、他の構成素子の占有面積よりも大きな占有面積を有する位相補償容量が含まれているので、位相補償容量の形成領域を削減することは、データ線駆動回路の面積縮小効果に大きく寄与する。
　また、差動増幅部DAiを１つの組としてシリコン上に作りこむことにより、差動増幅対をなすNchトランジスタと能動負荷をなすPchトランジスタとが個別に選択されていた変形例１に比べて、配線，配置の複雑さが解消され、配線長の短い対称配置の構造をとることができる。そのため、変形例１に比べて寄生容量が小さく、その結果、高速動作や発振安定性の高い動作を実現できる。
　(実施形態２)
　実施形態２によるデータ線駆動回路100の全体構成は、実施形態１(図１(a))と同様である。実施形態２によるデータ線駆動回路100は、アンプ回路S50の内部構成が実施形態１と異なっている。
　図７は、実施形態２によるアンプ回路S50の構成例を示す。このアンプ回路S50は、入力用セレクタSAと、駆動用アンプSAMPと、出力用セレクタSBと、(M+N)個のスイッチSW1～SWM+Nと、不良アンプ検出回路32と、制御ロジック回路33と、不良アンプ記憶用レジスタ34と、セレクタ用レジスタ35とを含む。なお、図７においても、理解を容易にするために、N＝2の場合を例示している。
　入力用セレクタSAは、M個のセレクタSA1～SAMを含む。セレクタSA1～SAMは、表示電圧X1～XMにそれぞれ対応し、第i番目のセレクタSAi(i＝1～M)には、セレクタSAiに対応する第i番目の表示電圧Xi(i＝1～M)が入力される。セレクタSA1～SAMの各々は、1入力-(N+1)出力のセレクタである。セレクタSAi(i＝1～M)は、セレクト信号sig1に応答して、セレクタSAiの(N+1)個の出力端子のいずれか１つから表示電圧Xi(i＝1～M)を選択的に出力する。
　駆動用アンプSAMPは、ボルテージフォロワ接続された(M＋N)個の演算増幅器AP1～APM+Nを備えている。ここでも、実施形態１と同様、ある頻度で発生する精度不良を予め想定しておいて救済用の演算増幅器の個数(N)を設定し、出力電圧Y1～YMの個数(M)よりもN個多い(M＋N)個の演算増幅器AP1～APM+Nを駆動用アンプSAMPに設ける。
　出力用セレクタSBは、M個のセレクタSB1～SBMを含む。セレクタSB1～SBMは、表示パネルのM本のデータ線D1～DMにそれぞれ対応し、第i番目のセレクタSBi(i＝1～M)から出力された第i番目の駆動電圧Yi(i＝1～M)により、セレクタSBiに対応する第i番目のデータ線Di(i＝1～M)が駆動される。セレクタSB1～SBMの各々は、(N+1)入力-1出力のセレクタである。セレクタSBi(i＝1～M)は、セレクト信号sig1に応答して、セレクタSBiの(N+1)個の入力端子のいずれか１つに与えられた電圧を第i番目の駆動電圧Y1として選択的に出力する。
　入力用セレクタSAの第i番目のセレクタSAi(i＝1～M)の(N+1)個の出力端子のうち、１つの出力端子は、第i番目の演算増幅器APi(i＝1～M)の非反転入力端子(+)に接続され、残りのN個の出力端子は、第(i+1)番目～第(i+N)番目の演算増幅器APi+1～APi+N(i＝1～M)の非反転入力端子(+)にそれぞれ接続される。
　出力用セレクタSBの第i番目のセレクタSBi(i＝1～M)の(N+1)個の入力端子のうち、１つの入力端子は、第i番目の演算増幅器APi(i＝1～M)の出力端子に接続され、残りのN個の入力端子は、第(i+1)番目～第(i+N)番目の演算増幅器APi+1～APi+N(i＝1～M)の出力端子にそれぞれ接続される。
　スイッチSW1～SWM+Nは、演算増幅器AP1～APM+Nにそれぞれ対応する。第i番目のスイッチSWi(i＝1～M+N)は、制御ロジック回路33からの制御信号に応答して、スイッチSWiに対応する第i番目の演算増幅器APi(i＝1～M+N)の出力の不良アンプ検出回路32への供給/非供給を切り替える。
　不良アンプ検出回路32および制御ロジック回路33は、(M＋N)個の演算増幅器AP1～APM+Nの各々について、その演算増幅器が所定の出力電圧精度（例えば、階調電圧の１階調以下の電圧精度）を有するか否かを判定する。不良アンプ記憶用レジスタ34は、N個のレジスタを含む。N個のレジスタの各々は、(1+log2M)ビットの情報を記憶可能であり、不良アンプ検出回路32によって不良アンプ（所定の出力電圧精度を有していない演算増幅器）と判定された演算増幅器のアドレスを記憶する。セレクタ用レジスタ35は、M個のレジスタを含む。M個のレジスタの各々は、(1+log2(N+1))ビットの情報を記憶可能である。M個のレジスタにそれぞれ格納されたM個のレジスタ値は、M個のセレクタSA1～SAMおよびM個のセレクタSB1～SBMにそれぞれ対応する。また、セレクタ用レジスタ35は、M個のレジスタ値に基づいてセレクト信号sig1を発生させる。
　　〔動作〕
　次に、実施形態２によるデータ線駆動回路100の動作について説明する。
　駆動用アンプSAMPの演算増幅器AP1～APM+N,入力用セレクタSAのセレクタSA1～SAM,出力用セレクタSBのセレクタSB1～SBMには、物理的に配置されている一方向の端から順にアドレスが増えるように仮想アドレスを割り当てる。ここでは、駆動用アンプSAMPの演算増幅器AP1～APM+Nにそれぞれアドレス1～(M＋N)が割り当てられ、入力用セレクタSAのセレクタSA1～SAMにそれぞれアドレス1～Mが割り当てられ、出力用セレクタSBのセレクタSB1～SBMにそれぞれアドレス1～Mが割り当てられるものとする。
　以下に、(M＋N)個の演算増幅器AP1～APM+Nの中で所定の出力電圧精度を有していない演算増幅器を検出して記憶する処理（ステップ１）と、M個の演算増幅器を構成する処理（ステップ２）について説明する。
　　　《ステップ１》
　まず、ステップ１では、制御ロジック回路33は、最小アドレスが割り当てられた演算増幅器AP1に対応するスイッチSW1からスイッチSW1～SWM+Nを順次ONにして、演算増幅器AP1～APM+Nの出力を不良アンプ検出回路32に順次入力する。不良アンプ検出回路32は、演算増幅器の出力が入力される毎に、その演算増幅器が不良アンプであるか否かを判定する。
　なお、図８(a)のように、不良アンプ検出回路32は、比較器301を含んでいても良い。この場合、階調電圧生成回路60の階調電圧のうち所定の階調電圧を表示電圧X1～XMとして演算増幅器AP1～APM+Nの非反転入力端子(+)に入力し、演算増幅器AP1～APM+Nのうちいずれか１つの演算増幅器（制御ロジック回路33によって選択された演算増幅器）の出力電圧Yを比較器301の一方の入力端子に入力し、所定の階調電圧（演算増幅器AP1～APM+Nの非反転入力端子(+)に入力された階調電圧）よりも半階調高い基準電圧VREF1を比較器301の他方の入力端子に入力する。このように構成することにより、演算増幅器AP1～APM+Nが階調電圧の半階調以下の電圧精度を有するか否か（演算増幅器の出力誤差が階調電圧の半階調よりも狭い誤差範囲内に収まるか否か）を判定することができる。例えば、比較器301の出力S301がハイレベルである場合は、演算増幅器が所定の出力電圧精度を有すると判定されたことになり、比較器301の出力S301がローレベルである場合は、演算増幅器が所定の出力電圧精度を有していないと判定されたことになる。
　また、図８(b)のように、不良アンプ検出回路32は、比較器301,302を含んでいても良い。この場合、比較器302の一方の入力端子には、演算増幅器AP1～APM+Nのうちいずれか１つの演算増幅器の出力電圧Yが入力され、比較器302の他方の入力端子には、所定の階調電圧よりも半階調低い基準電圧VREF2が入力される。このように構成することにより、演算増幅器AP1～APM+Nが階調電圧の半階調以下の電圧精度を有するか否か（演算増幅器の出力誤差が階調電圧の半階調よりも狭い誤差範囲内に収まるか否か）を判定できる。例えば、比較器301,302の出力S301,S302の両方がハイレベルである場合は、演算増幅器が所定の出力電圧精度を有すると判定されたことになり、比較器301,302の出力S301,S302のいずれか一方がローレベルである場合は、演算増幅器が出力電圧精度を有していないと判定されたことになる。なお、不良アンプ検出回路32は、比較器302のみを含んでいても良い。
　次に、制御ロジック回路33は、演算増幅器AP1～APM+Nのうち不良アンプ検出回路32によって不良アンプと判定された演算増幅器のアドレスを不良アンプ記憶用レジスタ34に記憶する。なお、不良アンプの個数がN個を超えると不良を救済できない。しかしながら、実施形態１でも述べたように救済用の演算増幅器の個数(N)を選択しておけばよい。
　　　《ステップ２》
　次に、ステップ２では、入力用セレクタSAおよび出力用セレクタSBのセレクト値（セレクタ用レジスタ35のM個のレジスタ値）を決定する。セレクタ用レジスタ35のレジスタ値とセレクタの選択先の関係は、次の通りとする。すなわち、セレクタ用レジスタ35のM個のレジスタ値は、M個のセレクタSA1～SAMおよびM個のセレクタSB1～SBMにそれぞれ対応し、M個のレジスタ値の初期値は“0”であるものとする。また、M個のレジスタ値の全てが初期値(=0)に設定されている場合、第i番目のセレクタSAi,SBi(i=1～M)は、セレクタSAi,SBiに割り当てられたアドレスと同一のアドレスが割り当てられた第i番目の演算増幅器APiを選択するものとする。また、第i番目のレジスタ値がインクリメントされると、そのレジスタ値に対応する第i番目のセレクタSAi,SBi(i=1～M)は、第i番目の演算増幅器APiの１つ隣りの第(i+1)番目の演算増幅器APi+1を選択するものとする。
　上記のような関係の下で、セレクタ用レジスタ35のM個のレジスタ値は、次のような手順で設定されていく。
　制御ロジック回路33は、不良アンプ記憶用レジスタ34を参照して第１番目の演算増幅器AP1が不良アンプであるか否かを判定する。第１番目の演算増幅器AP1が不良アンプではない場合、制御ロジック回路33は、第１番目のセレクタSA1,SB1に対応するレジスタ値を初期値(=0)のまま維持する。なお、(M+N)個の演算増幅器AP1～APM+Nの中に不良アンプが存在しない場合は、セレクタ用レジスタ35のM個のレジスタ値は、全て、初期値(0)のまま維持されることになる。すなわち、セレクタSA1～SAMおよびセレクタSB1～SBMは、セレクタSA1～SAM（SB1～SBM）のアドレスと同一のアドレス(1～M)が割り当てられた演算増幅器AP1～APMをそれぞれ選択することになる。
　一方、第１番目の演算増幅器AP1が不良アンプである場合、制御ロジック回路33は、第１番目のセレクタSA1,SB1に対応するレジスタ値を決定せずに、制御ロジック回路33内の内部カウンタのカウント値(=0)をインクリメントし、カウント値を“1”にする。そして、制御ロジック回路33は、不良アンプ記憶用レジスタ34を参照して第２番目の演算増幅器AP2が不良アンプであるか否かを判定する。第２番目の演算増幅器AP2が不良アンプではない場合、制御ロジック回路33は、第１番目のセレクタSA1,SB1に対応するレジスタ値を内部カウンタのカウント値(=1)に設定する。なお、第３番目以降の演算増幅器AP3～APM+Nの中にも不良アンプが存在しない場合は、残りの(M-1)個のレジスタ値は、全て、内部カウンタのカウント値(=1)に設定されることになる。すなわち、セレクタSA1～SAMおよびセレクタSB1～SBMは、セレクタSA1～SAM（SB1～SBM）のアドレスよりも１だけ大きいアドレス(2～M+1)が割り当てられた演算増幅器AP2～APM+1をそれぞれ選択することになる。
　一方、第２番目の演算増幅器AP1が不良アンプである場合、制御ロジック回路33は、第１番目のセレクタSA1,SB1に対応するレジスタ値を決定せずに、制御ロジック回路33内の内部カウンタのカウント値(=1)をインクリメントし、内部カウンタのカウント値を“2”にする。そして、制御ロジック回路33は、不良アンプ記憶用レジスタ34を参照して第３番目の演算増幅器AP3が不良アンプであるか否かを判定する。第３番目の演算増幅器AP3が不良アンプではない場合、制御ロジック回路33は、第１番目のセレクタSA1,SB1に対応するレジスタ値を内部カウンタのカウント値(=2)に設定する。なお、第４番目以降の演算増幅器AP3～APM+Nの中にも不良アンプが存在しない場合は、残りの(M-1)個のレジスタ値は、全て、内部カウンタのカウント値(=2)に設定されることになる。すなわち、セレクタSA1～SAMおよびセレクタSB1～SBMは、セレクタSA1～SAM（SB1～SBM）のアドレスよりも２だけ大きいアドレス(3～M+2)が割り当てられた演算増幅器AP3～APM+2をそれぞれ選択することになる。
　以上の動作（ステップ１，２）により、不良アンプを選択せずに、隣りの不良アンプでない演算増幅器を選択していく。なお、不良アンプは、合計N個かつ連続N個まで救済することが可能である。
　　〔具体例〕
　次に、上記の動作について、M＝1000,N＝100の場合を例に挙げて説明する。ここでは、駆動用アンプSAMPのアドレスを1～1100とし、入力用セレクタSAおよび出力用セレクタSBのアドレスを1～1000とする。なお、説明を容易とするために、アドレス500,アドレス750の演算増幅器AP500,AP750が不良アンプであるものとする。
　　　《ステップ１》
　まず、ステップ１において、制御ロジック回路33は、アドレス1に対応するスイッチSW1からスイッチSW1～SW1000を順次ONにし、不良アンプ検出回路32は、演算増幅器AP1～AP1000の各々について不良アンプであるか否かを判定する。ここでは、アドレス500,アドレス750の演算増幅器AP500,AP750が不良アンプである判定され、不良アンプ記録用レジスタ34は、アドレス500,アドレス750を記憶する。
　　　《ステップ２　アドレス1～499》
　次に、ステップ２において、制御ロジック回路33は、不良アンプ記録用レジスタ34を参照してアドレス1の演算増幅器AP1は不良アンプではないと判定し、セレクタ用レジスタ35のM個のレジスタ値のうちアドレス1のセレクタSA1,SB1に対応するレジスタ値を初期値(=0)のまま維持する。以後、これと同様の処理が実行され、制御ロジック回路33は、アドレス2～499のセレクタSA2,SB2～SA499,SB499に対応するレジスタ値を初期値(=0)のまま維持する。
　　　《ステップ２　アドレス500～749》
　次に、不良アンプ記録用レジスタ34がアドレス500を記憶しているので、制御ロジック回路33は、アドレス500の演算増幅器AP500は不良アンプであると判定し、アドレス500のセレクタSA500,SB500に対応するレジスタ値を決定せずに、制御ロジック回路33内の内部カウンタのカウント値(初期値0)をインクリメントし、カウント値を“1”にする。
　次に、制御ロジック回路33は、アドレス501の演算増幅器AP501は不良アンプではないと判定し、未決定のアドレス500のセレクタSA500,SB500に対応するレジスタ値を内部カウンタのカウント値(=1)に設定する。このとき、制御ロジック回路33は、アドレス501のセレクタSA501,SB501に対応するレジスタ値を決定しない。
　次に、制御ロジック回路33は、アドレス502の演算増幅器AP502は不良アンプではないと判定し、未決定のアドレス501のセレクタSA501,SB501に対応するレジスタ値を内部カウンタのカウント値(=1)に設定する。以後、これと同様の処理が実行され、制御ロジック回路33は、アドレス502～748のセレクタSA502,SB502～SA748,SB748に対応するレジスタ値を内部カウンタのカウント値(=1)に設定する。
　　　《ステップ２　アドレス750～1000》
　次に、不良アンプ記憶用レジスタ34がアドレス750を記憶しているので、制御ロジック回路33は、アドレス750の演算増幅器AP750は不良アンプであると判定し、アドレス749のセレクタSA749,SB749に対応するレジスタ値を決定せず、制御ロジック回路33内の内部カウンタのカウント値(=1)をインクリメントし、カウント値を“2”にする。
　次に、制御ロジック回路33は、アドレス751の演算増幅器AP751は不良アンプではないと判定し、未決定のアドレス749のセレクタSA749,SB749に対応するレジスタ値を内部カウンタのカウント値(=2)に設定する。
　次に、制御ロジック回路33は、アドレス752の演算増幅器AP752は不良アンプではないと判定し、未決定のアドレス750のセレクタSA750,SB750に対応するレジスタ値を内部カウンタのカウント値(=2)に設定する。以後、これと同様の処理が実行され、制御ロジック回路33は、アドレス751～1000のセレクタSA751,SB751～SA1000,SB1000に対応するレジスタ値を内部カウンタのカウント値(=2)に設定する。
　このような動作により、(M＋N)個の演算増幅器AP1～APM+Nの中から所定の出力電圧精度を有するM個の演算増幅器が選択される。
　以上のように、(M＋N)個の演算増幅器AP1～APM+Nの中から所定の出力電圧精度を有するM個の演算増幅器を選択して使用することで、M個の駆動電圧Y1～YMを高精度化することができる。
　さらに、従来技術とは異なり、抵抗素子などを用いて高精度化を図っていないので、従来技術のような余計な電流が発生しない。また、抵抗素子を追加しなくても良いので、従来技術よりも面積増大を抑えることができる。さらに、非選択の演算増幅器の電力を数pA以下(ほぼ0)に抑えることができる。このように、抵抗素子の追加による電力，面積の増加を防止できる。
　また、(M＋N)個の演算増幅器AP1～APM+Nの中から所定の出力電圧精度を有するM個の演算増幅器を選択して使用することは、ミスマッチの小さいトランジスタによって構成された演算増幅器を選択していることになる。そのため、温度や電源による変動も、同種のトランジスタの変動であるので、ほぼ発生しない。これにより、電源電圧や温度変動によるオフセット電圧の変動を抑制できる。
　さらに、実施形態１と比較して、不良アンプ検出回路32,不良アンプ記憶用レジスタ34,制御ロジック回路33,セレクタ用レジスタ35をデータ線駆動回路100の内部に備えているので、システム構成を単純化できる。実施形態１では、所定の出力電圧精度を有していない演算増幅器のアドレスを記憶する回路をデータ線駆動回路100の外部に設けることにより、データ線駆動回路100としてコンパクトな構成をとることが可能である。しかしながら、表示パネルシステムとして考えると、データ線駆動回路100の外部に、演算増幅器のアドレスを記憶するための外付け部品や半導体素子を追加することになるので、システムとして複雑化を招いてしまう。これに対して実施形態２では、パネルシステム全体を考えた上で、よりシンプルな構成を可能としている。
　なお、実施形態１と同様、ボルテージフォロワ接続された(M＋N)個の演算増幅器AP1～APM+Nは、あくまでも駆動回路の１つの形態にすぎず、(M＋N)個の他の負帰還回路(反転増幅器，非反転増幅器)を代わりに用いることもできる。
　(実施形態３)
　図９(a)は、実施形態３による表示装置の構成を示す。この表示装置は、データ線駆動回路100と、走査線駆動回路200と、表示パネル300とを備える。走査線駆動回路200は、ゲート信号を生成して、K本のゲート信号線G1～GKへ供給する。データ線駆動回路100は、M本のデータ信号線D1～DMのそれぞれへ駆動電圧Y1～YMを供給する。本実施形態では、データ線駆動回路100には、実施形態１，２で説明したデータ線駆動回路100が用いられる。表示パネル300は、M本のデータ信号線D1～DMと、K本のゲート信号線G1～GKと、ゲート信号線G1～GKとのいずれか１本およびデータ信号線D1～DMのいずれか１本によって制御される(K×M)個の画素回路PIX11,PIX12,…,PIX1M,PIX21,PIX22,…,PIX2M,…,PIXK1,PIXK2,…,PIXKMとを含む。なお、図９(a)で示された表示パネル300は、駆動電圧Y1～YMに応じて発光輝度が変化する有機ELパネルである。ただし、表示パネル300は、駆動電圧Y1～YMに応じて光透過率が変化する液晶パネルであっても良い。
　　〔画素回路〕
　図９(b)は、画素回路PIXij(i=1～K,j=1～M)の構成を示す。画素回路PIXijは、発光素子EL0と、トランジスタMDRVと、容量CHと、スイッチSWP1,SWP2とを含む。トランジスタMDRVから供給される駆動電流によって、発光素子EL0の発光が制御される。スイッチSWP2は、トランジスタMDRVと発光素子EL0との間に接続され、トランジスタMDRVから発光素子EL0への駆動電流の供給を制御する。容量CHは、トランジスタMDRVのゲート端子とパネル電源VDDPを受ける電源ノードとの間に接続され、トランジスタMDRVのゲート電圧を保持する。スイッチSWP1は、データ信号線DjとトランジスタMDRVのゲート端子との接続を制御する。ゲート信号線GiによってスイッチSWP1,SWP2の導通状態／非道通状態が切り替えられる。
　　〔画素回路の動作〕
　次に、画素回路PIXijの動作について簡単に説明する。画素回路PIXijは、駆動電圧供給期間と発光期間の２つの動作期間を有する。
　駆動電圧供給期間では、ゲート信号線Giにより、スイッチSWP1は、導通状態に設定され、スイッチSWP2は、非導通状態に設定される。これにより、容量CHは、データ信号線Djから画素回路PIXijに供給された駆動電圧によって充電される。また、発光素子EL0はトランジスタMDRVと切り離されているので、発光素子EL0には駆動電流が流れず、発光素子EL0は、発光しない状態になっている。
　次に、発光期間になると、ゲート信号線Giにより、スイッチSWP1は、非導通状態に設定され、スイッチSWP2は、導通状態に設定される。これにより、容量CHは、駆動電圧供給期間に充電された電圧（駆動電圧）を保持する状態となり、トランジスタMDRVのゲート電圧は、駆動電圧に保持されていることになる。トランジスタMDRVは、ゲート電圧（駆動電圧）に応じた駆動電流を、スイッチSWP2を介して発光素子EL0へ供給する。このようにして、駆動電圧に応じた駆動電流によって発光素子EL0の発光が制御される。
　　〔表示の様子〕
　次に、図１０(a)，図１０(b)を参照して、図９(a)に示した表示装置の表示の様子について説明する。ここでは、表示画面全体に単一色を表示させる場合(全画素回路の輝度値が同一である画像を表示パネル300に表示させる場合)を例に挙げて説明する。
　図１０(a)は、理想的な表示状態を示しており、データ線駆動回路100は、M本のデータ線D1～DMを通して(M×N)個の画素回路PIX11,…,PIXKMに、同一の電圧値を有する駆動電圧Y1～YMを供給し、画素回路PIX11,…,PIXKMの輝度値が同一になっている。
　図１０(b)は、駆動電圧Y1～YMの間にばらつきが存在している場合の表示状態を示す。第i番目のデータ信号線Di(i=1～M)に接続されている画素回路PIX1i～PIXkiは、第i番目の駆動電圧Yiによって駆動される。そのため、図１０(b)に示すような縦すじが発生してしまう。
　しかしながら、本実施形態の表示装置では、実施形態１，２で説明したデータ線駆動回路100が用いられているので、オフセットに起因する駆動電圧Y1～YMのばらつきを抑えることができ、図１０(a)に示したような均一な表示を得ることができる。
　以上のように、上述のデータ線駆動回路は、液晶パネルや有機ELパネル等の表示装置のデータ線駆動回路として有用である。
100…データ線駆動回路
S50…アンプ回路
SA…入力用セレクタ
SB…出力用セレクタ
SA1～SAM,SB1～SBM…セレクタ
SAMP…駆動用アンプ
AP1～APM+N…演算増幅器

Claims (8)

  1. 　表示装置のM個(Mは２以上の整数)のデータ線を駆動するためのM個の駆動電圧を出力するデータ線駆動回路であって、
    　入力電圧をインピーダンス変換して出力する(M+N)個(Nは１以上の整数)の駆動回路と、
    　前記(M+N)個の駆動回路から所定の出力電圧精度を有するM個の駆動回路を選択し、前記表示装置に表示すべき画像データに基づくM個の表示電圧を前記選択されたM個の駆動回路の入力に与え、前記選択されたM個の駆動回路の出力を前記M個の駆動電圧として出力するセレクタとを備える
    ことを特徴とするデータ線駆動回路。
  2. 　請求項１において、
    　前記(M+N)個の駆動回路は、負帰還を形成する(M+N)個の演算増幅器を含む
    ことを特徴とするデータ線駆動回路。
  3. 　請求項１において、
    　前記(M+N)個の駆動回路は、
    　　(M+N)個の差動増幅対トランジスタと、
    　　各々が演算増幅器の能動負荷として機能するM個の能動負荷部と、
    　　各々が演算増幅器の出力回路および差動増幅対トランジスタへのバイアスを与えるカレントミラー回路として機能するM個の出力駆動部およびカレントミラー部とを含み、
    　前記セレクタは、前記(M+N)個の差動増幅対トランジスタから選択したM個の差動増幅対トランジスタと、前記M個の能動負荷部と、前記M個の出力駆動部およびカレントミラー部とにより、負帰還を形成するM個の演算増幅器を構成する
    ことを特徴とするデータ線駆動回路。
  4. 　請求項１において、
    　前記(M+N)個の駆動回路は、
    　　各々が演算増幅器の差動増幅部として機能する(M+N)個の差動増幅部と、
    　　各々が演算増幅器の出力回路および差動増幅対トランジスタへのバイアスを与えるカレントミラー回路として機能するM個の出力駆動部およびカレントミラー部とを含み、
    　前記セレクタは、前記(M+N)個の差動増幅部から選択したM個の差動増幅部と、前記M個の出力駆動部およびカレントミラー部とにより、負帰還を形成するM個の演算増幅器を構成する
    ことを特徴とするデータ線駆動回路。
  5. 　請求項１において、
    　前記(M+N)個の駆動回路のうち前記セレクタによって選択されないN個の駆動回路を、動作停止状態にしておく
    ことを特徴とするデータ線駆動回路。
  6. 　請求項１において、
    　前記(M+N)個の駆動回路の各々を順次動作させて、前記所定の出力電圧精度を有するM個の駆動回路を選択する
    ことを特徴とするデータ線駆動回路。
  7. 　請求項１において、
    　比較器と、
    　複数の階調電圧を発生させる電圧発生部とをさらに備え、
    　前記電圧発生部の前記複数の階調電圧の中から所定の階調電圧を選択して前記(M+N)個の駆動回路に入力し、各駆動回路の出力と前記所定の階調電圧より半階調低いもしくは高い基準電圧とを前記比較器に入力することで、前記(M+N)個の駆動回路から入力電圧に対して１階調以下の誤差範囲に収まるM個の駆動回路を選択する
    ことを特徴とするデータ線駆動回路。
  8. 　請求項１～７のいずれか１項に記載のデータ線駆動回路と、
    　前記データ線駆動回路のM個の駆動電圧に応じて駆動する表示パネルとを備える
    ことを特徴とする表示装置。
PCT/JP2009/007031 2009-04-23 2009-12-18 表示装置のデータ線駆動回路 WO2010122624A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/269,110 US20120068988A1 (en) 2009-04-23 2011-10-07 Data line drive circuit for display devices

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009104733 2009-04-23
JP2009-104733 2009-04-23

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/269,110 Continuation US20120068988A1 (en) 2009-04-23 2011-10-07 Data line drive circuit for display devices

Publications (1)

Publication Number Publication Date
WO2010122624A1 true WO2010122624A1 (ja) 2010-10-28

Family

ID=43010762

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/007031 WO2010122624A1 (ja) 2009-04-23 2009-12-18 表示装置のデータ線駆動回路

Country Status (2)

Country Link
US (1) US20120068988A1 (ja)
WO (1) WO2010122624A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022230565A1 (ja) * 2021-04-27 2022-11-03 京セラ株式会社 表示装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11521526B2 (en) * 2019-09-03 2022-12-06 Synaptics Incorporated Device and method for testing interconnection of display module
CN116895260B (zh) * 2023-09-11 2023-12-15 深圳市英锐恩科技有限公司 驱动方法、芯片和显示电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06324651A (ja) * 1992-10-19 1994-11-25 Fujitsu Ltd 液晶表示装置の駆動回路
JPH0915557A (ja) * 1995-06-26 1997-01-17 Sharp Corp データ信号線駆動回路および走査信号線駆動回路並びに画像表示装置
JPH1152928A (ja) * 1997-08-06 1999-02-26 Mitsubishi Electric Corp 液晶駆動装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4035194B2 (ja) * 1996-03-13 2008-01-16 キヤノン株式会社 Ｘ線検出装置及びｘ線検出システム
JP3908013B2 (ja) * 2001-11-19 2007-04-25 Ｎｅｃエレクトロニクス株式会社 表示制御回路及び表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06324651A (ja) * 1992-10-19 1994-11-25 Fujitsu Ltd 液晶表示装置の駆動回路
JPH0915557A (ja) * 1995-06-26 1997-01-17 Sharp Corp データ信号線駆動回路および走査信号線駆動回路並びに画像表示装置
JPH1152928A (ja) * 1997-08-06 1999-02-26 Mitsubishi Electric Corp 液晶駆動装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022230565A1 (ja) * 2021-04-27 2022-11-03 京セラ株式会社 表示装置

Also Published As

Publication number Publication date
US20120068988A1 (en) 2012-03-22

Similar Documents

Publication Publication Date Title
US10777119B2 (en) Semiconductor device
US7659777B2 (en) Offset adjustment device, semiconductor device, display device, offset adjustment method, noise detection device, and noise detection method
KR100790977B1 (ko) 출력편차가 개선된 출력버퍼 및 이를 구비한평판표시장치용 소오스 드라이버
US7522148B2 (en) Source driver, electro-optical device, electronic apparatus, and driving method
US20150035813A1 (en) Drive circuit of organic light emitting display and offset voltage adjustment unit thereof
WO2011092768A1 (ja) 演算増幅回路、信号駆動装置、表示装置及びオフセット電圧調整方法
US7551111B2 (en) Decoder circuit, driving circuit for display apparatus and display apparatus
US9712126B2 (en) Automatically calibrating operational amplifier (op-amp) systems for mitigating effects of offset voltages
KR101562898B1 (ko) Ｏｐ 앰프
JP2005110065A (ja) 差動増幅回路及びそれを用いた液晶表示装置の駆動回路
JP2016170303A (ja) 半導体装置及び電子機器
JP5253753B2 (ja) オフセットキャンセル装置
JP2016206283A (ja) 駆動装置、表示ドライバ、及び電子機器
US9607568B2 (en) Display panel driver and display device
WO2010122624A1 (ja) 表示装置のデータ線駆動回路
US8115756B2 (en) Display driver integrated circuit using ping-pong type sample and hold circuit
WO2009096192A1 (ja) バッファ回路及びそれを備えたイメージセンサチップ並びに撮像装置
JP2014171114A (ja) レベル変換回路、多値出力型差動増幅器及び表示装置
US11322071B2 (en) Operational amplifier compensating for offset voltage, gamma circuit and source driver including same
US7598801B2 (en) Voltage regulator, voltage regulating method thereof and voltage generator using the same
US10996698B2 (en) Output circuit
WO2010116426A1 (ja) 表示駆動装置、及び表示装置
CN103092236B (zh) 一种绝对温度系数电流的工艺偏差校准方法及系统
JP2005338131A (ja) 駆動回路およびそれを備える表示装置
JP2022109336A (ja) 電圧供給回路の駆動時間を校正する方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09843624

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09843624

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP