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WO2010109712A1 - 半導体装置用の絶縁基板、及び、半導体装置 - Google Patents

半導体装置用の絶縁基板、及び、半導体装置 Download PDF

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WO2010109712A1
WO2010109712A1 PCT/JP2009/068342 JP2009068342W WO2010109712A1 WO 2010109712 A1 WO2010109712 A1 WO 2010109712A1 JP 2009068342 W JP2009068342 W JP 2009068342W WO 2010109712 A1 WO2010109712 A1 WO 2010109712A1
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WO
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single crystal
glass substrate
crystal silicon
semiconductor device
substrate
Prior art date
Application number
PCT/JP2009/068342
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English (en)
French (fr)
Inventor
一秀 冨安
▲高▼藤　裕
福島　康守
和男 中川
憲史 多田
竹井　美智子
松本　晋
Original Assignee
シャープ株式会社
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Filing date
Publication date
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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    • Y10T428/24355—Continuous and nonuniform or irregular surface on layer or component [e.g., roofing, etc.]

Definitions

  • the present invention mainly relates to an insulating substrate of a semiconductor device in which a semiconductor layer is provided on the insulating substrate, and the semiconductor device.
  • a semiconductor device in which a silicon single crystal film or the like is formed on a substrate by transferring a silicon single crystal piece, a semiconductor piece, a semiconductor device, or the like to a substrate such as a glass substrate, and the semiconductor device are used for the semiconductor device.
  • the present invention relates to an insulating substrate.
  • TFT Thin Film Transistor
  • the integrated circuit element technology is, for example, a technology in which a single crystal silicon wafer having a diameter of less than 1 mm and a diameter of about 200 mm is processed to form a large number of transistors on the silicon wafer. .
  • amorphous silicon film formed on a light-transmitting (amorphous high strain point) non-alkali glass substrate or the same is used.
  • MOS metal oxide semiconductor
  • a semiconductor device formed by this transfer method may be called an SOI (Silicon on Insulator) substrate.
  • semiconductor device in an integrated circuit The semiconductor device is used in the field of integrated circuits for the purpose of improving the function of a semiconductor element such as a transistor.
  • the substrate used in the field of this integrated circuit may be an insulator or an insulating film, regardless of whether it is transparent or crystalline.
  • a TFT-liquid crystal display (LCD) device or a TFT-organic light emitting diode (OLED) display device requires a transparent substrate due to its structure. Specifically, an amorphous substrate such as a glass substrate is used.
  • the TFT is formed based thereon.
  • This TFT is used as a switching element for driving the display device by so-called active matrix.
  • Polysilicon film In other words, when a polysilicon film is conventionally used as a silicon film, there are localized levels in the gap due to crystallinity imperfections and localized levels in the gap due to defects near the crystal grain boundary. It was easy. The presence of such a localized level causes a decrease in mobility, an increase in subthreshold coefficient (S coefficient), and the like, thereby reducing the performance of the transistor.
  • S coefficient subthreshold coefficient
  • the mobility and threshold voltage of the formed transistor were greatly varied. This is because the grain size of the obtained polysilicon film becomes non-uniform due to the presence of the grain boundaries of polycrystalline Si and the fluctuation of the irradiation energy during the laser beam irradiation.
  • Patent Document 1 And as an example of the device using the said single crystal silicon, there exists a technique of the following patent document 1.
  • FIG. 1 An example of the device using the said single crystal silicon, there exists a technique of the following patent document 1.
  • Patent Document 1 discloses a semiconductor device in which a single crystal silicon thin film is provided on a coating film formed on a glass substrate as an insulating substrate for a semiconductor device, and the single crystal silicon thin film is a single crystal. It describes a layer separated by implanting hydrogen ions into a silicon substrate.
  • Japanese Patent Publication Japanese Unexamined Patent Application Publication No. 2004-134675 (published on April 30, 2004)” US Patent Specification “US Pat. No. 7,176,528 (Patent 13 February 2007)” Japanese Patent Gazette “Special Table 2006-518116” (published on August 3, 2006)
  • bubbles may be generated between the glass substrate and the single crystal silicon thin film.
  • the bubble between the glass substrate and the single crystal silicon thin film means a minute bubble generated between the glass substrate and the single crystal silicon thin film.
  • the single crystal silicon thin film is separated from the glass substrate. In a floating state, the single crystal silicon thin film and the glass substrate are not in contact with each other. This will be described below.
  • FIGS. 9A to 9E are cross-sectional views showing an outline of the manufacturing process of the semiconductor device.
  • the semiconductor device 10 is obtained by providing a single crystal silicon thin film 90 on an insulating substrate for a semiconductor device such as a glass substrate 20. is there.
  • the semiconductor device 10 is manufactured as follows.
  • an insulating substrate for a semiconductor device such as a glass substrate 20 and a single crystal silicon substrate 60 are prepared (see FIGS. 9A and 9B).
  • a silicon dioxide (SiO 2 ) film 61 is provided on the surface of the single crystal silicon substrate 60.
  • a separating material is injected into the single crystal silicon substrate 60. Specifically, hydrogen ions as a separating material are implanted from almost the entire surface of the hydrogen ion implantation side surface 62 from the hydrogen ion implantation side surface 62 which is one surface of the single crystal silicon substrate 60 (FIG. 9). (See arrow shown in (c)).
  • the implanted hydrogen ions After the implantation of the hydrogen ions, the implanted hydrogen ions reach the predetermined depth inside the single crystal silicon substrate 60 from the hydrogen ion implantation side surface 62, and remain in that portion, thereby having a distribution peak.
  • An ion implantation region 66 is formed.
  • the implanted hydrogen ions form a profile relating to the concentration distribution in the depth direction of the single crystal silicon substrate 60, and the region near the peak position of the concentration becomes a separation interface 68 described later.
  • the glass substrate 20 shown in FIG. 9A and the single crystal silicon substrate 60 shown in FIG. 9C are bonded together.
  • the single-crystal silicon substrate 60 is bonded so that the hydrogen ion implantation side surface 62 is in contact with the glass substrate 20. That is, the hydrogen ion implantation side surface 62 of the single crystal silicon substrate 60 becomes the transfer surface 70 to the glass substrate 20 and is transferred to the transfer surface 22 of the glass substrate 20.
  • the single crystal silicon substrate 60 is cleaved and separated to form a single crystal silicon thin film 90 on the glass substrate 20.
  • the glass substrate 20 on which the single crystal silicon substrate 60 is bonded is heated at 600 degrees.
  • the single crystal silicon substrate 60 is cleaved and separated into the single crystal silicon substrate body 72 and the single crystal silicon thin film 90 using the separation interface 68 as an interface.
  • a part of the semiconductor device 10 which is the glass substrate 20 provided with the single crystal silicon thin film 90 is formed.
  • the single crystal silicon substrate 60 is bonded to the glass substrate 20 to obtain the semiconductor device 10 in which the single crystal silicon thin film 90 is provided on the glass substrate 20.
  • a semiconductor substrate on which a device or the like is formed in advance can be bonded in the same process.
  • FIG. 10 which is a cross-sectional view of the semiconductor device 10
  • the bubbles 94 are generated at the interface 92 between the single crystal silicon thin film 90 and the glass substrate 20.
  • the single crystal silicon thin film 90 transferred to the glass substrate 20 is lifted from the glass substrate 20.
  • the bubble 94 is heated in a separation step along the separation interface 68 of the hydrogen ion implantation region 66. Is considered to occur easily.
  • the bubbles 94 are often formed by collecting hydrogen, water, and the like contained in a single crystal silicon substrate, a single crystal silicon thin film, or the like in a region having a low binding energy at the transfer interface 92.
  • the semiconductor device 10 in which the bubbles 94 are generated at the transfer interface 92 cannot be used as the original semiconductor device 10, which causes a decrease in yield in the manufacture of the semiconductor device 10.
  • Patent Documents 2 and 3 Further, in Patent Document 2 and Patent Document 3, as a method for forming an SOI (Silicon On Insulator: semiconductor on insulator) structure, a portion where an oxygen concentration is increased or a portion where cations are decreased is provided in a semiconductor layer. And a method for forming an SOI structure by applying a temperature.
  • SOI Silicon On Insulator: semiconductor on insulator
  • the above method has a problem that the structure of the semiconductor layer is complicated and it is necessary to apply a voltage and temperature, so that the manufacturing process becomes complicated.
  • the present invention has been made to solve the above-described problems, and the purpose of the present invention is to provide good bonding between the insulating substrate and the silicon thin film, and to generate bubbles at the bonding interface between the insulating substrate and the silicon thin film.
  • An object of the present invention is to provide an insulating substrate for a semiconductor device and a semiconductor device which are difficult to provide.
  • an insulating substrate for a semiconductor device is an insulating substrate for a semiconductor device made of an insulating material, which can constitute a semiconductor device by providing a silicon film on the surface by transfer.
  • the transfer surface on which the silicon film can be provided is provided on the surface, and the height of the waviness of the transfer surface with a period of 200 to 500 microns is 0 .40 nm or less.
  • the insulating substrate for a semiconductor device of the present invention is characterized in that the height of the undulation is 0.35 nm or less.
  • the height of the waviness of the insulating substrate with a period of 200 to 500 microns, that is, the middle range roughness is 0.40 nm or less, more preferably 0.35 nm or less.
  • the middle range roughness is 0.40 nm or less, more preferably 0.35 nm or less
  • spontaneous bonding of the silicon film is likely to occur on an insulating substrate such as a glass substrate.
  • spontaneous bonding between the insulating substrate and the silicon film is likely to occur, bubbles are hardly generated at the bonding interface between the insulating substrate and the silicon film.
  • an insulating substrate for a semiconductor device in which the bonding property between the insulating substrate and the silicon film is good and the bonding energy between the insulating substrate and the silicon film is large and bubbles are not easily generated at the bonding interface. can do.
  • the insulating substrate for a semiconductor device of the present invention has a surface to be transferred on which a silicon film can be provided on the surface, and the surface to be transferred has a thickness of 200 to 500 microns.
  • the height of the undulation of the period is 0.40 nm or less.
  • FIG. 1, showing an embodiment of the present invention is a diagram showing an outline of a semiconductor device manufacturing method.
  • FIG. 1, showing an embodiment of the present invention is a diagram showing an outline of a semiconductor device manufacturing method. It is a figure which shows the relationship between the microroughness of a glass substrate, joining property, and joining energy. It is a figure which shows the relationship between the middle range roughness of a glass substrate, joining property, and joining energy. It is a figure which shows typically the roughness of a glass substrate. It is a figure which shows typically the roughness of a glass substrate.
  • FIG. 25 is a cross-sectional view of a semiconductor device showing another embodiment of the present invention and showing a manufacturing process of the semiconductor device. It is sectional drawing of a semiconductor device which shows the manufacturing process of a semiconductor device. It is sectional drawing of a semiconductor device which shows generation
  • FIG. 1 is a diagram showing an outline of a manufacturing method related to the semiconductor device 10 of the present embodiment.
  • a single crystal silicon substrate 60 on which a silicon dioxide film is formed is prepared by previously oxidizing the surface or laminating a silicon dioxide (SiO 2 ) film on the surface by CVD (Chemical Vapor Deposition) or the like.
  • Step 1 (1S1) of FIG. 1 hydrogen ions (H + ) having a predetermined concentration are implanted into the single crystal silicon substrate 60 with a predetermined energy.
  • Step 2 (1S2) of FIG. 1 the single crystal silicon substrate 60 is divided into a predetermined shape.
  • a glass substrate 20 is prepared as an insulating substrate.
  • the roughness (middle range roughness) of the glass substrate 20 is set to 0.1 to 0.33 nm with a span of several hundred microns. Then, the surface of the glass substrate 20 is activated.
  • # (code) 1737 (trade name), which is an alkaline earth-aluminoborosilicate glass manufactured by Corning, can be used directly.
  • a thin silicon dioxide film is deposited on the entire surface by plasma CVD, and an amorphous silicon (Si) film having a thickness of, for example, 50 to 100 nm is deposited. 20 can also be used. At that time, the silicon dioxide film and the amorphous silicon film in a predetermined region are removed.
  • Si amorphous silicon
  • the amorphous silicon film can be crystallized by laser irradiation, solid phase growth, or the like.
  • SC1 solution SC1 solution
  • SC1 solution shower SC1 solution shower
  • the SC1 solution is prepared by mixing commercially available ammonia water (NH 4 OH: 30%), hydrogen peroxide water (H 2 O 2 : 30%), and pure water (H 2 O).
  • NH 4 OH: 30% commercially available ammonia water
  • H 2 O 2 hydrogen peroxide water
  • pure water H 2 O
  • a mixture of the above chemical solutions in a ratio of 5:12:60 is used.
  • a thin silicon dioxide film may be deposited on the surface of the glass substrate 20.
  • the silicon dioxide film is preferably deposited by plasma CVD using a TEOS (tetraethyl orthosilicate) oxygen mixed gas.
  • the surface roughness of the glass substrate 20 due to the treatment with the SC1 solution is reduced.
  • the flatness of the surface of the glass substrate 20 is reduced by depositing the silicon dioxide film by CVD.
  • the glass substrate 20 manufactured by the fusion method it is more preferable not to deposit (deposit) a silicon dioxide film on the surface of the glass substrate 20 as a whole.
  • the bondability was excellent.
  • the film thickness is desirably several tens of nm or less, specifically, 30 nm.
  • the film thickness is preferably 5 nm or more.
  • silicon dioxide film as the oxide film is not necessarily provided.
  • step 3 (1S3) in FIG. 1 and step 4 (1S4) in FIG. 1 the glass substrate 20 and the hydrogen ion implantation side surface 62 of the single crystal silicon substrate 60 are adhered and bonded together.
  • the hydrogen ion implantation region 66 means a region where the distribution of hydrogen ions has a predetermined concentration in the single crystal silicon substrate 60 by the hydrogen ion implantation described above.
  • the surface of the single crystal silicon remaining on the glass substrate 20 by the cleavage separation is subjected to dry etching and removal of damage during dry etching with TMAH (tetramethylammonium hydroxide: N (CH 3 ) 4 OH). Etch about 200 nm. Thereby, a single crystal silicon thin film as a silicon film having a film thickness of about 50 nm is obtained on the glass substrate 20.
  • TMAH tetramethylammonium hydroxide: N (CH 3 ) 4 OH
  • lamp annealing is performed at about 800 ° C. for 1 minute, and an unnecessary single crystal silicon thin film is removed by etching while leaving a portion that becomes an active region of the device in an island shape.
  • this silicon dioxide film is etched back corresponding to about 120 nm by RIE (Reactive Ion Etching).
  • a mixed gas of monosilane (SiH 4 ) and dinitrogen monoxide (N 2 O) is used as a gate oxide film, and an oxide film of about 20 nm is formed by plasma CVD.
  • the gate electrode, N + .P + implantation, silicon dioxide first interlayer insulating film, contact hole, metal (AlSi) wiring, silicon nitride (SiN) are processed by the same process as a general polysilicon TFT formation process.
  • x ) and an interlayer insulating film made of silicon dioxide, a via hole, and a transparent electrode are sequentially formed to form a single crystal silicon integrated circuit or a pixel array TFT (Thin Film Transistor) such as a liquid crystal display device.
  • FIG. 2 is a diagram showing an outline of a manufacturing method related to the semiconductor device of the present embodiment.
  • Glass substrate First, as an insulating substrate, a glass substrate 20 having a roughness value of 0.1 to 0.33 nm over a span of several hundred microns and a surface activated with a solution containing hydrogen peroxide such as SC1 is prepared. .
  • Corning # 1737 (trade name, alkaline earth-aluminoborosilicate glass) is directly used.
  • the glass substrate 20 is not limited to the above-described one, and for example, a glass substrate having a silicon dioxide film or an amorphous silicon film deposited thereon can be used as described above.
  • the single crystal silicon substrate 60 is prepared as follows.
  • a silicon dioxide film 64 is formed on the surface of the single crystal silicon substrate 60.
  • the silicon dioxide film 64 can be formed by oxidation or CDV.
  • Hydrogen Ion Implantation Next, hydrogen ions (H + ) are implanted into the single crystal silicon substrate 60 from the hydrogen ion implantation side surface 62 at a predetermined concentration and energy. Thereby, a single crystal silicon substrate 60 (wafer) before transfer to the glass substrate 20 is prepared.
  • a silicon dioxide film 64 having a thickness of 200 nm is formed on the surface of the single crystal silicon substrate 60 by thermal oxidation.
  • hydrogen ions having a dose amount of 5 ⁇ 10 16 / cm 2 were implanted into the single crystal silicon substrate 60 from the hydrogen ion implantation side surface 62 with a predetermined energy.
  • the implanted hydrogen ions After the implantation of the hydrogen ions, the implanted hydrogen ions reach the predetermined depth inside the single crystal silicon substrate 60 from the hydrogen ion implantation side surface 62 and stay in the portion, thereby forming the hydrogen ion implantation region 66. Form.
  • the implanted hydrogen ions form a profile relating to the concentration distribution in the depth direction of the single crystal silicon substrate 60, and the region near the peak position of the concentration becomes a separation interface 68 described later.
  • the said single crystal silicon substrate 60 was divided, and the small piece of the single crystal silicon substrate 60 cut out to the predetermined shape was prepared.
  • the small piece has a shape in which a square having a side of about 151 mm is cut out from a 200 mm wafer (a shape in which four corners are cut by about 7 mm).
  • the four pieces were bonded so that the hydrogen ion implantation side surface 62 was in close contact with the surface of the glass substrate 20. That is, the surface of the single crystal silicon substrate 60 on the hydrogen ion implantation side 62 is used as a transfer surface 70 to the glass substrate 20, and the small piece and the glass substrate are arranged such that the transfer surface 70 faces the transfer surface 22 of the glass substrate 20. 20 and pasted together.
  • (2S4) Heat treatment Next, the bonded glass substrate 20 and single crystal silicon substrate 60 are heat treated at a temperature of about 250 degrees. Thereafter, rapid heat treatment is further performed at 600 degrees for about 5 minutes, and the single crystal silicon substrate 60 is cleaved and separated at the separation interface 68.
  • the single crystal silicon substrate 60 is separated into the single crystal silicon substrate main body 72 and the single crystal silicon thin film 90 with the separation interface 68 as a boundary. Then, the single crystal silicon thin film 90 remains on the glass substrate 20.
  • the surface of the single crystal silicon thin film 90 on the glass substrate 20 is etched by dry etching and TMAH by about 200 nm, and the single crystal silicon thin film 90 having a thickness of about 50 nm is formed on the glass substrate 20. Obtained.
  • a thin silicon dioxide film may be deposited on the surface of the glass substrate 20.
  • the silicon dioxide film is preferably deposited by plasma CVD using a TEOS oxygen mixed gas.
  • the glass substrate 20 manufactured by the fusion method has the best bonding property when the silicon dioxide film is not deposited on the surface of the glass substrate 20 comprehensively.
  • an oxide film having a thickness of about 60 nm was formed by plasma CVD using a mixed gas of monosilane and dinitrogen monoxide as the gate oxide film.
  • a gate electrode, N + .P + implantation, a silicon dioxide first interlayer film, a contact hole, and a metal (AlSi) wiring are formed. Then, although the subsequent steps are not shown, a second interlayer insulating film made of a silicon nitride film and silicon dioxide, a via hole, and a transparent electrode were sequentially formed.
  • microroughness short range roughness
  • middle range roughness medium range roughness
  • FIG. 3 is a diagram showing the relationship between the microroughness of the glass substrate, the bondability, and the bond energy.
  • the horizontal axis of the graph shown in FIG. 3 indicates micro roughness (Ra) (nm), and the vertical axis indicates the junction energy (mJ / m 2 ).
  • the black circles and white squares in FIG. 3 indicate the bondability between the glass substrate and the single crystal silicon substrate.
  • the black circles in FIG. 3 indicate the evaluation (Gap Closing) of how far the bonding (Self Bonding) proceeds spontaneously when the glass substrate and the single crystal silicon substrate are brought into close contact with each other. Shows an evaluation of peel strength when the glass substrate and the single crystal silicon substrate are once bonded and then peeled off (separation).
  • the microroughness is an arithmetic average roughness (Ra: Ra) of a short distance, specifically, a span (region) of about several tens of microns (specifically, for example, 10 microns to 30 microns). JIS B0601).
  • the Ra of the microroughness was evaluated with an AFM (Atomic Force Microscope). Specifically, microroughness was evaluated using Dimension V Scanning Probe Microscope of Vecco Instruments.
  • FIG. 3 shows the bonding property when a single crystal silicon substrate cut out from a wafer into a predetermined shape is closely attached to various glass substrates with Ra of 0.15 to 0.25 nm. (Spontaneous bonding degree) and bonding energy (peeling strength) are shown.
  • the surface of the hydrogen ion implantation side of the single crystal silicon substrate and the glass substrate are subjected to SC1 cleaning.
  • the bondability between the glass substrate and the single crystal silicon substrate may vary greatly.
  • the bonding energy between the glass substrate and the single crystal silicon substrate may change greatly.
  • FIG. 4 is a diagram showing the relationship between the middle range roughness of the glass substrate, the bondability and the bond energy.
  • the horizontal axis of the graph shown in FIG. 4 indicates the middle range roughness (Ra) (nm), and the vertical axis indicates the junction energy, as in FIG.
  • the black circles in FIG. 4 indicate the evaluation of how far the bonding (Self Bonding) proceeds (the degree of spontaneous bonding) when the glass substrate and the single crystal silicon substrate are brought into close contact ( Gap Closing), and the white squares show the evaluation of peel strength when the glass substrate and the single crystal silicon substrate are once joined and then peeled off (separation).
  • the above-mentioned middle range roughness is a medium distance, specifically about several hundred microns (specifically, for example, the height of irregularities (swells) in a span (region) of 200 to 500 microns). means.
  • the measurement of the middle range roughness was performed using an optical roughness measuring device instead of the AFM, unlike the measurement of the micro roughness.
  • the middle range roughness was optically measured using an optical interference surface shape measuring device (RBX 3300H Lite: product name) of Ryoka System Co., Ltd.
  • the surface of the glass substrate manufactured by the conventional float process had irregularities with a span of several hundred microns.
  • the glass substrate manufactured by the above method is generally lightly polished to prevent tin contamination.
  • the surface of the glass substrate manufactured by the fusion method is almost the same value as the glass substrate manufactured by the float method with respect to the microroughness, but the surface of the middle range roughness is manufactured by the float method. It was found that the unevenness was smaller than the glass substrate.
  • the difference in the bondability and the bond energy between the glass substrate and the single crystal silicon substrate is caused by the difference in the middle range roughness.
  • FIG. 5 and 6 are diagrams in which the middle range roughness is schematically exaggerated in the vertical direction.
  • FIG. 5 shows a case where the middle range roughness is large
  • FIG. 6 shows a case where the middle range roughness is small.
  • the middle range roughness exists on the transfer surface 22 of the glass substrate 20 shown in FIG. That is, the surface 22 to be transferred has a middle range roughness convex portion 24 and a middle range roughness concave portion 26, thereby forming a middle range roughness (swell).
  • the middle range roughness is not formed on the transfer surface 22 of the glass substrate 20 shown in FIG. That is, in the glass substrate 20 shown in FIG. 6, the roughness value in the span of several hundred microns is suppressed to 0.1 to 0.33 nm.
  • bubbles 94 of several tens to several hundreds / cm 2 were generated at the interface 92.
  • the number of bubbles 94 generated at the interface 92 is 0 to several / cm 2 or less.
  • the glass substrate 20 by suppressing the middle range roughness of the glass substrate 20 to 0.40 nm or less, more preferably, 0.15 to 0.33 nm, which is 0.35 nm or less, the glass substrate 20 and the single crystal silicon thin film The generation of bubbles 94 at the interface 92 with 90 could be significantly suppressed.
  • the glass substrate is preferably manufactured by a fusion method from the viewpoint that the middle range roughness is small.
  • the glass substrate is not limited to the one manufactured by the fusion method, and may be manufactured by the float method, for example.
  • the middle range roughness becomes a desired value such as 0.40 nm or less by polishing the surface, particularly the transfer surface.
  • the microroughness of the glass substrate although the correlation with the bondability and the bond energy is not large, the unevenness is preferably small. Specifically, for example, the microroughness preferably has an arithmetic average roughness of 0.25 nm or less, and more preferably 0.20 nm or less.
  • the semiconductor device 10 of the present embodiment is different from the semiconductor device 10 of the first embodiment in the area where the single crystal silicon thin film 90 is provided.
  • the single crystal silicon thin film 90 is provided so as to cover almost the entire surface of the glass substrate 20.
  • the single crystal silicon thin film 90 is partially provided on the glass substrate 20.
  • FIG. 7 is a diagram showing a schematic configuration of the semiconductor device 10 of the present embodiment.
  • the single crystal silicon substrate 60 is transferred to the glass substrate 20 to form the single crystal silicon thin film 90 on the glass substrate 20.
  • the single crystal silicon thin film 90 is etched while leaving a portion to be a device in an island shape. At that time, etching is performed so that a taper is formed at the end of the island.
  • the island edges are etched vertically according to device processing accuracy and cost requirements, and then an oxide film is deposited and etched back by RIE. For example, a side wall can be formed.
  • a gate oxide film is deposited on the single crystal silicon thin film 90 formed with the taper, and then amorphous silicon is deposited. Then, amorphous silicon is polycrystallized by irradiating laser light to the amorphous silicon, and a TFT having single crystal silicon and polycrystalline silicon as an active layer is formed.
  • a general process can be used for these processes.
  • the single crystal silicon thin film 90 can be formed only in a portion where a high-function circuit needs to be created.
  • non-single crystal silicon such as polycrystalline silicon or amorphous silicon can be formed in a portion having a large area.
  • the display unit 12 is not provided with the single crystal silicon thin film 90, and the single crystal silicon thin film 90 is provided in the non-display unit 14 that is a peripheral region of the display unit 12.
  • the display unit 12 is formed with non-single crystal silicon.
  • the glass substrate 20 is not limited to a commercially available silicon wafer (12 ′′ or 8 ′′), but is a so-called fifth generation, sixth generation, or larger glass substrate 20.
  • the glass substrate 20 and the single crystal silicon thin film 90 can be formed as in the first embodiment.
  • the number of bubbles 94 generated at the interface 92 could be suppressed to 0.3 to several / cm 2 or less.
  • 8A to 8E are cross-sectional views of the semiconductor device 10 showing an outline of the manufacturing process of the semiconductor device 10 in the present embodiment.
  • the semiconductor device 10 is used as an active matrix substrate using TFTs.
  • a MOS type single crystal silicon transistor is used for industrial production as a component of LSI (Large Scale Integration) 6 ''. , 8 ′′ or 12 ′′ silicon wafers or glass substrates 20 larger than quartz wafers are assumed.
  • LSI Large Scale Integration
  • a glass substrate used for production of an active matrix substrate which is a substrate for a normal active matrix display panel, a substrate having the same size as the glass substrate, and a substrate having an insulating surface, etc. Is assumed.
  • a single crystal silicon thin film is formed on a part of the substrate. Hereafter, each process is demonstrated concretely.
  • a glass substrate 20 having a roughness value of 0.1 to 0.33 nm in a span of several hundred microns is prepared as an insulating substrate.
  • the glass substrate 20 is a glass substrate 20 whose surface is activated and formed of a transparent amorphous material.
  • code 1737 product name
  • which is an alkaline earth-aluminoborosilicate glass manufactured by Corning can be used as it is.
  • the glass substrate 20 is subjected to a SC1 solution shower or dipping treatment to clean and activate the surface.
  • a glass substrate 20 in which a thin amorphous silicon dioxide film having a thickness of 5 to 20 nm is deposited on the entire surface by plasma CVD can also be used.
  • the glass substrate 20 (code 1737) is used as an insulating substrate, the glass substrate 20 is light-transmitting, so that the semiconductor device of this embodiment is suitable for a liquid crystal display device, for example.
  • the strain point of the code 1737 is about 667 degrees.
  • the code 1737 is manufactured by a fusion method.
  • a glass substrate 20 other than the code 1737 can also be used.
  • a glass substrate 20 having a middle range roughness of 0.1 to 0.33 nm such as Corning EAGLE (trade name) manufactured by the fusion method, can be used.
  • the glass substrate 20 is different from the code 1737 in terms of strain point, the surface flatness, that is, the roughness in a span of several hundred microns, is equivalent to the code 1737.
  • the glass substrate 20 has a roughness value (0.1 to 0.33 nm) in a span of several hundred microns, which is substantially equivalent to the code 1737, and a distortion point which is substantially equivalent.
  • the glass substrate 20 is not limited to the glass substrate 20 manufactured by the fusion method, and the glass substrate 20 manufactured by the float method can also be used.
  • the middle range roughness value is 0.4 nm or less, preferably 0.35 nm or less.
  • the above fusion method means that in the production of a glass substrate, the molten glass overflows from both sides of the crucible, the two fuse together, and the molten glass is lowered in the vertical direction without touching the crucible.
  • the float method is a method of pouring molten glass on molten Sn (tin) and taking it out horizontally.
  • the glass substrate 20 has a basic portion of a TFT having a base insulating film and a polycrystalline silicon active layer (except for a region where a single crystal silicon substrate 60 whose surface is directly exposed is bonded). Active layer, gate oxide film, gate electrode, source / drain doping).
  • the region where the surface of the glass substrate 20 is directly exposed to join the single crystal silicon substrate 60 is protected with a metal such as Mo that serves as an etching stopper when the silicon or silicon dioxide film thereon is removed by etching. Keep it.
  • a non-single crystal silicon thin film device 16 and a single crystal silicon thin film device 18 coexist on a glass substrate 20 as an insulating substrate.
  • a MOS type non-single crystal silicon thin film transistor including a silicon dioxide film as an oxide film, a non-single crystal silicon thin film made of polycrystalline silicon
  • a MOS type single crystal silicon thin film transistor including a single crystal silicon thin film and a metal wiring are provided.
  • a MOS type non-single-crystal silicon thin film transistor including a non-single-crystal silicon thin film includes a non-single-crystal silicon thin film, a silicon dioxide film as a gate insulating film, and a gate electrode on a silicon dioxide / silicon nitride film as a base coat insulating film. ing.
  • the gate electrode is made of titanium nitride, but may be made of metal such as tungsten or molybdenum, or polycrystalline silicon, silicide, or polycide.
  • a MOS type single crystal silicon thin film transistor including the single crystal silicon thin film 90 includes a planarization layer having a gate electrode, a silicon dioxide film as a gate insulating film, and a single crystal silicon thin film 90.
  • a heavy-doped polycrystalline silicon film was used as the material of the gate electrode.
  • the single crystal silicon thin film devices are not formed sequentially on the glass substrate 20 but are formed in advance on the single crystal silicon substrate 60 transferred to the glass substrate 20. Yes. This will be described below.
  • the single crystal silicon thin film transistor as the single crystal silicon thin film device 18 is formed on the single crystal silicon substrate 60 before being bonded to the glass substrate 20.
  • the single crystal silicon thin film transistor is entirely planarized, and hydrogen ions having a predetermined concentration are implanted at a predetermined depth.
  • the single crystal silicon thin film transistor is bonded and transferred onto the glass substrate 20 in a state including the gate electrode, the gate insulating film, and the single crystal silicon thin film 90.
  • the glass substrate 20 and the single crystal silicon substrate 60 are heat-treated, and microbubbles are generated at the hydrogen ion implantation portion, whereby the single crystal silicon substrate 60 is cleaved and separated at the separation interface 68. As a result, a single crystal silicon thin film 90 is formed on the glass substrate 20.
  • the gate electrode portion has a slightly different range of hydrogen ions from other regions, but there is no problem with the cleaving property. If the difference is taken into consideration in advance, the above-described cleavage separation can be performed without any problem.
  • the single crystal transferred onto the glass substrate 20 is formed by forming the gate electrode, the contact, and the first metal wiring on the single crystal silicon substrate and implanting the impurity ions into the source / drain. Fine processing becomes easier than forming TFTs from the silicon thin film 90.
  • the single crystal silicon substrate 60 is cleaved and separated using hydrogen ions, and the glass substrate 20 is used as an insulating substrate, a high temperature cannot be used for the heat treatment after transfer due to the limitation of the heat resistance temperature of the glass substrate 20.
  • the inactivation of boron derived from hydrogen ions can be almost recovered by sufficiently removing hydrogen atoms by heat treatment at about 550 degrees for several hours.
  • the localization order and dislocation generated during the process can be removed by transient annealing (RTA) by heating at 650 ° C. for several minutes or more.
  • RTA transient annealing
  • the semiconductor device 10 has different characteristics by allowing a MOS type non-single crystal silicon thin film transistor and a MOS type single crystal silicon thin film transistor to coexist on a single glass substrate 20.
  • a high-performance and high-functional semiconductor device 10 in which a plurality of circuits are integrated can be obtained.
  • silicon nitride (SiN x ), a resin flattening film, a via hole, and a transparent electrode are further formed for liquid crystal display.
  • a driver and a TFT for the display unit 12 are formed.
  • the single crystal silicon thin film device for example, a timing controller, a memory, and the like are formed in the non-display portion 14. This is because these devices are required to have higher performance than the TFT for the display unit 12.
  • the driver can also be formed of a single crystal silicon thin film device, and its configuration can be determined in consideration of cost and performance.
  • an integrated circuit including a pixel array is formed in a non-single-crystal silicon thin film region and a single-crystal silicon thin film 90 region according to a required configuration and characteristics. It becomes easy.
  • integrated circuits having different performances, operating power supply voltages, and the like in the respective regions.
  • integrated circuits having at least one of a gate length, a gate insulating film thickness, a power supply voltage, and a logic level can be formed in each of the above regions.
  • a device having different characteristics for each region can be formed, and the semiconductor device 10 having various functions can be obtained.
  • an integrated circuit is formed in the non-single crystal silicon thin film region and the single crystal silicon thin film 90 region. Therefore, different processing rules can be applied to the integrated circuits formed in the respective regions.
  • TFT having a short channel length when it is formed in the region of the single crystal silicon thin film 90, since there is no crystal grain boundary in the region of the single crystal silicon thin film 90, there is almost no variation in TFT characteristics. Does not increase.
  • the size of the single crystal silicon film device formed on the semiconductor device 10 is generally determined by the wafer size of the LSI manufacturing apparatus.
  • a high-speed DAC current buffer
  • a processor or the like that requires high-speed performance, power consumption, high-speed logic, timing generator, variation, or a processor that requires the single crystal silicon thin film 90
  • a general LSI The wafer size of the manufacturing apparatus is sufficient, and the wafer size is not a big problem in the above configuration.
  • a single crystal silicon substrate 60 in which a portion to be a single crystal silicon thin film transistor is formed when the film is thinned, and hydrogen ions of a predetermined concentration are implanted to a predetermined depth in advance.
  • the single crystal silicon substrate 60 is bonded to the glass substrate 20 having an insulating surface and heated to cleave and separate from the separation interface 68 in the hydrogen ion implantation region 66.
  • the single crystal silicon substrate 60 is cleaved and separated, whereby the single crystal silicon thin film 90 formed on the glass substrate 20 is thinned by etching to separate elements. Thereafter, a silicon dioxide film is further deposited.
  • CMOS Complementary Metal Oxide Semiconductor
  • a gate electrode 110 gate electrode 110
  • a gate insulating film 112 source / drain impurity ion implantation into a single crystal silicon substrate 60 in advance.
  • BF2 + , As + channel implantation
  • LDD Lightly Doped Drain
  • HALO oblique ion implantation for suppressing short channel effect
  • planarization is performed by CMP (Chemical-Mechanical Polishing).
  • source / drain impurity ion implantation (BF2 + , As + ), channel implantation (threshold voltage control), LDD implantation, HALO implantation (oblique ion implantation for suppressing short channel effect), boron or boron difluoride
  • the implantation is performed in such a manner that the optimum implantation amount for each bulk silicon MOS transistor is 2 to 5 times, and the implantation amount of P is also increased by about 1 to 3 ⁇ 10 16 cm ⁇ 3 . This is because the amount of implantation with respect to the threshold voltage required in the SOI structure is different from the inactivation of boron by hydrogen or the influence of thermal donors, so that the heat treatment conditions, silicon film thickness, and target TFT It is adjusted according to the characteristics.
  • a non-single-crystal silicon thin film transistor as the non-single-crystal silicon thin film device 16 is formed in advance on the glass substrate 20 as shown in FIG. Has been.
  • the single crystal silicon substrate 60 is divided into a predetermined size.
  • the roughness value in the span of several hundreds of microns is selected from among so-called high strain point glass substrates that are industrially used for TFT-LCDs as substrates having an insulating surface. Select a glass substrate that is 1 to 0.33 nm.
  • both the single crystal silicon substrate 60 and the glass substrate 20 are hydrophilized and bonded to predetermined positions.
  • the middle range roughness of the glass substrate 20 depends on the manufacturing method of the glass substrate 20.
  • both the glass substrate 20 having an insulating surface and the single crystal silicon substrate 60 divided into a desired shape are SC1 cleaned and activated (hydrophilized).
  • the device-side surface of the single crystal silicon substrate 60 in other words, the hydrogen ion implantation side surface 62 is aligned with a predetermined position of the glass substrate 20 and bonded in close contact at room temperature. That is, the hydrogen ion implantation side surface 62 as the transfer surface 70 of the single crystal silicon substrate 60 is transferred to the transfer target surface 22 of the glass substrate 20.
  • the SC1 liquid is a mixture of commercially available ammonia water (NH 4 OH: 30%), hydrogen peroxide water (H 2 O 2 : 30%), and pure water (H 2 O). Make it.
  • a mixture of the above chemical solutions in a ratio of 5:12:60 is used.
  • the liquid temperature of the SC1 liquid can be room temperature to 80 ° C.
  • Cleaning is performed by immersing the substrate in the SC1 solution for 5 minutes.
  • the ammonia water performs a light etch on the surface of the glass substrate, it is not preferable to immerse each of the substrates in the SC1 solution for a long time.
  • each of the above substrates is washed with pure water (specific resistance value of 10 M ⁇ cm or more) for 10 minutes under running water, and quickly dried with a spin dryer or the like.
  • the glass substrate 20 and the single crystal silicon substrate 60 after cleaning and drying are brought into contact with each other and are bonded spontaneously by being pressed with a slight force.
  • the single crystal silicon substrate 60 and the glass substrate 20 are joined by Van der Waals force and hydrogen bonding.
  • heat treatment is performed at 200 to 300 ° C. for about 2 hours, and a sufficient bond strength is obtained by changing a part of the bond to a strong siloxane bond, and then a rapid increase of about 3 minutes at 580 ° C.
  • Heat treatment is performed, and as shown in FIG. 8C, cleavage separation is performed with the separation interface 68 as a boundary.
  • the single crystal silicon thin film transistor as the single crystal silicon thin film device 18 is bonded to the glass substrate 20 via an inorganic insulating film. Therefore, it is possible to reliably prevent the single crystal silicon thin film 90 from being contaminated as compared with the case of joining using a conventional adhesive.
  • the defect occurrence rate of the semiconductor device 10 which is a device to which the single crystal silicon substrate 60 is finally transferred, is greatly reduced.
  • the single crystal silicon thin film 90 transferred to the glass substrate 20 is etched by about 200 nm by dry etching and TMAH.
  • a single crystal silicon thin film 90 having a thickness of about 50 nm can be obtained on the glass substrate 20.
  • element isolation is performed simultaneously with the above etching, and annealing is performed at 560 to 650 ° C. for 1 to 4 hours in a furnace and short-term annealing at 650 ° C. to 10 minutes with RTA, and monosilane and dinitrogen monoxide are entirely deposited.
  • a second silicon dioxide film having a thickness of about 300 nm is deposited by a plasma CVD using a mixed gas of or with TEOS and oxygen.
  • the RTA time is related to the heat resistance of the glass substrate 20 and is adjusted to be less than the allowable deformation of the glass substrate 20.
  • a contact hole is opened, and a metal wiring 120 made of AlSi is formed in the contact hole.
  • the semiconductor device 10 In the method of manufacturing the semiconductor device 10 according to the present embodiment, as described above, after forming the single crystal silicon thin film transistor as the single crystal silicon thin film device 18 and the non-single crystal silicon thin film (polycrystalline silicon thin film) on the glass substrate 20. Forming. Specifically, after the non-single crystal silicon thin film transistor as the non-single crystal silicon thin film device 16 is formed on the glass substrate 20, the single crystal silicon thin film transistor as the single crystal silicon thin film device 18 is formed.
  • the single crystal silicon substrate 60 can be bonded to the glass substrate 20 while the flatness of the glass substrate 20 is maintained.
  • a protective film is formed with Mo or the like, the oxide film in the bonding region is removed, and then the protective film is removed, thereby preventing problems such as poor bonding. can do.
  • the semiconductor device 10 having different characteristics can be formed for each region on the glass substrate 20 by the above method, the semiconductor device 10 having more various functions can be obtained.
  • the integrated circuit since the integrated circuit is formed in the region of the non-single crystal silicon thin film and the region of the single crystal silicon thin film 90, the integrated circuit formed in each region is different for each region. Different processing rules can be applied. For example, as mentioned above, in the case of a short channel length, since there is no crystal grain boundary in the single crystal silicon thin film region, the variation in TFT characteristics hardly increases, whereas it is a non-single crystal silicon thin film region. In the polycrystalline silicon film region, the variation increases rapidly due to the influence of crystal grain boundaries. Therefore, it is necessary to change the processing rules in each area. In this regard, in the semiconductor device 10 of the present embodiment, the integrated circuit can be formed in a suitable region in accordance with the processing rule.
  • the metal wiring pattern in the MOS type single crystal silicon thin film transistor, can be formed with a looser design rule than the gate pattern.
  • the metal wiring or part of the metal wiring of the semiconductor device 10 in which the MOS type single crystal silicon thin film transistor is formed can be processed simultaneously with the metal wiring on the large substrate, thereby reducing the cost and improving the processing capability. Can be made. Furthermore, connection to external wiring, other circuit blocks, and TFT arrays is facilitated, and a decrease in product yield due to poor connection to external devices or the like can be reduced.
  • the roughness at a span of several hundred microns from a so-called high strain point glass that is industrially used for TFT-LCD as a substrate having an insulating surface is that a glass substrate 20 having a value of 0.1 to 0.33 nm is used.
  • both the glass substrate 20 and the single crystal silicon substrate 60 are subjected to a hydrophilic treatment, and then bonded to a predetermined position.
  • the device side of the single crystal silicon substrate 60 is glass substrate Aligned at a predetermined position of 20 and bonded in close contact at room temperature.
  • the height of the device can be made microscopically constant as compared with the case where the single crystal silicon substrate 60 is bonded to the glass substrate 20 using a conventional adhesive, It is possible to reliably prevent the crystalline silicon thin film 90 from being contaminated.
  • the integrated circuit can be divided into a region where the non-single crystal silicon thin film is formed and a region where the single crystal silicon thin film is formed. Therefore, different processing rules can be applied to the integrated circuits formed in the respective regions. Therefore, for example, the integrated circuit can be formed in a region suitable for the processing rule.
  • the metal wiring pattern can be formed with a looser design rule than the gate pattern.
  • the metal wiring of the semiconductor device 10 in which the MOS type single crystal silicon thin film transistor is formed, or a part of the metal wiring can be processed simultaneously with the metal wiring on the large substrate, thereby reducing the cost and improving the processing capability. Can be improved. Furthermore, the connection of the external wiring and other circuit blocks to the TFT array is facilitated, and the product yield due to the poor connection to the external device or the like can be reduced.
  • a high-performance, high-function, highly-integrated integrated circuit can be formed with a general silicon wafer having a limited area.
  • a device including a TFT array can be arranged on a glass substrate for manufacturing an LCD having an area several times larger than that of a silicon wafer and in which the area restriction is greatly relaxed.
  • the insulating substrate for a semiconductor device of the present invention is characterized in that the arithmetic average roughness of the irregularities in the region of 10 to 30 microns on the transferred surface is 0.25 nm or less.
  • the insulating substrate for a semiconductor device of the present invention is characterized in that the arithmetic average roughness of the irregularities is 0.20 nm or less.
  • the transferred surface of the insulating substrate has an arithmetic average roughness of unevenness in a region of 10 to 30 microns, that is, The microroughness is 0.25 nm or less, more preferably 0.20 nm or less.
  • the bondability between the insulating substrate and the silicon film is further improved, and the number of bubbles generated at the bonded interface can be further reduced.
  • the insulating substrate for a semiconductor device according to the present invention is characterized in that the insulating material is glass and is manufactured by a fusion method.
  • the glass substrate is manufactured by the fusion method in the hydrophilic direct bonding between the glass substrate, which is an insulating substrate using glass as an insulating material, and the silicon film.
  • glass substrates manufactured by the fusion method generally have a small middle range roughness as a result of comparative evaluation of various glass substrates.
  • spontaneous bonding between the glass substrate and the silicon film is more likely to occur, the bonding property between the glass substrate and the silicon film is further improved, and the number of bubbles generated at the bonding interface can be further reduced.
  • the insulating substrate for a semiconductor device of the present invention is characterized in that the insulating material is glass and is manufactured by a float process.
  • the insulating substrate for a semiconductor device of the present invention is characterized in that the transferred surface is polished so that the undulation height is 0.40 nm or less.
  • the said glass substrate is manufactured by the float process, More preferably, the to-be-transferred By polishing the surface, the height of the waviness is 0.40 nm or less.
  • spontaneous bonding between the glass substrate and the silicon film is more likely to occur, the bonding property between the glass substrate and the silicon film is further improved, and the number of bubbles generated at the bonding interface can be further reduced.
  • the insulating substrate for a semiconductor device of the present invention is characterized in that no oxide film is provided on the transfer surface.
  • the insulating substrate for a semiconductor device of the present invention is characterized in that an oxide film is provided on the transfer surface, and the thickness of the oxide film is not more than 30 nm.
  • an oxide film having a thickness of 30 nm or less is provided on the transfer surface.
  • the thickness of the oxide film is preferably 30 nm or more.
  • the film thickness of the oxide film is too thin, it is easily affected by SC1, although it depends on the film formation conditions. If the film quality is good, the film thickness can be 5 nm. On the other hand, considering the case where the film quality is not good, the film thickness is preferably 30 nm or more.
  • the film thickness it is considered preferable to set the film thickness to 20 nm or less, for example.
  • the semiconductor device of the present invention is characterized in that a silicon film is transferred to the insulating substrate for the semiconductor device.
  • the bondability between the insulating substrate and the silicon film is good, and bubbles are hardly generated at the bonding interface between the insulating substrate and the silicon film, so that it is easy to improve the yield of the semiconductor device.
  • the semiconductor device of the present invention can form a semiconductor thin film in close contact with an insulating substrate, it can be suitably used for an active matrix liquid crystal display device that requires high performance and high yield.

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Abstract

　表面に単結晶シリコン薄膜（９０）が転写により設けられることで半導体装置（１０）を構成することが可能なガラス基板（２０）であって、表面には、単結晶シリコン薄膜（９０）を設けることが可能な被転写面（２２）が設けられており、被転写面（２２）の、二百ミクロン～五百ミクロンの周期のうねりの高さが、０．４０ｎｍ以下である。

Description

半導体装置用の絶縁基板、及び、半導体装置
　本発明は、主に絶縁基板上に半導体層が設けられた半導体装置の絶縁基板、及び、上記半導体装置に関するものである。詳しくは、シリコンの単結晶片、半導体片、及び、半導体デバイス等を、ガラス基板等の基板に転写することで、基板上にシリコン単結晶膜等が形成された半導体装置、及び、それに用いられる絶縁基板に関するものである。
　従来、単結晶シリコン基板を加工して、上記基板上に数億個程度のトランジスタを形成する集積回路素子技術や、ガラス基板などの光透過性非晶質材料の上にシリコン膜などの多結晶体半導体膜を形成した後、トランジスタに加工して、液晶ディスプレイ装置の絵素やスイッチング素子やドライバ等を製造する薄膜トランジスタ技術（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が提案され、液晶ディスプレイの普及などと共に、大いなる発展をとげてきた。
　（集積回路素子技術）
　上記技術のうち、集積回路素子技術は、例えば、市販されている厚さ１ｍｍ足らず、直径２００ｍｍ程度の単結晶シリコンウエハを加工して、このシリコンウエハ上に多数のトランジスタを形成するという技術である。
　（薄膜トランジスタ技術）
　また、上記薄膜トランジスタ技術は、これがＴＦＴ－液晶ディスプレイ装置に用いられた場合に、例えば、光透過性（非晶質高歪点）無アルカリガラス基板上に形成された非晶質シリコン膜あるいはこれをレーザーなどの熱で溶融・多結晶化し、それを加工して、そのスイッチング素子であるＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを形成するという技術である。
　（半導体装置）
　また、絶縁体上にシリコン膜、特には単結晶シリコン薄膜を転写法で形成する技術が提案されている。この転写法によって形成された半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板と呼ばれる場合がある。
　（集積回路における半導体装置）
　上記半導体装置は、集積回路の分野において、トランジスタなどの半導体素子の機能を向上させることを目的として用いられる。
　すなわち、上記半導体装置を用いてトランジスタを作製することで、素子の完全分離が容易になる。そのため、動作上の制約が少なくなり、良好なトランジスタ特性と高い性能とを実現することができる。
　ここで、この集積回路の分野に用いられる基板は、絶縁体又は絶縁膜であればよく、それが透明であるか否か、結晶質であるか否かは問われない。
　（表示装置における半導体装置）
　これに対し、ＴＦＴ－液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）装置やＴＦＴ－有機エレクトロ・ルミネッセンス（ＯＬＥＤ：Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）表示装置等ではその構造により基板は透明であることが必要であり、典型的にはガラス基板などの非晶質の基板が用いられる。
　そして、上記基板の上に、アモルファスシリコン膜やポリシリコン膜が形成された後に、それに基づいて上記ＴＦＴが形成される。このＴＦＴは、上記ディスプレイ装置をいわゆるアクティブマトリクス駆動するためのスイッチング素子等として用いられる。
　さらに、上記アクティブマトリクス駆動に用いられる周辺ドライバ、タイミングコントローラ等を基板上に集積化するために、より高性能なシリコン膜形成基板に関する研究がなされてきた。
　（ポリシリコン膜）
　すなわち、従来、シリコン膜としてポリシリコン膜を用いた場合、結晶性の不完全性に起因するギャップ内の局在準位や、結晶粒界付近の欠陥に伴うギャップ内局在準位が存在しやすかった。そして、このような局在準位の存在は、移動度の低下や、サブスレッショルド係数（Ｓ係数）の増大等の原因となり、トランジスタの性能を低下させていた。
　また、ポリシリコン膜においてシリコン膜の結晶性が不完全であれば、上記薄膜トランジスタにおいて、シリコン膜－ゲート絶縁膜界面に局在準位や固定電荷が形成されやすかった。そして、このような固定電荷の形成は、薄膜トランジスタの閾値電圧制御を困難にしたり、望む閾値電圧値の実現を困難にしたりしていた。
　また、特に大型ガラス基板上のポリシリコン膜では、形成されるトランジスタ等のデバイスの微細化が困難であり、その結果、デバイスの高性能化や高速化が困難となっていた。
　また、非晶質シリコン膜にレーザー光を照射して加熱することによって得られたポリシリコン膜では、形成されたトランジスタの移動度や閾値電圧に大きなばらつきが生じていた。これは、多結晶Ｓｉの結晶粒界の存在及び上記レーザー光の照射の際、照射エネルギーの揺らぎのため、得られたポリシリコン膜の粒径が不均一になるためである。
　（単結晶）
　そこで、ポリシリコン膜を用いた際の上記問題を改善するために、単結晶シリコンを用いたデバイスについての検討が行われている。
　（特許文献１）
　そして、上記単結晶シリコンを用いたデバイスの一例としては、下記特許文献１に記載の技術がある。
　すなわち、下記特許文献１には、半導体装置用の絶縁基板としてのガラス基板に形成されたコーティング膜上に単結晶シリコン薄膜が設けられた半導体装置であって、上記単結晶シリコン薄膜が、単結晶シリコン基板に水素イオンを注入することで層分離されたものについて記載されている。
日本国公開特許公報「特開２００４－１３４６７５号公報（２００４年４月３０日公開）」 米国特許明細書「米国特許第７１７６５２８号明細書（２００７年２月１３日特許）」 日本国公表特許公報「特表２００６－５１８１１６号公報（２００６年８月３日公表）」
　（気泡）
　しかしながら、上記従来の半導体装置では、ガラス基板と単結晶シリコン薄膜との間に気泡が発生する場合がある。
　ここで、上記ガラス基板と単結晶シリコン薄膜との間の気泡とは、ガラス基板と単結晶シリコン薄膜との間に生じる微小な気泡を意味し、上記部分では、単結晶シリコン薄膜はガラス基板から浮いた状態であり、単結晶シリコン薄膜とガラス基板とは接していない。以下、説明する。
　（半導体装置の構造）
　まず、半導体装置の一般的な構造、及び、製造方法について、図９の（ａ）～（ｅ）に基づいて説明する。ここで、図９の（ａ）～（ｅ）は、半導体装置の製造工程の概略を示す断面図である。
　半導体装置の概略構成を示す断面図である図９の（ｅ）に示すように、半導体装置１０は、ガラス基板２０などの半導体装置用の絶縁基板に単結晶シリコン薄膜９０が設けられたものである。
　（半導体装置の製法）
　そして、上記半導体装置１０は、以下のように製造される。
　すなわち、まずガラス基板２０などの半導体装置用の絶縁基板と、単結晶シリコン基板６０とを準備する（図９の（ａ）及び（ｂ）参照）。なお、上記単結晶シリコン基板６０の表面には、二酸化珪素（ＳｉＯ２）膜６１が設けられている。
　（イオン注入）
　そして、図９の（ｃ）に示すように、上記単結晶シリコン基板６０に対して分離物質を注入する。具体的には、単結晶シリコン基板６０の１方の面である水素イオン注入側表面６２から、分離物質としての水素イオンを、上記水素イオン注入側表面６２のほぼ全面から注入する（図９の（ｃ）に示す矢印参照）。
　上記水素イオンの注入の後、注入された上記水素イオンは、上記水素イオン注入側表面６２から単結晶シリコン基板６０内部の所定の深さまで達し、その部分にとどまることで、分布のピークを有する水素イオン注入領域６６を形成する。
　そして、注入された水素イオンは、単結晶シリコン基板６０の深さ方向において濃度分布に関するプロファイルを形成し、上記濃度のピーク位置近傍領域が、後に説明する分離界面６８となる。
　（貼り合わせ）
　つぎに、図９の（ｄ）に示すように、図９の（ａ）に示した上記ガラス基板２０と、図９の（ｃ）に示した単結晶シリコン基板６０とを貼り合わせる。その際、上記単結晶シリコン基板６０における上記水素イオン注入側表面６２が上記ガラス基板２０に接するように貼り合わせる。すなわち、上記単結晶シリコン基板６０の上記水素イオン注入側表面６２が、ガラス基板２０への転写面７０となり、ガラス基板２０の被転写面２２に転写される。
　（劈開分離）
　つぎに、単結晶シリコン基板６０を劈開分離して、上記ガラス基板２０に単結晶シリコン薄膜９０を形成する。
　具体的には、例えば６００度で、上記単結晶シリコン基板６０が貼り合わされた上記ガラス基板２０を加熱する。これにより、図９の（ｅ）に示すように、単結晶シリコン基板６０が上記分離界面６８を界面として、単結晶シリコン基板本体７２と単結晶シリコン薄膜９０とに劈開分離する。そして、単結晶シリコン薄膜９０が設けられた上記ガラス基板２０である半導体装置１０の一部が形成される。
　（デバイス転写）
　なお、上記の説明においては、単結晶シリコン基板６０を上記ガラス基板２０に貼り合わせることで、上記ガラス基板２０上に単結晶シリコン薄膜９０が設けられた半導体装置１０を得ることについて説明したが、単結晶シリコン基板６０のかわりに、あらかじめデバイス等が形成された半導体基板を貼り合わせることも、同様の工程で可能である。
　（気泡）
　上述のような方法で形成された半導体装置１０においては、例えば上記単結晶シリコン薄膜９０と上記ガラス基板２０との界面９２に気泡９４が発生するという問題点がある。
　すなわち、半導体装置１０の断面図である図１０に示すように、上記気泡９４は、上記単結晶シリコン薄膜９０と上記ガラス基板２０との界面９２に発生する。そして、上記部分では、上記ガラス基板２０に転写された単結晶シリコン薄膜９０は、上記ガラス基板２０から浮き上がっている。
　（気泡の発生原因）
　上記気泡９４の発生の要因は多岐にわたると考えられる。
　多くの場合、上記ガラス基板２０に貼り合わされた上記単結晶シリコン基板６０を、上記分離界面６８を界面として劈開分離させる際の加熱工程で発生する。
　すなわち、上記単結晶シリコン基板や、デバイス等が形成された半導体基板を光透過基板に貼り合わせた後、水素イオン注入領域６６の分離界面６８に沿って分離させるための加熱工程で、上記気泡９４が発生しやすいと考えられる。また、上記気泡９４は、転写の界面９２における結合エネルギーの弱い領域に、単結晶シリコン基板や単結晶シリコン薄膜などに含まれる水素や、水などが集まって形成される場合が多いと考えられる。
　そして、上記転写の界面９２に気泡９４が発生した半導体装置１０は、本来の半導体装置１０として、使用することができず、半導体装置１０の製造における歩留り低下の要因となっていた。
　（特許文献２、３）
　また、特許文献２及び特許文献３には、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ：絶縁体上の半導体）構造の形成方法として、半導体層に酸素濃度の増加した部分や陽イオンが減少した部分を設け、電圧や温度を加えてＳＯＩ構造を形成する方法が記載されている。
　しかし、上記の方法には、半導体層の構造が複雑であったり、また、電圧や温度を加えることが必要であったりするため、製造工程が煩雑になるなどの問題点がある。
　そこで本発明は、上記課題を解決するためになされたものであり、その目的は、絶縁基板とシリコン薄膜との接合性がよく、また、絶縁基板とシリコン薄膜との接合界面に気泡が発生しにくい、半導体装置用の絶縁基板、及び、半導体装置を提供することにある。
　本発明の半導体装置用の絶縁基板は、上記課題を解決するために、表面にシリコン膜が転写により設けられることで半導体装置を構成することが可能な、絶縁材料からなる半導体装置用の絶縁基板であって、上記表面には、上記シリコン膜を設けることが可能な被転写面が設けられており、上記被転写面の、二百ミクロン～五百ミクロンの周期のうねりの高さが、０．４０ｎｍ以下であることを特徴とする。
　また、本発明の半導体装置用の絶縁基板は、上記うねりの高さが０．３５ｎｍ以下であることを特徴とする。
　上記の構成によれば、絶縁基板の二百ミクロン～五百ミクロンの周期のうねりの高さ、すなわちミドルレンジラフネスが０．４０ｎｍ以下、より好ましくは、０．３５ｎｍ以下である。
　そのため、上記ミドルレンジラフネスが０．４０ｎｍを超える場合に発生しやすい気泡の発生が抑制される。
　これは、上記ミドルレンジラフネスが０．４０ｎｍ以下、より好ましくは０．３５ｎｍ以下である場合には、ガラス基板などの絶縁基板に対して、シリコン膜の自発接合が発現しやすいためである。そして、絶縁基板とシリコン膜との自発接合が発現しやすいため、絶縁基板とシリコン膜との接合界面に気泡が発生しにくい。
　よって、上記の構成によれば、絶縁基板とシリコン膜との接合性がよく、また、絶縁基板とシリコン膜との接合エネルギーが大きく接合界面に気泡が発生しにくい半導体装置用の絶縁基板を提供することができる。
　本発明の半導体装置用の絶縁基板は、以上のように、表面には、シリコン膜を設けることが可能な被転写面が設けられており、被転写面の、二百ミクロン～五百ミクロンの周期のうねりの高さが、０．４０ｎｍ以下である。
　それゆえ、絶縁基板とシリコン薄膜との接合性がよく、また、絶縁基板とシリコン薄膜との接合界面に気泡が発生しにくい、半導体装置用の絶縁基板を提供することができるという効果を奏する。
本発明の実施の形態を示すものであり、半導体装置の製造方法の概略を示す図である。 本発明の実施の形態を示すものであり、半導体装置の製造方法の概略を示す図である。 ガラス基板のマイクロラフネスと、接合性及び接合エネルギーとの関係を示す図である。 ガラス基板のミドルレンジラフネスと、接合性及び接合エネルギーとの関係を示す図である。 ガラス基板のラフネスを模式的に示す図である。 ガラス基板のラフネスを模式的に示す図である。 本発明の他の実施の形態を示すものであり、半導体装置の概略構成を示す図である。 本発明の他の実施の形態を示すものであり、半導体装置の製造工程を示す、半導体装置の断面図である。 半導体装置の製造工程を示す、半導体装置の断面図である。 半導体装置における気泡の発生を示す、半導体装置の断面図である。
　以下、本発明の実施の形態について説明する。
　〔実施の形態１〕
　まず、本実施の形態の半導体装置１０、及び、半導体装置１０の製造方法の概略について図１に基づいて説明する。
　図１は、本実施の形態の半導体装置１０に関する製造方法の概略を示す図である。
　（単結晶シリコン基板）
　まず、あらかじめ表面を酸化すること、又は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等で二酸化珪素（ＳｉＯ２）膜を表面に積層することで、二酸化珪素膜が形成された単結晶シリコン基板６０を用意する。
　そして、図１のステップ１（１Ｓ１）に示すように、上記単結晶シリコン基板６０に、所定の濃度の水素イオン（Ｈ＋）を、所定のエネルギーで注入する。
　その後、図１のステップ２（１Ｓ２）に示すように、上記単結晶シリコン基板６０を所定の形状に分断する。
　（ガラス基板）
　他方、絶縁基板としてガラス基板２０を用意する。その際、ガラス基板２０の、数百ミクロンのスパンでラフネス（ミドルレンジラスネス）の値を０．１～０．３３ｎｍとする。そして、上記ガラス基板２０の表面を活性化処理しておく。
　ここで、上記ガラス基板２０には、例えばコーニング社のアルカリ土類－アルミノ硼珪酸ガラスである＃（ｃｏｄｅ）１７３７（商品名）を直接用いることができる。
　また、ガラス基板２０の他の例としては、表面の全面にプラズマＣＶＤで薄い二酸化珪素膜を堆積するとともに、厚さが、例えば５０～１００ｎｍの非晶質シリコン（Ｓｉ）膜を堆積したガラス基板２０を用いることもできる。その際、所定の領域の上記二酸化珪素膜と上記非晶質シリコン膜を除去しておく。
　また、上記非晶質シリコン膜はレーザー照射、又は、固相成長等で結晶化しておくこともできる。
　（ＳＣ１溶液）
　そして、上記ガラス基板２０の表面を洗浄するとともに、表面を活性化させる目的で、上記ガラス基板２０にＳＣ１溶液を浴びせたり（ＳＣ１溶液シャワー）、上記ガラス基板２０をＳＣ１溶液に浸漬したりすることができる。
　ここで上記ＳＣ１溶液は、市販のアンモニア水（ＮＨ４ＯＨ：３０％）と、過酸化水素水（Ｈ２Ｏ２：３０％）と純水（Ｈ２Ｏ）とを混合して作製する。一例としては、上記薬液を、５：１２：６０の割合で混合したものが用いられる。
　（酸化珪素膜）
　なお、上記の通り、ガラス基板２０の表面には薄い二酸化珪素膜を堆積しても良い。そして、この二酸化珪素膜の堆積は、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ　Ｏｒｔｈｏｓｉｌｉｃａｔｅ）酸素混合ガスを用いてプラズマＣＶＤで堆積することが好ましい。
　二酸化珪素膜を堆積することで、ＳＣ１溶液で処理することによるガラス基板２０の表面の荒れは小さくなる。
　しかし、一方で、ＣＶＤで二酸化珪素膜を堆積することで、ガラス基板２０の表面の平坦性は低下する。
　そこで、上記相反する側面に関して詳細に検討した結果、フュージョン法で製造されたガラス基板２０では、総合的にガラス基板２０の表面に二酸化珪素膜をデポジット（堆積）しない方が、単結晶シリコン基板との接合性が優れていた。
　上記酸化膜としての二酸化珪素膜を設ける場合、その膜厚は、数１０ｎｍ以下、具体的には三十ｎｍとすることが望ましい。上記酸化膜を設けるさ際、その膜厚は五ｎｍ以上であることが好ましい。
　なお、上記酸化膜としての二酸化珪素膜は、必ずしも設ける必要はない。
　（貼り合わせ）
　つぎに、図１のステップ３（１Ｓ３）及び図１のステップ４（１Ｓ４）に示すように、ガラス基板２０と、単結晶シリコン基板６０の水素イオン注入側表面６２とを密着させて貼り合わせる。
　（劈開分離）
　その後、約２５０度で約１時間熱処理し、さらに６００度で５分程度の急速熱処理を行い、上記単結晶シリコン基板６０を水素イオン注入領域６６における分離界面６８を境に劈開分離する。
　ここで、水素イオン注入領域６６とは、先に説明した水素イオンの注入により、単結晶シリコン基板６０において、水素イオンの分布が所定の濃度となっている領域を意味する。
　つぎに、上記劈開分離によりガラス基板２０上に残存する単結晶シリコンの表面を、ドライエッチングとドライエッチ時の損傷除去にためＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド：Ｎ（ＣＨ３）４ＯＨ）とで約２００ｎｍエッチングする。これにより、ガラス基板２０上に約５０ｎｍの膜厚のシリコン膜としての単結晶シリコン薄膜を得る。
　その後、約８００度で１分のランプアニールを行い、デバイスの活性領域となる部分を島状に残し不要な単結晶シリコン薄膜をエッチングにより除去する。
　そして、約１００ｎｍの二酸化珪素膜を堆積させた後、この二酸化珪素膜をＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：反応性イオンエッチング）で約１２０ｎｍ相当エッチバックする。
　つぎに、ゲート酸化膜としてモノシラン（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）との混合ガスを用い、プラズマＣＶＤで約２０ｎｍの酸化膜を形成する。
　そして、一般的なポリシリコンＴＦＴ形成プロセスと同様のプロセスにより、ゲート電極、Ｎ＋・Ｐ＋注入、二酸化珪素第１層間絶縁膜、及び、コンタクトホール、金属（ＡｌＳｉ）配線、シリコン窒化物（ＳｉＮｘ）及び二酸化珪素から成る層間絶縁膜、ビアホール、透明電極を順次形成することで単結晶シリコンの集積回路、又は、液晶表示装置等の画素アレイＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を形成する。
　（詳細な工程）
　以下、各構成について、図２に基づいてより詳しく説明する。
　図２は、本実施の形態の半導体装置に関する製造方法の概略を示す図である。
　（ガラス基板）
　まず、絶縁基板として、数百ミクロンのスパンでラフネスの値が、０．１～０．３３ｎｍであり、表面をＳＣ１等の過酸化水素水を含む溶液で活性化処理したガラス基板２０を用意する。
　ここで、上記ガラス基板２０としては、例えばコーニング社の＃１７３７（商品名、アルカリ土類－アルミノ硼珪酸ガラス）を直接用いる。
　・ＳＣ１洗浄
　また、上記ガラス基板２０には、表面の洗浄化と活性化との目的で、ＳＣ１溶液のシャワー又は浸漬処理を行った。
　なお、ガラス基板２０としては、上記のものに限定されず、例えば、その表面に、二酸化珪素膜、非晶質シリコン膜が堆積されたものを用いることができるのは、上述の通りである。
　（２Ｓ１）
　一方、単結晶シリコン基板６０は、以下のように用意する。
　・二酸化珪素膜
　まず、単結晶シリコン基板６０の表面に二酸化珪素膜６４を形成する。この二酸化珪素膜６４は、酸化、又は、ＣＤＶなどにより形成することができる。
　・水素イオン注入
　つぎに、単結晶シリコン基板６０に対して、水素イオン（Ｈ＋）を、水素イオン注入側表面６２から、所定の濃度及びエネルギーで注入する。これにより、ガラス基板２０への転写前の単結晶シリコン基板６０（ウエハ）が用意される。
　本実施の形態では、熱酸化により、厚さが２００ｎｍの二酸化珪素膜６４を単結晶シリコン基板６０の表面に形成した。
　そして、５×１０１６／ｃｍ２のドーズ量の水素イオンを所定のエネルギーで、水素イオン注入側表面６２から、単結晶シリコン基板６０に注入した。
　上記水素イオンの注入の後、注入された上記水素イオンは、上記水素イオン注入側表面６２から単結晶シリコン基板６０内部の所定の深さまで達し、上記部分にとどまることで、水素イオン注入領域６６を形成する。
　そして、注入された水素イオンは、単結晶シリコン基板６０の深さ方向において濃度分布に関するプロファイルを形成し、上記濃度のピーク位置近傍領域が、後に説明する分離界面６８となる。
　・分断
　つぎに、上記単結晶シリコン基板６０を分断することで、所定の形状に切り出された単結晶シリコン基板６０の小片を用意した。
　本実施の形態においては、上記小片は、２００ｍｍウエハから１辺約１５１ｍｍの正方形を切り出した形状とした（４隅が約７ｍｍカットされた形状）。
　（２Ｓ２、２Ｓ３）
　・ＳＣ１洗浄
　そして、上記単結晶シリコン基板６０の小片をガラス基板２０に貼り合わせる。それに先立ち、上記単結晶シリコン基板６０の小片を、ＳＣ１で洗浄した。
　・貼り合わせ
　そして、上記小片４枚を、上記水素イオン注入側表面６２が上記ガラス基板２０の表面に密着するように貼り合わせた。すなわち、単結晶シリコン基板６０の上記水素イオン注入側表面６２をガラス基板２０への転写面７０として、その転写面７０がガラス基板２０の被転写面２２と面するように、上記小片とガラス基板２０とを貼り合わせた。
　（２Ｓ４）
　・熱処理
　つぎに、貼り合わされたガラス基板２０と単結晶シリコン基板６０とを、約２５０度の温度で熱処理する。その後、さらに６００度で５分程度の急速熱処理を行い、上記単結晶シリコン基板６０を上記分離界面６８で劈開分離させる。
　この単結晶シリコン基板６０の劈開分離により、上記単結晶シリコン基板６０は、上記分離界面６８を境にして、単結晶シリコン基板本体７２と単結晶シリコン薄膜９０とに分離する。そして、上記単結晶シリコン薄膜９０が上記ガラス基板２０上に残存する。
　・ドライエッチング
　つぎに、上記ガラス基板２０上の単結晶シリコン薄膜９０の表面をドライエッチングとＴＭＡＨとで約２００ｎｍエッチングし、上記ガラス基板２０上に、約５０ｎｍの膜厚の単結晶シリコン薄膜９０を得た。
　なお、上記ガラス基板２０の表面には、薄い二酸化珪素膜を堆積しても良い。また、上記二酸化珪素膜は、ＴＥＯＳ酸素混合ガスを用いプラズマＣＶＤで堆積することが好ましい。
　先に説明した通り、上記二酸化珪素を堆積することで、ＳＣ１処理によるガラス基板表面の荒れは小さくなるが、一方でＣＶＤで二酸化珪素を堆積することで表面の平坦性は低下するという相反する側面があり、検討の結果、フュージョン法で製造されたガラス基板２０では総合的にガラス基板２０の表面に二酸化珪素膜をデポしない状態が最も接合性が優れていた。
　（２Ｓ５）
　つぎに、上記単結晶シリコン薄膜９０及びガラス基板２０に、約８００度で１５秒間のランプアニールを行った。これにより、デバイスの活性領域となる部分を島状に残し、不要な単結晶シリコン薄膜９０をエッチング除去した。
　（２Ｓ６）
　つづいて、残存した単結晶シリコン薄膜９０に、約１００ｎｍの厚さの二酸化珪素膜１００を堆積し、これをＲＩＥで約１２０ｎｍ相当エッチバックした。
　つぎに、ゲート酸化膜として、モノシランと一酸化二窒素との混合ガスを用い、プラズマＣＶＤで約６０ｎｍの酸化膜を形成した。
　以降は通常のよく知られたポリシリコンＴＦＴ形成プロセスと同様のプロセスを用いることができる。
　詳細な説明は行わないが、図２に示すように、ゲート電極、Ｎ＋・Ｐ＋注入、二酸化珪素第１層間膜、コンタクトホール、金属（ＡｌＳｉ）配線を形成する。そして、以降の工程は図示しないが、シリコン窒化膜及び二酸化珪素から成る第２層間絶縁膜、ビアホール、透明電極を順次形成した。
　（ガラス基板のマイクロラフネス）
　つぎに、本実施の形態の半導体装置１０のガラス基板２０について説明する。
　具体的には、ガラス基板のマイクロラフネス（近距離ラフネス）及びミドルレンジラフネス（中距離ラフネス）と、ガラス基板と単結晶シリコン基板との接合性及び接合エネルギーとの関係について説明する。
　図３は、ガラス基板のマイクロラフネスと、接合性及び接合エネルギーとの関係を示す図である。
　すなわち、図３に示すグラフの横軸は、マイクロラフネス（Ｍｉｃｒｏ　Ｒｏｕｇｈｎｅｓｓ：Ｒａ）（ｎｍ）を示し、縦軸は、接合エネルギー（ｍＪ／ｍ２）を示している。
　また、図３の黒丸及び白四角は、ガラス基板と単結晶シリコン基板との接合性を示している。すなわち、図３の黒丸は、ガラス基板と単結晶シリコン基板とを密着させた場合、自発的に接合（Ｓｅｌｆ　Ｂｏｎｄｉｎｇ）がどこまで進むか（自発接合度）の評価（Ｇａｐ　Ｃｌｏｓｉｎｇ）を示し、白四角は、ガラス基板と単結晶シリコン基板とが一旦接合した後に、両基板を引き剥がす（Ｓｅｐａｒａｔｉｏｎ）場合の剥がれ強度の評価を示している。
　なお、上記マイクロラフネスとは、近距離、具体的には、数十ミクロン程度（具体的には、例えば十ミクロン～三十ミクロン）のスパン（領域）での凹凸の算術平均粗さ（Ｒａ：ＪＩＳ　Ｂ０６０１）を意味する。
　また、上記マイクロラフネスのＲａは、ＡＦＭ（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ：原始間力顕微鏡）で評価した。具体的には、Ｖｅｃｃｏ　Ｉｎｓｔｒｕｍｅｎｔｓ社のＤｉｍｅｎｓｉｏｎ　Ｖ　Ｓｃａｎｉｎｇ　Ｐｒｏｂｅ　Ｍｉｃｒｏｓｃｏｐｅを使用してマイクロラフネスを評価した。
　そして、上記図３には、Ｒａが０．１５～０．２５ｎｍの種々のガラス基板に対して、ウエハから所定の形状に切り出した単結晶シリコン基板を密着させて貼り合わせた場合の、接合性（自発接合度）、及び、接合エネルギー（剥がれ強度）が示されている。
　なお、上記貼り合わせの際、単結晶シリコン基板の上記水素イオン注入側表面と、ガラス基板とは、ＳＣ１洗浄を行っている。
　上記図３に示すように、ガラス基板のマイクロラフネスが同等である場合でも、ガラス基板と単結晶シリコン基板との接合性が大きく変わる場合がある。また、同様にマイクロラフネスが同等である場合でも、ガラス基板と単結晶シリコン基板との接合エネルギーが大きく変わる場合がある。
　これは、ガラス基板のマイクロラフネスと、ガラス基板と単結晶シリコン基板との接合性及び接合エネルギーとの間には、相関がないことを示している。
　そして、詳細に調べると、単結晶シリコン基板とガラス基板との親水性直接接合での剥離強度において、ガラス基板の種類（メーカー、又は、製造法、すなわちフロート法かフュージョン法か）と接合エネルギーとの間に強い相関があることが分かった。しかし、一般に言われているようなガラス基板のマイクロラフネスと、接合エネルギーとの相関は全く認めらなかった。すなわち、ガラス基板の種類が異なり、接合エネルギーが変わる場合であっても、ガラス基板の表面のマイクロラフネスに実質的な差はなかった。
　（ガラス基板のミドルレンジラフネス）
　つぎに、ガラス基板のミドルレンジラフネス（中距離ラフネス）と、ガラス基板と単結晶シリコン基板と接合性及び接合エネルギーとの関係について説明する。
　図４は、ガラス基板のミドルレンジラフネスと、接合性及び接合エネルギーとの関係を示す図である。
　図４に示すグラフの横軸は、上記図３と同様に、ミドルレンジラフネス（Ｍｉｄｒａｎｇｅ　Ｒｏｕｇｈｎｅｓｓ：Ｒａ）（ｎｍ）を示し、縦軸は、接合エネルギーを示している。
　また、上記図３と同様に、上記図４の黒丸は、ガラス基板と単結晶シリコン基板とを密着させた場合、自発的に接合（Ｓｅｌｆ　Ｂｏｎｄｉｎｇ）がどこまで進むか（自発接合度）の評価（Ｇａｐ　Ｃｌｏｓｉｎｇ）を示し、白四角は、ガラス基板と単結晶シリコン基板とが一旦接合した後に、両基板を引き剥がす（Ｓｅｐａｒａｔｉｏｎ）場合の剥がれ強度の評価を示している。
　なお、上記ミドルレンジラフネスとは、中距離、具体的には、数百ミクロン程度（具体的には、例えば二百ミクロン～五百ミクロンのスパン（領域）での凹凸（うねり）の高さを意味する。
　また、上記ミドルレンジラフネスの測定は、上記マイクロラフネスの測定とは異なり、ＡＦＭではなく、光学的なラフネス測定器を用いて行った。具体的には、株式会社菱化システムの光干渉式表面形状測定装置（ＲＢＸ　３３００Ｈ　Ｌｉｔｅ：製品名）を用いて、ミドルレンジラフネスを光学的に測定した。
　上記図４に示すように、ガラス基板のマイクロラフネスと、ガラス基板と単結晶シリコン基板との接合性及び接合エネルギーとの間には、強い相関があることが分かった。
　すなわち、ＡＦＭでは極めて測定が困難であり、光学測定装置で測定が可能な、数百ミクロンスパンのミドルレンジラフネスが、上記接合性及び接合エネルギーと強く相関していることが分かった。
　すなわち、ミドルレンジラフネスが小さくなると、上記接合性及び接合エネルギーともに大きくなり、一方、ミドルレンジラフネスが大きくなると、上記接合性及び接合エネルギーともに小さくなる。
　そして、上記ミドルレンジラフネスとガラス基板、特には、ガラス基板の製造方法との関係について、詳細な解析を行った。
　その結果、従来のフロート法で製造されたガラス基板の表面は、数百ミクロンスパンの凹凸を持っていることが分かった。なお、上記方法で製造されたガラス基板は、一般に、錫汚染の防止のため、軽い研磨が行われている。
　これに対し、フュージョン法で製造されたガラス基板の表面は、マイクロラフネスに関しては、上記フロート法で製造されたガラス基板とほぼ同じ値であるものの、ミドルレンジラフネスに関しては、上記フロート法で製造されたガラス基板よりも、その凹凸が小さいことが分かった。
　そして、このミドルレンジラフネスの差異により、ガラス基板と単結晶シリコン基板との接合性及び接合エネルギーとの差異が生じていると考えられる。
　（ガラス基板断面図）
　図５及び図６は、ミドルレンジラフネスを模式的に垂直方向を誇張した図であり、図５はミドルレンジラフネスが大きい場合、図６はミドルレンジラフネスが小さい場合を示している。
　図５に示すガラス基板２０の被転写面２２には、ミドルレンジラフネスが存在する。すなわち、上記被転写面２２には、ミドルレンジラフネス凸部２４と、ミドルレンジラフネス凹部２６とが存在し、これらによりミドルレンジラフネス（うねり）が形成されている。
　これに対して、上記図６に示すガラス基板２０の被転写面２２には、上記ミドルレンジラフネスは形成されていない。すなわち、上記図６に示すガラス基板２０は、その数百ミクロンのスパンでのラフネスの値が、０．１～０．３３ｎｍに抑制されている。
　なお、上記図５に示すガラス基板２０の被転写面２２にも、上記図６に示すガラス基板２０の被転写面２２にも、同程度の、数１０ｎｍのスパンで見られるマイクロラフネス２８が存在している。
　上記図５に示すガラス基板２０と、図６に示すガラス基板２０とで、ガラス基板２０と単結晶シリコン薄膜９０との界面９２における気泡９４の発生状況について説明する。
　図５に示す、ミドルレンジラフネスが存在するガラス基板２０では、上記界面９２に、数１０～数百個／ｃｍ２の気泡９４が発生した。
　これに対して、図６に示す、ミドルレンジラフネスが抑制されたガラス基板２０では、上記界面９２に発生した気泡９４は、０～数個／ｃｍ２以下であった。
　以上のように、ガラス基板２０のミドルレンジラフネスを、０．４０ｎｍ以下、より好ましくは、０．３５ｎｍ以下である０．１～０．３３ｎｍに抑制することで、ガラス基板２０と単結晶シリコン薄膜９０との界面９２における気泡９４の発生を大幅に抑制することができた。
　また、ガラス基板の製造方法に関しては、ミドルレンジラフネスが小さいとの観点から、フュージョン法で製造されていることが好ましい。
　ただし、ガラス基板は、フュージョン法で製造されているものに限定されず、例えば、フロート法で製造されていてもよい。フロート法で製造されている場合には、その表面、特には被転写面が研磨などされることにより、そのミドルレンジラフネスが０．４０ｎｍ以下などの所望の値になっていることが好ましい。
　また、上記ガラス基板のマイクロラフネスに関して、接合性及び接合エネルギーとの相関は大きくはないものの、その凹凸は小さいことが好ましい。具体的には、例えば、マイクロラフネスは、その算術平均粗さが０．２５ｎｍ以下であることが好ましく、０．２０ｎｍ以下であることがより好ましい。
　〔実施の形態２〕
　本発明の半導体装置に関する他の実施形態について、図７に基づいて説明すれば、以下のとおりである。
　なお、説明の便宜上、上記実施の形態１で説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　本実施の形態の半導体装置１０は、上記実施の形態１の半導体装置１０と比べて、単結晶シリコン薄膜９０が設けられている面積が異なる。
　すなわち、上記実施の形態１の半導体装置１０では、ガラス基板２０のほぼ全面を覆うように、単結晶シリコン薄膜９０が設けられていた。
　これに対して、本実施の形態の半導体装置１０では、単結晶シリコン薄膜９０は、上記ガラス基板２０に、部分的に設けられている。
　以下、本実施の形態の半導体装置１０の概略構成を示す図である図７に基づいて説明する。
　まず、上記実施の形態１と同様に、ガラス基板２０に単結晶シリコン基板６０を転写し、ガラス基板２０上に単結晶シリコン薄膜９０を形成する。
　そして、上記単結晶シリコン薄膜９０を、デバイスとなる部分を島状に残してエッチングする。その際、島の端にテーパが形成されるようにエッチングを行う。
　なお、テーパが形成されるようにエッチングする変わりに、デバイスの加工精度とコスト面の必要条件とに応じて、島の端を垂直にエッチングし、その後、酸化膜を堆積し、ＲＩＥでエッチバックするなどして、サイドウオールを形成することもできる。
　つぎに、上記テーパが形成された単結晶シリコン薄膜９０にゲート酸化膜を堆積し、つづいてアモルファスシリコンを堆積する。そして、アモルファスシリコンにレーザー光を照射するなどして、アモルファスシリコンを多結晶化し、単結晶シリコンと多結晶シリコンとを活性層とするＴＦＴを形成する。なお、これらのプロセスは一般的なプロセスを用いることができる。
　（大型ガラス基板）
　ガラス基板２０上の一部分のみに上記単結晶シリコン薄膜９０を形成することで、大型のガラス基板２０に対応することができる。以下、説明する。
　上記の構成によれば、単結晶シリコン薄膜９０を、高機能の回路を作成する必要がある部分にのみ形成することができる。
　そして、画素アレイのような単純な動作しか要求されないものの、その面積が大きい部分については、多結晶シリコンやアモルファスシリコンなどの非単結晶シリコンを形成することができる。
　図７に例示する半導体装置１０では、表示部１２には、単結晶シリコン薄膜９０を設けず、表示部１２の周辺領域である非表示部１４に単結晶シリコン薄膜９０を設けている。
　そして、表示部１２には、非単結晶シリコンが形成されている。
　以上のように単結晶シリコン薄膜９０を配置することで、市販のシリコンウエハ（１２”や８”）に限られることなく、いわゆる第５世代、第６世代、又は、それよりも大きいガラス基板２０に対しても、単結晶シリコンのデバイスと、非単結晶シリコンのデバイスとを混在させて液晶表示装置などを形成することが容易になる。
　また、数百ミクロンのスパンでラフネスの値が０．１～０．３３ｎｍであるガラス基板２０を用意することで、上記実施の形態１と同様に、ガラス基板２０と単結晶シリコン薄膜９０との界面９２に発生する気泡９４の数を、０．３～数個／ｃｍ２以下に抑制することができた。
　〔実施の形態３〕
　本発明の半導体装置１０に関する他の実施形態について、図８の（ａ）～（ｅ）に基づいて説明すれば、以下のとおりである。
　図８の（ａ）～（ｅ）は、本実施の形態における半導体装置１０の製造工程の概略を示す、半導体装置１０の断面図である。
　なお、説明の便宜上、上記実施の形態１で説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　本実施の形態では、上記半導体装置１０がＴＦＴによるアクティブマトリクス基板として用いられている。
　そして、本実施の形態の半導体装置１０における絶縁基板としては、少なくとも、ＭＯＳ型の単結晶シリコントランジスタをＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）の構成要素として工業的に生産するために用いられている６''、８''又は１２''のシリコンウエハや石英ウエハよりも大きなガラス基板２０などが想定されている。
　具体的には、例えば、通常アクティブマトリクス型表示パネル用の基板であるアクティブマトリクス基板の生産に用いられているガラス基板や、そのガラス基板と同様のサイズの基板で、絶縁性表面を有する基板などが想定されている。
　そして、上記基板の一部分に、単結晶シリコン薄膜が形成されている。以下、各工程を具体的に説明する。
　（ガラス基板）
　まず、絶縁基板として、数百ミクロンのスパンでのラフネスの値が、０．１～０．３３ｎｍのガラス基板２０を用意する。その際、上記ガラス基板２０は、表面が活性化処理され、かつ、透過性非晶質材料で形成されたガラス基板２０とする。具体的には、例えばコーニング社のアルカリ土類－アルミノ硼珪酸ガラスであるｃｏｄｅ１７３７（製品名）をそのまま用いることができる。
　そして、上記ガラス基板２０をＳＣ１溶液のシャワー又は浸漬処理して、表面の清浄化と活性化とを行う。
　なお、上記ガラス基板２０の代わりに、その表面の全面にプラズマＣＶＤで、膜厚の薄い５～２０ｎｍの非晶質二酸化珪素膜を堆積したガラス基板２０を用いることもできる。
　絶縁基板として上記ガラス基板２０（ｃｏｄｅ１７３７）を用いる場合は、上記ガラス基板２０は光透過性であるので、本実施の形態の半導体装置は、例えば、液晶表示装置などに好適となる。なお、上記ｃｏｄｅ１７３７の歪点は６６７度程度である。また、上記ｃｏｄｅ１７３７は、フュージョン法で製造されている。
　（他のガラス基板）
　また上記ｃｏｄｅ１７３７以外のガラス基板２０を用いることもできる。
　例えば、フュージョン法で製造されたコーニング社のＥＡＧＬＥ（商品名）などの、ミドルレンジラフネスが０．１～０．３３ｎｍであるガラス基板２０を用いることができる。上記ガラス基板２０は、歪点については上記ｃｏｄｅ１７３７とは異なるものの、表面平坦性すなわち数百ミクロンのスパンでのラフネスは、上記ｃｏｄｅ１７３７と同等である。
　また、同じく、フュージョン法で製造された日本電気硝子社のＯＡ－１０（商品名）を用いることができる。上記ガラス基板２０は、上記ｃｏｄｅ１７３７とほぼ同等の数百ミクロンのスパンでのラフネスの値（０．１～０．３３ｎｍ）と、ほぼ同等の歪み点とを有している。
　また、ガラス基板２０は、上記フュージョン法で製造されたガラス基板２０に限定されず、フロート法で製造されたガラス基板２０を用いることもできる。ただ、フロート法で製造されたガラス基板２０においても、上記ミドルレンジラフネスの値は、０．４ｎｍ以下、好ましくは０．３５ｎｍ以下であることが好ましい。また、フロート法で製造されたガラス基板２０においては、ミドルレンジラフネスが上記範囲になるように、表面を研磨することが好ましい。
　なお、上記フュージョン法とは、ガラス基板の製造において、るつぼの両側の縁から溶融したガラスをオーバーフロさせ両者が融合し、表面がるつぼに触れず清浄な状態で溶融したガラスを垂直方向に下に取り出す方法であり、フロート法とは、溶融したＳｎ（錫）の上に溶融したガラスを流し、水平に取り出す方法である。
　（ガラス基板表面）
　上記ガラス基板２０には、ガラス基板２０の表面が直接剥き出しになった単結晶シリコン基板６０を接合する領域を除いて、下地絶縁膜、及び、多結晶シリコンの活性層を持つＴＦＴの基本部分（活性層、ゲート酸化膜、ゲート電極、ソース／ドレインのドーピング）が形成されている。
　他方、ガラス基板２０の表面が、単結晶シリコン基板６０を接合するために直接剥き出しになった領域は、その上のシリコンや二酸化珪素膜をエッチング除去する際エッチングストッパとなるＭｏなどの金属で保護しておく。
　（概略構成）
　本実施形態の半導体装置１０は、図８の（ｅ）に示すように、絶縁基板としてのガラス基板２０の上に、非単結晶シリコン薄膜デバイス１６と、単結晶シリコン薄膜デバイス１８とが並存している。詳しくは、上記ガラス基板２０の上には、酸化膜としての二酸化硅素膜、多結晶シリコンからなる非単結晶シリコン薄膜を含むＭＯＳ型の非単結晶シリコン薄膜トランジスタ（非単結晶シリコン薄膜デバイス１６）、単結晶シリコン薄膜を備えたＭＯＳ型の単結晶シリコン薄膜トランジスタ（単結晶シリコン薄膜デバイス１８）、及び、金属配線が設けられている。
　（非単結晶シリコン薄膜デバイス）
　非単結晶シリコン薄膜を含むＭＯＳ型の非単結晶シリコン薄膜トランジスタは、ベースコート絶縁膜としての二酸化珪素／窒化珪素膜上に、非単結晶シリコン薄膜、ゲート絶縁膜としての二酸化珪素膜、ゲート電極を備えている。ゲート電極は、窒化チタンから形成されているが、タングステン、モリブデンなど金属、又は、多結晶シリコン、シリサイド、若しくは、ポリサイドなどから形成されていてもよい。
　（単結晶シリコン薄膜デバイス）
　一方、単結晶シリコン薄膜９０を含むＭＯＳ型の単結晶シリコン薄膜トランジスタは、ゲート電極を有する平坦化層、ゲート絶縁膜としての二酸化珪素膜、単結晶シリコン薄膜９０とを備えている。ゲート電極の材料は、ここではヘビードープの多結晶シリコン膜を用いた。
　そして、本実施の形態の半導体装置１０では、上記単結晶シリコン薄膜デバイスは、ガラス基板２０上で順次形成されるのではなく、ガラス基板２０に転写される単結晶シリコン基板６０にあらかじめ形成されている。以下、説明する。
　（単結晶シリコン薄膜トランジスタ）
　単結晶シリコン薄膜デバイス１８としての単結晶シリコン薄膜トランジスタは、ガラス基板２０に接合される前に単結晶シリコン基板６０の上で形成されている。また、上記単結晶シリコン薄膜トランジスタは、全体が平坦化され、所定の深さに所定の濃度の水素イオンが注入されている。
　そして、上記単結晶シリコン薄膜トランジスタは、ゲート電極、ゲート絶縁膜、及び、単結晶シリコン薄膜９０を含んだ状態で、ガラス基板２０の上に接合・転写される。
　上記転写・接合の後、上記ガラス基板２０及び単結晶シリコン基板６０を熱処理し、水素イオンの注入部で微小気泡を生じせしめることで、単結晶シリコン基板６０を上記分離界面６８で劈開分離する。これにより、ガラス基板２０上に、単結晶シリコン薄膜９０が形成される。
　なお、ゲート電極部分は、わずかに他の領域と水素イオンの飛程が異なるが劈開性に問題は無く、差異をあらかじめ考慮しておけば、問題なく上記劈開分離を行うことができる。
　以上の製造方法によれば、単結晶シリコン基板上でゲート電極、コンタクト及び第１金属配線を形成し、ソース・ドレインなどへの不純物イオン注入を行うことで、ガラス基板２０上に転写した単結晶シリコン薄膜９０からＴＦＴを形成するよりも、微細な加工が容易になる。
　特に、水素イオンを用いて単結晶シリコン基板６０を劈開分離する場合であって、絶縁基板としてガラス基板２０を用いるときには、ガラス基板２０の耐熱温度の制約から、転写後の熱処理に高温が使えない。ここで、水素イオンに由来する硼素の不活性化は、５５０度程度で数時間熱処理することで水素原子を充分に除くことで、ほぼ回復させることができる。
　また、工程中に生じた局在順位やディスロケーションなどは、６５０度、数分以上の加熱によるトランジエントアニール（ＲＴＡ）で取り除くことができる。
　また、５５０度以下のアニールでのサーマルドナの生成、又は、わずかに残った硼素の不活性化は、初期の硼素注入量を、これらを見込んで調整しておくか、又は、転写後に硼素をイオン注入（イオンドーピング）するなどして補正する。
　（並存の効果）
　本実施形態の半導体装置１０は、以上のように、１枚のガラス基板２０上に、ＭＯＳ型の非単結晶シリコン薄膜トランジスタと、ＭＯＳ型の単結晶シリコン薄膜トランジスタとを並存させることで、特性が異なる複数の回路を集積化した高性能・高機能な半導体装置１０を得ることができる。また、１枚のガラス基板２０上に、すべて単結晶シリコン薄膜からなるトランジスタを形成するよりも、安価に高性能・高機能な半導体装置１０を得ることができる。さらに、このような工程によれば、ウエハサイズによる制約が無く、現時点で市販されている２００ｍｍや３００ｍｍ径のシリコンウエハより大きいサイズのディスプレイ又は多面取りを、基板サイズの制約無く自由に形成することができる。
　例えば、本発明の半導体装置１０を含む液晶表示装置用のアクティブマトリクス基板の場合には、さらに、液晶表示用に、窒化シリコン（ＳｉＮｘ）、樹脂平坦化膜、ビアホール、透明電極が形成される。そして、非単結晶シリコン薄膜デバイスとしては、ドライバ及び表示部１２用のＴＦＴが形成される。
　他方、単結晶シリコン薄膜デバイスとしては、例えば非表示部１４に、タイミングコントローラやメモリ等が形成される。これらは、上記表示部１２用のＴＦＴよりも、より高性能が要求されるデバイスだからである。
　なお、上記ドライバも単結晶シリコン薄膜デバイスで形成することもでき、コストと性能とを考慮して、その構成を決定することができる。
　（まとめ）
　このように、単結晶シリコン薄膜９０からなる薄膜トランジスタ、及び、非単結晶シリコン薄膜からなる薄膜トランジスタのそれぞれの特性に応じて、各薄膜トランジスタの機能・用途を決定することで、高性能・高機能な薄膜トランジスタを得ることができる。
　また、上記半導体装置１０においては、画素アレイを含む集積回路を、非単結晶シリコン薄膜の領域と単結晶シリコン薄膜９０の領域とに、必要とする構成、及び、特性に応じて区別して形成することが容易になる。
　これにより、それぞれの領域に、動作速度や動作電源電圧等が異なる性能の集積回路を形成することができる。具体的には、例えば、ゲート長、ゲート絶縁膜の膜厚、電源電圧、ロジックレベルのうち少なくとも１つが異なる集積回路を、上記各々の領域に形成することができる。
　以上より、領域ごとに異なる特性を有するデバイスを形成することができ、より多様な機能を備えた半導体装置１０を得ることができる。
　さらに、上記半導体装置１０においては、集積回路が非単結晶シリコン薄膜の領域と単結晶シリコン薄膜９０の領域とに形成される。そのため、それぞれの領域に形成された集積回路は、領域毎に異なる加工ルールを適用することができる。
　例えば、集積回路として短チャネル長のＴＦＴを形成する場合、単結晶シリコン薄膜９０の領域に形成したときは、単結晶シリコン薄膜９０の領域には結晶粒界がないため、ＴＦＴ特性のバラツキはほとんど増加しない。
　これに対して、上記ＴＦＴを非単結晶シリコン薄膜である多結晶シリコン膜の領域に形成したときは、多結晶シリコン膜の領域では、結晶粒界の影響でバラツキが急速に増加する。
　そのため、単結晶シリコン薄膜の領域と、非単結晶シリコン薄膜の領域とでは、加工ルールを変える必要がある。
　この点、上記の製造方法では、集積回路が各々の上記領域に別個に形成されるので、各領域に形成される集積回路の特性に応じて、好ましい加工ルールを適用することができる。
　なお、半導体装置１０上に形成される単結晶シリコン膜膜デバイスのサイズは、一般にＬＳＩ製造装置のウエハサイズによって決まることになる。ただし、単結晶シリコン薄膜９０を必要とする高速性、消費電力、高速のロジック、タイミングジェネレータ、バラツキが問われる高速のＤＡＣ（電流バッファ）、又はプロセッサ等を形成するためには、一般的なＬＳＩ製造装置のウエハサイズで充分であり、上記の構成においてウエハサイズは大きな問題とはならない。
　（製造方法）
　以下、本実施の形態の半導体装置１０の製造方法について、図８の（ａ）～（ｅ）を用いて、より具体的に説明する。
　（図８の（ａ））
　本実施形態の半導体装置１０の製造方法では、薄膜化すれば単結晶シリコン薄膜トランジスタとなる部分を作り込んだ単結晶シリコン基板６０を形成し、所定の濃度の水素イオンをあらかじめ所定の深さに注入しておき、この単結晶シリコン基板６０を絶縁性表面を有するガラス基板２０に接合し、加熱して水素イオン注入領域６６における分離界面６８から劈開分離する。
　その後、上記単結晶シリコン基板６０が劈開分離することでガラス基板２０上に形成された単結晶シリコン薄膜９０をエッチングにより薄膜化して、素子分離する。その後、さらに二酸化珪素膜を堆積する。
　具体的には、あらかじめ一般的なＩＣ製造ラインでＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）工程の一部、つまり単結晶シリコン基板６０に対して、ゲート電極１１０、ゲート絶縁膜１１２、ソース・ドレイン不純物イオン注入（ＢＦ２＋、Ａｓ＋）、チャネル注入（閾値電圧制御）、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）注入、ＨＡＬＯ注入（短チャネル効果抑制のための斜めイオン注入）、保護絶縁膜、平坦化膜を形成し、その後ＣＭＰ（Ｃｈｅｍｉｃａｌ－Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によって平坦化処理を行う。
　ここで、ソース・ドレイン不純物イオン注入（ＢＦ２＋、Ａｓ＋）、チャネル注入（閾値電圧制御）、ＬＤＤ注入、ＨＡＬＯ注入（短チャネル効果抑制のための斜めイオン注入）に関して、硼素又は２フッ化硼素の注入は、典型的には各々バルクシリコンのＭＯＳトランジスタに対する最適注入量の２～５倍、Ｐの注入量に関しても１～３ｘ１０１６ｃｍ－３程度増量するよう注入する。これらは、ＳＯＩ化構造で要求される閾値電圧に対する注入量が異なることと、水素による硼素の不活性化、又は、サーマルドナの影響を相殺するためで、熱処理条件、シリコン膜厚、ターゲットとするＴＦＴ特性に応じて調整される。
　不純物イオン注入後、活性化処理、層間絶縁膜１１４としての二酸化珪素のデポジット、平坦化を行い、つづいて６×１０１６／ｃｍ２のドーズ量の水素イオンを所定のエネルギーで注入し、コンタクトホール開口、金属層堆積、パターン化を順次行う。ここで金属配線にはタングステンと、バリア層として窒化チタンを用いた。さらに、その上に酸化膜１１６として二酸化珪素膜をデポジットし、その後平坦化処理を行い、単結晶シリコン基板６０を所望の構造に作成する。上記平坦化処理には、必要に応じダミーパターンとＣＭＰとを用いた。
　他方、本実施の形態の半導体装置１０の製造方法では、ガラス基板２０には、図８の（ａ）に示すように、あらかじめ、非単結晶シリコン薄膜デバイス１６としての非単結晶シリコン薄膜トランジスタが形成されている。
　（図８の（ｂ）、（ｃ））
　上記の単結晶シリコン基板６０は、所定のサイズに分断される。
　ガラス基板２０に関しては、絶縁性表面を持つ基板として、ＴＦＴ－ＬＣＤ用に工業的に用いられている、いわゆる高歪み点ガラス基板の中から、数百ミクロンのスパンでのラフネスの値が０．１～０．３３ｎｍであるガラス基板を選ぶ。
　そして、単結晶シリコン基板６０及びガラス基板２０の双方を親水化処理し所定の位置に貼り合わせる。なお、上記の通り、ガラス基板２０の上記ミドルレンジラフネスは、ガラス基板２０の製造法に依存する。
　具体的には、図８の（ｂ）に示すように、絶縁性表面を有するガラス基板２０、及び、所望の形状に分断した単結晶シリコン基板６０の両基板をＳＣ１洗浄し活性化（親水化）した後、単結晶シリコン基板６０のデバイス側の表面、言い換えると、水素イオン注入側表面６２を、ガラス基板２０の所定の位置にアライメントし、室温で密着させて接合する。すなわち、上記単結晶シリコン基板６０の転写面７０としての水素イオン注入側表面６２を、ガラス基板２０の被転写面２２に転写する。
　ここで、上記ＳＣ１液とは、市販のアンモニア水（ＮＨ４ＯＨ：３０％）と、過酸化水素水（Ｈ２Ｏ２：３０％）と、純水（Ｈ２Ｏ）とを混合して作製する。一例としては、上記薬液を、５：１２：６０の割合で混合したものが用いられる。ＳＣ１液の液温は、室温乃至８０℃とすることができる。洗浄は、上記ＳＣ１液に基板を５分間浸すことで行われる。ここで、アンモニア水は、ガラス基板表面をスライトエッチするため、上記各基板をＳＣ１液に長時間浸すことは好ましくない。
　その後、上記各基板を純水（比抵抗値１０ＭΩｃｍ以上）で流水のもとに１０分間洗浄し、スピンドライヤーなどで迅速に乾燥させる。これらの洗浄・乾燥後のガラス基板２０と単結晶シリコン基板６０とは、互いに接触させて、わずかな力で押してやることで、自発的に接着する。
　この単結晶シリコン基板６０とガラス基板２０とは、Ｖａｎ　ｄｅｒ　Ｗａａｌｓ力、及び、水素結合で接合されている。
　その後、２００～３００度で約２時間熱処理を行い、結合の一部が強固なシロキサン（Ｓｉｌｏｘａｎｅ）結合に変化する事で十分な接合強度が得られた後、さらに５８０度で３分程度の急速熱処理を行い、図８の（ｃ）に示すように、分離界面６８を境に劈開剥離する。
　ここで、単結晶シリコン薄膜デバイス１８としての単結晶シリコン薄膜トランジスタは、ガラス基板２０に対して、無機系の絶縁膜を介して接合される。そのため、従来の接着剤を用いて接合する場合と比較して、単結晶シリコン薄膜９０が汚染されることを確実に防止することができる。
　（ミドルレンジラフネスと気泡）
　また、数百ミクロンのスパンでのラフネスの値が０～０．３３ｎｍであるガラス基板２０を用いた場合には、ミドルレンジラフネスの値が、上記の値よりも大きいガラス基板２０を用いた場合に比較して、最終的に得られた単結晶シリコン薄膜９０とガラス基板２０との界面９２に発生する気泡９４の個数が大幅に低減する。具体的には、ミドルレンジラフネスが大きい上記ガラス基板２０では、上記界面９２に、数１０～数百個／ｃｍ２の気泡９４が発生していたのに対して、ミドルレンジラフネスの値が０．１～０．３３ｎｍであるガラス基板２０を用いた場合には、気泡９４の個数は、０．３～数個／ｃｍ２以下に低減した。
　そして、気泡９４の個数が低減することで、最終的に単結晶シリコン基板６０が転写されたデバイスである半導体装置１０の欠陥発生率が大幅に低減した。
　（図８の（ｅ））
　つづいて、ガラス基板２０に転写された単結晶シリコン薄膜９０をドライエッチングとＴＭＡＨとで約２００ｎｍエッチングする。
　これにより、ガラス基板２０上に約５０ｎｍの膜厚の単結晶シリコン薄膜９０を得ることができる。
　また、上記エッチングと同時に素子分離を行い、炉による５６０～６５０度、１～４時間の熱処理と、ＲＴＡによる６５０度以上、１０分以下の短時間アニールを行い、全面にモノシランと一酸化二窒素との混合ガス、又はＴＥＯＳと酸素とを用いたプラズマＣＶＤにより、膜厚約３００ｎｍの第２の二酸化珪素膜を堆積する。上記ＲＴＡの時間は、ガラス基板２０の耐熱性と関連し、許容されるガラス基板２０の変形以下になるよう調節される。
　そして、図８の（ｅ）に示すように、コンタクトホールを開口し、コンタクトホールにＡｌＳｉを材料とする金属配線１２０を形成する。
　（まとめ）
　本実施形態の半導体装置１０の製造方法では、以上のように、単結晶シリコン薄膜デバイス１８としての単結晶シリコン薄膜トランジスタを、非単結晶シリコン薄膜（多結晶シリコン薄膜）をガラス基板２０に形成した後に、形成している。具体的には、ガラス基板２０に、非単結晶シリコン薄膜デバイス１６としての非単結晶シリコン薄膜トランジスタを形成した後に、上記単結晶シリコン薄膜デバイス１８としての単結晶シリコン薄膜トランジスタを形成している。
　これにより、ガラス基板２０の平坦性が保たれた状態で、単結晶シリコン基板６０をガラス基板２０に接合することができる。ここで、表面を保護し平坦性を維持するためにＭｏ等で保護膜を形成し、接合領域の酸化膜を除去し、その後保護膜を除去することで、接合不良等の問題の発生を防止することができる。
　また、以上の方法により、ガラス基板２０上の領域ごとに異なる特性を有するデバイスを形成できるので、より多様な機能を備えた半導体装置１０を得ることができる。
　さらに、上記半導体装置１０においては、集積回路が非単結晶シリコン薄膜の領域と単結晶シリコン薄膜９０の領域とに形成されるため、それぞれの領域に形成された集積回路に対して、領域毎に異なる加工ルールを適用することができる。例えば、先に言及したように、短チャネル長の場合、単結晶シリコン薄膜領域には結晶粒界がないため、ＴＦＴ特性のバラツキがほとんど増加しないのに対して、非単結晶シリコン薄膜領域である多結晶シリコン膜領域では、結晶粒界の影響でバラツキが急速に増加する。そのため、加工ルールを各々の領域で変える必要がある。この点、本実施の形態の半導体装置１０では、加工ルールに合わせて集積回路を適した領域に形成することができる。
　また、本実施の形態の半導体装置１０では、ＭＯＳ型の単結晶シリコン薄膜トランジスタにおいて、その金属配線パターンは、ゲートパターンよりも緩いデザインルールで形成することが可能である。
　これにより、ＭＯＳ型の単結晶シリコン薄膜トランジスタを形成した半導体装置１０のメタル配線又はメタル配線の一部を、大型基板上のメタル配線と同時に処理することができ、コストを抑え、かつ処理能力を向上させることができる。さらに、外部配線や他の回路ブロックやＴＦＴアレイに対する接続が容易になり、外部装置等に対する接続不良による製品の歩留り低下を低減することができる。
　以上のように、上記半導体装置１０の製造方法では、絶縁性表面を持つ基板として、ＴＦＴ－ＬＣＤ用として工業的に用いられているいわゆる高歪み点ガラスの中から数百ミクロンのスパンでのラフネスの値が、０．１～０．３３ｎｍであるガラス基板２０を用いた点が特徴である。
　そして、ガラス基板２０及び単結晶シリコン基板６０の双方を親水化処理した後に、所定の位置に貼り合わせている。
　そして、絶縁性表面を有する最終基板であるガラス基板２０及び切断した単結晶シリコン基板６０の両基板をＳＣ１洗浄し活性化（親水化）した後、単結晶シリコン基板６０のデバイス側を、ガラス基板２０の所定の位置にアライメントし、室温で密着させて接合する。
　（汚染）
　以上の製造方法によれば、従来の接着剤を用いて、単結晶シリコン基板６０をガラス基板２０に接合する場合と比較して、デバイスの高さを微視的にも一定に出来、かつ単結晶シリコン薄膜９０が汚染されることを確実に防止することができる。
　（気泡）
　また、数百ミクロンのスパンでのラフネスの値が、０．１～０．３３ｎｍであるガラス基板を用いたものでは、そうでないものと比較し、最終的に得られたシリコン膜とガラスとの界面に生じていた気泡の発生が大幅に抑制され（数１０～数百個／ｃｍ２から０～数個／ｃｍ２以下となった）るとともに、最終的に転写されたデバイスの欠陥発生率が大幅に低減した。
　（多機能）
　また、上記の半導体装置１０では、領域ごとに異なる特性を有するデバイスを形成できるので、より多様な機能を備えた半導体装置１０を得ることができる。すなわち、ガラス基板２０上に、非単結晶シリコン薄膜デバイス１６が設けられる領域と、単結晶シリコン薄膜デバイス１８が設けられる領域とを並存させることが容易になる。そのため、半導体装置１０に、多機能を付与することが容易になる。
　（加工ルール）
　また、上記の半導体装置１０では、集積回路を、非単結晶シリコン薄膜が形成された領域と、単結晶シリコン薄膜が形成された領域とに分けて形成することができる。そのため、それぞれの領域に形成された集積回路は、領域毎に異なる加工ルールを適用することができる。したがって、例えば、加工ルールに合わせて集積回路を適した領域に形成することができる。
　（デザインルール）
　また、本実施の形態の半導体装置１０では、ＭＯＳ型の単結晶シリコン薄膜トランジスタにおいて、その金属配線パターンは、ゲートパターンよりも緩いデザインルールで形成することが可能である。
　これにより、ＭＯＳ型の単結晶シリコン薄膜トランジスタを形成した半導体装置１０のメタル配線、又は、メタル配線の一部を大型基板上のメタル配線と同時に処理することができ、コストを抑え、かつ処理能力を向上させることができる。さらに、外部配線や他の回路ブロックのＴＦＴアレイに対する接続が容易になり、外部装置等に対する接続不良による製品歩留りを低減することができる。
　さらに、高性能高機能高集積の集積回路を、その面積の限定された一般的なシリコンウエハで形成することができる。その上、シリコンウエハよりも数倍以上大きい面積を有する、面積の制約が大幅に緩和されたＬＣＤ製造用のガラス基板上に、ＴＦＴアレイを含むデバイスを配することができる。そして、これにより、低価格で大面積の表示装置の製造が可能となる。
　なお、本発明は上記した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
　また、本発明の半導体装置用の絶縁基板は、上記被転写面の、十ミクロン～３十ミクロンの領域の凹凸の算術平均粗さが、０．２５ｎｍ以下であることを特徴とする。
　また、本発明の半導体装置用の絶縁基板は、上記凹凸の算術平均粗さが、０．２０ｎｍ以下であることを特徴とする。
　上記の構成によれば、絶縁基板の被転写面は、上記ミドルレンジラフネスが上記所望の範囲内であることに加えて、十ミクロン～３十ミクロンの領域のの凹凸の算術平均粗さ、すなわちマイクロラフネスが０．２５ｎｍ以下、より好ましくは、０．２０ｎｍ以下である。
　そのため、絶縁基板とシリコン膜との接合性がより向上し、上記接合界面に発生する気泡の個数をより低減することができる。
　また、本発明の半導体装置用の絶縁基板は、上記絶縁材料がガラスであり、フュージョン法で製造されていることを特徴とする。
　上記の構成によれば、ガラスを絶縁材料とする絶縁基板であるガラス基板と、シリコン膜との親水性直接接合において、上記ガラス基板がフュージョン法で製造されている。
　発明者等はフュージョン法で製造されたガラス基板は、一般的に上記ミドルレンジラフネスが小さい事を種々のガラス基板を比較評価した結果、見出した。
　そのため、上記ガラス基板とシリコン膜との自発接合がより発現しやすく、ガラス基板とシリコン膜との接合性がより向上するとともに、上記接合界面に発生する気泡の個数をより低減することができる。
　また、本発明の半導体装置用の絶縁基板は、上記絶縁材料がガラスであり、フロート法で製造されていることを特徴とする。
　また、本発明の半導体装置用の絶縁基板は、上記被転写面が、上記うねりの高さが０．４０ｎｍ以下となるよう研磨されていることを特徴とする。
　上記の構成によれば、ガラスを絶縁材料とする絶縁基板であるガラス基板と、シリコン膜との親水性直接接合において、上記ガラス基板がフロート法で製造されており、より好ましくは、その被転写面が研磨されることで、上記うねりの高さが０．４０ｎｍ以下となっている。
　そのため、上記ガラス基板とシリコン膜との自発接合がより発現しやすく、ガラス基板とシリコン膜との接合性がより向上するとともに、上記接合界面に発生する気泡の個数をより低減することができる。
　また、本発明の半導体装置用の絶縁基板は、上記被転写面には、酸化膜が設けられていないことを特徴とする。
　上記の構成によれば、被転写面に酸化膜が設けられていないので、被転写面の平坦性を損ないにくい。
　そのため、絶縁基板とシリコン膜との接合性を高めることが容易になる。
　また、本発明の半導体装置用の絶縁基板は、上記被転写面には、酸化膜が設けられており、上記酸化膜の膜厚が、３十ｎｍ以下であることを特徴とする。
　上記の構成によれば、被転写面に、膜厚が３十ｎｍ以下の酸化膜が設けられている。
　そのため、被転写面の平坦性を損ないにくく、かつ、ＳＣ１溶液などで処理された際の被転写面の荒れを抑制することができる。
　したがって、絶縁基板とシリコン膜との接合性を高めることが容易になる。
　なお、上記酸化膜の膜厚は、３０ｎｍ以上であることが好ましい。
　上記酸化膜の膜厚が薄くなりすぎると、成膜条件等にも依存するが、ＳＣ１の影響を受けやすくなる。なお、膜質が良い場合等には、膜厚を５ｎｍとすることもできる。他方、膜質が良くない場合等を考慮すると、膜厚は３０ｎｍ以上であることが好ましい。
　一方、平坦性の観点からは、膜厚を例えば２０ｎｍ以下とすることが好ましいと考えられる。
　また、本発明の半導体装置は、上記の半導体装置用の絶縁基板に、シリコン膜が転写されていることを特徴とする。
　上記の構成によれば、絶縁基板とシリコン膜との接合性がよく、また、絶縁基板とシリコン膜との接合界面に気泡が発生しにくいので、半導体装置の歩留り向上させることが容易になる。
　本発明の半導体装置は、絶縁基板上に密着した半導体薄膜の形成が可能なので、高性能・高歩留りが要求されるアクティブマトリクス型液晶表示装置などに好適に利用することができる。
　　１０　半導体装置
　　２０　ガラス基板　（絶縁基板）
　　２２　被転写面
　　２４　ミドルレンジラフネス凸部
　　２６　ミドルレンジラフネス凹部
　　２８　マイクロラフネス
　　９０　単結晶シリコン薄膜　（シリコン膜）

Claims (10)

  1. 　表面にシリコン膜が転写により設けられることで半導体装置を構成することが可能な、絶縁材料からなる半導体装置用の絶縁基板であって、
    　上記表面には、上記シリコン膜を設けることが可能な被転写面が設けられており、
    　上記被転写面の、二百ミクロン～五百ミクロンの周期のうねりの高さが、０．４０ｎｍ以下であることを特徴とする半導体装置用の絶縁基板。
  2. 　上記うねりの高さが０．３５ｎｍ以下であることを特徴とする請求項１に記載の半導体装置用の絶縁基板。
  3. 　上記被転写面の、十ミクロン～三十ミクロンの領域の凹凸の算術平均粗さが、０．２５ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置用の絶縁基板。
  4. 　上記凹凸の算術平均粗さが、０．２０ｎｍ以下であることを特徴とする請求項３に記載の半導体装置用の絶縁基板。
  5. 　上記絶縁材料がガラスであり、
    　フュージョン法で製造されていることを特徴とする請求項１～４のいずれか１項に記載の半導体装置用の絶縁基板。
  6. 　上記絶縁材料がガラスであり、
    　フロート法で製造されていることを特徴とする請求項１～４のいずれか１項に記載の半導体装置用の絶縁基板。
  7. 　上記被転写面が、上記うねりの高さが０．４０ｎｍ以下となるように研磨されていることを特徴とする請求項６に記載の半導体装置用の絶縁基板。
  8. 　上記被転写面には、酸化膜が設けられていないことを特徴とする請求項１～７のいずれか１項に記載の半導体装置用の絶縁基板。
  9. 　上記被転写面には、酸化膜が設けられており、上記酸化膜の膜厚が、三十ｎｍ以下であることを特徴とする請求項１～７のいずれか１項に記載の半導体装置用の絶縁基板。
  10. 　請求項１～９のいずれか１項に記載の半導体装置用の絶縁基板に、シリコン膜が転写された半導体装置。
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