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WO2010038257A1 - プログラマブルデバイス、およびデータ書込方法 - Google Patents

プログラマブルデバイス、およびデータ書込方法 Download PDF

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Publication number
WO2010038257A1
WO2010038257A1 PCT/JP2008/002748 JP2008002748W WO2010038257A1 WO 2010038257 A1 WO2010038257 A1 WO 2010038257A1 JP 2008002748 W JP2008002748 W JP 2008002748W WO 2010038257 A1 WO2010038257 A1 WO 2010038257A1
Authority
WO
WIPO (PCT)
Prior art keywords
floating electrode
insulating film
wiring
programmable device
circuit
Prior art date
Application number
PCT/JP2008/002748
Other languages
English (en)
French (fr)
Inventor
岡安俊幸
渡邊大輔
Original Assignee
株式会社アドバンテスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アドバンテスト filed Critical 株式会社アドバンテスト
Priority to JP2010531654A priority Critical patent/JPWO2010038257A1/ja
Priority to PCT/JP2008/002748 priority patent/WO2010038257A1/ja
Priority to TW098133035A priority patent/TW201015857A/zh
Publication of WO2010038257A1 publication Critical patent/WO2010038257A1/ja

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Definitions

  • the present invention relates to a programmable device and a data writing method.
  • Programmable logic circuits such as PLD (Programmable Logic Device) and FPGA (Field Programmable Gate Array) have a plurality of logic blocks, and the connection relationship between these logic blocks or logic elements can be switched by user programming (for example, , See Patent Document 1).
  • PLD Programmable Logic Device
  • FPGA Field Programmable Gate Array
  • PLD Programmable Logic Device
  • FPGA Field Programmable Gate Array
  • Patent Document 1 JP-A-8-204543
  • the switching state of the switching transistor changes according to data programmed by the user. For example, a voltage corresponding to program data is applied to the gate terminal of each switching transistor. Thereby, the connection relationship of each logical block can be changed according to a user's program. Data programmed by the user is stored in a memory provided in the device.
  • a voltage corresponding to a user program is supplied to the gate terminal of each switching transistor.
  • a wiring for supplying the voltage to each switching transistor is provided, and a region where a logic block or the like can be formed becomes narrow.
  • the programmable logic circuit is provided with a memory for storing a user program. This also narrows the area where logic blocks and the like can be formed.
  • an object of the present invention is to provide a programmable device and a data writing method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a programmable device in which the logical relationship of output logic data to input logic data changes according to predetermined program data, which can be irradiated with an electron beam.
  • the logical relationship of the output logic data to the input logic data depending on the amount of charge that is provided and stores the program data by storing the charge by irradiating the electron beam and the program data is stored
  • a programmable device is provided comprising a programmable logic array that varies.
  • the charge corresponding to the predetermined program data is held in each floating electrode, and the program data is written to the programmable device that functions according to the program data stored in the floating electrode.
  • a data writing method for irradiating a floating electrode with an electron beam according to program data to be written is provided.
  • FIG. 2 is a schematic diagram illustrating an example of an internal configuration of a programmable logic array 12.
  • FIG. 3 is a diagram illustrating a configuration example of a circuit connection unit 107.
  • FIG. 3 is a diagram illustrating a configuration example of a switching unit 102.
  • FIG. It is a figure which shows the other structural example of the programmable logic array.
  • 3 is a diagram illustrating a configuration example of an individual connection unit 109.
  • FIG. 6 is a diagram illustrating another configuration example of the circuit connection unit 107.
  • FIG. 2 is a top view of a transistor 101.
  • FIG. FIG. 9 is a cross-sectional view taken along a line AA ′ in FIG.
  • FIG. 10 is a cross-sectional view illustrating another structural example of the transistor 101.
  • 12 is a cross-sectional view illustrating still another configuration example of the transistor 101.
  • FIG. 12 is a cross-sectional view illustrating still another configuration example of the transistor 101.
  • DESCRIPTION OF SYMBOLS 10 ... Programmable device, 11 ... Data input terminal, 12 ... Programmable logic array, 13 ... Cache memory, 14 ... Data output terminal, 15 ... Input / output circuit, 20 ... Circuit block 31... Row direction wiring 32... Column direction wiring 51 .. input wiring 52 .. output wiring 71 .. individual wiring 81 .. buffer circuit 91. Input driver circuit, 92 ... Output driver circuit, 101 ... Transistor, 102 ... Switching unit, 107 ... Circuit connection unit, 108 ... Wiring connection unit, 109 ... Individual connection unit, DESCRIPTION OF SYMBOLS 110 ... Semiconductor substrate, 111 ... Source region, 113 ... Drain region, 115 ...
  • Isolation region 121 ... Insulating film, 122 ... Insulating film, 123 ... Insulating film, 131 ... Rotating electrode, 151 ... via, 161 ... pattern wiring, 162 ... pattern wiring, 164 ... pattern wiring, 171 ... guard ring, 172 ... guard ring, 184 ... guard Terminal, 191 ... through hole, 200 ... package part
  • FIG. 1 shows a functional block diagram of a programmable device 10 according to an embodiment of the present invention.
  • the programmable device 10 is a device in which the logical relationship of output logical data with respect to input logical data changes according to given program data, and includes a data input terminal 11, a programmable logic array 12, a cache memory 13, and a data output terminal. 14.
  • the programmable device 10 may be a PLD, an FPGA, or the like, for example.
  • the logical relationship of the output logical data with respect to the input logical data may be a relationship indicating the value of the output logical data with respect to each value of the input logical data.
  • the program data may be given from the user, manufacturer, etc. of the programmable device 10.
  • the programmable logic array 12 is a logic operation circuit that outputs output logic data corresponding to input logic data given from the outside via the data input terminal 11 to the cache memory 13, and by writing predetermined program data, The logical structure can be changed to a predetermined one.
  • the cache memory 13 stores output logic data from the programmable logic array 12.
  • the cache memory 13 outputs a part or all of stored data to the outside through the data output terminal 14 by accepting access from the outside, for example.
  • FIG. 2 is a schematic diagram showing an example of the internal configuration of the programmable logic array 12.
  • the programmable logic array 12 includes an input / output circuit 15, a plurality of circuit blocks 20, a plurality of column direction wirings 32, a plurality of row direction wirings 31, a plurality of circuit connection units 107, and a plurality of wiring connection units 108.
  • each of the circuit connection unit 107 and the wiring connection unit 108 may include a plurality of transistors 101.
  • the plurality of transistors 101 select whether or not to connect each circuit block 20 to each other circuit block 20.
  • the plurality of transistors 101 include at least a first circuit block 20-1 and a second circuit block 20-2, a first circuit block 20-1 and a third circuit block 20-3, and a second circuit. For each of the block 20-2 and the third circuit block 20-3, it may be selected whether or not the circuit blocks 20 are connected.
  • connection relationship of the plurality of circuit blocks 20 is selected according to the state of the plurality of transistors 101. For example, by controlling on / off of the transistor 101 in accordance with program data given by a user, a circuit having a logical structure corresponding to the program data can be formed.
  • the transistor 101 in this example has a floating electrode as a gate terminal. That is, each transistor 101 switches between an on state and an off state in accordance with the amount of charge accumulated in the floating electrode.
  • each floating electrode is provided so as to be able to irradiate an electron beam at least before or after packaging of the programmable device 10.
  • the programmable device 10 may be manufactured such that at least a part of the surface of each floating electrode is exposed before packaging.
  • each floating electrode by irradiating each floating electrode with an electron beam according to the program data given by the user, the on / off state of each transistor 101 is directly controlled by the amount of charge injected into the floating electrode by the electron beam. Can be controlled. Therefore, a wiring for applying a gate voltage to the transistor 101 is not necessarily provided. Therefore, the area where the circuit block 20 and the like can be formed can be enlarged.
  • the on / off state of the transistor is changed by applying a voltage corresponding to user program data to the gate terminal of each transistor 101.
  • a wiring for supplying a gate voltage is provided for each transistor, and a memory area for storing user program data is provided. For this reason, a region where the circuit block 20 and the like can be formed becomes narrow.
  • the programmable device 10 in this example can form the circuit blocks 20 and the like with higher density.
  • the row direction wiring 31 and the column direction wiring 32 are examples of common connection wiring provided in common to the plurality of circuit blocks 20.
  • the plurality of circuit blocks 20 are arranged in a matrix, for example.
  • a predetermined number of row-direction wirings 31 are provided between the circuit blocks 20 adjacent in the column direction, and a predetermined number of column directions are provided between the circuit blocks 20 adjacent in the row direction.
  • a wiring 32 is provided.
  • four row direction wirings 31 and four column direction wirings 32 are provided between each circuit block 20, but the number of these wirings is not limited to four.
  • the total number of row direction wirings 31 and column direction wirings 32 provided adjacent to each circuit block 20 is preferably larger than the number of input / output terminals of the circuit block 20.
  • Each circuit block 20 has a predetermined number of input terminals In and a predetermined number of output terminals Out.
  • the input terminal In is connected to one of a predetermined number of column-directional wirings 32 provided adjacent to each other via the input wiring 51.
  • the circuit connection unit 107 is provided corresponding to each circuit block 20. The plurality of transistors 101 in each circuit connection unit 107 select which column direction wiring 32 and row direction wiring 31 the input terminal In and the output terminal Out of the corresponding circuit block 20 are connected to.
  • the transistor 101 is provided in one-to-one correspondence with a predetermined number of column-directional wirings 32 provided adjacent to each of the input wirings 51 (for example, the transistors 101-1, 101-2, 101-3, 101-4).
  • each input wiring 51 is electrically connected to the column-directional wiring 32 corresponding to the transistor 101 set to the on state.
  • the output terminal Out of this example is connected to one of a predetermined number of row-directional wirings 31 provided adjacent to each other via the output wiring 52.
  • the plurality of transistors 101 in the circuit connection unit 107 determine which row-direction wiring 31 each output wiring 52 is electrically connected to.
  • the transistors 101 are provided in one-to-one correspondence with a predetermined number of row-directional wirings 31 provided adjacent to each other in each output wiring 52.
  • each output wiring 52 is electrically connected to the row direction wiring 31 corresponding to the transistor 101 set to the on state.
  • Each row direction wiring 31 is provided so as to intersect with a plurality of column direction wirings 32.
  • each row direction wiring 31 may be provided so as to cross all the column direction wirings 32.
  • each row direction wiring 31 may be electrically connected to a predetermined column direction wiring 32 among the column direction wirings 32 that intersect.
  • each row direction wiring 31 may be electrically connected to any one column direction wiring 32.
  • the wiring connection unit 108 selects which column direction wiring 32 to connect each row direction wiring 31 to.
  • the wiring connection unit 108 may electrically connect each row direction wiring 31 to a predetermined column direction wiring 32 by a previously fixed wiring.
  • the wiring connection unit 108 may include a plurality of switching units 102 that select which column-direction wiring 32 is electrically connected to each row-direction wiring 31.
  • the switching unit 102 in this example uses a transistor 101.
  • the switching unit 102 may be provided at each intersection of each row direction wiring 31 and each column direction wiring 32. In this case, each switching unit 102 selects whether the corresponding row direction wiring 31 and column direction wiring 32 are electrically connected.
  • an arbitrary input wiring 51 and an output wiring 52 can be connected between arbitrary circuit blocks 20.
  • the output wiring 52-a of the circuit block 20-1 is connected to the input wiring 51-b of the circuit block 20-4 will be described.
  • the state of each switching unit 102 is controlled so that the output wiring 52-a and the input wiring 51-b are connected to the corresponding wiring.
  • the corresponding wiring may be a combination of the row direction wiring 31 and the column direction wiring 32 electrically connected by the switching unit 102.
  • the switching unit 102-a in FIG. 2 is in the ON state
  • the row direction wiring 31a-4 and the column direction wiring 32b-4 electrically connected via the switching unit 102-a are connected to the corresponding wiring.
  • the corresponding wiring may be the same wiring.
  • the transistor 101 corresponding to the output wiring 52-a the transistor 101-a corresponding to the row direction wiring 31a-4 is turned on. Further, among the transistors 101 corresponding to the input wiring 51-b, the transistor 101-b corresponding to the column direction wiring 32b-4 is turned on. With such a configuration, the output wiring 52-a and the input wiring 51-b can be electrically connected. In this manner, by controlling the state of each transistor 101, it is possible to connect any input wiring 51 and output wiring 52 between any circuit blocks 20.
  • the input / output circuit 15 receives a signal to be processed in the programmable logic array 12 via the data input terminal 11 and supplies the signal to the programmable logic array 12.
  • the input / output circuit 15 may supply the signal to any one of the row direction wirings 31 or the column direction wirings 32. Which row direction wiring 31 or column direction wiring 32 the input / output circuit 15 supplies a signal corresponds to the plurality of row direction wirings 31 or the plurality of column direction wirings 32 with respect to the input terminal of the input / output circuit 15.
  • a plurality of transistors 101 provided may be selected.
  • the input / output circuit 15 receives the signal processed in the programmable logic array 12 and stores it in the cache memory 13.
  • the input / output circuit 15 may receive the signal from any one of the row direction wirings 31 or the column direction wirings 32. Which row direction wiring 31 or column direction wiring 32 the input / output circuit 15 supplies a signal to corresponds to the plurality of row direction wirings 31 or the plurality of column direction wirings 32 for the output terminal of the input / output circuit 15.
  • a plurality of transistors 101 provided may be selected.
  • the input terminal and output terminal of the input / output circuit 15 can be connected to an arbitrary circuit block 20 by controlling the on / off state of each transistor 101.
  • the programmable logic array 12 may include a plurality of input / output circuits 15. In this case, each transistor 101 may be controlled such that a terminal of each input / output circuit 15 is connected to a row direction wiring 31 or a column direction wiring 32 different from the other input / output circuits 15.
  • the programmable logic array 12 includes a large number of transistors 101.
  • the transistor 101 of this example does not need to be provided with a wiring for supplying a gate voltage. That is, in the programmable logic array 12, the ratio of the area occupied by the wiring can be reduced. For this reason, the circuit blocks 20 and the like can be formed with higher density.
  • FIG. 3 is a diagram illustrating a configuration example of the circuit connection unit 107.
  • the circuit connection unit 107 includes the plurality of transistors 101 for each of the input terminal In and the output terminal Out of the circuit block 20.
  • the plurality of transistors 101 are provided in one-to-one correspondence with the plurality of row direction wirings 31 or the plurality of column direction wirings 32 provided between the circuit blocks 20.
  • Each transistor 101 is provided between a corresponding terminal of the circuit block 20 and a corresponding row direction wiring 31 or column direction wiring 32, and selects whether or not to connect the terminal and the wiring. With such a structure, each terminal of the circuit block 20 can be selectively connected to an arbitrary wiring.
  • the wiring connection unit 108 may include a plurality of transistors 101 for each row-directional wiring 31 that passes through the wiring connection unit 108.
  • the plurality of transistors 101 are provided in one-to-one correspondence with the plurality of column-direction wirings 32 that pass through the wiring connection unit 108.
  • Each transistor 101 is provided between a corresponding row direction wiring 31 and a corresponding column direction wiring 32, and it may be selected whether or not these wirings are connected.
  • one transistor 101 is turned on in one circuit connection unit 107 or wiring connection unit 108, but in another example, a plurality of transistors 101 are connected in one circuit connection unit 107 or wiring connection unit 108.
  • the transistor 101 may be controlled to be on.
  • the logic of the value transmitted by the plurality of column-direction wirings 32 selected by the transistor 101 is input to the input terminal In.
  • the sum is entered.
  • the plurality of transistors 101 are set to the ON state in the circuit connection unit 107 corresponding to the output terminal Out
  • the logical value output from the output terminal Out is parallel to the plurality of row direction wirings 31 selected by the transistor 101. Given to.
  • FIG. 4 is a diagram illustrating a configuration example of the switching unit 102.
  • the switching unit 102 may be provided at each intersection of the column direction wiring 32 and the row direction wiring 31.
  • the upper column direction wiring 32 is the column direction wiring 32-u
  • the lower column direction wiring 32 is the column direction wiring 32-d
  • the right row direction wiring 31 is the row direction wiring with respect to the intersection of the wirings. 31-r
  • the left row direction wiring 31 will be described as a row direction wiring 31-l.
  • the switching unit 102 selects whether or not to electrically connect the column direction wirings 32-u, the column direction wirings 32-d, the row direction wirings 31-r, and the row direction wirings 31-l.
  • a transistor 101 is included.
  • the switching unit 102 is arranged between the column direction wiring 32-u and the column direction wiring 32-d, between the column direction wiring 32-u and the row direction wiring 31-l, and between the column direction wiring 32-u and the row direction.
  • Between the wiring 31-r, between the column-directional wiring 32-d and the row-directional wiring 31-r, between the column-directional wiring 32-d and the row-directional wiring 31-l, and between the row-directional wiring 31-r And the row direction wiring 31-l have transistors 101 respectively.
  • the switching unit 102 can connect any wiring.
  • the transistor 101 in the switching unit 102 may also be a transistor whose on / off state is switched according to the amount of charge accumulated in the floating electrode by the electron beam. Accordingly, since it is not necessary to provide a wiring for supplying a gate voltage to the transistor 101 in the switching unit 102, the ratio of the area occupied by the wiring in the programmable logic array 12 can be reduced.
  • FIG. 5 is a diagram showing another configuration example of the programmable logic array 12.
  • the programmable logic array 12 of this example further includes an individual connection unit 109 and an individual wiring 71 in addition to the configuration of the programmable logic array 12 described with reference to FIG.
  • the individual connection unit 109 electrically connects terminals of a predetermined circuit block 20 and other circuit blocks 20 using the individual wiring 71 without using the common connection wiring, the circuit connection unit 107, and the wiring connection unit 108. Connecting.
  • the individual connection unit 109 and the individual wiring 71 will be described using an example in which any input terminal of the circuit block 20-3 is connected to a predetermined output terminal of the circuit block 20-4.
  • the individual connection unit 109 selects any of the input wirings 51 of the circuit block 20-3 between the circuit block 20-3 and the circuit connection unit 107 corresponding to the input terminal of the circuit block 20-3.
  • the individual connection unit 109 may select one of the input wirings 51 using a plurality of transistors 101.
  • the individual connection unit 109 electrically connects the selected input wiring 51 to the individual wiring 71.
  • the individual wiring 71 converts the input wiring 51 selected by the individual connection unit 109 into a predetermined output wiring 52 between the circuit block 20-4 and the circuit connection unit 107 corresponding to the output terminal of the circuit block 20-4. Connect electrically. As a result, the predetermined circuit blocks 20 can be connected without using the row direction wiring 31 and the column direction wiring 32.
  • the row direction wiring 31 and the column direction wiring 32 are common connection wirings used in common by a plurality of circuit blocks 20, when a certain circuit block 20 uses a predetermined common connection wiring, the other circuit blocks 20 Connection wiring may not be used. For this reason, in order to increase the degree of freedom of connection between the circuit blocks 20, it is preferable to provide many common connection wirings in advance. However, if many common connection wirings are provided, an area where the circuit block 20 can be arranged becomes narrow.
  • the programmable logic array 12 of the present example is provided with the individual connection portions 109 and the individual wirings 71 between the circuit blocks 20 that are presumed to be relatively likely to be connected, for example. Thereby, since these circuit blocks 20 can be connected without using the common connection wiring, the degree of freedom of connection between the circuit blocks 20 can be ensured even if the number of common connection wirings is reduced.
  • FIG. 6 is a diagram illustrating a configuration example of the individual connection unit 109.
  • the individual connection unit 109 may include a plurality of transistors 101 that correspond one-to-one with the plurality of input wirings 51 in the predetermined circuit block 20. Each transistor 101 selects whether or not to electrically connect the corresponding input wiring 51 and a predetermined output wiring 52 in another circuit block 20 via the individual wiring 71. For example, each transistor 101 may be provided between the corresponding input wiring 51 and the individual wiring 71.
  • the transistor 101 in the individual connection unit 109 may also be a transistor whose on / off state is switched according to the amount of charge accumulated in the floating electrode by the electron beam. Accordingly, since it is not necessary to provide a wiring for supplying a gate voltage to the transistor 101 in the individual connection unit 109, the ratio of the area occupied by the wiring in the programmable logic array 12 can be reduced.
  • FIG. 7 is a diagram illustrating another configuration example of the circuit connection unit 107.
  • the circuit connection unit 107 connected to the input wiring 51 further includes a plurality of buffer circuits 81 and a plurality of input driver circuits 91 in addition to the configuration of the circuit connection unit 107 described with reference to FIG.
  • a plurality of buffer circuits 81 are provided for each input terminal In of the circuit block 20.
  • the buffer circuit 81 is provided between each transistor 101 and the corresponding column direction wiring 32, and transmits a signal received from the column direction wiring 32 to the transistor 101.
  • One input driver circuit 91 is provided for each input terminal In of the circuit block 20.
  • the input driver circuit 91 may be provided on the input wiring 51 between each transistor 101 and the input terminal In.
  • the input driver circuit 91 amplifies the signal output from the corresponding plurality of buffer circuits 81 and inputs the amplified signal to the circuit block 20.
  • Each transistor 101 is provided corresponding to a plurality of buffer circuits 81, and switches between outputting a signal to the corresponding buffer circuit 81 or setting the output of the corresponding buffer circuit 81 to a high impedance state.
  • any one of the plurality of transistors 101 corresponding to one input terminal In is turned on. Therefore, the number of driver circuits can be reduced by providing a common input driver circuit 91 for each input terminal as in this example, without providing a driver circuit for each transistor 101.
  • the circuit connection unit 107 connected to the output wiring 52 further includes a plurality of buffer circuits 81 and a plurality of output driver circuits 92 in addition to the configuration of the circuit connection unit 107 described with reference to FIG. Similar to the transistor 101, a plurality of buffer circuits 81 are provided for each output terminal Out of the circuit block 20.
  • the buffer circuit 81 transmits a signal received from the circuit block 20 via the output driver circuit 92 to the corresponding row direction wiring 31.
  • One output driver circuit 92 is provided for each output terminal Out of the circuit block 20.
  • the output driver circuit 92 may be provided on the output wiring 52 between each transistor 101 and the output terminal Out.
  • the output driver circuit 92 amplifies the signal received from the circuit block 20 and supplies the amplified signal to the plurality of buffer circuits 81.
  • the transistor 101 in the circuit connection unit 107 of this example may also be a transistor that is switched on / off according to the amount of charge accumulated in the floating electrode by the electron beam. Accordingly, since it is not necessary to provide a wiring for supplying a gate voltage to the transistor 101 in the circuit connection unit 107, the ratio of the area occupied by the wiring in the programmable logic array 12 can be reduced.
  • the transistor 101 of the programmable logic array 12 will be described with reference to a more specific configuration example.
  • FIG. 8 is a top view of the transistor 101.
  • FIG. 9 is a cross-sectional view taken along the line AA ′ in FIG.
  • the transistor 101 may be formed on the semiconductor substrate 110 by a predetermined semiconductor process, for example, and has P-type or N-type channel characteristics. Note that in the following description, the transistor 101 has N-type channel characteristics.
  • the transistor 101 is provided in a region partitioned by a plurality of isolation regions 115 formed of an insulating material such as silicon dioxide on the semiconductor substrate 110, and includes a source region 111, a drain region 113, a floating electrode 131, a via 151, And a guard ring 171.
  • the source region 111 and the drain region 113 are formed in the surface layer portion of the semiconductor substrate 110 so as to be separated from each other.
  • the source region 111 and the drain region 113 may be formed, for example, by implanting phosphorus ions from the upper surface of the polysilicon semiconductor substrate 110 to a predetermined depth.
  • the semiconductor substrate 110 may be a P-type substrate, while the source region 111 and the drain region 113 may be N-type regions.
  • the floating electrode 131 is provided to face the source region 111 and the drain region 113 with an insulating film 121 formed by laminating an insulating material such as silicon dioxide on the semiconductor substrate 110.
  • the floating electrode 131 may be provided between the source region 111 and the drain region 113 in the surface direction of the semiconductor substrate 110.
  • the insulating film 122 may be provided so as to cover the surface of the floating electrode 131.
  • the insulating film 123 formed on the insulating film 122 may be formed on the uppermost layer on the semiconductor substrate 110 on which the programmable logic array 12 is formed.
  • a pattern wiring or the like to be described later may be formed between the insulating film 122 and the insulating film 123.
  • the via 151 is formed of a conductive material, and is provided so as to penetrate from the surface of the insulating film 123 to the floating electrode 131.
  • an insulating film 122 and an insulating film 123 in which insulating materials are stacked are formed on the floating electrode 131, and the via 151 is provided through the insulating films 122 and 123, and one end thereof Is exposed on the surface of the insulating film 123.
  • One end of the via 151 is preferably exposed in the uppermost layer among the layers formed on the semiconductor substrate 110.
  • the pattern wiring 161 and the pattern wiring 162 are provided between the insulating film 122 and the insulating film 123.
  • the pattern wiring 161 electrically connects the source terminal 181 provided on the semiconductor substrate 110 and the source region 111.
  • the pattern wiring 162 electrically connects the drain terminal 182 provided on the semiconductor substrate 110 and the drain region 113.
  • the guard ring 171 is formed of, for example, a conductive metal material, and is provided so as to surround the via 151 on the surface of the insulating film 123.
  • the guard ring 171 is electrically connected to the guard terminal 184 connected to the reference potential via the pattern wiring 164.
  • the guard ring 171 is not limited to the form formed in the annular
  • the guard terminal 184 may be connected to the ground potential via the GND terminal of the programmable logic array 12, for example.
  • charges can be accumulated in the floating electrode 131 by irradiating the surface of the via 151 with an electron beam. That is, charge can be directly accumulated by an electron beam to the floating electrode 131 functioning as the gate electrode of the transistor 101 without using a wiring or the like, and the transistor 101 is controlled to be in an on state or an off state. Can do.
  • a user, a manufacturer, or the like may irradiate the floating electrode 131 of the transistor 101 to be controlled to the on state (or the off state) with an electron beam having a predetermined intensity for a predetermined time.
  • the programmable logic array 12 easily changes the circuit configuration of the programmable logic array 12 to a setting corresponding to the program data by irradiating each transistor 101 with an electron beam according to the program data. can do.
  • the via 151 when the via 151 is irradiated with an electron beam, a part of the electrons contained in the irradiated electron beam may be scattered around the via 151.
  • the conductive guard ring 171 is provided around the via 151 as described above, the scattered electrons are trapped by the guard ring 171. Therefore, in the transistor 101, for example, the scattered electrons are captured in the insulating film 123, whereby charge can be prevented from being accumulated in the insulating film 123 over time.
  • the charge accumulated in the floating electrode 131 of the transistor 101 can be erased by irradiating the floating electrode 131 with ultraviolet rays. That is, by irradiating the floating electrode of the transistor 101 for which stored data is to be erased with, for example, ultraviolet rays using an ultraviolet irradiation device or the like, the charges accumulated in the floating electrode 131 are discharged, thereby bringing the transistor 101 into an initial state. Can be reset to
  • the above erasing operation may be performed on the entire programmable logic array 12, that is, a plurality of transistors 101, or by using an ultraviolet laser, an ultraviolet lamp, a mask, or the like that can reduce the spot diameter to a minimum. This may be implemented for a specific transistor 101 by limiting the irradiation site.
  • the transistor 101 is irradiated with ultraviolet rays to the floating electrode 131 of the transistor 101. After the accumulated charge is discharged, the transistor 101 may be irradiated with an electron beam with a dose corresponding to new data to be written, and the charge corresponding to the data may be newly accumulated in the floating electrode 131.
  • FIG. 10 is a cross-sectional view illustrating another configuration example of the transistor 101.
  • the transistor 101 of this example has a through hole 191 formed by, for example, pattern etching instead of the via 151 in the transistor 101 described with reference to FIG.
  • the rest of the configuration is the same as that of the transistor 101 described above, and thus description thereof is omitted.
  • the transistor 101 of the transistor 101 since the transistor 101 of the transistor 101 includes the through hole 191, the floating electrode 131 can be irradiated with an electron beam through the through hole 191.
  • the transistor 101 described with reference to FIGS. 9 and 10 is provided with the via 151 or the through hole 191 above the floating electrode 131, so that the charge given by the electron beam irradiation can be reliably ensured by the floating electrode 131. It was set as the structure injected. However, for example, the thickness of the insulating film 122 and the insulating film 123 on the floating electrode 131 is set so that the electron beam tunnels through the insulating film 122 and the insulating film 123 when the floating electrode 131 is irradiated with the electron beam.
  • FIG. 11 is a cross-sectional view showing still another configuration example of the transistor 101.
  • the transistor 101 of this example includes a guard ring 172 instead of the guard ring 171 in the transistor 101 described with reference to FIG. Note that the configuration other than the guard ring 172 is the same as that of the transistor 101 described above, and thus description thereof is omitted.
  • the guard ring 172 is formed by, for example, pattern-etching the peripheral portion of the via 151 in the insulating film 123 and then depositing a conductive material in an etching groove formed by the etching.
  • 11 shows only a sectional view of the guard ring 172, the shape of the guard ring 172 at the peripheral edge of the via 151 may be the same as that of the guard ring 171 described above.
  • the guard ring can be prevented from being peeled off due to external contact with the programmable logic array 12 or the like.
  • FIG. 12 is a cross-sectional view showing still another configuration example of the transistor 101.
  • the insulating film 122 is provided so as to cover at least a part of the surface of the floating electrode 131 while covering the surface of the floating electrode 131.
  • a guard ring 171 is provided on the peripheral edge of the floating electrode 131 on the insulating film 122.
  • the package unit 200 is formed on the uppermost layer on the semiconductor substrate 110 so as to cover the upper surfaces of the pattern wirings 161 and 162, the guard ring 171, and the floating electrode 131 provided on the insulating film 122. It is formed.
  • each floating electrode 131 may be irradiated with an electron beam to a region not covered with the insulating film 122.
  • the package unit 200 may be provided so as to include the programmable logic array 12 after the electric charge corresponding to the program data is accumulated in the floating electrode 131.
  • an insulating resin material is preferably used for the package part 200.
  • the programmable logic array 12 shown in FIG. 12 may have a via that connects the upper surface of the package unit 200 and the floating electrode 131 of the transistor 101.
  • the charge corresponding to the new program data is written to the floating electrode 131 of the transistor 101 by irradiating the via with an electron beam. Can do.
  • the second package part may be provided so as to cover the via provided in the package part 200.
  • the second package part is preferably detachable. As a result, when new program data is written to the programmable logic array 12, the second package portion can be removed to expose the via.
  • each floating electrode 131 may be irradiated with an electron beam.
  • the floating electrode 131 may be provided so as to be able to irradiate an electron beam in the process.
  • the entire surface of the floating electrode 131 may be covered with an insulating film.
  • the step of irradiating the electron beam is preferably after the step using ultraviolet rays.

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Abstract

　所定のプログラムデータに応じて入力論理データに対する出力論理データの論理関係が変化するプログラマブルデバイスであって、電子ビームが照射可能に設けられ、電子ビームが照射されることで電荷を蓄積してプログラムデータを記憶する複数のフローティング電極と、複数のフローティング電極が蓄積した電荷量に応じて、入力論理データに対する出力論理データの論理関係が変化するプログラマブル論理アレイとを備えるプログラマブルデバイスが提供される。

Description

プログラマブルデバイス、およびデータ書込方法
　本発明は、プログラマブルデバイス、およびデータ書込方法に関する。
　ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等のプログラマブル論理回路は、複数の論理ブロックを有し、それらの論理ブロックまたは論理素子の接続関係をユーザのプログラミングにより切り替えることができる（例えば、特許文献１参照）。プログラマブル論理回路において、それぞれの論理ブロック間を接続するか否かは、例えば複数の論理ブロック間を繋ぐ配線上に設けられたスイッチングトランジスタにより制御される。
　特許文献１：特開平８－２０４５４３号公報
　当該スイッチングトランジスタは、ユーザによりプログラムされたデータによりスイッチング状態が変化する。例えば、それぞれのスイッチングトランジスタのゲート端子には、プログラムデータに応じた電圧が与えられる。これにより、ユーザのプログラムに応じて、各論理ブロックの接続関係を変更することができる。また、ユーザによりプログラムされたデータは、デバイス内に設けられたメモリに記憶される。
　上記の通り、それぞれのスイッチングトランジスタのゲート端子には、ユーザのプログラムに応じた電圧が供給される。このため、プログラマブル論理回路には、それぞれのスイッチングトランジスタに当該電圧を供給する配線が設けられ、論理ブロック等を形成できる領域が狭くなってしまう。また、プログラマブル論理回路には、ユーザのプログラムを格納するメモリが設けられる。これによっても、論理ブロック等を形成できる領域が狭くなってしまう。
　そこで本発明は、上記の課題を解決することのできるプログラマブルデバイス、およびデータ書込方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、所定のプログラムデータに応じて入力論理データに対する出力論理データの論理関係が変化するプログラマブルデバイスであって、電子ビームが照射可能に設けられ、電子ビームが照射されることで電荷を蓄積してプログラムデータを記憶する複数のフローティング電極と、複数のフローティング電極が蓄積した電荷量に応じて、入力論理データに対する出力論理データの論理関係が変化するプログラマブル論理アレイとを備えるプログラマブルデバイスが提供される。
　また、本発明の第２の形態においては、所定のプログラムデータに応じた電荷を各フローティング電極に保持し、フローティング電極に記憶したプログラムデータに応じて機能するプログラマブルデバイスに対して、プログラムデータを書き込むデータ書込方法であって、書き込むべきプログラムデータに応じて、フローティング電極に電子ビームを照射するデータ書込方法が提供される。
　なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の実施形態に係るプログラマブルデバイス１０の機能ブロック図を示す。 プログラマブル論理アレイ１２の内部構成の一例を示す概略図である。 回路接続部１０７の構成例を示す図である。 切替部１０２の構成例を示す図である。 プログラマブル論理アレイ１２の他の構成例を示す図である。 個別接続部１０９の構成例を示す図である。 回路接続部１０７の他の構成例を示す図である。 トランジスタ１０１の上面図である。 図８にＡ－Ａ'で示す断面における断面図である。 トランジスタ１０１の他の構成例を示す断面図である。 トランジスタ１０１のさらに他の構成例を示す断面図である。 トランジスタ１０１のさらに他の構成例を示す断面図である。
符号の説明
１０・・・プログラマブルデバイス、１１・・・データ入力端子、１２・・・プログラマブル論理アレイ、１３・・・キャッシュメモリ、１４・・・データ出力端子、１５・・・入出力回路、２０・・・回路ブロック、３１・・・行方向配線、３２・・・列方向配線、５１・・・入力配線、５２・・・出力配線、７１・・・個別配線、８１・・・バッファ回路、９１・・・入力ドライバ回路、９２・・・出力ドライバ回路、１０１・・・トランジスタ、１０２・・・切替部、１０７・・・回路接続部、１０８・・・配線接続部、１０９・・・個別接続部、１１０・・・半導体基板、１１１・・・ソース領域、１１３・・・ドレイン領域、１１５・・・分離領域、１２１・・・絶縁膜、１２２・・・絶縁膜、１２３・・・絶縁膜、１３１・・・フローティング電極、１５１・・・ビア、１６１・・・パターン配線、１６２・・・パターン配線、１６４・・・パターン配線、１７１・・・ガードリング、１７２・・・ガードリング、１８４・・・ガード端子、１９１・・・貫通孔、２００・・・パッケージ部
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本発明の実施形態に係るプログラマブルデバイス１０の機能ブロック図を示す。プログラマブルデバイス１０は、与えられるプログラムデータに応じて入力論理データに対する出力論理データの論理関係が変化するデバイスであって、データ入力端子１１と、プログラマブル論理アレイ１２と、キャッシュメモリ１３と、データ出力端子１４とを備える。プログラマブルデバイス１０は、例えばＰＬＤ、ＦＰＧＡ等であってよい。また、入力論理データに対する出力論理データの論理関係とは、入力論理データのそれぞれの値に対する、出力論理データの値を示す関係であってよい。また、プログラムデータは、プログラマブルデバイス１０のユーザ、製造者等から与えられてよい。
　プログラマブル論理アレイ１２は、外部からデータ入力端子１１を介して与えられる入力論理データに対応する出力論理データをキャッシュメモリ１３に出力する論理演算回路であり、所定のプログラムデータを書き込むことにより内部回路の論理構造を所定に変更することができる。キャッシュメモリ１３は、プログラマブル論理アレイ１２からの出力論理データを格納する。キャッシュメモリ１３は、例えば外部からのアクセスを受け付けることにより、格納するデータの一部乃至全部を、データ出力端子１４を介して外部に出力する。
　図２は、プログラマブル論理アレイ１２の内部構成の一例を示す概略図である。なお図２では、プログラマブル論理アレイ１２の一部を示す。プログラマブル論理アレイ１２は、入出力回路１５、複数の回路ブロック２０、複数の列方向配線３２、複数の行方向配線３１、複数の回路接続部１０７、および、複数の配線接続部１０８を有する。また、回路接続部１０７および配線接続部１０８は、それぞれ複数のトランジスタ１０１を有してよい。
　複数のトランジスタ１０１は、それぞれの回路ブロック２０と、他のそれぞれの回路ブロック２０とを接続するか否かを選択する。例えば複数のトランジスタ１０１は、少なくとも第１の回路ブロック２０－１および第２の回路ブロック２０－２、第１の回路ブロック２０－１および第３の回路ブロック２０－３、ならびに、第２の回路ブロック２０－２および第３の回路ブロック２０－３のそれぞれについて、回路ブロック２０間を接続するか否かを選択してよい。
　本例のプログラマブル論理アレイ１２では、複数のトランジスタ１０１の状態に応じて、複数の回路ブロック２０の接続関係が選択される。例えば、ユーザから与えられるプログラムデータに応じてトランジスタ１０１のオン／オフを制御することで、プログラムデータに応じた論理構造を有する回路を形成することができる。
　なお、本例におけるトランジスタ１０１は、ゲート端子としてフローティング電極を有する。つまり、それぞれのトランジスタ１０１は、フローティング電極に蓄積された電荷量に応じて、オン状態およびオフ状態を切り替える。
　本例において、それぞれのフローティング電極は、プログラマブルデバイス１０のパッケージ前、または、パッケージ後の少なくともいずれかにおいて、電子ビームが照射可能に設けられる。例えばプログラマブルデバイス１０は、パッケージ前において、それぞれのフローティング電極における表面の少なくとも一部が表出するように製造されてよい。
　ここで、ユーザから与えられるプログラムデータに応じて、それぞれのフローティング電極に電子ビームを照射することで、それぞれのトランジスタ１０１のオン／オフ状態を、電子ビームでフローティング電極に注入した電荷量で直接的に制御することができる。このため、トランジスタ１０１にゲート電圧を印加する配線を設けなくてよい。従って、回路ブロック２０等を形成できる領域を拡大することができる。
　これに対し、一般のプログラマブルデバイスでは、当該トランジスタのオン／オフ状態のきりかえは、ユーザのプログラムデータに応じた電圧を、それぞれのトランジスタ１０１のゲート端子に印加することで行われる。しかし、係るプログラマブルデバイスでは、ゲート電圧を供給する配線が、それぞれのトランジスタについて設けられ、また、ユーザのプログラムデータを記憶するメモリ領域が設けられる。このため、回路ブロック２０等を形成できる領域が狭くなってしまう。
　このように、本例におけるプログラマブルデバイス１０は、回路ブロック２０等を、より高密度に形成することができる。以下では、プログラマブル論理アレイ１２の構成例を説明する。なお、行方向配線３１および列方向配線３２は、複数の回路ブロック２０に対して共通に設けられる共通接続配線の一例である。
　複数の回路ブロック２０は、例えばマトリクス状に配置される。また、列方向において隣接するそれぞれの回路ブロック２０の間には、所定の本数の行方向配線３１が設けられ、行方向において隣接するそれぞれの回路ブロック２０の間には、所定の本数の列方向配線３２が設けられる。本例では、それぞれの回路ブロック２０の間には、４本の行方向配線３１、および、４本の列方向配線３２が設けられるが、これらの配線の本数は、４本に限定されない。ただし、それぞれの回路ブロック２０に隣接して設けられる行方向配線３１および列方向配線３２の総数は、当該回路ブロック２０の入出力端子の数より多いことが好ましい。
　それぞれの回路ブロック２０は、所定数の入力端子Ｉｎ、および、所定数の出力端子Ｏｕｔを有する。本例において入力端子Ｉｎは、入力配線５１を介して、隣接して設けられた所定本数の列方向配線３２のいずれかに接続される。回路接続部１０７は、それぞれの回路ブロック２０に対応して設けられる。それぞれの回路接続部１０７における複数のトランジスタ１０１は、対応する回路ブロック２０の入力端子Ｉｎおよび出力端子Ｏｕｔを、いずれの列方向配線３２および行方向配線３１に接続するかを選択する。
　例えばトランジスタ１０１は、それぞれの入力配線５１について、隣接して設けられた所定本数の列方向配線３２と一対一に対応して設けられる（例えば、トランジスタ１０１－１、１０１－２、１０１－３、１０１－４）。このような構造により、それぞれの入力配線５１は、オン状態に設定されたトランジスタ１０１に対応する列方向配線３２と電気的に接続される。
　同様に本例の出力端子Ｏｕｔは、出力配線５２を介して、隣接して設けられた所定本数の行方向配線３１のいずれかに接続される。本例では、回路接続部１０７の複数のトランジスタ１０１が、それぞれの出力配線５２を、いずれの行方向配線３１に電気的に接続するかを決定する。
　例えばトランジスタ１０１は、それぞれの出力配線５２において、隣接して設けられた所定本数の行方向配線３１と一対一に対応して設けられる。このような構造により、それぞれの出力配線５２は、オン状態に設定されたトランジスタ１０１に対応する行方向配線３１と電気的に接続される。
　なお、それぞれの行方向配線３１は、複数の列方向配線３２と交差して設けられる。例えば、それぞれの行方向配線３１は、全ての列方向配線３２と交差して設けられてよい。また、それぞれの行方向配線３１は、交差する列方向配線３２のうち、所定の列方向配線３２と電気的に接続されてよい。例えばそれぞれの行方向配線３１は、いずれか一つの列方向配線３２と電気的に接続されてよい。
　配線接続部１０８は、それぞれの行方向配線３１を、いずれの列方向配線３２に接続するかを選択する。例えば配線接続部１０８は、予め固定された配線により、それぞれの行方向配線３１を、所定の列方向配線３２と電気的に接続してよい。また、図２に示すように、配線接続部１０８は、それぞれの行方向配線３１を、いずれの列方向配線３２と電気的に接続するかを選択する複数の切替部１０２を有してよい。本例の切替部１０２は、トランジスタ１０１を用いる。
　切替部１０２は、それぞれの行方向配線３１と、それぞれの列方向配線３２との交差点ごとに設けられてよい。この場合、それぞれの切替部１０２は、対応する行方向配線３１および列方向配線３２を電気的に接続するかを選択する。
　このような構造により、任意の回路ブロック２０間において、任意の入力配線５１および出力配線５２を接続することができる。例えば、回路ブロック２０－１の出力配線５２－ａと、回路ブロック２０－４の入力配線５１－ｂとを接続する場合を説明する。
　この場合、出力配線５２－ａおよび入力配線５１－ｂを、対応する配線に接続するように、それぞれの切替部１０２の状態を制御する。ここで、対応する配線とは、切替部１０２により電気的に接続された行方向配線３１および列方向配線３２の組み合わせの配線であってよい。例えば、図２における切替部１０２－ａがオン状態の場合、当該切替部１０２－ａを介して電気的に接続される行方向配線３１ａ－４および列方向配線３２ｂ－４が、対応する配線となる。また他の例では、対応する配線とは、同一の配線であってもよい。
　この場合、出力配線５２－ａに対応するトランジスタ１０１のうち、行方向配線３１ａ－４に対応するトランジスタ１０１－ａをオン状態にする。また、入力配線５１－ｂに対応するトランジスタ１０１のうち、列方向配線３２ｂ－４に対応するトランジスタ１０１－ｂをオン状態にする。このような構成により、出力配線５２－ａおよび入力配線５１－ｂを、電気的に接続することができる。このように、それぞれのトランジスタ１０１の状態を制御することで、任意の回路ブロック２０間において、任意の入力配線５１および出力配線５２を接続することができる。
　また、入出力回路１５は、プログラマブル論理アレイ１２において処理すべき信号を、データ入力端子１１を介して受け取り、プログラマブル論理アレイ１２に供給する。例えば入出力回路１５は、いずれかの行方向配線３１または列方向配線３２に対して、当該信号を供給してよい。入出力回路１５が、いずれの行方向配線３１または列方向配線３２に信号を供給するかは、入出力回路１５の入力端子について、複数の行方向配線３１または複数の列方向配線３２に対応して設けた複数のトランジスタ１０１を用いて選択してよい。
　また、入出力回路１５は、プログラマブル論理アレイ１２において処理した信号を受け取り、キャッシュメモリ１３に記憶する。例えば入出力回路１５は、いずれかの行方向配線３１または列方向配線３２から、当該信号を受け取ってよい。入出力回路１５が、いずれの行方向配線３１または列方向配線３２に信号を供給するかは、入出力回路１５の出力端子について、複数の行方向配線３１または複数の列方向配線３２に対応して設けた複数のトランジスタ１０１を用いて選択してよい。
　このような構成において、それぞれのトランジスタ１０１のオン／オフ状態を制御することで、入出力回路１５の入力端子および出力端子を、任意の回路ブロック２０に接続することができる。また、プログラマブル論理アレイ１２は、複数の入出力回路１５を有してもよい。この場合、それぞれの入出力回路１５の端子が、他の入出力回路１５とは異なる行方向配線３１または列方向配線３２と接続されるように、それぞれのトランジスタ１０１を制御してよい。
　このように、プログラマブル論理アレイ１２には、多数のトランジスタ１０１が設けられるが、本例のトランジスタ１０１に対しては、ゲート電圧を供給する配線を設けなくともよい。つまり、プログラマブル論理アレイ１２において、配線が占める面積の割合を小さくすることができる。このため、回路ブロック２０等を、より高密度に形成することができる。
　図３は、回路接続部１０７の構成例を示す図である。上述したように、回路接続部１０７は、回路ブロック２０の入力端子Ｉｎおよび出力端子Ｏｕｔ毎に複数のトランジスタ１０１を有する。当該複数のトランジスタ１０１は、回路ブロック２０間に設けられた複数の行方向配線３１または複数の列方向配線３２と一対一に対応して設けられる。それぞれのトランジスタ１０１は、回路ブロック２０の対応する端子と、対応する行方向配線３１または列方向配線３２との間に設けられ、当該端子と当該配線とを接続するか否かを選択する。このような構造により、回路ブロック２０の各端子を、任意の配線に選択的に接続することができる。
　また、配線接続部１０８も同様に、配線接続部１０８を通過する行方向配線３１毎に複数のトランジスタ１０１を有してよい。当該複数のトランジスタ１０１は、当該配線接続部１０８を通過する複数の列方向配線３２と一対一に対応して設けられる。それぞれのトランジスタ１０１は、対応する行方向配線３１と、対応する列方向配線３２との間に設けられ、これらの配線を接続するか否かを選択してよい。
　なお上述した例では、一つの回路接続部１０７または配線接続部１０８においてオン状態となるトランジスタ１０１は一つであったが、他の例では、一つの回路接続部１０７または配線接続部１０８において複数のトランジスタ１０１がオン状態に制御されてよい。例えば、入力端子Ｉｎに対応する回路接続部１０７において複数のトランジスタ１０１がオン状態に設定される場合、入力端子Ｉｎには、トランジスタ１０１により選択された複数の列方向配線３２が伝送する値の論理和が入力される。また、出力端子Ｏｕｔに対応する回路接続部１０７において複数のトランジスタ１０１がオン状態に設定される場合、出力端子Ｏｕｔが出力する論理値が、トランジスタ１０１により選択された複数の行方向配線３１に並列に与えられる。
　図４は、切替部１０２の構成例を示す図である。上述したように、切替部１０２は、列方向配線３２および行方向配線３１のそれぞれの交差点に設けられてよい。本例では、配線の交差点に対して、上側の列方向配線３２を列方向配線３２－ｕ、下側の列方向配線３２を列方向配線３２－ｄ、右側の行方向配線３１を行方向配線３１－ｒ、左側の行方向配線３１を行方向配線３１－ｌとして説明する。
　切替部１０２は、これらの列方向配線３２－ｕ、列方向配線３２－ｄ、行方向配線３１－ｒ、および、行方向配線３１－ｌを、それぞれ電気的に接続するか否かを選択するトランジスタ１０１を有する。つまり、切替部１０２は、列方向配線３２－ｕと列方向配線３２－ｄとの間、列方向配線３２－ｕと行方向配線３１－ｌとの間、列方向配線３２－ｕと行方向配線３１－ｒとの間、列方向配線３２－ｄと行方向配線３１－ｒとの間、列方向配線３２－ｄと行方向配線３１－ｌとの間、および、行方向配線３１－ｒと行方向配線３１－ｌとの間に、それぞれトランジスタ１０１を有する。
　これらのトランジスタ１０１の状態を制御することで、切替部１０２は、任意の配線を接続することができる。なお、切替部１０２におけるトランジスタ１０１も、電子ビームによりフローティング電極に蓄積された電荷量に応じてオン／オフの状態が切り替わるトランジスタであってよい。これにより、切替部１０２におけるトランジスタ１０１に、ゲート電圧を供給する配線を設けなくともよいので、プログラマブル論理アレイ１２において、配線が占める面積の割合を小さくすることができる。
　図５は、プログラマブル論理アレイ１２の他の構成例を示す図である。本例のプログラマブル論理アレイ１２は、図２に関連して説明したプログラマブル論理アレイ１２の構成に加え、個別接続部１０９および個別配線７１を更に有する。個別接続部１０９は、共通接続配線、回路接続部１０７、および、配線接続部１０８を介さずに、所定の回路ブロック２０および他の回路ブロック２０の端子を、個別配線７１を用いて電気的に接続する。
　本例では、個別接続部１０９および個別配線７１が、回路ブロック２０－３のいずれかの入力端子と、回路ブロック２０－４の所定の出力端子とを接続する例を用いて説明する。この場合、個別接続部１０９は、回路ブロック２０－３と、回路ブロック２０－３の入力端子に対応する回路接続部１０７との間において、回路ブロック２０－３の入力配線５１のいずれかを選択する。個別接続部１０９は、複数のトランジスタ１０１を用いて、いずれかの入力配線５１を選択してよい。個別接続部１０９は、選択した入力配線５１を、個別配線７１に電気的に接続する。
　個別配線７１は、個別接続部１０９により選択された入力配線５１を、回路ブロック２０－４と、回路ブロック２０－４の出力端子に対応する回路接続部１０７との間における所定の出力配線５２に電気的に接続する。これにより、所定の回路ブロック２０間を、行方向配線３１および列方向配線３２を介さずに接続することができる。
　行方向配線３１および列方向配線３２は、複数の回路ブロック２０で共通に用いる共通接続配線であるので、ある回路ブロック２０が所定の共通接続配線を用いる場合、他の回路ブロック２０は、当該共通接続配線を用いることができない場合がある。このため、回路ブロック２０間の接続の自由度を高めるには、多くの共通接続配線を予め設けることが好ましい。しかし、共通接続配線を多く設けると、回路ブロック２０を配置できる領域が狭くなってしまう。
　これに対し本例のプログラマブル論理アレイ１２は、例えば接続される可能性が比較的に高いことが予め想定される回路ブロック２０間に、個別接続部１０９および個別配線７１を設ける。これにより、これらの回路ブロック２０は、共通接続配線を用いずに接続できるので、共通接続配線の本数を減少させても、回路ブロック２０間の接続の自由度を確保することができる。
　図６は、個別接続部１０９の構成例を示す図である。個別接続部１０９は、所定の回路ブロック２０における複数の入力配線５１と一対一に対応する、複数のトランジスタ１０１を有してよい。それぞれのトランジスタ１０１は、対応する入力配線５１と、他の回路ブロック２０における所定の出力配線５２とを、個別配線７１を介して電気的に接続するか否かを選択する。例えばそれぞれのトランジスタ１０１は、対応する入力配線５１と、個別配線７１との間に設けられてよい。
　個別接続部１０９におけるトランジスタ１０１も、電子ビームによりフローティング電極に蓄積された電荷量に応じてオン／オフの状態が切り替わるトランジスタであってよい。これにより、個別接続部１０９におけるトランジスタ１０１に、ゲート電圧を供給する配線を設けなくともよいので、プログラマブル論理アレイ１２において、配線が占める面積の割合を小さくすることができる。
　図７は、回路接続部１０７の他の構成例を示す図である。入力配線５１に接続される回路接続部１０７は、図３に関連して説明した回路接続部１０７の構成に加え、複数のバッファ回路８１および複数の入力ドライバ回路９１を更に有する。
　バッファ回路８１は、トランジスタ１０１と同様に、回路ブロック２０の入力端子Ｉｎ毎に複数ずつ設けられる。バッファ回路８１は、それぞれのトランジスタ１０１と、対応する列方向配線３２との間に設けられ、列方向配線３２から受け取った信号を、トランジスタ１０１に伝送する。
　入力ドライバ回路９１は、回路ブロック２０の入力端子Ｉｎ毎に一つ設けられる。例えば入力ドライバ回路９１は、各トランジスタ１０１と、入力端子Ｉｎとの間の入力配線５１上に設けられてよい。入力ドライバ回路９１は、対応する複数のバッファ回路８１が出力する信号を増幅して回路ブロック２０に入力する。
　それぞれのトランジスタ１０１は、複数のバッファ回路８１に対応して設けられ、対応するバッファ回路８１に信号を出力させるか、または、対応するバッファ回路８１の出力をハイインピーダンス状態にするか、を切り替える。プログラマブル論理アレイ１２では、一つの入力端子Ｉｎに対応する複数のトランジスタ１０１のうち、いずれか一つがオン状態となる。このため、各トランジスタ１０１に対してドライバ回路を設けずとも、本例のように共通の入力ドライバ回路９１を入力端子毎に設けることで、ドライバ回路の個数を低減することができる。
　また、出力配線５２に接続される回路接続部１０７は、図３に関連して説明した回路接続部１０７の構成に加え、複数のバッファ回路８１および複数の出力ドライバ回路９２を更に有する。バッファ回路８１は、トランジスタ１０１と同様に、回路ブロック２０の出力端子Ｏｕｔ毎に複数ずつ設けられる。バッファ回路８１は、出力ドライバ回路９２を介して回路ブロック２０から受け取った信号を、対応する行方向配線３１に伝送する。
　出力ドライバ回路９２は、回路ブロック２０の出力端子Ｏｕｔ毎に一つ設けられる。例えば出力ドライバ回路９２は、各トランジスタ１０１と、出力端子Ｏｕｔとの間の出力配線５２上に設けられてよい。出力ドライバ回路９２は、回路ブロック２０から受け取った信号を増幅して、複数のバッファ回路８１に供給する。
　なお、本例の回路接続部１０７におけるトランジスタ１０１も、電子ビームによりフローティング電極に蓄積された電荷量に応じてオン／オフの状態が切り替わるトランジスタであってよい。これにより、回路接続部１０７におけるトランジスタ１０１に、ゲート電圧を供給する配線を設けなくともよいので、プログラマブル論理アレイ１２において、配線が占める面積の割合を小さくすることができる。次に、プログラマブル論理アレイ１２のトランジスタ１０１について、より具体的な構成例を図示して説明する。
　図８は、トランジスタ１０１の上面図である。また、図９は、図８にＡ－Ａ'で示す断面における断面図である。トランジスタ１０１は、例えば半導体基板１１０上に所定の半導体プロセスにより形成されてよく、Ｐ型あるいはＮ型のチャネル特性を有する。なお、以下の説明では、トランジスタ１０１は、Ｎ型のチャネル特性を有するものとする。
　トランジスタ１０１は、半導体基板１１０上に二酸化シリコン等の絶縁性の物質により形成される複数の分離領域１１５により仕切られた領域に設けられ、ソース領域１１１、ドレイン領域１１３、フローティング電極１３１、ビア１５１、およびガードリング１７１を含む。
　ソース領域１１１およびドレイン領域１１３は、半導体基板１１０の表層部に互いに離間して形成される。ソース領域１１１およびドレイン領域１１３は、例えばポリシリコンの半導体基板１１０の上面から所定の深さまでリンイオンを注入することにより形成されてよい。トランジスタ１０１がＮ型のチャネル特性を有する場合、半導体基板１１０はＰ型の基板であるのに対し、ソース領域１１１およびドレイン領域１１３は、Ｎ型の領域であってよい。
　フローティング電極１３１は、半導体基板１１０上に二酸化シリコン等の絶縁性の物質を積層して形成される絶縁膜１２１を挟んでソース領域１１１およびドレイン領域１１３と対向して設けられる。本例において、フローティング電極１３１は、半導体基板１１０の面方向においてソース領域１１１とドレイン領域１１３との間に設けられてよい。
　絶縁膜１２２は、フローティング電極１３１の表面を覆うように設けられてよい。また、絶縁膜１２２の上層に形成される絶縁膜１２３は、プログラマブル論理アレイ１２が形成される半導体基板１１０上において、最上層に形成されてよい。絶縁膜１２２および絶縁膜１２３の間には、後述するパターン配線等が形成されてよい。
　ビア１５１は、導電性の物質により形成され、絶縁膜１２３の表面からフローティング電極１３１まで貫通して設けられる。本例において、フローティング電極１３１上には、絶縁性の物質を積層した絶縁膜１２２および絶縁膜１２３が形成されており、ビア１５１は、これら絶縁膜１２２、１２３を貫通して設けられ、その一端が絶縁膜１２３の表面に露出する。ビア１５１の一端は、半導体基板１１０上に形成された層のうち、最上層に表出することが好ましい。
　パターン配線１６１およびパターン配線１６２は、絶縁膜１２２と絶縁膜１２３との間に設けられる。パターン配線１６１は、半導体基板１１０上に設けられるソース端子１８１とソース領域１１１とを電気的に接続する。パターン配線１６２は、半導体基板１１０上に設けられるドレイン端子１８２とドレイン領域１１３とを電気的に接続する。
　ガードリング１７１は、例えば導電性の金属材料により形成され、絶縁膜１２３の表面においてビア１５１を囲むように設けられる。本例において、ガードリング１７１は、基準電位に接続されるガード端子１８４とパターン配線１６４を介して電気的に接続する。なお、ガードリング１７１は、本例のようにビア１５１の周囲に円環状に形成される形態に限定されず、例えば方形あるいは多角形状に形成されてもよい。また、ガード端子１８４は、例えばプログラマブル論理アレイ１２のＧＮＤ端子を介して接地電位に接続されてよい。
　このような構造により、ビア１５１の表面に電子ビームを照射することで、フローティング電極１３１に電荷を蓄積することができる。つまり、トランジスタ１０１のゲート電極として機能するフローティング電極１３１に対して、配線等を介さずに、電子ビームにより直接的に電荷を蓄積することができ、トランジスタ１０１をオン状態またはオフ状態に制御することができる。
　ユーザまたは製造者等は、オン状態（またはオフ状態）に制御したいトランジスタ１０１のフローティング電極１３１に、所定の強度の電子ビームを所定の時間照射してよい。このように、プログラマブル論理アレイ１２は、それぞれのトランジスタ１０１に対して、プログラムデータに応じてそれぞれ電子ビームを照射することで、プログラマブル論理アレイ１２の回路構成をプログラムデータに応じた設定に容易に変更することができる。
　なお、本例において、ビア１５１に対して電子ビームを照射したときに、照射された電子ビームに含まれる電子の一部がビア１５１の周囲に散乱することがある。しかしながら、上記のようにビア１５１の周囲に導電性のガードリング１７１が設けられているので、散乱した電子はガードリング１７１によりトラップされる。したがって、トランジスタ１０１において、散乱した電子が例えば絶縁膜１２３に取り込まれることにより、絶縁膜１２３に経時的に電荷が蓄積されるのを防ぐことができる。
　一方、トランジスタ１０１のフローティング電極１３１に蓄積させた電荷は、当該フローティング電極１３１に紫外線を照射することにより消去することができる。すなわち、記憶させたデータを消去したいトランジスタ１０１のフローティング電極に対して例えば紫外線照射装置等を用いて紫外線を照射して当該フローティング電極１３１に蓄積した電荷を放電させることにより、当該トランジスタ１０１を初期状態にリセットすることができる。
　なお、上記の消去動作は、プログラマブル論理アレイ１２全体、すなわち複数のトランジスタ１０１について一括して実施してもよく、また、スポット径を極小さく絞ることのできる紫外線レーザ、あるいは紫外線ランプおよびマスク等により、照射部位を限定することにより、特定のトランジスタ１０１について実施してもよい。
　なお、既にフローティング電極１３１に電荷が蓄積されている（データが書き込まれている）トランジスタ１０１に対して新たなデータを書き込む場合、当該トランジスタ１０１に紫外線を照射して当該トランジスタ１０１のフローティング電極１３１に蓄積した電荷を放電させてから、書き込むべき新たなデータに応じた照射量で当該トランジスタ１０１に電子ビームを照射して当該フローティング電極１３１に当該データに応じた電荷を新たに蓄積させてよい。
　図１０は、トランジスタ１０１の他の構成例を示す断面図である。本例のトランジスタ１０１は、図１０に示すように、図９を参照して説明した上記のトランジスタ１０１におけるビア１５１に替えて、例えばパターンエッチングにより形成される貫通孔１９１を有する。その他については、上記のトランジスタ１０１と同じ構成を有するので説明を省略する。本例のように、トランジスタ１０１のトランジスタ１０１が貫通孔１９１を有することにより、フローティング電極１３１に対して貫通孔１９１を介して電子ビームを照射することができる。
　なお、図９および図１０を参照して説明したトランジスタ１０１は、何れもフローティング電極１３１の上方にビア１５１あるいは貫通孔１９１を設けることにより電子ビームの照射により与えられる電荷がフローティング電極１３１により確実に注入される構成としていた。しかしながら、例えばフローティング電極１３１上における絶縁膜１２２および絶縁膜１２３の厚さを、フローティング電極１３１に対して電子ビームが照射されたときにその電子ビームが絶縁膜１２２および絶縁膜１２３をトンネルしてフローティング電極１３１まで十分到達できる程度に小さくすることにより、フローティング電極１３１と絶縁膜１２３の表面とを繋ぐビア１５１あるいは貫通孔１９１を設けなくても、電子ビームの照射によりフローティング電極１３１に電荷を蓄積させることができる。
　図１１は、トランジスタ１０１のさらに他の構成例を示す断面図である。本例のトランジスタ１０１は、図１１に示すように、図９を参照して説明した上記のトランジスタ１０１におけるガードリング１７１に替えて、ガードリング１７２を有する。なお、ガードリング１７２以外の構成については、上記のトランジスタ１０１と同じであるので説明を省略する。
　ガードリング１７２は、例えば、絶縁膜１２３におけるビア１５１の周縁部をパターンエッチングした後、当該エッチングにより形成されたエッチング溝に導電材料を堆積させることにより形成される。なお、図１１にはガードリング１７２の断面図のみを示すが、ビア１５１の周縁部におけるガードリング１７２の形状については、上記のガードリング１７１と同様であってよい。トランジスタ１０１が本例のようなガードリング１７２を有することにより、プログラマブル論理アレイ１２に対する外部からの接触等によりガードリングが剥離するのを防ぐことができる。
　図１２は、トランジスタ１０１のさらに他の構成例を示す断面図である。本例のトランジスタ１０１において、絶縁膜１２２は、フローティング電極１３１の表面を覆いつつ当該フローティング電極１３１の表面の少なくとも一部が表出するように設けられる。また、絶縁膜１２２上におけるフローティング電極１３１の周縁部にガードリング１７１が設けられる。また、絶縁膜１２２上には、当該絶縁膜１２２上に設けられるパターン配線１６１、１６２、ガードリング１７１、およびフローティング電極１３１の上面を覆うように、半導体基板１１０上における最上層にパッケージ部２００が形成される。
　この場合、パッケージ部２００を形成する前に、それぞれのフローティング電極１３１に対して、絶縁膜１２２で覆われていない領域に電子ビームを照射してよい。パッケージ部２００は、フローティング電極１３１にプログラムデータに応じた電荷を蓄積させた後、当該プログラマブル論理アレイ１２を内包するように設けられてよい。パッケージ部２００には、絶縁性の樹脂材料が好ましく用いられる。
　また、図１２に示すプログラマブル論理アレイ１２において、パッケージ部２００の上面とトランジスタ１０１のフローティング電極１３１とを接続するビアを有してもよい。この場合、プログラマブル論理アレイ１２をパッケージ部２００でパッケージングした後で、当該ビアに対して電子ビームを照射することによりトランジスタ１０１のフローティング電極１３１に対して新たなプログラムデータに応じた電荷を書き込むことができる。
　この場合、パッケージ部２００に設けられたビアを覆うように第２のパッケージ部を設けてよい。第２のパッケージ部は、着脱できることが好ましい。これにより、プログラマブル論理アレイ１２に新たなプログラムデータを書き込む場合、第２のパッケージ部を取り外してビアを表出させることができる。
　また、パッケージ前におけるプログラマブルデバイス１０を形成する半導体プロセスのいずれかの工程において、それぞれのフローティング電極１３１に電子ビームが照射してもよい。この場合、フローティング電極１３１は、当該工程において電子ビームが照射可能に設けられていればよい。他の工程では、フローティング電極１３１は、全面が絶縁膜で覆われていてよい。また、半導体プロセスのいずれかの工程において紫外線を用いる工程が有る場合、電子ビームを照射する工程は、紫外線を用いる工程より後であることが好ましい。
　以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (18)

  1. 　与えられるプログラムデータに応じて入力論理データに対する出力論理データの論理関係が変化するプログラマブルデバイスであって、
    　電子ビームが照射可能に設けられ、前記電子ビームが照射されることで電荷を蓄積して前記プログラムデータを記憶する複数のフローティング電極と、
    　複数の前記フローティング電極が蓄積した電荷量に応じて、入力論理データに対する出力論理データの論理関係が変化するプログラマブル論理アレイと
    　を備えるプログラマブルデバイス。
  2. 　前記プログラマブル論理アレイは、
    　複数の回路ブロックと、
    　それぞれの前記回路ブロックと、他のいずれの前記回路ブロックとを接続するかを、複数の前記フローティング電極に蓄積された電荷量に応じて選択する複数のトランジスタと
    　を有する
    　請求項１に記載のプログラマブルデバイス。
  3. 　前記フローティング電極は、前記トランジスタのゲート電極として設けられる
    　請求項２に記載のプログラマブルデバイス。
  4. 　複数の前記トランジスタは、第１の回路ブロックおよび第２の回路ブロック、第１の回路ブロックおよび第３の回路ブロック、ならびに、第２の回路ブロックおよび第３の回路ブロックを接続するか否かを、それぞれの前記フローティング電極に電子ビームにより蓄積された電荷量に応じて選択する
    　請求項３に記載のプログラマブルデバイス。
  5. 　前記プログラマブル論理アレイは、
    　それぞれの前記回路ブロックに対して共通に設けられる複数の共通接続配線と、
    　それぞれの前記回路ブロックに対応して設けられ、対応する前記回路ブロックの入力および出力を、いずれの前記共通接続配線に接続するかを選択する複数の回路接続部と
    　を更に有し、
    　前記回路接続部は、前記回路ブロックの入力および出力ごとに、複数の共通接続配線に対応する複数の前記トランジスタを有し、前記回路ブロックの入力および出力の各端子を、いずれの前記共通接続配線に接続するかを選択する
    　請求項４に記載のプログラマブルデバイス。
  6. 　前記プログラマブル論理アレイは、
    　所定の前記回路ブロックを、他の所定の前記回路ブロックに接続するか否かを、前記共通接続配線および前記回路接続部を介さずに切り替える個別接続部を更に有し、
    　前記個別接続部は、所定の前記回路ブロックと、他の所定の前記回路ブロックとを接続するか否かを、前記フローティング電極に電子ビームにより蓄積された電荷量に応じて選択する前記トランジスタを有する
    　請求項５に記載のプログラマブルデバイス。
  7. 　前記共通接続配線は、複数の行方向配線、および、複数の前記行方向配線と交差する複数の列方向配線を含み、
    　前記プログラマブル論理アレイは、それぞれの前記行方向配線を、いずれの前記列方向配線に接続するかを選択する配線接続部を更に有し、
    　前記配線接続部は、それぞれの前記フローティング電極に電子ビームにより蓄積された電荷量に応じて、それぞれの前記行方向配線を、いずれの前記列方向配線に接続するかを選択する複数の前記トランジスタを有する
    　請求項５または６に記載のプログラマブルデバイス。
  8. 　それぞれの前記フローティング電極の表面を覆う絶縁膜と、
    　前記絶縁膜の表面から前記フローティング電極まで貫通する導電材料のビアと
    　を更に備える請求項１から７のいずれかに記載のプログラマブルデバイス。
  9. 　前記絶縁膜の表面において前記ビアを囲むように設けられ、基準電位に接続されるガードリングを更に備える
    　請求項８に記載のプログラマブルデバイス。
  10. 　それぞれの前記フローティング電極の表面を覆う絶縁膜を更に備え、
    　前記絶縁膜には、前記絶縁膜の表面から前記フローティング電極まで貫通する貫通孔が形成される
    　請求項１から７のいずれかに記載のプログラマブルデバイス。
  11. 　それぞれの前記フローティング電極の表面の少なくとも一部が表出するように、前記フローティング電極の表面を覆う絶縁膜を更に備える
    　請求項１から７のいずれかに記載のプログラマブルデバイス。
  12. 　前記プログラマブルデバイスは、半導体基板上に所定の材料を積層して形成され、
    　前記絶縁膜は、前記半導体基板上における最上層に形成される
    　請求項８から１１のいずれかに記載のプログラマブルデバイス。
  13. 　所定のプログラムデータに応じた電荷を各フローティング電極に保持し、前記フローティング電極に記憶したプログラムデータに応じて機能するプログラマブルデバイスに対して、前記プログラムデータを書き込むデータ書込方法であって、
    　書き込むべき前記プログラムデータに応じて、前記フローティング電極に電子ビームを照射するデータ書込方法。
  14. 　前記フローティング電極の表面は絶縁膜で覆われており、
    　前記電子ビームを前記絶縁膜に照射し、前記絶縁膜をトンネルする電子により、前記フローティング電極に電荷を蓄積する
    　請求項１３に記載のデータ書込方法。
  15. 　前記フローティング電極の表面は絶縁膜で覆われており、前記絶縁膜には、前記絶縁膜の表面から前記フローティング電極まで貫通する導電材料のビアが形成され、
    　前記絶縁膜の表面に表出した前記ビアに前記電子ビームを照射して、前記フローティング電極に電荷を蓄積する
    　請求項１３または１４に記載のデータ書込方法。
  16. 　前記フローティング電極の表面は絶縁膜で覆われており、前記絶縁膜には、前記絶縁膜の表面から前記フローティング電極まで貫通する貫通孔が形成され、
    　前記貫通孔を介して前記フローティング電極に前記電子ビームを照射する
    　請求項１３または１４に記載のデータ書込方法。
  17. 　前記フローティング電極の表面の一部は絶縁膜で覆われており、
    　前記絶縁膜で覆われていない前記フローティング電極の表面に前記電子ビームを照射する
    　請求項１３または１４に記載のデータ書込方法。
  18. 　前記フローティング電極に紫外線を照射することで、前記フローティング電極に蓄積した電荷を放電させ、前記プログラマブルデバイスに書き込んだデータを消去する
    　請求項１３から１７のいずれかに記載のデータ書込方法。
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