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WO2010016564A1 - 半導体装置 - Google Patents

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Publication number
WO2010016564A1
WO2010016564A1 PCT/JP2009/064000 JP2009064000W WO2010016564A1 WO 2010016564 A1 WO2010016564 A1 WO 2010016564A1 JP 2009064000 W JP2009064000 W JP 2009064000W WO 2010016564 A1 WO2010016564 A1 WO 2010016564A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
dimensional electron
electron gas
low resistance
gan
Prior art date
Application number
PCT/JP2009/064000
Other languages
English (en)
French (fr)
Inventor
達峰 中山
広信 宮本
裕二 安藤
康宏 岡本
隆 井上
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2010523894A priority Critical patent/JPWO2010016564A1/ja
Publication of WO2010016564A1 publication Critical patent/WO2010016564A1/ja

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    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention is based on the priority claim of Japanese Patent Application No. 2008-204602 (filed on Aug. 7, 2008), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device, and more particularly to a nitride semiconductor device.
  • Gate-recessed MISFET Metal Insulated Field Transducer Structure
  • AlGaN aluminum gallium nitride
  • GaN gallium nitride
  • HFET Hetero Junction Field Effect Transistor
  • Patent Document 1 Japanese Patent Laid-Open No. 2007-35905 discloses a structure using a Si 3 N 4 film as an insulating film on AlGaN / GaN.
  • FIG. 6 is a cross-sectional structure diagram of the field effect transistor disclosed in Patent Document 1 (FIG. 10 of Patent Document 1). As shown in FIG. 6, after the GaN channel layer 1, the AlGaN barrier layer 2, the GaN layers 3, 4, and the AlGaN layers 5, 6 are stacked, the gate electrodes of the GaN layers 3, 4 and the AlGaN layers 5, 6 are arranged. A recess is formed by removing the portion, a source electrode 8 and a drain electrode 9 are formed so as to be in ohmic contact with the AlGaN layers 5 and 6, a gate insulating film 15 is formed in the recess, and a gate electrode 10 is formed. It is produced by.
  • the AlGaN barrier layer 2 is sufficiently thin, so that a normally-off operation is possible.
  • a piezo electric field is generated, and a two-dimensional electron gas in a region other than the gate electrode ( 2 (Dimensional (Electron Gas)) can be increased, and the on-resistance can be reduced.
  • Patent Document 1 Note that the entire disclosure of Patent Document 1 is incorporated herein by reference. The following is an analysis of the related art according to the present invention.
  • a two-dimensional electron gas is also formed at the interface between the GaN layer 4 and the AlGaN layer 6 on the drain electrode 9 side. Since the two-dimensional electron gas is opposed to the gate electrode 10 via the insulating film 15, high voltage operation becomes difficult. That is, it is difficult to achieve both low source resistance and high voltage operation.
  • an object of the present invention is to provide a semiconductor device that performs a good enhancement operation, can operate at a high voltage, and has a low source resistance.
  • the invention disclosed in the present application is generally configured as follows in order to solve the above problems.
  • a field effect transistor comprising a group III-V nitride semiconductor and having an insulating film between the gate electrode and the semiconductor
  • two-dimensional electrons are present in the semiconductor layer between the drain electrode and the gate electrode.
  • a semiconductor device in which a gas is formed and a region is formed by forming a two-dimensional electron gas in at least a part of a semiconductor layer between the source electrode and the gate electrode.
  • a recess structure in which a part of the III-V nitride semiconductor layer is removed is provided, a part of the drain electrode is disposed in a part of the recess region, and the source electrode is disposed in the recess region.
  • a carrier supply layer (electron supply layer) and a carrier transit layer (electron transit layer) are provided between the drain electrode and the substrate, and two-dimensional electrons are provided between the source electrode and the carrier transit layer.
  • a gas release layer is provided.
  • a low resistance layer using electrons as carriers is further provided between the source electrode and the two-dimensional electron gas elimination layer.
  • part or all of the semiconductor layers facing each other across the gate electrode and the insulating film are the n-type low resistance layer.
  • a part of the semiconductor layer facing the gate electrode and the insulating film is an n-type low resistance layer, and a part is a two-dimensional electron gas elimination layer or a carrier supply layer.
  • a part of the semiconductor layer facing the gate electrode and the insulating film is an n-type low resistance layer, a part is a two-dimensional electron gas elimination layer, and a part is a carrier supply layer.
  • the carrier traveling layer is made of In x Ga 1-x N (0 ⁇ x ⁇ 1).
  • the carrier supply layer is made of unstrained or tensile strained In a Al b Ga 1-ab N (0 ⁇ a, 0 ⁇ b, a + b ⁇ 1).
  • the two-dimensional electron gas elimination layer is composed of unstrained or compressive strained GaN or compressive strained In ⁇ Al ⁇ Ga 1- ⁇ - ⁇ N (0 ⁇ , 0 ⁇ ⁇ , ⁇ + ⁇ ⁇ 1). .
  • unstrained or compressive strained n-type In y Ga 1-y N (0 ⁇ y ⁇ 1) or In m Al 1 Ga 1-ml N (0 ⁇ m, 0 ⁇ l, m + l ⁇ 1).
  • the gate insulating film is made of a substance (material) composed of one or more of Si, Mg, Hf, Al, Ti, Ta, and Zr and one or more of O and N.
  • low resistance and high breakdown voltage can be independently achieved, and both low source resistance and high voltage operation can be achieved.
  • Gate electrode 15 Gate insulating film 101 Substrate 102 Buffer layer 103 made of the first GaN-based semiconductor Carrier carrier layer 104 made of the second GaN-based semiconductor Third GaN-based semiconductor Carrier supply layer 105 made of a four-dimensional electron gas elimination layer 106 made of a fourth GaN-based semiconductor Low resistance layer made of a fifth GaN-based semiconductor 107 Source electrode 108 Drain electrode 109 Gate insulating film 110 Gate electrode 111 Protective film 201 Substrate 202 Buffer layer 203 made of the first GaN-based semiconductor Carrier carrier layer 204 made of the second GaN-based semiconductor Carrier supply layer 205 made of the third GaN-based semiconductor Two-dimensional electron gas elimination layer made of the fourth GaN-based semiconductor 206 Low resistance layer 207 made of
  • a two-dimensional electron gas is formed in the semiconductor layer between the drain electrode and the gate electrode, but in at least a part of the semiconductor layer between the source electrode and the gate electrode,
  • a two-dimensional electron gas is formed by the two-dimensional electron gas elimination layer that prevents the two-dimensional electron gas from accumulating in the carrier (electron) traveling layer.
  • the electrical conduction is performed through a low resistance layer on the two-dimensional electron gas elimination layer.
  • the two-dimensional electron gas elimination layer between the two-dimensional electron gas and the low resistance layer becomes a barrier, when the gate voltage is 0 V, a current flows between the two-dimensional electron gas and the low resistance layer. Does not flow and is in enhancement mode.
  • the source resistance is determined by a low-resistance layer that does not use a two-dimensional electron gas, and the low-resistance layer exists only between the source electrode and the gate electrode. Does not exist. For this reason, a reduction in resistance and an increase in breakdown voltage can be performed independently, and both a reduction in source resistance and a high voltage operation can be achieved.
  • FIG. 1 is a diagram schematically showing a cross-sectional structure of the first embodiment of the present invention.
  • the field effect transistor of the present embodiment is On the substrate 101, A buffer layer 102 made of a first GaN-based semiconductor (group III-V nitride semiconductor); A carrier traveling layer 103 made of a second GaN-based semiconductor, A carrier supply layer 104 made of a third GaN-based semiconductor, A two-dimensional electron gas elimination layer 105 made of a fourth GaN-based semiconductor, which works to prevent the two-dimensional electron gas from accumulating in the carrier traveling layer by raising the conduction band of the carrier supply layer to the vacuum level side; Low resistance layer 106 made of a fifth GaN-based semiconductor Are formed in this order.
  • group III-V nitride semiconductor group III-V nitride semiconductor
  • a carrier traveling layer 103 made of a second GaN-based semiconductor
  • a carrier supply layer 104 made of a third GaN-based semiconductor
  • a two-dimensional electron gas elimination layer 105 made of
  • the two-dimensional electron gas elimination layer 105 and the low resistance layer 106 are removed by recess etching between the drain electrode and the gate electrode, and a region below the gate electrode and a part below the gate electrode.
  • the remaining side surfaces of the two-dimensional electron gas elimination layer 105 and the low resistance layer 106 are formed so as to have a taper (taper angle) rather than perpendicular to the surface before the removal.
  • the source electrode 107 In contact with the low resistance layer 106, the source electrode 107, A drain electrode 108 is formed in contact with the carrier supply layer 104, Next, the gate insulating film 109 is formed, and the gate electrode 110 is formed.
  • a field effect transistor is manufactured by forming a protective film 111.
  • the substrate 101 for example, sapphire, silicon carbide, GaN, AlN or the like is used.
  • the first to fifth GaN-based semiconductors are indicated by reference numerals 102 to 106, respectively.
  • the first GaN-based semiconductor 102 for example, GaN, InN, AlN, a mixture of the above three types of GaN-based semiconductors, or the like is used.
  • a nucleation layer made of GaN, InN, AlN, a mixture of the above three types of GaN-based semiconductors, or the like may be sandwiched between the substrate 101 and the buffer layer 102.
  • the first GaN-based semiconductor 102 As an n-type impurity, for example, Si, S, Se, etc. As the p-type impurity, for example, Be, C, Mg, or the like can be added.
  • n-type impurity for example, Si, S, Se, etc.
  • p-type impurity for example, Be, C, Mg, or the like can be added.
  • the second GaN-based semiconductor 103 for example, GaN, InN, AlN, and a mixture of the above three kinds of GaN-based semiconductors are used.
  • the impurity concentration in the second GaN-based semiconductor 103 is desirably 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the third GaN-based semiconductor 104 for example, GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors are used. However, in this example, the material or composition has a smaller electron affinity than the second GaN-based semiconductor.
  • n-type impurity for example, Si, S, Se, etc.
  • p-type impurity for example, Be, C, Mg, or the like can be added.
  • Examples of the fourth GaN-based semiconductor 105 include GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors.
  • the fourth GaN-based semiconductor 105 needs to work to eliminate the two-dimensional electron gas, a substance or composition capable of inducing a negative charge at the interface between the two-dimensional electron gas elimination layer and the carrier supply layer. It is.
  • the fourth GaN-based semiconductor 105 As an n-type impurity, for example, Si, S, Se, etc. As the p-type impurity, for example, Be, C, Mg, or the like can be added.
  • n-type impurity for example, Si, S, Se, etc.
  • p-type impurity for example, Be, C, Mg, or the like can be added.
  • the fifth GaN-based semiconductor 106 includes, for example, GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors.
  • the n-type impurity Si, S, Se, or the like can be used as the n-type impurity.
  • the p-type impurity for example, Be, C, Mg, or the like can be added, but the conductivity type is n-type.
  • the gate insulating film 109 there is a substance composed of one or more of Si, Mg, Hf, Al, Ti, Ta, and Zr and one or more of O and N.
  • the protective film 111 there is a substance composed of one or more of Si, Mg, Hf, Al, Ti, Ta, and Zr and one or more of O and N, or an organic material.
  • the field effect transistor of this example is A silicon (Si) substrate as the substrate 101;
  • the first GaN-based semiconductor (buffer layer) 102 an AlGaN layer (Al composition ratio 0.2, film thickness 500 nm),
  • the second GaN-based semiconductor (carrier running layer) 103 a GaN carrier running layer (film thickness 1000 nm)
  • the third GaN-based semiconductor (carrier supply layer) 104 an AlGaN carrier supply layer (Al composition ratio 0.2, film thickness 15 nm)
  • As a fourth GaN-based semiconductor (two-dimensional electron gas elimination layer) 105 an InGaN two-dimensional electron gas elimination layer (In composition ratio 0.15, film thickness 10 nm, Mg-doped 1 ⁇ 10 18 cm ⁇ 3 )
  • the fifth GaN-based semiconductor (low resistance layer) 106 an epitaxial substrate made of a GaN low resistance layer (film thickness: 50 nm, Si-doped 1 ⁇ 10 19
  • a SiN film of 200 nm is formed, and using a photoresist as a mask, for example, ICP (Inductivity Coupled Plasma) dry etching using SF6 (Sulfur Hexafluoride) as a process gas is performed. Open the recess.
  • ICP Inductivity Coupled Plasma
  • recess etching is performed by ICP dry etching using, for example, a mixed gas of BCl3 (Boron Trichloride) and SF6 as a process gas to eliminate the two-dimensional electron gas
  • a mixed gas of BCl3 (Boron Trichloride) and SF6 as a process gas to eliminate the two-dimensional electron gas
  • the side surfaces of the SiN film are also etched at the same time, so that the side surfaces of the two-dimensional electron gas elimination layer 105 and the low resistance layer 106 are tapered.
  • the etching stops when F is bonded to the surface of the AlGaN carrier supply layer the two-dimensional electron gas elimination layer 105 and the low resistance layer 106 can be selectively removed.
  • the SiN film is removed using HF (Hydrogen Fluoride) aqueous solution, Nb / Al / Nb / Au (film thickness 7 nm / 60 nm / 35 nm / 50 nm, heat treatment 850 ° C., 30 seconds) is formed as the source electrode 107 and the drain electrode 108.
  • HF Hydrofluoride
  • the gate insulating film 109 an Al 2 O 3 film (film thickness 20 nm), As the gate electrode 110, Ni / Au (Ni layer thickness 10nm, Au layer thickness 400nm), A SiON film (film thickness of 80 nm) is formed as the protective film 111, and a field effect transistor is manufactured.
  • the resistance of the GaN low-resistance layer doped with Si at a high density of 1 ⁇ 10 19 cm ⁇ 3 is extremely low, so that a low source resistance can be realized.
  • the operation voltage is 50 V or more while having a low source resistance. High voltage operation was possible.
  • the region works to alleviate electric field concentration, so that it is particularly suitable for high voltage operation. Is suitable.
  • Si is used as the substrate 101, but any other substrate such as SiC or sapphire can be used.
  • an AlGaN layer is used as the buffer layer 102.
  • GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors can be used as the buffer layer 102.
  • a GaN layer is used as the carrier traveling layer 103.
  • the carrier traveling layer 103 GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors can be used. .
  • an AlGaN layer is used as the carrier supply layer 104.
  • the carrier supply layer 104 GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors, such as an InAlN layer, are used. it can.
  • the electron affinity of the carrier supply layer 104 needs to be a material or composition smaller than the electron affinity of the carrier traveling layer 103.
  • the carrier supply layer 104 since the lattice constant of the carrier supply layer 104 is different from the lattice constant of the carrier traveling layer 103 which is the thickest layer, it is preferable that the carrier supply layer 104 be not more than the critical film thickness at which dislocation occurs.
  • an InGaN layer is used as the two-dimensional electron gas elimination layer 105, but the two-dimensional electron gas elimination layer 105 is an InAlN layer, such as GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors. Etc. can be used.
  • the fourth GaN-based semiconductor needs to work to eliminate the two-dimensional electron gas
  • the fourth GaN-based semiconductor needs to be a substance or composition that can induce a negative charge at the interface between the two-dimensional electron gas elimination layer and the carrier supply layer.
  • the carrier running layer and the carrier supply layer for example, unstrained or compressive strained GaN, or compressive strained In ⁇ Al ⁇ Ga 1- ⁇ - ⁇ N (0 ⁇ , 0 ⁇ ⁇ , ⁇ + ⁇
  • a layer composed of ⁇ 1) or a layer to which a p-type impurity is added as in this embodiment is preferable.
  • the lattice constant of the two-dimensional electron gas elimination layer is different from the lattice constant of the carrier traveling layer, which is the thickest layer, it is preferable to set it to a critical film thickness or less where dislocation occurs.
  • the low resistance layer 106 is an unstrained or compressive strained n-type In y Ga 1-y N (0 ⁇ y ⁇ 1), or In m Al l Ga 1-ml N (0 ⁇ m, 0 ⁇ l, m + l ⁇ 1).
  • the thickness be equal to or less than the critical film thickness at which dislocation occurs.
  • the impurity concentration is desirably 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the impurity concentration of the two-dimensional electron gas elimination layer is desirably 1 ⁇ 10 18 cm ⁇ 3 or less.
  • Mg is added as a p-type impurity in the InGaN two-dimensional electron gas elimination layer 105.
  • the two-dimensional electron gas can be eliminated only by the piezo effect of InGaN itself, it is not necessary to add Mg.
  • the two-dimensional electron gas elimination layer 105 for example, Be, C, Mg, or the like can be added as an n-type impurity, for example, a p-type impurity such as Si, S, or Se.
  • the added impurity is preferably p-type.
  • Si is added as an n-type impurity in the GaN low-resistance layer 106, but as an n-type impurity, for example, Be, C, Mg, or the like is added as a p-type impurity such as Si, S, or Se. It is possible. However, in this embodiment, since it is conduction by electrons, it is desirable to add an n-type impurity in order to reduce the resistance.
  • Nb / Al / Nb / Au is used as the source electrode 107 and the drain electrode 108.
  • the source electrode and the drain electrode are in ohmic contact with the AlGaN serving as the carrier supply layer 104 and the low resistance layer 106.
  • metals such as W, Mo, Si, Ti, Pt, Nb, Al, and Au can be used. Or it can also be set as the structure which laminated
  • Ni / Au is used as the gate electrode 110.
  • a desired metal can be used. However, it is desirable not to react with the gate insulating film.
  • an Al 2 O 3 film is used as the gate insulating film 109.
  • the gate insulating film 109 any one or more of Si, Mg, Hf, Al, Ti, Ta, and Zr, and O and N are used. There exists a substance which consists of any one or more of these.
  • FIG. 2 is a diagram schematically showing a cross-sectional structure of the second embodiment of the present invention.
  • the field effect transistor of the present embodiment includes a buffer layer 202 made of a first GaN-based semiconductor, a carrier traveling layer 203 made of a second GaN-based semiconductor, and a third GaN-based material on a substrate 201.
  • a carrier supply layer 204 made of a semiconductor, a two-dimensional electron gas elimination layer 205 made of a fourth GaN-based semiconductor, and a low resistance layer 206 made of a fifth GaN-based semiconductor are formed.
  • the two-dimensional electron gas elimination layer 205 and the low resistance layer 206 are removed by recess etching between the drain electrode and the gate electrode and in a region below the gate electrode and a part below the gate electrode. At this time, the side surfaces of the remaining two-dimensional electron gas elimination layer 205 and low resistance layer 206 are formed so as to be substantially perpendicular to the surface before removal.
  • a source electrode 207 is in contact with the low resistance layer 206 and a drain electrode 208 is formed in contact with the carrier supply layer 204.
  • a gate insulating film 209 is formed, and a gate electrode 210 is formed.
  • a field effect transistor is manufactured by forming a protective film 211.
  • the substrate 201 for example, sapphire, silicon carbide, GaN, AlN or the like is used.
  • the first to fifth GaN-based semiconductors are also indicated by reference numerals 202 to 206, respectively.
  • Examples of the first GaN-based semiconductor 202 include GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors. However, a nucleation layer made of GaN, InN, AlN, a mixture of the above three types of GaN-based semiconductors, or the like may be sandwiched between the substrate 201 and the first semiconductor 202 in order to form the first semiconductor.
  • the first GaN-based semiconductor 202 As an n-type impurity, for example, Si, S, Se, etc. As the p-type impurity, for example, Be, C, Mg, or the like can be added.
  • n-type impurity for example, Si, S, Se, etc.
  • p-type impurity for example, Be, C, Mg, or the like can be added.
  • the second GaN-based semiconductor 203 for example, GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors are used.
  • the impurity concentration in the second GaN-based semiconductor 203 is desirably 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the third GaN-based semiconductor 204 includes, for example, GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors. However, in the embodiment of the present invention, the material or composition has a smaller electron affinity than that of the second GaN-based semiconductor.
  • n-type impurity for example, Si, S, Se, etc.
  • p-type impurity for example, Be, C, Mg, or the like can be added.
  • the fourth GaN-based semiconductor 205 includes, for example, GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors.
  • the fourth GaN-based semiconductor 205 needs to have a function of eliminating the two-dimensional electron gas, so that a substance capable of inducing a negative charge at the interface between the two-dimensional electron gas elimination layer and the carrier supply layer or Composition.
  • the fourth GaN-based semiconductor 205 As an n-type impurity, for example, Si, S, Se, etc. As the p-type impurity, for example, Be, C, Mg, or the like can be added.
  • n-type impurity for example, Si, S, Se, etc.
  • p-type impurity for example, Be, C, Mg, or the like can be added.
  • the fifth GaN-based semiconductor 206 includes, for example, GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors.
  • the fifth GaN-based semiconductor 206 for example, Si, S, Se, etc. can be used as n-type impurities.
  • the p-type impurity for example, Be, C, Mg or the like can be added, but the conductivity type is n-type.
  • the gate insulating film 209 there is a substance including any one or more of Si, Mg, Hf, Al, Ti, Ta, and Zr and any one or more of O and N.
  • the protective film 211 there is a substance composed of one or more of Si, Mg, Hf, Al, Ti, Ta, and Zr and one or more of O and N, or an organic material.
  • FIG. 2 is a diagram schematically showing a cross-sectional configuration of the second embodiment of the present invention.
  • the field effect transistor of this example is As the substrate 201, a silicon carbide (SiC) substrate, As the first GaN-based semiconductor 202, an AlGaN layer (Al composition ratio 0.1, film thickness 1000 nm), As the second GaN-based semiconductor 203, a GaN carrier traveling layer (film thickness 40 nm), As the third GaN-based semiconductor 204, an AlGaN carrier supply layer (Al composition ratio 0.25, film thickness 15 nm), As the fourth GaN-based semiconductor 205, a GaN two-dimensional electron gas elimination layer (film thickness 10 nm, Mg-doped 1 ⁇ 10 18 cm ⁇ 3 ), As the fifth GaN-based semiconductor 206, an epitaxial substrate made of a GaN low resistance layer (film thickness: 30 nm, Si-doped 1 ⁇ 10 19 cm ⁇ 3 ) is used.
  • a 200 nm SiO 2 film is formed on the epitaxial substrate, and a recess portion of the SiN film is opened by ICP dry etching using, for example, SF 6 as a process gas using a photoresist as a mask.
  • recess etching is performed by using, for example, ICP dry etching using a mixed gas of BCl 3 and O 2 as a process gas, using the SiO 2 film as a mask, and the two-dimensional electron gas elimination layer 205, the low resistance layer 206 is removed.
  • the side surfaces of the SiO 2 film are hardly etched, so that the side surfaces of the two-dimensional electron gas elimination layer 205 and the low resistance layer 206 are almost vertical.
  • the etching stops when O is bonded to the surface of the AlGaN carrier supply layer the two-dimensional electron gas elimination layer 205 and the low resistance layer 206 can be selectively removed.
  • the SiO 2 film is removed using an HF aqueous solution, and Ti / Al / Nb / Au (film thickness 15 nm / 60 nm / 35 nm / 50 nm, heat treatment 850 ° C., 30 seconds) is used as the source electrode 207 and the drain electrode 208.
  • Ti / Al / Nb / Au film thickness 15 nm / 60 nm / 35 nm / 50 nm, heat treatment 850 ° C., 30 seconds
  • the two-dimensional electron gas elimination layer between the two-dimensional electron gas and the low resistance layer serves as a barrier, when the gate voltage is 0 V, a current flows between the two-dimensional electron gas and the low resistance layer.
  • a gate voltage of +3 V or higher was applied, the device was turned on and a good enhancement mode was realized.
  • the resistance of the GaN low-resistance layer doped with Si at a high density of 1 ⁇ 10 19 cm ⁇ 3 is very low, so that a low source resistance can be realized.
  • the low resistance layer 206 exists only between the source electrode 207 and the gate electrode 210 and does not exist on the side of the drain electrode to which a high voltage is applied during high voltage operation, a high voltage with an operating voltage of 50 V or more is achieved while having a low source resistance. I was able to work.
  • the region works to alleviate electric field concentration. Suitable for voltage operation.
  • SiC is used as the substrate, but any other substrate such as Si or sapphire can be used.
  • an AlGaN layer is used as the buffer layer 202, but a GaN layer such as GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors can be used as the buffer layer.
  • a GaN layer is used as the carrier traveling layer 203, but as the carrier traveling layer, GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors can be used.
  • the lattice constant of the carrier traveling layer 203 is different from the lattice constant of the AlGaN buffer layer 202 which is the thickest layer, it is preferable to set the critical film thickness to be less than the critical film thickness at which dislocation occurs.
  • an AlGaN layer is used as the carrier supply layer 204, but as the carrier supply layer, GaN, InN, AlN, a mixture of the above three types of GaN-based semiconductors, and the like can be used.
  • the electron affinity of the carrier supply layer 204 needs to be a material or composition smaller than the electron affinity of the carrier traveling layer.
  • the carrier supply layer 204 since the lattice constant of the carrier supply layer 204 is different from the lattice constant of the AlGaN buffer layer, which is the thickest layer, it is preferable that the carrier supply layer 204 be less than the critical film thickness at which dislocation occurs.
  • the two-dimensional electron gas elimination layer 205 is used as the two-dimensional electron gas elimination layer 205.
  • the two-dimensional electron gas elimination layer is an InAlN layer, such as GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors. Can be used.
  • the fourth GaN-based semiconductor (two-dimensional electron gas elimination layer) 205 needs to work to eliminate the two-dimensional electron gas, a negative charge is induced at the interface between the two-dimensional electron gas elimination layer and the carrier supply layer. It is necessary to be a material or a composition that can be used. Depending on the composition of the carrier running layer and the carrier supply layer, for example, unstrained or compressive strained GaN, or compressive strained In ⁇ Al ⁇ Ga 1- ⁇ - ⁇ N ( A layer composed of 0 ⁇ , 0 ⁇ ⁇ , ⁇ + ⁇ ⁇ 1) or a layer to which a p-type impurity is added as in this embodiment is preferable.
  • the lattice constant of the two-dimensional electron gas elimination layer is different from the lattice constant of the AlGaN buffer layer which is the thickest layer.
  • a GaN layer is used as the low resistance layer 206, but the low resistance layer is an unstrained or compressive strain n-type In y Ga 1-y N (0 ⁇ y ⁇ 1) or In m AllGa. 1-ml N (0 ⁇ m, 0 ⁇ l, m + l ⁇ 1).
  • the impurity concentration is desirably 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the impurity concentration of the two-dimensional electron gas elimination layer 205 is desirably 1 ⁇ 10 18 cm ⁇ 3 or less.
  • Mg was added as a p-type impurity in the GaN two-dimensional electron gas elimination layer 205.
  • the GaN layer in this example is subjected to compressive strain, and the electron supply capability of the AlGaN carrier supply layer is low. Therefore, it is possible to eliminate the two-dimensional electron gas without converting Mg.
  • the two-dimensional electron gas elimination layer 205 As an n-type impurity, for example, Si, S, Se, etc. As the p-type impurity, for example, Be, C, Mg or the like can be added. However, if the n-type impurity concentration in the carrier supply layer is increased, it is difficult to eliminate the two-dimensional electron gas between the source electrode and the gate electrode, so that the added impurity is preferably p-type.
  • n-type impurities and Si were added to the GaN low resistance layer 206.
  • an n-type impurity for example, Si, S, Se, etc.
  • the p-type impurity for example, Be, C, Mg or the like can be added.
  • it is conduction by electrons it is desirable to add an n-type impurity in order to reduce the resistance.
  • Ti / Al / Nb / Au is used as the source electrode 207 and the drain electrode 208.
  • the source electrode and the drain electrode are in ohmic contact with the AlGaN and the low resistance layer 206 which are the carrier supply layer 204 in this embodiment.
  • Any metal can be used as long as it is in contact with each other, and for example, metals such as W, Mo, Si, Ti, Pt, Nb, Al, and Au can be used, and a structure in which a plurality of the metals are stacked can be used.
  • Ni / Au is used as the gate electrode 210.
  • a desired metal can be used. However, it is desirable not to react with the gate insulating film.
  • a SiN film is used as the gate insulating film 209.
  • the gate insulating film 209 any one or more of Si, Mg, Hf, Al, Ti, Ta, and Zr and any of O and N are used. One or more substances may be used.
  • FIG. 4 is a diagram schematically showing a cross-sectional configuration of the third embodiment of the present invention.
  • the field effect transistor of this example is As the substrate 301, a silicon (Si) substrate, AlN layer (film thickness 150 nm) as the nucleation layer 312, As the first GaN-based semiconductor 302, a GaN layer (film thickness 1500 nm), As the second GaN-based semiconductor 303, an InGaN carrier traveling layer (In composition ratio 0.04, film thickness 25 nm), As the third GaN-based semiconductor 304, an InAlN carrier supply layer (Al composition ratio 0.83, film thickness 15 nm), As the fourth GaN-based semiconductor 305, an InGaN two-dimensional electron gas elimination layer (In composition ratio 0.15, film thickness 10 nm), As the fifth GaN-based semiconductor 306, an epitaxial substrate made of an AlGaN low resistance layer (Al composition ratio 0.05, film thickness 50 nm, Si-doped 1 ⁇ 10 19 cm ⁇
  • a 200 nm SiO 2 film is formed on the epitaxial substrate, and a recess portion of the SiN film is opened by ICP dry etching using, for example, SF 6 as a process gas using a photoresist as a mask. After removing the photoresist, recess etching is performed by using, for example, ICP dry etching using BCl 3 gas as a process gas with the SiO 2 film as a mask, and the low resistance layer 306 is removed.
  • a 200 nm SiO 2 film is formed, and the recess portion of the SiN film is opened by ICP dry etching using, for example, SF 6 as a process gas, using the photoresist as a mask.
  • recess etching is performed using, for example, ICP dry etching using a mixed gas of BCl 3 gas and O 2 as a process gas, using the SiO 2 film as a mask, and the two-dimensional electron gas elimination layer 305 is removed. To do.
  • the side surfaces of the SiO 2 film are hardly etched, so the side surfaces of the two-dimensional electron gas elimination layer 305 and the low resistance layer 306 are almost vertical.
  • the two-dimensional electron gas elimination layer 305 can be selectively removed.
  • the SiO 2 film is removed using an HF aqueous solution, and Ti / Al / Nb / Au (film thickness 15 nm / 60 nm / 35 nm / 50 nm, heat treatment 850 ° C., 30 seconds) is formed as the source electrode 307 and the drain electrode 308. .
  • the resistance of the AlGaN low-resistance layer doped with Si at a high density of 1 ⁇ 10 19 cm ⁇ 3 is very low, so that a low source resistance can be realized.
  • the low resistance layer exists only between the source electrode and the gate electrode and does not exist on the drain electrode side to which a high voltage is applied during high voltage operation, the high voltage operation with an operation voltage of 50 V or more is achieved while having a low source resistance. I was able to.
  • the two-dimensional electron gas elimination layer 305 When the two-dimensional electron gas elimination layer 305 is included in a part of the semiconductor layer opposed to each other with the gate electrode 310 and the insulating film 309 interposed therebetween as in the embodiment shown in FIG. 4, the two-dimensional electron gas is not formed in that region. Good pinch-off characteristics can be realized. However, depending on the position of the gate electrode and the two-dimensional electron gas elimination layer, it is difficult to flow electrons even in the on state, so care must be taken.
  • the semiconductor layers facing each other with the gate electrode 310 and the insulating film 309 interposed therebetween are the low resistance layer 306, the two-dimensional electron gas elimination layer 305, and the carrier supply layer 304.
  • the region facing the carrier supply layer 304 serves to alleviate electric field concentration
  • the region facing the two-dimensional electron gas supply layer 305 serves to achieve good pinch-off properties.
  • Si is used as the substrate, but any other substrate such as SiC or sapphire can be used.
  • a GaN layer is used as the buffer layer 302, but as the buffer layer, GaN, InN, AlN, a mixture of the above three types of GaN-based semiconductors, and the like can be used.
  • an InGaN layer is used as the carrier traveling layer 303.
  • the carrier traveling layer GaN, InN, AlN, and a mixture of the above three types of GaN-based semiconductors can be used.
  • the lattice constant of the carrier traveling layer is different from the lattice constant of the GaN buffer layer, which is the thickest layer, in this embodiment, it is preferable to set it to a critical film thickness or less where dislocation occurs.
  • an InAlN layer is used as the carrier supply layer, but as the carrier supply layer, GaN, InN, AlN, a mixture of the above three types of GaN-based semiconductors, and the like can be used.
  • the electron affinity of the carrier supply layer needs to be a material or composition smaller than the electron affinity of the carrier running layer.
  • the carrier supply layer since the lattice constant of the carrier supply layer is slightly different from the lattice constant of the GaN buffer layer, which is the thickest layer, it is preferable that the carrier supply layer be less than the critical film thickness at which dislocation occurs.
  • an InGaN layer was used as the two-dimensional electron gas elimination layer, but as the carrier supply layer, GaN, InN, AlN, a mixture of the above three types of GaN-based semiconductors, and the like were used. Can do.
  • the fourth GaN-based semiconductor 305 needs to work to eliminate the two-dimensional electron gas, the fourth GaN-based semiconductor 305 needs to be a substance or composition that can induce a negative charge at the interface between the two-dimensional electron gas elimination layer and the carrier supply layer.
  • the carrier running layer 303 and the carrier supply layer 304 for example, unstrained or compressive strained GaN, or compressive strained In ⁇ Al ⁇ Ga 1- ⁇ - ⁇ N (0 ⁇ , 0 ⁇
  • the lattice constant of the two-dimensional electron gas elimination layer is different from the lattice constant of the GaN buffer layer, which is the thickest layer.
  • an AlGaN layer is used as the low resistance layer.
  • the low resistance layer may be an unstrained or compressive strained n-type In y Ga 1-y N (0 ⁇ y ⁇ 1) or In m Al l Ga 1-ml N (0 ⁇ m, 0 ⁇ l, m + l ⁇ 1).
  • the impurity concentration is desirably 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the impurity concentration of the two-dimensional electron gas elimination layer is desirably 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the two-dimensional electron gas elimination layer has n-type impurities, for example, p-type impurities such as Si, S, Se, for example Be, C, etc. Mg or the like can be added.
  • the added impurity is preferably p-type.
  • Si was added as an n-type impurity in the AlGaN low resistance layer.
  • an n-type impurity for example, Si, S, Se, etc.
  • the p-type impurity for example, Be, C, Mg or the like can be added.
  • it is conduction by electrons it is desirable to add an n-type impurity in order to reduce the resistance.
  • Ti / Al / Nb / Au is used as the source electrode 307 and the drain electrode 308.
  • the source electrode and the drain electrode are in ohmic contact with InAlN and the low resistance layer 306 which are the carrier supply layers 304 in this embodiment.
  • Any metal can be used as long as it is in contact with each other, and for example, metals such as W, Mo, Si, Ti, Pt, Nb, Al, and Au can be used, and a structure in which a plurality of the metals are stacked can be used.
  • Ni / Au is used as the gate electrode 310.
  • a desired metal can be used. However, it is desirable not to react with the gate insulating film.
  • a SiN film is used as the gate insulating film 309.
  • the gate insulating film 309 one or more of Si, Mg, Hf, Al, Ti, Ta, and Zr and any of O and N are used. There are substances consisting of one or more.
  • Patent Document 1 above is incorporated herein by reference.
  • the embodiments and examples can be changed and adjusted based on the basic technical concept.
  • Various combinations and selections of various disclosed elements are possible within the scope of the claims of the present invention. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea.

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Abstract

　良好なエンハンスメント動作を行い、高電圧動作が可能であり、かつ、低ソース抵抗の半導体装置を提供する。基板１０１上に、第一のＧａＮ系半導体からなるバッファ層１０２、第二のＧａＮ系半導体からなるキャリア走行層１０３、第三のＧａＮ系半導体からなるキャリア供給層１０４、第四のＧａＮ系半導体からなり、キャリア供給層の伝導帯を真空準位側へ持ち上げることでキャリア走行層に２次元電子ガスが蓄積しないように働く２次元電子ガス解消層１０５、第五のＧａＮ系半導体からなる低抵抗層１０６を形成し、ドレイン電極とゲート電極の間、及びゲート電極の下の一部とドレイン電極１０８の下となる領域の２次元電子ガス解消層１０５、低抵抗層１０６をリセスエッチングし除去する。その際、残された２次元電子ガス解消層１０５、低抵抗層１０６の側面は、除去前の表面に対し垂直ではなくテーパーを持つように形成する。低抵抗層１０６に接してソース電極１０７、キャリア供給層１０４に接してドレイン電極１０８を形成し、次に、ゲート絶縁膜１０９を製膜し、ゲート電極１１０を形成する。最後に保護膜１１１を製膜することで電界効果トランジスタが製作される。

Description

半導体装置
［関連出願の記載］
　本発明は、日本国特許出願：特願２００８－２０４６０２号（２００８年　８月　７日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は半導体装置に関し、特に窒化物半導体装置に関する。
　ＡｌＧａＮ（窒化アルミニウムガリウム）／ＧａＮ（窒化ガリウム）　ＨＦＥＴ（Ｈｅｔｅｒｏ　Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）構造において、ゲートリーク電流を低減でき、またエンハンスメントモードで動作することができるゲートリセス型ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｅｄ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）構造が報告されている。
　例えば特許文献１（特開２００７－３５９０５号公報）には、ＡｌＧａＮ／ＧａＮ上にＳｉ３Ｎ４膜を絶縁膜として用いた構造が開示されている。
　図６は、特許文献１に開示された電界効果トランジスタの断面構造図（特許文献１の図１０）である。図６に示すように、ＧａＮチャネル層１、ＡｌＧａＮバリア層２、ＧａＮ層３、４、ＡｌＧａＮ層５、６を積層後、ＧａＮ層３、４とＡｌＧａＮ層５、６のゲート電極が配される部分を除去してリセスを形成し、ＡｌＧａＮ層５、６にオーミック接触するようソース電極８、ドレイン電極９を形成し、リセス部にゲート絶縁膜１５を成膜し、ゲート電極１０を形成することにより作製される。このような構造とすることで、ＡｌＧａＮバリア層２が十分薄いことから、ノーマリオフ動作が可能となる。また、ＡｌＧａＮバリア層２とＡｌＧａＮ層５、６両方の層のｐｉｅｚｏ（ピエゾ）効果（へテロ界面の結晶歪みに基づく）により、ピエゾ電界が発生し、ゲート電極以外の領域の２次元電子ガス（2 Dimensional Electron Gas）の濃度を高くすることができ、オン抵抗を低減することができる。
特開２００７－３５９０５号公報（図１０）
　なお、上記特許文献１の全開示内容はその引用をもって本書に繰込み記載する。
　以下に本発明による関連技術の分析を与える。
　図６に示したような、ゲート埋め込み型のＭＩＳＦＥＴ構造では、ＡｌＧａＮバリア層２を薄くした場合、ゲートしきい値電圧（Ｖｔｈ）が約０ボルトの擬似的なエンハンスメントモードにすることは可能であるが、＋０．５Ｖ以上にすることは、極めて困難である。
　また、ソース抵抗低減のためのキャリアの供給が、ＡｌＧａＮバリア層２とＡｌＧａＮ層５、６両方の層のｐｉｅｚｏ効果によって行われるため、おのずと臨界膜厚による制限が加わる。
　更に、ＡｌＧａＮ層の高Ａｌ化やＡｌＧａＮ層へのドーピングにより低ソース抵抗化を図ろうとした場合、ドレイン電極９側のＧａＮ層４、ＡｌＧａＮ層６界面にも、２次元電子ガスが形成され、この２次元電子ガスがゲート電極１０と絶縁膜１５を介して相対することとなり、高電圧動作が困難となる。すなわち、低ソース抵抗化と高電圧動作の両立は困難である。
　したがって、本発明の目的は、良好なエンハンスメント動作を行い、高電圧動作が可能であり、かつ、低ソース抵抗の半導体装置を提供することにある。
　本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
　本発明によれば、III－Ｖ族窒化物半導体からなり、ゲート電極と半導体の間に絶縁膜を具備する電界効果トランジスタにおいて、ドレイン電極と該ゲート電極の間の半導体層中には２次元電子ガスが形成されており、かつ、ソース電極と該ゲート電極の間の少なくとも一部の半導体層中には２次元電子ガスが形成されて領域を有する半導体装置が提供される。
　本発明において、III－Ｖ族窒化物半導体層の一部を除去したリセス構造を備え、該リセス領域の一部にドレイン電極の一部が配置されており、ソース電極はリセス領域には配置されていない。
　本発明において、ドレイン電極と基板の間には、キャリア供給層（電子供給層）とキャリア走行層（電子走行層）を備え、かつ、ソース電極と該キャリア走行層の間には、２次元電子ガス解消層を備えている。
　本発明において、ソース電極と２次元電子ガス解消層の間に、更に電子をキャリアとする低抵抗層を備えている。
　本発明において、ゲート電極と絶縁膜を挟んで相対する半導体層は一部、もしくは全部が該ｎ型低抵抗層である。
　本発明において、ゲート電極と絶縁膜を挟んで相対する半導体層の一部はｎ型低抵抗層であり、一部は２次元電子ガス解消層またはキャリア供給層である。
　本発明において、ゲート電極と絶縁膜を挟んで相対する半導体層の一部はｎ型低抵抗層であり、一部は２次元電子ガス解消層であり、一部はキャリア供給層である。
　本発明において、キャリア走行層がＩｎｘＧａ１－ｘＮ（０≦ｘ≦１）からなる。
　本発明において、キャリア供給層が無歪もしくは引っ張り歪のＩｎａＡｌｂＧａ１－ａ－ｂＮ（０≦ａ、０＜ｂ、ａ＋ｂ≦１）からなる。
　本発明において、２次元電子ガス解消層が、無歪もしくは圧縮歪のＧａＮ、もしくは圧縮歪のＩｎαＡｌβＧａ１－α－βＮ（０＜α、０≦β、α＋β≦１）からなる。
　本発明において、無歪もしくは圧縮歪のｎ型ＩｎｙＧａ１－ｙＮ（０≦ｙ≦１）、もしくはＩｎｍＡｌｌＧａ１－ｍ－ｌＮ（０≦ｍ、０＜ｌ、ｍ＋ｌ≦１）からなる。
　本発明において、ゲート絶縁膜がＳｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質（材料）からなる。
　本発明によれば、低抵抗化と高耐圧化が独立に行うことができ、低ソース抵抗化と高電圧動作との両立が可能となる。
本発明の第１の実施例の断面構造を模式的に示す図である。 本発明の第２の実施例の断面構造を模式的に示す図である。 本発明の第２の実施例の変形例の断面構造を模式的に示す図である。 本発明の第３の実施例の断面構造を模式的に示す図である。 本発明の第３の実施例の変形例を示す断面構造を模式的に示す図である。 関連技術の断面構造を模式的に示す図である。
１　ＧａＮチャネル層
２　ＡｌＧａＮバリア層
３　ＧａＮ層（ソース側）
４　ＧａＮ層（ドレイン側）
５　ＡｌＧａＮ層（ソース側）
６　ＡｌＧａＮ層（ドレイン側）
７　２次元電子ガス
８　ソース電極
９　ドレイン電極
１０　ゲート電極
１５　ゲート絶縁膜
１０１　基板
１０２　第一のＧａＮ系半導体からなるバッファ層
１０３　第二のＧａＮ系半導体からなるキャリア走行層
１０４　第三のＧａＮ系半導体からなるキャリア供給層
１０５　第四のＧａＮ系半導体からなる２次元電子ガス解消層
１０６　第五のＧａＮ系半導体からなる低抵抗層
１０７　ソース電極
１０８　ドレイン電極
１０９　ゲート絶縁膜
１１０　ゲート電極
１１１　保護膜
２０１　基板
２０２　第一のＧａＮ系半導体からなるバッファ層
２０３　第二のＧａＮ系半導体からなるキャリア走行層
２０４　第三のＧａＮ系半導体からなるキャリア供給層
２０５　第四のＧａＮ系半導体からなる２次元電子ガス解消層
２０６　第五のＧａＮ系半導体からなる低抵抗層
２０７　ソース電極
２０８　ドレイン電極
２０９　ゲート絶縁膜
２１０　ゲート電極
２１１　保護膜
３０１　基板
３０２　第一のＧａＮ系半導体からなるバッファ層
３０３　第二のＧａＮ系半導体からなるキャリア走行層
３０４　第三のＧａＮ系半導体からなるキャリア供給層
３０５　第四のＧａＮ系半導体からなる２次元電子ガス解消層
３０６　第五のＧａＮ系半導体からなる低抵抗層
３０７　ソース電極
３０８　ドレイン電極
３０９　ゲート絶縁膜
３１０　ゲート電極
３１１　保護膜
３１２　核形成層
　本発明の１つの態様の動作原理を説明する。本発明の１つの態様において、ドレイン電極とゲート電極の間の半導体層中には２次元電子ガスが形成されているが、ソース電極とゲート電極の間の少なくとも一部の半導体層中には、キャリア（電子）供給層の伝導帯を真空準位側へ持ち上げることで、キャリア（電子）走行層に２次元電子ガスが蓄積しないように働く２次元電子ガス解消層により、２次元電子ガスが形成されていず、電気伝導は２次元電子ガス解消層上の低抵抗層を介して行われる。
　このような構造とすると、２次元電子ガスと低抵抗層の間の２次元電子ガス解消層が障壁となるため、ゲート電圧が０Ｖの時は、２次元電子ガスと低抵抗層の間で電流が流れずエンハンスメントモードとなる。
　一方、ゲート電圧として、例えば＋０．５Ｖ以上の正の電圧を印加し、２次元電子ガス解消層の障壁を下げることで、電流が流れオン状態とすることができる。その際、ソース抵抗は、２次元電子ガスを用いない低抵抗層で決定され、かつ、低抵抗層はソース電極とゲート電極の間にのみ存在し、高電圧動作時に高電圧のかかるドレイン電極側には存在しない。このため、低抵抗化と高耐圧化が独立に行うことができ、低ソース抵抗化と高電圧動作との両立が可能となる。
　本発明の実施の形態について図面を参照して説明する。
＜第１の実施の形態＞
　図１は、本発明の第１の実施の形態の断面構造を模式的に示す図である。図１を参照すると、本実施の形態の電界効果トランジスタは、
　基板１０１上に、
　第一のＧａＮ系半導体（III－Ｖ族窒化物半導体）からなるバッファ層１０２、
　第二のＧａＮ系半導体からなるキャリア走行層１０３、
　第三のＧａＮ系半導体からなるキャリア供給層１０４、
　第四のＧａＮ系半導体からなり、キャリア供給層の伝導帯を真空準位側へ持ち上げることで、キャリア走行層に２次元電子ガスが蓄積しないように働く２次元電子ガス解消層１０５、
　第五のＧａＮ系半導体からなる低抵抗層１０６
　をこの順に形成する。
　その後、ドレイン電極とゲート電極の間、及びゲート電極の下の一部とドレイン電極の下となる領域の２次元電子ガス解消層１０５、低抵抗層１０６をリセスエッチングし除去する。
　その際、残された２次元電子ガス解消層１０５、低抵抗層１０６の側面は、除去前の表面に対して垂直ではなく、テーパー（テーパー角）を持つように形成する。
　低抵抗層１０６に接して、ソース電極１０７、
　キャリア供給層１０４に接してドレイン電極１０８を形成し、
　次に、ゲート絶縁膜１０９を製膜し、ゲート電極１１０を形成する。
　最後に保護膜１１１を製膜することで電界効果トランジスタが製作される。
　本実施例において、基板１０１としては、例えばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどが用いられる。なお、図１において、第一のＧａＮ系半導体乃至第五のＧａＮ系半導体は、それぞれ参照符号１０２～１０６によって指示される。
　第一のＧａＮ系半導体１０２としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いられる。ただし、第一の半導体形成のために、基板１０１とバッファ層１０２の間にＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等からなる核形成層を挟んでも良い。
　第一のＧａＮ系半導体１０２中に、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。
　第二のＧａＮ系半導体１０３としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等が用いられる。
　第二のＧａＮ系半導体１０３中に、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。ただし、第二のＧａＮ系半導体中の不純物濃度が高くなるとクーロン散乱の影響により、電子の移動度が低下するため、不純物濃度は１×１０１７ｃｍ－３以下が望ましい。
　第三のＧａＮ系半導体１０４としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等が用いられる。ただし、本実施例では、第二のＧａＮ系半導体より電子親和力は小さい物質または組成である。
　第三のＧａＮ系半導体１０４中に、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。
　第四のＧａＮ系半導体１０５としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。ただし、本実施例では、第四のＧａＮ系半導体１０５は２次元電子ガスを解消する働きが必要であるため、２次元電子ガス解消層とキャリア供給層の界面に負電荷が誘起できる物質または組成である。
　また、第四のＧａＮ系半導体１０５中に、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。
　また、第五のＧａＮ系半導体１０６としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。
　第五のＧａＮ系半導体１０６中に、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどが可能である。ｐ型不純物としても、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能であるが、導電形はｎ型である。
　また、ゲート絶縁膜１０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
　また、保護膜１１１としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質、もしくは有機材料がある。
（実施例１）
　本発明の第１の実施例を説明する。本実施例の電界効果トランジスタは、
　基板１０１としてシリコン（Ｓｉ）基板、
　第一のＧａＮ系半導体（バッファ層）１０２として、ＡｌＧａＮ層（Ａｌ組成比０．２、膜厚５００ｎｍ）、
　第二のＧａＮ系半導体（キャリア走行層）１０３として、ＧａＮキャリア走行層（膜厚１０００ｎｍ）、
　第三のＧａＮ系半導体（キャリア供給層）１０４として、ＡｌＧａＮキャリア供給層（Ａｌ組成比０．２、膜厚１５ｎｍ）、
　第四のＧａＮ系半導体（２次元電子ガス解消層）１０５として、ＩｎＧａＮ２次元電子ガス解消層（Ｉｎ組成比０．１５、膜厚１０ｎｍ、Ｍｇドープ１×１０１８ｃｍ－３）、
　第五のＧａＮ系半導体（低抵抗層）１０６として、ＧａＮ低抵抗層（膜厚５０ｎｍ、Ｓｉドープ１×１０１９ｃｍ－３）からなるエピタキシャル基板を用いる。
　このエピタキシャル基板上に、ＳｉＮ膜２００ｎｍを成膜し、フォトレジストをマスクとして、例えばＳＦ６（Ｓｕｌｆａｒ　Ｈｅｘａｆｌｕｏｒｉｄｅ；六フッ化硫黄）をプロセスガスに用いたＩＣＰ（Ｉｎｄｕｃｔｉｖｉｔｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）ドライエッチングで、ＳｉＮ膜のリセス部分を開口する。
　フォトレジストを除去した後、ＳｉＮ膜をマスクとして、例えばＢＣｌ３（Ｂｏｒｏｎ　Ｔｒｉｃｈｒｏｒｉｄｅ；三塩化ホウ素）とＳＦ６の混合ガスをプロセスガスに用いたＩＣＰドライエッチングで用いて、リセスエッチングを行い２次元電子ガス解消層１０５、低抵抗層１０６を除去する。
　このようなガスを用いたリセスエッチング時には、ＳｉＮ膜の側面も同時にエッチングされるため、２次元電子ガス解消層１０５、低抵抗層１０６の側面は、テーパー形状になる。
　また、ＡｌＧａＮキャリア供給層表面にＦが結合したところでエッチングが停止するため、２次元電子ガス解消層１０５、低抵抗層１０６は選択的に除去できる。
　リセスエッチング後、ＨＦ（Ｈｙｄｒｏｇｅｎ　Ｆｌｕｏｒｉｄｅ）水溶液を用いてＳｉＮ膜を除去し、
　ソース電極１０７、及び、ドレイン電極１０８として、Ｎｂ／Ａｌ／Ｎｂ／Ａｕ（膜厚７ｎｍ／６０ｎｍ／３５ｎｍ／５０ｎｍ、熱処理８５０℃３０秒）を形成する。
　その後、イオン注入により素子分離を行い、
　ゲート絶縁膜１０９として、Ａｌ２Ｏ３膜（膜厚２０ｎｍ）、
　ゲート電極１１０として、Ｎｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚４００ｎｍ）、
　保護膜１１１として、ＳｉＯＮ膜（膜厚８０ｎｍ）を形成し、電界効果トランジスタが作製される。
　このような構造であれば、２次元電子ガスと、低抵抗層の間の２次元電子ガス解消層が障壁となるため、ゲート電圧が０Ｖの時は、２次元電子ガスと低抵抗層の間で電流が流れず、ゲート電圧＋３Ｖ以上を印加すると、オン状態となり、良好なエンハンスメントモードが実現できた。
　オン状態では、Ｓｉを１×１０１９ｃｍ－３と高密度でドープしたＧａＮ低抵抗層の抵抗が極めて低いことから、低ソース抵抗が実現できた。
　低抵抗層１０６は、ソース電極１０７とゲート電極１１０の間にのみ存在し、高電圧動作時に高電圧のかかるドレイン電極１０８側には存在しないため、低ソース抵抗でありながら、動作電圧５０Ｖ以上の高電圧動作ができた。
　なお、本実施例のように、ゲート電極と絶縁膜を挟んで相対する半導体層の一部にキャリア供給層を含む場合、その領域は電界集中を緩和するように働くため、特に高電圧動作に適している。
　本実施例では、基板１０１として、Ｓｉを用いたが、ＳｉＣやサファイアなど他の任意の基板を用いることができる。
　本実施例では、バッファ層１０２として、ＡｌＧａＮ層を用いたが、バッファ層１０２としては、ＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。
　本実施例では、キャリア走行層１０３として、ＧａＮ層を用いたが、キャリア走行層１０３としてはＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。
　本実施例では、キャリア供給層１０４として、ＡｌＧａＮ層を用いたが、キャリア供給層１０４としては、ＩｎＡｌＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。ただし、キャリア供給層１０４の電子親和力は、キャリア走行層１０３の電子親和力よりも小さい物質または組成である必要がある。
　本実施例では、キャリア供給層１０４の格子定数は最も厚い層であるキャリア走行層１０３の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
　本実施例では、２次元電子ガス解消層１０５として、ＩｎＧａＮ層を用いたが、２次元電子ガス解消層１０５としてはＩｎＡｌＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることが可能である。
　ただし、第四のＧａＮ系半導体は、２次元電子ガスを解消する働きが必要であるため、２次元電子ガス解消層とキャリア供給層の界面に負電荷が誘起できる物質または組成である必要があり、キャリア走行層、キャリア供給層の組成にもよるが、例えば、無歪もしくは圧縮歪のＧａＮ、もしくは圧縮歪のＩｎαＡｌβＧａ１－α－βＮ（０＜α、０≦β、α＋β≦１）からなる層や本実施例のようにｐ型不純物を添加した層が好ましい。
　本実施例では、２次元電子ガス解消層の格子定数は最も厚い層であるキャリア走行層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
　本実施例では、低抵抗層１０６として、ＧａＮ層を用いたが、低抵抗層としては無歪もしくは圧縮歪のｎ型ＩｎｙＧａ１－ｙＮ（０≦ｙ≦１）、もしくはＩｎｍＡｌｌＧａ１－ｍ－ｌＮ（０≦ｍ、０＜ｌ、ｍ＋ｌ≦１）とすることができる。ただし、最も厚い層であるキャリア走行層の格子定数と異なっている組成を用いる場合、転位が発生する臨界膜厚以下とすることが好ましい。
　また、本実施例では、ＧａＮキャリア走行層１０３中に不純物は添加していないが、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなるとクーロン散乱の影響により移動度が低下するため、不純物濃度は１×１０１７ｃｍ－３以下が望ましい。
　本実施例では、ＡｌＧａＮキャリア供給層１０４中に不純物は添加していないが、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。ただし、２次元電子ガス解消層のｎ型不純物濃度が高くなるとソース電極－ゲート電極間の２次元電子ガスの解消が困難になるため、不純物濃度は１×１０１８ｃｍ－３以下が望ましい。
　本実施例では、ＩｎＧａＮ２次元電子ガス解消層１０５中にｐ型不純物としてＭｇを添加したが、ＩｎＧａＮ自体のｐｉｅｚｏ効果だけでも２次元電子ガスを解消できるため、Ｍｇを添加しなくても良い。
　２次元電子ガス解消層１０５中には、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することが可能である。ただし、キャリア供給層中のｎ型不純物濃度が高くなるとソース電極－ゲート電極間の２次元電子ガスの解消が困難になるため、添加する不純物はｐ型が望ましい。
　本実施例では、ＧａＮ低抵抗層１０６中に、ｎ型不純物としてＳｉを添加したが、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することが可能である。ただし、本実施例では電子による伝導であることから、低抵抗にするためにはｎ型不純物の添加が望ましい。
　本実施例では、ソース電極１０７、ドレイン電極１０８として、Ｎｂ／Ａｌ／Ｎｂ／Ａｕを用いたが、ソース電極、ドレイン電極は、キャリア供給層１０４であるＡｌＧａＮおよび低抵抗層１０６とオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができる。あるいは、複数の前記金属を積層した構造とすることもできる。
　本実施例では、ゲート電極１１０として、Ｎｉ／Ａｕを用いたが、ゲート電極は半導体と直接接していないので、所望の金属とすることが出来る。但し、ゲート絶縁膜と反応しないことが望ましい。
　本実施例では、ゲート絶縁膜１０９として、Ａｌ２Ｏ３膜を用いたが、ゲート絶縁膜１０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
＜第２の実施の形態＞
　図２は、本発明の第２の実施の形態の断面構造を模式的に示す図である。図２を参照すると、本実施形態の電界効果トランジスタは、基板２０１上に、第一のＧａＮ系半導体からなるバッファ層２０２、第二のＧａＮ系半導体からなるキャリア走行層２０３、第三のＧａＮ系半導体からなるキャリア供給層２０４、第四のＧａＮ系半導体からなる２次元電子ガス解消層２０５、第五のＧａＮ系半導体からなる低抵抗層２０６を形成する。
　その後、ドレイン電極とゲート電極の間、及びゲート電極の下の一部とドレイン電極の下となる領域の２次元電子ガス解消層２０５、低抵抗層２０６をリセスエッチングし除去する。その際、残された２次元電子ガス解消層２０５、低抵抗層２０６の側面は、除去前の表面に対しほぼ垂直となるように形成する。低抵抗層２０６に接してソース電極２０７、キャリア供給層２０４に接してドレイン電極２０８を形成し、次に、ゲート絶縁膜２０９を製膜し、ゲート電極２１０を形成する。最後に保護膜２１１を製膜することで、電界効果トランジスタが製作される。
　本実施の形態において、基板２０１としては、例えばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどが用いられる。なお、以下では、第一乃至第五のＧａＮ系半導体はそれぞれ参照符号２０２～２０６によっても指示される。
　第一のＧａＮ系半導体２０２としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。ただし、第一の半導体形成のために、基板２０１と第一の半導体２０２の間にＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等からなる核形成層を挟んでも良い。
　また、第一のＧａＮ系半導体２０２中に、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。
　また、第二のＧａＮ系半導体２０３としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等が用いられる。
　また、第二のＧａＮ系半導体２０３中に、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。ただし、第二のＧａＮ系半導体中の不純物濃度が高くなるとクーロン散乱の影響により電子の移動度が低下するため、不純物濃度は１×１０１７ｃｍ－３以下が望ましい。
　また、第三のＧａＮ系半導体２０４としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。ただし、本発明の実施例では第二のＧａＮ系半導体より電子親和力は小さい物質または組成である。
　また、第三のＧａＮ系半導体２０４中に、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。
　また、第四のＧａＮ系半導体２０５としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。ただし、本実施例では、第四のＧａＮ系半導体２０５は、２次元電子ガスを解消する働きが必要であるため、２次元電子ガス解消層とキャリア供給層の界面に負電荷が誘起できる物質または組成である。
　また、第四のＧａＮ系半導体２０５中に、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。
　また、第五のＧａＮ系半導体２０６としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等がある。
　また、第五のＧａＮ系半導体２０６中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどが可能である。ｐ型不純物としても、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能であるが導電形はｎ型である。
　また、ゲート絶縁膜２０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
　また、保護膜２１１としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質、もしくは有機材料がある。
（実施例２）
　図２は、本発明の第２の実施例の断面構成を模式的に示す図である。図２を参照すると、本実施例の電界効果トランジスタは、
　基板２０１として、炭化シリコン（ＳｉＣ）基板、
　第一のＧａＮ系半導体２０２として、ＡｌＧａＮ層（Ａｌ組成比０．１、膜厚１０００ｎｍ）、
　第二のＧａＮ系半導体２０３として、ＧａＮキャリア走行層（膜厚４０ｎｍ）、
　第三のＧａＮ系半導体２０４として、ＡｌＧａＮキャリア供給層（Ａｌ組成比０．２５、膜厚１５ｎｍ）、
　第四のＧａＮ系半導体２０５として、ＧａＮ２次元電子ガス解消層（膜厚１０ｎｍ、Ｍｇドープ１×１０１８ｃｍ－３）、
　第五のＧａＮ系半導体２０６として、ＧａＮ低抵抗層（膜厚３０ｎｍ、Ｓｉドープ１×１０１９ｃｍ－３）からなるエピタキシャル基板を用いる。
　前記エピタキシャル基板上に、ＳｉＯ２膜２００ｎｍを成膜し、フォトレジストをマスクとして、例えばＳＦ６をプロセスガスに用いたＩＣＰドライエッチングでＳｉＮ膜のリセス部分を開口する。
　フォトレジストを除去した後、ＳｉＯ２膜をマスクとして、例えばＢＣｌ３とＯ２の混合ガスをプロセスガスに用いたＩＣＰドライエッチングで用いてリセスエッチングを行い２次元電子ガス解消層２０５、低抵抗層２０６を除去する。
　このようなガスを用いたリセスエッチング時には、ＳｉＯ２膜の側面はほとんどエッチングされないため２次元電子ガス解消層２０５、低抵抗層２０６の側面はほぼ垂直になる。
　また、ＡｌＧａＮキャリア供給層表面にＯが結合したところでエッチングが停止するため、２次元電子ガス解消層２０５、低抵抗層２０６は選択的に除去できる。
　リセスエッチング後、ＨＦ水溶液を用いて、ＳｉＯ２膜を除去し、ソース電極２０７、ドレイン電極２０８としてＴｉ／Ａｌ／Ｎｂ／Ａｕ（膜厚１５ｎｍ／６０ｎｍ／３５ｎｍ／５０ｎｍ、熱処理８５０℃３０秒）を形成する。
　その後、イオン注入により素子分離を行い、
　ゲート絶縁膜２０９として、ＳｉＮ膜（膜厚２０ｎｍ）、
　ゲート電極２１０として、Ｎｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚４００ｎｍ）、
　保護膜２１１として、ＳｉＯＮ膜（膜厚８０ｎｍ）を形成し、
　電界効果トランジスタが作製される。
　このような構造であれば、２次元電子ガスと低抵抗層の間の２次元電子ガス解消層が障壁となるため、ゲート電圧が０Ｖの時は２次元電子ガスと低抵抗層の間で電流が流れず、ゲート電圧＋３Ｖ以上を印加するとオン状態となり良好なエンハンスメントモードが実現できた。
　オン状態では、Ｓｉを１×１０１９ｃｍ－３と高密度でドープしたＧａＮ低抵抗層の抵抗が非常に低いことから、低ソース抵抗が実現できた。
　低抵抗層２０６は、ソース電極２０７とゲート電極２１０の間にのみ存在し、高電圧動作時に高電圧のかかるドレイン電極側には存在しないため、低ソース抵抗でありながら動作電圧５０Ｖ以上の高電圧動作ができた。
　なお、図２に示す実施例のように、ゲート電極と絶縁膜を挟んで相対する半導体層の一部にキャリア供給層を含む場合、その領域は電界集中を緩和するように働くため、特に高電圧動作に適している。
　一方、図３に示す実施例のように、ゲート電極２１０と絶縁膜２０９を挟んで相対する半導体層が全て低抵抗層２０６である場合、電界集中を緩和する働きはなくなるが、ゲート電極２１０全てが２次元電子ガス解消層２０５から遠ざかるため、閾値電圧を正側に大きくとることが可能となる。
　なお、本実施例では、基板としてＳｉＣを用いたが、Ｓｉやサファイアなど他の任意の基板を用いることができる。
　本実施例では、バッファ層２０２として、ＡｌＧａＮ層を用いたが、バッファ層としてはＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。
　本実施例では、キャリア走行層２０３として、ＧａＮ層を用いたが、キャリア走行層としてはＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。但し、本実施例では、キャリア走行層２０３の格子定数は最も厚い層であるＡｌＧａＮバッファ層２０２の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
　本実施例では、キャリア供給層２０４として、ＡｌＧａＮ層を用いたが、キャリア供給層としてはＩｎＡｌＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。ただし、キャリア供給層２０４の電子親和力はキャリア走行層の電子親和力より小さい物質または組成である必要がある。また、本実施例ではキャリア供給層２０４の格子定数は最も厚い層であるＡｌＧａＮバッファ層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
　本実施例では、２次元電子ガス解消層２０５として、ＧａＮ層を用いたが、２次元電子ガス解消層としてはＩｎＡｌＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることが可能である。
　ただし、第四のＧａＮ系半導体（２次元電子ガス解消層）２０５は、２次元電子ガスを解消する働きが必要であるため、２次元電子ガス解消層とキャリア供給層の界面に負電荷が誘起できる物質または組成である必要があり、キャリア走行層、キャリア供給層の組成にもよるが、例えば、無歪もしくは圧縮歪のＧａＮ、もしくは圧縮歪のＩｎαＡｌβＧａ１－α－βＮ（０＜α、０≦β、α＋β≦１）からなる層や、本実施例のように、ｐ型不純物を添加した層が好ましい。
　本実施例では、２次元電子ガス解消層の格子定数は最も厚い層であるＡｌＧａＮバッファ層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
　本実施例では、低抵抗層２０６として、ＧａＮ層を用いたが、低抵抗層としては無歪もしくは圧縮歪のｎ型ＩｎｙＧａ１－ｙＮ（０≦ｙ≦１）、もしくはＩｎｍＡｌｌＧａ１－ｍ－ｌＮ（０≦ｍ、０＜ｌ、ｍ＋ｌ≦１）とすることができる。ただし、本実施例のように、最も厚い層であるＡｌＧａＮバッファ層の格子定数と異なっている組成を用いる場合、転位が発生する臨界膜厚以下とすることが好ましい。
　また、本実施例では、ＧａＮキャリア走行層２０３中に不純物は添加していないが、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなるとクーロン散乱の影響により移動度が低下するため、不純物濃度は１×１０１７ｃｍ－３以下が望ましい。
　本実施例では、ＡｌＧａＮキャリア供給層２０４中に不純物は添加していないが、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。ただし、２次元電子ガス解消層２０５のｎ型不純物濃度が高くなるとソース電極－ゲート電極間の２次元電子ガスの解消が困難になるため、不純物濃度は１×１０１８ｃｍ－３以下が望ましい。
　本実施例では、ＧａＮ２次元電子ガス解消層２０５中に、ｐ型不純物としてＭｇを添加したが、本実施例のＧａＮ層は圧縮歪を受けており、ＡｌＧａＮキャリア供給層の電子供給能力も低いことから、Ｍｇを転化しなくても、２次元電子ガスを解消することは可能である。
　２次元電子ガス解消層２０５には、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することが可能である。ただし、キャリア供給層中のｎ型不純物濃度が高くなると、ソース電極－ゲート電極間の２次元電子ガスの解消が困難になるため、添加する不純物はｐ型が望ましい。
　本実施例では、ＧａＮ低抵抗層２０６中に、ｎ型不純物とＳｉを添加したが、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することが可能である。ただし、本実施例では、電子による伝導であることから、低抵抗にするためにはｎ型不純物の添加が望ましい。
　本実施例では、ソース電極２０７、ドレイン電極２０８として、Ｔｉ／Ａｌ／Ｎｂ／Ａｕを用いたが、ソース電極、ドレイン電極は本実施例中キャリア供給層２０４であるＡｌＧａＮおよび低抵抗層２０６とオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
　本実施例では、ゲート電極２１０として、Ｎｉ／Ａｕを用いたが、ゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し、ゲート絶縁膜と反応しないことが望ましい。
　本実施例では、ゲート絶縁膜２０９として、ＳｉＮ膜を用いたが、ゲート絶縁膜２０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質を用いてもよい。
＜実施例３＞
　図４は、本発明の第３の実施例の断面構成を模式的に示す図である。本実施例の電界効果トランジスタは、
　基板３０１として、シリコン（Ｓｉ）基板、
　核形成層３１２としてＡｌＮ層（膜厚１５０ｎｍ）、
　第一のＧａＮ系半導体３０２として、ＧａＮ層（膜厚１５００ｎｍ）、
　第二のＧａＮ系半導体３０３として、ＩｎＧａＮキャリア走行層（Ｉｎ組成比０．０４、膜厚２５ｎｍ）、
　第三のＧａＮ系半導体３０４として、ＩｎＡｌＮキャリア供給層（Ａｌ組成比０．８３、膜厚１５ｎｍ）、
　第四のＧａＮ系半導体３０５として、ＩｎＧａＮ２次元電子ガス解消層（Ｉｎ組成比０．１５、膜厚１０ｎｍ）、
　第五のＧａＮ系半導体３０６として、ＡｌＧａＮ低抵抗層（Ａｌ組成比０．０５、膜厚５０ｎｍ、Ｓｉドープ１×１０１９ｃｍ－３）からなるエピタキシャル基板を用いる。
　このエピタキシャル基板上にＳｉＯ２膜２００ｎｍを成膜し、フォトレジストをマスクとして、例えばＳＦ６をプロセスガスに用いたＩＣＰドライエッチングでＳｉＮ膜のリセス部分を開口する。フォトレジストを除去した後、ＳｉＯ２膜をマスクとして、例えばＢＣｌ３ガスをプロセスガスに用いたＩＣＰドライエッチングで用いてリセスエッチングを行い、低抵抗層３０６を除去する。
　再度、ＳｉＯ２膜２００ｎｍを成膜し、フォトレジストをマスクとして、例えばＳＦ６をプロセスガスに用いたＩＣＰドライエッチングでＳｉＮ膜のリセス部分を開口する。
　フォトレジストを除去した後、ＳｉＯ２膜をマスクとして、例えばＢＣｌ３ガスとＯ２の混合ガスをプロセスガスに用いたＩＣＰドライエッチングで用いてリセスエッチングを行い、２次元電子ガス解消層３０５を除去する。
　リセスエッチング時には、ＳｉＯ２膜の側面はほとんどエッチングされないため２次元電子ガス解消層３０５、低抵抗層３０６の側面はほぼ垂直になる。
　そして、ＩｎＡｌＮキャリア供給層表面にＯが結合したところで、エッチングが停止するため、２次元電子ガス解消層３０５は選択的に除去できる。リセスエッチング後ＨＦ水溶液を用いてＳｉＯ２膜を除去し、ソース電極３０７、ドレイン電極３０８としてＴｉ／Ａｌ／Ｎｂ／Ａｕ（膜厚１５ｎｍ／６０ｎｍ／３５ｎｍ／５０ｎｍ、熱処理８５０℃３０秒）を形成する。
　その後、イオン注入により素子分離を行い、
　ゲート絶縁膜３０９として、ＳｉＮ膜（膜厚２０ｎｍ）、
　ゲート電極３１０として、Ｎｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚４００ｎｍ）、
　保護膜３１１として、ＳｉＯＮ膜（膜厚８０ｎｍ）を形成し、
　電界効果トランジスタが作製される。
　このような構造であれば、２次元電子ガスと低抵抗層の間の２次元電子ガス解消層が障壁となるため、ゲート電圧が０Ｖの時は２次元電子ガスと低抵抗層の間で電流が流れず、ゲート電圧＋３Ｖ以上を印加するとオン状態となる良好なエンハンスメントモードが実現できた。
　オン状態では、Ｓｉを１×１０１９ｃｍ－３と、高密度でドープしたＡｌＧａＮ低抵抗層の抵抗が非常に低いことから、低ソース抵抗が実現できた。また、低抵抗層はソース電極とゲート電極の間にのみ存在し、高電圧動作時に高電圧のかかるドレイン電極側には存在しないため、低ソース抵抗でありながら、動作電圧５０Ｖ以上の高電圧動作ができた。
　図４に示す実施例のように、ゲート電極３１０と絶縁膜３０９を挟んで相対する半導体層の一部に２次元電子ガス解消層３０５を含む場合、その領域も２次元電子ガスが形成されず、良好なピンチオフ特性が実現できる。ただし、ゲート電極と２次元電子ガス解消層の位置によっては、オン状態でも電子が流れにくい状態となるので注意が必要となる。
　一方、図５に示す実施例（変形例）のように、ゲート電極３１０と絶縁膜３０９を挟んで相対する半導体層が、低抵抗層３０６、２次元電子ガス解消層３０５、キャリア供給層３０４のすべてである場合、キャリア供給層３０４と相対する領域は、電界集中を緩和するよう働き、２次元電子ガス供給層３０５と相対する領域は、良好なピンチオフ性が実現できるよう働く。
　ただし、本実施例では、ドライエッチングが２度必要であり、実施例１、実施例２と比較してプロセスが多くなる。
　なお、本実施例では、基板としてＳｉを用いたが、ＳｉＣやサファイアなど他の任意の基板を用いることができる。
　本実施例では、バッファ層３０２として、ＧａＮ層を用いたが、バッファ層としては、ＡｌＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。
　本実施例では、キャリア走行層３０３として、ＩｎＧａＮ層を用いたが、キャリア走行層としては、ＩＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。但し、本実施例ではキャリア走行層の格子定数は最も厚い層であるＧａＮバッファ層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
　本実施例では、キャリア供給層として、ＩｎＡｌＮ層を用いたが、キャリア供給層としては、ＡｌＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。ただし、キャリア供給層の電子親和力はキャリア走行層の電子親和力より小さい物質または組成である必要がある。
　本実施例では、キャリア供給層の格子定数は最も厚い層であるＧａＮバッファ層の格子定数とわずかながら異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
　本実施例では、２次元電子ガス解消層として、ＩｎＧａＮ層を用いたが、キャリア供給層としては、ＩｎＡｌＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ、及び上記３種のＧａＮ系半導体の混合物等を用いることができる。
　ただし、第四のＧａＮ系半導体３０５は、２次元電子ガスを解消する働きが必要であるため、２次元電子ガス解消層とキャリア供給層の界面に負電荷が誘起できる物質または組成である必要があり、キャリア走行層３０３、キャリア供給層３０４の組成にもよるが、例えば、無歪もしくは圧縮歪のＧａＮ、もしくは圧縮歪のＩｎαＡｌβＧａ１－α－βＮ（０＜α、０≦β、α＋β≦１）からなる層や、本実施例のように、ｐ型不純物を添加した層がある。
　また、本実施例では、２次元電子ガス解消層の格子定数は最も厚い層であるＧａＮバッファ層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
　本実施例では、低抵抗層として、ＡｌＧａＮ層を用いたが、低抵抗層としては、無歪もしくは圧縮歪のｎ型ＩｎｙＧａ１－ｙＮ（０≦ｙ≦１）、もしくはＩｎｍＡｌｌＧａ１－ｍ－ｌＮ（０≦ｍ、０＜ｌ、ｍ＋ｌ≦１）とすることができる。ただし、本実施例のように、最も厚い層であるＧａＮバッファ層の格子定数と異なっている組成を用いる場合、転位が発生する臨界膜厚以下とすることが好ましい。
　本実施例では、ＩｎＧａＮキャリア走行層中に不純物は添加していないが、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなるとクーロン散乱の影響により移動度が低下するため、不純物濃度は１×１０１７ｃｍ－３以下が望ましい。
　本実施例では、ＩｎＡｌＮキャリア供給層中に不純物は添加していないが、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することも可能である。ただし、２次元電子ガス解消層のｎ型不純物濃度が高くなるとソース電極－ゲート電極間の２次元電子ガスの解消が困難になるため、不純物濃度は１×１０１８ｃｍ－３以下が望ましい。
　本実施例では、ＩｎＧａＮ２次元電子ガス解消層中に不純物を添加していないが、２次元電子ガス解消層にはｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することが可能である。ただし、キャリア供給層中のｎ型不純物濃度が高くなるとソース電極－ゲート電極間の２次元電子ガスの解消が困難になるため、添加する不純物はｐ型が望ましい。
　本実施例では、ＡｌＧａＮ低抵抗層中にｎ型不純物として、Ｓｉを添加したが、
　ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、
　ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなど
　を添加することが可能である。ただし、本実施例では、電子による伝導であることから、低抵抗にするためにはｎ型不純物の添加が望ましい。
　本実施例では、ソース電極３０７、ドレイン電極３０８として、Ｔｉ／Ａｌ／Ｎｂ／Ａｕを用いたが、ソース電極、ドレイン電極は本実施例中キャリア供給層３０４であるＩｎＡｌＮおよび低抵抗層３０６とオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
　本実施例では、ゲート電極３１０として、Ｎｉ／Ａｕを用いたが、本発明ではゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し、ゲート絶縁膜と反応しないことが望ましい。
　本実施例では、ゲート絶縁膜３０９として、ＳｉＮ膜を用いたが、ゲート絶縁膜３０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
　なお、上記の特許文献１の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Claims (22)

  1. 　III－Ｖ族窒化物半導体からなり、ゲート電極と半導体の間に絶縁膜を具備する電界効果トランジスタにおいて、
    　ドレイン電極と前記ゲート電極の間の半導体層中には２次元電子ガスが形成され、
    　ソース電極と前記ゲート電極の間の半導体層の少なくとも一部に、その中に２次元電子ガスが形成されない半導体層を含む、ことを特徴とする半導体装置。
  2. 　III－Ｖ族窒化物半導体層の一部を除去したリセス領域を備え、
    　前記リセス領域の一部に、前記ドレイン電極の一部が配置されており、
    　前記ソース電極は、前記リセス領域とは別の所定の領域に配置されている、ことを特徴とする請求項１記載の半導体装置。
  3. 　前記ドレイン電極と基板の間に、キャリア供給層とキャリア走行層とを備え、
    　前記ソース電極と前記キャリア走行層の間に、２次元電子ガス解消層を備えている、ことを特徴とする請求項１又は２記載の半導体装置。
  4. 　前記ソース電極と前記２次元電子ガス解消層の間に、電子をキャリアとする低抵抗層を備えている、ことを特徴とする請求項３記載の半導体装置。
  5. 　前記ゲート電極と絶縁膜を挟んで相対する半導体層は、その一部又は全てが、ｎ型低抵抗層である、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 　前記ゲート電極と絶縁膜を挟んで相対する半導体層は、一部にｎ型低抵抗層を含み、別の一部に、２次元電子ガス解消層又はキャリア供給層を含む、ことを特徴とする請求項１乃至４のいずれか１項に半導体装置。
  7. 　前記ゲート電極と絶縁膜を挟んで相対する半導体層は、
    　一部にｎ型低抵抗層を含み、
    　別の一部に、２次元電子ガス解消層を含み、
    　前記一部と別の一部と異なるさらに別の一部に、キャリア供給層を含む、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  8. 　前記キャリア走行層が、ＩｎｘＧａ１－ｘＮ（０≦ｘ≦１）からなる、ことを特徴とする請求項３記載の半導体装置。
  9. 　前記キャリア供給層が、無歪もしくは引っ張り歪のＩｎａＡｌｂＧａ１－ａ－ｂＮ（０≦ａ、０＜ｂ、ａ＋ｂ≦１）からなる、ことを特徴とする請求項３、６、７のいずれか１項に記載の半導体装置。
  10. 　前記２次元電子ガス解消層が、無歪もしくは圧縮歪のＧａＮ、又は圧縮歪のＩｎαＡｌβＧａ１－α－βＮ（０＜α、０≦β、α＋β≦１）からなる、ことを特徴とする請求項３、４、６のいずれか１項に記載の半導体装置。
  11. 　前記ｎ型低抵抗層が、無歪もしくは圧縮歪のｎ型ＩｎｙＧａ１－ｙＮ（０≦ｙ≦１）、又はＩｎｍＡｌｌＧａ１－ｍ－ｌＮ（０≦ｍ、０＜ｌ、ｍ＋ｌ≦１）からなる、ことを特徴とする請求項７記載の半導体装置。
  12. 　前記絶縁膜が、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａ、Ｚｒのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質からなる、ことを特徴とする請求項５、６、７のいずれか１項に記載の半導体装置。
  13. 　基板上に、バッファ層、キャリア走行層、キャリア供給層をこの順に備え、
    　前記キャリア供給層の表面の一部の領域上に、順に積層されてなる、２次元電子ガス解消層と低抵抗層を備え、
    　前記キャリア供給層の表面上の、前記２次元電子ガス解消層と前記低抵抗層の積層体が設けられる前記一部の領域と離間した、所定の領域に、ドレイン電極を備え、
    　前記低抵抗層の表面の所定の領域にソース電極を備え、
    　前記低抵抗層の一部及び前記２次元電子ガス解消層の一部と、前記キャリア供給層の一部とを覆う絶縁膜と、
    　前記絶縁膜を介して、
    　前記低抵抗層の一部領域；
    　前記低抵抗層の一部領域と前記２次元電子ガス解消層の一部領域；
    　前記低抵抗層の一部領域と前記２次元電子ガス解消層の一部領域と前記キャリア供給層の一部領域；
    　のうちのいずれかと相対するように配置されたゲート電極と、
    　を備えた半導体装置。
  14. 　前記バッファ層、前記キャリア走行層、前記キャリア供給層、前記２次元電子ガス解消層、前記低抵抗層が、それぞれ、ＧａＮ系半導体よりなる、請求項１３記載の半導体装置。
  15. 　前記２次元電子ガス解消層と前記低抵抗層の積層体の、前記ゲート電極に前記絶縁膜を介して相対する側面がテーパー状とされ、
    　前記ゲート電極は、前記絶縁膜を介して、
    　前記２次元電子ガス解消層と前記低抵抗層の積層体のテーパー面と、
    　前記抵抗層表面の一部領域と、
    　前記キャリア供給層の一部領域と、に相対する、請求項１３又は１４記載の半導体装置。
  16. 　前記２次元電子ガス解消層と前記低抵抗層の積層体の、前記ゲート電極に前記絶縁膜を介して相対する側が面一の側壁を有し、
    　前記ゲート電極は、前記絶縁膜を介して、
    　前記２次元電子ガス解消層と前記低抵抗層の積層体の側壁と、
    　前記抵抗層表面の一部領域と、
    　前記キャリア供給層表面の一部領域に相対する、請求項１３又は１４記載の半導体装置。
  17. 　前記２次元電子ガス解消層と前記低抵抗層の積層体の、前記ゲート電極に前記絶縁膜を介して相対する側は、前記２次元電子ガス解消層が前記低抵抗層に対して突出する段差を有し、
    　前記ゲート電極は、前記絶縁膜を介して、
    　前記２次元電子ガス解消層の段差部の表面の一部と、前記低抵抗層の側壁と、前記低抵抗層表面の一部領域とに相対する、請求項１３又は１４記載の半導体装置。
  18. 　前記２次元電子ガス解消層と前記低抵抗層の積層体の、前記ゲート電極に前記絶縁膜を介して相対する側は、前記２次元電子ガス解消層が前記低抵抗層に対して突出する段差を有し、
    　前記ゲート電極は、前記絶縁膜を介して、
    　前記キャリア供給層の表面の一部領域と、前記２次元電子ガス解消層の段差部の側壁及び表面の一部領域と、前記低抵抗層の側壁及び前記低抵抗層表面の一部領域と、に相対する、請求項１３又は１４記載の半導体装置。
  19. 　前記ドレイン電極と基板の間に、キャリア供給層とキャリア走行層とを備え、前記ドレイン電極と前記ゲート電極の間の半導体層中には、２次元電子ガスが形成され、
    　前記その中に２次元電子ガスが形成されない半導体層として、前記キャリア供給層の伝導帯を真空準位側へ持ち上げることで前記キャリア走行層に２次元電子ガスが蓄積しないように働く２次元電子ガス解消層を、前記ソース電極と前記ゲート電極の間の半導体層の少なくとも一部に備え、
    　電気伝導は前記２次元電子ガス解消層上の、電子をキャリアとする低抵抗層を介して行われ、
    　ゲート電圧が０Ｖの場合、前記２次元電子ガスと前記低抵抗層の間の前記２次元電子ガス解消層が障壁となり、前記２次元電子ガスと前記低抵抗層の間で電流が流れず、エンハンスメントモードとなる、請求項１記載の半導体装置。
  20. 　前記ゲート電圧として所定の正電圧を印加した場合、前記２次元電子ガス解消層の障壁を下げることで電流が流れ、このとき、ソース抵抗は、前記低抵抗層で決定され、前記低抵抗層は、前記ソース電極と前記ゲート電極間に存在し、高電圧動作時に高電圧が印加されるドレイン電極側には存在せず、低ソース抵抗化と高電圧動作との両立を可能としてなる、請求項１９記載の半導体装置。
  21. 　III－Ｖ族窒化物半導体からなり、ゲート電極と半導体の間に絶縁膜を具備する電界効果トランジスタのドレイン電極と基板の間に、キャリア供給層とキャリア走行層とを備え、前記ドレイン電極と前記ゲート電極の間の半導体層中には、２次元電子ガスが形成され、
    　前記電界効果トランジスタのソース電極と前記ゲート電極の間の半導体層の少なくとも一部において、前記キャリア供給層の伝導帯を真空準位側へ持ち上げることで前記キャリア走行層に２次元電子ガスが蓄積しないように働く２次元電子ガス解消層を設け、
    　電気伝導は前記２次元電子ガス解消層上の、電子をキャリアとする低抵抗層を介して行われ、
    　ゲート電圧が０Ｖであるとき、２次元電子ガスと前記低抵抗層の間の前記２次元電子ガス解消層が障壁となり、前記２次元電子ガスと前記低抵抗層の間で電流が流れず、エンハンスメントモード動作を行う、半導体装置の動作方法。
  22. 　前記ゲート電圧として所定の正電圧を印加した場合、前記２次元電子ガス解消層の障壁を下げることで電流が流れ、このとき、ソース抵抗は、前記低抵抗層で決定され、前記低抵抗層は、前記ソース電極と前記ゲート電極間に存在し、高電圧動作時に高電圧が印加されるドレイン電極側には存在せず、低ソース抵抗化と高電圧動作との両立を可能としてなる請求項２１記載の半導体装置の動作方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010074077A (ja) * 2008-09-22 2010-04-02 Sanken Electric Co Ltd 半導体装置
CN102194867A (zh) * 2010-03-02 2011-09-21 三星电子株式会社 表现双耗尽的高电子迁移率晶体管及其制造方法
JP2012209374A (ja) * 2011-03-29 2012-10-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
CN102969354A (zh) * 2011-09-01 2013-03-13 富士通株式会社 半导体器件
JP2015095554A (ja) * 2013-11-12 2015-05-18 富士通株式会社 半導体装置及び半導体装置の製造方法
US9054170B2 (en) 2012-12-21 2015-06-09 Fujitsu Limited Semiconductor device, method for manufacturing the same, power supply, and high-frequency amplifier
CN108598163A (zh) * 2018-05-14 2018-09-28 电子科技大学 一种GaN异质结纵向功率器件
KR20200094008A (ko) * 2019-01-29 2020-08-06 한국과학기술원 이종접합 구조의 수직형 트랜지스터 및 그 제조 방법
US20200343375A1 (en) * 2018-10-12 2020-10-29 Transphorm Technology, Inc. Lateral iii-nitride devices including a vertical gate module

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338510A (ja) * 2002-05-21 2003-11-28 Fujitsu Ltd 化合物電界効果半導体装置
JP2004335960A (ja) * 2003-05-12 2004-11-25 Kri Inc 電界効果型トランジスタ
JP2006073802A (ja) * 2004-09-02 2006-03-16 Toshiba Corp 窒化物含有半導体装置
JP2006114659A (ja) * 2004-10-14 2006-04-27 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
JP2008010526A (ja) * 2006-06-28 2008-01-17 New Japan Radio Co Ltd 窒化物半導体装置及びその製造方法
JP2008306058A (ja) * 2007-06-08 2008-12-18 Sanken Electric Co Ltd 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59181675A (ja) * 1983-03-31 1984-10-16 Fujitsu Ltd 半導体装置
JP2008072029A (ja) * 2006-09-15 2008-03-27 Sumitomo Chemical Co Ltd 半導体エピタキシャル結晶基板の製造方法
JP5566618B2 (ja) * 2008-03-07 2014-08-06 古河電気工業株式会社 ＧａＮ系半導体素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338510A (ja) * 2002-05-21 2003-11-28 Fujitsu Ltd 化合物電界効果半導体装置
JP2004335960A (ja) * 2003-05-12 2004-11-25 Kri Inc 電界効果型トランジスタ
JP2006073802A (ja) * 2004-09-02 2006-03-16 Toshiba Corp 窒化物含有半導体装置
JP2006114659A (ja) * 2004-10-14 2006-04-27 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
JP2008010526A (ja) * 2006-06-28 2008-01-17 New Japan Radio Co Ltd 窒化物半導体装置及びその製造方法
JP2008306058A (ja) * 2007-06-08 2008-12-18 Sanken Electric Co Ltd 半導体装置

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010074077A (ja) * 2008-09-22 2010-04-02 Sanken Electric Co Ltd 半導体装置
US9660048B2 (en) 2010-03-02 2017-05-23 Samsung Electronics Co., Ltd. High electron mobility transistors exhibiting dual depletion and methods of manufacturing the same
CN102194867A (zh) * 2010-03-02 2011-09-21 三星电子株式会社 表现双耗尽的高电子迁移率晶体管及其制造方法
EP2363890A3 (en) * 2010-03-02 2013-04-24 Samsung Electronics Co., Ltd. High electron mobility transistors exhibiting dual depletion and methods of manufacturing the same
KR101774933B1 (ko) * 2010-03-02 2017-09-06 삼성전자 주식회사 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법
JP2012209374A (ja) * 2011-03-29 2012-10-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
CN102969354A (zh) * 2011-09-01 2013-03-13 富士通株式会社 半导体器件
JP2013055148A (ja) * 2011-09-01 2013-03-21 Fujitsu Ltd 半導体装置
KR101340240B1 (ko) 2011-09-01 2013-12-10 후지쯔 가부시끼가이샤 반도체 장치
US9054170B2 (en) 2012-12-21 2015-06-09 Fujitsu Limited Semiconductor device, method for manufacturing the same, power supply, and high-frequency amplifier
JP2015095554A (ja) * 2013-11-12 2015-05-18 富士通株式会社 半導体装置及び半導体装置の製造方法
CN108598163A (zh) * 2018-05-14 2018-09-28 电子科技大学 一种GaN异质结纵向功率器件
US20200343375A1 (en) * 2018-10-12 2020-10-29 Transphorm Technology, Inc. Lateral iii-nitride devices including a vertical gate module
CN113169228A (zh) * 2018-10-12 2021-07-23 创世舫科技有限公司 包括垂直栅极模块的横向iii族氮化物器件
KR20200094008A (ko) * 2019-01-29 2020-08-06 한국과학기술원 이종접합 구조의 수직형 트랜지스터 및 그 제조 방법
KR102198765B1 (ko) * 2019-01-29 2021-01-05 한국과학기술원 이종접합 구조의 수직형 트랜지스터 및 그 제조 방법

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