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WO2007083704A1 - 固体撮像装置及びその画素信号の読みだし方法 - Google Patents

固体撮像装置及びその画素信号の読みだし方法 Download PDF

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Publication number
WO2007083704A1
WO2007083704A1 PCT/JP2007/050698 JP2007050698W WO2007083704A1 WO 2007083704 A1 WO2007083704 A1 WO 2007083704A1 JP 2007050698 W JP2007050698 W JP 2007050698W WO 2007083704 A1 WO2007083704 A1 WO 2007083704A1
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WO
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charge
potential
region
potential well
solid
Prior art date
Application number
PCT/JP2007/050698
Other languages
English (en)
French (fr)
Inventor
Shoji Kawahito
Original Assignee
National University Corporation Shizuoka University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National University Corporation Shizuoka University filed Critical National University Corporation Shizuoka University
Priority to US12/161,300 priority Critical patent/US8319166B2/en
Priority to JP2007554948A priority patent/JP4649623B2/ja
Publication of WO2007083704A1 publication Critical patent/WO2007083704A1/ja

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Definitions

  • the present invention relates to a solid-state imaging device having a large dynamic range and a pixel signal reading method of the solid-state imaging device.
  • Patent Document 1 As a prior art related to the present invention, in Patent Document 1, a high-sensitivity photoelectric conversion element and a low-sensitivity photoelectric conversion element are provided in one pixel, and light collected by one microlens is obtained by using both photoelectric elements. There has been proposed a method for expanding the dynamic range of the output signal with respect to the amount of incident light by irradiating the conversion element and reading and combining the two.
  • Non-Patent Document 1 proposes a method for achieving a wide dynamic range by synthesizing a signal generated by charges accumulated in a photodiode having a capacity for accumulating charges overflowed from the photodiode. It has been.
  • Patent Document 2 proposes a method of accumulating a part of the overflowed charge through the potential barrier.
  • Patent Document 3 describes a solid-state imaging device. In the solid-state imaging device, the optical signal of the imaging area force is converted into signal charges by the first and second photosensitive pixels. The converted signal charge is read and transferred to the vertical CCD, and then transferred by the horizontal CCD. The sensitivity characteristics of the first and second photosensitive pixels are different from each other. The signal charges of the first and second photosensitive pixels are read out simultaneously.
  • a typical method is a method of combining signals of a plurality of exposure times. Since it is necessary to take signals of two exposure times at different timings, distortion to a moving subject occurs.
  • Patent Document 1 Japanese Patent Laid-Open No. 2004-335803
  • Patent Document 2 JP 2005-86082 A
  • Patent Document 3 Japanese Patent Laid-Open No. 3-117281
  • Non-Patent Document 1 Shigetoshi Sugawa et al. LOOdB dynamic range CMOS image sensor using a quantity (A 100dB dynamic range and MO3 ⁇ 4 image sensor using a lateral overflow integration capacitor), International Solid-State Device Circuit Conference Technical Papers (Dig. Tech. Papers, ISSCC), 2005 Year, p. 352—35 3
  • Non-Patent Document 1 overflow charge is stored and read out by providing a capacitor having a large capacitance through the floating diffusion region. Dark current and reset noise are affected. Similarly to the method described in Patent Document 1, when the signal is read out, the charge generated by light always flows into the floating diffusion region, so when receiving very bright light, the reset level changes and black inversion occurs. Prone to occur.
  • An object of the present invention is to provide a solid-state imaging device that can increase the dynamic range of an output signal relative to the amount of incident light while preventing an increase in pixel area, and a method for reading the pixel signal.
  • the first aspect of the present invention includes: (a) a first potential well that accumulates charges generated by light; and (b) adjacent to the first potential well. And (c) the first potential well through this charge distribution potential barrier.
  • a second potential well that is opposite and accumulates a smaller amount of charge than light accumulated in the first potential well for light having the same intensity as the light that generated the charge accumulated in the first potential well;
  • D first and second transfer gate electrodes for separately transferring charges accumulated in the first and second potential wells at different timings, and ( e ) transfer by the first and second transfer gate electrodes.
  • a solid-state imaging device in which a plurality of pixels each having a first floating diffusion region and a second floating diffusion region for separately storing the generated charges are arranged.
  • the pixel may further include a photodiode that generates a charge in response to light.
  • the charge stored in the first and second potential wells is provided by the photodiode.
  • the photodiode may include a charge distribution potential barrier.
  • the present invention it is possible to read a pixel signal a plurality of times by a charge accumulated in the second floating diffusion region within one frame. Further, in the present invention, the pixel signal can be read out a plurality of times by the charge accumulated in the second floating diffusion region within one frame with different accumulation times.
  • the pixel signal due to the charge accumulated in the first floating diffusion region and the pixel signal due to the charge accumulated in the second floating diffusion region are read at different reading timings.
  • the charge distribution potential barrier can be formed by the potential distribution of the second conductivity type first surface buried region buried in a part of the upper portion of the first conductivity type semiconductor region.
  • the first potential well is adjacent to the first surface buried region and is buried in the other part of the upper portion of the first conductivity type semiconductor region and is higher in impurity than the first surface buried region. It can be formed by the potential distribution of the second surface buried region of density.
  • the second potential well is adjacent to the first surface buried region at a position opposite to the second surface buried region with respect to the first surface buried region. It may be formed by a potential distribution of a third surface buried region of the second conductivity type partially buried and having a higher impurity density than the first surface buried region.
  • the present invention can further include a light shielding film that allows light to enter only the first surface buried region.
  • the size of the charge inflow path from the first surface buried region to the second surface buried region (for example, By reducing the size (for example, the cross-sectional area) of the charge inflow path from the first surface buried region to the third surface buried region rather than the cross-sectional area), the electric charge accumulated in the second potential well is reduced. Make the load less than the charge stored in the first potential well.
  • the present invention can further include a light-shielding film that allows light to enter the first surface buried region and the second surface buried region and prevents light from entering the third surface buried region.
  • a light-shielding film that allows light to enter the first surface buried region and the second surface buried region and prevents light from entering the third surface buried region.
  • the present invention can further include a first charge inflow control gate that electrostatically controls the potential of the shoulder facing the second potential well of the charge distribution potential barrier via the gate insulating film. .
  • a first charge inflow control gate that electrostatically controls the potential of the shoulder facing the second potential well of the charge distribution potential barrier via the gate insulating film.
  • the present invention may further include a second charge inflow control gate that electrostatically controls the potential of the shoulder of the charge distribution potential barrier facing the first potential well through the gate insulating film. .
  • the potential of the shoulder portion of the charge distribution potential barrier facing the second potential well is controlled, and multiple inflows of charge into the second potential well are performed within one frame.
  • a light shielding film that allows light to enter only the first surface buried region and a potential of a shoulder portion of the charge distribution potential barrier facing the second potential well are electrostatically passed through a gate insulating film.
  • a first charge inflow control gate to be controlled may be further provided.
  • First surface buried region force The charge inflow passage from the first surface buried region to the second surface buried region is larger than the size (for example, cross-sectional area) of the charge inflow passage to the third surface buried region.
  • the first potential well is formed by the potential distribution of the first conductivity embedded region of the second conductivity type embedded in a part of the upper portion of the first conductivity type semiconductor region.
  • the second potential well is spaced apart from the first surface buried region and above the first conductivity type semiconductor region. This is formed by the potential distribution of the second conductivity type second surface buried region buried in the other part of the portion.
  • a charge distribution potential barrier is formed by the potential distribution of still another part of the upper portion of the first conductivity type semiconductor region sandwiched between the first surface buried region and the second surface buried region.
  • the solid-state imaging device of the present invention can further include a light shielding film having an opening set so that the amount of light incident on the first surface embedded region is larger than the amount of light incident on the second surface embedded region. . Due to the difference in the amount of incident light, the amount of charge stored in the second potential well is made smaller than the amount of charge stored in the first potential well.
  • the first potential well is formed by the potential distribution of the first conductivity embedded region of the second conductivity type embedded in a part of the upper portion of the first conductivity type semiconductor region.
  • the second potential well is in contact with the first surface buried region at the top, and the potential distribution of the second conductivity type second surface buried region embedded in the other part of the upper portion of the first conductivity type semiconductor region. It is formed by.
  • the charge distribution potential barrier is formed by a potential distribution of a region where the first surface buried region and the second surface buried region are continuous in another part of the upper portion of the first conductivity type semiconductor region.
  • the solid-state imaging device of the present invention can further include a light shielding film that allows light to enter only the first surface-embedded region. The charge that overflows the first surface buried region force into the second surface buried region flows into the second potential well, whereby the charge is accumulated in the second potential well.
  • a plurality of pixels are two-dimensionally arranged in a matrix to form a pixel array section.
  • a column processing circuit including one comparator for each column of the matrix can be further provided around the pixel array unit. The comparator selectively reads out the electric charge accumulated in either the first or second floating diffusion region.
  • a plurality of pixels are two-dimensionally arranged in a matrix.
  • the first floating diffusion region of the upper pixel row and the first floating diffusion region of the lower pixel row are electrically shared between the pixel rows adjacent to each other vertically, and the second floating diffusion region of the upper pixel row is lower than the second floating diffusion region.
  • the second floating diffusion region of the side pixel row is electrically shared.
  • the plurality of pixels are two-dimensionally arranged in a matrix.
  • the first floating diffusion region of the right pixel column and the second floating diffusion region of the left pixel column are electrically shared between the pixel columns adjacent to each other on the left and right.
  • a second aspect of the present invention provides a pixel array unit in which the pixels described in the first aspect of the present invention are two-dimensionally arranged in a matrix to form a pixel array unit, and a matrix row is arranged around the pixel array unit.
  • the pixel signal based on the electric charge accumulated in the first and second floating diffusion regions is synthesized outside. Further, in the present invention, it is preferable to read out a plurality of times within one frame only for the pixel signal due to the charges accumulated in the second floating diffusion region. Furthermore, in the present invention, it is preferable to read out the pixel signal due to the charge accumulated in the second floating diffusion region a plurality of times within one frame with different accumulation times. Furthermore, in the present invention, it is preferable to read out the pixel signal due to the charge accumulated in the first floating diffusion region and the pixel signal due to the charge accumulated in the second floating diffusion region at different readout timings. In addition, in the present invention, by controlling the potential of the shoulder portion of the charge distribution potential barrier facing the second potential well, the inflow of charges into the second potential well is performed a plurality of times within one frame. Things are preferable.
  • a third aspect of the present invention provides a pixel array unit in which the pixels described in the first aspect of the present invention are two-dimensionally arranged in a matrix to form a pixel array unit, and a matrix row is arranged around the pixel array unit.
  • FIG. 1 Semiconductor of the solid-state imaging device (two-dimensional solid-state imaging device) according to the first embodiment of the present invention It is a typical top view explaining the layout on a body chip.
  • FIG. 2 is a schematic cross-sectional view (schematic cross-sectional view seen from the direction AA in FIG. 3) illustrating the configuration of the pixel of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 is a drawing for explaining a configuration of a pixel of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 5 is a circuit diagram for explaining an outline of the column processing circuit in the j-th column of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 6 is a timing chart for explaining the operation of the column processing circuit shown in FIG.
  • FIG. 7 A circuit diagram for explaining the outline of the column processing circuit in the j-th column of the solid-state imaging device according to the second modification of the first embodiment of the present invention.
  • FIG. 8 is a timing chart for explaining the operation of the column processing circuit shown in FIG.
  • FIG. 9 is a timing chart for explaining a reading method (first reading method) of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 10 is a timing chart for explaining a reading method (second reading method) of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 11 is a timing chart for explaining the readout method (third readout method) of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 13 is a timing chart for explaining the readout method (fifth readout method) of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 14 is a timing chart for explaining the readout method (sixth readout method) of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 15 is a timing chart for explaining the readout method (seventh readout method) of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 16 is a timing chart for explaining the readout method (eighth readout method) of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 17 is a schematic cross-sectional view (schematic cross-sectional view also showing the A-A direction force in FIG. 18) illustrating the configuration of the pixel of the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 18 is a schematic plan view illustrating the configuration of a pixel of a solid-state imaging device according to a second embodiment of the present invention.
  • FIG. 6 is a potential diagram in a cross section that cuts a buried region and a second floating diffusion region.
  • FIG. 20 is a timing chart for explaining the operation of the column processing circuit in the j-th column of the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 21 is a schematic cross-sectional view (schematic cross-sectional view also showing the A-A direction force in FIG. 22) illustrating the configuration of the pixel of the solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 22 is a schematic plan view illustrating the configuration of a pixel of a solid-state imaging device according to a third embodiment of the present invention.
  • FIG. 6 is a potential diagram in a cross section that cuts a buried region and a second floating diffusion region.
  • FIG. 24 is a schematic cross-sectional view illustrating the configuration of a pixel of a solid-state imaging device according to a fourth embodiment of the present invention.
  • FIG. 25 is a schematic cross-sectional view illustrating the configuration of a pixel of a solid-state imaging device according to a fifth embodiment of the present invention.
  • the first floating diffusion region, the first n-type surface buried region, the second n-type surface buried region, and the second floating diffusion region are shown on the P—P plane indicated by the alternate long and short dash line in FIG. It is the potential figure in the cut section.
  • FIG. 27 is a schematic cross-sectional view illustrating the configuration of a pixel of a solid-state imaging device according to a sixth embodiment of the present invention.
  • the first floating diffusion region, the first n-type table on the P—P plane indicated by the alternate long and short dash line in FIG. FIG. 6 is a potential diagram in a cross section that cuts a surface buried region, a second n-type surface buried region, and a second floating diffusion region.
  • FIG. 29 is a schematic cross-sectional view (schematic cross-sectional view also showing the AA direction force in FIG. 28) illustrating the configuration of the pixel of the solid-state imaging device according to the seventh embodiment of the present invention. .
  • FIG. 30 is a schematic plan view illustrating the configuration of a pixel of a solid-state imaging device according to a seventh embodiment of the present invention.
  • FIG.31 P-P plane shown by alternate long and short dash line in Fig. 29.
  • FIG. 6 is a potential diagram in a cross section that cuts a surface buried region and a second floating diffusion region.
  • CDB Charge distribution potential barrier
  • AD1 is the first charge storage diode
  • T Signal readout transistor (amplification transistor),
  • T First signal readout transistor (amplification transistor),
  • T Second signal readout transistor (amplification transistor),
  • Second charge transfer section (second transfer gate electrode),
  • first to seventh embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention includes component parts.
  • the material, shape, structure, arrangement, etc. are not specified below.
  • the technical idea of the present invention can be variously modified within the technical scope described in the claims.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • the first conductivity type is n-type and the second conductivity type is n-type. It can be easily understood that the same effect can be obtained with the p-type by reversing the electrical polarity.
  • the solid-state imaging device (two-dimensional image sensor) according to the first embodiment of the present invention has the same pixel array unit 1 and peripheral circuit unit (2, 3, 4, 5). Integrated on a semiconductor chip.
  • a vertical shift register (vertical scanning circuit) 3 is provided on the left side of the pixel array unit 1 via a timing generation circuit 4, and a horizontal shift register (horizontal scanning circuit) 2 is provided on the lower side of the pixel array unit.
  • a bias generating circuit 7 is provided on the lower side of 1 on the right side.
  • FIG. 1 only the pixel X in the i row and the j column has a force that exemplifies the internal structure.
  • a semiconductor photoelectric conversion element (photodiode) PD As shown in FIG. 2, a semiconductor photoelectric conversion element (photodiode) PD, a first charge storage diode AD1, a second charge storage diode AD2, and a semiconductor substrate (first conductivity type semiconductor region) 21 are provided.
  • a first charge transfer unit (first transfer gate electrode) 31 and a second charge transfer unit (second transfer gate electrode) 32 are provided.
  • the timing generator 4 and the vertical shift register (vertical scanning circuit) 3 that drives the timing generator 4 and the horizontal shift register (horizontal scanning circuit) 2 sequentially scan the pixels X in the pixel array unit 1 to generate pixel signals. Reading and electronic shattering operations are executed. That is, in the solid-state imaging device according to the first embodiment of the present invention, each pixel row X to X;
  • the pixel signal is read out. Signal readout from each pixel X to x; x to x;; x to x;; x to x
  • I is generally the same as a normal CMOS image sensor, and a plurality of column processing circuits Q, Q,, Q,, Q are provided in the lower stage (output side) of the pixel array section 1.
  • the signal processing unit 5 is configured.
  • the pixel signals of the pixel columns X to X read out from the pixel array unit 1 by the vertical signal line are sequentially input to the column processing circuit Q of the signal processing unit 5.
  • the pixel signals of the pixel columns X to X are processed by the column of the signal processing unit 5.
  • Pixel row X X
  • each unit pixel X of the pixel array unit 1 includes a characteristic error inherent to the MOS transistor or the like constituting the unit pixel X. Variations in the characteristics of each pixel X affect the video signal and appear as noise in the image.
  • FIG. 2 Part (a) and 3 (a) schematically show a schematic structure of the pixel X constituting the pixel array unit 1 of the solid-state imaging device according to the first embodiment of the present invention.
  • Part (a) of FIG. 3 is a schematic plan view illustrating the configuration of the pixel of the solid-state imaging device according to the first embodiment of the present invention.
  • the photodiode PD shown in the center of FIG. 2 has a p-type semiconductor substrate (first conductivity type semiconductor region) 21 as an anode region, and a p-type semiconductor substrate (first conductivity type semiconductor region) 21 serving as the anode region.
  • a first n-type surface buried region 22 serving as a force sword region provided in the upper portion is provided.
  • a p-type pinning layer 25 is disposed on the first n-type surface buried region 22.
  • the p-type semiconductor substrate (first conductivity type semiconductor region) 21 that constitutes the photodiode PD functions as a charge generation region. Therefore, the impurity density is about 6 X 10 u C m 3 or more and about 2 X 10 15 cm 3 or less. Is preferred.
  • the impurity density of 6 X 10 11 cm 3 of about or more, 2 X 10 15 cm 3 or less silicon epitaxial growth layer is used, and the first conductive type semiconductor is used as the charge generation region.
  • the industrial meaning is that the impurity density is about 6 X 10 13 cm 3 or more on a silicon substrate with an impurity density of about 8 X 10 17 cm 3 or more and about 1 X 10 2Q cm 3 or less.
  • Forming a silicon epitaxial growth layer of about 10 15 cm 3 or less to form the first conductivity type semiconductor region is preferable because it is easily available on the market.
  • the first n-type surface buried region 22 is a relatively low-concentration n-type semiconductor region having an impurity density of about 2 ⁇ 10 15 cm 3 to 6 ⁇ 10 17 cm 3 .
  • the first n-type surface buried region 22 has an impurity density of about 5 ⁇ 10 16 cm 3 or more and about 5 ⁇ 10 ”cm 3 or less, typically about 4 ⁇ 10 16 cm 3 , for example.
  • the value of the impurity density can be adopted, and the thickness can be about 0.1 to 3 111, preferably about 0.2 to 0.5 ⁇ m.
  • Density 3 X 10 17 cm 3 to 1.5 X 10 2 G cm 3 is a relatively high concentration, and its thickness is 20 ⁇ ! ⁇ 1.0 ⁇ m, preferably 50nm ⁇ 300nm, .
  • the first charge storage diode AD1 is connected to the left side of the photodiode PD, and the second charge storage diode AD2 is connected to the right side (however, FIG. 2 and the arrangement shown in part (a) of FIG. 3 is an example.
  • the first charge storage diode AD1 is the second n-type in contact with the left side of the first n-type surface buried region 22 constituting the photodiode PD.
  • a surface buried region 23 and a part of a P-type semiconductor substrate (first conductivity type semiconductor region) 21 disposed below the second n-type surface buried region 23 are provided as an anode region.
  • the second charge storage diode AD2 includes a third n-type surface buried region 24 in contact with the right side of the first n-type surface buried region 22 constituting the photodiode PD, and the third n-type surface.
  • a part of a p-type semiconductor substrate (first conductivity type semiconductor region) 21 disposed under the buried region 24 is provided as an anode region.
  • the second n-type surface buried region 23 and the third n-type surface buried region 24 are preferably set to be higher than the impurity density of the first n-type surface buried region 22, for example, the impurity density respectively. It is preferable to use an n-type semiconductor region with a relatively high concentration of about 5 X 10 16 cm 3 to 1 X 10 19 cm 3 .
  • a p-type pinning layer 25 extends to the left and right of the upper force of the photodiode PD.
  • the p-type layering layer 25 is used to clean the dark surface. This layer is preferred for reducing dark current and can be used as a layer. Therefore, the p-type pinning layer 25 may be omitted from the structure in applications (applications) where dark current is not a problem.
  • the first n-type surface buried region 22 and the second n-type surface buried region 24 are made smaller than the junction area with the region 23.
  • the planar pattern of the first n-type surface-embedded region 22 is shown as a stepped polygon (decagon), and the first n-type force First plane width W of the first n-type surface buried region 22 located in a portion where the planar pattern of the surface buried region 22 overlaps the planar pattern of the second n-type surface buried region 23 Planar pattern of n-type surface buried region 22
  • the width W of the right side of the first n-type surface buried region 22 located in a portion overlapping with the planar pattern of the third n-type surface buried region 24 is narrowed. That is, the plane shown in part (a) of FIG.
  • the photodiode PD force is the width W of the boundary region where charge flows into the second charge storage diode AD2, and the photodiode PD force also flows into the first charge storage diode AD1.
  • Part (b) of FIG. 3 is a PP plane indicated by a one-dot chain line in FIG. 2, and includes a first floating diffusion region 26, a second n-type surface buried region 23, and a first n-type surface.
  • FIG. 4 is a potential diagram in a cross section that cuts the buried region 22, the third n-type surface buried region 24, and the second floating diffusion region 27, and the electric charges (electrons) are indicated by black circles.
  • the central part of part (b) of Fig. 3 is the potential distribution at the conduction band edge of the first n-type surface buried region 22 where the charge distribution potential barrier CDB is formed, and the first charge storage diode AD1 is formed on the left side thereof.
  • the potential well (first potential well) PW1 is shown, and further to the left of the first potential well PW1, the potential well of the first floating diffusion region 26 shown by hatching rising to the right is shown.
  • the rectangular potential barrier between the first potential well PW1 and the potential well of the first floating diffusion region 26 is the conductivity of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 directly below the first transfer gate electrode 31. Corresponds to the potential distribution at the belt edge.
  • the potential distribution at the conduction band edge of the first n-type surface buried region 22 (charge distribution potential barrier)
  • a second potential well On the right side of the door PW2, there is a potential well in the second floating diffusion region 27 shown by hatching in the upward direction!
  • the rectangular potential barrier between the second potential well PW2 and the potential well of the second floating diffusion region 27 is the conductivity of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 directly below the second transfer gate electrode 32. It corresponds to the potential distribution at the band edge.
  • the photodiode PD In the pixels of the pixel array unit 1, the photodiode PD generates charges in response to light.
  • the charge stored in the first and second potential wells PW1 and PW2 is provided by the photodiode PD.
  • the charge accumulated in the first and second potential wells PW1 and PW2 is generated by a common photodiode, and the charge shunted from one photodiode is used, resulting in spatial misalignment of the two types of sensitivity signals. Hateful.
  • the photodiode PD also includes a charge distribution potential barrier CDB.
  • the charge (electrons) stored in the second charge storage diode AD2 is stored in the first charge storage for the same amount of light.
  • the amount of charge (electrons) stored in the diode AD1 is reduced, and the dynamic range for the light quantity of the solid-state imaging device is expanded. That is, as shown in the potential diagram of part (b) of FIG. 3, in the solid-state imaging device according to the first embodiment of the present invention, the photoelectron force generated by one photodiode PD is on the left side. It is distributed to the first potential well PW1 and the second potential well PW2 on the right side with a certain ratio (distribution ratio).
  • Part (a) of FIG. 4 shows the first charge storage diode sensitivity characteristic of the solid-state imaging device according to the first embodiment of the present invention
  • part (b) of FIG. 2 shows sensitivity characteristics of a second charge storage diode of the solid-state imaging device according to the first embodiment.
  • the charge is accumulated in the second charge accumulation diode AD2.
  • the sensitivity of the generated charge is lower than that of the first charge storage diode AD1. That is, as shown in part (a) of FIG. 4, the signal (accumulated charge amount) Q of the first charge accumulation diode AD1 is relatively low!
  • the D2 accumulates linearly without saturation even for relatively strong incident light. Therefore, by combining the output of the first charge storage diode AD1 and the second charge storage diode AD2 as the output of the pixel X, the amount of incident light of the solid-state imaging device can be reduced.
  • the dynamic range is expanded.
  • the signal of the first charge storage diode AD1 is a high-sensitivity signal
  • the signal of the second charge storage diode AD2 is a low-sensitivity signal
  • the dynamic range is expanded with respect to the incident light quantity using the high-sensitivity signal and the low-sensitivity signal. be able to.
  • the pixel X of the solid-state imaging device is transferred by the first transfer gate electrode 31 and the first transfer gate electrode 31.
  • the first floating diffusion region 26 for storing the generated charge is disposed on the left side of the second n-type surface buried region 23 and is similarly transferred by the second transfer gate electrode 32 and the second transfer gate electrode 32.
  • a second floating diffusion region 27 for accumulating charges is arranged on the right side of the third n-type surface buried region 24.
  • An interlayer insulating film 33 is formed on the first transfer gate electrode 31 and the second transfer gate electrode 32, and a contact in contact with the first floating diffusion region 26 is formed in a contact hole provided in the interlayer insulating film 33.
  • a contact plug 36 in contact with the plug 35 and the second floating diffusion region 27 is embedded.
  • the source electrode of the reset transistor T of the voltage reading buffer amplifier A is connected to the first floating diffusion region 26 via the contact plug 35. Not shown in Figure 2 ⁇ Rij
  • the first floating diffusion region 26 as the first reset source electrode, the first reset gate electrode adjacent to the left side of the first reset source electrode and the first floating diffusion region ( The first reset drain region facing the first reset source electrode) 26 is arranged, and in FIG. 2, the second floating diffusion region 27 is used as the second reset source electrode and the second reset source electrode adjacent to the right side of the second reset source electrode
  • a reset gate electrode and a second reset drain region facing the second floating diffusion region (second reset source electrode) 27 via the second reset gate electrode may be further arranged.
  • the first floating diffusion region (first reset source electrode) 26, the first reset gate electrode, and the first reset drain region form a MOS transistor that becomes the first reset transistor T, and the second floating diffusion region is formed.
  • Electrode 27 the second reset gate electrode, and the second reset drain region form a MOS transistor that becomes the second reset transistor T.
  • Rij R is expressed as an equivalent circuit.
  • the first floating diffusion region 26 and the second A single reset transistor T may be connected to the floating diffusion region 27. Reset transistor
  • the charges accumulated in the first floating diffusion region 26 and the second floating diffusion region 27 are discharged, and the first floating diffusion region 26 and the second floating diffusion region 27 are reset.
  • a voltage reading buffer amplifier A is connected to the first floating diffusion region 26 via a contact plug 35 and to the second floating diffusion region 27 via a contact plug 36 by surface wiring.
  • the pole is connected. Drain electrode of signal readout transistor (amplification transistor) ⁇
  • Is connected to the power supply V and the source electrode is the drain of the switching transistor T for pixel selection.
  • a common load is applied to the vertical signal line B in the j-th column of the pixel array unit 1 shown in FIG.
  • Constant current transistor T is connected, for example, the voltage reading buffer amplifier at i row j column
  • the source follower circuit is formed by the group A and the constant current transistor T, and the source follower ij LNj
  • Constant current transistors ⁇ , ⁇ ,, ⁇ , ⁇ , and ⁇ ⁇ are connected to each other, N1 and ⁇ 2 and Nj ⁇ l and Nj + 1 and Nm
  • Source follower circuit is formed, and the output of the source follower circuit V, V,, V outl out2
  • V V force column processing circuit Q, Q,, Q, Q, ... outj- 1 outj + 1 outm 1 2 ⁇ 1 j + 1
  • the vertical selection signal S for i rows is set to the high level (S
  • the first floating diffusion region amplified by the signal readout transistor (amplification transistor) T.
  • Region 26 and the second floating diffusion region 27 as the output V of the source follower circuit.
  • the opening of the light shielding film 34 has a p-type semiconductor substrate below the first n-type surface buried region 22 where the generation of photocharges constitutes the photodiode PD ( The first conductivity type semiconductor region) 21 is selectively provided.
  • the force light-shielding film 34 showing only the lowermost interlayer insulating film 33 is an aluminum (not shown) aluminum (not shown) provided on the upper side of the interlayer insulating film.
  • a metal thin film such as A1) may be used.
  • FIG. 5 shows the signals of the j-th pixel column X to X of the pixel array section 1 shown in FIG. 1 as the j-th vertical signal line B and the constant current transistor T serving as a load common to the vertical signal line B.
  • This is a noise canceling circuit that reads out jj LNj.
  • one electrode is connected to the output V of the source follower circuit formed by the vertical signal line B and the constant current transistor T.
  • the other electrode of the integration capacitor C is connected to the reference voltage line V via switch S.
  • the noise canceling amplifier 91 is connected to the noise canceling amplifier 91 in parallel with the switch S force that can short-circuit the input and output terminals of the noise canceling amplifier 91.
  • the output terminal of the noise canceling amplifier 91 further branches, and one branch (the left branch in FIG. 5) is connected to one of the power sources of the sample-and-hold capacitor C for high-sensitivity signals via the switch S.
  • the other branch (left branch in Fig. 5) is connected to the low-sensitivity signal via switch S.
  • One electrode of the sample-and-hold capacitor C for high-sensitivity signals is further connected via a switch S. Connected to the horizontal analog output line H for high-sensitivity signals, sample-and-hold for low-sensitivity signals h
  • One electrode of the capacitor C is connected to the horizontal analog output line for low sensitivity signals via switch S.
  • Switch S and switch S have a horizontal shift register (horizontal scan
  • Reset signal R Reset signal R, first transfer signal TX1, second transfer signal TX2, output signal of pixel X in i row and j column, control signal ⁇ for controlling switch S, control signal ⁇ for controlling switch S, switch
  • switch S
  • switch S is turned off, switch S is turned on, and switch S is turned off.
  • the first transfer signal TX1 is applied to the first transfer gate electrode 31,
  • switch S is turned off, switch S is turned on, and switch S is turned off.
  • the second transfer signal TX2 is applied to the second transfer gate electrode 32, and the third transfer signal TX2
  • the signal electrons are transferred from the n-type surface buried region 24 to the second floating diffusion region 27.
  • the potential of the second floating diffusion region 27 changes, and the fixed pattern noise of the pixel X and the low sensitivity signal from which the reset noise is removed appear at the output of the noise cancellation amplifier 91.
  • Switch S is turned on and then switch S is turned off to cancel the noise.
  • the output of the luamplifier 91 is connected to the sample and hold capacitor C for low sensitivity signals shown in the lower right of Fig. 5.
  • switch S and switch S are turned on to provide a high sensitivity signal.
  • the column processing circuit Q shown in FIG. 5 and the reading method shown in the timing diagram of FIG. 6 are basically based on the column processing circuit and the reading of a general MOS type solid-state imaging device.
  • the circuit system that is largely different from the method of delivery is not limited to the one described here.
  • the vertical shift register (vertical running) is connected to the left side of the pixel array section 1 through the timing generation circuit 4. 3), the bias generating circuit 7 is provided on the lower side of the right side, and the horizontal shift register (horizontal scanning circuit) 2 is arranged on the lower side of the pixel array unit 1, and the structure of the pixel X is This is the same as that of the solid-state imaging device according to the first embodiment, and redundant description is omitted (see FIG. 1).
  • the solid-state imaging device includes a high-sensitivity signal column processing circuit Q for the pixel signal of the solid-state imaging device for high-sensitivity signals.
  • the column processing circuit Q for low sensitivity signal is installed.
  • j It differs from the solid-state imaging device according to the first embodiment in that it is provided below the pixel array unit 1 of the solid-state imaging device.
  • the first horizontal shift register for the high-sensitivity signal column processing circuit Q (horizontal scanning circuit jh)
  • the layout on the semiconductor chip such as the layout to be arranged separately, has various degrees of freedom! ⁇ .
  • the solid-state imaging device has a large number of two-dimensional matrix like FIG. 1 used for the description of the solid-state imaging device according to the first embodiment.
  • the signals of both the first charge storage diode AD1 and the second charge storage diode AD2 are output as a high-sensitivity signal horizontal analog output.
  • the first realization is shown in FIG. 7 so that the signal can be read out of the signal processing unit 5 and can be combined outside the signal processing unit 5 to obtain a signal with a wide dynamic range.
  • the comparator 92 determines the amplitude of the high-sensitivity signal. If the determination by the comparator 92 is equal to or higher than the reference value, the readout to the outside is replaced with the low-sensitivity signal for each column, and the column is read.
  • the number of sample and hold capacitors is one, and the number of horizontal analog output lines is one.
  • FIG. 7 shows a noise cancellation circuit of the column processing circuit Q of the j column.
  • the signals of the pixel columns X to X of the j column of the pixel array unit 1 shown in FIG. Read through lj nj j
  • a noise canceling amplifier 91 having an input terminal connected to an electrode is provided. Integration capacity C
  • the other electrode is connected to the first reference voltage line V via the switch S. Noise carrier
  • the canceling amplifier 91 is connected in parallel to the switch S force noise canceling amplifier 91 that can short-circuit between the input terminal and the output terminal of the noise canceling amplifier 91. Noise can
  • a switch S is connected between the input terminal of the cell amplifier 91 and the other electrode of the integration capacitor C.
  • the output terminal of the noise canceling amplifier 91 further branches, and one branch passes through the switch S.
  • the reference voltage V is applied to the second input terminal of comparator 92.
  • the output terminal of the comparator 92 is the second output of the first AND circuit 93.
  • the control signal ⁇ is input to the first input terminal of the first AND circuit 93 and connected to the input terminal.
  • the output terminal of the first AND circuit 93 is connected to the second input terminal of the second AND circuit 94, and the control signal ⁇ is input to the first input terminal of the second AND circuit 94.
  • One electrode of the replacement-type common sample-and-hold capacitor C is further connected to the water via the switch S.
  • the output terminal of the comparator 92 is further connected to a horizontal 1-bit digital output line H via a switch S. Switch S and S
  • Touch S receives the horizontal selection signal SH (j) from the horizontal shift register (horizontal scanning circuit) 2.
  • the number of output signal lines can be reduced, and the area of the readout circuit around the solid-state imaging device can be reduced.
  • each pixel X of the solid-state imaging device according to the second modification of the first embodiment is similar to that of the solid-state imaging device according to the first embodiment.
  • (1 conductivity type semiconductor region) Semiconductor photoelectric conversion device (photodiode) PD provided above 21 PD, 1st charge storage diode AD1, 2nd charge storage diode AD2, 1st charge transfer part (1st transfer gate electrode) 31 and a second charge transfer unit (second transfer gate electrode) 32 (see FIG. 2).
  • SH cl c2 shows the time variation of the output signal.
  • the reset signal R in row i is set to a high (H) level, and the potentials of the first floating diffusion region 26 and the second floating diffusion region 27 in the pixel X are reset.
  • switch S is conductive
  • switch S is turned off, switch S is turned on, and the vertical selection signal S in row i
  • the noise canceling amplifier 91 in the circuit of FIG. the first transfer signal TX1 is applied to the first transfer gate electrode 31, and the signal electrons are transferred from the second n-type surface buried region 23 of the first charge storage diode AD1 to the first floating diffusion region 26.
  • the potential of the first floating diffusion region 26 changes, and a high-sensitivity signal from which the fixed pattern noise of the pixel X and the reset noise are removed appears at the output of the noise cancellation amplifier 91. Noise is canceled by turning switch S on and then switching switch S back to the shut-off state.
  • the degree signal is stored in the replacement type common sample and hold capacitor C.
  • switch S is turned off, switch S is turned on, and the vertical selection signal S in row i
  • the level of the reset state of the first floating diffusion region 26 and the second floating diffusion region 27 in the pixel X is set to the input capacitance C in FIG. J 1 sample.
  • switch S is turned off, switch S is turned on, and switch S is turned off.
  • the noise canceling amplifier 91 in the circuit of FIG. the second transfer signal TX2 is applied to the second transfer gate electrode 32 to transfer the signal electrons from the third n-type surface buried region 24 to the second floating diffusion region 27.
  • the potential of the second floating diffusion region 27 changes, and the fixed pattern noise of the pixel X and the low sensitivity signal from which the reset noise is removed appear at the output of the noise cancellation amplifier 91.
  • the signal is input to the first input terminal of the comparator 92. Since the reference voltage V is supplied from the second reference voltage line V to the second input terminal of the comparator 92, the comparator 92
  • the signal is input to the second input terminal of the ND circuit 93. Since the control signal ⁇ is input to the first input terminal of the first AND circuit 93, the output of the comparator 92 and the control signal c2 are input by the first AND circuit 93.
  • the output of the first AND circuit 93 is the second AND circuit 94 Input to the second input terminal.
  • the first input terminal of the second AND circuit 94 has a control signal ⁇
  • the second AND circuit 94 causes the output of the first AND circuit 93 and the control signal ⁇ and
  • a logical AND operation of 4 is performed.
  • the output of the second AND circuit 94 becomes the sample hold signal ⁇ of the switch S of the sample hold circuit. As shown in Fig. 8, the control signal ⁇ is "1",
  • Tsu S changes to the conductive state, and the signal due to the charge of the second charge storage diode AD2 is replaced.
  • One of the low sensitivity signals is read out via the horizontal analog output line H.
  • the horizontal selection signal SH (j) in the column switches the output code of the comparator 92 with the switch S conducting.
  • This circuit is used when synthesizing a wide dynamic range image.
  • the high-sensitivity signal and the low-sensitivity signal are converted into all the pixels X to X; X to X to X
  • FIGS. 9 to 16 show a high-sensitivity signal (H) from the first charge storage diode AD1 and a low-sensitivity signal (L) from the second charge storage diode AD2, respectively.
  • the timing chart for reading data based on the data operation is shown.
  • the horizontal axis of the timing diagrams in Figs. 9 to 16 is time.
  • the vertical pixel number n can be expanded to an arbitrary vertical pixel number. It is.
  • the vertical blanking period and the invalid pixel readout period should be taken into consideration, but it can be easily inserted.
  • H indicates the accumulation and readout of the high sensitivity signal
  • L indicates the accumulation and readout timing of the low sensitivity signal
  • the white frame indicates the accumulation period
  • the upper right indicates The frame indicated by the hatching represents the period of one horizontal cycle of readout.
  • FIG. 5 A specific circuit and detailed timing for reading out the high-sensitivity signal and the low-sensitivity signal shown in the timing charts of Figs. 9 to 16 during the same horizontal reading cycle (1H) are shown in Fig. 5. As described above with reference to FIG.
  • Figure 9 shows the timing of the accumulation period (accumulation time) and readout period when the high-sensitivity signal and low-sensitivity signal are read out in the same horizontal readout period (1H). From the first pixel) to the pixels in the fifth row (i + 4th row).
  • the electronic shatter operation can be realized by controlling the operation of the reset transistor T of the voltage reading notch amplifier A shown in FIG. That is, reset
  • the gate of transistor T is left open, and at this timing, the first transfer signal TX1 is
  • Rij i is applied to the first transfer gate electrode 31, and further the second transfer signal TX2 is applied to the second transfer gate electrode 32, so that the second n-type surface buried region 23 and the third n-type surface buried region 24 are applied.
  • the period of resetting the second n-type surface buried region 23 and the third n-type surface buried region 24 may be adjusted by discharging the charges accumulated in the first and second n-type surface buried regions 24, respectively.
  • the sensitivity ratio of the signals of the first charge storage diode AD1 and the second charge storage diode AD2 is changed depending on the width ratio of the photocurrent inflow path.
  • the structure is shown.
  • the method of pixel X shown in part (a) of Fig. 2 and Fig. 3 alone is not sufficient when the ratio of high-sensitivity signal and low-sensitivity signal is very large. . Therefore, as shown in Fig. 10, an electronic shirt using a reset transistor T is used.
  • the sensitivity ratio is further changed according to the ratio of the accumulation time, and the timing range Can be enlarged.
  • the timing chart in Fig. 11 shows a reading method that solves this problem.
  • the reading method shown in the timing diagram of FIG. 11 can read at a speed four times that of the reading method shown in the timing diagram of FIG. In other words, in the readout method shown in the timing diagram of FIG. 11, only a low-sensitivity signal can be read out multiple times after a short period of accumulation in one frame period. In the timing diagram of FIG. The case of reading twice is illustrated. These short-time accumulated signals read out multiple times are added in the digital domain after AZD conversion.
  • the unit accumulation time of the low-sensitivity signal is shortened and the sensitivity ratio with the high-sensitivity signal is increased.
  • the signal-to-noise ratio of the sensitivity signal can be increased.
  • the addition is equivalent to the accumulation of the signal performed over the entire frame period, and the simultaneity of the high sensitivity signal and the low sensitivity signal is maintained. Be drunk.
  • the readout method shown in the timing diagram of FIG. 12 is based on the readout method shown in the timing diagram of FIG. 11, and in order to further increase the sensitivity ratio of the two signals, only a low-sensitivity signal is used for a short time by the electronic shirter operation. This is a storage operation added. In this case, compared to the readout method shown in the timing diagram of Fig. 11, the complete simultaneity of the high-sensitivity signal and the low-sensitivity signal cannot be maintained, but for the low-sensitivity signal, the signal is added four times. Since averaging is performed over one frame, simultaneity is improved compared to the timing diagram of FIG.
  • the readout method shown in the timing diagram of Figure 13 uses the low-sensitivity signal shown in the timing diagram of Figure 12.
  • a high-sensitivity signal can also be accumulated by an electronic shatter operation based on a readout method that adds a reset operation to shorten the accumulation time for low-sensitivity signals.
  • the timing of reading when shortening is shown.
  • the accumulation time of the high-sensitivity signal is shortened, it is possible to read out only the components that are performed in substantially the same time period in the accumulation and readout periods on the low sensitivity side according to the period.
  • the unit accumulation time of the low-sensitivity signal is shortened, and only the latter two low-sensitivity signals are read out.
  • the readout method shown in the timing diagram of FIG. 14 shows a case where a low-sensitivity signal is read out multiple times in one frame, and the signal is read out with different accumulation times. For example, when the dynamic range is expanded by about 1000 times compared to the case where an image is composed of only one type of accumulation time signal, if an image with a wide dynamic range is synthesized using only two types of sensitivity signals, There is a region where the signal-to-noise ratio of the composite image drops significantly. This problem can be avoided by combining multiple signals with different accumulation times, that is, signals with multiple sensitivities. In the timing diagram of FIG. 14, a signal with a long accumulation time is read out first with respect to a low-sensitivity signal, but the order can be arbitrarily selected.
  • the readout method shown in the timing diagram of Figure 15 adds a reset operation to shorten the accumulation time for the low-sensitivity signal when the low-sensitivity signal shown in the timing chart of Figure 12 is read multiple times within one frame period. This shows the timing for avoiding reading out high-sensitivity signals and low-sensitivity signals in the same horizontal readout cycle.
  • the readout of the low-sensitivity signal is not performed at the timing of readout of the high-sensitivity signal, and either one of the high-sensitivity signal and the low-sensitivity signal is performed within one horizontal period. Read one.
  • the number of signal outputs read out of the solid-state imaging device can be reduced to one, and the readout circuit is simplified compared to FIGS.
  • the readout circuit of the imaging device can be used.
  • the second transfer transmission applied to the second transfer gate electrode 32 is performed.
  • charge transfer from the photodiode PD is performed by operating the first transfer signal TX1 applied to the first transfer gate electrode 31, and reading is performed.
  • the readout method shown in the timing diagram of FIG. 16 reads the high-sensitivity signal and the low-sensitivity signal in the same horizontal readout cycle as compared to the readout method of reading out signals with a plurality of different accumulation times shown in the timing diagram of FIG. It shows how to avoid getting out.
  • the readout of the low sensitivity signal is not performed at the timing of reading out the high sensitivity signal, and the low sensitivity signal is set to a plurality of different accumulation times. Within one horizontal cycle, either high sensitivity signal or low sensitivity signal is read out. As a result, the number of signal outputs to be read out to the outside of the solid-state imaging device can be reduced to one, and the readout circuit is simplified compared to FIGS. A readout circuit of the imaging device can be used.
  • the second transfer signal TX2 applied to the second transfer gate electrode 32 is operated, and for the high sensitivity signal, the first transfer applied to the first transfer gate electrode 31. By operating the signal TXI, charge transfer from the photodiode PD is performed, and reading is performed.
  • the solid-state imaging device is not shown in its entire configuration, but is similar to FIG. 1 used for the description of the solid-state imaging device according to the first embodiment.
  • a vertical shift register (vertical scanning circuit) 3 is provided, and a bias generation circuit 7 is provided on the lower side of the right side.
  • a horizontal shift register (horizontal scanning circuit) 2 and a plurality of columns are provided on the lower side of the pixel array unit 1.
  • the structure of the pixel X constituting the elementary array unit 1 is different from that of the solid-state imaging device according to the first embodiment.
  • the solid-state imaging device includes a charge to the second charge storage diode AD2 in the pixel X of the solid-state imaging device according to the first embodiment shown in part (a) of FIGS.
  • the first charge storage diode AD1 is disposed on the left side of the photodiode PD in contact with the photodiode PD, and the second charge storage diode is disposed on the right side.
  • AD2 is also placed with the photodiode PD force separated.
  • the first charge storage diode AD1 includes a second n-type surface buried region 23 in contact with the left side of the first n-type surface buried region 22 2 constituting the photodiode PD, and the second n-type surface buried region 23.
  • a part of a P-type semiconductor substrate (first conductivity type semiconductor region) 21 disposed under the mold surface buried region 23 is provided as an anode region.
  • the second charge storage diode AD2 is arranged to sandwich a part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 on the right side of the first n-type surface buried region 22 constituting the photodiode PD.
  • the third n-type surface buried region 28 and a part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 disposed below the third n-type surface buried region 28 serve as an anode region.
  • the second n-type surface buried region 23 and the third n-type surface buried region 28 are relatively high-concentration n-type semiconductors each having an impurity density of about 5 ⁇ 10 16 cm 3 to 1 ⁇ 10 19 cm 3. It is an area.
  • a p-type pinning layer 25 extends to the left of the upper force of the photodiode PD.
  • a p-type pinning layer 29 is disposed above the third n-type surface buried region 28.
  • the p-type pinning layer 25 and the p-type pinning layer 29 are layers that suppress the generation of carriers on the surface. For applications where application of dark current is not an issue (applications), the P-type pinning layer 25 and the p-type pinning layer 25 Layer 29 may be omitted.
  • a charge inflow control gate 37 is formed on a part of p-type semiconductor substrate (first conductivity type semiconductor region) 21 sandwiched between first n-type surface buried region 22 and third n-type surface buried region 28. Therefore, the first n-type surface buried region 22 is the source region, the third n-type surface buried region 28 is the drain region, the first n-type surface buried region 22 and the third n-type surface buried region.
  • a charge inflow control MOS transistor is formed, in which the surface of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 sandwiched between 28 and 8 is the channel region and the charge inflow control gate 37 is the MOS gate. .
  • FIG. 19 is a PP plane indicated by a one-dot chain line in FIG. 17, and includes a first floating diffusion region 26, a second n-type surface buried region 23, a first n-type surface buried region 22, It is a potential diagram in a cross section that cuts the third n-type surface buried region 28 and the second floating diffusion region 27, and electric charges (electrons) are indicated by black circles.
  • the central part of Fig. 19 shows the potential distribution at the conduction band edge of the first n-type surface buried region 22 where the charge distribution potential barrier CDB is shown, and the first potential well PW1 is shown on the left side of the first potential well PW1.
  • the potential well of the first floating diffusion region 26 On the left side of the potential well PW1, there is shown the potential well of the first floating diffusion region 26, which is indicated by hatching rising to the right.
  • the rectangular potential barrier between the first potential well PW1 and the potential well of the first floating diffusion region 26 is the conduction of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 immediately below the first transfer gate electrode 31. It corresponds to the potential distribution at the band edge.
  • the second potential well PW2 is shown on the right side of the charge distribution potential barrier CDB, and further, the potential well of the second floating diffusion region 27 shown by the right-up hatching is shown on the right side of the second potential well PW2. Being V, ru.
  • the rectangular potential barrier between the second potential well PW2 and the potential well of the second floating diffusion region 27 is the conduction band of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 immediately below the second transfer gate electrode 32. Corresponds to the edge potential distribution.
  • the potential height between the right side of the charge distribution potential barrier CDB and the second potential well PW 2 is controlled by the charge inflow control signal SP applied to the charge inflow control gate 37.
  • the potential of the shoulder facing the second potential well of the charge distribution potential barrier CDB is electrostatically controlled by the charge inflow control signal SP through the gate insulating film.
  • the potential of the second transfer signal TX2 applied to the second transfer gate electrode 32 is set so that the second charge storage diode AD2 is filled with charges so that the second charge storage diode AD2 flows out to the second floating diffusion region 27. .
  • dark current may be generated due to the channel region immediately below the charge inflow control gate 37.
  • a positive voltage of about IV for example, is applied to the charge inflow control gate 37.
  • the charge inflow control gate 37 may be operated by applying a negative voltage of about IV.
  • dark current can be reduced particularly for a signal on the high sensitivity side (used in a low illuminance region).
  • the potential of the first transfer signal TX1 and the second transfer signal TX2 can also be operated by applying a negative voltage of about IV during charge accumulation, which is effective in reducing dark current and the like. .
  • the potential of the first transfer signal TX1 and the second transfer signal TX2 is set to IV and IV is applied to the charge inflow control gate 37 during the accumulation, the potential barriers on both sides of the first potential well PW1 are given.
  • the potential barrier difference on both sides of the second potential well PW2 is eliminated, so if IV is also applied to the charge inflow control gate 37, the potential of the first transfer signal TX1 and the second transfer signal TX2
  • a potential slightly lower than the potential of the first transfer signal TX1 and the second transfer signal TX2 is preferable to apply a potential slightly lower than the potential of the first transfer signal TX1 and the second transfer signal TX2 to about ⁇ 0.5V.
  • the ratio of the sensitivity of the charge stored in the first charge storage diode AD1 to the light and the sensitivity of the charge stored in the second charge storage diode AD2 to the light is the second charge storage diode.
  • the charge inflow control signal SP can be removed depending on the time during which the charge inflow control gate 37 is applied.
  • the charge inflow control gate 37 has a high potential charge inflow control signal for the entire accumulation time T.
  • the ratio R is the accumulation time T of the charge that flows when a high potential charge inflow control signal SP is applied to the charge inflow control gate 37.
  • the planar pattern of the first n-type surface embedded region 22 is a polygon with a stepped portion (decagon). V, but the first n-type surface embedding is located in a portion where the planar pattern of the first n-type surface embedding region 22 overlaps the planar pattern of the second n-type surface embedding region 23. Width W on the left side of region 22
  • the width W of the inflow path of the charge flowing into the first charge storage diode AD1 is made shorter than the gate width W of the charge inflow control gate 37.
  • a high potential charge inflow control signal SP is applied to the charge inflow control gate 37 to eliminate the potential barrier immediately below the charge inflow control gate 37, and the second charge storage diode AD2 In order to allow charge to flow into the photodiode PD, A potential distribution can be realized in which most of the generated charges (electrons) efficiently flow into the second charge storage diode AD2.
  • the distribution ratio of the photodiode PD power et first charge storage diode AD1 and the second charge storage diode AD2 R Therefore, it is possible to suppress the influence of variation of the distribution ratio R for each pixel.
  • a signal readout method of the solid-state imaging device according to the second embodiment will be described with reference to the timing chart of FIG.
  • the charge inflow control signal SP (i) is a signal waveform of the charge inflow control signal SP applied to the i-th row of the solid-state imaging device, and S (i) is a vertical for reading out the i-th row.
  • the same charge inflow control signal SP signal can be provided.
  • the high-sensitivity signal can be obtained while relatively shortening the signal accumulation time of the low-sensitivity signal without using the high-speed signal readout operation shown in Figs. 11 to 16. And the accumulation simultaneity can be kept almost.
  • the pulse widths of the charge inflow control signal SP (i) and the vertical selection signal S (i) coincide with one horizontal readout cycle.
  • the solid-state imaging device is not shown in its entire configuration, but is similar to FIG. 1 used for describing the solid-state imaging device according to the first and second embodiments.
  • Vertical shift register (vertical scanning circuit) 3 is provided with a bias generation circuit 7 on the lower side of the right side, and a horizontal shift register (horizontal scanning circuit) 2 and a plurality of columns are provided on the lower side of the pixel array unit 1.
  • the structure of the pixel X constituting the pixel array unit 1 is the solid-state imaging according to the second embodiment.
  • apparatus In addition to the charge inflow control gate that controls the inflow of charge to the second charge storage diode AD2 described in Section 2, the charge that flows into the first charge storage diode AD1 side is further controlled to control the inflow.
  • Sensitivity charge inflow control gate (second charge inflow control gate) 38 is provided (in the solid-state imaging device according to the third embodiment, the charge for controlling the inflow of charge to the second charge storage diode AD2 side) In order to distinguish the inflow control gate from the high-sensitivity charge inflow control gate (second charge inflow control gate) 38, it is referred to as “low-sensitivity charge inflow control gate (first charge inflow control gate) 37”.
  • the pixel X of the solid-state imaging device has a first charge storage diode AD1 spaced from the photodiode PD on the left side of the photodiode PD.
  • the second charge storage diode AD2 is arranged on the right side with a photodiode PD force apart.
  • the first charge storage diode AD1 is arranged on the left side of the first n-type surface buried region 22 constituting the photodiode PD with a part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 interposed therebetween.
  • the second n-type surface buried region 18 and a part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 disposed below the second n-type surface buried region 18 serve as an anode region. I have.
  • the second charge storage diode AD2 has a part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 on the right side of the first n-type surface buried region 22 constituting the photodiode PD.
  • the second n-type surface buried region 18 and the third n-type surface buried region 28 each have a relatively high concentration n-type with an impurity density of about 5 ⁇ 10 16 cm 3 to 1 ⁇ 10 19 cm 3. It is a semiconductor region.
  • a p-type pinning layer 19 is disposed above the second n-type surface buried region 18, and a p-type pillar layer 29 is disposed above the third n-type surface buried region 28. If dark current is not a problem, the p-type pinning layer 19, the p-type pinning layer 25, and the p-type pinning layer 29 may be omitted.
  • first conductive semiconductor region 21 sandwiched between first n-type surface buried region 22 and second n-type surface buried region 18
  • second charge inflow control gate 38 is formed on a part of p-type semiconductor substrate (first conductive semiconductor region) 21 sandwiched between first n-type surface buried region 22 and second n-type surface buried region 18
  • second charge inflow control gate 38 is formed on a part of p-type semiconductor substrate (first conductive semiconductor region) 21 sandwiched between first n-type surface buried region 22 and second n-type surface buried region 18 .
  • the first n-type surface embedding area Region 22 is the source region
  • second n-type surface buried region 18 is the drain region
  • a high-sensitivity charge inflow control MOS transistor is formed in which the surface of the semiconductor substrate (first conductivity type semiconductor region) 21 is the channel region and the high-sensitivity charge inflow control gate (second charge inflow control gate) 38 is the MOS gate. .
  • a low-sensitivity charge inflow control gate (first charge inflow control gate) 37 is formed on a part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 sandwiched between the first n-type surface buried region 22 and the third n-type surface buried region 28, A low-sensitivity charge inflow control gate (first charge inflow control gate) 37 is formed. Therefore, the first n-type surface buried region 22 is the source region, the third n-type surface buried region 28 is the drain region, the first n-type surface buried region 22 and the third n-type surface buried region. Low sensitivity with p-type semiconductor substrate sandwiched between 28 (first conductivity type semiconductor region) 21 as channel region and low sensitivity charge inflow control gate (first charge inflow control gate) 37 as MOS gate A MOS transistor for charge inflow control is formed.
  • FIG. 23 is a PP plane indicated by a one-dot chain line in FIG. 21, and includes a first floating diffusion region 26, a second n-type surface buried region 18, a first n-type surface buried region 22, and a third It is a potential diagram at the cross section that cuts the n-type surface buried region 28 and the second floating diffusion region 27. Charges (electrons) are indicated by black circles!
  • the central part of Fig. 23 is the potential distribution at the conduction band edge of the first n-type surface buried region 22 in which the charge distribution potential barrier CDB is formed, and the first potential well PW1 is shown on the left side of the first potential well PW1.
  • the potential well of the first floating diffusion region 26 On the left side of the potential well PW1, there is shown the potential well of the first floating diffusion region 26, which is indicated by hatching rising to the right.
  • the rectangular potential barrier between the first potential well PW1 and the potential well of the first floating diffusion region 26 is the conduction of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 immediately below the first transfer gate electrode 31.
  • the second potential well P W2 is shown on the right side of the charge distribution potential barrier CDB, and further, the potential well of the second floating diffusion region 27 shown by the right-up hatching is shown on the right side of the second potential well PW2. It is shown.
  • the rectangular potential barrier between the second potential well PW2 and the potential well of the second floating diffusion region 27 is the conduction band of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 immediately below the second transfer gate electrode 32. Corresponds to the edge potential distribution.
  • the potential height between the right side of the charge distribution potential barrier CDB and the second potential well PW2 is low sensitivity that the low sensitivity charge inflow control gate (first charge inflow control gate) 37 is marked. It is controlled by the charge inflow control signal SP2. That is, it is electrostatically controlled by the low-sensitivity charge inflow control signal SP2 through the potential force of the shoulder facing the second potential well of the charge distribution potential barrier CD B through the gate insulating film.
  • a low, positive or negative potential is applied as the high sensitivity charge inflow control signal SP1 applied to the high sensitivity charge inflow control gate (second charge inflow control gate) 38, and the low sensitivity charge inflow control gate (first (1 charge inflow control gate)
  • the high sensitivity charge inflow control gate (second charge Inflow control gate) Increases the potential barrier on the surface of the p-type semiconductor substrate (first conductive semiconductor region) 21 directly below 38, and simultaneously lowers the potential barrier from the photodiode PD to the second charge storage diode AD2.
  • SP1 —IV.
  • a high positive charge inflow control signal SP1 applied to the high sensitivity charge inflow control gate (second charge inflow control gate) 38 is given as a low positive charge inflow control gate (first charge inflow control gate).
  • the potential barrier on the surface becomes high, and a low-sensitivity charge inflow control gate (first charge inflow control gate) 37 (First conductivity type semiconductor region)
  • the current flows only into the first charge storage diode AD1.
  • the first transfer signal TX1 applied to the first transfer gate electrode 31 is applied so that the charge flows out to the first floating diffusion region 26. Set the potential. As a result, even if the first charge storage diode AD1 becomes V, the charge does not overflow to the second charge storage diode AD2.
  • the potential of the second transfer signal TX2 applied to the second transfer gate electrode 32 is set so that the second charge storage diode AD2 is filled with charges so that the second charge storage diode AD2 flows out to the second floating diffusion region 27. .
  • the high sensitivity charge inflow control signal SP1 and the low sensitivity charge inflow control signal SP2 are in reverse phase, that is, when the potential of the high sensitivity charge inflow control signal SP1 is high, the low sensitivity charge inflow control signal SP2 is used.
  • the potential of the high-sensitivity charge inflow control signal SP1 is low, a signal is applied so as to increase the potential of the low-sensitivity charge inflow control signal SP2, so that the first photoelectron generated in the photodiode PD is increased.
  • the flow into the charge storage diode AD1 or the second charge storage diode AD2 can be completely controlled, and the distribution ratio R in Equations (1) and (2) can be made approximately unity.
  • the planar pattern of the first n-type surface embedded region 22 is a polygon with a stepped portion (decagon). V, but the first n-type surface embedding is located in a portion where the planar pattern of the first n-type surface embedding region 22 overlaps the planar pattern of the second n-type surface embedding region 23.
  • the solid-state imaging device according to the first embodiment shown in FIG. 2, the solid-state imaging device according to the second embodiment shown in FIG. 17, or the solid-state imaging device according to the third embodiment shown in FIG.
  • the first floating diffusion region 26 for detecting charge is used as a high-sensitivity signal floating diffusion region
  • the second floating diffusion region 27 is used as a low-sensitivity signal floating diffusion region
  • the contact plug 35 and the contact plug 35 are used.
  • the source electrode of the reset transistor T of the common voltage read buffer amplifier A is connected to the first floating diffusion region 26 and the second floating diffusion region 27.
  • the drain electrode of the transistor (amplification transistor) T is connected to the power supply V, and the source electrode is
  • the source electrode of the common pixel selection switching transistor T is a vertical signal line of j columns.
  • a vertical selection signal S of i horizontal lines is driven by a vertical shift register (vertical scanning circuit) 3 and applied from a timing generation circuit 4 to a gate electrode.
  • the solid-state imaging device has the same structure of the pixel X as the pixel X of the solid-state imaging device according to the third embodiment shown in FIG. As shown in FIG. 24, the source electrode of the first reset transistor T of the first voltage reading buffer amplifier A is connected to the first floating diffusion region 26 via the contact plug 35. In addition,
  • a gate electrode ijl Aijl of a first signal reading transistor (amplifying transistor) T constituting the first voltage reading buffer amplifier A is connected to the 1 floating diffusion region 26 via a contact plug 35.
  • the drain electrode of the first signal readout transistor T is connected to the power supply V.
  • Aijl DD is connected, and the source electrode is connected to the drain electrode of the first switching transistor T for pixel selection.
  • the source electrode of the first switching transistor T is the first vertical signal in the j column.
  • the vertical selection signal S of the i horizontal lines is vertically shifted to the gate electrode jl i
  • the first vertical signal line B is connected to a first constant current transistor T, which is a common load,
  • a follower circuit is formed, and the output V of the first source follower circuit is applied to the power column processing circuit Q.
  • a constant voltage Vb is applied to the gate electrode of the star T from the bias generation circuit 7 (see Fig. 1).
  • LNjl 1 causes the first signal readout transistor (amplification transistor) T
  • the second voltage reading circuit 27 is connected to the second floating diffusion region 27 via the contact plug 36 as a separate circuit independent of the first voltage reading buffer amplifier A.
  • the source electrode of the second reset transistor T of the output buffer amplifier A is connected
  • the gate electrode of the second signal readout transistor T constituting the second voltage readout is connected to the second floating diffusion region 27 via the contact plug 36.
  • the drain electrode of the second signal readout transistor T is connected to the power supply V
  • the source electrode is connected to the drain electrode of the second switching transistor T. No. 2
  • the source electrode of the switching transistor T is connected to the second vertical signal line B in the j column,
  • the vertical selection signal S of i horizontal lines is supplied from the vertical shift register 3 to the gate electrode.
  • the second constant current transistor T which is a common load, is connected to the second vertical signal line B.
  • the second voltage reading buffer amplifier A and the second constant current transistor T are The second voltage reading buffer amplifier A and the second constant current transistor T
  • the second source follower circuit is formed and the output V force column processing of the second source follower circuit
  • the constant voltage Vb from the bias generation circuit 7 (see Fig. 1) is applied to the gate electrode of the current transistor T.
  • LNj2 Is amplified by the second signal readout transistor (amplification transistor) T.
  • the constant voltage Vb applied to the gate electrode of T may be the same voltage.
  • the first floating diffusion region 26 and the second floating diffusion region 27 are separated as separate circuits.
  • the low-sensitivity charge inflow control signal SP2 can prevent the photocurrent of the photodiode PD from flowing in, and is effective in avoiding black inversion when reading a very bright signal.
  • the number of transistors in one pixel increases.
  • first reset transistor T For the first floating diffusion region 26, first reset transistor T, first signal readout
  • the transistor T is shared, and the second floating diffusion region 27 and the second
  • FIG. 1 is used to describe the solid-state imaging device according to the first to third embodiments.
  • a vertical shift register (vertical scanning circuit) 3 is provided via a circuit 4
  • a bias generation circuit 7 is provided on the lower side of the right side
  • a horizontal shift register (horizontal scanning circuit) 2 is provided on the lower side of the pixel array unit 1.
  • a signal processing unit 5 comprising a plurality of column processing circuits Q 1, Q 2, Q 3, Q 4 is arranged, and
  • a vertical shift register (vertical scanning circuit) 3 is provided with a bias generation circuit 7 on the lower side of the right side.
  • a horizontal shift register (horizontal scanning circuit) 2 and a plurality of column processing are provided on the lower side of the pixel array 1.
  • a signal processing unit 5 comprising circuits Q 1, Q 2, Q 3, Q 4, and Q is arranged.
  • the structure of the pixel X constituting the pixel array unit 1 is in accordance with the first to fourth embodiments. Unlike the structure of pixel X in the solid-state imaging device, a low-sensitivity second photodiode PD2 and a high-sensitivity first photodiode PD1 are connected to a p-type semiconductor substrate (first conductive semiconductor region) in one pixel. Near the top surface of the.
  • the second photodiode PD2 has the first photodiode PD 1 force on the right side of the first photodiode PD1. They are spaced apart.
  • the second photodiode PD2 sandwiches a part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 on the right side of the first n-type surface buried region 16 constituting the first photodiode PD1.
  • the second n-type surface buried region 17 disposed and a part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 disposed below the second n-type surface buried region 17 are anodes. It is prepared as an area.
  • the first n-type surface buried region 16 and the second n-type surface buried region 17 have an impurity density of about 5 ⁇ 10 14 cm 3 or more and about 5 ⁇ 10 16 cm 3 or less, respectively.
  • an impurity density value of about 1 ⁇ 10 15 cm 3 can be adopted, and the thickness can be about 0.1 to 3 111, preferably about 0.5 to 1.5 / zm.
  • a p-type pillaring layer 25 extends from the upper surface of the first n-type surface buried region 16 constituting the first photodiode PD1. Yes.
  • a first n-type surface buried region 16 and a second n-type surface buried region 17 are formed under one p-type pillaring layer 25. If dark current is not a problem, the p-type pinning layer 25 may be omitted.
  • the aperture ratio for the light of the second photodiode PD2 is made smaller than the aperture ratio for the light of the first photodiode PD1.
  • the pattern of the light-shielding film 34 on the second photodiode PD2 as a ⁇ low-sensitivity photodiode '' and the first photodiode PD1 as a ⁇ high-sensitivity photodiode ''
  • Other methods such as reducing the junction area of the first photodiode PD1 than the junction area of the first photodiode PD1 can also be used to change the second photodiode PD2 into a ⁇ low-sensitivity photodiode '' and the first photodiode PD1 into the first photodiode PD1. It can be a “high-sensitivity photodiode”.
  • the high-sensitivity first photodiode PD1 and the low-sensitivity second photodiode PD2 are incorporated in one pixel.
  • the pixel X of the solid-state imaging device according to the fifth embodiment includes a first transfer gate electrode 31 on the left side of the first n-type surface buried region 16 and a second n-type surface buried.
  • a second transfer gate electrode 32 is provided on the right side of the buried region 17.
  • FIG. 26 is a P—P plane indicated by a one-dot chain line in FIG. 25, and includes a first floating diffusion region 26, a first n-type surface buried region 16, a second n-type surface buried region 17, It is a potential diagram in the cross section that cuts the second floating diffusion region 27, and electric charges (electrons) are indicated by black circles.
  • the first potential well PW1 formed by the first n-type surface buried region 16 of the first photodiode PD1 is shown on the left side of the charge distribution potential barrier CDB in the center of FIG. 26, and further, the first photodiode PD1 is On the left side of the potential well to be formed, the potential well in the first floating diffusion region 26 shown by the upward hatching is shown.
  • the potential barrier between the first potential well PW1 and the potential well of the first floating diffusion region 26 is the P-type semiconductor substrate (first conductivity type semiconductor region) 21 directly below the first transfer gate electrode 31. Corresponds to the potential distribution. Similarly, the second potential well PW2 formed by the second n-type surface buried region 17 of the second photodiode PD2 is shown on the right side of the central charge distribution potential barrier CDB, and the second photodiode PD2 The second potential well formed by The potential well of the second floating diffusion region 27 shown by hatching with force S is shown.
  • the potential barrier between the second potential well PW2 and the potential well of the second floating diffusion region 27 is the conduction band of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 immediately below the second transfer gate electrode 32. Corresponds to the edge potential distribution. From FIG. 26, it can be understood that a sufficiently high potential barrier is formed between the first photodiode PD1 and the second photodiode PD2.
  • the electric charges accumulated in the first photodiode PD1 and the second photodiode PD2 are accumulated independently as shown in FIG. 26, and can be read out independently. For low-sensitivity signals, all the readout methods shown in the timing diagrams of FIGS. 9 to 16 can be applied to the solid-state imaging device according to the first embodiment.
  • Part (a) of FIG. 26 shows the potential diagram of the accumulation state
  • part (b) of FIG. 26 shows a state in which charges overflow from the first photodiode PD1, which is a high-sensitivity photodiode.
  • Part (c) of FIG. 26 shows the potential distribution in the pixel at the time of reading from the first photodiode PD1 of the high-sensitivity signal
  • part (d) of FIG. 2 shows the potential distribution during reading from the photodiode PD2.
  • FIG. 1 used to describe the solid-state imaging device according to the first to fifth embodiments, 2
  • a vertical shift register (vertical scanning circuit) 3 is provided with a bias generation circuit 7 on the lower side of the right side.
  • a horizontal shift register (horizontal scanning circuit) 2 and a plurality of column processing are provided on the lower side of the pixel array 1.
  • a signal processing unit 5 comprising circuits Q 1, Q 2, Q 3, Q 4, and Q is arranged.
  • the solid-state imaging device according to the sixth embodiment as shown in FIG. Unlike the structure of the pixel X u constituting the I unit 1 is a structure of the picture element X u of the solid-state imaging device according to the first to fifth embodiments, in one pixel, and one photodiode PD, photo A charge storage diode AD for storing the charge overflowing from the diode PD is provided near the upper surface of the p-type semiconductor substrate (first conductive semiconductor region) 21.
  • the pixel X of the solid-state imaging device has a charge storage diode AD force on the right side of the photodiode PD. It is placed in contact with part of the top of the PD.
  • the charge storage diode AD is arranged on the right side of the first n-type surface buried region 14 constituting the photodiode PD so that a part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 is sandwiched below.
  • the second n-type surface buried region 15 formed and a part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 disposed below the second n-type surface buried region 15 are used as the anode region. As prepared.
  • the first n-type surface buried region 14 and the second n-type surface buried region 15 have an impurity density of about 5 ⁇ 10 16 cm 3 or more and about 5 ⁇ 10 17 cm 3 or less, respectively.
  • an impurity density value of about 4 X 10 16 cm 3 can be adopted, and the thickness can be about 0.1 to 3 111, preferably about 0.5 to 1.5 m.
  • a p-type pinning layer 25 extends from above the first n-type surface buried region 14 constituting the photodiode PD above the second n-type surface buried region 15. . That is, as shown in FIG.
  • the first n-type surface buried region 14 and the second n A mold surface buried region 15 is formed. If dark current is not a problem, the p-type coupling layer 25 may be omitted.
  • the first transfer gate electrode 31 is provided on the left side of the first n-type surface buried region 16, and A second transfer gate electrode 32 is provided on the right side of the second n-type surface buried region 17. Therefore, charges are transferred from the first n-type surface buried region 16 to the first floating diffusion region 26 using the first transfer gate electrode 31, and the second transfer gate electrode 32 is used to transfer the second Charge is transferred from the n-type surface buried region 17 to the second floating diffusion region 27.
  • the charge that also overflows the photodiode PD force is transferred to the charge storage diode AD.
  • the distance between the first n-type surface buried region 14 and the second n-type surface buried region 15 is adjusted so that a potential barrier with a sufficient height is formed.
  • the photodiode PD force charge accumulation The height of the potential barrier can be adjusted to an appropriate height that allows charge overflow to the diode AD.
  • an overflow control gate electrode is formed between the first n-type surface buried region 14 and the second n-type surface buried region 15; A MOS transistor structure may be used.
  • FIG. 28 is a P—P plane indicated by a one-dot chain line in FIG. 27, and includes a first floating diffusion region 26, a first n-type surface buried region 14, a second n-type surface buried region 15, It is a potential diagram in the cross section that cuts the second floating diffusion region 27, and electric charges (electrons) are indicated by black circles.
  • the first potential well PW1 formed by the first n-type surface buried region 16 of the photodiode PD is shown on the left side of the charge distribution potential barrier CDB in the center of FIG. 28. Further, the left side of the first potential well PW1 is shown.
  • the potential well of the first floating diffusion region 26 shown by hatching rising to the right is shown.
  • the potential barrier between the first potential well PW1 and the potential well of the first floating diffusion region 26 is the conduction band edge of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 immediately below the first transfer gate electrode 31.
  • the second potential well PW2 formed by the second n-type surface buried region 15 of the charge storage diode AD is shown on the right side of the central charge distribution potential barrier CDB, and further the second potential well PW2 is shown.
  • the potential barrier between the second potential well PW2 and the potential well of the second floating diffusion region 27 is the conduction band edge of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 immediately below the second transfer gate electrode 32. Corresponds to the potential distribution of.
  • a sufficiently high potential barrier is formed between the first photodiode PD1 and the second photodiode PD2.
  • the photodiode PD The potential barrier between the charge storage diode AD and the charge storage diode AD is set relatively low so that the charge can easily overflow into the photodiode PD force charge storage diode AD.
  • the charge accumulated in the first potential well PW1 and the charge accumulated in the second potential well PW2 can be read out independently as shown in FIG.
  • Part (a) of Fig. 28 shows a potential diagram in an accumulated state
  • part (b) of Fig. 28 shows a state in which the charge of the photodiode PD force, which is a high-sensitivity photodiode, overflows.
  • the Part (c) of FIG. 28 shows the potential distribution in the pixel at the time of reading from the photodiode PD of the high sensitivity signal
  • part (d) of FIG. 28 shows the charge storage diode AD of the low sensitivity signal. The potential distribution at the time of reading is shown.
  • the readout method described with reference to the timing diagrams of Figs. 9 to 16 can be applied to the solid-state imaging device according to the first embodiment.
  • High-speed multiple readings are performed on the signal due to the charge that overflows the photodiode PD power stored in the charge storage diode AD.
  • the signal read from the charge storage diode AD is a signal due to the charge that overflows the photodiode PD force, special synthesis is required for signal synthesis. Careful consideration is necessary. For example, high sensitivity signal (X)
  • Photodiode PD power is read first, it is judged whether or not a certain threshold value is exceeded, and if not, a photodiode PD signal is output. If so, the overflow accumulation signal (X) from the charge accumulation diode AD and the
  • the added value of the high sensitivity signal from the diode PD is output.
  • a charge storage capacitor is configured on the surface or inside of the semiconductor chip, and the charge storage diode You may make it store an electric charge in a capacitor
  • a charge storage capacitor is formed on the surface of a semiconductor chip, a MOS capacitor or a MIM capacitor may be used.
  • a pn junction capacitor can be used.
  • the solid-state imaging device according to the seventh embodiment of the present invention is not shown in its entire configuration, but is similar to FIG. 1 used to describe the solid-state imaging device according to the first embodiment.
  • a vertical shift register (vertical scanning circuit) 3 is provided, and a bias generation circuit 7 is provided on the lower side of the right side.
  • a horizontal shift register (horizontal scanning circuit) 2 and a plurality of columns are provided on the lower side of the pixel array unit 1.
  • the structure of the pixel X constituting the elementary array unit 1 is different from that of the solid-state imaging device according to the first embodiment.
  • the solid-state imaging device has a photodiode / charge storage diode PD / AD in pixel X. And a charge storage diode AD spaced apart on the right side of the photodiode / charge storage diode PDZAD.
  • the photodiode / charge storage diode PDZA D includes a first n-type surface buried region 22, a second n-type surface buried region 13 in contact with the left side of the first n-type surface buried region 22, and a first A part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 disposed below the n-type surface buried region 22 and the second n-type surface buried region 13 is provided as an anode region. ing.
  • the charge storage diode AD is arranged by sandwiching a part of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 on the right side of the first n-type surface buried region 22 constituting the photodiode and charge storage diode PDZAD.
  • the third n-type surface buried region 28 formed and a part of the p-type semiconductor substrate (first conductive semiconductor region) 21 disposed below the third n-type surface buried region 28 are anodes. It is prepared as an area.
  • the second n-type surface buried region 13 and the third n-type surface buried region 28 each have a relatively high concentration of n having an impurity density of about 5 X 10 16 cm 3 to 1 X 10 19 cm 3.
  • Type semiconductor region On top of the second n-type surface buried region 13, the p-type peeling layer 25 extends to the left of the upper force of the first n-type surface buried region 22.
  • a p-type pinning layer 29 is disposed on the third n-type surface buried region 28. If dark current is not a problem, the p-type pinning layer 25 and the p-type pinning layer 29 may be omitted.
  • the opening of the light-shielding film 34 is set so as to irradiate the portion of the second n-type surface buried region 13 having a high impurity density only by the first n-type surface buried region 22 having a high density.
  • the first charge storage diode AD1 of the solid-state imaging device according to the second embodiment also functions as a photodiode.
  • a light shielding film 34 covers the upper side so as not to be irradiated with light.
  • a charge inflow control gate 37 is formed on a part of p-type semiconductor substrate (first conductivity type semiconductor region) 21 sandwiched between first n-type surface buried region 22 and third n-type surface buried region 28. Therefore, the first n-type surface buried region 22 is the source region, the third n-type surface buried region 28 is the drain region, the first n-type surface buried region 22 and the third n-type surface buried region.
  • a charge inflow control MOS transistor is formed, in which the surface of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 sandwiched between 28 and 8 is the channel region and the charge inflow control gate 37 is the MOS gate. .
  • FIG. 31 is a P—P plane indicated by a dashed line in FIG. 29, and includes a first floating diffusion region 26, a second n-type surface buried region 13, a first n-type surface buried region 22, It is a potential diagram in the cross section that cuts off the third n-type surface buried region 28 and the second floating diffusion region 27. Charges (electrons) are indicated by black circles! 31 shows the potential distribution at the conduction band edge of the first n-type surface buried region 22 where the central portion of FIG.
  • the charge distribution potential barrier CDB is the charge distribution potential barrier CDB, and the first n-type surface buried region 13 formed on the left side of the first n-type surface buried region 13
  • the potential well PW1 is shown, and further to the left of the first potential well PW1, the potential well of the first floating diffusion region 26 shown by the upward and downward notching is shown.
  • the rectangular potential barrier between the first potential well PW1 and the potential well of the first floating diffusion region 26 is the conductivity of the p-type semiconductor substrate (first conductivity type semiconductor region) 21 directly below the first transfer gate electrode 31. It corresponds to the potential distribution at the band edge.
  • the second potential well PW2 is shown on the right side of the charge distribution potential barrier CDB, and further, the potential well of the second floating diffusion region 27 shown by hatching rising to the right is shown on the right side of the second potential well PW2. It is shown.
  • the rectangular potential barrier between the second potential well PW2 and the potential well of the second floating diffusion region 27 is the conduction of the P-type semiconductor substrate (first conductivity type semiconductor region) 21 directly below the second transfer gate electrode 32. Band edge potential distribution It corresponds to.
  • the potential height between the right side of the charge distribution potential barrier CDB and the second potential well PW 2 is controlled by the charge inflow control signal SP applied to the charge inflow control gate 37.
  • the charge inflow control signal SP applied to the charge inflow control gate 37 As shown in part (a) of FIG. 31, the photodiode / charge storage diode PDZA D is connected to the charge storage diode AD.
  • the potential barrier is lowered, and a part of the photocurrent flows into the third n-type surface buried region 28.
  • the ratio of the sensitivity of the charge accumulated in the second n-type surface buried region 13 of the photodiode / charge storage diode PDZAD to the sensitivity of the charge stored in the charge storage diode AD to the light The force that can be changed by the channel width of the MOS transistor that controls the flow to the storage diode AD
  • the charge inflow control signal SP can also be changed by the time during which the charge inflow control gate 37 is applied.
  • the structure including the charge inflow control gate 37 is shown. However, unlike the solid-state imaging device according to the first embodiment, there is no charge inflow control gate 37. Even in the structure, light is emitted only from the first n-type surface buried region 22 having a low impurity density. An opening of the light shielding film 34 is set so that the second n-type surface buried region 13 having a high impurity density is also irradiated, and the first solid-state imaging device according to the first embodiment
  • the charge storage diode AD1 may also function as a photodiode. In this case, it is necessary to cover the light shielding film 34 above the side of the third n-type surface buried region 28 that accumulates the low-sensitivity signal so that light is not irradiated.
  • the same photodiode is used. Since the detected signal is stored in the first charge storage diode AD1 for high sensitivity and the second charge storage diode AD2 for low sensitivity, the characteristics of spectral sensitivity and other characteristics are equal. .
  • the aperture ratio of the light shielding film 34 can be increased, and the second n-type surface buried region 13 that becomes a charge storage diode for high sensitivity can be obtained. Since the area can be increased, it is advantageous in terms of sensitivity and the number of saturated electrons.
  • the second n-type surface buried regions 23, 18 and the third n-type surface buried regions 24, 28 are provided. Mentioned that it is preferable to use a relatively high concentration n-type semiconductor region with an impurity density of about 5 X 10 16 cm 3 to 1 X 10 19 cm 3 respectively.
  • the regions 23 and 18 and the third n-type surface buried regions 24 and 28 do not have to have the same impurity density.
  • the second n-type surface buried regions 23 and 18 if the first storage diode AD1 constituted by the second n-type surface buried regions 23 and 18 cannot transfer charges completely, Since noise increases and afterimages are created, complete transfer is an absolute requirement.
  • the impurity density of the third n-type surface buried regions 24, 28 constituting the second storage diode AD2 is set to 1 X 10 19 cm 3 to 6 X 10 2 ° cm 3 It is possible to adopt a reading method that does not perform a complete transfer with a very high value such as a degree.
  • the impurity density of the third n-type surface buried regions 24 and 28 constituting the second storage diode AD2 is the same as that of the source Z drain region of the normal MOS transistor. The density can be adopted.
  • FIG. 2 FIG. 17, FIG. 21, FIG. 25, FIG. 27, FIG.
  • the first floating diffusion region 26 for the low sensitivity signal and the first floating diffusion region 26 for the high sensitivity signal in the same pixel are short-circuited.
  • the wiring for this short-circuit connection lowers the aperture ratio of the photodiode PD of the pixel
  • the two-dimensional solid-state imaging device (area sensor) has been exemplarily described. It should not be construed as limited to use only on equipment.
  • a solid-state imaging device having a large dynamic range while preventing an increase in pixel area is provided, and a method for reading out the pixel signal is provided.

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Abstract

画素面積の増大を防ぎながらダイナミックレンジが大きい固体撮像装置及びその画素信号の読みだし方法を提供する。光により生成された電荷を蓄積する第１のポテンシャル井戸ＰＷ１と、この第１のポテンシャル井戸ＰＷ１に隣接した電荷分配電位障壁ＣＤＢと、この電荷分配電位障壁ＣＤＢを介して第１のポテンシャル井戸ＰＷ１に対向し、同一強度の光に対し、第１のポテンシャル井戸ＰＷ１に蓄積された電荷よりも少量の電荷を蓄積する第２のポテンシャル井戸ＰＷ２と、第１のポテンシャル井戸ＰＷ１及び第２のポテンシャル井戸ＰＷ２に蓄積された電荷を転送する第１転送ゲート電極３１及び第２転送ゲート電極３２と、第１及び第２転送ゲート電極により転送された電荷をそれぞれ別個に蓄積する第１浮遊拡散領域２６及び第２浮遊拡散領域２７とを備える画素を複数配列する。

Description

明 細 書
固体撮像装置及びその画素信号の読みだし方法
技術分野
[0001] 本発明は、ダイナミックレンジの大きな固体撮像装置及び固体撮像装置の画素信 号の読みだし方法に関する。
背景技術
[0002] 本発明に関連する従来技術として、特許文献 1には、 1画素に高感度の光電変換 素子と低感度の光電変換素子を設けて、 1つのマイクロレンズで集光した光を両光電 変換素子に照射されるようにし、両者を読み出し合成することで入射光量に対する出 力信号のダイナミックレンジ拡大を行う方法が提案されている。
[0003] 又、非特許文献 1には、フォトダイオードからオーバーフローした電荷を蓄積する容 量を持つ、フォトダイオードで蓄積された電荷による信号とを合成することで広ダイナ ミックレンジィ匕を図る方法が提案されて 、る。
[0004] 更に、特許文献 2には、電位障壁を介して、溢れだした電荷の一部を蓄積する方法 が提案されている。また、特許文献 3には、固体撮像装置が記載されている。固体撮 像装置では、撮像エリア力 の光信号は第 1及び第 2の感光画素によって信号電荷 に変換される。変換された信号電荷は、垂直 CCDに読み出されて転送された後に、 水平 CCDによって転送される。第 1及び第 2の感光画素の感度特性は互いに異なつ て 、る。第 1及び第 2の感光画素の信号電荷を同時に読み出して 、る。
[0005] その他、入射光量に対する出力信号のダイナミックレンジを拡大する多くの方法が 存在する。その中で代表的な方式は、複数の露光時間の信号を合成する方法であ る力 2つの露光時間の信号を、別のタイミングでとる必要があるため、動く被写体に 対する歪みが生じる。
特許文献 1：特開 2004— 335803号公報
特許文献 2：特開 2005 - 86082号公報
特許文献 3：特開平 3— 117281号公報
非特許文献 1 :須川成利（Shigetoshi Sugawa)他， 「横方向オーバーフロー集積ィ匕容 量を用いた、 lOOdBダイナミックレンジの CMOSイメージセンサ（A 100dB dynamic r ange し MO¾ image sensor using a lateral overflow integration capacitor) ,国際固体 素子回路会議技術論文要旨集 (Dig. Tech. Papers, ISSCC), 2005年， p. 352— 35 3
発明の開示
発明が解決しょうとする課題
[0006] 特許文献 1に記載された方法では、 2つの光電変換素子の分離領域の幅が必要で あるため、高感度の光電変換素子の受光面積が相対的に減る。又、信号の読み出し 時にも浮遊拡散領域に、光により発生した電荷が常に流れ込むため、非常に明るい 光を受けたときに、リセットレベルが変化し、黒反転が生じやすい。
非特許文献 1に記載された方法では、浮遊拡散領域を介してオーバーフロー電荷 を大きな静電容量を持つキャパシタを設けて蓄積し、読み出すものであるが、オーバ 一フロー電荷については、浮遊拡散領域を経由することから、暗電流やリセットノイズ が影響する。又、特許文献 1に記載された方法と同様、信号の読み出し時に、浮遊 拡散領域に光により発生した電荷が常に流れ込むため非常に明るい光を受けたとき に、リセットレベルが変化し、黒反転が生じやすい。
特許文献 2に記載された方法では、電荷を捨てるための電位障壁と、溢れだした電 荷を蓄積するための電位障壁にばらつきが生じることで画質の劣化が生じる。
特許文献 3に記載された方法では、 2つのマイクロレンズによって、それぞれ別の位 置に入射した光が、 2つのフォトダイオードに与えられることにより、 2つの信号の空間 的な位置ずれの問題がある。
本発明は、画素面積の増大を防ぎながら入射光量に対する出力信号のダイナミツ クレンジの拡大率を大きくとることができる固体撮像装置及びその画素信号の読みだ し方法を提供することを目的とする。
課題を解決するための手段
[0007] 上記目的を達成するために、本発明の第 1の側面は、（a)光により生成された電荷 を蓄積する第 1のポテンシャル井戸と、 (b)この第 1のポテンシャル井戸に隣接した電 荷分配電位障壁と、（c)この電荷分配電位障壁を介して第 1のポテンシャル井戸に 対向し、第 1のポテンシャル井戸に蓄積された電荷を生成した光と同一強度の光に 対し、第 1のポテンシャル井戸に蓄積された電荷よりも少量の電荷を蓄積する第 2の ポテンシャル井戸と、（d)第 1及び第 2のポテンシャル井戸に蓄積された電荷を互 ヽ に異なるタイミングで別個に転送する第 1及び第 2転送ゲート電極と、（e)第 1及び第 2転送ゲート電極により転送された電荷をそれぞれ別個に蓄積する第 1及び第 2浮遊 拡散領域とを備える画素を複数配列した固体撮像装置である。
本発明では、画素は、光に応答して電荷を生成するフォトダイオードを更に備える ことができる。第 1および第 2のポテンシャル井戸に蓄積される電荷は該フォトダイォ ードによって提供される。また、本発明では、このフォトダイオードは電荷分配電位障 壁を含むことができる。
本発明では、第 2浮遊拡散領域に蓄積された電荷による画素信号の複数回の読み 出しを 1フレーム内で行うことができる。また、本発明では、第 2浮遊拡散領域に蓄積 された電荷による画素信号の複数回の読み出しを、 1フレーム内で、異なる蓄積時間 で、行うことができる。
本発明では、第 1浮遊拡散領域に蓄積された電荷による画素信号と、第 2浮遊拡 散領域に蓄積された電荷による画素信号とは、互いに異なる読みだしタイミングで読 み出される。
本発明では、前記電荷分配電位障壁が、第 1導電型半導体領域の上部の一部に 埋め込まれた第 2導電型の第 1表面埋込領域のポテンシャル分布により形成されるこ とができる。第 1のポテンシャル井戸が、第 1表面埋込領域に隣接し、第 1導電型半 導体領域の上部の他の一部に埋め込まれた第 2導電型で第 1表面埋込領域よりも高 不純物密度の第 2表面埋込領域のポテンシャル分布により形成されることができる。 第 2のポテンシャル井戸が、第 1表面埋込領域に関し、第 2表面埋込領域と反対の位 置において、第 1表面埋込領域に隣接し、第 1導電型半導体領域の上部の更に他の 一部に埋め込まれた第 2導電型で前記第 1表面埋込領域よりも高不純物密度の第 3 表面埋込領域のポテンシャル分布により形成されていることができる。
本発明は、第 1表面埋込領域にのみ光を入射させる遮光膜を更に備えることができ る。第 1表面埋込領域から第 2表面埋込領域への電荷の流入通路のサイズ (例えば、 断面積)よりも、第 1表面埋込領域から第 3表面埋込領域への電荷の流入通路のサイ ズ (例えば、断面積)を小さくすることにより、第 2のポテンシャル井戸に蓄積される電 荷量を、第 1のポテンシャル井戸に蓄積される電荷量よりも少なくする。
また、本発明は、第 1表面埋込領域及び第 2表面埋込領域に光を入射させ、第 3表 面埋込領域に光を入射させない遮光膜を更に備えることができる。該遮光膜による 入射光量の制御により、第 2のポテンシャル井戸に蓄積される電荷量を、第 1のポテ ンシャル井戸に蓄積される電荷量よりも少なくする。
さらに、本発明は、電荷分配電位障壁の第 2のポテンシャル井戸に面した肩部のポ テンシャルをゲート絶縁膜を介して静電的に制御する第 1電荷流入制御ゲートを更 に備えることができる。該第 1電荷流入制御ゲートに印加する電圧の制御により、前 記第 2のポテンシャル井戸に蓄積される電荷量を、第 1のポテンシャル井戸に蓄積さ れる電荷量よりも少なくする。また、本発明では、電荷分配電位障壁の前記第 1のポ テンシャル井戸に面した肩部のポテンシャルをゲート絶縁膜を介して静電的に制御 する第 2電荷流入制御ゲートを更に備えることができる。
本発明では、電荷分配電位障壁の第 2のポテンシャル井戸に面した肩部のポテン シャルを制御して、第 2のポテンシャル井戸への電荷の複数回の流入を、 1フレーム 内で行う。
本発明は、第 1表面埋込領域にのみ光を入射させる遮光膜と、前記電荷分配電位 障壁の前記第 2のポテンシャル井戸に面した肩部のポテンシャルをゲート絶縁膜を 介して静電的に制御する第 1電荷流入制御ゲートとを更に備えることができる。第 1 表面埋込領域力 第 3表面埋込領域への電荷の流入通路のサイズ (例えば、断面積 )よりも、第 1表面埋込領域から第 2表面埋込領域への電荷の流入通路のサイズ (例 えば、断面積)を小さくし、第 1電荷流入制御ゲートに印加する電圧の制御により、第 2のポテンシャル井戸に蓄積される電荷量を、第 1のポテンシャル井戸に蓄積される 電荷量よりも少なくする。
本発明では、第 1のポテンシャル井戸が、第 1導電型半導体領域の上部の一部に 埋め込まれた第 2導電型の第 1表面埋込領域のポテンシャル分布により形成される。 第 2のポテンシャル井戸が、第 1表面埋込領域と離間し、第 1導電型半導体領域の上 部の他の一部に埋め込まれた第 2導電型の第 2表面埋込領域のポテンシャル分布に より形成される。電荷分配電位障壁が、第 1表面埋込領域と第 2表面埋込領域との間 に挟まれた第 1導電型半導体領域の上部の更に他の一部のポテンシャル分布により 形成される。本発明の固体撮像装置は、第 1表面埋込領域に入射する光量が、第 2 表面埋込領域に入射する光量より大きくなるように設定された開口部を有する遮光膜 を更に備えることができる。入射光量の差により、第 2のポテンシャル井戸に蓄積され る電荷量を、第 1のポテンシャル井戸に蓄積される電荷量よりも少なくする。
本発明では、第 1のポテンシャル井戸が、第 1導電型半導体領域の上部の一部に 埋め込まれた第 2導電型の第 1表面埋込領域のポテンシャル分布により形成される。 第 2のポテンシャル井戸が、第 1表面埋込領域と上部で接し、第 1導電型半導体領域 の上部の他の一部に埋め込まれた第 2導電型の第 2表面埋込領域のポテンシャル分 布により形成される。電荷分配電位障壁が、第 1導電型半導体領域の上部の更に他 の一部において第 1表面埋込領域と第 2表面埋込領域とが連続した領域のポテンシ ャル分布により形成される。本発明の固体撮像装置は、第 1表面埋込領域にのみ光 を入射させる遮光膜を更に備えることができる。第 2表面埋込領域に第 1表面埋込領 域力 オーバーフローした電荷が第 2のポテンシャル井戸に流入することにより、第 2 のポテンシャル井戸に該電荷が蓄積される。
本発明では、複数の画素がマトリクス状に 2次元配置されて画素アレイ部を構成し ている。該画素アレイ部の周辺に、マトリクスの列毎に 1個の比較器を備えるカラム処 理回路を更に備えることができる。比較器により、第 1及び第 2浮遊拡散領域のいず れかに蓄積された電荷を選択的に読み出す。
本発明では、複数の画素がマトリクス状に 2次元配置されている。上下に互いに隣 接する画素行間において上側の画素行の第 1浮遊拡散領域と下側の画素行の第 1 浮遊拡散領域とを電気的に共通とし、上側の画素行の第 2浮遊拡散領域と下側の画 素行の第 2浮遊拡散領域とを電気的に共通としている。
本発明では、前記複数の画素がマトリクス状に 2次元配置されている。左右に互い に隣接する画素列間において、右側の画素列の第 1浮遊拡散領域と左側の画素列 の第 2浮遊拡散領域とを電気的に共通としている。 [0008] 本発明の第 2の側面は、本発明の第 1の側面で述べた画素をマトリクス状に 2次元 配置されて画素アレイ部を構成し、この画素アレイ部の周辺に、マトリクスの行毎の力 ラム処理回路を備える固体撮像装置の画素信号の読みだし方法であって、カラム処 理回路で第 1及び第 2浮遊拡散領域に蓄積された電荷を別々にサンプルホールドし 、カラム処理回路の外部で、第 1及び第 2浮遊拡散領域に蓄積された電荷による画 素信号を合成する。また、本発明では、第 2浮遊拡散領域に蓄積された電荷による 画素信号のみ、 1フレーム内で、複数回読み出しを行うことが好ましい。さらに、本発 明では、第 2浮遊拡散領域に蓄積された電荷による画素信号を、 1フレーム内で、異 なる蓄積時間で、複数回読み出しを行うことが好ましい。またさらに、本発明では、第 1浮遊拡散領域に蓄積された電荷による画素信号と、第 2浮遊拡散領域に蓄積され た電荷による画素信号とを異なる読みだしタイミングで読み出すことが好ま 、。加え て、本発明では、電荷分配電位障壁の前記第 2のポテンシャル井戸に面した肩部の ポテンシャルを制御して、第 2のポテンシャル井戸への電荷の流入を、 1フレーム内 で、複数回行う事が好ましい。
[0009] 本発明の第 3の側面は、本発明の第 1の側面で述べた画素をマトリクス状に 2次元 配置されて画素アレイ部を構成し、この画素アレイ部の周辺に、マトリクスの行毎の力 ラム処理回路を備える固体撮像装置の画素信号の読みだし方法であって、カラム処 理回路で第 1及び第 2浮遊拡散領域に蓄積された電荷のいずれかを選択して力 力 ラム処理回路の外部に画素信号として出力する。
発明の効果
[0010] 本発明によれば、画素面積の増大を防ぎながら入射光量に対する出力信号のダイ ナミックレンジの拡大率を大きくとることができる固体撮像装置及びその画素信号の 読みだし方法を提供することができる。
図面の簡単な説明
[0011] 本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して 進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らか になる。
[図 1]本発明の第 1の実施の形態に係る固体撮像装置 (2次元固体撮像装置)の半導 体チップ上のレイアウトを説明する模式的平面図である。
圆 2]本発明の第 1の実施の形態に係る固体撮像装置の画素の構成を説明する概略 的な断面図（図 3の A— A方向から見た模式的な断面図)である。
圆 3]本発明の第 1の実施の形態に係る固体撮像装置の画素の構成を説明する図面 である。
圆 4]本発明の第 1の実施の形態に係る固体撮像装置の第 1電荷蓄積ダイオード感 度特性、および本発明の第 1の実施の形態に係る固体撮像装置の第 2電荷蓄積ダイ オードの感度特性を示す図面である。
圆 5]本発明の第 1の実施の形態に係る固体撮像装置の j列目のカラム処理回路の 概略を説明する回路図である。
[図 6]図 5に示したカラム処理回路の動作を説明するタイミング図である。
圆 7]本発明の第 1の実施の形態の第 2変形例に係る固体撮像装置の j列目のカラム 処理回路の概略を説明する回路図である。
[図 8]図 7に示したカラム処理回路の動作を説明するタイミング図である。
圆 9]本発明の第 1の実施の形態に係る固体撮像装置の読み出し方法 (第 1読み出 し方法)を説明するタイミング図である。
圆 10]本発明の第 1の実施の形態に係る固体撮像装置の読み出し方法 (第 2読み出 し方法)を説明するタイミング図である。
圆 11]本発明の第 1の実施の形態に係る固体撮像装置の読み出し方法 (第 3読み出 し方法)を説明するタイミング図である。
圆 12]本発明の第 1の実施の形態に係る固体撮像装置の読み出し方法 (第 4読み出 し方法)を説明するタイミング図である。
圆 13]本発明の第 1の実施の形態に係る固体撮像装置の読み出し方法 (第 5読み出 し方法)を説明するタイミング図である。
圆 14]本発明の第 1の実施の形態に係る固体撮像装置の読み出し方法 (第 6読み出 し方法)を説明するタイミング図である。
圆 15]本発明の第 1の実施の形態に係る固体撮像装置の読み出し方法 (第 7読み出 し方法)を説明するタイミング図である。 圆 16]本発明の第 1の実施の形態に係る固体撮像装置の読み出し方法 (第 8読み出 し方法)を説明するタイミング図である。
圆 17]本発明の第 2の実施の形態に係る固体撮像装置の画素の構成を説明する概 略的な断面図（図 18の A— A方向力も見た模式的な断面図)である。
圆 18]本発明の第 2の実施の形態に係る固体撮像装置の画素の構成を説明する概 略的な平面図である。
圆 19]図 17において一点鎖線で示した P— P面で、第 1浮遊拡散領域、第 2の n型表 面埋込領域、第 1の n型表面埋込領域、第 3の n型表面埋込領域、第 2浮遊拡散領 域を切る断面におけるポテンシャル図である。
圆 20]本発明の第 2の実施の形態に係る固体撮像装置の j列目のカラム処理回路の 動作を説明するタイミング図である。
圆 21]本発明の第 3の実施の形態に係る固体撮像装置の画素の構成を説明する概 略的な断面図（図 22の A— A方向力も見た模式的な断面図）である。
圆 22]本発明の第 3の実施の形態に係る固体撮像装置の画素の構成を説明する概 略的な平面図である。
圆 23]図 21において一点鎖線で示した P— P面で、第 1浮遊拡散領域、第 2の n型表 面埋込領域、第 1の n型表面埋込領域、第 3の n型表面埋込領域、第 2浮遊拡散領 域を切る断面におけるポテンシャル図である。
圆 24]本発明の第 4の実施の形態に係る固体撮像装置の画素の構成を説明する概 略的な断面図である。
圆 25]本発明の第 5の実施の形態に係る固体撮像装置の画素の構成を説明する概 略的な断面図である。
圆 26]図 25において一点鎖線で示した P— P面で、第 1浮遊拡散領域、第 1の n型表 面埋込領域、第 2の n型表面埋込領域、第 2浮遊拡散領域を切る断面におけるポテ ンシャル図である。
圆 27]本発明の第 6の実施の形態に係る固体撮像装置の画素の構成を説明する概 略的な断面図である。
圆 28]図 25において一点鎖線で示した P— P面で、第 1浮遊拡散領域、第 1の n型表 面埋込領域、第 2の n型表面埋込領域、第 2浮遊拡散領域を切る断面におけるポテ ンシャル図である。
[図 29]本発明の第 7の実施の形態に係る固体撮像装置の画素の構成を説明する概 略的な断面図（図 28の A— A方向力も見た模式的な断面図）である。
[図 30]本発明の第 7の実施の形態に係る固体撮像装置の画素の構成を説明する概 略的な平面図である。
[図 31]図 29において一点鎖線で示した P— P面で、第 1浮遊拡散領域、第 2の n型表 面埋込領域、第 1の n型表面埋込領域、第 3の n型表面埋込領域、第 2浮遊拡散領 域を切る断面におけるポテンシャル図である。
符号の説明
CDB…電荷分配電位障壁、
PW1…第 1のポテンシャル井戸、
PW2…第 2のポテンシャル井戸、
X 〜X ;X 〜X ； ;X 〜X …画素、
11 lm 21 2m nl nm
A 〜A ； A 〜A ； ； A 〜A …用バッファアンプ、
11 lm 21 2m nl nm
AD…電荷蓄積ダイオード、
AD1…第 1電荷蓄積ダイオード、
AD2' · ·第 2電荷蓄積ダイオード、
Β.· ··垂直信号線、
C…入力容量、
1
C…積分容量、
2
c…低感度信号用サンプルホールド容量，置換型共通サンプルホールド容量，高
3
感度信号用サンプルホールド容量、
D 〜D ； D 〜D ； ； D 〜D …検出回路、
11 lm 21 2m nl nm
H…水平アナログ出力線、
a
H…ビットディジタル出力線、
d
H
h…高感度信号用水平アナログ出力線、
H…低感度信号用水平アナログ出力線、 PD…フォトダイオード、
PD/AD- ··フォトダイオード兼電荷蓄積ダイオード、 Q , Q , · ··, Q , · ··, Q…カラム処理回路、
1 2 j m
s 〜s…スィッチ、
1 7
T …信号読み出しトランジスタ (増幅トランジスタ）、
Aij
T …第 1信号読み出しトランジスタ (増幅トランジスタ）、
Aijl
T …第 2信号読み出しトランジスタ (増幅トランジスタ）、
Aij2
τ …定電流トランジスタ、
LNij
T …第 1定電流トランジスタ、
LNijl
T …第 2定電流トランジスタ、
し Nij2
T …リセットトランジスタ、
raj
T …第 1リセットトランジスタ、
Rijl
T …第 2リセットトランジスタ、
Rij2
T …スイッチングトランジスタ、
Sij
T …第 1スイッチングトランジスタ、
Sijl
T …第 2スイッチングトランジスタ、
Sij2
1…画素アレイ部、
2· ··水平走査回路 (水平シフトレジスタ）、
3· ··垂直走査回路 (垂直シフトレジスタ）、
4…タイミング発生回路、
5· ··信号処理部、
7· ··バイアス発生回路、
13, 15, 17, 18, 23· ··第 2の n型表面埋込領域、
14, 16, 22"'第1の11型表面埋込領域、
19, 25, 29· · ·ρ型ピユング層、
20…半導体層、
21…半導体基板、
24, 28· ··第 3の η型表面埋込領域、 26· ··第 1浮遊拡散領域、
27· ··第 2浮遊拡散領域、
31· ··第 1電荷転送部 (第 1転送ゲート電極)、
32· ··第 2電荷転送部 (第 2転送ゲート電極)、
33· 層間絶縁膜、
34· ··遮光膜、
35· '·コンタクトプラグ、
36· '·コンタクトプラグ、
37· ··電荷流入制御ゲート (低感度電荷流入制御ゲート）、
38· ··高感度電荷流入制御ゲート、
91· '·ノイズキャンセルアンプ、
92· '·比較器、
93· ··第 1AND回路、
94· ··第 2AND回路
発明を実施するための最良の形態
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考 慮することによって容易に理解できる。引き続いて、図面を参照して、本発明の第 1〜 第 7の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分 には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平 面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきで ある。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきもので ある。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれて いることは勿論である。
又、以下に示す第 1〜第 7の実施の形態は、本発明の技術的思想を具体化するた めの装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材 質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想 は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えること ができる。 尚、以下の第 1〜第 7の実施の形態の説明では、第 1導電型を p型、第 2導電型を n 型として説明するが、第 1導電型が n型、第 2導電型を p型としても、電気的な極性を 反対にすれば同様な効果が得られることは容易に理解できるであろう。
[0014] (第 1の実施の形態）
本発明の第 1の実施の形態に係る固体撮像装置（2次元イメージセンサ）は、図 1に 示すように、画素アレイ部 1と周辺回路部（2, 3, 4, 5)とを同一の半導体チップ上に 集積ィ匕している。画素アレイ部 1には、 2次元マトリクス状に多数の画素 X (i= l〜m; j = l〜！ i:m, nはそれぞれ整数である。）が配列されており、方形状の撮像領域を構 成している。そして、この画素アレイ部 1の左辺部にはタイミング発生回路 4を介して 垂直シフトレジスタ (垂直走査回路） 3が、下辺部には水平シフトレジスタ（水平走査 回路） 2が設けられ、画素アレイ部 1の右辺部の下辺側にはバイアス発生回路 7が設 けられている。図 1では、 i行 j列の画素 Xにのみ、その内部構造を例示している力 そ れぞれの画素 X 〜X ;X 〜X ； ;X〜X ； ;X 〜X は、 ii 列の画
11 lm 21 2m il im nl nm
素 Xと同様に、検出回路 D 〜D ； D 〜D ； ； D〜D ； ； D 〜D 及 ij 11 lm 21 2m il im nl nm び電圧読み出し用バッファアンプ A 〜A ； A 〜A ； ;A〜A ； ； A
11 lm 21 2m il im nl
〜A を備える。検出回路 D (i= l〜m;j = l〜n:m, nはそれぞれ整数である。）は nm リ
、図 2に示すように、半導体基板 (第 1導電型半導体領域) 21の上部に設けられた半 導体光電変換素子 (フォトダイオード) PD、第 1電荷蓄積ダイオード AD1,第 2電荷 蓄積ダイオード AD2,第 1電荷転送部 (第 1転送ゲート電極) 31及び第 2電荷転送部 (第 2転送ゲート電極) 32を備える。
[0015] タイミング発生回路 4及びこれを駆動する垂直シフトレジスタ（垂直走査回路） 3、並 びに水平シフトレジスタ（水平走査回路） 2によって画素アレイ部 1内の画素 Xが順次 走査され、画素信号の読み出しや電子シャツタ動作が実行される。即ち、本発明の 第 1の実施の形態に係る固体撮像装置では、画素アレイ部 1を各画素行 X 〜X ;X
11 lm
〜x ； ;x〜x ； ;X 〜x 単位で垂直方向に走査することにより、各
21 2m il im nl nm
画素行 X 〜x ;x 〜x ； ;x〜x ; ;x 〜x の画素信号を各画素
11 im 21 2m il im nl nm
列 X 〜x ;x 〜x ； ;x〜x ; ;X 〜x 毎に設けられた垂直信号線
11 nl 12 n2 lj nj lm nm
によって画素信号を読み出す構成となって ヽる。 各画素 X 〜x ;x 〜x ； ;x〜x ； ;x 〜x からの信号読み出し
11 lm 21 2m il im nl nm
については、おおむね通常の CMOSイメージセンサと同様であり、画素アレイ部 1の 下段（出力側）には、複数のカラム処理回路 Q , Q , , Q , , Qを、それ
1 2 j m
ぞれ画素列 X 〜X ;X 〜x ； ;x〜x ； ;X 〜x に対応して配置し
11 nl 12 n2 lj nj lm nm
て、信号処理部 5を構成している。画素アレイ部 1から垂直信号線によって読み出さ れた画素列 X 〜X の画素信号は、この信号処理部 5のカラム処理回路 Qに順次入
11 nl 1
力され、画素固有ノイズの除去処理が施される。同様に、画素列 X 〜x の画素信
12 n2
号は、この信号処理部 5のカラム処理回路 Qに順次入力され、画素固有ノイズの除
2
去処理が施され、 、画素列 X〜Xの画素信号は、この信号処理部 5のカラム
lj nj
処理回路 Qに順次入力され、画素固有ノイズの除去処理が施される。又、画素列 X
j lm
〜X の画素信号は、この信号処理部 5のカラム処理回路 Qに順次入力され、画素 nm m
固有ノイズの除去処理が施される。即ち、画素アレイ部 1の各単位画素 Xには、それ を構成する MOSトランジスタ等による固有の特性誤差が含まれているため、各単位 画素 X力 読み出した画素信号でそのまま映像信号を構成すると、各画素 X間での 特性のバラツキが映像信号に影響し、画像中にノイズとして現れる。
図 2及び図 3の (a)部に、本発明の第 1の実施の形態に係る固体撮像装置の画素 アレイ部 1を構成する画素 Xの概略構造を模式的に示す。図 3の（a)部は、本発明の 第 1の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な平面図で ある。図 2の中央に示したフォトダイオード PDは、 p型半導体基板 (第 1導電型半導体 領域) 21をアノード領域とし、このアノード領域となる p型半導体基板 (第 1導電型半 導体領域) 21の上部に設けられた力ソード領域となる第 1の n型表面埋込領域 22と 備えている。この第 1の n型表面埋込領域 22の上部には、 p型ピユング層 25が配置さ れている。フォトダイオード PDを構成する p型半導体基板 (第 1導電型半導体領域) 2 1は、電荷生成領域として機能するので、不純物密度 6 X 10u Cm 3程度以上、 2 X 10 15cm 3程度以下が好ましい。尚、 p型半導体基板 21の代わりに、不純物密度 4 X 101 7cm 3程度以上、 1 X 1021cm 3程度以下のシリコン基板の上に、不純物密度 6 X 1011 cm 3程度以上、 2 X 1015cm 3程度以下のシリコンェピタキシャル成長層を形成した 構造を採用し、シリコンェピタキシャル成長層を電荷生成領域となる第 1導電型半導 体領域として用いても良い。工業的な意味力もは、不純物密度 8 X 1017cm 3程度以 上、 1 X 102Qcm 3程度以下のシリコン基板の上に、不純物密度 6 X 1013cm 3程度以 上、 1. 5 X 1015cm 3程度以下のシリコンェピタキシャル成長層を形成して第 1導電型 半導体領域とすれば、市場での入手も容易で好ましい。第 1の n型表面埋込領域 22 は、不純物密度 2 X 1015cm 3〜6 X 1017cm 3程度の比較的低濃度の n型半導体領 域である。より好ましくは、第 1の n型表面埋込領域 22は、不純物密度 5 X 1016cm 3 程度以上、 5 X 10"cm 3程度以下、代表的には、例えば 4 X 1016cm 3程度の不純物 密度の値が採用可能であり、その厚さは 0. 1〜3 111程度、好ましくは0. 2〜0. 5 μ m程度とすることが可能である。 p型ピニング層 25は、不純物密度 3 X 1017cm 3〜1. 5 X 102Gcm 3程度の比較的高濃度で、その厚さは 20ηπ！〜 1. 0 μ m程度、好ましく は 50nm〜300nm程度とすれば良!、。
更に、図 2及び図 3の（a)部に示すように、フォトダイオード PDの左側には第 1電荷 蓄積ダイオード AD1が、右側には第 2電荷蓄積ダイオード AD2が接続されている（ 但し、図 2及び図 3の（a)部に示す配置は、一例であり、例えば、逆にフォトダイオード PDの右側に第 1電荷蓄積ダイオード AD 1、左側には第 2電荷蓄積ダイオード AD2 が配置されたトポロジーでも良いことは容易に理解できるであろう。 ) o第 1電荷蓄積 ダイオード AD1は、フォトダイオード PDを構成している第 1の n型表面埋込領域 22の 左側に接触した第 2の n型表面埋込領域 23と、この第 2の n型表面埋込領域 23の下 部に配置された P型半導体基板 (第 1導電型半導体領域) 21の一部をアノード領域と して備えている。第 2電荷蓄積ダイオード AD2は、フォトダイオード PDを構成してい る第 1の n型表面埋込領域 22の右側に接触した第 3の n型表面埋込領域 24と、この 第 3の n型表面埋込領域 24の下部に配置された p型半導体基板 (第 1導電型半導体 領域) 21の一部をアノード領域として備えている。第 2の n型表面埋込領域 23及び第 3の n型表面埋込領域 24は、第 1の n型表面埋込領域 22の不純物密度より高く設定 するのが好ましぐ例えば、それぞれ不純物密度 5 X 1016cm 3〜1 X 1019cm 3程度の 比較的高濃度の n型半導体領域とすることが好ま ヽ。第 2の n型表面埋込領域 23 及び第 3の n型表面埋込領域 24の上部には、 p型ピユング層 25がフォトダイオード P Dの上部力も左右に延在している。 p型ピユング層 25は、ダーク時の表面でのキヤリ ァの生成を抑制する層であり、ダーク電流削減のために好まし 、層として用 ヽて 、る 。したがって、ダーク電流が問題とならない用途 (応用）等では、構造上、 p型ピニング 層 25を省略しても構わない。
[0018] 本発明の第 1の実施の形態に係る固体撮像装置では、図 3の (a)部に示すように、 第 1の n型表面埋込領域 22と第 2の n型表面埋込領域 23との接合面積よりも、第 1の n型表面埋込領域 22と第 3の n型表面埋込領域 24との接合面積を小さくしている。 図 3の（a)部に示した平面図では、第 1の n型表面埋込領域 22の平面パターンを段 差部のある多角形（ 12角形)で示して 、る力 第 1の n型表面埋込領域 22の平面パ ターンが第 2の n型表面埋込領域 23の平面パターンと重畳する部分に位置する第 1 の n型表面埋込領域 22の左辺の幅 Wよりも、第 1の n型表面埋込領域 22の平面パタ
1
一ンが第 3の n型表面埋込領域 24の平面パターンと重畳する部分に位置する第 1の n型表面埋込領域 22の右辺の幅 Wを狭くしている。即ち、図 3の（a)部に示した平面
2
図上、フォトダイオード PD力 第 2電荷蓄積ダイオード AD2に電荷が流入する境界 領域の幅 Wを、フォトダイオード PD力も第 1電荷蓄積ダイオード AD1に電荷が流入
2
する境界領域の幅 Wより狭くしている。
1
[0019] 図 3の (b)部は、図 2において一点鎖線で示した P— P面で、第 1浮遊拡散領域 26 、第 2の n型表面埋込領域 23、第 1の n型表面埋込領域 22、第 3の n型表面埋込領 域 24、第 2浮遊拡散領域 27を切る断面におけるポテンシャル図であり、電荷 (電子） を黒丸で示している。図 3の (b)部の中央部が電荷分配電位障壁 CDBとなる第 1の n 型表面埋込領域 22の伝導帯端のポテンシャル分布であり、その左側に第 1電荷蓄 積ダイオード AD1がなすポテンシャル井戸（第 1のポテンシャル井戸） PW1が示され 、更に第 1のポテンシャル井戸 PW1の左側に、右上がりのハッチングで示した第 1浮 遊拡散領域 26のポテンシャル井戸が示されている。第 1のポテンシャル井戸 PW1と 第 1浮遊拡散領域 26のポテンシャル井戸との間の矩形の電位障壁は、第 1転送ゲー ト電極 31直下の p型半導体基板 (第 1導電型半導体領域) 21の伝導帯端のポテンシ ャル分布に相当する。同様に、第 1の n型表面埋込領域 22の伝導帯端のポテンシャ ル分布 (電荷分配電位障壁) CDBの右側に第 2電荷蓄積ダイオード AD2がなすポ テンシャル井戸（第 2のポテンシャル井戸） PW2が示され、更に第 2のポテンシャル井 戸 PW2の右側に、右上がりのハッチングで示した第 2浮遊拡散領域 27のポテンシャ ル井戸が示されて!/、る。第 2のポテンシャル井戸 PW2と第 2浮遊拡散領域 27のポテ ンシャル井戸との間の矩形の電位障壁は、第 2転送ゲート電極 32直下の p型半導体 基板 (第 1導電型半導体領域) 21の伝導帯端のポテンシャル分布に相当する。
画素アレイ部 1の画素では、フォトダイオード PDは光に応答して電荷を生成する。 第 1および第 2のポテンシャル井戸 PW1、PW2に蓄積される電荷はフォトダイオード PDによって提供される。第 1および第 2のポテンシャル井戸 PW1、 PW2に蓄積され る電荷が共通のフォトダイオードによって生成され、 1つのフォトダイードから分流した 電荷を用いるので、 2種類の感度の信号の空間的な位置ずれが生じにくい。また、フ オトダイオード PDは、電荷分配電位障壁 CDBを含む。
[0020] 図 3の（a)部に示した平面図の構成を採用することにより、同じ光量に対しても、第 2 電荷蓄積ダイオード AD2に蓄積される電荷 (電子）が、第 1電荷蓄積ダイオード AD1 に蓄積される電荷 (電子)よりも少なくなり、固体撮像装置の光量に対するダイナミック レンジの拡大がされる。即ち、図 3の（b)部のポテンシャル図に示すように、本発明の 第 1の実施の形態に係る固体撮像装置にお ヽては、 1つのフォトダイオード PDで発 生した光電子力 左側の第 1のポテンシャル井戸 PW1及び右側の第 2のポテンシャ ル井戸 PW2に、それぞれある比率 (分配率)を持って分配される。
[0021] 図 4の (a)部は、本発明の第 1の実施の形態に係る固体撮像装置の第 1電荷蓄積 ダイオード感度特性を示し、図 4の (b)部は、本発明の第 1の実施の形態に係る固体 撮像装置の第 2電荷蓄積ダイオードの感度特性を示す。図 3の (a)部の平面図に例 示した構造により、第 1の実施の形態に係る固体撮像装置の画素 Xによれば、図 4に 示すように、第 2電荷蓄積ダイオード AD2に蓄積される電荷の感度が、第 1電荷蓄積 ダイオード AD1のそれよりも低くなる。即ち、図 4の（a)部に示したように、第 1電荷蓄 積ダイオード AD1の信号 (蓄積電荷量) Q が比較的低!ヽ入射光量に対して飽和す
D1
るのに対して、図 4の（b)部に示したように、第 2電荷蓄積ダイオード AD2の信号 (蓄 積電荷量) Q
D2は、比較的強い入射光量に対しても飽和せずに線形に蓄積がなされ ること〖こなる。したがって、第 1電荷蓄積ダイオード AD1及び第 2電荷蓄積ダイオード AD2の出力を画素 Xの出力として合成することで固体撮像装置の入射光量に対す るダイナミックレンジの拡大がなされる。つまり、第 1電荷蓄積ダイオード AD1の信号 を高感度信号、第 2電荷蓄積ダイオード AD2の信号を低感度信号として、高感度信 号と低感度信号とを用いて入射光量に対するダイナミックレンジの拡大を行うことが できる。
[0022] 再び図 2及び図 3の（a)部に戻るが、第 1の実施の形態に係る固体撮像装置の画素 Xには、第 1転送ゲート電極 31と第 1転送ゲート電極 31により転送された電荷を蓄積 する第 1浮遊拡散領域 26が第 2の n型表面埋込領域 23の左側に配置され、同様に、 第 2転送ゲート電極 32と、第 2転送ゲート電極 32により転送された電荷を蓄積する第 2浮遊拡散領域 27とが、第 3の n型表面埋込領域 24の右側に配置されている。第 1 転送ゲート電極 31及び第 2転送ゲート電極 32の上には層間絶縁膜 33が形成され、 層間絶縁膜 33中に設けられたコンタクトホールの内部には、第 1浮遊拡散領域 26に 接するコンタクトプラグ 35及び第 2浮遊拡散領域 27に接するコンタクトプラグ 36が埋 込まれている。
[0023] コンタクトプラグ 35を介して、第 1浮遊拡散領域 26には、電圧読み出し用バッファァ ンプ Aのリセットトランジスタ T のソース電極が接続されている。図 2では図示を省略 ϋ Rij
しているが、電圧読み出し用バッファアンプ Aのリセットトランジスタ T は、図 2におい
ϋ Rij
て、第 1浮遊拡散領域 26を第 1リセットソース電極として、第 1リセットソース電極の左 側に隣接した第 1リセットゲート電極と、この第 1リセットゲート電極を介して、第 1浮遊 拡散領域 (第 1リセットソース電極) 26に対向する第 1リセットドレイン領域を配置し、 図 2において、第 2浮遊拡散領域 27を第 2リセットソース電極として、第 2リセットソー ス電極の右側に隣接した第 2リセットゲート電極と、この第 2リセットゲート電極を介し て、第 2浮遊拡散領域 (第 2リセットソース電極) 27に対向する第 2リセットドレイン領域 とを更に配置して、構成しても良い。この場合は、第 1浮遊拡散領域 (第 1リセットソー ス電極) 26、第 1リセットゲート電極及び第 1リセットドレイン領域とで第 1リセットトラン ジスタ T となる MOSトランジスタが形成され、第 2浮遊拡散領域 (第 2リセットソース
Rij
電極) 27、第 2リセットゲート電極及び第 2リセットドレイン領域とで第 2リセットトランジ スタ T となる MOSトランジスタが形成されるが、図 2では単一のリセットトランジスタ T
Rij R で等価回路的に表現している。勿論、表面配線で、第 1浮遊拡散領域 26及び第 2 浮遊拡散領域 27に単一のリセットトランジスタ T を接続しても良い。リセットトランジス
Rij
タ T のリセットゲート電極に対し、リセット信号 Rをハイ（H)レベル (R = 'T，）にして、
Rij i i
第 1浮遊拡散領域 26及び第 2浮遊拡散領域 27に蓄積された電荷をそれぞれ吐き出 し、第 1浮遊拡散領域 26及び第 2浮遊拡散領域 27をリセットする。
[0024] 図 2に示すように、第 1浮遊拡散領域 26にはコンタクトプラグ 35を介して、第 2浮遊 拡散領域 27にはコンタクトプラグ 36を介して、表面配線により、電圧読み出し用バッ ファアンプ Aを構成する信号読み出しトランジスタ (増幅トランジスタ) T のゲート電
U Aij
極が接続されている。信号読み出しトランジスタ（増幅トランジスタ) τ のドレイン電極
Aij
は電源 V に接続され、ソース電極は画素選択用のスイッチングトランジスタ T のドレ
DD Sij イン電極に接続されている。画素選択用のスイッチングトランジスタ T のソース電極
Sij
は、 j列の垂直信号線 Bに接続され、ゲート電極には i行の水平ラインの垂直選択信 号 Sが垂直シフトレジスタ (垂直走査回路） 3に駆動されてタイミング発生回路 4から与 えられる。
[0025] 例えば、図 1に示した画素アレイ部 1の j列目の垂直信号線 Bには、共通の負荷とな
J
る定電流トランジスタ T が接続され，例えば i行 j列目の電圧読み出し用バッファアン
LNj
プ Aと，定電流トランジスタ T とによって，ソースフォロワ回路が形成され、ソースフォ ij LNj
ロワ回路の出力 V 力カラム処理回路 Qに読み出される。図示を省略している力 他 outj J
の列の垂直信号線 B , B , , B , B , , Bにも同様に、共通の負荷とな
1 2 rl j+l m
る定電流トランジスタ τ , τ , , τ , τ , , Τ がそれぞれ接続さ し N1 し Ν2 し Nj~l し Nj+1 し Nm
れてソースフォロワ回路が形成され、ソースフォロワ回路の出力 V , V ， , V outl out2
, V , , V 力 それぞれカラム処理回路 Q , Q , , Q , Q , · · · outj- 1 outj+ 1 outm 1 2 卜 1 j+ 1
· · , Q に読み出される。
m
[0026] 図 2に示す垂直信号線 Bの場合、電圧読み出し用バッファアンプ Aの画素選択用
J 1J
のスイッチングトランジスタ T のゲート電極に i行の垂直選択信号 Sをハイレベル（S
Sij i i
= "1")にする信号を印加してスイッチングトランジスタ T を導通させ、且つ、定電流
Sij
トランジスタ T のゲート電極に、ノィァス発生回路 7から一定電圧 Vbを印加すること
LNj
により、信号読み出しトランジスタ (増幅トランジスタ) T で増幅された第 1浮遊拡散領
Aij
域 26,第 2浮遊拡散領域 27に蓄積された電荷 (第 1電荷蓄積ダイオード AD1及び 第 2電荷蓄積ダイオード AD2の信号)をソースフォロワ回路の出力 V として画素ァ outj
レイ部 1の外に読み出す。
[0027] 図 2に示すように、遮光膜 34の開口部は、光電荷の発生が、フォトダイオード PDを 構成している第 1の n型表面埋込領域 22の下部の p型半導体基板 (第 1導電型半導 体領域) 21で生じるように選択的に設けられている。図 2では、最下層の層間絶縁膜 33のみを示している力 遮光膜 34は、図示を省略した多層配線構造をなす複数の 層間絶縁膜の内の 、ずれかの上部に設けられたアルミニウム (A1)等の金属薄膜で 構成すれば良い。
[0028] くカラム処理回路 >
図 5は、図 1に示した画素アレイ部 1の j列目の画素列 X〜Xの信号を j列目の垂直 信号線 B及びこの垂直信号線 Bに共通の負荷となる定電流トランジスタ T を介して j j LNj 読み出すノイズキャンセル回路である。このノイズキャンセル回路は、垂直信号線 Bと 定電流トランジスタ T がなすソースフォロワ回路の出力 V に一方の電極が接続さ
LNj outj
れた入力容量 Cと、入力容量 Cの他方の電極に一方の電極が接続された積分容量
1 1
Cと、入力容量 Cの他方の電極に入力端子が接続されたノイズキャンセルアンプ 91
2 1
とを備える。積分容量 Cの他方の電極は、スィッチ Sを介して基準電圧線 V に接続
2 3 R1 されている。ノイズキャンセルアンプ 91には、ノイズキャンセルアンプ 91の入力端子と 出力端子間を短絡可能なスィッチ S力 ノイズキャンセルアンプ 91に並列に接続さ
1
れている。
ノイズキャンセルアンプ 91の入力端子と積分容量 Cの他方の電極間にはスィッチ S
2 2 が接続されている。
[0029] ノイズキャンセルアンプ 91の出力端子は更に分岐し、一方の分岐（図 5において左 側の分岐）はスィッチ Sを介して高感度信号用サンプルホールド容量 Cの一方の電
4 3
極に、他方の分岐（図 5において左側の分岐）はスィッチ Sを介して低感度信号用サ
5
ンプルホールド容量 Cの一方の電極に接続されている。高感度信号用サンプルホー
3
ルド容量 Cの他方の電極及び低感度信号用サンプルホールド容量 Cの他方の電極
3 3
は、それぞれ接地されている。
[0030] 高感度信号用サンプルホールド容量 Cの一方の電極は、更にスィッチ Sを介して 高感度信号用水平アナログ出力線 Hに接続され、低感度信号用サンプルホールド h
容量 Cの一方の電極は、更にスィッチ Sを介して低感度信号用水平アナログ出力線
3 7
Hに接続されている。スィッチ S及びスィッチ Sには、水平シフトレジスタ（水平走査
1 6 7
回路） 2から水平選択信号 SH(j)が与えられている。
[0031] 図 6のタイミング図を用いて、図 5に示したカラム処理回路 Qの動作を説明する。図 6では、上から順に、第 i行目の画素行 X〜X への制御信号である垂直選択信号 S il
, リセット信号 R ,第 1転送信号 TX1 ,第 2転送信号 TX2 , i行 j列の画素 Xの出力 信号，スィッチ Sを制御する制御信号 φ ,スィッチ Sを制御する制御信号 φ ,スイツ
1 1 2 2 チ Sを制御する制御信号 φ ,スィッチ Sを制御する第 1サンプルホールド信号 φ
3 3 4 SH1
,スィッチ Sを制御する第 2サンプルホールド信号 φ の時間的変化をそれぞれ示し
5 SH2
ている。
(a)先ず、 i行のリセット信号 Rをハイ（H)レベル (R = "l")にして、画素 X内の第 1 浮遊拡散領域 26及び第 2浮遊拡散領域 27の電位をリセットする。更に、スィッチ S
1 を導通状態（閉状態)，スィッチ Sを遮断状態 (開状態)，スィッチ Sを導通状態（φ
2 3 1
=Τ， φ 0", φ = "1")とし、更に i行の垂直選択信号 Sをハイレベル（S = "l"
2 3 i i
)にすることにより、画素 X内の第 1浮遊拡散領域 26及
び第 2浮遊拡散領域 27のリセット状態の電位レベルを、垂直信号線 Bを介して図 5の 入力容量 Cにサンプルする。
1
[0032] (b)その後、スィッチ Sを遮断状態，スィッチ Sを導通状態，スィッチ Sを遮断状態
1 2 3
とし、図 5の回路のノイズキャンセルアンプ 91を増幅モードにする（φ = "0"， φ = "
1 2
1", φ = "0")。次いで、第 1転送信号 TX1を第 1転送ゲート電極 31に印加し、第 1
3 i
電荷蓄積ダイオード AD1の第 2の n型表面埋込領域 23から第 1浮遊拡散領域 26へ 信号電子を転送する。その結果、第 1浮遊拡散領域 26の電位が変化し、ノイズキヤ ンセルアンプ 91の出力には、画素 Xの固定パターンノイズと、リセットノイズが除去さ れた高感度信号が現れる。スィッチ Sを導通状態とし、その後スィッチ Sを遮断状態
4 4
に戻すことにより、ノイズキャンセルアンプ 91の出力を高感度信号用サンプルホール ド容量 Cに記憶する（ φ = "1"とし、その後 φ = "0"に戻す)。これにより高感度
3 SHI SH1
信号が、図 5の左下に示した高感度信号用サンプルホールド容量 Cに記憶される。 [0033] (c)再び、 i行のリセット信号 Rをハイ（H)レベル (R = "l，，）にして、画素 内の第 1 浮遊拡散領域 26及び第 2浮遊拡散領域 27の電位をリセットする。更に、スィッチ S
1 を導通状態（閉状態)，スィッチ Sを遮断状態 (開状態)，スィッチ Sを導通状態（φ
2 3 1
= Τ， φ 0", φ = "1")とし、更に i行の垂直選択信号 Sをハイレベル（S = "l"
2 3 i i
)にすることにより、画素 X内の第 1浮遊拡散領域 26及び第 2浮遊拡散領域 27のリセ ット状態の電位レベルを、垂直信号線 Bを介して図 5の入力容量 Cにサンプルする。
j 1
[0034] (d)その後、スィッチ Sを遮断状態，スィッチ Sを導通状態，スィッチ Sを遮断状態
1 2 3
とし、図 5の回路のノイズキャンセルアンプ 91を増幅モードにする（φ = "0"， φ = "
1 2
1", φ = "0")。次いで、第 2転送信号 TX2を第 2転送ゲート電極 32に印加し、第 3
3 i
の n型表面埋込領域 24から第 2浮遊拡散領域 27へ信号電子を転送する。その結果 、第 2浮遊拡散領域 27の電位が変化し、ノイズキャンセルアンプ 91の出力には、画 素 Xの固定パターンノイズと、リセットノイズが除去された低感度信号が現れる。スイツ チ Sを導通状態とし、その後スィッチ Sを遮断状態に戻すことにより、ノイズキャンセ
5 5
ルアンプ 91の出力を、図 5の右下に示した低感度信号用サンプルホールド容量 Cに
3 記憶する（Φ = "1"とし、その後 φ = "0"に戻す)。
SH2 SH2
[0035] (e)水平読み出し期間に、スィッチ S及びスィッチ Sを導通状態にして，高感度信
6 7
号用サンプルホールド容量 C及び低感度信号用サンプルホールド容量 Cに記憶さ
3 3 れた高感度信号及び低感度信号を逐次読み出す。 j列目の水平選択信号 SH(j)が 与えられる際に、 C3に記憶された電荷が、高感度信号用水平アナログ出力線 H及 h び低感度信号用水平アナログ出力線 Hに流れ出し、読み出しがなされる。
1
[0036] 尚、図 5に示したカラム処理回路 Q及び図 6のタイミング図に示した読み出しの方法 は、基本的な思想としては、一般的な MOS型固体撮像装置のカラム処理回路や読 み出しの方法と概略として大差なぐ回路方式もここで述べたものに限定するもので はない。
[0037] <カラム処理回路の第 1変形例 >
本発明の第 1の実施の形態の第 1変形例に係る固体撮像装置は、 2次元マトリクス 状に多数の画素 X (i= l〜m;j = l〜n:m, nはそれぞれ整数である。）を配列した 画素アレイ部 1の左辺部にタイミング発生回路 4を介して垂直シフトレジスタ (垂直走 查回路） 3が、右辺部の下辺側にバイアス発生回路 7が設けられ、画素アレイ部 1の 下辺部に水平シフトレジスタ（水平走査回路） 2が配置される点や、画素 Xの構造は 、第 1の実施の形態に係る固体撮像装置と同様であり、重複した説明を省略する（図 1参照。）。
[0038] 図示を省略しているが、第 1の実施の形態の第 1変形例に係る固体撮像装置は、 高感度信号に関しては、高感度信号用カラム処理回路 Qを固体撮像装置の画素ァ jh
レイ部 1の上部に設け、低感度信号に関しては、低感度信号用カラム処理回路 Qを
j 固体撮像装置の画素アレイ部 1の下部に設けている点が、第 1の実施の形態に係る 固体撮像装置とは異なる。
[0039] 即ち、第 1の実施の形態の第 1変形例に係る固体撮像装置においては、高感度信 号用カラム処理回路 Q及び低感度信号用カラム処理回路 Qの 2つのカラム処理回 jh J
路で、高感度信号と低感度信号とをそれぞれ独立に読み出すことが可能である。
[0040] 尚、高感度信号用カラム処理回路 Q用の第 1の水平シフトレジスタ (水平走査回路 jh
)と低感度信号用カラム処理回路 Q用の第 2の水平シフトレジスタ (水平走査回路)を
]1
別個に配置するレイアウト等、半導体チップ上のレイアウトは種々の選択の自由度が あることは勿！^である。
[0041] <カラム処理回路の第 2変形例 >
本発明の第 1の実施の形態の第 2変形例に係る固体撮像装置は、第 1の実施の形 態に係る固体撮像装置の説明に用いた図 1と同様に、 2次元マトリクス状に多数の画 素 X (i= l〜m;j = l〜n:m, nはそれぞれ整数である。）を配列した画素アレイ部 1 の左辺部にはタイミング発生回路 4を介して垂直シフトレジスタ (垂直走査回路） 3が、 右辺部の下辺側にはバイアス発生回路 7が設けられている。画素アレイ部 1の下辺部 には水平シフトレジスタ (水平走査回路） 2と、複数のカラム処理回路 Q , Q , ,
1 2
Q , , Q力 なる信号処理部 5が配置されている力 カラム処理回路 Q , Q , · j m 1 2
· · · · , Q , , Q の構成が、図 7に示すようなノイズキャンセル回路を備える点で j m
第 1の実施の形態に係る固体撮像装置とは異なる。
[0042] 即ち、第 1の実施の形態に係る固体撮像装置では、第 1電荷蓄積ダイオード AD1 及び第 2電荷蓄積ダイオード AD2の両方の信号を、高感度信号用水平アナログ出 力線 H及び低感度信号用水平アナログ出力線 Hの 2本の水平アナログ出力線を用 h 1
いて、信号処理部 5の外部に読み出し、信号処理部 5の外部で合成処理が可能なよ うにし、広ダイナミックレンジの信号を得る例を示した力 図 7に示すように、第 1の実 施の形態の第 2変形例に係る固体撮像装置のカラム処理回路 Q , Q , , Q , ·
1 2 j
• · · · , Qは、それぞれ 1つの比較器 92を有し、画素アレイ部 1のそれぞれの列毎に m
比較器 92によって高感度信号の振幅を判断し、比較器 92の判断が基準値以上であ れば、それぞれの列毎に、外部への読み出しを低感度信号に置き換えて読み出す ようにし、列毎のサンプルホールドキャパシタを 1個にし、水平アナログ出力線の本数 を 1本にしたものである。
[0043] 図 7は j列のカラム処理回路 Qのノイズキャンセル回路を示すものであり、図 1に示し た画素アレイ部 1の j列目の画素列 X〜Xの信号を垂直信号線 Bを介して読み出す lj nj j
。このため、 j列目の垂直信号線 Bに一方の電極が接続された入力容量 Cと、入力容 i 1 量 Cの他方の電極に一方の電極が接続された積分容量 Cと、入力容量 Cの他方の
1 2 1 電極に入力端子が接続されたノイズキャンセルアンプ 91とを備える。積分容量 Cの
2 他方の電極は、スィッチ Sを介して第 1基準電圧線 V に接続されている。ノイズキヤ
3 R1
ンセルアンプ 91には、ノイズキャンセルアンプ 91の入力端子と出力端子間を短絡可 能なスィッチ S力 ノイズキャンセルアンプ 91に並列に接続されている。ノイズキャン
1
セルアンプ 91の入力端子と積分容量 Cの他方の電極間にはスィッチ Sが接続され
2 2
ている。
[0044] ノイズキャンセルアンプ 91の出力端子は更に分岐し、一方の分岐はスィッチ Sを介
4 して置換型共通サンプルホールド容量 Cの一方の電極に、他方の分岐は比較器 92
3
の第 1入力端子に接続されている。比較器 92の第 2入力端子には、参照電圧 V を
2 供給する第 2基準電圧線 V に接続され、比較器 92は、ノイズキャンセルアンプ 91の
2
出力と参照電圧 V とを比較する。比較器 92の出力端子は、第 1AND回路 93の第 2
R2
入力端子に接続され、第 1AND回路 93の第 1入力端子には、制御信号 φ が入力 c2 される。第 1AND回路 93の出力端子は、第 2AND回路 94の第 2入力端子に接続さ れ、第 2AND回路 94の第 1入力端子には、制御信号 φ が入力される。第 2AND回
4
路 94の出力力 サンプルホールド回路のスィッチ Sのサンプルホールド信号 φ とな る。
[0045] 置換型共通サンプルホールド容量 Cの一方の電極は、更にスィッチ Sを介して水
3 6
平アナログ出力線 Hに接続されている。一方、比較器 92の出力端子は、更にスイツ チ Sを介して水平 1ビットディジタル出力線 Hに接続されている。スィッチ S及びスィ
7 d 6 ツチ Sには、水平シフトレジスタ (水平走査回路） 2から水平選択信号 SH(j)が与えら
7
れている。
[0046] 図 7のカラム処理回路 Q , Q , , Q , , Qを採用することにより、第 1の
1 2 j m
実施の形態の第 2変形例に係る固体撮像装置では、出力信号線の数を減らし、又固 体撮像装置の周辺の読み出し回路の面積を削減することができる。
[0047] 尚、第 1の実施の形態の第 2変形例に係る固体撮像装置のそれぞれの画素 Xの構 成は、第 1の実施の形態に係る固体撮像装置と同様に、半導体基板 (第 1導電型半 導体領域) 21の上部に設けられた半導体光電変換素子 (フォトダイオード) PD、第 1 電荷蓄積ダイオード AD1,第 2電荷蓄積ダイオード AD2,第 1電荷転送部 (第 1転送 ゲート電極) 31及び第 2電荷転送部 (第 2転送ゲート電極) 32を備える（図 2参照。 )。
[0048] 図 7に示した第 1の実施の形態の第 2変形例に係る固体撮像装置のカラム処理回 路 Qの動作を、図 8に示すタイミング図を用いて説明する。図 8では、上から順に、第 i 行目の画素行 X〜Xへの制御信号である垂直選択信号 S ,リセット信号 R ,第 1転 il im
送信号 TX1 ,第 2転送信号 TX2 , i行- j列の画素 Xの出力信号，スィッチ Sを制御 i i ϋ 1 する制御信号 φ ,スィッチ Sを制御する制御信号 φ ,スィッチ Sを制御する制御信
1 2 2 3
号 φ ，第 2AND回路 94の制御信号 φ ，スィッチ Sを制御するサンプルホールド信
3 4 4
号 Φ ，比較器 92の制御信号 φ ，第 1AND回路 93の制御信号 φ ，比較器 92の
SH cl c2 出力信号の時間的変化をそれぞれ示している。
[0049] (a)先ず、 i行のリセット信号 Rをハイ (H)レベルにして、画素 X内の第 1浮遊拡散 領域 26及び第 2浮遊拡散領域 27の電位をリセットする。更に、スィッチ Sを導通状
1 態，スィッチ Sを遮断状態，スィッチ Sを導通状態とし、更に i行の垂直選択信号 Sを
2 3 i ノ、ィレベルにすることにより、画素 X内の第 1浮遊拡散領域 26及び第 2浮遊拡散領 域 27のリセット状態の電位レベルを、垂直信号線 Bを介して図 7の入力容量 Cにサ j 1 ンプルする。 [0050] (b)その後、スィッチ Sを遮断状態，スィッチ Sを導通状態，スィッチ Sを遮断状態
1 2 3
とし、図 7の回路のノイズキャンセルアンプ 91を増幅モードにする。次いで、第 1転送 信号 TX1を第 1転送ゲート電極 31に印加し、第 1電荷蓄積ダイオード AD1の第 2の n型表面埋込領域 23から第 1浮遊拡散領域 26へ信号電子を転送する。その結果、 第 1浮遊拡散領域 26の電位が変化し、ノイズキャンセルアンプ 91の出力には、画素 Xの固定パターンノイズと、リセットノイズが除去された高感度信号が現れる。スィッチ Sを導通状態とし、その後スィッチ Sを遮断状態に戻すことにより、ノイズキャンセル
4 4
アンプ 91の出力を置換型共通サンプルホールド容量 Cに記憶する。これにより高感
3
度信号が、置換型共通サンプルホールド容量 Cに記憶される。
3
[0051] (c)再び、 i行のリセット信号 Rをハイ (H)レベルにして、画素 X内の第 1浮遊拡散 領域 26及び第 2浮遊拡散領域 27の電位をリセットする。更に、スィッチ Sを導通状
1 態，スィッチ Sを遮断状態，スィッチ Sを導通状態とし、更に i行の垂直選択信号 Sを
2 3 i ノ、ィレベルにすることにより、画素 X内の第 1浮遊拡散領域 26及び第 2浮遊拡散領 域 27のリセット状態の電位レベルを、垂直信号線 Bを介して図 7の入力容量 Cにサ j 1 ンプルする。
[0052] (d)その後、スィッチ Sを遮断状態，スィッチ Sを導通状態，スィッチ Sを遮断状態
1 2 3
とし、図 7の回路のノイズキャンセルアンプ 91を増幅モードにする。次いで、第 2転送 信号 TX2を第 2転送ゲート電極 32に印加し、第 3の n型表面埋込領域 24から第 2浮 遊拡散領域 27へ信号電子を転送する。その結果、第 2浮遊拡散領域 27の電位が変 化し、ノイズキャンセルアンプ 91の出力には、画素 Xの固定パターンノイズと、リセット ノイズが除去された低感度信号が現れる。
[0053] (e)このタイミングでは、ノイズキャンセルアンプ 91の出力は、スィッチ Sが遮断状
4 態であるので比較器 92の第 1入力端子に入力される。比較器 92の第 2入力端子に は、第 2基準電圧線 V から参照電圧 V が供給されているので、比較器 92は、ノイズ
2 2
キャンセルアンプ 91の出力と参照電圧 V とを比較する。比較器 92の出力は、第 1A
2
ND回路 93の第 2入力端子に入力される。第 1AND回路 93の第 1入力端子には、 制御信号 Φ が入力されるので、第 1AND回路 93により比較器 92の出力と制御信 c2
号 φ との論理積の演算がなされる。第 1AND回路 93の出力は、第 2AND回路 94 の第 2入力端子に入力される。第 2AND回路 94の第 1入力端子には、制御信号 φ
4 が入力されるので、第 2AND回路 94により第 1AND回路 93の出力と制御信号 φ と
4 の論理積の演算がなされる。第 2AND回路 94の出力が、サンプルホールド回路のス イッチ Sのサンプルホールド信号 φ となる。図 8に示すように、制御信号 φ が" 1"、
4 SH c2 制御信号 Φ 力 ' 1 "のとき、比較器 92の出力力 ' 1 "であれば、図 8の破線で示したよう
4
に、第 1AND回路 93の出力であるサンプルホールド信号信号 φ カ '1"となり、スィ
SH
ツチ Sが導通状態に変化し、第 2電荷蓄積ダイオード AD2の電荷による信号が置換
4
型共通サンプルホールド容量 Cに記憶される。
3
[0054] (f)水平読み出し期間に、 j列目の水平選択信号 SH(j)が与えられ、スィッチ Sが導
6 通状態になり，置換型共通サンプルホールド容量 Cに記憶された高感度信号又は
3
低感度信号のいずれかが、水平アナログ出力線 Hを介して読み出される。同時に j a
列目の水平選択信号 SH(j)は、スィッチ Sを導通状態にして比較器 92の出力コード
7
を、水平 1ビットディジタル出力線 Hを介して外部に読み出す。比較器 92の出カコー d
ドは、出力されたアナログ信号が、第 1電荷蓄積ダイオード AD1の信号 (高感度信号 )であるか、第 2電荷蓄積ダイオード AD2の信号 (低感度信号)であるかを区別する ために必要で、水平 1ビットディジタル出力線 Hを介して外部に読み出された後、外 d
部の回路で、広ダイナミックレンジの画像を合成する際に利用される。
[0055] <読み出し方法 >
次に、図 2及び図 3の（a)部に示した画素 Xの構造を利用し、高感度信号と低感度 信号を全画素 X 〜X ;X 〜X 〜X
11 lm 21 2m； ;X〜X
ll lm； ;X
nl nmから読み出す全 体のタイミングについて図 9〜図 16のタイミング図を用いて説明する。
[0056] 図 9〜図 16は、第 1電荷蓄積ダイオード AD1による高感度信号 (H)と、第 2電荷蓄 積ダイオード AD2による低感度信号 (L)を、 MOS型固体撮像装置のローリングシャ ッタ動作に基づいて読み出す場合のタイミング図を示しており、図 9〜図 16のタイミン グ図の横軸は時間である。説明の都合上、固体撮像装置の垂直方向の画素数 nが 5 画素 (n= 5)の場合を示して 、るが、垂直方向の画素数 nを任意の垂直画素数に拡 張できることは自明である。又、垂直ブランキング期間や、無効画素読み出しの期間 は考慮されて ヽな 、が、これを挿入することは容易に行える。 [0057] 図 9〜図 16のタイミング図において、 Hは、高感度信号の蓄積と読み出し、 Lは低 感度信号の蓄積と読み出しのタイミングを示し、白枠は、蓄積の期間を示し、右上が りのハッチングで示した枠は読み出しの 1水平周期の期間を表している。
[0058] 尚、図 9〜図 16のタイミング図に示した高感度信号と低感度信号を、同じ水平読み 出し周期（1H)の間に読み出す具体的な回路及び詳細なタイミングについては、図 5 及び図 6を用いて先に説明した通りである。
[0059] [第 1読み出し方法]
図 9は、高感度信号と低感度信号とを同じ水平読み出し期間（1H)に読み出す場 合の蓄積の期間（蓄積時間）と読み出しの期間のそれぞれのタイミングを、第 1番目 の行 (i行目）の画素から順に第 5番目の行 (i+4行目）の画素の画素まで示している
[第 2読み出し方法]
信号の蓄積時間によって、固体撮像装置の感度を調整するため、図 10に示すよう に、高感度信号、低感度信号のそれぞれに対して蓄積時間を短くした電子シャツタ 動作が行えることは明らかである。電子シャツタ動作は、図 2に示した電圧読み出し用 ノ ッファアンプ Aのリセットトランジスタ T の動作を制御して実現できる。即ち、リセッ
ϋ Rij
トトランジスタ T のリセットゲート電極にリセット信号 Rとして高!、電圧を印加しリセット
Rij i
トランジスタ T のゲートを開きっぱなしにし、このタイミングで、第 1転送信号 TX1を
Rij i 第 1転送ゲート電極 31に印加し、更に第 2転送信号 TX2を第 2転送ゲート電極 32に 印加し、第 2の n型表面埋込領域 23及び第 3の n型表面埋込領域 24に蓄積された電 荷をそれぞれ吐き出し、第 2の n型表面埋込領域 23及び第 3の n型表面埋込領域 24 をリセットする期間を調整すれば良い。
[0060] 図 2及び図 3の（a)部に示した画素 Xでは、光電流の流入路の幅の比によって第 1 電荷蓄積ダイオード AD1及び第 2電荷蓄積ダイオード AD2の信号の感度比を変え る構造を示した。しかし、図 2及び図 3の（a)部に示した画素 Xの構造だけでは、高感 度信号と低感度信号の比率を非常に大きくとりたい場合には、この方法だけでは十 分ではない。そこで、図 10に示すようにリセットトランジスタ T を用いた電子シャツタ
Rij
動作によって、蓄積時間の比率によって更に感度比を変え、更にタイミングレンジの 拡大が図れる。
[0061] [第 3読み出し方法]
図 10のタイミング図では、高感度信号と低感度信号の蓄積期間が異なるため、 2つ の信号の同時性が失われ、動きの速い被写体に対しては歪みを生じやすい。そこで 、この問題を解決する読み出し方法を図 11のタイミング図に示す。
[0062] 図 11のタイミング図に示す読み出し方法では、固体撮像装置の全画素 X 〜X ；
11 lm
X 〜x ； ;x〜x ； ;X 〜x の信号の読み出しのための時間を短縮
2l 2m il im nl nm
し、高速に動作を行う。即ち、図 11のタイミング図に示す読み出し方法では、図 9のタ イミング図に示す読み出し方法の場合の 4倍の速度で読むことが可能である。つまり 、図 11のタイミング図に示す読み出し方法では、低感度信号のみに関して、 1フレー ムの期間に、短時間の蓄積後、複数回読み出すことが可能であり、図 11のタイミング 図には、 4回読み出す場合が例示されている。これらの複数回に亘つて読み出され た短時間蓄積信号は、 AZD変換後、ディジタル領域で加算する。
[0063] 図 11のタイミング図に示す読み出し方法によって、低感度信号の単位蓄積時間を 短くして、高感度信号との感度比を高めながら、更に複数回読み出して外部で合成 することで、低感度信号の信号対雑音比を高くすることができる。又、図 11のタイミン グ図に示す読み出し方法おいては、加算によって、信号の蓄積が全フレーム周期に 亘つて行われたのと等価になり、高感度信号と低感度信号の同時性が保たれる。
[0064] [第 4読み出し方法]
図 12のタイミング図に示す読み出し方法は、図 11のタイミング図に示す読み出し 方法を基礎として、更に 2つの信号の感度比を大きくとるために、低感度信号のみに 対して電子シャツタ動作による短時間蓄積動作を加えたものである。この場合、図 11 のタイミング図に示す読み出し方法に比べて、高感度信号と低感度信号の完全なる 同時性は保たれなくなるものの、低感度信号に付いては、 4回の信号の加算により、 1フレームに亘つて平均化されるため、図 11のタイミング図の場合に比べて同時性が 改善される。
[0065] [第 5読み出し方法]
図 13のタイミング図に示す読み出し方法は、図 12のタイミング図に示す低感度信 号を 1フレーム周期内で、複数回読み出す場合に、低感度信号に対して蓄積時間を 短くするリセット動作を加えた読み出し方法を基礎にして、高感度信号に関しても電 子シャツタ動作により、蓄積時間を短くする場合の読み出しのタイミングを示している 。このように、高感度信号の蓄積時間を短くする場合には、その期間に応じて低感度 側の蓄積及び読み出しの期間をほぼ同じ時間帯に行われる成分のみ読みだすよう にすることができる。図 13のタイミング図に示す読み出し方法では、低感度信号の単 位蓄積時間を短くして、後半の 2つの低感度信号のみを読み出している。
[第 6読み出し方法]
図 14のタイミング図に示す読み出し方法は、低感度信号を 1フレームの中で複数 回に亘つて読みだす際、それぞれ異なる蓄積時間で信号を読み出す場合を示して いる。例えば、 1種類の蓄積時間の信号だけで画像を構成する場合に比べて、 1000 倍程度のダイナミックレンジの拡大を行う場合、 2種類の感度の信号だけで広ダイナ ミックレンジの画像を合成すると、合成画像の信号対雑音比が大きく低下する領域が 生じる。この問題は、複数の異なる蓄積時間の信号、即ち複数の感度の信号を合成 することで避けることができる。図 14のタイミング図は、低感度信号に対して、長い蓄 積時間の信号を先に読み出すようにしているが、その順序は任意に選択することが できる。
[0066] [第 7読み出し方法]
図 15のタイミング図に示す読み出し方法は、図 12のタイミング図に示す低感度信 号を 1フレーム周期内で、複数回読み出す場合に、低感度信号に対して蓄積時間を 短くするリセット動作を加えた読み出し方法に対して、高感度信号と低感度信号を同 じ水平読み出し周期の中で読みだすことを避ける場合のタイミングを示している。
[0067] 図 15のタイミング図に示す読み出し方法では、高感度信号を読み出すタイミングで は、低感度信号の読み出しを行わないようにし、 1水平周期内では、高感度信号と低 感度信号のいずれか一方を読み出す。これによつて、固体撮像装置の外部に読み 出される信号出力の数を 1つにすることができ、又読み出し回路も、図 5、図 7に比べ て簡素化され、一般的な MOS型固体撮像装置の読み出し回路を用いることができ る。このとき、低感度信号については、第 2転送ゲート電極 32に印加する第 2転送信 号 TX2;を操作することによって、又高感度信号については、第 1転送ゲート電極 31 に印加する第 1転送信号 TX1を操作することによってフォトダイオード PDからの電荷 転送を行い、読み出しが行われる。
[0068] [第 8読み出し方法]
図 16のタイミング図に示す読み出し方法は、図 14のタイミング図に示す複数の異 なる蓄積時間で信号を読み出す読み出し方法に対して、高感度信号と低感度信号 を同じ水平読み出し周期の中で読みだすことを避ける方法を示している。
[0069] 図 16のタイミング図に示す読み出し方法では、高感度信号を読み出すタイミングで は、低感度信号の読み出しを行わないようにし、且つ低感度信号を複数の異なる蓄 積時間とすることで、 1水平周期内では、高感度信号と低感度信号のいずれか一方 を読み出す。これによつて、固体撮像装置の外部に読み出される信号出力の数を 1 つにすることができ、又読み出し回路も、図 5、図 7に比べて簡素化され、一般的な M OS型固体撮像装置の読み出し回路を用いることができる。このとき、低感度信号に ついては、第 2転送ゲート電極 32に印加する第 2転送信号 TX2を操作することによ つて、又高感度信号については、第 1転送ゲート電極 31に印加する第 1転送信号 T XIを操作することによってフォトダイオード PDからの電荷転送を行い、読み出しが 行われる。
[0070] (第 2の実施の形態）
本発明の第 2の実施の形態に係る固体撮像装置は、その全体構成の図示を省略 するが、第 1の実施の形態に係る固体撮像装置の説明に用いた図 1と同様に、 2次 元マトリクス状に多数の画素 X (i= l〜m;j = l〜n:m, nはそれぞれ整数である。 ) を配列した画素アレイ部 1の左辺部にはタイミング発生回路 4を介して垂直シフトレジ スタ（垂直走査回路） 3が、右辺部の下辺側にはバイアス発生回路 7が設けられ、画 素アレイ部 1の下辺部には水平シフトレジスタ（水平走査回路） 2と、複数のカラム処 理回路 Q , Q , , Q , , Q力 なる信号処理部 5が配置されている力 画
1 2 j m
素アレイ部 1を構成する画素 Xの構造が第 1の実施の形態に係る固体撮像装置とは 異なる。
[0071] 即ち、図 17にその断面構造を、図 18に対応する平面構造を示すように、第 2の実 施の形態に係る固体撮像装置は、図 2及び図 3の (a)部に示した第 1の実施の形態 に係る固体撮像装置の画素 Xにお ヽて第 2電荷蓄積ダイオード AD2への電荷の流 入を制御する MOSゲートである電荷流入制御ゲート 37を設けた構造に対応する。
[0072] 具体的には、図 17及び図 18に示すように、フォトダイオード PDの左側には第 1電 荷蓄積ダイオード AD1がフォトダイオード PDに接して配置され、右側には第 2電荷 蓄積ダイオード AD2がフォトダイオード PD力も離間して配置されている。第 1電荷蓄 積ダイオード AD1は、フォトダイオード PDを構成している第 1の n型表面埋込領域 2 2の左側に接触した第 2の n型表面埋込領域 23と、この第 2の n型表面埋込領域 23 の下部に配置された P型半導体基板 (第 1導電型半導体領域) 21の一部をアノード 領域として備えている。第 2電荷蓄積ダイオード AD2は、フォトダイオード PDを構成 している第 1の n型表面埋込領域 22の右側に p型半導体基板 (第 1導電型半導体領 域） 21の一部を挟み配置された第 3の n型表面埋込領域 28と、この第 3の n型表面埋 込領域 28の下部に配置された p型半導体基板 (第 1導電型半導体領域) 21の一部 をアノード領域として備えて 、る。第 2の n型表面埋込領域 23及び第 3の n型表面埋 込領域 28は、それぞれ不純物密度 5 X 1016cm 3〜1 X 1019cm 3程度の比較的高濃 度の n型半導体領域である。第 2の n型表面埋込領域 23の上部には、 p型ピニング層 25がフォトダイオード PDの上部力も左に延在している。第 3の n型表面埋込領域 28 の上部には、 p型ピユング層 29が配置されている。 p型ピユング層 25及び p型ピニン グ層 29は、表面でのキャリアの生成を抑制する層である力 ダーク電流が問題となら ない用途 (応用）等では、 P型ピユング層 25及び p型ピユング層 29を省略しても構わ ない。
[0073] 第 1の n型表面埋込領域 22と第 3の n型表面埋込領域 28との間に挟まれた p型半 導体基板 (第 1導電型半導体領域) 21の一部の上に、電荷流入制御ゲート 37が形 成されている。したがって、第 1の n型表面埋込領域 22をソース領域、第 3の n型表面 埋込領域 28をドレイン領域、第 1の n型表面埋込領域 22と第 3の n型表面埋込領域 2 8との間に挟まれた p型半導体基板 (第 1導電型半導体領域) 21の表面をチャネル領 域、電荷流入制御ゲート 37を MOSゲートとする電荷流入制御用 MOSトランジスタ が形成されている。 [0074] 図 19は、図 17において一点鎖線で示した P— P面で、第 1浮遊拡散領域 26、第 2 の n型表面埋込領域 23、第 1の n型表面埋込領域 22、第 3の n型表面埋込領域 28、 第 2浮遊拡散領域 27を切る断面におけるポテンシャル図であり、電荷 (電子）を黒丸 で示している。図 19の中央部が電荷分配電位障壁 CDBとなる第 1の n型表面埋込 領域 22の伝導帯端のポテンシャル分布であり、その左側に第 1のポテンシャル井戸 PW1が示され、更に第 1のポテンシャル井戸 PW1の左側に、右上がりのハッチング で示した第 1浮遊拡散領域 26のポテンシャル井戸が示されて 、る。第 1のポテンシャ ル井戸 PW1と第 1浮遊拡散領域 26のポテンシャル井戸との間の矩形の電位障壁は 、第 1転送ゲート電極 31直下の p型半導体基板 (第 1導電型半導体領域) 21の伝導 帯端のポテンシャル分布に相当する。同様に、電荷分配電位障壁 CDBの右側に第 2のポテンシャル井戸 PW2が示され、更に第 2のポテンシャル井戸 PW2の右側に、 右上がりのハッチングで示した第 2浮遊拡散領域 27のポテンシャル井戸が示されて V、る。第 2のポテンシャル井戸 PW2と第 2浮遊拡散領域 27のポテンシャル井戸との 間の矩形の電位障壁は、第 2転送ゲート電極 32直下の p型半導体基板 (第 1導電型 半導体領域） 21の伝導帯端のポテンシャル分布に相当する。
[0075] 電荷分配電位障壁 CDBの右側と第 2のポテンシャル井戸 PW2との間のポテンシャ ルの高さが電荷流入制御ゲート 37に印加する電荷流入制御信号 SPにより制御され る。即ち、電荷分配電位障壁 CDBの第 2のポテンシャル井戸に面した肩部のポテン シャルが、ゲート絶縁膜を介して電荷流入制御信号 SPにより静電的に制御される。 電荷流入制御ゲート 37に印加する電荷流入制御信号 SPとして高い電圧を与えるこ とで、図 19の（a)部に示すように、フォトダイオード PDから、第 2電荷蓄積ダイオード AD2への電位障壁が下がり、光電流の一部が第 3の n型表面埋込領域 28へ流入す る。
[0076] 一方、電荷流入制御ゲート 37に印加する電荷流入制御信号 SPに低い電位を与え ると、図 19の (b)部に示すように、電荷分配電位障壁 CDBの右側と第 2のポテンシャ ル井戸 PW2との間の電荷流入制御ゲート 37の直下の p型半導体基板 (第 1導電型 半導体領域) 21の表面の電位障壁が高くなり、光電流は、第 1電荷蓄積ダイオード A D1にのみ流入する。 [0077] 第 1電荷蓄積ダイオード AD1の電位井戸が電荷でいっぱいになったときには、第 1 浮遊拡散領域 26に電荷が流れ出すように、第 1転送ゲート電極 31に印加する第 1転 送信号 TX1の電位を設定する。これにより、第 1電荷蓄積ダイオード AD1が電荷で V、つぱいになっても、第 2電荷蓄積ダイオード AD2側に電荷が溢れ出さな 、ようにで きる。又、第 2電荷蓄積ダイオード AD2が電荷でいっぱいになったときも、第 2浮遊拡 散領域 27に流れ出すように第 2転送ゲート電極 32に印加する第 2転送信号 TX2の 電位を設定しておく。
[0078] 第 2の実施の形態に係る固体撮像装置においては、電荷流入制御ゲート 37の直 下のチャネル領域に起因する暗電流が発生する可能性がある。これを抑えるため、 電荷流入制御信号 SPを電荷流入制御ゲート 37に印加して第 2の電荷蓄積ダイォー ド AD2に電荷を流入させる場合には、電荷流入制御ゲート 37に例えば IV程度の正 の電圧、電荷流入制御ゲート 37を閉じて、第 1の電荷蓄積ダイオード AD1に電荷を 流入させる場合には、電荷流入制御ゲート 37に IV程度の負電圧を与えて動作さ せるようにすれば良い。電荷流入制御信号 SP=— IVを与えることで、電荷流入制 御ゲート 37直下のチャネル領域には、高濃度にホールが蓄積され、暗電流の発生を 抑えることができる。これによつて、第 2の実施の形態に係る固体撮像装置において は、特に高感度側の信号 (低照度領域で利用）に対し暗電流を低減できる。
[0079] 尚、第 1転送信号 TX1及び第 2転送信号 TX2の電位に関しても、電荷蓄積時に IV程度の負電圧を与えて動作させることも可能であり、暗電流の低減等に効果があ る。但し、蓄積の途中で第 1転送信号 TX1及び第 2転送信号 TX2の電位を— IVと し、電荷流入制御ゲート 37にも— IVを与えると，第 1のポテンシャル井戸 PW1の両 側における電位障壁の差及び第 2のポテンシャル井戸 PW2の両側における電位障 壁の差が無くなってしまうので、電荷流入制御ゲート 37にも IVを与える場合には、 第 1転送信号 TX1及び第 2転送信号 TX2の電位は、例えば—0. 5V程度と、第 1転 送信号 TX1及び第 2転送信号 TX2の電位より少し少なめの電位を与えるのが好ま しい。
[0080] 第 1電荷蓄積ダイオード AD1に蓄積される電荷の光に対する感度と、第 2電荷蓄 積ダイオード AD2に蓄積される電荷の光に対する感度の比は、第 2電荷蓄積ダイォ ード AD2への流れ出しを制御する MOSトランジスタのチャネル幅によっても変えら れる力 電荷流入制御信号 SPを電荷流入制御ゲート 37に印加している時間によつ てち変免ることがでさる。
[0081] 全体の蓄積時間 T に対して、電荷流入制御ゲート 37に高電位の電荷流入制御信
F
号 SPを与えて電位障壁をなくして第 2電荷蓄積ダイオード AD2に電荷が流れ出す ようにした時間 T との比を Τ /Ύとし、第 2電荷蓄積ダイオード AD2に蓄積される
sp sp F
電荷 Q の第 1電荷蓄積ダイオード AD1に蓄積される電荷 Q と第 2電荷蓄積ダイォ
D2 D1
ード AD2に蓄積される電荷 Q の和（=Q +Q )に対する比を Rとすると、第 1電荷
D2 Dl D2
蓄積ダイオード AD1に蓄積される電荷 Q 、及び第 2電荷蓄積ダイオード AD2に蓄
D1
積される電荷 Q は、 I を光電流として、それぞれ次式で与えられる：
D2 ph
Q =T I RT I (1)
Dl F ph SP ph
Q =RT I (2)
D2 SP ph
比 Rは、電荷流入制御ゲート 37に高電位の電荷流入制御信号 SPが印加されたとき 流れ出す電荷の、蓄積時間 T
Fにおいて蓄積される全電荷に対する「分配率」を意味 する。分配率 Rや、第 2電荷蓄積ダイオード AD2への電荷が流れ出す時間 Tを調
sp 整して、図 4の (b)部に示すように第 2電荷蓄積ダイオード AD2に蓄積される電荷 Q
D
1S
2 光強度が強いときに有意な信号として寄与するようにすることができる。
[0082] 図 18では、第 2の実施の形態に係る固体撮像装置の画素 Xの平面構造として、第 1の n型表面埋込領域 22の平面パターンを段差部のある多角形（ 12角形)で示して V、るが、第 1の n型表面埋込領域 22の平面パターンが第 2の n型表面埋込領域 23の 平面パターンと重畳する部分に位置する第 1の n型表面埋込領域 22の左辺の幅 W
21 よりも、第 1の n型表面埋込領域 22の平面パターンが第 3の n型表面埋込領域 28に 対向する部分に位置する第 1の n型表面埋込領域 22の右辺の幅 W を狭くしている
22
。即ち、図 18に示した平面図上、第 1電荷蓄積ダイオード AD1への流入する電荷の 流入路の幅 W を、電荷流入制御ゲート 37のゲート幅 W よりも短くしている。図 18に
21 22
示した平面パターンの構造を採用することで、電荷流入制御ゲート 37に高電位の電 荷流入制御信号 SPを印加して電荷流入制御ゲート 37直下の電位障壁をなくして、 第 2電荷蓄積ダイオード AD2へ電荷を流入させる場合には、フォトダイオード PDで 発生した電荷 (電子)の大部分が、第 2電荷蓄積ダイオード AD2側に効率よく流入す る電位分布が実現できる。
[0083] 即ち、第 2の実施の形態に係る固体撮像装置の画素 Xuの構造によれば、フォトダイ オード PD力ら第 1電荷蓄積ダイオード AD1及び第 2電荷蓄積ダイオード AD2への 分配率 Rを大きくできるので、分配率 Rの画素毎のばらつきの影響を抑制できる。
[0084] 第 2の実施の形態に係る固体撮像装置の信号読み出し方法を、図 20のタイミング 図を用いて説明する。図 20のタイミング図は、電荷流入制御信号 SPの電位をある一 定周期毎に繰り返し高電位に設定し、 Τ /Ύ = 1Z4にしている場合の例である。
SP F
図 20において、電荷流入制御信号 SP(i)は、固体撮像装置の i行目に与える電荷流 入制御信号 SPの信号波形であり、 S(i)は、 i行目の読み出しのための垂直選択信号 を示している（i= l, 2, 3, , N- 1, N)。このように、同じ行の画素については
、同じ電荷流入制御信号 SP信号を与えることができる。図 20のタイミング図のように することで、図 11から図 16に示すような高速の信号読み出し動作を用いなくても、低 感度信号の信号蓄積時間を相対的に短くしながら、高感度信号と蓄積同時性をほぼ 保つことができる。図 20では、電荷流入制御信号 SP(i)及び垂直選択信号 S(i)のパ ルス幅は、 1水平読み出し周期に一致している。図 20のタイミング図のようにすること で、電荷流入制御信号 SP信号を繰り返し与えることによって生じるスイッチングノイズ の影響をなくすことができる。
[0085] (第 3の実施の形態）
本発明の第 3の実施の形態に係る固体撮像装置は、その全体構成の図示を省略 するが、第 1及び第 2の実施の形態に係る固体撮像装置の説明に用いた図 1と同様 に、 2次元マトリクス状に多数の画素 X (i= l〜m ;j = l〜n : m, nはそれぞれ整数で ある。 )を配列した画素アレイ部 1の左辺部にタイミング発生回路 4を介して垂直シフト レジスタ (垂直走査回路） 3が、右辺部の下辺側にバイアス発生回路 7が設けられ、画 素アレイ部 1の下辺部には水平シフトレジスタ（水平走査回路） 2と、複数のカラム処 理回路 Q , Q , , Q , , Qからなる信号処理部 5が配置されている。
1 2 j m
[0086] しかし、第 3の実施の形態に係る固体撮像装置では、図 21及び図 22に示すように 、画素アレイ部 1を構成する画素 Xの構造が第 2の実施の形態に係る固体撮像装置 で説明した第 2電荷蓄積ダイオード AD2側への電荷の流入を制御する電荷流入制 御ゲートに加え、更に、第 1電荷蓄積ダイオード AD1側へ流入する電荷に対しても、 その流入を制御する高感度電荷流入制御ゲート (第 2電荷流入制御ゲート） 38を設 けている（第 3の実施の形態に係る固体撮像装置では、第 2電荷蓄積ダイオード AD 2側への電荷の流入を制御する電荷流入制御ゲートを、高感度電荷流入制御ゲート (第 2電荷流入制御ゲート） 38と区別するために、「低感度電荷流入制御ゲート (第 1 電荷流入制御ゲート） 37」と呼ぶ。）。
[0087] 即ち、第 3の実施の形態に係る固体撮像装置の画素 Xは、図 21及び図 22に示す ように、フォトダイオード PDの左側には第 1電荷蓄積ダイオード AD1がフォトダイォー ド PDから離間して配置され、右側には第 2電荷蓄積ダイオード AD2がフォトダイォー ド PD力 離間して配置されている。第 1電荷蓄積ダイオード AD1は、フォトダイォー ド PDを構成している第 1の n型表面埋込領域 22の左側に p型半導体基板 (第 1導電 型半導体領域) 21の一部を挟み配置された第 2の n型表面埋込領域 18と、この第 2 の n型表面埋込領域 18の下部に配置された p型半導体基板 (第 1導電型半導体領 域） 21の一部をアノード領域として備えている。
[0088] 第 2電荷蓄積ダイオード AD2は、フォトダイオード PDを構成している第 1の n型表 面埋込領域 22の右側に p型半導体基板 (第 1導電型半導体領域) 21の一部を挟み 配置された第 3の n型表面埋込領域 28と、この第 3の n型表面埋込領域 28の下部に 配置された p型半導体基板 (第 1導電型半導体領域) 21の一部をアノード領域として 備えている。第 2の n型表面埋込領域 18及び第 3の n型表面埋込領域 28は、それぞ れ不純物密度 5 X 1016cm 3〜1 X 1019cm 3程度の比較的高濃度の n型半導体領域 である。第 2の n型表面埋込領域 18の上部には、 p型ピユング層 19が、第 3の n型表 面埋込領域 28の上部には、 p型ピユング層 29が配置されている。ダーク電流が問題 とならない場合は、 p型ピニング層 19、 p型ピユング層 25及び p型ピユング層 29を省 略しても構わない。
[0089] 第 1の n型表面埋込領域 22と第 2の n型表面埋込領域 18との間に挟まれた p型半 導体基板 (第 1導電型半導体領域) 21の一部の上に、高感度電荷流入制御ゲート（ 第 2電荷流入制御ゲート） 38が形成されている。したがって、第 1の n型表面埋込領 域 22をソース領域、第 2の n型表面埋込領域 18をドレイン領域、第 1の n型表面埋込 領域 22と第 2の n型表面埋込領域 18との間に挟まれた p型半導体基板 (第 1導電型 半導体領域) 21の表面をチャネル領域、高感度電荷流入制御ゲート (第 2電荷流入 制御ゲート） 38を MOSゲートとする高感度電荷流入制御用 MOSトランジスタが形成 されている。一方、第 1の n型表面埋込領域 22と第 3の n型表面埋込領域 28との間に 挟まれた p型半導体基板 (第 1導電型半導体領域) 21の一部の上に、低感度電荷流 入制御ゲート (第 1電荷流入制御ゲート） 37が形成されている。したがって、第 1の n 型表面埋込領域 22をソース領域、第 3の n型表面埋込領域 28をドレイン領域、第 1 の n型表面埋込領域 22と第 3の n型表面埋込領域 28との間に挟まれた p型半導体基 板 (第 1導電型半導体領域) 21の表面をチャネル領域、低感度電荷流入制御ゲート (第 1電荷流入制御ゲート） 37を MOSゲートとする低感度電荷流入制御用 MOSトラ ンジスタが形成されて 、る。
図 23は、図 21において一点鎖線で示した P— P面で、第 1浮遊拡散領域 26、第 2 の n型表面埋込領域 18、第 1の n型表面埋込領域 22、第 3の n型表面埋込領域 28、 第 2浮遊拡散領域 27を切る断面におけるポテンシャル図であり、電荷 (電子）を黒丸 で示して!/ヽる。図 23の中央部が電荷分配電位障壁 CDBとなる第 1の n型表面埋込 領域 22の伝導帯端のポテンシャル分布であり、その左側に第 1のポテンシャル井戸 PW1が示され、更に第 1のポテンシャル井戸 PW1の左側に、右上がりのハッチング で示した第 1浮遊拡散領域 26のポテンシャル井戸が示されて 、る。第 1のポテンシャ ル井戸 PW1と第 1浮遊拡散領域 26のポテンシャル井戸との間の矩形の電位障壁は 、第 1転送ゲート電極 31直下の p型半導体基板 (第 1導電型半導体領域) 21の伝導 帯端のポテンシャノレ分
布に相当する。同様に、電荷分配電位障壁 CDBの右側に第 2のポテンシャル井戸 P W2が示され、更に第 2のポテンシャル井戸 PW2の右側に、右上がりのハッチングで 示した第 2浮遊拡散領域 27のポテンシャル井戸が示されて 、る。第 2のポテンシャル 井戸 PW2と第 2浮遊拡散領域 27のポテンシャル井戸との間の矩形の電位障壁は、 第 2転送ゲート電極 32直下の p型半導体基板 (第 1導電型半導体領域) 21の伝導帯 端のポテンシャル分布に相当する。 [0091] 電荷分配電位障壁 CDBの左側と第 1のポテンシャル井戸 PW1との間のポテンシャ ルの高さが高感度電荷流入制御ゲート (第 2電荷流入制御ゲート） 38に印加する高 感度電荷流入制御信号 SP1により制御される。即ち、図 23の電荷分配電位障壁 CD Bの第 1のポテンシャル井戸に面した肩部のポテンシャルが、ゲート絶縁膜を介して 高感度電荷流入制御信号 SP1により静電的に制御される。
[0092] 一方、電荷分配電位障壁 CDBの右側と第 2のポテンシャル井戸 PW2との間のポテ ンシャルの高さが低感度電荷流入制御ゲート（第 1電荷流入制御ゲート） 37に印カロ する低感度電荷流入制御信号 SP2により制御される。即ち、電荷分配電位障壁 CD Bの第 2のポテンシャル井戸に面した肩部のポテンシャル力 ゲート絶縁膜を介して 低感度電荷流入制御信号 SP2により静電的に制御される。
[0093] したがって、高感度電荷流入制御ゲート（第 2電荷流入制御ゲート） 38に印加する 高感度電荷流入制御信号 SP1として低 、正電位又は負電位を与え、低感度電荷流 入制御ゲート (第 1電荷流入制御ゲート） 37に印加する低感度電荷流入制御信号 S P2として高い正電位を与えることで、図 23の（a)部に示すように、高感度電荷流入制 御ゲート (第 2電荷流入制御ゲート） 38の直下の p型半導体基板 (第 1導電型半導体 領域） 21の表面の電位障壁を高くし、同時に、フォトダイオード PDから、第 2電荷蓄 積ダイオード AD2への電位障壁を下げ、光電流の一部を第 3の n型表面埋込領域 2 8へ流入させる。第 2の実施の形態に係る固体撮像装置において説明したように、高 感度電荷流入制御信号 SP1 =— IV程度の負電位を与えることで、高感度電荷流入 制御ゲート（第 2電荷流入制御ゲート） 38直下のチャネル領域には、高濃度にホール が蓄積され、暗電流の発生を抑えることができる。
[0094] 逆に、高感度電荷流入制御ゲート (第 2電荷流入制御ゲート） 38に印加する高感度 電荷流入制御信号 SP1として高い正電位を与え、低感度電荷流入制御ゲート (第 1 電荷流入制御ゲート） 37に印加する低感度電荷流入制御信号 SP2に低 、電位又は 負電位を与えると、図 23の (b)部に示すように、高感度電荷流入制御ゲート (第 2電 荷流入制御ゲート） 38の直下の p型半導体基板 (第 1導電型半導体領域) 21の表面 の電位障壁が高くなり、低感度電荷流入制御ゲート (第 1電荷流入制御ゲート） 37の 直下の P型半導体基板 (第 1導電型半導体領域) 21の表面の電位障壁が下がり、光 電流は、第 1電荷蓄積ダイオード AD1にのみ流入する。低感度電荷流入制御信号 S P2= - IV程度の負電位を与えることで、低感度電荷流入制御ゲート (第 1電荷流入 制御ゲート） 37直下のチャネル領域には、高濃度にホールが蓄積され、暗電流の発 生を抑えることができる。これによつて、第 3の実施の形態に係る固体撮像装置にお いては、特に高感度側の信号 (低照度領域で利用）に対し暗電流を低減できる。
[0095] 第 1電荷蓄積ダイオード AD1の電位井戸が電荷でいっぱいになったときには、第 1 浮遊拡散領域 26に電荷が流れ出すように、第 1転送ゲート電極 31に印加する第 1転 送信号 TX1の電位を設定する。これにより、第 1電荷蓄積ダイオード AD1が電荷で V、つぱいになっても、第 2電荷蓄積ダイオード AD2側に電荷が溢れ出さな 、ようにで きる。又、第 2電荷蓄積ダイオード AD2が電荷でいっぱいになったときも、第 2浮遊拡 散領域 27に流れ出すように第 2転送ゲート電極 32に印加する第 2転送信号 TX2の 電位を設定しておく。
[0096] このように高感度電荷流入制御信号 SP1と低感度電荷流入制御信号 SP2を逆位 相、即ち、高感度電荷流入制御信号 SP1の電位が高いときは、低感度電荷流入制 御信号 SP2の電位を低くし、高感度電荷流入制御信号 SP1の電位が低いときは、低 感度電荷流入制御信号 SP2の電位を高くするように信号を加えることで、フォトダイ オード PDで発生した光電子の第 1電荷蓄積ダイオード AD1又は第 2電荷蓄積ダイ オード AD2への流入を完全にコントロールでき、式（1)及び（2)における分配率 Rを ほぼ 1にすることができる。
[0097] 図 22では、第 3の実施の形態に係る固体撮像装置の画素 Xの平面構造として、第 1の n型表面埋込領域 22の平面パターンを段差部のある多角形（ 12角形)で示して V、るが、第 1の n型表面埋込領域 22の平面パターンが第 2の n型表面埋込領域 23の 平面パターンと重畳する部分に位置する第 1の n型表面埋込領域 22の左辺の幅と、 第 1の n型表面埋込領域 22の平面パターンが第 3の n型表面埋込領域 28に対向す る部分に位置する第 1の n型表面埋込領域 22の右辺の幅とを等しくしても、高感度電 荷流入制御ゲート（第 2電荷流入制御ゲート） 38に印加する高感度電荷流入制御信 号 SP1の電位と、低感度電荷流入制御ゲート（第 1電荷流入制御ゲート） 37に印カロ する低感度電荷流入制御信号 SP2の電位を制御することで、フォトダイオード PDか ら第 1電荷蓄積ダイオード AD1及び第 2電荷蓄積ダイオード AD2への分配率 Rをほ ぼ 1に近!、大きな値にできるので、分配率 Rの画素毎のばらつきの影響を抑制できる
[0098] (第 4の実施の形態）
図 2に示した第 1の実施の形態に係る固体撮像装置、図 17に示した第 2の実施の 形態に係る固体撮像装置、或いは、図 21に示した第 3の実施の形態に係る固体撮 像装置では、電荷を検出する第 1浮遊拡散領域 26を高感度信号用浮遊拡散領域、 第 2浮遊拡散領域 27を低感度信号用浮遊拡散領域とし、コンタクトプラグ 35及びコ ンタクトプラグ 35を介して、第 1浮遊拡散領域 26及び第 2浮遊拡散領域 27には、共 通の電圧読み出し用バッファアンプ Aのリセットトランジスタ T のソース電極が接続さ
ϋ Rij
れている。
[0099] 更に、図 2、図 17及び図 21に示すように、第 1浮遊拡散領域 26及び第 2浮遊拡散 領域 27にはコンタクトプラグ 35及びコンタクトプラグ 35を介して、共通の信号読み出 しトランジスタ（増幅トランジスタ) T のゲート電極が接続されている。信号読み出しト
Aij
ランジスタ（増幅トランジスタ） T のドレイン電極は電源 V に接続され、ソース電極は
Aij DD
画素選択用の共通のスイッチングトランジスタ T のドレイン電極に接続されて！ヽる。
Sij
共通の画素選択用のスイッチングトランジスタ T のソース電極は、 j列の垂直信号線
Sij
Bに接続され、ゲート電極には i行の水平ラインの垂直選択信号 Sが垂直シフトレジス タ（垂直走査回路） 3に駆動されてタイミング発生回路 4から与えられる。
[0100] 本発明の第 4の実施の形態に係る固体撮像装置は、図 17に示した第 3の実施の形 態に係る固体撮像装置の画素 Xと同様な画素 Xの構造であるが、図 24に示すよう にコンタクトプラグ 35を介して、第 1浮遊拡散領域 26には、第 1電圧読み出し用バッ ファアンプ A の第 1リセットトランジスタ T のソース電極が接続されている。更に、第
ijl Rijl
1浮遊拡散領域 26にはコンタクトプラグ 35を介して、第 1電圧読み出し用バッファァ ンプ A を構成する第 1信号読み出しトランジスタ (増幅トランジスタ) T のゲート電極 ijl Aijl が接続されている。第 1信号読み出しトランジスタ T のドレイン電極は電源 V に接
Aijl DD 続され、ソース電極は画素選択用の第 1スイッチングトランジスタ T のドレイン電極に
Sijl
接続されている。第 1スイッチングトランジスタ T のソース電極は、 j列の第 1垂直信 号線 B に接続され、ゲート電極には i行の水平ラインの垂直選択信号 Sが垂直シフト jl i
レジスタ (垂直走査回路） 3に駆動されてタイミング発生回路 4から与えられる。第 1垂 直信号線 B には、共通の負荷となる第 1定電流トランジスタ T が接続され，第 1電
jl LNjl
圧読み出し用バッファアンプ A と，第 1定電流トランジスタ T とによって，第 1ソース
ijl LNjl
フォロワ回路が形成され、第 1ソースフォロワ回路の出力 V 力カラム処理回路 Qに
outjl j 読み出される。第 1電圧読み出し用バッファアンプ A の画素選択用の第 1スィッチン
ijl
グトランジスタ T のゲート電極に i行の垂直選択信号 Sをハイレベル（S = "1")にす
Sijl i i
る信号を印加してスイッチングトランジスタ T を導通させ、且つ、第 1定電流トランジ
Sijl
スタ T のゲート電極に、バイアス発生回路 7 (図 1参照。）から一定電圧 Vbを印加
LNjl 1 することにより、第 1信号読み出しトランジスタ (増幅トランジスタ) T で増幅された第
Aijl
1浮遊拡散領域 26に蓄積された電荷 (第 1電荷蓄積ダイオード AD1の信号)を第 1ソ 一スフォロワ回路の出力 V として画素アレイ部 1の外に読み出す。
outjl
一方、図 24に示すようにコンタクトプラグ 36を介して、第 2浮遊拡散領域 27には、 第 1電圧読み出し用バッファアンプ A とは独立した別個な回路として、第 2電圧読み
ijl
出し用バッファアンプ A の第 2リセットトランジスタ T のソース電極が接続されている
ij2 Rij2
。更に、第 2浮遊拡散領域 27にはコンタクトプラグ 36を介して、第 2電圧読み出し用 を構成する第 2信号読み出しトランジスタ T のゲート電極が接続 ij2 Aij2
されている。第 2信号読み出しトランジスタ T のドレイン電極は電源 V に接続され、
Aij2 DD
ソース電極は第 2スイッチングトランジスタ T のドレイン電極に接続されている。第 2
Sij2
スイッチングトランジスタ T のソース電極は、 j列の第 2垂直信号線 B に接続され、ゲ
Sij2 j2
ート電極には i行の水平ラインの垂直選択信号 Sが垂直シフトレジスタ 3から与えられ る。第 2垂直信号線 B には、共通の負荷となる第 2定電流トランジスタ T が接続さ
j2 LNj2
れ，第 2電圧読み出し用バッファアンプ A と，第 2定電流トランジスタ T とによって，
ij2 LNj2
第 2ソースフォロワ回路が形成され、第 2ソースフォロワ回路の出力 V 力カラム処理
outj2
回路 Qに読み出される。第 2電圧読み出し用バッファアンプ A の画素選択用の第 2 スイッチングトランジスタ T のゲート電極に i行の垂直選択信号 Sをハイレベル（S =
Sij2 i i
"1")にする信号を印加してスイッチングトランジスタ T を導通させ、且つ、第 2定電
Sij2
流トランジスタ T のゲート電極に、バイアス発生回路 7 (図 1参照。）から一定電圧 Vb
LNj2 を印加することにより、第 2信号読み出しトランジスタ (増幅トランジスタ) T で増幅さ
2 Aij2 れた第 2浮遊拡散領域 27に蓄積された電荷 (第 2電荷蓄積ダイオード AD2の信号） を第 2ソースフォロワ回路の出力 V として画素アレイ部 1の外に読み出す。第 2定電 outj2
流トランジスタ T のゲート電極に印加される一定電圧 Vbと、第 1定電流トランジスタ
LNj2 2
T のゲート電極に印加される一定電圧 Vbとは、同一の電圧でよい。
LNjl 1
[0102] 本発明の第 4の実施の形態に係る固体撮像装置では、第 1浮遊拡散領域 26と第 2 浮遊拡散領域 27が別個な回路として分離されているため、低感度信号を読み出す 際に、低感度電荷流入制御信号 SP2によりフォトダイオード PD力 の光電流の流入 を防ぐことができ、非常に明るい信号を読み出す際の黒反転を避けるのに有効であ る。
[0103] 本発明の第 4の実施の形態に係る固体撮像装置では、 1画素のトランジスタ数が増 えるが、例えば、上下に隣接した i 1行の画素 X と画素 Xにおいて、高感度信号
(i-l)j ij
に対しては、第 1浮遊拡散領域 26、第 1リセットトランジスタ T 、第 1信号読み出し
(i-l)jl
トランジスタ T 、第 1スイッチングトランジスタ T と、対応する第 1浮遊拡散領域
A(i-l)jl S(i-l)jl
26、第 1リセットトランジスタ T 、第 1信号読み出しトランジスタ Τ 、第 1スイッチング
Rijl Aijl
トランジスタ T とを共有化し、低感度信号に対しては、第 2浮遊拡散領域 27、第 2リ
Sijl
セットトランジスタ T 、第 2信号読み出しトランジスタ T 、第 2スイッチングトラン
R(i-l)j2 A(i-l)j2
ジスタ T と、対応する第 2浮遊拡散領域 27、第 2リセットトランジスタ Τ 、第 2信号
S(i-l)j2 ij2 読み出しトランジスタ T 、第 2スイッチングトランジスタ Τ とを共有化することで、 1画
Aij2 Sij2
素あたりのトランジスタ数の増加を抑えることができる。
[0104] 本発明の第 4の実施の形態に係る固体撮像装置は、その全体構成の図示を省略 するが、第 1〜第 3の実施の形態に係る固体撮像装置の説明に用いた図 1と同様に 、 2次元マトリクス状に多数の画素 X (i= l〜m;j = l〜n:m, nはそれぞれ整数であ る。 )を配列した画素アレイ部 1の左辺部にタイミング発生回路 4を介して垂直シフトレ ジスタ (垂直走査回路） 3が、右辺部の下辺側にバイアス発生回路 7が設けられ、画 素アレイ部 1の下辺部には水平シフトレジスタ（水平走査回路） 2と、複数のカラム処 理回路 Q , Q , , Q , , Qからなる信号処理部 5が配置されており、それ
1 2 j m
らの重複した説明は省略する。 [0105] (第 5の実施の形態）
本発明の第 5の実施の形態に係る固体撮像装置は、全体構成の図示を省略する 力 第 1〜第 4の実施の形態に係る固体撮像装置の説明に用いた図 1と同様に、 2次 元マトリクス状に多数の画素 X (i= l〜m;j = l〜n:m, nはそれぞれ整数である。 ) を配列した画素アレイ部 1の左辺部にタイミング発生回路 4を介して垂直シフトレジス タ（垂直走査回路） 3が、右辺部の下辺側にバイアス発生回路 7が設けられ、画素ァ レイ部 1の下辺部には水平シフトレジスタ (水平走査回路） 2と、複数のカラム処理回 路 Q , Q , , Q , , Qからなる信号処理部 5が配置されている。
1 2 j m
[0106] しかし、第 5の実施の形態に係る固体撮像装置では、図 25に示すように、画素ァレ ィ部 1を構成する画素 Xの構造が第 1〜第 4の実施の形態に係る固体撮像装置の画 素 Xの構造とは異なり、 1画素内に、低感度の第 2フォトダイオード PD2と高感度の 第 1フォトダイオード PD1を、 p型半導体基板 (第 1導電型半導体領域) 21の上部の 表面近傍に有する。
[0107] 即ち、第 5の実施の形態に係る固体撮像装置の画素 Xは、図 25に示すように、第 1 フォトダイオード PD1の右側には第 2フォトダイオード PD2が第 1フォトダイオード PD 1力も離間して配置されている。第 2フォトダイオード PD2は、第 1フォトダイオード PD 1を構成している第 1の n型表面埋込領域 16の右側に p型半導体基板 (第 1導電型半 導体領域) 21の一部を挟み配置された第 2の n型表面埋込領域 17と、この第 2の n型 表面埋込領域 17の下部に配置された p型半導体基板 (第 1導電型半導体領域) 21 の一部をアノード領域として備えている。第 1の n型表面埋込領域 16及び第 2の n型 表面埋込領域 17は、それぞれ、不純物密度 5 X 1014cm 3程度以上、 5 X 1016cm 3 程度以下、代表的には、例えば 1 X 1015cm 3程度の不純物密度の値が採用可能で あり、その厚さは 0. 1〜3 111程度、好ましくは0. 5〜1. 5 /z m程度とすることが可能 である。第 2の n型表面埋込領域 17の上部には、 p型ピユング層 25が、第 1フォトダイ オード PD1を構成している第 1の n型表面埋込領域 16上部カも延在している。即ち、 1つの p型ピユング層 25の下に第 1の n型表面埋込領域 16及び第 2の n型表面埋込 領域 17が形成されている。ダーク電流が問題とならない場合は、 p型ピユング層 25を 省略しても構わない。 [0108] 第 5の実施の形態に係る固体撮像装置では、図 25に示すように、第 2フォトダイォ ード PD2の光に対する開口率を、第 1フォトダイオード PD1の光に対する開口率より 小さくするように遮光膜 34のパターンを形成することにより、第 2フォトダイオード PD2 を「低感度のフォトダイオード」と、第 1フォトダイオード PD1を「高感度のフォトダイォ ード」としている力 これは一例であり、第 1フォトダイオード PD1の接合面積よりも、第 1フォトダイオード PD1の接合面積を小さくすること等他の手法によっても、第 2フォト ダイオード PD2を「低感度のフォトダイオード」、第 1フォトダイオード PD1を「高感度 のフォトダイオード」とすることが可能である。
[0109] このように、第 5の実施の形態に係る固体撮像装置では、 1画素内に高感度の第 1 フォトダイオード PD1と低感度の第 2フォトダイオード PD2とが組み込まれ、更に、図 25に示すように、第 5の実施の形態に係る固体撮像装置の画素 Xは、第 1の n型表 面埋込領域 16の左側に第 1転送ゲート電極 31が、第 2の n型表面埋込領域 17の右 側に第 2転送ゲート電極 32が設けられている。このため、第 1転送ゲート電極 31を用 いて、第 1の n型表面埋込領域 16から第 1浮遊拡散領域 26に電荷が転送され、第 2 転送ゲート電極 32を用いて、第 2の n型表面埋込領域 17から第 2浮遊拡散領域 27 に電荷が転送される。
[0110] 図 26は、図 25において一点鎖線で示した P— P面で、第 1浮遊拡散領域 26、第 1 の n型表面埋込領域 16、第 2の n型表面埋込領域 17、第 2浮遊拡散領域 27を切る 断面におけるポテンシャル図であり、電荷 (電子）を黒丸で示している。図 26の中央 部の電荷分配電位障壁 CDBの左側に、第 1フォトダイオード PD1の第 1の n型表面 埋込領域 16がなす第 1のポテンシャル井戸 PW1が示され、更に第 1フォトダイオード PD1がなすポテンシャル井戸の左側に、右上がりのハッチングで示した第 1浮遊拡 散領域 26のポテンシャル井戸が示されている。第 1のポテンシャル井戸 PW1と第 1 浮遊拡散領域 26のポテンシャル井戸との間の電位障壁は、第 1転送ゲート電極 31 直下の P型半導体基板 (第 1導電型半導体領域) 21の伝導帯端のポテンシャル分布 に相当する。同様に、中央部の電荷分配電位障壁 CDBの右側に、第 2フォトダイォ ード PD2の第 2の n型表面埋込領域 17がなす第 2のポテンシャル井戸 PW2が示され 、更に第 2フォトダイオード PD2がなす第 2のポテンシャル井戸 PW2の右側に、右上 力 Sりのハッチングで示した第 2浮遊拡散領域 27のポテンシャル井戸が示されている。 第 2のポテンシャル井戸 PW2と第 2浮遊拡散領域 27のポテンシャル井戸との間の電 位障壁は、第 2転送ゲート電極 32直下の p型半導体基板 (第 1導電型半導体領域) 2 1の伝導帯端のポテンシャル分布に相当する。図 26から、第 1フォトダイオード PD1と 第 2フォトダイオード PD2との間には、十分高い電位障壁が形成されていることが理 解できる。第 1フォトダイオード PD1及び第 2フォトダイオード PD2に蓄積された電荷 は図 26に示すように、独立に蓄積され、独立に読み出すことができる。低感度の信 号に対しては、第 1の実施の形態に係る固体撮像装置において図 9〜図 16のタイミ ング図に示したすべての読み出し方法が適用可能である。
[0111] 図 26の（a)部は蓄積状態のポテンシャル図を示し、図 26の (b)部は、高感度フォト ダイオードである第 1フォトダイオード PD1から電荷が溢れ出している様子を示してい る。第 1フォトダイオード PD1と第 2フォトダイオード PD2との間には p型半導体基板（ 第 1導電型半導体領域) 21の一部が挟まれているので、第 1フォトダイオード PD1と 第 2フォトダイオード PD2との間には、十分高い電位障壁が形成され、第 1フォトダイ オード PD1から溢れ出した電荷は、低感度フォトダイオードである第 2フォトダイォー ド PD2側には流れ込まな 、。
[0112] 図 26の（c)部は、高感度信号の第 1フォトダイオード PD1からの読み出し時の画素 内の電位分布を示しており、図 26の（d)部は、低感度信号の第 2フォトダイオード PD 2からの読み出し時の電位分布を示している。
[0113] (第 6の実施の形態）
本発明の第 6の実施の形態に係る固体撮像装置は、全体構成の図示を省略する 力 第 1〜第 5の実施の形態に係る固体撮像装置の説明に用いた図 1と同様に、 2次 元マトリクス状に多数の画素 X (i= l〜m;j = l〜n:m, nはそれぞれ整数である。 ) を配列した画素アレイ部 1の左辺部にタイミング発生回路 4を介して垂直シフトレジス タ（垂直走査回路） 3が、右辺部の下辺側にバイアス発生回路 7が設けられ、画素ァ レイ部 1の下辺部には水平シフトレジスタ (水平走査回路） 2と、複数のカラム処理回 路 Q , Q , , Q , , Qからなる信号処理部 5が配置されている。
1 2 j m
[0114] しかし、第 6の実施の形態に係る固体撮像装置では、図 27に示すように、画素ァレ ィ部 1を構成する画素 Xuの構造が第 1〜第 5の実施の形態に係る固体撮像装置の画 素 Xuの構造とは異なり、 1画素内に、 1つのフォトダイオード PDと、フォトダイオード P Dから溢れ出した電荷を蓄積する電荷蓄積ダイオード ADを p型半導体基板 (第 1導 電型半導体領域) 21の上部の表面近傍に有する。
[0115] 即ち、第 6の実施の形態に係る固体撮像装置の画素 Xは、図 27に示すように、フォ トダイオード PDの右側には電荷蓄積ダイオード AD力 その上部の一部をフォトダイ オード PDの上部の一部に接して配置されている。電荷蓄積ダイオード ADは、フォト ダイオード PDを構成している第 1の n型表面埋込領域 14の右側に p型半導体基板（ 第 1導電型半導体領域) 21の一部を下部で挟むように配置された第 2の n型表面埋 込領域 15と、この第 2の n型表面埋込領域 15の下部に配置された p型半導体基板（ 第 1導電型半導体領域) 21の一部をアノード領域として備えている。第 1の n型表面 埋込領域 14及び第 2の n型表面埋込領域 15は、それぞれ、不純物密度 5 X 1016cm 3程度以上、 5 X 1017cm 3程度以下、代表的には、例えば 4 X 1016cm 3程度の不純 物密度の値が採用可能であり、その厚さは 0. 1〜3 111程度、好ましくは0. 5〜1. 5 m程度とすることが可能である。第 2の n型表面埋込領域 15の上部には、 p型ピ- ング層 25が、フォトダイオード PDを構成している第 1の n型表面埋込領域 14上部か ら延在している。即ち、図 28に示すように、第 6の実施の形態に係る固体撮像装置の 画素 Xでは、 1つの p型ピユング層 25の下に第 1の n型表面埋込領域 14及び第 2の n型表面埋込領域 15が形成されている。ダーク電流が問題とならない場合は、 p型ピ ユング層 25を省略しても構わな 、。
[0116] 更に、図 27に示すように、第 6の実施の形態に係る固体撮像装置の画素 Xは、第 1 の n型表面埋込領域 16の左側に第 1転送ゲート電極 31が、第 2の n型表面埋込領域 17の右側に第 2転送ゲート電極 32が設けられている。このため、第 1転送ゲート電極 31を用いて、第 1の n型表面埋込領域 16から第 1浮遊拡散領域 26に電荷が転送さ れ、第 2転送ゲート電極 32を用いて、第 2の n型表面埋込領域 17から第 2浮遊拡散 領域 27に電荷が転送される。このとき、第 1転送ゲート電極 31に印加される第 1転送 信号 TX1の電位を下げ、第 1転送ゲート電極 31を遮断状態にしたときには、フォトダ ィオード PD力も溢れ出する電荷が電荷蓄積ダイオード ADへ流れ込むように、適当 な高さの電位障壁が形成されるように、第 1の n型表面埋込領域 14及び第 2の n型表 面埋込領域 15の間隔が調整される。或いは、第 1の n型表面埋込領域 14及び第 2の n型表面埋込領域 15の間に比較的低濃度の浅い n型層を形成することによつても、 フォトダイオード PD力 電荷蓄積ダイオード ADへ電荷の溢れ出しを可能にする適 当な高さの電位障壁の高さが調整可能である。或いは、電荷蓄積ダイオード ADへ の電位障壁を形成するために、第 1の n型表面埋込領域 14及び第 2の n型表面埋込 領域 15の間に溢れ出し制御用ゲート電極を形成し、 MOSトランジスタ構造を用いる ようにしても良い。
[0117] 第 6の実施の形態に係る固体撮像装置では、図 27に示すように、電荷蓄積ダイォ ード ADに対しては遮光膜 34で光が入射せず、フォトダイオード PDのみに光が入射 するように設計されている。
[0118] 図 28は、図 27において一点鎖線で示した P— P面で、第 1浮遊拡散領域 26、第 1 の n型表面埋込領域 14、第 2の n型表面埋込領域 15、第 2浮遊拡散領域 27を切る 断面におけるポテンシャル図であり、電荷 (電子）を黒丸で示している。図 28の中央 部の電荷分配電位障壁 CDBの左側に、フォトダイオード PDの第 1の n型表面埋込 領域 16がなす第 1のポテンシャル井戸 PW1が示され、更に第 1のポテンシャル井戸 PW1の左側に、右上がりのハッチングで示した第 1浮遊拡散領域 26のポテンシャル 井戸が示されている。第 1のポテンシャル井戸 PW1と第 1浮遊拡散領域 26のポテン シャル井戸との間の電位障壁は、第 1転送ゲート電極 31直下の p型半導体基板 (第 1 導電型半導体領域) 21の伝導帯端のポテンシャル分布に相当する。同様に、中央 部の電荷分配電位障壁 CDBの右側に、電荷蓄積ダイオード ADの第 2の n型表面埋 込領域 15がなす第 2のポテンシャル井戸 PW2が示され、更に第 2のポテンシャル井 戸 PW2の右側に、右上がりのハッチングで示した第 2浮遊拡散領域 27のポテンシャ ル井戸が示されて!/、る。第 2のポテンシャル井戸 PW2と第 2浮遊拡散領域 27のポテ ンシャル井戸との間の電位障壁は、第 2転送ゲート電極 32直下の p型半導体基板 ( 第 1導電型半導体領域) 21の伝導帯端のポテンシャル分布に相当する。
[0119] 図 26では第 1フォトダイオード PD1と第 2フォトダイオード PD2との間には、十分高 い電位障壁が形成されていた力 図 28のポテンシャル図では、フォトダイオード PDと 電荷蓄積ダイオード ADとの間の電位障壁は、フォトダイオード PD力 電荷蓄積ダイ オード ADへ電荷が容易にオーバーフロー可能なように、比較的低く設定されて 、る 。第 1のポテンシャル井戸 PW1に蓄積された電荷及び第 2のポテンシャル井戸 PW2 にオーバーフロー蓄積された電荷は、それぞれ、図 28に示すように、独立に読み出 すことができる。
[0120] 図 28の（a)部は蓄積状態のポテンシャル図を示し、図 28の（b)部は、高感度フォト ダイオードであるフォトダイオード PD力も電荷が溢れ出して 、る様子を示して 、る。 図 28の（c)部は、高感度信号のフォトダイオード PDからの読み出し時の画素内の電 位分布を示しており、図 28の（d)部は、低感度信号の電荷蓄積ダイオード ADからの 読み出し時の電位分布を示している。
[0121] 第 6の実施の形態に係る固体撮像装置においても、第 1の実施の形態に係る固体 撮像装置において図 9〜図 16のタイミング図を用いて説明した読み出し方法が適用 可能である。高速の複数回の読み出しは、電荷蓄積ダイオード ADに蓄積された、フ オトダイオード PD力 溢れ出した電荷による信号に対して行う。第 6の実施の形態に 係る固体撮像装置においては、電荷蓄積ダイオード ADカゝら読み出される信号が、フ オトダイオード PD力 溢れ出された電荷による信号であるため、信号の合成には、特 別な配慮が必要である。例えば、高感度信号 (X )
しをフォトダイオード PD力 先に読 み、あるしきい値を越えているかどうかを判断して、越えていなければ、フォトダイォー ド PDの信号を出力する。越えていれば、電荷蓄積ダイオード ADからのオーバーフ ロー蓄積信号 (X )とフォ
S
トダイオード PDからの高感度信号の加算値を出力する。
[0122] 尚、第 6の実施の形態に係る固体撮像装置の画素 Xの構造において、電荷蓄積ダ ィオード ADの代わりに、半導体チップの表面又は内部に電荷蓄積用コンデンサを 構成し、電荷蓄積用コンデンサに電荷を蓄えるようにしても良い。半導体チップの表 面に電荷蓄積用コンデンサを形成する場合は、 MOSキャパシタゃ MIMキャパシタ 等を用いれば良い。一方、半導体チップの内部に電荷蓄積用コンデンサを形成する 場合は pn接合キャパシタ等を用いれば良 、。
[0123] (第 7の実施の形態） 本発明の第 7の実施の形態に係る固体撮像装置は、その全体構成の図示を省略 するが、第 1の実施の形態に係る固体撮像装置の説明に用いた図 1と同様に、 2次 元マトリクス状に多数の画素 X (i= l〜m;j = l〜n:m, nはそれぞれ整数である。 ) を配列した画素アレイ部 1の左辺部にはタイミング発生回路 4を介して垂直シフトレジ スタ（垂直走査回路） 3が、右辺部の下辺側にはバイアス発生回路 7が設けられ、画 素アレイ部 1の下辺部には水平シフトレジスタ（水平走査回路） 2と、複数のカラム処 理回路 Q , Q , , Q , , Q力 なる信号処理部 5が配置されている力 画
1 2 j m
素アレイ部 1を構成する画素 Xの構造が第 1の実施の形態に係る固体撮像装置とは 異なる。
[0124] 即ち、図 29にその断面構造、図 30にその平面構造を示すように、第 7の実施の形 態に係る固体撮像装置は、画素 X内にフォトダイオード兼電荷蓄積ダイオード PD/ ADと、フォトダイオード兼電荷蓄積ダイオード PDZADの右側に離間して配置され た電荷蓄積ダイオード ADを備える。フォトダイオード兼電荷蓄積ダイオード PDZA Dは、第 1の n型表面埋込領域 22と第 1の n型表面埋込領域 22の左側に接触した第 2の n型表面埋込領域 13と、第 1の n型表面埋込領域 22及び第 2の n型表面埋込領 域 13の下部に配置された p型半導体基板 (第 1導電型半導体領域) 21の一部をァノ ード領域として備えている。電荷蓄積ダイオード ADは、フォトダイオード兼電荷蓄積 ダイオード PDZADを構成している第 1の n型表面埋込領域 22の右側に p型半導体 基板 (第 1導電型半導体領域) 21の一部を挟み配置された第 3の n型表面埋込領域 28と、この第 3の n型表面埋込領域 28の下部に配置された p型半導体基板 (第 1導 電型半導体領域) 21の一部をアノード領域として備えている。
[0125] 第 2の n型表面埋込領域 13及び第 3の n型表面埋込領域 28は、それぞれ不純物 密度 5 X 1016cm 3〜1 X 1019cm 3程度の比較的高濃度の n型半導体領域である。第 2の n型表面埋込領域 13の上部には、 p型ピユング層 25が第 1の n型表面埋込領域 22の上部力も左に延在している。第 3の n型表面埋込領域 28の上部には、 p型ピ- ング層 29が配置されている。ダーク電流が問題とならない場合は、 p型ピニング層 25 及び p型ピニング層 29を省略しても構わな 、。
[0126] 第 7の実施の形態に係る固体撮像装置では、図 29に示すように、光が、低不純物 密度の第 1の n型表面埋込領域 22だけでなぐ高不純物密度の第 2の n型表面埋込 領域 13の部分にも照射されるように遮光膜 34の開口部が設定されている。第 7の実 施の形態に係る固体撮像装置においては、第 2の実施の形態に係る固体撮像装置 の第 1の電荷蓄積ダイオード AD1もフォトダイオードの機能を果たすことになる。低感 度の信号を蓄積する第 3の n型表面埋込領域 28の側には、光は照射されないように その上方を遮光膜 34が覆って 、る。
[0127] 第 1の n型表面埋込領域 22と第 3の n型表面埋込領域 28との間に挟まれた p型半 導体基板 (第 1導電型半導体領域) 21の一部の上に、電荷流入制御ゲート 37が形 成されている。したがって、第 1の n型表面埋込領域 22をソース領域、第 3の n型表面 埋込領域 28をドレイン領域、第 1の n型表面埋込領域 22と第 3の n型表面埋込領域 2 8との間に挟まれた p型半導体基板 (第 1導電型半導体領域) 21の表面をチャネル領 域、電荷流入制御ゲート 37を MOSゲートとする電荷流入制御用 MOSトランジスタ が形成されている。
[0128] 図 31は、図 29において一点鎖線で示した P— P面で、第 1浮遊拡散領域 26、第 2 の n型表面埋込領域 13、第 1の n型表面埋込領域 22、第 3の n型表面埋込領域 28、 第 2浮遊拡散領域 27を切る断面におけるポテンシャル図であり、電荷 (電子）を黒丸 で示して!/ヽる。図 31の中央部が電荷分配電位障壁 CDBとなる第 1の n型表面埋込 領域 22の伝導帯端のポテンシャル分布であり、その左側に第 2の n型表面埋込領域 13がなす第 1のポテンシャル井戸 PW1が示され、更に第 1のポテンシャル井戸 PW1 の左側に、右上がりのノ、ツチングで示した第 1浮遊拡散領域 26のポテンシャル井戸 が示されている。第 1のポテンシャル井戸 PW1と第 1浮遊拡散領域 26のポテンシャ ル井戸との間の矩形の電位障壁は、第 1転送ゲート電極 31直下の p型半導体基板（ 第 1導電型半導体領域) 21の伝導帯端のポテンシャル分布に相当する。同様に、電 荷分配電位障壁 CDBの右側に第 2のポテンシャル井戸 PW2が示され、更に第 2の ポテンシャル井戸 PW2の右側に、右上がりのハッチングで示した第 2浮遊拡散領域 27のポテンシャル井戸が示されて 、る。第 2のポテンシャル井戸 PW2と第 2浮遊拡 散領域 27のポテンシャル井戸との間の矩形の電位障壁は、第 2転送ゲート電極 32 直下の P型半導体基板 (第 1導電型半導体領域) 21の伝導帯端のポテンシャル分布 に相当する。
[0129] 電荷分配電位障壁 CDBの右側と第 2のポテンシャル井戸 PW2との間のポテンシャ ルの高さが電荷流入制御ゲート 37に印加する電荷流入制御信号 SPにより制御され る。電荷流入制御ゲート 37に印加する電荷流入制御信号 SPとして高い電圧を与え ることで、図 31の（a)部に示すように、フォトダイオード兼電荷蓄積ダイオード PDZA Dから、電荷蓄積ダイオード ADへの電位障壁が下がり、光電流の一部が第 3の n型 表面埋込領域 28へ流入する。
[0130] 一方、電荷流入制御ゲート 37に印加する電荷流入制御信号 SPに低い電位を与え ると、図 31の (b)部に示すように、電荷分配電位障壁 CDBの右側と第 2のポテンシャ ル井戸 PW2との間の電荷流入制御ゲート 37の直下の p型半導体基板 (第 1導電型 半導体領域) 21の表面の電位障壁が高くなり、光電流は、フォトダイオード兼電荷蓄 積ダイオード PDZADの第 2の n型表面埋込領域 13にのみ流入する。
[0131] フォトダイオード兼電荷蓄積ダイオード PDZADの第 2の n型表面埋込領域 13の 電位の井戸が電荷でいっぱいになったときには、第 1浮遊拡散領域 26に電荷が流 れ出すように、第 1転送ゲート電極 31に印加する第 1転送信号 TX1の電位を設定す る。これにより、フォトダイオード兼電荷蓄積ダイオード PDZADの第 2の n型表面埋 込領域 13が電荷で ヽっぱいになっても、電荷蓄積ダイオード AD側に電荷が溢れ出 さないようにできる。又、電荷蓄積ダイオード ADが電荷でいっぱいになったときも、第 2浮遊拡散領域 27に流れ出すように第 2転送ゲート電極 32に印加する第 2転送信号 TX2の電位を設定しておく。
[0132] フォトダイオード兼電荷蓄積ダイオード PDZADの第 2の n型表面埋込領域 13に 蓄積される電荷の光に対する感度と、電荷蓄積ダイオード ADに蓄積される電荷の 光に対する感度の比は、電荷蓄積ダイオード ADへの流れ出しを制御する MOSトラ ンジスタのチャネル幅によっても変えられる力 電荷流入制御信号 SPを電荷流入制 御ゲート 37に印加している時間によっても変えることができる。
[0133] 第 7の実施の形態に係る固体撮像装置では、電荷流入制御ゲート 37を備える構造 を示したが、第 1の実施の形態に係る固体撮像装置のように電荷流入制御ゲート 37 がない構造においても、光が、低不純物密度の第 1の n型表面埋込領域 22だけでな ぐ高不純物密度の第 2の n型表面埋込領域 13の部分にも照射されるように遮光膜 3 4の開口部を設定し、第 1の実施の形態に係る固体撮像装置の第 1の電荷蓄積ダイ オード AD1もフォトダイオードの機能を果たすようにしても良い。この場合、低感度の 信号を蓄積する第 3の n型表面埋込領域 28の側には、光は照射されないようにその 上方を遮光膜 34が覆っておく必要がある。
[0134] 第 2の実施の形態に係る固体撮像装置のように、低濃度の第 1の n型表面埋込領 域 22だけに光が入射されるようにした場合には、同じフォトダイオードで検出した信 号を、高感度用の第 1の電荷蓄積ダイオード AD1及び低感度用の第 2の電荷蓄積 ダイオード AD2でそれぞれ電荷を蓄積するため、分光感度などの特性を等しくしゃ すいという特徴がある。一方、第 7の実施の形態に係る固体撮像装置のように、光を 高感度用電荷蓄積ダイオードの高濃度第 2の n型表面埋込領域 13にも入射するよう にした場合には、高感度信号と低感度信号の特性のずれの問題があるが、遮光膜 3 4の開口率を大きくとることができ、又高感度用電荷蓄積ダイオードとなる第 2の n型 表面埋込領域 13の面積も増やすことができるため感度や、飽和電子数において有 利である。
[0135] (その他の実施の形態）
上記のように、本発明は第 1〜第 7の実施の形態によって記載した力 この開示の 一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。こ の開示力 当業者には様々な代替実施の形態、実施例及び運用技術が明らかとな ろう。
[0136] 例えば、既に述べた第 1〜第 4の実施の形態の実施の形態の説明において、第 2 の n型表面埋込領域 23, 18及び第 3の n型表面埋込領域 24, 28は、それぞれ不純 物密度 5 X 1016cm 3〜1 X 1019cm 3程度の比較的高濃度の n型半導体領域とするこ とが好ましいと述べた力 必ずしも、第 2の n型表面埋込領域 23, 18と第 3の n型表面 埋込領域 24, 28とは互いに等しい不純物密度である必要はない。第 2の n型表面埋 込領域 23, 18については、第 2の n型表面埋込領域 23, 18により構成される第 1の 蓄積ダイオード AD1により、電荷の完全転送ができないと、暗いところでのノイズが増 えたり、残像ができたりするので、完全転送が絶対条件になるため、不純物密度が 5 X 1016cm— 3〜1 X 1019cm— 3程度である必要がある。一方、第 2の蓄積ダイオード AD2 に関しては，第 2の蓄積ダイオード AD2を構成する第 3の n型表面埋込領域 24, 28 の不純物密度を 1 X 1019cm 3〜6 X 102°cm 3程度等の非常に高い値にして、完全転 送をしない読み出し方法を採用可能である。この場合は、第 2の蓄積ダイオード AD2 に関して，第 2の蓄積ダイオード AD2を構成する第 3の n型表面埋込領域 24, 28の 不純物密度を、通常の MOSトランジスタのソース Zドレイン領域と同じ不純物密度を 採用可能ということになる。
[0137] 既に述べた第 1〜第 3の実施の形態及び第 5〜第 7の実施の形態の説明において は、図 2,図 17,図 21,図 25,図 27,図 29等に示したように、同じ画素内の低感度 信号用の第 1浮遊拡散領域 26と、高感度信号用の第 1浮遊拡散領域 26とを短絡接 続している。この短絡接続のための配線が画素のフォトダイオード PDの開口率を低 下させる場合には、ある列 (j =p)の画素の低感度信号用の第 1浮遊拡散領域 26を 隣接した列 (j =p± 1)の画素の高感度信号用の第 1浮遊拡散領域 26に接続するよ うにしても良い。画素のレイアウトにも依存するが、これにより、ある列 (j =p)の画素と 隣接した列 (j =p± 1)の画素との浮遊拡散領域を共通の半導体領域とすることも可 能であり、画素面積の縮小、フォトダイオード PDの開口率の向上、静電容量の減少 による感度の向上が可能となる。
[0138] 又、既に述べた第 1〜第 7の実施の形態の説明においては、 2次元固体撮像装置（ エリアセンサ）を例示的に説明したが、本発明の固体撮像装置は 2次元固体撮像装 置のみに用いられるように限定して解釈するべきではない。例えば、図 1に示した 2次 元マトリクスにおいて、 j =m= 1とした 1次元固体撮像装置 (ラインセンサ）でも良いこ とは、上記の開示の内容から容易に理解できるはずである。
[0139] 好適な実施の形態において本発明の原理を図示し説明してきた力 本発明は、そ のような原理力 逸脱することなく配置および詳細において変更され得ることは、当 業者によって認識される。このように、本発明はここでは記載していない様々な実施 の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明 力 妥当な特許請求の範隨こ係る発明特定事項によってのみ定められるものである 。したがって、特許請求の範囲およびその精神の範囲力 来る全ての修正および変 更に権利を請求する。
産業上の利用可能性
以上説明したように、本実施の形態によれば、画素面積の増大を防ぐと共に大きな ダイナミックレンジを有する固体撮像装置が提供され、またその画素信号の読みだし 方法が提供される。

Claims

請求の範囲
[1] 光により生成された電荷を蓄積する第 1のポテンシャル井戸と、
該第 1のポテンシャル井戸に隣接した電荷分配電位障壁と、
該電荷分配電位障壁を介して第 1のポテンシャル井戸に対向し、前記第 1のポテン シャル井戸に蓄積された電荷を生成した光と同一強度の光に対し、前記第 1のポテ ンシャル井戸に蓄積された電荷よりも少量の電荷を蓄積する第 2のポテンシャル井戸 と、
前記第 1及び第 2のポテンシャル井戸に蓄積された電荷を互いに異なるタイミング で別個に転送する第 1及び第 2転送ゲート電極と、
前記第 1及び第 2転送ゲート電極により転送された前記電荷をそれぞれ別個に蓄 積する第 1及び第 2浮遊拡散領域と
を備える画素を複数配列した固体撮像装置。
[2] 前記画素は、光に応答して電荷を生成するフォトダイオードを更に備え、
前記第 1および第 2のポテンシャル井戸に蓄積される電荷は該フォトダイオードによ つて提供される、請求項 1に記載された固体撮像装置。
[3] 前記フォトダイオードは、前記電荷分配電位障壁を含む、請求項 2に記載された固 定撮像装置。
[4] 前記第 2浮遊拡散領域に蓄積された電荷による画素信号の読み出しのみが、 1フ レーム内で、複数回行われる請求項 1に記載の固体撮像装置。
[5] 前記第 2浮遊拡散領域に蓄積された電荷による画素信号の読み出しが、 1フレーム 内で、異なる蓄積時間で、複数回行われる請求項 1に記載の固体撮像装置。
[6] 前記第 1浮遊拡散領域に蓄積された電荷による画素信号と、前記第 2浮遊拡散領 域に蓄積された電荷による画素信号とは、互いに異なる読みだしタイミングで読み出 される請求項 1に記載の固体撮像装置。
[7] 前記電荷分配電位障壁が、第 1導電型半導体領域の上部の一部に埋め込まれた 第 2導電型の第 1表面埋込領域のポテンシャル分布により形成され、
前記第 1のポテンシャル井戸が、前記第 1表面埋込領域に隣接し、前記第 1導電型 半導体領域の上部の他の一部に埋め込まれた第 2導電型で前記第 1表面埋込領域 よりも高不純物密度の第 2表面埋込領域のポテンシャル分布により形成され、 前記第 2のポテンシャル井戸が、前記第 1表面埋込領域に関し、前記第 2表面埋込 領域と反対の位置において、前記第 1表面埋込領域に隣接し、前記第 1導電型半導 体領域の上部の更に他の一部に埋め込まれた第 2導電型で前記第 1表面埋込領域 よりも高不純物密度の第 3表面埋込領域のポテンシャル分布により形成されている請 求項 1に記載の固体撮像装置。
[8] 前記第 1表面埋込領域にのみ光を入射させる遮光膜を更に備え、
前記第 1表面埋込領域から前記第 2表面埋込領域への前記電荷の流入通路の断 面積よりも、前記第 1表面埋込領域から前記第 3表面埋込領域への前記電荷の流入 通路の断面積を小さくすることにより、前記第 2のポテンシャル井戸に蓄積される電荷 量を、前記第 1のポテンシャル井戸に蓄積される電荷量よりも少なくする請求項 7に 記載の固体撮像装置。
[9] 前記第 1表面埋込領域及び第 2表面埋込領域に光を入射させ、前記第 3表面埋込 領域に光を入射させない遮光膜を更に備え、
該遮光膜による入射光量の制御により、前記第 2のポテンシャル井戸に蓄積される 電荷量を、前記第 1のポテンシャル井戸に蓄積される電荷量よりも少なくする請求項 7に記載の固体撮像装置。
[10] 前記電荷分配電位障壁の前記第 2のポテンシャル井戸に面した肩部のポテンシャ ルをゲート絶縁膜を介して静電的に制御する第 1電荷流入制御ゲートを更に備え、 該第 1電荷流入制御ゲートに印加する電圧の制御により、前記第 2のポテンシャル井 戸に蓄積される電荷量を、前記第 1のポテンシャル井戸に蓄積される電荷量よりも少 なくする請求項 7〜請求項 9のいずれか 1項に記載の固体撮像装置。
[11] 前記電荷分配電位障壁の前記第 1のポテンシャル井戸に面した肩部のポテンシャ ルをゲート絶縁膜を介して静電的に制御する第 2電荷流入制御ゲートを更に備える 請求項 10に記載の固体撮像装置。
[12] 前記電荷分配電位障壁の前記第 2のポテンシャル井戸に面した肩部のポテンシャ ルを制御して、前記第 2のポテンシャル井戸への電荷の複数回の流入を、 1フレーム 内で行う請求項 7〜請求項 9のいずれか 1項に記載の固体撮像装置。
[13] 前記第 1表面埋込領域にのみ光を入射させる遮光膜と、
前記電荷分配電位障壁の前記第 2のポテンシャル井戸に面した肩部のポテンシャ ルをゲート絶縁膜を介して静電的に制御する第 1電荷流入制御ゲートと
を更に備え、
前記第 1表面埋込領域から前記第 3表面埋込領域への前記電荷の流入通路の断 面積よりも、前記第 1表面埋込領域から前記第 2表面埋込領域への前記電荷の流入 通路の断面積を小さくし、前記第 1電荷流入制御ゲートに印加する電圧の制御により 、前記第 2のポテンシャル井戸に蓄積される電荷量を、前記第 1のポテンシャル井戸 に蓄積される電荷量よりも少なくする請求項 7に記載の固体撮像装置。
[14] 前記第 1のポテンシャル井戸が、第 1導電型半導体領域の上部の一部に埋め込ま れた第 2導電型の第 1表面埋込領域のポテンシャル分布により形成され、
前記第 2のポテンシャル井戸が、前記第 1表面埋込領域と離間し、前記第 1導電型 半導体領域の上部の他の一部に埋め込まれた第 2導電型の第 2表面埋込領域のポ テンシャル分布により形成され、
前記電荷分配電位障壁が、前記第 1表面埋込領域と前記第 2表面埋込領域との間 に挟まれた前記第 1導電型半導体領域の上部の更に他の一部のポテンシャル分布 により形成され、
前記第 1表面埋込領域に入射する光量が、前記第 2表面埋込領域に入射する光 量より大きくなるように設定された開口部を有する遮光膜を更に備え、
前記入射光量の差により、前記第 2のポテンシャル井戸に蓄積される電荷量を、前 記第 1のポテンシャル井戸に蓄積される電荷量よりも少なくした請求項 1に記載の固 体撮像装置。
[15] 前記第 1のポテンシャル井戸が、第 1導電型半導体領域の上部の一部に埋め込ま れた第 2導電型の第 1表面埋込領域のポテンシャル分布により形成され、
前記第 2のポテンシャル井戸が、前記第 1表面埋込領域と上部で接し、前記第 1導 電型半導体領域の上部の他の一部に埋め込まれた第 2導電型の第 2表面埋込領域 のポテンシャル分布により形成され、
前記電荷分配電位障壁が、第 1導電型半導体領域の上部の更に他の一部におい て前記第 1表面埋込領域と前記第 2表面埋込領域とが連続した領域のポテンシャル 分布により形成され、
前記第 1表面埋込領域にのみ光を入射させる遮光膜を更に備え、
前記第 2表面埋込領域に前記第 1表面埋込領域からオーバーフローした電荷が前 記第 2のポテンシャル井戸に流入することにより、前記第 2のポテンシャル井戸に該 電荷が蓄積される請求項 1に記載の固体撮像装置。
[16] 前記複数の画素がマトリクス状に 2次元配置されて画素アレイ部を構成し、
該画素アレイ部の周辺に、前記マトリクスの列毎に 1個の比較器を備えるカラム処理 回路を更に備え、
前記比較器により、前記第 1及び第 2浮遊拡散領域のいずれかに蓄積された電荷 を選択的に読み出す請求項 1〜請求項 15のいずれか 1項に記載の固体撮像装置。
[17] 前記複数の画素がマトリクス状に 2次元配置され、
上下に互いに隣接する画素行間において上側の画素行の第 1浮遊拡散領域と下 側の画素行の第 1浮遊拡散領域とを電気的に共通とし、上側の画素行の第 2浮遊拡 散領域と下側の画素行の第 2浮遊拡散領域とを電気的に共通とした請求項 1〜請求 項 16のいずれか 1項に記載の固体撮像装置。
[18] 前記複数の画素がマトリクス状に 2次元配置され、
左右に互いに隣接する画素列間において、右側の画素列の第 1浮遊拡散領域と 左側の画素列の第 2浮遊拡散領域とを電気的に共通とした請求項 1〜請求項 16の V、ずれか 1項に記載の固体撮像装置。
[19] 光により生成された電荷を蓄積する第 1のポテンシャル井戸と、該第 1のポテンシャ ル井戸に隣接した電荷分配電位障壁と、該電荷分配電位障壁を介して第 1のポテン シャル井戸に対向し、前記第 1のポテンシャル井戸に蓄積された電荷を生成した光と 同一強度の光に対し、前記第 1のポテンシャル井戸に蓄積された電荷よりも少量の 電荷を蓄積する第 2のポテンシャル井戸と、前記第 1及び第 2のポテンシャル井戸に 蓄積された電荷を互いに異なるタイミングで別個に転送する第 1及び第 2転送ゲート 電極と、前記第 1及び第 2転送ゲート電極により転送された前記電荷をそれぞれ別個 に蓄積する第 1及び第 2浮遊拡散領域とを備える画素をマトリクス状に 2次元配置さ れて画素アレイ部を構成し、該画素アレイ部の周辺に、前記マトリクスの行毎のカラム 処理回路を備える固体撮像装置の画素信号の読みだし方法であって、
前記カラム処理回路で前記第 1及び第 2浮遊拡散領域に蓄積された電荷を別々に サンプルホールドし、前記カラム処理回路の外部で、前記第 1及び第 2浮遊拡散領 域に蓄積された電荷による画素信号を合成する固体撮像装置の画素信号の読みだ し方法。
[20] 前記第 2浮遊拡散領域に蓄積された電荷による画素信号のみ、 1フレーム内で、複 数回読み出しを行う請求項 19に記載の固体撮像装置の画素信号の読みだし方法。
[21] 前記第 2浮遊拡散領域に蓄積された電荷による画素信号を、 1フレーム内で、異な る蓄積時間で、複数回読み出しを行う請求項 19に記載の固体撮像装置の画素信号 の読みだし方法。
[22] 前記第 1浮遊拡散領域に蓄積された電荷による画素信号と、前記第 2浮遊拡散領 域に蓄積された電荷による画素信号とを異なる読みだしタイミングで読み出す請求項 19に記載の固体撮像装置の画素信号の読みだし方法。
[23] 前記電荷分配電位障壁の前記第 2のポテンシャル井戸に面した肩部のポテンシャ ルを制御して、前記第 2のポテンシャル井戸への電荷の流入を、 1フレーム内で、複 数回行う請求項 19に記載の固体撮像装置の画素信号の読みだし方法。
[24] 光により生成された電荷を蓄積する第 1のポテンシャル井戸と、該第 1のポテンシャ ル井戸に隣接した電荷分配電位障壁と、該電荷分配電位障壁を介して第 1のポテン シャル井戸に対向し、前記第 1のポテンシャル井戸に蓄積された電荷を生成した光と 同一強度の光に対し、前記第 1のポテンシャル井戸に蓄積された電荷よりも少量の 電荷を蓄積する第 2のポテンシャル井戸と、前記第 1及び第 2のポテンシャル井戸に 蓄積された電荷を互いに異なるタイミングで別個に転送する第 1及び第 2転送ゲート 電極と、前記第 1及び第 2転送ゲート電極により転送された前記電荷をそれぞれ別個 に蓄積する第 1及び第 2浮遊拡散領域とを備える画素をマトリクス状に 2次元配置さ れて画素アレイ部を構成し、該画素アレイ部の周辺に、前記マトリクスの行毎のカラム 処理回路を備える固体撮像装置の画素信
号の読みだし方法であって、 前記カラム処理回路で前記第 1及び第 2浮遊拡散領域に蓄積された電荷のいずれ かを選択して力 前記カラム処理回路の外部に画素信号として出力する固体撮像装 置の画素信号の読みだし方法。
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