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TWI736892B - 用以降低影像感測器中暗電流的覆蓋結構及其形成方法 - Google Patents

用以降低影像感測器中暗電流的覆蓋結構及其形成方法 Download PDF

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TWI736892B
TWI736892B TW108117383A TW108117383A TWI736892B TW I736892 B TWI736892 B TW I736892B TW 108117383 A TW108117383 A TW 108117383A TW 108117383 A TW108117383 A TW 108117383A TW I736892 B TWI736892 B TW I736892B
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喻中一
逸群 陳
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Abstract

在一些實施例中，提供一種半導體裝置。該半導體裝置包含放置於一半導體基板中之具有一Ⅳ族化學元素之一磊晶結構，其中該磊晶結構自該半導體基板之一第一側延伸至該半導體基板中。一光偵測器至少部分配置於該磊晶結構中。具有不同於該第一Ⅳ族化學元素之一第一覆蓋結構化學元素之一第一覆蓋結構覆蓋該半導體基板之該第一側上之該磊晶結構。一第二覆蓋結構配置在該第一覆蓋結構與該磊晶結構之間，其中該第二覆蓋結構包含該Ⅳ族化學元素及該第一覆蓋結構化學元素。

Description

用以降低影像感測器中暗電流的覆蓋結構及其形成方法
本發明實施例係關於用以降低影像感測器中暗電流的覆蓋結構及其形成方法。
許多現代電子裝置(例如，數位相機、光學成像裝置等)包括影像感測器。一些類型之影像感測器包含電荷耦合裝置(CCD)影像感測器及互補式金屬氧化物半導體(CMOS)影像感測器。相較於CCD影像感測器，CMOS影像感測器歸因於低功率消耗、小尺寸、快速資料處理、資料之直接輸出及低製造成本而受到青睞。一些類型之CMOS影像感測器包含前側照明(FSI)影像感測器及背側照明(BSI)影像感測器。
本發明的一實施例係關於一種半導體裝置，其包括：一磊晶結構，其包括一第一Ⅳ族化學元素而放置於一半導體基板中，其中該磊晶結構自該半導體基板之一第一側延伸至該半導體基板中；一光偵測器，其至少部分放置於該磊晶結構中；一第一覆蓋結構，其包括與該第一Ⅳ族化學元素不同之一第一覆蓋結構化學元素，該第一覆蓋結構覆蓋該半導體基板之該第一側上之該磊晶結構；及一第二覆蓋結構，其放置在該第一覆蓋結構與該磊晶結構之間，其中該第二覆蓋結構包括該第一Ⅳ族化學元素及該第一覆蓋結構化學元素。
本發明的一實施例係關於一種半導體裝置，其包括：一磊晶結構，其包括一Ⅳ族化學元素而放置於一半導體基板中，其中該磊晶結構自該半導體基板之一前側延伸至該半導體基板中；一光偵測器，其至少部分放置於該磊晶結構中，其中該光偵測器包括至少部分放置於該磊晶結構中且橫向隔開的一第一摻雜區及一第二摻雜區，其中該第一摻雜區包括一第一摻雜類型且該第二摻雜區包括與該第一摻雜類型不同之一第二摻雜類型；一第一覆蓋結構，其包括與該Ⅳ族化學元素不同之一第一覆蓋結構化學元素，該第一覆蓋結構覆蓋該半導體基板之該前側上之該磊晶結構；及一第二覆蓋結構，其放置在該第一覆蓋結構與該磊晶結構之間，其中該第二覆蓋結構包括該Ⅳ族化學元素及該第一覆蓋結構化學元素。
本發明的一實施例係關於一種用於形成一半導體裝置之方法，該方法包括：在一半導體基板中形成一溝槽，其中該溝槽自該半導體基板之一前側延伸至該半導體基板中；在該溝槽中形成一磊晶結構，其中該磊晶結構包括一Ⅳ族化學元素；在該磊晶結構上形成一第一覆蓋結構，其中該第一覆蓋結構包括該Ⅳ族化學元素及與該Ⅳ族化學元素不同之一第一覆蓋結構化學元素；在該第一覆蓋結構上形成包括該第一覆蓋結構化學元素之一覆蓋層，其中該覆蓋層之側壁分別偏離該第一覆蓋結構之側壁；形成至少部分在該磊晶結構中且隔開之一第一摻雜區及一第二摻雜區，其中該第一摻雜區包括一第一摻雜類型且該第二摻雜區包括與該第一摻雜區不同之一第二摻雜類型；及將該覆蓋層圖案化為一第二覆蓋結構，其中該第二覆蓋結構藉由該第一覆蓋結構而與該磊晶結構分離。
現將參考圖式描述本揭露，其中貫穿全文使用相同元件符號來指代相同元件，且其中圖解說明之結構不一定按比例繪製。將瞭解，此詳細描述及對應圖不以任何方式限制本揭露之範疇，且詳細描述及圖僅提供幾個實例以圖解說明發明概念可證明其等自身之一些方式。
本揭露提供用於實施本發明實施例之不同構件之許多不同實施例或實例。下文中描述組件及配置之特定實例以簡化本揭露。當然，此等僅係實例且非意欲限制。舉例而言，在以下描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸的實施例。另外，本揭露可在各個實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語可在本文中用於描述一個元件或構件與另一(些)元件或構件之關係，如圖中圖解說明。空間相對術語意欲涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且因此可同樣解釋本文中使用之空間相對描述符。
一些互補式金屬氧化物半導體(CMOS)影像感測器包括一半導體基板，其具有放置於該半導體基板中之複數個鍺磊晶結構。矽覆蓋結構分別放置於鍺磊晶結構上。各具有一摻雜區之光偵測器分別放置於鍺磊晶結構中。光偵測器經組態以吸收入射輻射且產生對應於入射輻射之各自電訊號。摻雜區分別延伸穿過矽覆蓋結構且至鍺磊晶結構中。矽覆蓋結構使鍺磊晶結構鈍化且提供矽原子以在摻雜區上形成矽化物結構。
CMOS影像感測器之一個挑戰係暗電流。暗電流係即使在無光子進入光偵測器時仍通過光偵測器之電流。歸因於頻帶不連續性(例如，矽及鍺之最小導帶能量及/或最大價帶能量之間之差異)，光偵測器中之主要暗電流源出現在鍺磊晶結構與矽覆蓋結構之間之一界面處，從而導致電荷載子(例如，電洞)在界面處累積。暗電流藉由導致光偵測器產生可不對應於光偵測器各自吸收之入射輻射之實際量的電訊號而使CMOS影像感測器之效能降級。
舉例而言，光偵測器之一者可吸收第一量之入射輻射，其通常將與光偵測器產生對應於由光偵測器吸收之入射輻射之實際量之一第一輸出訊號相互關聯。然而，歸因於通過光偵測器之暗電流，光偵測器可產生一第二輸出訊號，其對應於由光偵測器吸收之入射輻射量加上通過光偵測器之暗電流量。在一些CMOS影像感測器(例如，飛行時間感測器)中，產生不對應於由光偵測器吸收之入射輻射(例如，具有介於約750奈米(nm)與約2.5微米(μm)之間之一波長之近紅外(NIR)輻射)之實際量之電訊號的光偵測器在判定一物件與CMOS影像感測器隔開之距離時可能負面地影響CMOS影像感測器之精度。
在各項實施例中，本申請案係關於一種具有放置在一第一覆蓋結構與一磊晶結構之間之一第二覆蓋結構之CMOS影像感測器。該CMOS影像感測器包括放置於一半導體基板中之具有一Ⅳ族化學元素之一磊晶結構。該磊晶結構自半導體基板之一第一側延伸至半導體基板中。一光偵測器至少部分放置於磊晶結構中。一第一覆蓋結構覆蓋半導體基板之第一側上之磊晶結構。此外，第一覆蓋結構包括具有與Ⅳ族化學元素不同之一能帶隙(例如，更大或更小)的一第二化學元素。包括Ⅳ族化學元素及第二化學元素之一第二覆蓋結構放置在第一覆蓋結構與磊晶結構之間。
由於第二覆蓋結構包括Ⅳ族化學元素及第二化學元素，故第二覆蓋結構與磊晶結構之間之一導帶不連續性(例如，最小導帶能量之差異)及/或一價帶不連續性(例如，最大價帶能量之差異)可小於第一覆蓋結構與磊晶結構之間之一導帶不連續性及/或一價帶不連續性。由於第二覆蓋結構與磊晶結構之間之導帶不連續性及/或價帶不連續性可小於第一覆蓋結構與磊晶結構之間之導帶不連續性及/或價帶不連續性，故可降低光偵測器中之暗電流量。因此，可改良CMOS影像感測器之效能。
圖1圖解說明具有放置在一第一覆蓋結構與一磊晶結構之間之一第二覆蓋結構之一互補式金屬氧化物半導體(CMOS)影像感測器100之一些實施例的一剖面圖。
如圖1中展示，CMOS影像感測器100包括一半導體基板102。半導體基板102包括半導體基板102之一前側102f及與半導體基板102之前側102f相對之半導體基板102之一背側102b。在一些實施例中，半導體基板102可包括任何類型之半導體本體(例如，單晶矽/CMOS塊體、矽鍺(SiGe)、絕緣體上矽(SOI)等)。在進一步實施例中，一第一圖案化介電質層104經放置於半導體基板102之前側102f上。在又進一步實施例中，第一圖案化介電質層104可包括(舉例而言)氧化物、氮化物、氮氧化物或類似者。
一磊晶結構106經放置於半導體基板102中。磊晶結構106自半導體基板102之前側102f延伸至半導體基板102中。磊晶結構106包括一Ⅳ族化學元素(例如，鍺、矽等)。在一些實施例中，磊晶結構106包括與半導體基板102不同之一Ⅳ族化學元素。在進一步實施例中，磊晶結構106包括純質(例如，無摻雜)鍺。
一光偵測器107至少部分放置於磊晶結構106中。光偵測器107經組態以吸收入射輻射108 (例如，光子)且產生對應於入射輻射之各自電訊號。在一些實施例中，光偵測器107經組態以吸收具有近紅外(NIR)波長(例如，介於約750奈米(nm)與約2.5微米(μm)之間)之入射輻射108。在一些實施例中，光偵測器107可係(舉例而言)一光二極體、一電荷耦合裝置(CCD)、一光電晶體、一光阻器或類似者。在進一步實施例中，將一微透鏡110放置於半導體基板102之背側102b上。微透鏡經組態以將入射輻射108 (例如，光)聚焦朝向光偵測器107。
一第一覆蓋結構112覆蓋半導體基板102之前側102f上之磊晶結構106。第一覆蓋結構112包括一化學元素，舉例而言，一Ⅳ族化學元素(例如，矽、鍺等)。在一些實施例中，第一覆蓋結構112包括結晶矽。在一些實施例中，第一覆蓋結構112包括非晶矽。在進一步實施例中，第一覆蓋結構112不包括與磊晶結構106相同之Ⅳ族元素。在進一步實施例中，第一覆蓋結構112具有與磊晶結構106不同(例如，更大或更小)之一帶隙，此導致第一覆蓋結構112與磊晶結構106之間之能帶不連續性(例如，第一覆蓋結構112及磊晶結構106之最小導帶能量及/或最大價帶能量之間之差異)。
一第二覆蓋結構114經放置在第一覆蓋結構112與磊晶結構106之間。第二覆蓋結構114包括磊晶結構106之Ⅳ族化學元素及第一覆蓋結構112之化學元素。在一些實施例中，第二覆蓋結構114包括一結晶矽鍺合金(例如，Six Gex-1 )。
在一些實施例中，第二覆蓋結構114之一帶隙可與第一覆蓋結構112及/或磊晶結構106之最小導帶能量及/或最大價帶能量重疊。在進一步實施例中，第二覆蓋結構114與磊晶結構106之間之一導帶不連續性(例如，最小導帶能量之差異)可小於第一覆蓋結構112與磊晶結構106之間之一導帶不連續性。在又進一步實施例中，第二覆蓋結構114與磊晶結構106之間之一價帶不連續性(例如，最大價帶能量之差異)可小於第一覆蓋結構112與磊晶結構106之間之一價帶不連續性。由於第二覆蓋結構114與磊晶結構106之間之導帶不連續性及/或價帶不連續性可小於第一覆蓋結構112與磊晶結構106之間之導帶不連續性及/或價帶不連續性，故可降低光偵測器107中之暗電流量。因此，可改良CMOS影像感測器100之效能。
在一些實施例中，第二覆蓋結構114可將光偵測器107中之暗電流降低至低於約0.5奈安(nA)或低於約1.0 nA。在缺少第二覆蓋結構114之情況下，光偵測器107中之暗電流可(舉例而言)超過此量。藉由將光偵測器107中之暗電流降低至低於約0.5 nA或低於約1.0 nA，CMOS影像感測器100可(舉例而言)用於飛行時間感測器應用(例如，一影像感測器，其經組態以基於已知光速判定一物件與該影像感測器隔開之距離)。若光偵測器107中之暗電流大於約1.0 nA，則歸因於暗電流之量值，光偵測器107無法可靠地量測飛行時間。
圖2圖解說明圖1之CMOS影像感測器100之一些更詳細實施例之一剖面圖。
如圖2中展示，磊晶結構106之相對側壁分別接觸半導體基板102及第一圖案化介電質層104。在一些實施例中，磊晶結構106具有一下表面，其放置在半導體基板102之前側102f與第一圖案化介電質層104之一下表面之間。在進一步實施例中，磊晶結構106接觸第二覆蓋結構114。
在一些實施例中，第二覆蓋結構114之相對側壁分別接觸第一圖案化介電質層104及第一覆蓋結構112。在一些實施例中，第二覆蓋結構114之相對側壁可實質上與磊晶結構106之側壁對準。第二覆蓋結構114可具有放置在第一圖案化介電質層104之一上表面與第一圖案化介電質層104之下表面之間的一上表面。在一些實施例中，第一圖案化介電質層104之下表面經放置在半導體基板102之前側102f與第二覆蓋結構114之一下表面之間。在進一步實施例中，第二覆蓋結構114接觸磊晶結構106、第一圖案化介電質層104及第一覆蓋結構112。在又進一步實施例中，第二覆蓋結構可具有介於約5 nm與約25 nm之間之一厚度或介於約5 nm與約15 nm之間之一厚度。
在一些實施例中，第二覆蓋結構114可具有第一Ⅳ族化學元素(例如，鍺或某一其他元素)之介於約20%與70%之間之一濃度(例如，按質量、體積、原子或某一其他度量計算)。在此一實施例中，第二覆蓋結構114可具有第二化學元素(例如，矽或某一其他元素)之介於約30%與80%之間之一濃度。在一些實施例中，第二覆蓋結構114可係或包括Six Ge1-x ，其中x介於約0.2與約0.7之間。第二覆蓋結構114中之Ⅳ族化學元素及/或第二化學元素之濃度可自第二覆蓋結構114之一下表面至第二覆蓋結構114之一上表面實質上相同。
在其他實施例中，第二覆蓋結構114中之Ⅳ族化學元素之一濃度可沿一梯度(例如，連續地或離散地)自第二覆蓋結構114之下表面附近之一第一濃度增大至第二覆蓋結構114之上表面附近之一第二濃度。第二覆蓋結構114中之第二化學元素之一濃度可沿一梯度(例如，連續地或離散地)自第二覆蓋結構114之上表面附近之一第三濃度增大至第二覆蓋結構114之下表面附近之一第四濃度。在此一實施例中，在第二覆蓋結構114之下表面附近，Ⅳ族化學元素之第一濃度可係約1%，且在第二覆蓋結構114之上表面附近，Ⅳ族化學元素之一第二濃度可係約99%。在進一步此等實施例中，在第二覆蓋結構114之下表面附近，第二化學元素之一第三濃度可係約99%，且在第二覆蓋結構114之上表面附近，第二化學元素之一第四濃度可係約1%。在一些實施例中，第二覆蓋結構114可係或包括Six Ge1-x ，且x可自第二覆蓋結構114之下表面處或附近之約1.0增加(例如，連續地或離散地)至第二覆蓋結構114之上表面處或附近之約0.0。
在一些實施例中，第一覆蓋結構112接觸第二覆蓋結構114及第一圖案化介電質層104。第一覆蓋結構112可在磊晶結構106之相對側壁上接觸第一圖案化介電質層104。在一些實施例中，第一覆蓋結構112可具有分別放置成超出第二覆蓋結構114之側壁的側壁。在進一步實施例中，第一覆蓋結構112具有一第一下表面，其放置在第一覆蓋結構112之一第二下表面與第二覆蓋結構114之間。在此一實施例中，第一下表面可放置成超出第二覆蓋結構114之側壁。在又進一步實施例中，第一覆蓋結構112可具有介於約20 nm與約100 nm之間之一厚度。
圖2中亦展示，一第一摻雜區202及一第二摻雜區204至少部分放置於磊晶結構106中且橫向隔開。第一摻雜區202及第二摻雜區204分別係一或多個摻雜(例如，n型摻雜或p型摻雜)半導體材料之鄰接區。在一些實施例中，第一摻雜區202包括一第一摻雜類型(例如，n型摻雜)且第二摻雜區204包括與該第一摻雜類型相反之一第二摻雜類型(例如，p型摻雜)。在一些實施例中，第一摻雜區202及/或第二摻雜區204在磊晶結構106之一下表面下面延伸。在此一實施例中，第一摻雜區202及/或第二摻雜區204可至少部分放置於第二覆蓋結構114及/或第一覆蓋結構112中。
在一些實施例中，光偵測器107可包括第一摻雜區202、第二摻雜區204、及第一摻雜區202與第二摻雜區204之間之磊晶結構106之一部分。在此一實施例中，光偵測器可係一PIN光二極體(例如，放置在一p型半導體材料與一n型半導體材料之間之一純質半導體材料)。光偵測器107可經反向偏壓(例如，將一負電壓施加於第二摻雜區且將一正電壓施加於第一摻雜區)以在磊晶結構106中形成一空乏區，使得該空乏區吸收入射輻射(例如，光子)。光偵測器107輸出對應於所吸收入射輻射之一電訊號。在進一步實施例中，可將約正1.5 伏特(V)至約正3伏特施加於第一摻雜區202，且可將約0 V (例如，接地)至約負3 V施加於第二摻雜區204。
矽化物結構206可分別經放置於第一摻雜區202及第二摻雜區204上。在一些實施例中，矽化物結構206之上表面經放置在第一覆蓋結構112之一下表面與第一覆蓋結構112之一上表面之間。在其他實施例中，矽化物結構206之上表面可與第二覆蓋結構114之上表面共面或放置在第二覆蓋結構114之上表面與第二覆蓋結構114之下表面之間。在進一步實施例中，矽化物結構206之下表面可與第一覆蓋結構112之下表面共面或放置於第一覆蓋結構112之下表面下面。
一第二圖案化介電質層208經放置於第一覆蓋結構112及第一圖案化介電質層104上。在一些實施例中，第一覆蓋結構112將第二圖案化介電質層208與第二覆蓋結構114分離。在一些實施例中，第二圖案化介電質層208可具有放置在一第二下表面與一第三下表面之間的一第一下表面。在此一實施例中，第二下表面可部分放置於第二覆蓋結構114下面，第一下表面可部分放置於第一覆蓋結構112下面且與第二覆蓋結構114橫向隔開，且第三下表面可放置於第一圖案化介電質層104上方且與第二覆蓋結構114及第一覆蓋結構112橫向隔開。在進一步實施例中，第二圖案化介電質層208可包括(舉例而言)氧化物、氮化物、氮氧化物或類似者。
一接點蝕刻停止層(CESL) 210經放置於第二圖案化介電質層208上。在一些實施例中，CESL 210可具有放置在一第二下表面與一第三下表面之間之一第一下表面。在此一實施例中，第二下表面可部分放置於第二覆蓋結構114下面，第一下表面可部分放置於第一覆蓋結構112下面且與第二覆蓋結構114橫向隔開，且第三下表面可放置於第一圖案化介電質層104上方且與第二覆蓋結構114及第一覆蓋結構112橫向隔開。
在進一步實施例中，CESL 210至少部分放置於矽化物結構206之各者上。在此一實施例中，CESL 210可具有分別放置於矽化物結構206上方及CESL 210之第二下表面與CESL 210之第三下表面之間的一第四下表面及一第五下表面。在其他實施例中，第四下表面及第五下表面可與CESL 210之第二下表面共面或放置於CESL 210之第二下表面下面。在又進一步實施例中，CESL 210可包括(舉例而言)氮化物、氧化物、碳化物或類似者。
一層間介電質(ILD)層212經放置於CESL 210上。在一些實施例中，ILD層212之一上表面可保形地加襯裡於CESL 210之下表面。在進一步實施例中，ILD層212可具有一實質上平坦下表面。在又進一步實施例中，ILD層212可包括一低k介電質層(例如，具有小於約3.9之一介電常數之一介電質)、一超低k介電質層或氧化物(例如，SiO2 )之一或多者。
複數個導電接點214經放置於ILD層212中。在一些實施例中，導電接點214延伸穿過ILD層212及CESL 210以分別接觸矽化物結構206。在一些實施例中，複數個導電構件216 (例如，導電線及導電通路)經放置於ILD層212之下表面上。在一些實施例中，ILD層212可具有放置在耦合至放置於第一摻雜區202上之矽化物結構206之一第一導電接點214與耦合至放置於第二摻雜區204上之矽化物結構206之一第二導電接點214之間的一對側壁。ILD層212之該對側壁可界定ILD層212中之一開口之側。可將開口放置於ILD層212中以降低ILD層212吸收之入射輻射量，此可降低藉由光偵測器107輸出之電訊號中之雜訊量。
在一些實施例中，一第三介電質層218經放置於ILD層212及導電構件216上。第三介電質層218可保形地加襯裡於ILD層212及導電構件216。在一些實施例中，第三介電質層218可沿ILD層212之該對側壁延伸。在一些實施例中，第三介電質層218可沿ILD層212之該對側壁延伸穿過CESL 210且至第二圖案化介電質層208中，使得第三介電質層218接觸第二圖案化介電質層208、CESL 210及ILD層212。在進一步實施例中，第三介電質層218可包括(舉例而言)氧化物、氮化物、氮氧化物或類似者。
在一些實施例中，一鈍化層220經放置於第三介電質層218上。在一些實施例中，鈍化層220可保形地加襯裡於第三介電質層218。在進一步實施例中，鈍化層220可包括氮化物、氧化物、氮氧化物、聚合物或類似者。在又進一步實施例中，第二圖案化介電質層208、CESL 210、ILD層212、第三介電質層218及鈍化層220可係一互連結構222之部分。互連結構222經組態以在放置於半導體基板102上之各種裝置及/或放置於鈍化層220上之輸入/輸出結構(未展示) (例如，接觸墊、銲料凸塊等)之間提供電連接。
圖3圖解說明圖2之CMOS影像感測器100之一些替代實施例之一剖面圖。
如圖3中展示，一第三摻雜區302至少部分放置於磊晶結構106中。在一些實施例中，第三摻雜區302沿第二摻雜區204之相對側放置且放置在第二摻雜區204與半導體基板102之背側102b之間。在一些實施例中，第三摻雜區302包括第一摻雜類型(例如，n型摻雜)。在進一步實施例中，第三摻雜區302可在磊晶結構106之下表面下面延伸。在此一實施例中，第三摻雜區302可至少部分放置於第二覆蓋結構114及/或第一覆蓋結構112中。在又進一步實施例中，矽化物結構206之一者可放置於第二摻雜區204及第三摻雜區302上。
圖3中亦展示，磊晶結構106之下表面與第一圖案化介電質層104之下表面共面。在一些實施例中，第一覆蓋結構112具有實質上與第二覆蓋結構114之側壁對準的側壁。在進一步實施例中，第二圖案化介電質層208可接觸第一覆蓋結構112、第二覆蓋結構114及第一圖案化介電質層104。在又進一步實施例中，鈍化層220可接觸ILD層212及導電構件216。
圖4圖解說明包括耦合至一邏輯裝置402之圖1之CMOS影像感測器100之一些更詳細實施例之一堆疊CMOS影像感測器400之一些實施例的一剖面圖。
如圖4中展示，互連結構222包括放置於鈍化層220上的一第一接合結構404。在一些實施例中，第一接合結構404可放置於ILD層212上。複數個CMOS影像感測器接觸墊406放置於第一接合結構404中且電耦合至複數個導電構件216。在進一步實施例中，CMOS影像感測器接觸墊406可包括(舉例而言)鋁、金、銅或類似者。在又進一步實施例中，第一接合結構404可包括(舉例而言)氧化物、氮化物、聚合物或類似者。
在一些實施例中，CMOS影像感測器100可係一飛行時間感測器，其經組態以基於已知光速來判定一物件與CMOS影像感測器隔開之距離。舉例而言，放置於CMOS影像感測器100上或附近之一光脈衝產生器(未展示)可將一光脈衝(例如，NIR輻射)投射至一物件上。基於投射光脈衝之時間與光偵測器107吸收反射光脈衝之時間之間之時間差，可判定物件與CMOS影像感測器100隔開之距離。
邏輯裝置402包括一半導體裝置408 (例如，一金屬氧化物半導體場效電晶體(MOSFET))。在一些實施例中，邏輯裝置402係經組態以處理自CMOS影像感測器100接收之電訊號的一特定應用積體電路(ASIC)。半導體裝置408可放置於一第二半導體基板410之一前側410f上。在一些實施例中，半導體裝置408包括放置於第二半導體基板410中之一對源極/汲極區412。在進一步實施例中，半導體裝置408包括放置於第二半導體基板410之前側410f上之一閘極介電質414、及放置於閘極介電質414上之一閘極電極416。在又進一步實施例中，側壁間隔件418可放置於閘極電極416及閘極介電質414之相對側上。
一第二互連結構420經放置於第二半導體基板410之前側410f上。第二互連結構420包括放置於第二半導體基板410之前側410f上的一第二ILD層422。在一些實施例中，第二ILD層422可包括一低k介電質、一超低k介電質、氧化物或類似者之一或多個層。在一些實施例中，邏輯裝置導電接點424經放置於第二ILD層422中。在進一步實施例中，邏輯裝置導電接點424自閘極電極416及該對源極/汲極區412延伸至放置於第二ILD層422中之複數個邏輯裝置導電構件426 (例如，導電線及導電通路)。
在一些實施例中，第二互連結構420包括放置於第二ILD層422上的一第二接合結構428。複數個邏輯裝置接觸墊430經放置於第二接合結構428中且電耦合至複數個邏輯裝置導電構件426。在進一步實施例中，第二接合結構428及/或邏輯裝置接觸墊430分別接合(例如，共晶接合、混合接合等)至第一接合結構404及/或CMOS影像感測器接觸墊406，使得半導體裝置408經由互連結構222及第二互連結構420電耦合至CMOS影像感測器100之光偵測器107。在又進一步實施例中，光偵測器107之第一摻雜區202可經由互連結構222及第二互連結構420電耦合至半導體裝置408之閘極電極416。
圖5至圖19圖解說明用於形成包括耦合至一邏輯裝置402之圖1之CMOS影像感測器100之一些更詳細實施例之一堆疊CMOS影像感測器400之一方法之一些實施例的一系列剖面圖。
如圖5中展示，在一半導體基板102中形成一溝槽502。在一些實施例中，溝槽502自半導體基板102之一前側102f延伸至半導體基板102中。在進一步實施例中，溝槽502延伸穿過放置於半導體基板102之前側102f上之一第一圖案化介電質層104。
在一些實施例中，用於形成溝槽502之一製程包括對半導體基板102執行一蝕刻(例如，一乾式蝕刻及/或一濕式蝕刻)。在一些實施例中，可運用形成於半導體基板102之前側102f上之一圖案化遮罩層(未展示)來執行蝕刻。隨後，將半導體基板102之前側102f暴露於一蝕刻劑，該蝕刻劑移除未被遮罩層覆蓋之半導體基板102之部分以形成溝槽502。在進一步實施例中，可運用放置於半導體基板102之前側102f上之一第一介電質層(未展示)來執行蝕刻。在此一實施例中，形成溝槽502之蝕刻可移除未被遮罩層(未展示)覆蓋之第一介電質層之部分以形成第一圖案化介電質層104。在又進一步實施例中，第一介電質層可藉由(舉例而言)化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化、濺鍍或類似者而沉積及/或生長於半導體基板102之前側102f上。
如圖6中展示，在溝槽502中形成一磊晶結構106。磊晶結構106包括一Ⅳ族化學元素(例如，鍺)。在一些實施例中，磊晶結構106可經形成具有放置在半導體基板102之前側102f與第一圖案化介電質層104之一前側表面之間之一前側表面。在進一步實施例中，可藉由(舉例而言)氣相磊晶(VPE)、分子束磊晶(MBE)、液相磊晶(LPE)、固相磊晶(SPE)、減壓化學氣相沉積(RP-CVD)磊晶、金屬有機氣相磊晶(MOVPE)或類似者形成磊晶結構106。
如圖7中展示，在磊晶結構106上形成一第二覆蓋結構114。第二覆蓋結構114包括與磊晶結構106相同之Ⅳ族化學元素及一第二化學元素。在一些實施例中，第二化學元素可係(舉例而言)與磊晶結構106之Ⅳ族化學元素不同之一Ⅳ族化學元素(例如，矽)。在進一步實施例中，第二覆蓋結構114可經形成具有放置於第一圖案化介電質層104之前側表面上方的一前側表面。
在一些實施例中，可藉由CVD、PVD、ALD、VPE、MBE、LPE、SPE、RP-CVD、MOVPE或類似者形成第二覆蓋結構114。在進一步實施例中，可在具有泵抽至一處理室中之矽前驅體(例如，矽烷(SiH4 )氣體、二氯矽烷(DCS)氣體等)及/或鍺前驅體(例如，鍺烷(GeH4 )氣體)之該處理室中形成第二覆蓋結構114。在進一步實施例中，鍺前驅體與矽前驅體之一流量比可介於約1.6與約3.5之間。在又進一步實施例中，在磊晶結構106上選擇性地形成第二覆蓋結構114，使得第二覆蓋結構114經形成具有實質上與磊晶結構106之側壁對準的側壁。
如圖8中展示，在第一圖案化介電質層104及第二覆蓋結構114上形成一第一覆蓋層802。第一覆蓋層802包括與第二覆蓋結構114相同之第二化學元素。在一些實施例中，第一覆蓋層802不包括與磊晶結構106相同之Ⅳ族元素。在進一步實施例中，第一覆蓋層802保形地加襯裡於第一圖案化介電質層104及第二覆蓋結構114。在進一步實施例中，第一覆蓋層802具有與磊晶結構106不同之一帶隙，此導致第一覆蓋結構112與磊晶結構106之間之能帶不連續性(例如，第一覆蓋結構112及磊晶結構106之最小導帶能量及/或最大價帶能量之間之差異)。在又進一步實施例中，可藉由CVD、PVD、ALD、VPE、MBE、LPE、SPE、RP-CVD、MOVPE或類似者形成第一覆蓋層802。
雖然未展示，但在其他實施例中，可在第一覆蓋層802之後形成第二覆蓋結構114。在此一實施例中，圖7中可不(例如，藉由磊晶)形成第二覆蓋結構114。代替地，可在磊晶結構106上形成第一覆蓋層802。此後，執行一退火以促進第一覆蓋層802之原子及磊晶結構106之原子在第一覆蓋層802接觸磊晶結構106之一界面處相互擴散，藉此自第一覆蓋層802與磊晶結構106之間之相互擴散原子形成第二覆蓋結構114。可(舉例而言)在介於約攝氏700度至攝氏850度之間之一溫度下執行退火。
圖8中亦展示，在第一覆蓋層802上形成一第二介電質層804。在一些實施例中，第二介電質層804可保形地加襯裡於第一覆蓋層802。在進一步實施例中，第二介電質層804包括(舉例而言)氧化物、氮化物、氮氧化物或類似者。在又進一步實施例中，可藉由(舉例而言) CVD、PVD、ALD、熱氧化、濺鍍或類似者形成第二介電質層804。
如圖9中展示，在磊晶結構106中形成彼此橫向隔開之一第一摻雜區202及一第二摻雜區204。在一些實施例中，第一摻雜區202及第二摻雜區204經形成使得第一覆蓋層802及第二介電質層804堆疊於半導體基板102上方。在此一實施例中，第一摻雜區202及第二摻雜區204分別延伸至第二覆蓋結構114及第一覆蓋層802中。在進一步此一實施例中，第一摻雜區202包括具有一第一摻雜類型(例如，n型摻雜)之磊晶結構106、第二覆蓋結構114及第一覆蓋層802之鄰接區，且第二摻雜區204包括具有與第一摻雜類型不同之一第二摻雜類型(例如，p型摻雜)之磊晶結構106、第二覆蓋結構114及第一覆蓋層802之鄰接區。在進一步實施例中，第一摻雜區202及第二摻雜區204可由一離子佈植製程形成且可利用一或多個遮罩層(未展示)來將離子選擇性地佈植至磊晶結構106、第二覆蓋結構114及第一覆蓋層802中。在又進一步實施例中，一光偵測器107可包括第一摻雜區202、第二摻雜區204、及介於第一摻雜區202與第二摻雜區204之間之磊晶結構106之一部分。
如圖10中展示，將第一覆蓋層802圖案化為一第一覆蓋結構112且移除第二介電質層804。在一些實施例中，用於移除第二介電質層804之一製程可包括蝕刻第二介電質層804及/或對第二介電質層804執行一平坦化製程(例如，一化學機械平坦化(CMP))以暴露第一覆蓋層802。在進一步實施例中，用於將第一覆蓋層802圖案化為第一覆蓋結構112之一製程包括在第一覆蓋層802上形成一遮罩層(未展示)。在一些實施例中，遮罩層可由一旋塗製程形成且使用光微影來圖案化。在進一步實施例中，製程包括在圖案化遮罩層處於適當位置中之情況下對第一覆蓋層802執行一蝕刻，及隨後剝離圖案化遮罩層。在又進一步實施例中，可在移除第二介電質層804之前或之後將第一覆蓋層802圖案化為第一覆蓋結構112。
在一些實施例中，第二覆蓋結構114之一帶隙可與第一覆蓋結構112及/或磊晶結構106之最小導帶能量及/或最大價帶能量重疊。在進一步實施例中，第二覆蓋結構114與磊晶結構106之間之一導帶不連續性(例如，最小導帶能量之差異)可小於第一覆蓋結構112與磊晶結構106之間之一導帶不連續性。在又進一步實施例中，第二覆蓋結構114與磊晶結構106之間之一價帶不連續性(例如，最大價帶能量之差異)可小於第一覆蓋結構112與磊晶結構106之間之一價帶不連續性。由於第二覆蓋結構114與磊晶結構106之間之導帶不連續性及/或價帶不連續性可小於第一覆蓋結構112與磊晶結構106之間之導帶不連續性及/或價帶不連續性，故可降低光偵測器107中之暗電流量。因此，可改良CMOS影像感測器100之效能。
如圖11中展示，在第一圖案化介電質層104、第一覆蓋結構112、第一摻雜區202及第二摻雜區204上形成一第三介電質層1142。在一些實施例中，第三介電質層1142包括(舉例而言)氧化物、氮化物、氮氧化物或類似者。在進一步實施例中，第三介電質層1142可保形地加襯裡於第一圖案化介電質層104、第一覆蓋結構112、第一摻雜區202及第二摻雜區204。在又進一步實施例中，可藉由(舉例而言) CVD、PVD、ALD、熱氧化、濺鍍或類似者形成第三介電質層1142。此外，對半導體基板102執行一退火1144 (例如，快速熱退火(RTA)、微波退火、熔爐退火等)。退火1144經組態以活化第一摻雜區202及第二摻雜區204之摻雜物。
如圖12中展示，將第三介電質層1142圖案化為一第二圖案化介電質層208。第二圖案化介電質層208包括分別暴露第一摻雜區202及第二摻雜區204的複數個開口。在一些實施例中，用於將第三介電質層1142圖案化為第二圖案化介電質層208之一製程包括在第三介電質層1142上形成一遮罩層(未展示)。在一些實施例中，遮罩層可由一旋塗製程形成且使用光微影來圖案化。在進一步實施例中，製程包括在圖案化遮罩層處於適當位置中之情況下對第三介電質層1142執行一蝕刻，及隨後剝離圖案化遮罩層。
如圖13中展示，分別在第一摻雜區202及第二摻雜區204上形成矽化物結構206。在一些實施例中，用於形成矽化物結構206之一製程包括在第二圖案化介電質層208、第一摻雜區202及第二摻雜區204上方沉積一金屬層(未展示)。在一些實施例中，金屬層可包括(舉例而言)鎳、鈦、鈷、鎢或某一其他正電性元素。在金屬層處於適當位置中之情況下執行一退火製程(例如，一RTA)，使得金屬層與第一覆蓋結構112反應以形成矽化物結構206。隨後，剝除金屬層之非反應部分。
如圖14中展示，在第二圖案化介電質層208及矽化物結構206上形成一接點蝕刻停止層(CESL) 210。在一些實施例中，CESL 210可保形地加襯裡於第二圖案化介電質層208及矽化物結構206。在進一步實施例中，可藉由(舉例而言) CVD、PVD、ALD、濺鍍或類似者形成CESL 210。
如圖15中展示，在CESL 210上形成一層間介電質(ILD)層212。在一些實施例中，ILD層212可包括一低k介電質層、一超低k介電質層、氧化物或類似者之一或多個層。在進一步實施例中，ILD層212可藉由(舉例而言) CVD、PVD、ALD、濺鍍或類似者而沉積。在又進一步實施例中，可對ILD層212執行一平坦化製程(例如，CMP)以形成一實質上平坦前側表面。
如圖16中展示，在ILD層212中形成導電接點214。在一些實施例中，用於形成導電接點214之一製程包括對ILD層212執行一第一蝕刻以形成對應於導電接點214之接點開口。在一些實施例中，可運用形成於ILD層212上方之一圖案化遮罩層來執行蝕刻。在進一步實施例中，製程包括用一導電材料(例如，鎢)填充接點開口。在又進一步實施例中，可藉由沉積或生長(例如，藉由CVD、PVD、ALD、濺鍍、電化學電鍍、無電式電鍍等)覆蓋填充接點開口之ILD層212之一導電層，且隨後對ILD層212執行一平坦化製程(例如，CMP)而填充接點開口。在各項實施例中，製程可係一類單鑲嵌製程或一類雙鑲嵌製程之部分。
圖16中亦展示，在ILD層212中形成複數個導電構件216 (例如，導電線及導電通路)。在一些實施例中，可在堆疊於ILD層212上之一或多個金屬間介電質(IMD)層(未展示)中形成導電構件216。在一些實施例中，用於形成導電構件之一製程包括對ILD層212 (或一IMD層)執行一蝕刻以形成導電構件開口。在一些實施例中，可運用形成於ILD層212 (或IMD層)上方之一圖案化遮罩層來執行蝕刻。在進一步實施例中，製程包括用一導電材料(例如，銅、鋁等)填充導電構件開口。在又進一步實施例中，可藉由沉積或生長(例如，藉由CVD、PVD、ALD、濺鍍、電化學電鍍、無電式電鍍等)覆蓋填充導電構件開口之ILD層212 (或IMD層)之一導電層，且隨後對ILD層212 (或IMD層)執行一平坦化(例如，CMP)而填充開口。
如圖17中展示，在ILD層212及一些導電構件216上形成一鈍化層220。在一些實施例中，鈍化層220可包括(舉例而言)氧化物、氮化物、氮氧化物、聚合物或類似者。在進一步實施例中，可藉由CVD、PVD、ALD、濺鍍、一旋塗製程或類似者而形成鈍化層220。
圖17中亦展示，在鈍化層220上形成一第一接合結構404及複數個CMOS影像感測器接觸墊406。在一些實施例中，用於形成第一接合結構404及CMOS影像感測器接觸墊406之一製程包括在鈍化層220上生長或沉積(例如，藉由CVD、PVD、ALD、濺鍍、一旋塗製程等)第一接合結構404。隨後，第一接合結構404可經蝕刻以在第一接合結構404中形成對應於CMOS影像感測器接觸墊406之開口。接著，用一導電材料(例如，鋁、金、銅或類似者)填充開口以形成CMOS影像感測器接觸墊406。在進一步實施例中，第二圖案化介電質層208、CESL 210、ILD層212、鈍化層220、第一接合結構404及CMOS影像感測器接觸墊406可係一互連結構222之部分。
如圖18中展示，將CMOS影像感測器100接合至一邏輯裝置402。在一些實施例中，CMOS影像感測器100可藉由(舉例而言)共晶接合、混合接合或類似者而接合至邏輯裝置402。邏輯裝置402包括放置於一第二半導體基板410之一前側410f上的一半導體裝置408 (例如，一MOSFET)。在一些實施例中，用於形成半導體裝置408之一製程包括形成(例如，藉由CVD及隨後蝕刻)堆疊於第二半導體基板410之前側410f上之一閘極介電質414及閘極電極416。在半導體基板102中閘極介電質414及閘極電極416之相對側上形成(例如，藉由選擇性離子佈植)一對源極/汲極區412。隨後，在第二半導體基板410之前側410f上閘極電極416及閘極介電質414之相對側上形成(例如，藉由CVD及隨後蝕刻)側壁間隔件418。
將一第二互連結構420放置於第二半導體基板410之前側410f上。在一些實施例中，第二互連結構420包括放置於一第二ILD層422中的邏輯裝置導電接點424及邏輯裝置導電構件426。在一些實施例中，第二互連結構420可包括放置於一第二接合結構428中的複數個邏輯裝置接觸墊430。在進一步實施例中，用於形成第二互連結構420之一製程可包括經執行以形成互連結構222的一實質上類似製程。在又進一步實施例中，第一接合結構404及/或CMOS影像感測器接觸墊406可分別接合至第二接合結構428及/或邏輯裝置接觸墊430。
如圖19中展示，在半導體基板102之一背側102b上形成一微透鏡110。在一些實施例中，可藉由在半導體基板102之背側102b上(例如，藉由一旋塗方法或一沉積製程)沉積一微透鏡材料而形成微透鏡110。在進一步實施例中，經接合CMOS影像感測器100及邏輯裝置402可經翻轉(例如，旋轉180度)以在半導體基板102之背側102b上形成微透鏡材料。在微透鏡材料上圖案化具有一彎曲上表面之一微透鏡樣板(未展示)。在一些實施例中，微透鏡樣板可包括使用一分佈暴露光劑量暴露(例如，對於一負性光阻，在曲率之底部暴露更多光且在曲率之頂部暴露更少光)、顯影且烘烤以形成一修圓形狀的一光阻材料。接著，藉由根據微透鏡樣板選擇性地蝕刻微透鏡材料而形成微透鏡110。
如圖20中圖解說明，提供用於形成包括耦合至一邏輯裝置之圖1之CMOS影像感測器之一些實施例之一堆疊CMOS影像感測器之一方法之一些實施例的一流程圖2000。雖然圖20之流程圖2000在本文中圖解說明且描述為一系列動作或事件，但將瞭解，不應以一限制意義解釋此等動作或事件之圖解說明排序。舉例而言，一些動作可依不同順序及/或與除本文中圖解說明及/或描述以外之其他動作或事件同時發生。此外，可不需要全部圖解說明動作以實施本文中之描述之一或多個態樣或實施例，且可在一或多個單獨動作及/或階段中實行本文中描繪之動作之一或多者。
在2002，在一半導體基板中形成包括一Ⅳ族化學元素之一磊晶結構，其中磊晶結構自半導體基板之一第一側延伸至半導體中。圖5至圖6圖解說明對應於動作2002之一些實施例之一系列剖面圖。
在2004，在磊晶結構上形成包括Ⅳ族化學元素及一第二化學元素之一第二覆蓋結構。圖7圖解說明對應於動作2004之一些實施例之一剖面圖。
在2006，在第二覆蓋結構上形成包括第二化學元素之一第一覆蓋層。圖8圖解說明對應於動作2006之一些實施例之一剖面圖。
在2008，在磊晶結構中形成一光偵測器。圖9圖解說明對應於動作2008之一些實施例之一剖面圖。
在2010，蝕刻第一覆蓋層以在第二覆蓋結構上形成包括第二化學元素之一第一覆蓋結構。圖10圖解說明對應於動作2010之一些實施例之一剖面圖。
在2012，在半導體基板之第一側上形成一互連結構。圖11至圖17圖解說明對應於動作2012之一些實施例之一系列剖面圖。
在2014，將互連結構接合至一邏輯裝置。圖18圖解說明對應於動作2014之一些實施例之一剖面圖。
在2016，在與半導體基板之第一側相對之半導體基板之一第二側上方形成一微透鏡。圖19圖解說明對應於動作2016之一些實施例之一剖面圖。
在一些實施例中，本申請案提供一種半導體裝置。該半導體裝置包含放置於一半導體基板中之包括一第一Ⅳ族化學元素之一磊晶結構，其中該磊晶結構自該半導體基板之一第一側延伸至該半導體基板中。一光偵測器至少部分放置於磊晶結構中。具有一第一覆蓋結構化學元素之一第一覆蓋層覆蓋半導體基板之第一側上之磊晶結構。一第二覆蓋結構經放置在第一覆蓋結構與磊晶結構之間，其中該第二覆蓋結構包括第一Ⅳ族化學元素及第一覆蓋結構化學元素。
在其他實施例中，本申請案提供一種半導體裝置。該半導體裝置包含放置於一半導體基板中之包括一Ⅳ族化學元素之一磊晶結構，其中該磊晶結構自該半導體基板之一前側延伸至該半導體基板中。一光偵測器至少部分放置於磊晶結構中。光偵測器包括至少部分放置於磊晶結構中且彼此橫向隔開的一第一摻雜區及一第二摻雜區，其中該第一摻雜區包括一第一摻雜類型且該第二摻雜區包括與該第一摻雜類型不同之一第二摻雜類型。包括一第一覆蓋結構化學元素之一第一覆蓋結構覆蓋半導體基板之前側上之磊晶結構。一第二覆蓋結構經放置在第一覆蓋結構與磊晶結構之間，其中該第二覆蓋結構包括第一Ⅳ族化學元素及第一覆蓋結構化學元素。
在又其他實施例中，本申請案提供一種用於形成一半導體裝置之方法。該方法包含在一半導體基板中形成一溝槽，其中該溝槽自該半導體基板之一前側延伸至該半導體基板中。在溝槽中形成一磊晶結構，其中該磊晶結構包括一Ⅳ族化學元素。在磊晶結構上形成一第一覆蓋結構，其中該第一覆蓋結構包括Ⅳ族化學元素及一第一覆蓋結構化學元素。在第一覆蓋結構上形成包括第一覆蓋結構化學元素之一覆蓋層，其中該覆蓋層之側壁分別偏離該第一覆蓋結構之側壁。形成至少部分在磊晶結構中且彼此隔開之一第一摻雜區及一第二摻雜區，其中該第一摻雜區包括一第一摻雜類型且該第二摻雜區包括與該第一摻雜區不同之一第二摻雜類型。將覆蓋層圖案化為一第二覆蓋結構，其中該第二覆蓋結構藉由第一覆蓋結構而與磊晶結構分離。
前述內容略述數項實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為用於設計或修改其他製程及結構之一基礎以實行相同目的及/或達成本文中介紹之實施例之相同優點。熟習此項技術者亦應瞭解，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中作出各種改變、置換及更改。
100‧‧‧互補式金屬氧化物半導體(CMOS)影像感測器 102‧‧‧半導體基板 102b‧‧‧背側 102f‧‧‧前側 104‧‧‧第一圖案化介電質層 106‧‧‧磊晶結構 107‧‧‧光偵測器 108‧‧‧入射輻射 110‧‧‧微透鏡 112‧‧‧第一覆蓋結構 114‧‧‧第二覆蓋結構 202‧‧‧第一摻雜區 204‧‧‧第二摻雜區 206‧‧‧矽化物結構 208‧‧‧第二圖案化介電質層 210‧‧‧接點蝕刻停止層(CESL) 212‧‧‧層間介電質(ILD)層 214‧‧‧導電接點 216‧‧‧導電構件 218‧‧‧第三介電質層 220‧‧‧鈍化層 222‧‧‧互連結構 302‧‧‧第三摻雜區 400‧‧‧堆疊互補式金屬氧化物半導體(CMOS)影像感測器 402‧‧‧邏輯裝置 404‧‧‧第一接合結構 406‧‧‧互補式金屬氧化物半導體(CMOS)影像感測器接觸墊 408‧‧‧半導體裝置 410‧‧‧第二半導體基板 410f‧‧‧前側 412‧‧‧源極/汲極區 414‧‧‧閘極介電質 416‧‧‧閘極電極 418‧‧‧側壁間隔件 420‧‧‧第二互連結構 422‧‧‧第二層間介電質(ILD)層 424‧‧‧邏輯裝置導電接點 426‧‧‧邏輯裝置導電構件 428‧‧‧第二接合結構 430‧‧‧邏輯裝置接觸墊 502‧‧‧溝槽 802‧‧‧第一覆蓋層 804‧‧‧第二介電質層 1142‧‧‧第三介電質層 1144‧‧‧退火 2000‧‧‧流程圖 2002‧‧‧動作 2004‧‧‧動作 2006‧‧‧動作 2008‧‧‧動作 2010‧‧‧動作 2012‧‧‧動作 2014‧‧‧動作 2016‧‧‧動作
當結合附圖閱讀時，自以下詳細描述最佳理解本揭露之態樣。應注意，根據產業中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述可任意增大或減小各種構件之尺寸。
圖1圖解說明具有放置在一第一覆蓋結構與一磊晶結構之間之一第二覆蓋結構之一互補式金屬氧化物半導體(CMOS)影像感測器之一些實施例之一剖面圖。
圖2圖解說明圖1之CMOS影像感測器之一些更詳細實施例之一剖面圖。
圖3圖解說明圖2之CMOS影像感測器之一些替代實施例之一剖面圖。
圖4圖解說明包括耦合至一邏輯裝置之圖1之CMOS影像感測器之一些更詳細實施例之一堆疊CMOS影像感測器之一些實施例的一剖面圖。
圖5至圖19圖解說明用於形成包括耦合至一邏輯裝置之圖1之CMOS影像感測器之一些更詳細實施例之一堆疊CMOS影像感測器之一方法之一些實施例的一系列剖面圖。
圖20圖解說明圖5至圖19之方法之一些實施例之一流程圖。
100‧‧‧互補式金屬氧化物半導體(CMOS)影像感測器
102‧‧‧半導體基板
102b‧‧‧背側
102f‧‧‧前側
104‧‧‧第一圖案化介電質層
106‧‧‧磊晶結構
107‧‧‧光偵測器
108‧‧‧入射輻射
110‧‧‧微透鏡
112‧‧‧第一覆蓋結構
114‧‧‧第二覆蓋結構

Claims (10)

  1. 一種半導體裝置，其包括：一磊晶結構，其包括一第一Ⅳ族化學元素而放置於一半導體基板中，其中該磊晶結構自該半導體基板之一第一側延伸至該半導體基板中；一光偵測器，其至少部分放置於該磊晶結構中；一第一覆蓋結構，其包括與該第一Ⅳ族化學元素不同之一第一覆蓋結構化學元素，且該第一覆蓋結構覆蓋該半導體基板之該第一側上之該磊晶結構；一第二覆蓋結構，其放置在該第一覆蓋結構與該磊晶結構之間，其中該第二覆蓋結構包括該第一Ⅳ族化學元素及該第一覆蓋結構化學元素；及一第一圖案化介電質層，其放置於該半導體基板上，其中該第一圖案化介電質層接觸該磊晶結構之相對側壁，且其中該第一圖案化介電質層之一下表面放置在該第二覆蓋結構之一下表面與該半導體基板之該前側之間。
  2. 如請求項1之半導體裝置，其中該第一覆蓋結構化學元素包括與該第一Ⅳ族化學元素不同之一第二Ⅳ族化學元素。
  3. 如請求項2之半導體裝置，其中該第一Ⅳ族化學元素係鍺且該第二Ⅳ族化學元素係矽。
  4. 如請求項1之半導體裝置，其中該第二覆蓋結構中之該第一Ⅳ族化學元素之一濃度介於約20%與約70%之間。
  5. 如請求項4之半導體裝置，其中該第二覆蓋結構中之該第一Ⅳ族化學元素之該濃度自該第二覆蓋結構之該下表面至該第二覆蓋結構之一上表面實質上相同。
  6. 如請求項1之半導體裝置，其中該第二覆蓋結構中之該第一Ⅳ族化學元素之一濃度自該第二覆蓋結構之一下表面至該第二覆蓋結構之一上表面增加。
  7. 如請求項6之半導體裝置，其中在該第二覆蓋結構之該下表面附近，該第一Ⅳ族化學元素之一第一濃度係約1%，且在該第二覆蓋結構之該上表面附近，該第一Ⅳ族化學元素之一第二濃度係約99%。
  8. 如請求項7之半導體裝置，其中該第二覆蓋結構之該上表面接觸該磊晶結構，且該第二覆蓋結構之該下表面接觸該第一覆蓋結構。
  9. 一種半導體裝置，其包括：一磊晶結構，其包括一Ⅳ族化學元素而放置於一半導體基板中，其中該磊晶結構自該半導體基板之一前側延伸至該半導體基板中；一光偵測器，其至少部分放置於該磊晶結構中，其中該光偵測器包括至少部分放置於該磊晶結構中且橫向隔開的一第一摻雜區及一第二摻雜 區，其中該第一摻雜區包括一第一摻雜類型且該第二摻雜區包括與該第一摻雜類型不同之一第二摻雜類型；一第一覆蓋結構，其包括與該Ⅳ族化學元素不同之一第一覆蓋結構化學元素，且該第一覆蓋結構覆蓋該半導體基板之該前側上之該磊晶結構；一第二覆蓋結構，其放置在該第一覆蓋結構與該磊晶結構之間，其中該第二覆蓋結構包括該Ⅳ族化學元素及該第一覆蓋結構化學元素；及一第一圖案化介電質層，其放置於該半導體基板上，其中該第一圖案化介電質層接觸該磊晶結構之相對側壁，且其中該第一圖案化介電質層之一下表面放置在該第二覆蓋結構之一下表面與該半導體基板之該前側之間。
  10. 一種用於形成一半導體裝置之方法，該方法包括：在一半導體基板中形成一溝槽，其中該溝槽自該半導體基板之一前側延伸至該半導體基板中；在該溝槽中形成一磊晶結構，其中該磊晶結構包括一Ⅳ族化學元素；在該磊晶結構上形成一第一覆蓋結構，其中該第一覆蓋結構包括該Ⅳ族化學元素及與該Ⅳ族化學元素不同之一第一覆蓋結構化學元素；在該第一覆蓋結構上形成包括該第一覆蓋結構化學元素之一覆蓋層，其中該覆蓋層之側壁分別偏離該第一覆蓋結構之側壁；形成至少部分在該磊晶結構中且隔開之一第一摻雜區及一第二摻雜區，其中該第一摻雜區包括一第一摻雜類型且該第二摻雜區包括與該第一摻雜區不同之一第二摻雜類型； 將該覆蓋層圖案化為一第二覆蓋結構，其中該第二覆蓋結構藉由該第一覆蓋結構而與該磊晶結構分離；及在形成該溝槽之前，在該半導體基板之該前側上形成一第一圖案化介電質層，其中該覆蓋層之一第一表面接觸該第一覆蓋結構且該覆蓋層之一第二表面接觸該第一圖案化介電質層，且其中該覆蓋層之該第二表面放置在該覆蓋層之該第一表面與該半導體基板之該前側之間。
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