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DE102020125995A1 - Passivierungsschicht für epitaktischen halbleiterprozess - Google Patents

Passivierungsschicht für epitaktischen halbleiterprozess Download PDF

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Publication number
DE102020125995A1
DE102020125995A1 DE102020125995.6A DE102020125995A DE102020125995A1 DE 102020125995 A1 DE102020125995 A1 DE 102020125995A1 DE 102020125995 A DE102020125995 A DE 102020125995A DE 102020125995 A1 DE102020125995 A1 DE 102020125995A1
Authority
DE
Germany
Prior art keywords
semiconductor material
passivation layer
doped region
substrate
integrated chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020125995.6A
Other languages
English (en)
Inventor
Yin-Kai Liao
Sin-Yi Jiang
Hsiang-Lin Chen
Yi-Shin Chu
Po-Chun Liu
Kuan-Chieh Huang
Jyh-Ming Hung
Jen-Cheng Liu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/036,287 external-priority patent/US11508817B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020125995A1 publication Critical patent/DE102020125995A1/de
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Abstract

Diese Offenbarung bezieht sich auf einen integrierten Chip. Der integrierte Chip weist ein Substrat auf, das ein erstes Halbleitermaterial aufweist. Ein zweites Halbleitermaterial ist an dem ersten Halbleitermaterial angeordnet. Das zweite Halbleitermaterial ist ein Gruppe-IV-Halbleiter oder ein Gruppe-III-V-Verbindungshalbleiter. Eine Passivierungsschicht ist an dem zweiten Halbleitermaterial angeordnet. Die Passivierungsschicht umfasst das erste Halbleitermaterial. Eine erste dotierte Region und eine zweite dotierte Region erstrecken sich durch die Passivierungsschicht und in das zweite Halbleitermaterial.

Description

  • VERWEIS AUF EINE VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/030,980 , eingereicht am 28. Mai 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Integrierte Chips (ICs) mit photonischen Vorrichtungen finden sich in zahlreichen modernen elektronischen Geräten. Beispielsweise werden photonische Vorrichtungen, die Bildsensoren umfassen, in Kameras, Videorecordern und anderen Arten fotografischer Systeme verwendet, um Bilder zu erfassen. Photonische Vorrichtungen finden außerdem weithin Anwendung in anderen Anwendungen, wie etwa Tiefensensoren, die verwendet werden, eine Distanz zwischen einem Sensor und einem Zielobjekt in einem Laufzeitsystem (OFT-System) zu bestimmen. Tiefensensoren für TOF-Systeme können in Smartphones (z. B. für Gesichtserkennung), Automobilen, Drohnen, Robotern usw. verwendet werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 illustriert eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
    • 2 illustriert eine Querschnittsansicht einiger weiterer Ausführungsformen eines integrierten Chips, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
    • 3A bis 3C illustrieren Querschnittsansichten einiger alternativer Ausführungsformen eines integrierten Chips, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
    • 4 illustriert eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips, umfassend eine photonische Vorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
    • 5 illustriert eine Querschnittsansicht einiger alternativer Ausführungsformen eines integrierten Chips, umfassend eine photonische Vorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
    • 6A illustriert eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips, umfassend einen Tiefensensor, der innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
    • 6B illustriert ein Blockdiagramm einiger Ausführungsformen eines Laufzeitsystems (TOF-System), das einen offenbarten Tiefensensor umfasst.
    • 7 bis 13 illustrieren Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
    • 14 illustriert ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
    • 15 bis 20 illustrieren Querschnittsansichten einiger alternativer Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
    • 21 illustriert ein Ablaufdiagramm einiger alternativer Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und zweiten Element gebildet werden können, sodass das erste und zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Photonische Vorrichtungen umfassen elektronische Vorrichtungen, die elektromagnetische Strahlung erzeugen oder erkennen können. Beispielsweise sind einige photonische Vorrichtungen (z. B. Photodioden, Tiefensensoren oder dergleichen) konfiguriert, elektromagnetische Strahlung durch Konvertierung von Photonen in elektrischen Strom zu erkennen. In solchen Vorrichtungen, wenn einfallendes Licht innerhalb eines Halbleiterkörpers auf ein Atom trifft, kann das Atom ein Elektron freisetzen, um ein Elektronen-Loch-Paar zu bilden. Das Elektron und/oder das Loch werden anderen Schaltungskomponenten bereitgestellt, um die Anwesenheit von einfallendem Licht anzuzeigen.
  • Während Silizium häufig in CMOS-Prozessen (komplementären Metalloxidhalbleiterprozessen) zum Einsatz kommt, können andere Halbleitermaterialien Bandlücken aufweisen, die photonische Vorrichtungen mit einer besseren Leistung aufweisen können als Silizium. Beispielsweise können einige photonische Vorrichtungen, die in Germanium gebildet sind, in NIR-Anwendungen (infrarotnahen Anwendungen) bessere Leistung zeigen als photonische Vorrichtungen, die in Silizium gebildet sind, da Germanium eine hohe Absorption innerhalb des NIR-Spektrums aufweist. Es wurde jedoch erkannt, dass Leckströme in germaniumbasierten Vorrichtungen aufgrund der kleineren Bandlücke von Germanium und von Mängeln (z. B. Grenzflächenmängeln), die entlang einer Grenzfläche zwischen dem Germanium und einem darüberliegenden Dielektrikum (z. B. einer Ätzstoppschicht, einer ILD-Schicht oder dergleichen) vorliegen, höher sind als die von siliziumbasierten Vorrichtungen. Beispielsweise kann ein Leckstrom entlang einer oberen Fläche von Germanium ca. 6 Mal größer sein als der von Silizium. Weiterhin wurde es ebenfalls erkannt, dass Germanium empfindlicher gegen dunklen Strom ist als Silizium, und dadurch Leckströme weiter verschlechtert.
  • Diese Offenbarung bezieht sich in einigen Ausführungsformen auf einen integrierten Chip, der ein zweites Halbleitermaterial aufweist (z. B. Germanium, einen Gruppe-IV-Halbleiter, einen Gruppe-III-V Halbleiter oder dergleichen), die an einem Substrat angeordnet sind, das ein erstes Halbleitermaterial (z. B. Silizium) umfasst. Eine Halbleitervorrichtung (z. B. ein Tiefensensor, eine Photodiode oder dergleichen) ist innerhalb eines zweiten Halbleitermaterials angeordnet und eine Passivierungsschicht ist über dem zweiten Halbleitermaterial angeordnet. Die Passivierungsschicht ist konfiguriert, Mängel zu passivieren (z. B. Grenzflächenmängel), die entlang einer oberen Fläche des zweiten Halbleitermaterials angeordnet sind. Durch Passivierung von Mängeln entlang der oberen Fläche des zweiten Halbleitermaterials werden Leckströme entlang der oberen Fläche des zweiten Halbleitermaterials verringert, wodurch die Leistung der Halbleitervorrichtung verbessert wird.
  • 1 illustriert eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips 100, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
  • Der integrierte Chip 100 umfasst ein Substrat 102, das ein erstes Halbleitermaterial umfasst oder ist. Ein zweites Halbleitermaterial 104 ist an dem Substrat 102 angeordnet. In einigen Ausführungsformen kontaktiert das zweite Halbleitermaterial 104 das erste Halbleitermaterial des Substrats 102 entlang einer oder mehrerer Flächen des Substrats 102. Beispielsweise kann in einigen Ausführungsformen das zweite Halbleitermaterial 104 in dem Substrat 102 eingebettet sein, sodass das zweite Halbleitermaterial 104 Seitenwände und eine sich horizontal erstreckende Fläche des Substrats 102 kontaktiert, die ein erstes Halbleitermaterial umfasst. Das erste Halbleitermaterial des Substrats 102 und das zweite Halbleitermaterial 104 umfassen oder sind unterschiedliche Halbleitermaterialien. Beispielsweise kann in einigen Ausführungsformen das erste Halbleitermaterial des Substrats 102 Silizium sein oder umfassen und das zweite Halbleitermaterial 104 kann ein Gruppe-IV-Halbleitermaterial (z. B. Germanium), ein Verbindungs-Halbleitermaterial (z. B. ein Gruppe-III-V-Halbleitermaterial) oder dergleichen sein oder umfassen.
  • Eine Halbleitervorrichtung 108 ist innerhalb des zweiten Halbleitermaterials 104 angeordnet. In einigen Ausführungsformen kann die Halbleitervorrichtung 108 eine Photodiode umfassen (z. B. eine PN-Photodiode, eine PIN-Photodiode, eine Avalanche-Photodiode, eine einzelne Photoavalanchephotodiode oder dergleichen), einen Tiefensensor für ein Laufzeitsystem (TOF-System) oder dergleichen. In einigen Ausführungsformen umfasst die Halbleitervorrichtung 108 eine oder mehrere Regionen, die innerhalb des zweiten Halbleitermaterials 104 angeordnet sind. Beispielsweise kann in einigen Ausführungsformen die Halbleitervorrichtung 108 eine erste dotierte Region 110 umfassen, die einen ersten Dotierungstyp aufweist (z. B. Typ n) und eine zweite dotierte Region 112, die einen zweiten Dotierungstyp aufweist (z. B. Typ p), der sich von dem ersten Dotierungstyp unterscheidet. In einigen Ausführungsformen kann die erste dotierte Region 110 mittels eines zweiten Halbleitermaterials 104 lateral von der zweiten dotierten Region 112 getrennt sein. In einigen Ausführungsformen kann die Halbleitervorrichtung 108 mehr als zwei dotierte Regionen umfassen.
  • Im Betrieb kann einfallende elektromagnetische Strahlung 118 (z. B. infrarotnahe Strahlung (NIR-Strahlung)) auf das zweite Halbleitermaterial 104 zwischen der ersten dotierten Region 110 und der zweiten dotierten Region 112 fallen. Die einfallende elektromagnetische Strahlung 118 kann zum Bilden eines Elektronenlochpaars 120 innerhalb des zweiten Halbleitermaterials 104 führen. Das zweite Halbleitermaterial 104 kann eine oder mehrere Eigenschaften umfassen, die die Leistung der Halbleitervorrichtung 108 verbessern. Beispielsweise kann in einigen Ausführungsformen das zweite Halbleitermaterial 104 eine Bandlücke umfassen, die kleiner als die von Silizium ist (z. B. weniger als 1.1 eV). In einigen Ausführungsformen kann das zweite Halbleitermaterial 104 Germanium umfassen, um die Absorption und/oder eine Quanteneffizienz der Halbleitervorrichtung 108 innerhalb einer NIR-Bandbreite zu verbessern (z. B. für elektromagnetische Strahlung mit einer Wellenlänge zwischen ca. 800 nm und 2.500 nm).
  • Eine Passivierungsschicht 106 ist über dem zweiten Halbleitermaterial 104 angeordnet und eine Zwischenschichtdielektrikumstruktur (ILD-Struktur) 114 ist über der Passivierungsschicht 106 angeordnet. Die Passivierungsschicht 106 umfasst oder ist ein Halbleitermaterial, das sich von dem zweiten Halbleitermaterial 104 unterscheidet. In einigen Ausführungsformen kann die Passivierungsschicht 106 das erste Halbleitermaterial umfassen oder sein. In anderen Ausführungsformen kann die Passivierungsschicht 106 ein Halbleitermaterial umfassen oder sein, das sich von dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial 104 unterscheidet. Mehrere Interconnects 116 sind innerhalb der ILD-Struktur 114 angeordnet. In verschiedenen Ausführungsformen können die mehreren Interconnects 116 einen oder mehrere leitfähige Kontakte, Interconnect-Durchkontaktierungen und/oder Interconnect-Drähte umfassen.
  • Typischerweise kann eine Grenzfläche zwischen dem zweiten Halbleitermaterial 104 und der ILD-Struktur 114 Mängel umfassen (z. B. Grenzflächenmängel), die zu Leckströmen entlang einer obersten Fläche des zweiten Halbleitermaterials 104 führen können. Die Passivierungsschicht 106 kontaktiert die oberste Fläche des zweiten Halbleitermaterials 104 und passiviert Mängel an der obersten Fläche des zweiten Halbleitermaterials 104 (z. B. um Grenzflächenmängel elektrisch inoperabel zu machen). Durch Passivierung von Mängeln an der obersten Fläche des zweiten Halbleitermaterials 104 werden Leckströme entlang der obersten Fläche des zweiten Halbleitermaterials 104 verringert, wodurch die Leistung der Halbleitervorrichtung 108 verbessert wird. Weiterhin wurde erkannt, dass die Passivierungsschicht 106 auf verhindern kann, dass Atome aus dem zweiten Halbleitermaterial 104 auf anderen Abschnitten des Substrats 102 und/oder an anderen Substraten neu abgeschieden werden. Indem verhindert wird, dass Atome von dem zweiten zweite Halbleitermaterial 104 erneut auf anderen Teilen des Substrats 102 und/oder an anderen Substraten abgeschieden werden, kann die Verunreinigung des Substrats 102 und/oder der anderen Substrate verringert und der Ertrag verbessert werden.
  • 2 illustriert eine Querschnittsansicht einiger weiterer Ausführungsformen eines integrierten Chips 200, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
  • Der integrierte Chip 200 umfasst ein Substrat 102, das ein erstes Halbleitermaterial umfasst oder ist. Ein zweites Halbleitermaterial 104 ist innerhalb des Substrats 102 eingebettet, sodass das zweite Halbleitermaterial 104 das erste Halbleitermaterial des Substrats 102 entlang von Seitenwänden 102s und einer sich horizontal erstreckenden Fläche 102h des Substrats 102 berührt. In einigen Ausführungsformen können die Seitenwände 102s des Substrats 102 in einem ersten Winkel θ von nicht-Null eine Linie betreffend abgewickelt sein, die rechtwinklig zu einer oberen Fläche 102u des Substrats 102 steht. In einigen Ausführungsformen kann der erste Nicht-Null-Winkel Θ in einem Bereich zwischen ca. 0° und ca. 20°, zwischen ca. 5° und ca. 10° oder anderen geeigneten Werten liegen. In einigen Ausführungsformen kann eine Breite der Halbleitervorrichtung 108 ansteigen, wenn eine Distanz über der sich horizontal erstreckenden Fläche 102h des Substrats 102 zunimmt.
  • In einigen Ausführungsformen kann das erste Halbleitermaterial Silizium umfassen oder sein. In einigen Ausführungsformen kann das zweite Halbleitermaterial 104 einen Gruppe-IV-Halbleiter umfassen oder ein solcher sein, wie etwa Germanium (Ge), Siliziumgermanium (SiGe), Germaniumzinn (GeSn), Siliziumkarbid (SiC) oder dergleichen. In anderen Ausführungsformen kann das zweite Halbleitermaterial 104 ein Gruppe-III-V-Verbindungshalbleitersein oder diesen umfassen, wie etwa Galliumarsenid (GaAs), Indiumphosphid (InP), Galliumnitrid (GaN), Indiumgalliumarsenid (InGaAs), Indiumaluminumarsenid (InAlAs), Galliumantimonid (GaSb), Aluminumantimonid (AlSb), Aluminumarsenid (AlAs), Aluminumphosphid (AIP), Galliumphosphid (GaP) oder dergleichen. In verschiedenen Ausführungsformen kann das zweite Halbleitermaterial 104 eine Dicke 203 aufweisen, die in einem Bereich zwischen ca. 0,5 Mikron und ca. 0,9 Mikron, zwischen ca. 0,2 Mikron und ca. 0,7 Mikron oder bei anderen geeigneten Werten liegt.
  • Eine Passivierungsschicht 106 ist über dem zweiten Halbleitermaterial 104 angeordnet. In einigen Ausführungsformen können Seitenwände 106s der Passivierungsschicht 106 direkt über dem Substrat 102 und/oder dem zweiten Halbleitermaterial 104 angeordnet sein. In einigen Ausführungsformen können die Seitenwände 106s in einem zweiten Nicht-Null-Winkel Φ bezüglich der Linie abgewickelt sein, die rechtwinklig zur oberen Fläche des Substrats 102 steht. In einigen Ausführungsformen kann der zweite Nicht-Null-Winkel Φ in einem Bereich zwischen ca. 0° und ca. 20°, zwischen ca. 5° und ca. 10° oder anderen geeigneten Werten liegen. In einigen Ausführungsformen kann eine Breite der Passivierungsschicht 106 abnehmen, wenn eine Distanz über dem zweiten Halbleitermaterial 104 ansteigt.
  • In einigen Ausführungsformen kann die Passivierungsschicht 106 ein erstes Halbleitermaterial umfassen. Beispielsweise kann in verschiedenen Ausführungsformen die Passivierungsschicht 106 Silizium, Polysilizium, amorphes Silizium, Einkristallsilizium oder dergleichen umfassen oder sein. In verschiedenen Ausführungsformen kann die Passivierungsschicht 106 eine Dicke 204 aufweisen, die in einem Bereich von zwischen ca. 1 Ängstrom (Å) und ca. 10.000 Å liegt. In einigen weiteren Ausführungsformen, kann die Passivierungsschicht 106 mit einer Dicke 204 von ca. 500 Å, ca. 1.000 Å ca. 1.500 Å, ca. 2.000 Å, ca. 3.000 Å, ca. 4.000 Å, ca. 5.000 Å, ca. 6.000 Å, ca. 7.000 Å, ca. 8.000 Å, ca. 9.000 Å, ca. 10.000 Å oder dergleichen gebildet sein. In einigen Ausführungsformen erstreckt sich das zweite Halbleitermaterial 104 fortlaufend zwischen einer untersten Fläche, die das erste Halbleitermaterial des Substrats 102 berührt, und einer obersten, die die Passivierungsschicht 106 berührt.
  • In einigen Ausführungsformen kann eine maximale Breite der Passivierungsschicht 106 im Wesentlichen gleich wie eine maximale Breite des zweiten Halbleitermaterials 104 sein. In anderen Ausführungsformen kann die Passivierungsschicht 106 eine maximale Bereite aufweisen, die sich von einer maximalen Breite des zweiten Halbleitermaterials 104 unterscheidet. Beispielsweise kann in einigen Ausführungsformen eine maximale Breite der Passivierungsschicht 106 größer sein als eine maximale Breite des zweiten Halbleitermaterials 104. In einigen solchen Ausführungsformen kann das Substrat 102 eine erste obere Fläche aufweisen, die direkt unter der Passivierungsschicht 106 liegt, und eine zurückgesetzte obere Fläche, die sich in einem Abstand von Nicht-Null 208 unter der ersten oberen Fläche befindet, und die sich lateral außerhalb der Passivierungsschicht 106 befindet. In einigen alternative Ausführungsformen (nicht dargestellt), kann eine Breite der Passivierungsschicht 106 kleiner sein als eine Breite des zweiten Halbleitermaterials 104. In einigen Ausführungsformen erstreckt sich die Passivierungsschicht 106 lateral um einen Abstand von Nicht-Null 206 an einer oder mehreren äußersten Seitenwänden des zweiten Halbleitermaterials 104 vorbei. In einigen Ausführungsformen (nicht dargestellt), erstreckt sich das zweite Halbleitermaterial 104 lateral um einen Abstand von Nicht-Null an einer oder mehreren äußersten Seitenwänden der Passivierungsschicht 106 vorbei.
  • Eine erste dotierte Region 110 und eine zweite dotierte Region 112 sind innerhalb der Passivierungsschicht 106 und des zweiten Halbleitermaterials 104 angeordnet. In einigen Ausführungsformen erstreckt sich das zweite Halbleitermaterial lateral um einen Abstand 210 an der ersten dotierten Region 110 und/oder der zweiten dotierten Region 112 vorbei. In einigen Ausführungsformen ist die erste dotierte Region 110 nicht mittels einer Gatestruktur von der zweiten dotierten Region 112 getrennt. In einigen Ausführungsformen sind die erste dotierte Region 110 und die zweite dotierte Region 112 von einem Boden des zweiten Halbleitermaterials 104 um einen oder mehrere Abstände von Nicht-Null getrennt. Ein Silizid 202 ist entlang von Oberseiten der ersten dotierten Region 110 und der zweiten dotierten Region 112 angeordnet. In einigen Ausführungsformen weist das Silizid 202 eine tiefere Fläche auf, die sich über einer unteren Fläche der Passivierungsschicht 106 befindet. In einigen Ausführungsformen kann das Silizid 202 Silizium und ein Metall (z. B. Zinn, Nickel oder dergleichen) umfassen.
  • Eine Zwischenschichtdielektrikumstruktur (ILD-Struktur) 114 ist an dem Substrat 102 und der Passivierungsschicht 106 angeordnet. Die ILD-Struktur 114 umgibt mehrere Interconnects 116. Die mehreren Interconnects 116 sind elektrisch mit der ersten dotierten Region 110 und der zweiten dotierten Region 112 gekoppelt. Wenn die Passivierungsschicht 106 zu dünn ist (z. B. weniger als 10 Mikron, weniger als ca. 1 Mikron oder dergleichen), kann das Silizid 202 nicht auf der Passivierungsschicht 106 gebildet werden, wodurch ein Widerstand zwischen der ersten dotierten Region 110 und/oder der zweiten dotierten Region 112 und einem darüberliegenden Interconnect erhöht wird.
  • In einigen Ausführungsformen kann die ILD-Struktur 114 sich entlang der Seitenwände 106s der Passivierungsschicht 106 erstrecken. In einigen Ausführungsformen kann die ILD-Struktur 114 mehrere ILD-Schichten umfassen. In einigen Ausführungsformen können die mehreren gestapelten ILD-Schichten ein oder mehrere aus Siliziumdioxid, kohlenstoffdotiertem Siliziumdioxid, Siliziumoxynitrid, Borosilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphosilikat (BPSG), Fluorsilikatglas (FSG), undotiertem Silikatglas (USG), einem porösen Dielektrikum oder dergleichen umfassen. In einigen Ausführungsformen kann eine Kontaktätzstoppschicht (CESL) 212 die ILD-Struktur 114 lateral und vertikal von der Passivierungsschicht 106 und dem Substrat 102 trennen. In einigen Ausführungsformen kann die CESL 212 sich lateral an gegenüberliegenden Seiten der Passivierungsschicht 106 vorbei erstrecken.
  • 3A illustriert eine Querschnittsansicht einiger alternativer Ausführungsformen eines integrierten Chips 300, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
  • Der integrierte Chip 300 umfasst ein Substrat 102, das ein erstes Halbleitermaterial umfasst oder ist. Ein zweites Halbleitermaterial 104 ist in dem Substrat 102 eingebettet, sodass das zweite Halbleitermaterial 104 Seitenwände und eine sich horizontal erstreckende Fläche des ersten Halbleitermaterials des Substrats 102 kontaktiert.
  • Eine Passivierungsschicht 106 ist an oberen Flächen des Substrats 102 und des zweiten Halbleitermaterials 104 angeordnet. Eine ILD-Struktur 114 ist an der Passivierungsschicht 106 angeordnet. Die Passivierungsschicht .106 trennt vertikal die oberen Flächen des zweiten Halbleitermaterials 104 und das Substrat 102 von einer unteren Fläche der ILD-Struktur 114. In einigen Ausführungsformen (nicht dargestellt), kann eine Kontaktätzstoppschicht zwischen der Passivierungsschicht 106 und der ILD-Struktur 114 angeordnet sein.
  • In einigen Ausführungsformen deckt die Passivierungsschicht 106 obere Flächen des Substrats 102 und des zweiten Halbleitermaterials 104 vollständig ab. In einigen Ausführungsformen kontaktiert die Passivierungsschicht 106 vertikal obere Flächen des Substrats 102 und des zweiten Halbleitermaterials 104 vollständig ab. Indem die Passivierungsschicht 106 obere Flächen des Substrats 102 und des zweiten Halbleitermaterials 104 abdeckt, kann ein Herstellungsprozess, der verwendet wird, den integrierten Chip 300 zu bilden, durch Eliminieren von Strukturierungsprozessen, die verwendet werden, um die Passivierungsschicht 106 zu strukturieren, vereinfacht werden.
  • 3B illustriert eine Querschnittsansicht einiger alternativer Ausführungsformen eines integrierten Chips 302, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
  • Der integrierte Chip 302 umfasst ein Substrat 102, das ein erstes Halbleitermaterial umfasst oder ist. Ein zweites Halbleitermaterial 104 ist an dem Substrat 102 angeordnet. Eine untere Fläche des zweiten Halbleitermaterials 104 kontaktiert eine obere Fläche 102u des ersten Halbleitermaterials des Substrats 102 entlang einer sich horizontal erstreckenden Grenzfläche. Eine Passivierungsschicht 106 ist an einer oberen Fläche 104u des zweiten Halbleitermaterials 104 angeordnet. In einigen Ausführungsformen erstreckt sich das zweite Halbleitermaterial 104 fortlaufend von einer unteren Fläche, die das Substrat 102 kontaktiert, zu einer oberen Fläche 104u, die die Passivierungsschicht 106 kontaktiert.
  • Eine ILD-Struktur 114 ist an der Passivierungsschicht 106 angeordnet. Die Passivierungsschicht 106 trennt das zweite Halbleitermaterial 104 von der ILD-Struktur 114. In einigen Ausführungsformen (nicht dargestellt), kann eine Kontaktätzstoppschicht vertikal zwischen der Passivierungsschicht 106 und der ILD-Struktur 114 angeordnet sein. Indem das zweite Halbleitermaterial 104 die obere Fläche 102u des Substrats 102 abdeckt und indem die Passivierungsschicht 106 die obere Fläche 104u des zweiten Halbleitermaterials 104 abdeckt, kann ein Herstellungsprozess, der verwendet wird, den integrierten Chip zu bilden, durch Eliminieren von Strukturierungsprozessen und Planarisierungsprozessen vereinfacht werden.
  • 3C illustriert eine Querschnittsansicht einiger alternativer Ausführungsformen eines integrierten Chips 304, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
  • Der integrierte Chip 304 umfasst ein Substrat 102, das ein erstes Halbleitermaterial umfasst oder ist. Ein zweites Halbleitermaterial 104 ist an dem Substrat 102 angeordnet. Das zweite Halbleitermaterial 104 kontaktiert Seitenwände und eine sich horizontal erstreckende Fläche des ersten Halbleitermaterials des Substrats 102. Eine Passivierungsschicht 106 ist an einer oberen Fläche des zweiten Halbleitermaterials 104 angeordnet. In einigen Ausführungsformen ist die Passivierungsschicht 106 auch entlang von Seitenwänden des Substrats 102 angeordnet. In einigen Ausführungsformen weisen die Passivierungsschicht 106 und das Substrat 102 obere Flächen auf, die im Wesentlichen koplanar sind (z. B. koplanar innerhalb einer Toleranz eines chemisch-mechanischen Planarisierungsprozesses).
  • 4 illustriert eine Querschnittsansicht einiger Ausführungsformen eines bilderkennenden integrierten Chips 400, umfassend eine photonische Vorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
  • Der bilderkennende integrierte Chip 400 umfasst mehrere Pixelregionen 402a bis 402b, die innerhalb eines Substrats 102 angeordnet sind, das ein erstes Halbleitermaterial umfasst oder ist. Die mehreren Pixelregionen 402a bis 402b umfassen jeweils ein zweites Halbleitermaterial 104, das in dem Substrat 102 eingebettet ist. Eine erste dotierte Region 110 und eine zweite dotierte Region 112 sind innerhalb des zweiten Halbleitermaterials 104 innerhalb jeweiliger der mehreren Pixelregionen 402a bis 402b angeordnet. Die erste dotierte Region 110 und die zweite dotierte Region 112 definieren mehrere Halbleitervorrichtungen 108a bis 108b. In einigen Ausführungsformen sind die mehreren Halbleitervorrichtungen 108a bis 108b konfiguriert, einfallende Strahlung zu erkennen.
  • Eine Passivierungsschicht 106 ist entlang einer ersten Seite 102a des Substrats 102 angeordnet. In einigen Ausführungsformen erstreckt sich die Passivierungsschicht 106 fortlaufend an zwei oder mehreren der mehreren Pixelregionen 402a bis 402b vorbei. In anderen Ausführungsformen (nicht dargestellt) ist die Passivierungsschicht 106 innerhalb jeder der mehreren Pixelregionen 402a bis 402b von einer Passivierungsschicht innerhalb einer angrenzenden Pixelregion getrennt, sodass die Passivierungsschicht 106 sich nicht fortlaufend an zwei oder mehr der mehreren Pixelregionen 402a bis 402b vorbei erstreckt. Eine ILD-Struktur 114 ist an der Passivierungsschicht 106 angeordnet. Die ILD-Struktur 114 umgibt mehrere Interconnects 116.
  • In einigen Ausführungsformen sind mehrere Farbfilter: 404 entlang einer zweiten Seite 102b des Substrats 102 angeordnet. Die mehreren Farbfilter 404 sind konfiguriert, spezifische Wellenlängen einfallender Strahlung zu übermitteln. Beispielsweise kann ein erster Farbfilter der mehreren Farbfilters 404 konfiguriert sein, Strahlung zu übertragen, die Wellenlängen in einem ersten Bereich aufweist (z. B. grünem Licht entsprechend), während reflektierende Strahlung Wellenlängen in einem zweiten Bereich (z. B. rotem Licht entsprechend) aufweist, der sich von dem ersten Bereich unterscheidet, usw. Mehrere Mikrolinsen 406 sind an den mehreren Farbfiltern 404 angeordnet. Die mehreren Mikrolinsen 406 sind konfiguriert, Strahlung auf die mehreren Pixelregionen 402a bis 402b zu fokussieren.
  • 5 illustriert eine Querschnittsansicht einiger alternativer Ausführungsformen eines integrierten Chips 500, umfassend eine photonische Vorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
  • Der integrierte Chip 500 umfasst ein zweites Halbleitermaterial 104, das in einem Substrat 102 eingebettet ist, das ein erstes Halbleitermaterial umfasst oder ist. Eine aktive Region 502 ist zwischen einem Schutzring, der eine oder mehrere erste dotierte Regionen 508 umfasst, angeordnet. In einigen Ausführungsformen umfasst die aktive Region 502 eine seichte dotierte Region 504, die innerhalb des zweiten Halbleitermaterials 104 angeordnet ist. In einigen Ausführungsformen kann die aktive Region 502 ferner eine niedriger dotierte Region 506 umfassen, die innerhalb des zweiten Halbleitermaterials 104 unter der seichten dotierten Region 504 angeordnet ist. Der Schutzring trennt lateral die aktive Region 502 von einem Sinker, der eine oder mehrere zweite dotierte Regionen 510 umfasst. In einigen Ausführungsformen können sich der Dotierungstyp der seichten dotierten Region 504 und der geringer dotierten Region 506 unterscheiden, während der Dotierungstyp der seichten dotierten Region 504 derselbe sein kann, wie die eine oder mehreren ersten dotierten Regionen 508 und sich von der einen oder den mehreren zweiten dotierten Regionen 510 unterscheiden kann. Beispielsweise können in einigen Ausführungsformen die seicht dotierte Region 504 und eine oder mehrere der ersten dotierten Regionen 508 einen ersten Dotierungstyp aufweisen (z. B. eine p-Dotierung), während die niedriger dotierte Region 506 und die einen oder mehreren zweiten dotierten Regionen 510 einen zweiten Dotierungstyp (z. B. eine n-Dotierung) aufweisen können.
  • Eine Passivierungsschicht 106 ist über dem zweiten Halbleitermaterial 104 angeordnet. Die eine oder mehreren ersten dotierten Regionen 508 und die eine oder mehreren zweiten dotierten Regionen 510 erstrecken sich vertikal durch die Passivierungsschicht 106 und in das zweite Halbleitermaterial 104. Eine ILD-Struktur 114 ist über der Passivierungsschicht 106 angeordnet. Die ILD-Struktur 114 umgibt mehrere Interconnects 116, die mit der seicht dotierten Region 504 und den einen oder mehreren zweiten dotierten Regionen 510 gekoppelt sind. Im Betrieb können Vorbeaufschlagungsspannungen mittels der mehreren Interconnects 116 auf die seichte dotierte Region 504 und die eine oder mehreren zweiten dotierten Regionen 510 aufgebracht werden. In einigen Ausführungsformen kann die Vorbeaufschlagungsspannung eine Durchschlagspannung der Vorrichtung überschreiten.
  • 6A illustriert ein Blockdiagramm einiger Ausführungsformen eines integrierten Chips 600, der einen Tiefensensor für ein Laufzeitsystem (TOF-System) umfasst.
  • Der integrierte Chip 600 umfasst ein zweites Halbleitermaterial 104, das in einem Substrat 102 eingebettet ist, das ein erstes Halbleitermaterial umfasst oder ist. Eine erste dotierte Region 604 und eine zweite dotierte Region 606 sind innerhalb des zweiten Halbleitermaterials 104 um die zentrale Region 602 herum angeordnet. Eine dritte dotierte Region 608 und eine vierte dotierte Region 610 sind ebenfalls innerhalb des zweiten Halbleitermaterials 104 angeordnet und umgeben lateral die erste dotierte Region 604 und die zweite dotierte Region 606. Die erste dotierte Region 604 und die zweite dotierte Region 606 umfassen einen ersten Dotierungstyp (z. B. p-Dotierung), während die dritte dotierte Region 608 und die vierte dotierte Region 610 einen zweiten Dotierungstyp umfassen (z. B. n-Dotierung), der sich von dem ersten Dotierungstyp unterscheidet.
  • Eine Passivierungsschicht 106 ist über dem zweiten Halbleitermaterial 104 angeordnet. Die erste dotierte Region 604, die zweite dotierte Region 606, die dritte dotierte Region 608 und die vierte dotierte Region 610 erstrecken sich vertikal durch die Passivierungsschicht 106 und in das zweite Halbleitermaterial 104. Eine ILD-Struktur 114 ist über der Passivierungsschicht 106 angeordnet. Die ILD-Struktur 114 umgibt mehrere Interconnects 116. In einigen Ausführungsformen sind die mehreren Interconnects 116 elektrisch mit der ersten dotierten Region 604, der zweiten dotierten Region 606, der dritten dotierten Region 608 und der vierten dotierten Region 610 gekoppelt. In einigen alternativen Ausführungsformen (nicht dargestellt) können die mehreren Interconnects 116, statt elektrisch mit der ersten dotierten Region 604 und der zweiten dotierten Region 606 gekoppelt zu sein, elektrisch die Gatestrukturen koppeln, die an der ersten dotierten Region 604 und der zweiten dotierten Region 606 angeordnet sind.
  • Im Betrieb verursacht einfallende elektromagnetische Strahlung 118, die auf das zweite Halbleitermaterial 104 trifft, die Bildung von Ladungsträgern innerhalb der zentralen Region 602. Eine Steuereinheit 612 ist konfiguriert, selektiv Vorbeaufschlagungsspannungen auf die dritte dotierte Region 608 und/oder die vierte dotierte Region 610 aufzubringen. In einigen Ausführungsformen kann die Steuereinheit 612 abwechselnd Vorbeaufschlagungsspannungen auf die dritte dotierte Region 608 und/oder die vierte dotierte Region 610 aufbringen. Wenn eine Vorbeaufschlagungsspannung auf die dritte dotierte Region 608 aufgebracht wird, kann ein elektrisches Feld, das durch Ladungen innerhalb der dritten dotierten Region 608 erzeugt wird, dazu führen, dass Ladungsträger von der zentralen Region 602 in die erste dotierte Region 604 wandern. Wenn eine Vorbeaufschlagungsspannung auf die vierte dotierte Region 610 aufgebracht wird, kann ein elektrisches Feld, das durch Ladungen innerhalb der vierten dotierten Region 610 erzeugt wird, dazu führen, dass Ladungsträger von der zentralen Region 602 in die vierte dotierte Region 610 wandern.
  • 6B illustriert ein Blockdiagramm einiger Ausführungsformen eines Laufzeitsystems (TOF-System) 614, das einen offenbarten Tiefensensor umfasst.
  • Das TOF-System 614 umfasst einen integrierten Chip 600, der an einem Package-Substrat 616 angeordnet ist. Der integrierte Chip 600 umfasst einen Tiefensensor (z. B. wie oben in 6A beschrieben). In einigen Ausführungsformen kann das Package-Substrat 616 eine Platine, ein Interposer-Substrat oder dergleichen umfassen. Ein beleuchtungsintegrierter Chip 618 ist ebenfalls an dem Package-Substrat 616 angeordnet. In einigen Ausführungsformen kann der beleuchtungsintegrierte Chip 618 eine lichtemittierende Diode, einen VCSEL (Vertical Cavity Surface Emitting Laser) oder dergleichen umfassen. In einigen Ausführungsformen umgibt ein Package 620 den integrierten Chip 600 und den beleuchtungsintegrierten Chip 618.
  • In einigen Ausführungsformen ist im Betrieb der beleuchtungsintegrierte Chip 618 konfiguriert, beleuchtungselektromagnetische Strahlung 622 (z. B. NIR-Strahlung) zu erzeugen. In einigen solchen Ausführungsformen ist eine zweite Steuereinheit 628 konfiguriert, den beleuchtungsintegrierten Chip 618 für kurze Zeiträume (z. B. weniger oder gleich ca. 50 ns) zu betreiben, um Impulse für die beleuchtungselektromagnetische Strahlung 622 zu erzeugen. Die Impulse der beleuchtungselektromagnetischen Strahlung 622 kann von einem Zielobjekt 624 abprallen und als reflektierte elektromagnetische Strahlung 626 zu dem integrierten Chip 600 zurück reflektiert werden. Der integrierte Chip 600 ist konfiguriert, die reflektierte elektromagnetische Strahlung 626 zu erkennen. Eine Steuereinheit 612 ist konfiguriert, Vorbeaufschlagungsspannungen, die auf die dritte dotierte Region 608 und/oder die vierte dotierte Region 610 aufgebracht sind, mit der Länge der Impulse der beleuchtungselektromagnetischen Strahlung 622 zu synchronisieren, die durch den beleuchtungsintegrierten Chip 618 erzeugt wird, sodass ein erster Abschnitt von Ladungsträgern, die durch einen Impuls beleuchtungselektromagnetischer Strahlung 622 erzeugt werden, an die erste dotierte Region 604 gesendet wird, und ein zweiter Abschnitt der Ladungsträger, die durch den Impuls erzeugt werden, an die zweite dotierte Region 606 gesendet werden.
  • Im Lauf der Zeit baut sich eine erste Ladung Q1 auf der dritten dotierten Region 608 auf und eine vierte Ladung Q2 baut sich auf der vierten dotierten Region 610 auf. Die erste Ladung Q1 unterscheidet sich von der zweiten Ladung Q2 aufgrund einer Verzögerung der beleuchtungselektromagnetischen Strahlung 622, die von dem Abstand von dem Zielobjekt 624 abhängt. Eine Verarbeitungseinheit 630 ist konfiguriert, elektrische Signale zu empfangen, die die erste Ladung Q1 und die zweite Ladung Q2 darstellen, und eine Distanz von dem Zielobjekt 624 aus einem Verhältnis der ersten Ladung Q1 und der zweiten Ladung Q2 (z. B. d = ½ cΔt (Q2/(Q1+Qe)) zu bestimmen, wobei d eine Distanz von dem Zielobjekt 624 ist, c die Lichtgeschwindigkeit ist und Δt eine Länge des Impulses der beleuchtungselektromagnetischen Strahlung 622 ist). In einigen Ausführungsformen kann eine Distanz zu dem Zielobjekt 624 für jedes Pixel innerhalb des integrierten Chips 600 berechnet und daher verwendet werden, ein dreidimensionales Bild des Zielobjekts 624 zu erzeugen.
  • In einigen Ausführungsformen können die Steuereinheit 612, die zweite Steuereinheit 628 und/oder die Verarbeitungseinheit 630 innerhalb von einem oder mehreren integrierten Chips gebildet sein, die innerhalb des Package 620 angeordnet sind. In einigen Ausführungsformen kann die Steuereinheit 612, die zweite Steuereinheit 628 und/oder die Verarbeitungseinheit 630 ein Teil eines 2,5DIC- oder eines 3DIC-Systems sein.
  • 7 bis 13 illustrieren Querschnittsansichten 700 bis 1300 einiger Ausführungsformen eines integrierten Chips, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist. Wenn auch 7 bis 13 mit Verweis auf ein Verfahren beschrieben sind, ist zu verstehen, dass die Strukturen, die in 7 bis 13 offenbart sind, nicht auf ein solches Verfahren beschränkt sind, sondern getrennt von dem Verfahren als Strukturen eigenständig stehen können.
  • Wie in der Querschnittsansicht 700 aus 7 gezeigt ist, wird eine erste Maskierungsschicht 702 über einem Substrat 102 gebildet. Die erste Maskierungsschicht 702 umfasst Seitenwände, die eine Öffnung definieren, die eine obere Fläche 102u des Substrats 102 offenlegt. In verschiedenen Ausführungsformen kann das Substrat 102 jede Art von Halbleiterkörper (z. B. Silizium, SiGe, SOI usw.) sein, wie etwa ein Halbleiterwafer und/oder einer oder mehrere Dies auf einem Wafer, sowie jede andere Art von Halbleiter- und/oder Epitaxieschichten, die damit assoziiert sind. In einigen Ausführungsformen kann das Substrat 102 ein erstes Halbleitermaterial umfassen oder sein. In einigen Ausführungsformen kann das erste Halbleitermaterial Silizium umfassen oder sein. In anderen Ausführungsformen kann das erste Halbleitermaterial ein Germanium, Gallium oder dergleichen sein oder umfassen. In einigen Ausführungsformen kann die erste Maskierungsschicht 702 ein photosensitives Material (z. B. ein Photolack) umfassen. In solchen Ausführungsformen kann die erste Maskierungsschicht 702 auf dem Substrat 102 durch einen Spin-Coating-Prozess gebildet sein. Die erste Maskierungsschicht wird nachfolgend elektromagnetischer Strahlung ausgesetzt (z. B. ultraviolettem Licht), gefolgt von einem Entwicklungsprozess. In anderen Ausführungsformen kann die erste Maskierungsschicht 702 eine Hartmaskenschicht umfassen, die ein Karbid (z. B. Siliziumkarbid, Siliziumoxykarbid oder dergleichen), ein Nitrid (z. B. Siliziumnitrid, Siliziumoxynitrid, Titannitrid oder dergleichen), ein Oxid (z. B. Siliziumoxid, Titanoxid oder dergleichen) oder dergleichen umfassen.
  • Das Substrat 102 ist selektiv der ersten Maskierungsschicht 702 entsprechend strukturiert, um einen Ausschnitt 704 zu bilden, der sich in das Substrat 102 erstreckt. Der Ausschnitt 704 ist durch Seitenwände 102s und eine sich horizontal erstreckende Fläche 102h des Substrats 102 definiert. In einigen Ausführungsformen können die Seitenwände 102s und die sich horizontal erstreckende Fläche 102h das erste Halbleitermaterial (z. B. Silizium) sein. In einigen Ausführungsformen kann das Substrat 102 selektiv durch Offenlegen des Substrats 102 für ein erstes Ätzmittel 706 in Bereichen strukturiert werden, die durch die erste Maskierungsschicht 702 offengelegt werden. In einigen Ausführungsformen kann das erste Ätzmittel 706 ein Trockenätzmittel (das z. B. eine fluorchemische Zusammensetzung, eine chlorchemische Zusammensetzung oder dergleichen aufweist). In anderen Ausführungsformen kann das erste Ätzmittel 706 ein Nassätzmittel aufweisen (z. B. Flusssäure, Kaliumhydroxid oder dergleichen).
  • Wie in der Querschnittsansicht 800 aus 8 gezeigt, wird ein zweites Halbleitermaterial 104 innerhalb des Ausschnitts 704 in dem Substrat 102 gebildet. Das zweite Halbleitermaterial 104 unterscheidet sich von dem ersten Halbleitermaterial des Substrats 102. In einigen Ausführungsformen kann das zweite Halbleitermaterial 104 einen Gruppe-IV-Halbleiter, einen Verbindungshalbleiter (z. B. einen Gruppe-III-V-Verbindungshalbleiter) oder dergleichen umfassen oder ein solcher sein. Beispielsweise kann in einigen Ausführungsformen das zweite Halbleitermaterial 104 Ge, SiGe, GeSn, SiC oder dergleichen umfassen oder sein. In anderen Ausführungsformen kann das zweite Halbleitermaterial 104 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP oder dergleichen umfassen oder sein.
  • In einigen Ausführungsformen kann das zweite Halbleitermaterial 104 mittels eines epitaktischen Wachstumsprozesses gebildet sein. Beispielsweise kann in verschiedenen Ausführungsformen das zweite Halbleitermaterial 104 durch einen chemischen Gasphasenabscheidungsprozess (CVD-Prozess), einen plasmaverstärkten CVD-Prozess (PE-CVD-Prozess), einen Atomlagenabscheidungsprozess (ALD-Prozess), einen physischen Gasphasenabscheidungsprozess (PVD-Prozess), einen Molekularstrahlepitaxieprozess (MBE-Prozess) oder dergleichen gebildet sein. In einigen Ausführungsformen kann das zweite Halbleitermaterial 104 in dem Ausschnitt 704 und über der oberen Fläche 102u des Substrats 102 gebildet sein. In einigen solchen Ausführungsformen erfolgt ein Planarisierungsprozess (z. B. ein CMP-Prozess) an dem zweiten Halbleitermaterial 104. Der Planarisierungsprozess erfolgt entlang Linie 802 zum Entfernen eines Abschnitts des zweiten Halbleitermaterials 104 über dem Substrat 102. In einigen Ausführungsformen veranlasst der Planarisierungsprozess, dass eine obere Fläche des zweiten Halbleitermaterials 104 im Wesentlichen koplanar mit einer oberen Fläche 102u des Substrats 102 ist. In einigen Ausführungsformen kann der Planarisierungsprozess einen chemisch-mechanischen Politurprozess (CMP-Prozess) umfassen.
  • Wie in der Querschnittsansicht 900 aus 9A gezeigt ist, wird eine Passivierungsschicht 106 auf dem Substrat 102 und dem zweiten Halbleitermaterial 104 gebildet. Die Passivierungsschicht 106 erstreckt sich ständig von direkt über dem zweiten Halbleitermaterial 104 zu an gegenüberliegenden Seitenwänden des zweiten Halbleitermaterials 104 vorbei. Die Passivierungsschicht umfasst oder ist ein Halbleitermaterial. In einigen Ausführungsformen kann die Passivierungsschicht 106 das erste Halbleitermaterial umfassen oder sein. In verschiedenen Ausführungsformen kann die Passivierungsschicht 106 Silizium, Polysilizium, amorphes Silizium, Einkristallsilizium oder dergleichen umfassen oder sein.
  • In verschiedenen Ausführungsformen kann die Passivierungsschicht 106 durch epitaktische Wachstumstechnik gebildet werden. Beispielsweise kann die Passivierungsschicht 106 Mittels chemischer Niederdruckgasphasenabscheidung (LPCVD), selektiver LPCVD, epitaktischem Ofenaufbau oder dergleichen gebildet sein. In verschiedenen Ausführungsformen kann die Passivierungsschicht 106 mit einer Dicke gebildet sein, die in einem Bereich von zwischen ca. 1 Ängstrom (Ä) und ca. 10.000 Ä liegt. In einigen weiteren Ausführungsformen kann die Passivierungsschicht 106 mit einer Dicke in einem Bereich zwischen ca. 100 Ä und ca. 9.000 Ä, ca. 3.000 Ä und ca. 7.000 Ä oder dergleichen gebildet sein.
  • Wie in der Querschnittsansicht 902 aus 9B dargestellt ist, kann die Passivierungsschicht 106 in einigen Ausführungsformen selektiv strukturiert sein. Das selektive Strukturieren der Passivierungsschicht 106 veranlasst die Passivierungsschicht 106, Seitenwände aufzuweisen, die sich über dem Substrat 102 und/oder dem zweiten Halbleitermaterial 104 befinden. In einigen Ausführungsformen sind die Seitenwände der Passivierungsschicht 106 im Wesentlichen an Seitenwänden des zweiten Halbleitermaterials 104 ausgerichtet. In anderen Ausführungsformen kann die Passivierungsschicht 106 eine größere Breite oder eine kleinere Breite aufweisen als das zweite Halbleitermaterial 104. In einigen Ausführungsformen kann die Passivierungsschicht 106 selektiv durch Offenlegen des Substrats 102 für ein zweites Ätzmittel 904 in Bereichen strukturiert werden, die durch die zweite Maskierungsschicht 906 offengelegt werden. In verschiedenen Ausführungsformen kann die Passivierungsschicht 106 selektiv unter Verwendung eines Trockenätzprozesses (z. B. umfassend eine Chlor- oder Fluorätzchemie) oder eines Nassätzprozesses (z. B. umfassend Flusssäure, Kaliumhydroxid oder dergleichen) strukturiert sein.
  • Wie in der Querschnittsansicht 1000 aus 10 dargestellt ist, wird ein erster Implantierungsprozess ausgeführt, um eine erste dotierte Region 110 innerhalb der Passivierungsschicht 106 und des zweiten Halbleitermaterials 104 zu bilden. In einigen Ausführungsformen bildet der erste Implantierungsprozess die erste dotierte Region 110, um einen ersten Dotierungstyp (z. B. Typ n) aufzuweisen. In einigen Ausführungsformen kann der erste Implantierungsprozess durch Implantierung einer oder mehrere erster Dotiermittelspezies 1002 nach einer dritten Maskierungsschicht 1004 ausgeführt werden, die eine erste Öffnung 1006 über dem zweiten Halbleitermaterial 104 aufweist. In einigen Ausführungsformen können die eine oder die mehreren ersten Dotiermittelspezies 1002 eines oder mehr aus Bor, Gallium, Indium oder dergleichen umfassen. In einigen Ausführungsformen kann die dritte Maskierungsschicht 1004 ein photosensitives Material umfassen (z. B. einen Photolack).
  • Wie in der Querschnittsansicht 1100 aus 11 dargestellt ist, wird ein zweiter Implantierungsprozess ausgeführt, um eine zweite dotierte Region 112 innerhalb der Passivierungsschicht 106 und des zweiten Halbleitermaterials 104 zu bilden. In einigen Ausführungsformen ist die zweite dotierte Region 112 mittels eines ersten Halbleitermaterials 104 lateral durch einen Abstand von Nicht-Null, der sich durch die zweite dotierten Region 110 erstreckt, getrennt. In einigen Ausführungsformen bildet der zweite Implantierungsprozess die zweite dotierte Region 112 einen zweiten Dotierungstyp (z. B. Typ p) aufzuweisen. In einigen Ausführungsformen kann der zweite Implantierungsprozess durch Implantierung einer oder mehrerer zweiter Dotiermittelspezies 1102 nach einer vierten Maskierungsschicht 1104 ausgeführt werden, die eine zweite Öffnung 1106 über dem zweiten Halbleitermaterial 104 aufweist. In einigen Ausführungsformen können die eine oder die mehreren zweiten Dotiermittelspezies 1102 eines oder mehr aus Phosphor, Arsen oder dergleichen umfassen. In einigen Ausführungsformen kann die vierte Maskierungsschicht 1104 ein photosensitives Material umfassen (z. B. einen Photolack).
  • Wie in der Querschnittsansicht 1200 aus 12 dargestellt ist, wird ein Salizidprozess ausgeführt, um ein Silizid 202 entlang von Oberseiten der ersten dotierten Region 110 und der zweiten dotierten Region 112 zu bilden. In einigen Ausführungsformen weist das Silizid 202 eine untere Fläche auf, die sich einen Abstand 1202 über einer unteren Fläche der Passivierungsschicht 106 befindet. In einigen Ausführungsformen kann der Salizidprozess durch Abscheiden einer Metallschicht (z. B. einer Nickelschicht) und dann Ausführen eines Wärmetemperprozesses (z. B. eines schnellen thermischen Temperns) ausgeführt werden, um das Silizid 202 zu bilden.
  • Wie in der Querschnittsansicht 1300 aus 13 dargestellt ist, können ein oder mehrere Interconnects 116 innerhalb der Zwischenschichtdielektrikumstruktur (ILD-Struktur) 114 gebildet sein, die über dem Substrat 102 gebildet ist. In einigen Ausführungsformen kann die ILD-Struktur 114 mehrere ILD-Schichten umfassen. In einigen Ausführungsformen können das eine oder die mehreren Interconnects 116 einen oder mehrere leitfähige Kontakte, einen Interconnect-Draht und/oder eine Interconnect-Durchkontaktierung aufweisen. In einigen Ausführungsformen können das eine oder eine oder mehrere Interconnects 116 durch Bilden einer ILD-Schicht über dem Substrat 102, selektives Ätzen der ILD-Schicht zum Definieren eines Durchkontaktierungslochs und/oder eines Grabens in der ILD-Schicht, Bilden eines leitfähigen Materials (z. B. Kupfer, Aluminium usw.) innerhalb des Durchkontaktierungslochs und/oder des Grabens und Ausführen eines Planarisierungsprozesses (z. B. eines chemisch-mechanischen Planarisierungsprozesses) gebildet werden, um überschüssiges leitfähiges Material von über der ILD-Schicht zu entfernen, gebildet werden.
  • 14 illustriert ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1400 zum Bilden eines integrierten Chips, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
  • Während die offenbarten Verfahren (z. B. 1400 und 2100), hierin als eine Reihe von Handlungen oder Ereignissen illustriert und beschrieben sind, ist zu verstehen, dass die illustrierte Anordnung solcher Handlungen oder Ereignisse nicht einschränkend ausgelegt werden soll. Beispielsweise können einige Handlungen in verschiedenen Reihenfolgen und/oder gleichzeitig mit anderen Abhandlungen oder Ereignissen auftreten, die sich von denen unterscheiden, die hierin illustriert und/oder beschrieben sind. Weiterhin sind möglicherweise nicht alle illustrierten Handlungen erforderlich, um einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung hierin umzusetzen. Ferner können eine oder mehrere der hierin dargestellten Handlungen in einer oder mehreren getrennten Handlungen und/oder Phasen ausgeführt werden.
  • In Handlung 1402 wird ein Substrat, umfassend ein erstes Halbleitermaterial, strukturiert, einen Ausschnitt innerhalb des Substrats zu definieren. 7 illustriert eine Querschnittsansicht 700 einiger Ausführungsformen, die Handlung 1402 entsprechen.
  • In Handlung 1404 wird ein zweites Halbleitermaterial innerhalb des Ausschnitts gebildet. 8 illustriert eine Querschnittsansicht 800 einiger Ausführungsformen, die Handlung 1404 entsprechen.
  • In Handlung 1406 erfolgt ein Planarisierungsprozess zum Entfernen des zweiten Halbleitermaterials von über dem ersten Halbleitermaterial. 8 illustriert eine Querschnittsansicht 800 einiger Ausführungsformen, die Handlung 1406 entsprechen.
  • In Handlung 1408 wird eine Passivierungsschicht über dem Substrat und dem zweiten Halbleitermaterial gebildet. In einigen Ausführungsformen umfasst die Passivierungsschicht ein erstes Halbleitermaterial. 9A illustriert eine Querschnittsansicht 900 einiger Ausführungsformen, die Akt 1408 entsprechen.
  • In Handlung 1410 ist die Passivierungsschicht in einigen Ausführungsformen strukturiert. 9B illustriert eine Querschnittsansicht 902 einiger Ausführungsformen, die Akt 1410 entsprechen.
  • In Handlung 1412 werden Dotiermittel implantiert, um erste und zweite dotierte Regionen innerhalb der Passivierungsschicht und des zweiten Halbleitermaterials zu bilden. In einigen Ausführungsformen weisen die erste und zweite dotierte Region unterschiedliche Dotierungstypen auf. 10 bis 11 illustrieren Querschnittsansichten 1100 einiger Ausführungsformen, die Handlung 1412 entsprechen.
  • In Handlung 1414 erfolgt ein Salizidprozess, um ein Silizid auf der ersten dotierten Region und der zweiten dotierten Region zu bilden. 12 illustriert eine Querschnittsansicht 1200 einiger Ausführungsformen, die Handlung 1414 entsprechen.
  • In Handlung 1416 werden ein oder mehrere Interconnects innerhalb einer Zwischenschichtdielektrikumstruktur gebildet, die über einem Substrat gebildet ist. 13 illustriert eine Querschnittsansicht 1300 einiger Ausführungsformen, die Handlung 1416 entsprechen.
  • 15 bis 20 illustrieren Querschnittsansichten 1500 bis 2000 einiger alternativer Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist. Wenn auch 15 bis 20 mit Verweis auf ein Verfahren beschrieben sind, ist zu verstehen, dass die Strukturen, die in 15 bis 20 offenbart sind, nicht auf ein solches Verfahren beschränkt sind, sondern getrennt von dem Verfahren als Strukturen eigenständig stehen können.
  • Wie in der Querschnittsansicht 1500 aus 15 gezeigt ist, wird ein zweites Halbleitermaterial 104 über einem Substrat 102 gebildet. In einigen Ausführungsformen kann das Substrat 102 ein erstes Halbleitermaterial umfassen oder sein. In einigen Ausführungsformen kann das erste Halbleitermaterial Silizium umfassen oder sein. In anderen Ausführungsformen kann das erste Halbleitermaterial ein Germanium, Gallium oder dergleichen sein. Das zweite Halbleitermaterial 104 unterscheidet sich von dem ersten Halbleitermaterial des Substrats 102. In einigen Ausführungsformen kann das zweite Halbleitermaterial 104 einen Gruppe-IV-Halbleiter, einen Gruppe-III-V-Verbindungshalbleiter oder dergleichen umfassen oder ein solcher sein. Beispielsweise kann in einigen Ausführungsformen das zweite Halbleitermaterial 104 Ge, SiGe, GeSn, SiC oder dergleichen umfassen oder sein. In anderen Ausführungsformen kann das zweite Halbleitermaterial 104 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP oder dergleichen umfassen oder sein. In einigen Ausführungsformen kann das zweite Halbleitermaterial 104 mittels eines epitaktischen Wachstumsprozesses gebildet sein. Beispielsweise kann in verschiedenen Ausführungsformen das zweite Halbleitermaterial 104 durch einen CVD-Prozess, einen PE-CVD-Prozess, einen ALD-Prozess, einen PVD-Prozess, einen MBE-Prozess oder dergleichen gebildet sein.
  • Wie in der Querschnittsansicht 1600 aus 16 gezeigt ist, wird eine Passivierungsschicht 106 auf dem Substrat 102 und dem zweiten Halbleitermaterial 104 gebildet. In einigen Ausführungsformen erstreckt sich eine Passivierungsschicht 106 zwischen äußersten Seitenwänden des zweiten Halbleitermaterials 104. Die Passivierungsschicht umfasst oder ist ein Halbleitermaterial. In einigen Ausführungsformen kann die Passivierungsschicht 106 das erste Halbleitermaterial umfassen oder sein. In verschiedenen Ausführungsformen kann die Passivierungsschicht 106 Silizium, Polysilizium, amorphes Silizium, Einkristallsilizium oder dergleichen umfassen oder sein.
  • Wie in der Querschnittsansicht 1700 aus 17 dargestellt ist, wird ein erster Implantierungsprozess ausgeführt, um eine erste dotierte Region 110 innerhalb der Passivierungsschicht 106 und des zweiten Halbleitermaterials 104 zu bilden. In einigen Ausführungsformen bildet der erste Implantierungsprozess eine erste dotierte Region 110, die einen ersten Dotierungstyp (z. B. Typ n) aufweist. In einigen Ausführungsformen kann der erste Implantierungsprozess durch Implantierung einer oder mehrere erster Dotiermittelspezies 1702 nach einer ersten Maskierungsschicht 1704 ausgeführt werden, die eine erste Öffnung 1706 über dem zweiten Halbleitermaterial 104 aufweist. In einigen Ausführungsformen können die eine oder die mehreren ersten Dotiermittelspezies 1702 eines oder mehr aus Bor, Gallium, Indium oder dergleichen umfassen. In einigen Ausführungsformen kann die erste Maskierungsschicht 1704 ein photosensitives Material (z. B. ein Photolack) umfassen.
  • Wie in der Querschnittsansicht 1800 aus 18 dargestellt ist, wird ein zweiter Implantierungsprozess ausgeführt, um eine zweite dotierte Region 112 innerhalb der Passivierungsschicht 106 und des zweiten Halbleitermaterials 104 zu bilden. In einigen Ausführungsformen ist die zweite dotierte Region 112 mittels eines ersten Halbleitermaterials 104 lateral durch einen Abstand von Nicht-Null, der sich durch die zweite dotierten Region 110 erstreckt, getrennt. In einigen Ausführungsformen bildet der zweite Implantierungsprozess eine zweite dotierte Region 112, die einen zweiten Dotierungstyp (z. B. Typ p) aufweist. In einigen Ausführungsformen kann der zweite Implantierungsprozess durch Implantierung einer oder mehrerer zweiter Dotiermittelspezies 1802 nach einer zweiten Maskierungsschicht 1804 ausgeführt werden, die eine zweite Öffnung 1806 über dem zweiten Halbleitermaterial 104 aufweist. In einigen Ausführungsformen können die eine oder die mehreren zweiten Dotiermittelspezies 1802 eines oder mehr aus Phosphor, Arsen oder dergleichen umfassen. In einigen Ausführungsformen kann die zweite Maskierungsschicht 1804 ein photosensitives Material (z. B. ein Photolack) umfassen.
  • Wie in der Querschnittsansicht 1900 aus 19 dargestellt ist, wird ein Salizidprozess ausgeführt, um ein Silizid 202 entlang von Oberseiten der ersten dotierten Region 110 und der zweiten dotierten Region 112 zu bilden. In einigen Ausführungsformen kann der Salizidprozess durch Abscheiden einer Metallschicht (z. B. einer Nickelschicht) und dann Ausführen eines Wärmetemperprozesses (z. B. eines schnellen thermischen Temperns) ausgeführt werden, um das Silizid 202 zu bilden.
  • Wie in der Querschnittsansicht 2000 aus 20 dargestellt ist, können ein oder mehrere Interconnects 116 innerhalb der Zwischenschichtdielektrikumstruktur (ILD-Struktur) 114 gebildet sein, die über dem Substrat 102 gebildet ist. In einigen Ausführungsformen kann die ILD-Struktur 114 mehrere ILD-Schichten umfassen. In einigen Ausführungsformen können das eine oder die mehreren Interconnects 116 einen oder mehrere leitfähige Kontakte, einen Interconnect-Draht und/oder eine Interconnect-Durchkontaktierung aufweisen.
  • 21 illustriert ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 2100 zum Bilden eines integrierten Chips, umfassend eine Halbleitervorrichtung, die innerhalb eines Halbleitermaterials angeordnet ist, das durch eine Passivierungsschicht bedeckt ist.
  • In Handlung 2102 ist ein zweites Halbleitermaterial über einem Substrat gebildet, das ein erstes Halbleitermaterial umfasst. 15 illustriert eine Querschnittsansicht 1500 einiger Ausführungsformen, die Handlung 2102 entsprechen.
  • In Handlung 2104 wird eine Passivierungsschicht über dem zweiten Halbleitermaterial gebildet. In einigen Ausführungsformen kann die Passivierungsschicht das erste Halbleitermaterial umfassen oder sein. 16 illustriert eine Querschnittsansicht 1600 einiger Ausführungsformen, die Handlung 2104 entsprechen.
  • In Handlung 2106 werden Dotiermittel implantiert, um erste und zweite dotierte Regionen innerhalb der Passivierungsschicht und des zweiten Halbleitermaterials zu bilden. In einigen Ausführungsformen weisen die erste und zweite dotierte Region unterschiedliche Dotierungstypen auf. 17 bis 18 illustrieren Querschnittsansichten 1700 und 1800 einiger Ausführungsformen, die Handlung 2106 entsprechen.
  • In Handlung 2108 erfolgt ein Salizidprozess, um ein Silizid auf der ersten dotierten Region und der zweiten dotierten Region zu bilden. 19 illustriert eine Querschnittsansicht 1900 einiger Ausführungsformen, die Handlung 2108 entsprechen.
  • In Handlung 2110 werden ein oder mehrere Interconnects innerhalb einer Zwischenschichtdielektrikumstruktur gebildet, die über einem Substrat gebildet ist. 20 illustriert eine Querschnittsansicht 2000 einiger Ausführungsformen, die Handlung 2110 entsprechen.
  • Dementsprechend bezieht sich in einigen Ausführungsformen diese Offenbarung auf eine integrierte Chipstruktur, die eine Halbleitervorrichtung aufweist (z. B. eine photonische Vorrichtung), die innerhalb eines zweiten Halbleitermaterials angeordnet ist, das an einem Substrat angeordnet ist, das ein erstes Halbleitermaterial umfasst. Eine Passivierungsschicht ist an dem zweiten Halbleitermaterial angeordnet und konfiguriert, Leckströme entlang einer oberen Fläche des zweiten Halbleitermaterials durch Passivierungsmängel, die entlang der oberen Fläche des zweiten Halbleitermaterials angeordnet sind, zu verringern.
  • In einigen Ausführungsformen bezieht sich diese Offenbarung auf einen integrierten Chip. Der integrierte Chip umfasst ein Substrat, das ein erstes Halbleitermaterial aufweist; ein zweites Halbleitermaterial, das an dem ersten Halbleitermaterial angeordnet ist, wobei das zweite Halbleitermaterial ein Gruppe-IV-Halbleiter oder ein Gruppe-III-V-Verbindungshalbleiter ist; eine Passivierungsschicht, die an dem zweiten Halbleitermaterial angeordnet ist, wobei die Passivierungsschicht das erste Halbleitermaterial umfasst; und eine erste dotierte Region und eine zweite dotierte Region, die sich durch die Passivierungsschicht und in das zweite Halbleitermaterial erstrecken. In einigen Ausführungsformen ist das erste Halbleitermaterial Silizium. In einigen Ausführungsformen kontaktiert das erste Halbleitermaterial des Substrats vertikal und lateral das zweite Halbleitermaterial. In einigen Ausführungsformen kontaktiert die Passivierungsschicht eine oberste Fläche des zweiten Halbleitermaterials. In einigen Ausführungsformen umfasst der integrierte Chip ferner ein Silizid, das innerhalb der Passivierungsschicht und entlang von Oberseiten der ersten dotierte Region und der zweiten dotierten Region angeordnet ist. In einigen Ausführungsformen ist das erste Halbleitermaterial Silizium und das zweite Halbleitermaterial ist Germanium. In einigen Ausführungsformen weist das Substrat Seitenwände und eine sich horizontal erstreckende Fläche auf, die einen Ausschnitt innerhalb des Substrats definieren; und das zweite Halbleitermaterial ist innerhalb des Ausschnitts angeordnet. In einigen Ausführungsformen weist das zweite Halbleitermaterial abgewinkelte Seitenwände auf, die das zweite Halbleitermaterial veranlassen, eine erste Breite aufzuweisen, die sinkt, wenn eine erste Distanz über der sich horizontal erstreckenden Fläche ansteigt; und die Passivierungsschicht weist abgewinkelte Seitenwände auf, die eine Passivierungsschicht veranlassen, eine zweite Breite aufzuweisen, die zunimmt, wenn eine zweite Distanz über der sich horizontal erstreckenden Fläche zunimmt. In einigen Ausführungsformen weist die erste dotierte Region einen ersten Dotierungstyp auf und die zweite dotierte Region weist einen zweiten Dotierungstyp auf, der sich von dem ersten Dotierungstyp unterscheidet. In einigen Ausführungsformen sind die erste dotierte Region und die zweite dotierte Region von einem Boden des zweiten Halbleitermaterials vertikal um einen oder mehrere Abstände von Nicht-Null getrennt.
  • In anderen Ausführungsformen bezieht sich diese Offenbarung auf einen integrierten Chip. Der integrierte Chip umfasst ein Substrat, das Silizium aufweist; ein zweites Halbleitermaterial, das eine unterste Fläche aufweist, die das Silizium des Substrats kontaktiert, wobei das zweite Halbleitermaterial einen Gruppe-IV-Halbleiter oder eine Gruppe-III-V-Verbindungshalbleiter umfasst; eine Passivierungsschicht, die Silizium aufweist, wobei das Silizium der Passivierungsschicht eine oberste Fläche des zweiten Halbleitermaterials kontaktiert; eine erste dotierte Region, die einen ersten Dotierungstyp aufweist und sich durch die Passivierungsschicht und in das zweite Halbleitermaterial erstreckt; und eine zweite dotierte Region, die einen zweiten Dotierungstyp aufweist und sich durch die Passivierungsschicht und in das zweite Halbleitermaterial erstreckt, wobei die erste dotierte Region und die zweite dotierte Region von der untersten Fläche des zweiten Halbleitermaterials durch das zweite Halbleitermaterial getrennt sind. In einigen Ausführungsformen umfasst der integrierte Chip ferner mehrerer Interconnects, die innerhalb einer Zwischenschichtdielektrikumstruktur (ILD-Struktur) über dem Substrat angeordnet sind, wobei sich die ILD-Struktur entlang von Seitenwänden der Passivierungsschicht erstreckt. In einigen Ausführungsformen definieren die erste dotierte Region und die zweite dotierte Region eine photonische Vorrichtung. In einigen Ausführungsformen weist das zweite Halbleitermaterial eine andere Breite auf als die Passivierungsschicht. In einigen Ausführungsformen weist die Passivierungsschicht Seitenwände direkt über dem Substrat auf. In einigen Ausführungsformen erstreckt sich das zweite Halbleitermaterial fortlaufend zwischen der untersten Fläche, die das Silizium des Substrats kontaktiert, und einer obersten Fläche, die das Silizium der Passivierungsschicht kontaktiert. In einigen Ausführungsformen weist das Substrat eine erste obere Fläche direkt unter der Passivierungsschicht und eine zweite obere Fläche lateral außerhalb der Passivierungsschicht auf, wobei die zweite obere Fläche unter die erste obere Fläche zurückgesetzt ist. In einigen Ausführungsformen sind die erste dotierte Region und die zweite dotierte Region lateral von einer Grenzfläche zwischen Seitenwänden des Substrats und dem zweiten Halbleitermaterial getrennt.
  • In anderen Ausführungsformen bezieht sich diese Offenbarung auf ein Verfahren zum Bilden eines integrierten Chips. Das Verfahren umfasst das Bilden eines zweiten Halbleitermaterials auf einem Substrat, das ein erstes Halbleitermaterial aufweist; das Bilden einer Passivierungsschicht auf dem zweiten Halbleitermaterial; das Ausführen eines ersten Implantierungsprozesses zum Bilden einer ersten dotierten Region, die einen ersten Dotierungstyp aufweist und sich durch die Passivierungsschicht und in das zweite Halbleitermaterial erstreckt, und das Ausführen eines zweiten Implantierungsprozesses zum Bilden einer zweiten dotierten Region, die einen zweiten Dotierungstyp aufweist und sich durch die Passivierungsschicht und in das zweite Halbleitermaterial erstreckt. In einigen Ausführungsformen umfasst das Verfahren ferner das Strukturieren des Substrats zum Definieren eines Ausschnitts innerhalb des Substrats; das Bilden des zweiten Halbleitermaterials innerhalb des Ausschnitts; das Ausführen eines Planarisierungsprozesses zum Entfernen von überschüssigem zweitem Halbleitermaterial von über dem Substrat; und das Bilden der Passivierungsschicht auf und in Kontakt mit dem Substrat und dem zweiten Halbleitermaterial.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/030980 [0001]

Claims (20)

  1. Integrierter Chip, umfassend: ein Substrat, aufweisend ein erstes Halbleitermaterial; ein zweites Halbleitermaterial, angeordnet an dem ersten Halbleitermaterial, wobei das zweite Halbleitermaterial ein Gruppe-IV-Halbleiter oder ein Gruppe-III-V-Verbindungshalbleiter ist; eine Passivierungsschicht, die an dem zweiten Halbleitermaterial angeordnet ist, wobei die Passivierungsschicht das erste Halbleitermaterial aufweist; und eine erste dotierte Region und eine zweite dotierte Region, die sich durch die Passivierungsschicht und in das zweite Halbleitermaterial erstreckt.
  2. Integrierter Chip aus Anspruch 1, wobei das erste Halbleitermaterial Silizium ist.
  3. Integrierter Chip aus Anspruch 1 oder 2, wobei das erste Halbleitermaterial des Substrats vertikal und lateral das zweite Halbleitermaterial kontaktiert.
  4. Integrierter Chip aus einem der vorhergehenden Ansprüche, wobei die Passivierungsschicht die oberste Fläche des zweiten Halbleitermaterials kontaktiert.
  5. Integrierter Chip aus einem der vorhergehenden Ansprüche, ferner aufweisend: ein Silizid, das in der Passivierungsschicht und entlang von Oberseiten der ersten dotierte Region und der zweiten dotierten Region angeordnet ist.
  6. Integrierter Chip aus einem der vorhergehenden Ansprüche, wobei das erste Halbleitermaterial Silizium ist und das zweite Halbleitermaterial Germanium ist.
  7. Integrierter Chip aus einem der vorhergehenden Ansprüche, wobei das Substrat Seitenwände und eine sich horizontal erstreckende Fläche aufweist, die einen Ausschnitt innerhalb des Substrats definieren; und wobei das zweite Halbleitermaterial innerhalb des Ausschnitts arrangiert ist.
  8. Integrierter Chip aus Anspruch 7, wobei das zweite Halbleitermaterial abgewinkelte Seitenwände aufweist, die veranlassen, dass das zweite Halbleitermaterial eine erste Breite aufweist, die abnimmt, wenn eine erste Distanz über der sich horizontal erstreckenden Fläche zunimmt; und wobei die Passivierungsschicht abgewinkelte Seitenwände aufweist, die veranlassen, dass die Passivierungsschicht eine zweite Breite aufweist, die zunimmt, wenn eine zweite Distanz über der sich horizontal erstreckenden Fläche zunimmt.
  9. Integrierter Chip aus einem der vorhergehenden Ansprüche 1, wobei die erste dotierte Region einen ersten Dotierungstyp aufweist und die zweite dotierte Region einen zweiten Dotierungstyp aufweist, der sich von dem ersten Dotierungstyp unterscheidet.
  10. Integrierter Chip aus einem der vorhergehenden Ansprüche, wobei die erste dotierte Region und die zweite dotierte Region von einem Boden des zweiten Halbleitermaterials vertikal um einen oder mehrere Abstände von Nicht-Null getrennt.
  11. Integrierter Chip, aufweisend: ein Substrat, das Silizium aufweist; ein zweites Halbleitermaterial, das eine unterste Fläche aufweist, die das Silizium des Substrats kontaktiert, wobei das zweite Halbleitermaterial einen Gruppe-IV-Halbleiter oder einen Gruppe-III-V-Verbindungshalbleiter aufweist; eine Passivierungsschicht, aufweisend Silizium, wobei das Silizium der Passivierungsschicht eine oberste Fläche des zweiten Halbleitermaterials kontaktiert; eine erste dotierte Region, die einen ersten Dotierungstyp aufweist und sich durch die Passivierungsschicht und in das zweite Halbleitermaterial erstreckt; und eine zweite dotierte Region, die einen zweiten Dotierungstyp aufweist und sich durch die Passivierungsschicht und in das zweite Halbleitermaterial erstreckt, wobei die erste dotierte Region und die zweite dotierte Region von der untersten Fläche des zweiten Halbleitermaterials durch das zweite Halbleitermaterial getrennt sind.
  12. Integrierter Chip aus Anspruch 11, ferner aufweisend: mehrere Interconnects, die in einer Zwischenschichtdielektrikumstruktur (ILD-Struktur) über dem Substrat angeordnet sind, wobei sich die ILD-Struktur entlang von Seitenwänden der Passivierungsschicht erstreckt.
  13. Integrierter Chip aus Anspruch 11 oder 12, wobei die erste dotierte Region und die zweite dotierte Region eine photonische Vorrichtung definieren.
  14. Integrierter Chip aus einem der vorhergehenden Ansprüche 11 bis 13, wobei das zweite Halbleitermaterial eine andere Breite aufweist als die Passivierungsschicht.
  15. Integrierter Chip aus einem der vorhergehenden Ansprüche 11 bis 14, wobei die Passivierungsschicht Seitenwände direkt über dem Substrat aufweist.
  16. Integrierter Chip aus einem der vorhergehenden Ansprüche 11 bis 15, wobei sich das zweite Halbleitermaterial fortlaufend zwischen der untersten Fläche, die das Silizium des Substrats kontaktiert, und einer obersten Fläche, die das Silizium der Passivierungsschicht kontaktiert, erstreckt.
  17. Integrierter Chip aus einem der vorhergehenden Ansprüche 11 bis 16, wobei das Substrat eine erste obere Fläche direkt unter der Passivierungsschicht und eine zweite obere Fläche lateral außerhalb der Passivierungsschicht aufweist, wobei die zweite obere Fläche unter die erste obere Fläche zurückgesetzt ist.
  18. Integrierter Chip aus einem der vorhergehenden Ansprüche 11 bis 17, wobei die erste dotierte Region und die zweite dotierte Region lateral von einer Grenzfläche zwischen Seitenwänden des Substrats und dem zweiten Halbleitermaterial getrennt sind.
  19. Verfahren zum Bilden eines integrierten Chips, umfassend: Bilden eines zweiten Halbleitermaterials über einem Substrat, das ein erstes Halbleitermaterial umfasst; Bilden einer Passivierungsschicht auf dem zweiten Halbleitermaterial; Ausführen eines ersten Implantierungsprozesses zum Bilden einer ersten dotierten Region, die einen ersten Dotierungstyp aufweist, und die sich durch die Passivierungsschicht und in das zweite Halbleitermaterial erstreckt; und Ausführen eines zweiten Implantierungsprozesses zum Bilden einer zweiten dotierten Region, die einen zweiten Dotierungstyp aufweist, und die sich durch die Passivierungsschicht und in das zweite Halbleitermaterial erstreckt.
  20. Verfahren nach Anspruch 19, ferner umfassend: Strukturieren des Substrats zum Definieren eines Ausschnitts innerhalb des Substrats; Bilden das zweite Halbleitermaterial innerhalb des Ausschnitts; Ausführen eines Planarisierungsprozesses zum Entfernen von überschüssigem zweitem Halbleitermaterial von über dem Substrat; und Bilden der Passivierungsschicht an und in Kontakt mit dem Substrat und dem zweiten Halbleitermaterial.
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