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TWI709132B - 記憶體系統 - Google Patents

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Publication number
TWI709132B
TWI709132B TW108104009A TW108104009A TWI709132B TW I709132 B TWI709132 B TW I709132B TW 108104009 A TW108104009 A TW 108104009A TW 108104009 A TW108104009 A TW 108104009A TW I709132 B TWI709132 B TW I709132B
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TW
Taiwan
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data
memory
volatile memory
aforementioned
area
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TW108104009A
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Inventor
蕭百晴
小野展弘
Original Assignee
日商東芝記憶體股份有限公司
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Publication date
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Abstract

實施方式提供一種即使在寫入動作及消去動作受到了限制的狀態下也可以消去記憶體的資料並且可以無關功率循環(power cycle)地維持消去狀態之記憶體系統。
實施方式的記憶體系統包含：非揮發性記憶體100，其係包含可以保持從外部輸入的第1資料之第1區域110及可以保持與第1資料不同的第2資料之第2區域120；揮發性記憶體220；以及控制器200，其係控制非揮發性記憶體及揮發性記憶體。控制器200根據第2資料，從揮發性記憶體220消去第3資料，該第3資料是使附加於第1資料的消去要求的第1位址與特定第1區域的某一部分的第2位址相關連的資料。

Description

記憶體系統 [相關申請案]
本申請案享有以日本專利申請2018-105275號(申請日：2018年5月31日)為在先申請的優先權。本申請案透過參閱該在先申請案而包含在先申請案的全部內容。
本發明的實施方式為有關記憶體系統。
作為半導體記憶裝置，已知一種NAND型快閃記憶體的記憶體系統。
實施方式提供一種即使在寫入動作及消去動作受到了限制的狀態下也可消除記憶體的資料並且可以無關功率循環(power cycle)地維持消去狀態之記憶體系統。
有關實施方式的記憶體系統包含：非揮發性記憶體，其係包含可以保持從外部輸入的第1資料之第1區域及可以保持與第1資料不同的第2資料之第2區域；揮發性記憶體；以及控制器，其係控制非揮發性記憶體及揮發性記憶 體。控制器根據第2資料從揮發性記憶體消去第3資料，該第3資料是使附加於第1資料的消去要求的第1位址與特定第1區域的某一部分的第2位址相關連的資料。
1:記憶體系統
2:主機機器
10:輸入輸出電路
11:邏輯控制電路
12:狀態暫存器
13:位址暫存器
14:指令暫存器
15:序列器
16:就緒/忙碌電路
17:電壓產生電路
18:記憶體單元陣列
19:行解碼器
20:感測放大器
21:資料暫存器
22:列解碼器
100、101:記憶體
110:使用者區域
120:管理區域
121:LUT區域
122:LUT初始化資訊區域
200:控制器
210:主機介面電路
220:RAM
230:CPU
240:緩衝記憶體
250:記憶體介面電路
260:ECC電路
圖1為有關第1實施方式的記憶體系統的方塊圖。
圖2為有關第1實施方式的記憶體系統所具備的記憶體的方塊圖。
圖3為有關第1實施方式的記憶體系統所具備的記憶體中的記憶體單元陣列的電路圖。
圖4為表示有關第1實施方式的記憶體系統的啟動動作的圖。
圖5為表示有關第1實施方式的記憶體系統的啟動動作的圖。
圖6為表示有關第1實施方式的記憶體系統的啟動動作的圖。
圖7為表示有關第2實施方式的記憶體系統的啟動動作的圖。
圖8為有關第3實施方式的記憶體系統的方塊圖。
以下，有關實施方式，參閱圖面說明之。尚且，以下的說明中，有關具有大致相同的功能及構成之構成要件，是有賦予相同元件符號，省略重複說明的情況。而且，以 下表示的各實施方式係例示出用於具體化該實施方式的技術的思想的裝置或方法，實施方式的技術思想並非將構成零件的材質、形狀、構造、配置等特定於下述的材質、形狀、構造、配置等。實施方式的技術的思想可以在申請專利範圍內，施加種種的變更。
1.第1實施方式
說明有關第1實施方式的記憶體系統。以下，作為半導體記憶裝置，舉例說明使用了NAND型快閃記憶體的情況。尚且，在圖1中用箭頭線表示各區塊間的連接的一部分，但是區塊間的連接不限定於此。
1.1 關於構成
1.1.1 記憶體系統的整體構成
首先，使用圖1說明有關記憶體系統的整體構成。
如圖1表示，記憶體系統1具備非揮發性的半導體記憶體100(以下，記為「記憶體」)及控制器200。控制器200及記憶體100例如也可以經由它們的組合來構成一個半導體記憶裝置，作為其例子，舉例有SDTM卡般的記憶卡、或是SSD(solid state drive)等。
控制器200管理記憶體100的記憶體空間。而且，控制器200回應來自主機機器2的命令(要求)，對記憶體100發出使用者資料的讀出動作、寫入動作、及消去動作等的命令。
更具體方面，例如，控制器200從主機機器2接收到讀出命令的話，從記憶體100讀出儲存有把邏輯位址與物理 位址進行了關連的資料(以下，稱為「邏輯物理轉換資料」)的表(以下，稱為「查找表LUT」)、或是讀出與讀出對象的邏輯位址對應的查找表LUT的一部分。邏輯位址附加於從主機機器2要求存取(讀出動作、寫入動作、及消去動作等)的使用者資料。物理位址特定記憶體100的記憶體空間的某一部分。接著，控制器200使用所讀出的查找表LUT，把邏輯位址轉換為物理位址後，發送讀出命令到記憶體100。
而且，控制器200在從主機機器2接收到寫入命令的情況下，更新控制器200內的查找表LUT並重新分配與邏輯位址對應的物理位址後，發送寫入命令到記憶體100。接著，控制器200在任意的時序下更新記憶體100內的查找表LUT。
而且，控制器200從主機機器2接收大致2個模式的消去命令。1個是，消去與消去對象的邏輯位址對應的邏輯物理轉換資料(以下，稱為「邏輯物理消去」)，使記憶體100內的使用者資料，不能再從系統上讀出的邏輯物理消去命令。邏輯物理消去的情況下，成為在記憶體100內殘留著使用者資料的狀態。另1個是除了邏輯物理消去以外，還物理性消去記憶體100內的使用者資料(以下，稱為「物理消去」)的命令。在物理消去的情況下，記憶體100內的使用者資料也被消去。
控制器200包含：主機介面電路210、內建記憶體(RAM)220、處理器(CPU)230、緩衝記憶體240、記 憶體介面電路250、及ECC電路260。
主機介面電路210透過控制器匯流排來與主機機器2連接，負責與主機機器2的通訊。主機介面電路210向CPU230及緩衝記憶體240轉送從主機機器2接收到的命令及使用者資料。而且，主機介面電路210回應CPU230的命令，把緩衝記憶體240內的使用者資料轉送到主機機器2。
記憶體介面電路250透過匯流排來與記憶體100連接，負責與記憶體100的通訊。記憶體介面電路250以記憶體100可以辨識的型態發送來自CPU230的指示(控制訊號)。更進一步，記憶體介面電路250進行記憶體100與訊號DQ的收發訊。訊號DQ例如包含資料、位址、及指令。更具體方面，記憶體介面電路250在寫入動作時，向記憶體100轉送緩衝記憶體240內的寫入資料。更進一步，記憶體介面電路250在讀出動作時，向緩衝記憶體240轉送從記憶體100讀出的資料。
CPU230控制控制器200整體的動作。而且，CPU230根據主機機器2的命令，發行各種指令，發送到記憶體100。例如，CPU230在從主機機器2接收到寫入命令之際，回應該寫入命令而向記憶體100發送寫入命令。讀出動作及消去動作之際也同樣，CPU230回應從主機機器2接收到的命令，向記憶體100發送各種命令。而且，CPU230執行損耗均衡等用於管理記憶體100的各式各樣的處理。更進一步，CPU230執行各種演算。
而且，CPU230根據邏輯物理轉換資料，相互轉換邏 輯位址與物理位址。更進一步，CPU230管理查找表LUT，進行查找表LUT內的邏輯物理轉換資料的儲存及消去。
ECC電路260執行資料的錯誤訂正(ECC：Error Checking and Correcting)處理。
RAM220例如是DRAM等的揮發性的半導體記憶體，被使用作為CPU230的作業區域。接著，RAM220保持用於管理記憶體100的韌體、或各種管理表等。而且，RAM220暫時保持從記憶體100讀出的查找表LUT。尚且，RAM也可以設置於控制器200的外部。
緩衝記憶體240保持寫入到記憶體100的資料(寫入資料)、及從記憶體100讀出的資料(讀出資料)等。
記憶體100以包含複數個位元之特定的寫入單位進行資料的寫入動作及讀出動作。更進一步，記憶體100以包含複數個寫入單位之消去單位消去資料。例如，記憶體100包含1個或是複數個非揮發性記憶體。在本實施方式中，說明有關記憶體100經由1個NAND型快閃記憶體所構成的情況。尚且，記憶體100可以經由複數個NAND型快閃記憶體所構成，也可以經由其他的非揮發性記憶體所構成。而且，NAND型快閃記憶體可以是記憶體單元電晶體在半導體基板上方三維層疊出的三維層疊型NAND型快閃記憶體，也可以是在半導體基板上二維配置記憶體單元電晶體之平面型NAND型快閃記憶體。有關記憶體100的構成的詳細後述之。
記憶體100中，記憶體的空間區域大致包含使用者區 域110及管理區域120。
使用者區域110是被使用在從主機機器2接收到的使用者資料的寫入動作及讀出動作之區域。
管理區域120例如是保存記憶體100中的控制程式、查找表LUT、或是各種設定參數等之與記憶體系統1的基本構成有關的管理用資料之區域。管理區域120包含LUT區域121與LUT初始化資訊區域122。
LUT區域是保存查找表LUT的區域。
LUT初始化資訊區域122例如在經由消去動作(邏輯消去)使保存在RAM220的查找表LUT被初始化的情況下，保存表示此一情況的資訊(以下，稱為「LUT初始化資訊」)之區域。LUT初始化資訊例如是數個位元組(byte)左右之大小較小的資料。
例如，在記憶體100發生了故障的情況下，或是寫入/消去迴圈達到了規定數目的情況下等，記憶體系統1會有轉移到限制對記憶體100的寫入動作及消去動作並可以執行讀出動作的模式(以下，稱為「唯讀模式」)之情況。例如，使用者在轉移到唯讀模式的情況下是有為了進行交換或是故障調查等而取下記憶體100之情事。此時，使用者有時候會為了保密把記憶體100內的使用者資料全部消去，使記憶體100無效化(以下，稱為「清理(sanitize)」)。但是，在唯讀模式時，無法進行資料大小較大的資料(使用者資料及查找表LUT等)的不揮發化，亦即無法進行寫入動作及消去動作。為此，本實施方 式中，在唯讀模式時進行記憶體100的清理的情況下，使保存在RAM220的查找表LUT初始化，把大小較小的資料也就是LUT初始化資訊保存到記憶體100。接著，在反覆進行電源的接通/斷開之功率循環中，每當接通電源時，根據LUT初始化資訊執行邏輯消去，亦即執行查找表LUT的初始化，而維持使用者資料已被消去的狀態。
1.1.2 記憶體的構成
接著，有關記憶體100的構成，使用圖2說明之。尚且，在圖2中用箭頭線表示各區塊間的連接的一部分，但是區塊間的連接不限定於此。
如圖2表示，記憶體100(NAND型快閃記憶體)包含：輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、序列器(sequencer)15、就緒/忙碌電路16、電壓產生電路17、記憶體單元陣列18、行解碼器19、感測放大器20、資料暫存器21、及列解碼器22。
輸入輸出電路10控制與控制器200的訊號DQ的輸出入。在圖2的例子中，輸出入8位元的訊號DQ0~DQ7。輸入輸出電路10把從控制器200接收到的資料DAT(寫入資料WD)，發送到資料暫存器21，把位址ADD發送到位址暫存器13，把指令CMD發送到指令暫存器14。而且，輸入輸出電路10把從狀態暫存器12接收到的狀態資訊STS、從資料暫存器21接收到的資料DAT(讀出資料RD)、及從位址暫存器13接收到的位址ADD，發送到控制器200。
邏輯控制電路11係從控制器200接收控制訊號，例如晶片致能訊號CEn、指令鎖存致能訊號CLE、位址鎖存致能訊號ALE、寫入致能訊號WEn、及讀出致能訊號REn。接著，邏輯控制電路11根據已接收的訊號，控制輸入輸出電路10及序列器15。
晶片致能訊號CEn是用於使NAND型快閃記憶體致能的訊號。指令鎖存致能訊號CLE是表示訊號DQ為指令的訊號。位址鎖存致能訊號ALE是表示訊號DQ為位址的訊號。寫入致能訊號WEn是用於把已接收的訊號取入到NAND型快閃記憶體內的訊號。讀出致能訊號REn是用於使控制器200從NAND型快閃記憶體讀出資料的訊號。
狀態暫存器12例如暫時性保存資料的寫入動作、讀出動作、及消去動作中的狀態資訊STS，向控制器200通知動作是否正常結束。
位址暫存器13暫時性保持透過輸入輸出電路10從控制器200接收到的位址ADD。接著，位址暫存器13把行位址RA轉送到行解碼器19，把列位址CA轉送到列解碼器22。
指令暫存器14暫時保存透過輸入輸出電路10從控制器200接收到的指令CMD，並轉送到序列器15。
序列器15控制NAND型快閃記憶體整體的動作。更具體方面，序列器15根據指令暫存器14保持的指令CMD，例如控制狀態暫存器12、就緒/忙碌電路16、電壓產生電路17、行解碼器19、感測放大器20、資料暫存器21、及列解碼器22等，執行寫入動作、讀出動作、及消去動作等。
就緒/忙碌電路16根據序列器15的動作狀況，把就緒/忙碌訊號R/Bn發送到控制器200。就緒/忙碌訊號R/Bn是表示NAND型快閃記憶體是否為忙碌狀態也就是還是就緒狀態(處於無法從控制器200接收指令的狀態還是處於可以的狀態)的訊號。
電壓產生電路17根據序列器15的控制而產生寫入動作、讀出動作、及消去動作所必要的電壓，把該已產生的電壓供給到例如記憶體單元陣列18、行解碼器19、及感測放大器20等。行解碼器19及感測放大器20把從電壓產生電路17所供給的電壓施加到記憶體單元陣列18內的記憶體單元電晶體。
記憶體單元陣列18具備複數個區塊BLK(BLK0、BLK1、…、BLK(L-1))(L為2以上的整數)，該複數個區塊BLK包含與行及列相關聯的非揮發性的記憶體單元電晶體(以下，也記為「記憶體單元」)。各個的區塊BLK包含複數個串單元(string unit)SU(SU0、SU1、SU2、SU3、…)。接著，各個的串單元SU包含複數個NAND串SR。尚且，記憶體單元陣列18內的區塊BLK數及區塊BLK內的串單元SU數為任意的數。有關記憶體單元陣列18的詳細內容後述之。
行解碼器19對行位址RA進行解碼。行解碼器19根據解碼結果，選擇區塊BLK中的某一個，更進一步選擇某一個串單元SU。接著，行解碼器19把必要的電壓施加到區塊BLK。
感測放大器20在讀出動作時，感測從記憶體單元陣列18讀出的資料。接著，感測放大器20把讀出資料RD發送到資料暫存器21。而且，感測放大器20在寫入動作時，把寫入資料WD發送到記憶體單元陣列18。
資料暫存器21具備複數個鎖存電路。鎖存電路保持寫入資料WD及讀出資料RD。例如在寫入動作中，資料暫存器21暫時保存從輸入輸出電路10接收到的寫入資料WD，發送到感測放大器20。而且，例如在讀出動作中，資料暫存器21暫時保存從感測放大器20接收到的讀出資料RD，發送到輸入輸出電路10。
列解碼器22例如在寫入動作、讀出動作、及消去動作之際，解碼列位址CA，根據解碼結果選擇資料暫存器21內的鎖存電路。
1.1.3 記憶體單元陣列的構成
接著，有關記憶體單元陣列18的構成，使用圖3說明之。圖3的例子表示區塊BLK0，其他的區塊BLK的構成也相同。
如圖3表示，區塊BLK0例如包含4個串單元SU(SU0~SU3)。接著，各個的串單元SU包含複數個NAND串SR。NAND串SR各自包含例如8個記憶體單元電晶體MT0~MT7、以及選擇電晶體ST1及ST2。以下，在不限定記憶體單元電晶體MT0~MT7的情況下，記為記憶體單元電晶體MT。記憶體單元電晶體MT具備控制閘極與電荷蓄積層，以不揮發方式保存資料。
尚且，記憶體單元電晶體MT可以是在電荷蓄積層使用了絕緣膜之MONOS型，也可以是在電荷蓄積層使用了導電層之FG型。而且，記憶體單元電晶體MT的個數不限於8個，也可以是16個或32個、64個、96個、128個等，不限定其數量。更進一步，選擇電晶體ST1及ST2的個數可以是任意，分別為1個以上即可。
記憶體單元電晶體MT在選擇電晶體ST1的源極與選擇電晶體ST2的汲極之間串聯連接。更具體方面，記憶體單元電晶體MT0~MT7中，其電流路徑串聯連接。接著，記憶體單元電晶體MT7的汲極連接到選擇電晶體ST1的源極，記憶體單元電晶體MT0的源極連接到選擇電晶體ST2的汲極。
串單元SU0~SU3各自的選擇電晶體ST1的閘極分別連接於選擇閘極線SGD0~SGD3。同樣，串單元SU0~SU3的各自的選擇電晶體ST2的閘極分別連接到選擇閘極線SGS0~SGS3。以下，在不限定選擇閘極線SGD0~SGD3的情況下，記為選擇閘極線SGD。在不限定選擇閘極線SGS0~SGS3的情況下，記為選擇閘極線SGS。尚且，各串單元SU的選擇閘極線SGS0~SGS3也可以共通連接。
處於區塊BLK內的記憶體單元電晶體MT0~MT7的控制閘極分別共通連接到字元線WL0~WL7。以下，在不限定字元線WL0~WL7的情況下，記為字元線WL。
串單元SU內的各NAND串SR的選擇電晶體ST1的汲極連接到各自不同的位元線BL0~BL(N-1)(N為2以上的 整數)。以下，在不限定位元線BL0~BL(N-1)的情況下，記為位元線BL。各位元線BL在複數個區塊BLK間共通連接位於各串單元SU內的1個NAND串SR。更進一步，複數個選擇電晶體ST2的源極共通連接到源極線SL。亦即，串單元SU是連接到不同的位元線BL，而且連接到相同的選擇閘極線SGD及SGS之NAND串SR的集合體。而且，區塊BLK是共用字元線WL之複數個串單元SU的集合體。接著，記憶體單元陣列18是共用位元線BL之複數的區塊BLK的集合體。
資料的寫入動作及讀出動作是針對連接到某一個串單元SU中的某一個的字元線WL之記憶體單元電晶體MT統一進行。以下，把在資料的寫入動作及讀出動作之際統一選擇的記憶體單元電晶體MT的群稱為「記憶體單元群組MCG」。接著，把寫入1個記憶體單元群組MCG、或是讀出的各記憶體單元電晶體MT的1位元的資料的集合稱為「頁(page)」。
在記憶體100為NAND型快閃記憶體的情況下，記憶體100也可以構成為，記憶體單元電晶體MT可以取得2個以上的閾值電壓不同的狀態，亦即1個記憶體單元電晶體MT可以記憶多值(多位元)。在可以記憶這樣多值的記憶體單元電晶體MT的情況下，向1個字元線WL分配複數頁。
資料的消去動作可以以區塊BLK單位來統一進行。
例如，在上述構成的記憶體單元陣列18中，可以把某個區塊BLK或是任意一個串單元SU分配給管理區域120。
1.2 記憶體的清理的流程
接著，使用圖4~圖6，說明清理記憶體100之際的主機機器2與記憶體系統1的存取。圖4表示出了到使記憶體系統1的電源關閉為止的流程，圖5及圖6表示出了使記憶體系統1的電源啟動之際的流程。
如圖4表示，首先，主機機器2發行使用者資料的消去類指令(例如記憶體100的初始化指令)，並發送到控制器200(步驟S10)。
CPU230從主機機器2接收到指令的話，執行邏輯消去，初始化保存在RAM220內的查找表LUT(步驟S11)。亦即，查找表LUT內的邏輯物理轉換資料全部被消去。
接著，CPU230在記憶體100不處於唯讀模式的情況(步驟S12_No)下，亦即，在楚瑜寫入動作及消去動作沒有限制的通常動作模式的情況下，發行用於使保存於記憶體100的LUT區域121內的LUT初始化的指令，透過記憶體介面電路250向記憶體100發送該指令(步驟S13)。
記憶體100接收到指令的話，執行消去動作，把LUT區域121內的查找表LUT初始化(步驟S14)。
另一方面，CPU230在處於唯讀模式的情況(步驟S12_Yes)下，向記憶體100發送LUT初始化資訊(步驟S15)。
記憶體100在LUT初始化資訊區域122內保存LUT初始化資訊(步驟S16)。
邏輯消去結束的話，CPU230為了通知邏輯消去已經 正常結束之要旨，而向主機機器2，發送針對使用者資料的消去類指令的回應(以下，稱為「指令回應」)(步驟S17)。
主機機器2在確認了指令回應後(步驟S18)，向控制器200發送斷電(power off)要求(步驟S19)。
CPU230按照斷電要求，執行關閉動作(步驟S20)。
接著，說明有關記憶體系統1的啟動動作。
如圖5表示，首先，主機機器2向控制器200發送通電(power on)要求(步驟S21)。
CPU230按照通電要求，開始啟動動作(步驟S22)。
CPU230發行用於從記憶體100讀出查找表LUT的指令，向記憶體100發送該指令(步驟S23)。
記憶體100接收到指令的話，從LUT區域121讀出查找表LUT，並發送到控制器200(步驟S24)。
CPU230把從記憶體100讀出的查找表LUT保存到RAM220內(步驟S25)。
CPU230在處於唯讀模式的情況下(步驟S26_Yes)，確認LUT初始化資訊(步驟S27)，確認保存在RAM220的查找表LUT的初始化是否有必要。更具體方面，CPU230發行用於從記憶體100讀出LUT初始化資訊的指令，向記憶體100發送該指令。記憶體100根據指令從LUT初始化資訊區域122讀出LUT初始化資訊，發送到控制器200(步驟S28)。
CPU230在LUT初始化資訊包含有表示執行了查找表 LUT的初始化的資訊的情況下(步驟S29_Yes)，進行保存在RAM220的查找表LUT的初始化。
而且，在步驟S26中沒有處於唯讀模式的情況下(步驟S26_No)、或是在步驟S29中LUT初始化資訊沒有包含表示執行了查找表LUT的初始化的資訊的情況下(步驟S29_No)、或是在步驟S30中查找表LUT的初始化已經結束了之後，CPU230向主機機器2，發送針對通電要求的回應(以下，稱為「通電回應」)(步驟S31)。
主機機器2確認通電回應，確認啟動動作已經正常結束之要旨(步驟S32)。
如圖6表示，主機機器2在確認了啟動動作已結束之後，例如為了確認使用者資料已被消去，發行使用者資料的讀出類指令，發送到控制器200(步驟S33)。
CPU230接收到指令的話(步驟S34)，參閱RAM220內的查找表LUT來確認是否已被初始化。
在RAM220內的查找表LUT尚未被初始化的情況下(步驟S35_No)，CPU230發行使用者資料的讀出指令，並向記憶體100發送該指令(步驟S36)。
記憶體100按照指令，從使用者區域110讀出使用者資料的話，向控制器200發送該資料(步驟S37)。CPU230把從記憶體100接收到的讀出資料保存在緩衝記憶體240。
另一方面，在RAM220內的查找表LUT已被初始化的情況下(步驟S35_Yes)，因為沒有與邏輯位址對應的物理位址，CPU230不執行記憶體100中的讀出動作。
CPU230向主機機器2發送針對讀出類指令的指令回應(步驟S38)。更具體方面，CPU230在RAM220內的查找表LUT尚未被初始化的情況下，向主機機器2發送從記憶體100讀出的使用者資料。另一方面，在RAM220內的查找表LUT已被初始化的情況下，作為指令的正常回應，向主機機器2發送表示消去狀態、或是查找表LUT的初始化狀態的資料值。
主機機器2確認步驟S38的指令回應。更具體方面，主機機器2在接收到指令回應的結果是表示消去狀態或是初始化狀態的資料值的情況下，判斷為維持了記憶體100的使用者資料已被消去的狀態，亦即清理正常結束。
1.3 有關本實施方式的效果
若為本實施方式的構成，即便楚瑜唯讀模式也可以消去記憶體的資料。詳述本效果。
在唯讀模式時，在記憶體100可以非揮發化的資料大小有限制。為此，在主機機器2發行了使用者資料的消去類指令的情況下，控制器200進行邏輯消去而把RAM220內的查找表LUT初始化，但是，記憶體100仍殘留有具有初始化前的資訊的查找表LUT。之後，當進行記憶體系統1的電源的接通/斷開時，亦即跨越功率循環時，RAM220為揮發性記憶體的緣故，所以對查找表LUT進行了初始化的資訊消失，僅記憶體100內具有初始化前的資訊的查找表LUT殘留的狀態。在該狀態下，主機機器2執行使用者資料的讀出類指令的話，控制器200從初始化前的查找表 LUT取得資訊的緣故，所以會導致變成與期待不同的動作。亦即，回到使用者資料沒有被消去的狀態。
相對於此，若為本實施方式的構成，則記憶體系統1可以在唯讀模式下在記憶體100內保存LUT初始化資訊。接著，記憶體系統1可以在啟動動作之際，根據LUT初始化資訊，把從記憶體100讀出的查找表LUT初始化。從而，經由在啟動動作時把查找表LUT初始化，從主機機器2來見，記憶體系統1可以維持使用者資料的消去狀態。
更進一步，因為可以維持使用者資料的消去狀態，所以可以防止使用者資料流出。
2.第2實施方式
接著，說明有關第2實施方式。在第2實施方式中，說明有關與第1實施方式不同的記憶體100的清理的流程。以下，以與第1實施方式不同的點為中心進行說明。
2.1 記憶體的清理的流程
有關清理記憶體100之際的主機機器2與記憶體系統1的存取，使用圖7說明之。圖7係表示啟動記憶體系統1的電源之際的流程的一部分。尚且，一直到把本實施方式的記憶體系統1的電源關閉為止的流程是與第1實施方式的圖4相同，在把記憶體系統1的電源啟動之際的流程中，圖7沒有表示的部分是與第1實施方式的圖6相同。
如圖7表示，與第1實施方式的圖5同樣，主機機器2向控制器200發送通電要求(步驟S21)。CPU230根據通電要求，執行啟動動作(步驟S22)。
CPU230在處於唯讀模式的情況下(步驟S40_Yes)，從記憶體100讀出LUT初始化資訊(步驟S42)，並確認LUT初始化資訊(步驟S41)。
CPU230在LUT初始化資訊包含有表示執行了查找表LUT的初始化的資訊的情況下(步驟S43_Yes)，不從記憶體100讀出查找表LUT，而是進行RAM220的查找表LUT的初始化(步驟S44)。
而且，CPU230，在步驟S40中沒有處於唯讀模式的情況(步驟S40_No)、或是在步驟S43中LUT初始化資訊不包含表示執行了查找表LUT的初始化的資訊的情況下(步驟S43_No)，發行用於讀出查找表LUT的指令，並向記憶體100發送該指令(步驟S45)。
記憶體100在接收指令時讀出查找表LUT，並發送到控制器200(步驟S46)。
CPU230把從記憶體100讀出的查找表LUT保存到RAM220內(步驟S47)。
CPU230在步驟S44或是步驟S47結束後，向主機機器2，發送通電回應(步驟S48)。
主機機器2確認通電回應(步驟S49)，確認啟動動作已經正常結束之要旨。
步驟S48以後的動作，係與第1實施方式的圖6的步驟S33以後相同。
2.2 有關本實施方式的效果
若為本實施方式的構成，可以得到與第1實施方式同 樣的效果。
3.第3實施方式
接著，說明有關第3實施方式。在第3實施方式中，說明有關與第1實施方式不同的記憶體系統1的構成。以下，以與第1實施方式不同的點為中心進行說明。
3.1 記憶體系統的整體構成
有關記憶體系統的整體構成，使用圖8說明之。
如圖8表示，記憶體系統1具備非揮發性的記憶體100、101以及控制器200。
記憶體100中，記憶體的空間區域大致包含使用者區域110及管理區域120，管理區域120包含LUT區域121。
記憶體101被用作管理區域120的一部分，記憶體的空間區域包含LUT初始化資訊區域122。記憶體101可以記憶管理資料中大小較小的資訊即可，例如可以使用EPROM(erasable programmable read only memory)等。
3.2 有關本實施方式的效果
若為本實施方式的構成，可以得到與第1實施方式同樣的效果。
尚且，也可以把第2實施方式適用在第3實施方式。
4.變形例等
有關上述實施方式的記憶體系統包含：非揮發性記憶體(100)，其係包含可以保持從外部輸入的第1資料(使用者資料)之第1區域(110)及可以保持與第1資料不同的第2資料(LUT初始化資訊)之第2區域(120)；揮發性記憶體(220)； 以及控制器，其係控制非揮發性記憶體及揮發性記憶體。控制器根據第2資料從揮發性記憶體消去第3資料(LUT)，該第3資料(LUT)是使附加於第1資料的消去要求的第1位址(邏輯位址)與特定第1區域的某一部分的第2位址(物理位址)相關連的資料。
經由適用上述實施方式，可以提供一種即使在寫入動作及消去動作受到了限制的狀態下也可以消去記憶體的資料並且可以無關功率循環地維持消去狀態之記憶體系統。
尚且，實施方式不限於上述已說明的型態，可以有種種的變形。
而且，上述實施方式中的「連接」，也包含之間例如透過電晶體或者是電阻等其他的構成而間接連接的狀態。
說明了本發明若干程度個實施方式，但這些實施方式，乃是作為例子來提示，並沒有限定發明的範圍之意圖。這些新穎的實施方式，係可以以其他各式各樣的形態來實施，在不逸脫發明的要旨的範圍內，可以進行種種的省略、置換、變更。這些實施方式或其變形，是被包含在發明的範圍或要旨，同時也被包含在申請專利範圍所記載的發明以及其均等的範圍。

Claims (7)

  1. 一種記憶體系統，具備：非揮發性記憶體，其係包含可以保持從外部輸入的第1資料之第1區域、及可以保持與前述第1資料不同的第2資料之第2區域；揮發性記憶體；以及控制器，其係控制前述非揮發性記憶體及前述揮發性記憶體；前述控制器根據前述第2資料，從前述揮發性記憶體消去第3資料，該第3資料是使附加於前述第1資料的消去要求的第1位址與特定前述第1區域的某一部分的第2位址相關連的資料。
  2. 如請求項1的記憶體系統，其中，前述控制器從外部接收到前述消去要求的話，從前述揮發性記憶體消去前述第3資料，向前述非揮發性記憶體指示把前述第2資料寫入到前述第2區域。
  3. 如請求項2的記憶體系統，其中，前述非揮發性記憶體具有：限制寫入動作及消去動作之第1模式、以及不限制前述寫入動作及前述消去動作之第2模式；前述控制器在前述第1模式的情況下，指示前述第2資 料的寫入，在前述2模式的情況下，指示被保持在前述非揮發性記憶體內的前述第3資料的消去。
  4. 如請求項1至3中任一項的記憶體系統，其中，前述第2區域包含：保持前述第2資料之第3區域、以及保持前述第3資料之第4區域。
  5. 如請求項1至3中任一項的記憶體系統，其中，前述非揮發性記憶體為NAND型快閃記憶體。
  6. 一種記憶體系統，具備：非揮發性記憶體，其係包含可以保持從外部輸入的第1資料之第1區域、及可以保持與前述第1資料不同的第2資料之第2區域；揮發性記憶體；以及控制器，其係控制前述非揮發性記憶體及前述揮發性記憶體；前述控制器根據前述第2資料，從前述非揮發性記憶體讀出第3資料並保存到前述揮發性記憶體，該第3資料是使附加於前述第1資料的消去要求的第1位址與特定前述第1區域的某一部分的第2位址相關連的資料。
  7. 一種記憶體系統，具備：第1非揮發性記憶體，其係包含可以保持從外部輸入 的第1資料之第1區域；第2非揮發性記憶體，其係可以保持與前述第1資料不同的第2資料之第2區域；揮發性記憶體；以及控制器，其係控制前述非揮發性記憶體及前述揮發性記憶體；前述控制器根據前述第2資料，從前述揮發性記憶體消去第3資料，該第3資料是使附加於前述第1資料的消去要求的第1位址與特定前述第1區域的某一部分的第2位址相關連的資料。
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