[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

TWI707411B - 半導體封裝的連接系統 - Google Patents

半導體封裝的連接系統 Download PDF

Info

Publication number
TWI707411B
TWI707411B TW107115146A TW107115146A TWI707411B TW I707411 B TWI707411 B TW I707411B TW 107115146 A TW107115146 A TW 107115146A TW 107115146 A TW107115146 A TW 107115146A TW I707411 B TWI707411 B TW I707411B
Authority
TW
Taiwan
Prior art keywords
semiconductor package
layer
insulating layer
wiring layer
memory
Prior art date
Application number
TW107115146A
Other languages
English (en)
Other versions
TW201911437A (zh
Inventor
李潤泰
金漢
金亨俊
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201911437A publication Critical patent/TW201911437A/zh
Application granted granted Critical
Publication of TWI707411B publication Critical patent/TWI707411B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種半導體封裝的連接系統包括：印刷電路板，具有第一表面及與第一表面相對的第二表面；第一半導體封裝，配置於印刷電路板的第一表面上，且藉由第一電性連接結構連接至印刷電路板；以及第二半導體封裝，配置於印刷電路板的第二表面上，且藉由第二電性連接結構連接至印刷電路板。第一半導體封裝包括並排配置的應用處理器(AP)及電源管理積體電路(PMIC)，且第二半導體封裝包括記憶體。

Description

半導體封裝的連接系統
[相關申請案的交叉參考]
本申請案主張於2017年8月4日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0099219號以及於2017年9月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0125377號的優先權的權益，所述申請案的揭露內容全文併入本案供參考。
本揭露是關於一種半導體封裝的連接系統，且更具體而言是關於一種其中多個半導體封裝使用印刷電路板彼此連接的系統。
近來，隨著智慧型裝置的發展，智慧型裝置的相應組件的規格增加了。具體而言，智慧型裝置的應用處理器(application processor，AP)、核心積體電路(integrated circuit，IC)的規格已快速發展。為了滿足此類高規格，近來已採用疊層封裝(package-on-package，POP)方式使用應用處理器封裝及記憶體封裝。
同時，近來，應用處理器封裝的尺寸縮小，且記憶體的輸入/輸出(input/output，I/O)的數目增加了。因此，連接至記憶體封裝的全部球可能不只是配置於應用處理器封裝的扇出區中。因此，可在記憶體封裝與應用處理器封裝之間配置中介層以將記憶體封裝與應用處理器封裝彼此連接，或可在應用處理器封裝的頂表面上形成單獨的背側重佈線層以將應用處理器封裝連接至記憶體封裝。
另外，在印刷電路板上與上述應用處理器封裝及記憶體封裝分離地配置電源管理積體電路(power management IC，PMIC)以管理電源。
本揭露的態樣可提供一種半導體封裝的連接系統，其中應用處理器(AP)與記憶體可藉由短的通路彼此連接而無需使用單獨的中介層或背側重佈線層，且在最佳設計情況下，可配置電源管理積體電路(PMIC)。
根據本揭露的態樣，可提供一種半導體封裝的連接系統，其中應用處理器(AP)與電源管理積體電路(PMIC)被並排配置於其中的一個封裝安裝於印刷電路板的一個表面上，且記憶體封裝安裝於印刷電路板的另一表面上。
100:半導體封裝/第一半導體封裝
100A、100B、100C、100D:第一半導體封裝
110、210、310:核心構件
110H、210H:貫穿孔
111a、211a:第一絕緣層/絕緣層
111b、211b:第二絕緣層/絕緣層
111c、211c:第三絕緣層
112a、212a:第一配線層/配線層
112b、212b:第二配線層/配線層
112c、212c:第三配線層/配線層
112d、212d:第四配線層/配線層
113a、213a、243a:第一通孔/通孔
113b、213b、243b:第二通孔/通孔
113c、213c:第三通孔
120A:應用處理器
120AP、120BP、2122、2222:連接墊
120B:電源管理積體電路
130、230、2130:包封體
140、240、2140、2240:連接構件
140B:散熱構件
141、241、321、2141、2241:絕緣層
142、242、2142:重佈線層
143、243、2143、2243:通孔
150、250、330、340、2150、2223、2250:鈍化層
155、350、360、460:被動組件
160、260、2160、2260:凸塊下金屬層
170、270:電性連接結構
200、200A、200B、200C、200D、200E、200F:第二半導體封裝
220:記憶體
221:記憶體/第一記憶體
221P:第一連接墊
221W、222W:接合線
222:記憶體/第二記憶體
222P:第二連接墊
223:記憶體/第三記憶體
223P:第三連接墊
224:記憶體/第四記憶體
224P:第四連接墊
280:黏合構件
280a:第一黏合構件
280b:第二黏合構件
300、300A、300B、440:印刷電路板
311:核心層
312、322、322a、322b:電路層
313:貫通配線
320:無核心基板
320a、320b:堆積構件
321a、321b:積層
323、323a、323b:通孔層
400、500、500A:連接系統
410:應用處理器封裝
420:中介層
430:記憶體封裝
450:電源管理積體電路封裝
610:樹脂層
620:屏蔽罩
630:散熱器
1000:電子裝置
1010、1110:母板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050、1130:照相機模組
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1101、2121、2221:本體
1120:電子組件
2100:扇出型半導體封裝
2120、2220:半導體晶片
2170、2270:焊球
2200:扇入型半導體封裝
2242:配線圖案
2243h:通孔孔洞
2251:開口
2280:底部填充樹脂
2290:模製材料
2301、2302:中介基板
2500:主板
P:電力
S:訊號
結合附圖閱讀以下詳細說明將更清晰地理解本揭露的上述及其他樣態、特徵及優點，在附圖中： 圖1為繪示電子裝置系統的實例的示意性方塊圖。
圖2為繪示電子裝置的實例的示意性立體圖。
圖3A及圖3B為繪示扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4為繪示扇入型半導體封裝的封裝製程的示意性剖視圖。
圖5為繪示其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
圖6為繪示其中扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
圖7為繪示扇出型半導體封裝的示意性剖視圖。
圖8為繪示其中扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。
圖9為繪示根據本揭露中的例示性實施例的半導體封裝的連接系統的示意性剖視圖。
圖10A至圖10D為繪示圖9的半導體封裝的連接系統的第一半導體封裝的各種實例的示意性剖視圖。
圖11A至圖11F為繪示圖9的半導體封裝的連接系統的第二半導體封裝的各種實例的示意性剖視圖。
圖12A及圖12B為繪示圖9的半導體封裝的連接系統的印刷電路板的各種實例的示意性剖視圖。
圖13為繪示依照本揭露的佈局的半導體封裝的連接系統的若干效果的示意性剖視圖。
圖14為繪示不依照本揭露的佈局的半導體封裝的連接系統的相關問題的示意性剖視圖。
以下，將參照附圖闡述本揭露中的各例示性實施例。在附圖中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指代相對於圖式的橫截面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指代與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而 言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。
電子裝置
圖1為繪示電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置母板1010。母板1010可包括物理連接或電性連接至母板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))或快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器或微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)或應用專用積體電路 (application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路 相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器或多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至母板1010的其他組件，或可不物理連接至或不電性連接至母板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)或數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為繪示電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件中的應用程式處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可被封裝且以封裝狀態在電子裝置等中使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性 連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
端視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
以下將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為繪示扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4為繪示扇入型半導體封裝的封裝製程的示意性剖視圖。
參照所述圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)或砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及鈍化層2223，例如氧化物膜或氮化物膜等，形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222是顯著地小的，因此難以將積體電路(IC) 安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂之絕緣材料在半導體晶片2220上形成絕緣層2241，形成開通連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接墊(例如輸入/輸出(I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造。詳言之，已開發出諸多安裝於智慧型電話中的元件而得以實現快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子需要配置於半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇 入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。此處，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為繪示其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
圖6為繪示其中扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可利用模製材料2290等來覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入於單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態下，由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使 用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為繪示扇出型半導體封裝的示意性剖視圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及節距，進而使得標準化球佈局(standardized ball layout)可能無法 在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置的一種形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為繪示其中扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。
參照所述圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120之外的扇出區，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實施成其厚度小於使用中介基板的扇入型半導體封裝的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板(PCB)的一般疊層封裝(POP)類型更緊湊的形 式，且可解決因翹曲(warpage)現象出現的問題。
同時，扇出型半導體封裝意指如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響的封裝技術，且扇出型半導體封裝是與例如中介基板等印刷電路板(PCB)的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且印刷電路板中嵌入有扇入型半導體封裝。
半導體封裝的連接系統
圖9為繪示根據本揭露中的例示性實施例的半導體封裝的連接系統的示意性剖視圖。
參照所述圖式，根據本揭露中的例示性實施例的半導體封裝的連接系統500可包括：印刷電路板300；第一半導體封裝100，配置於印刷電路板300的第一表面上；第二半導體封裝200，配置於印刷電路板300的第二表面上；以及被動組件350，配置於印刷電路板300的第二表面上。第一半導體封裝100可包括應用處理器(AP)120A及電源管理積體電路(PMIC)120B。應用處理器120A與電源管理積體電路120B可並排地配置於第一半導體封裝100中。第二半導體封裝200可包括記憶體220。第一半導體封裝100可藉由電性連接結構170電性連接至印刷電路板300。第二半導體封裝200可藉由電性連接結構270電性連接至印刷電路板300。
第一半導體封裝100的應用處理器120A與電源管理積 體電路120B可藉由第一半導體封裝100中的重佈線層彼此電性連接。舉例而言，電源管理積體電路120B的輸出功率可藉由重佈線層被傳輸至應用處理器120A的功率輸入/輸出(I/O)。包括記憶體的第二半導體封裝200可配置於印刷電路板300的其上配置有第一半導體封裝100的第一表面相對的第二表面上，且可藉由印刷電路板300的電路及通孔電性連接至第一半導體封裝100以向應用處理器120A傳送訊號以及自應用處理器120A接收訊號。亦即，第一半導體封裝100與第二半導體封裝200可被配置成面對彼此且第一半導體封裝100與第二半導體封裝200之間夾置有印刷電路板300。在此種情形中，應用處理器120與記憶體220可被配置成面對彼此且應用處理器120與記憶體220之間夾置有印刷電路板300。電源管理積體電路120B的輸出功率亦可藉由印刷電路板300連接至記憶體220。第一半導體封裝100及/或第二半導體封裝200亦可藉由印刷電路板300電性連接至被動組件350。
在具有此種結構的半導體封裝的連接系統500中，記憶體200一般具有大量輸入/輸出，而包括記憶體220的第二半導體封裝200藉由印刷電路板300連接至第一半導體封裝100，因此半導體封裝的連接系統500可不受記憶體220的輸入/輸出的數目影響。另外，不需要使用單獨的疊層封裝結構，且亦不需要背側重佈線層或中介基板。因此，半導體封裝的連接系統500可被薄化，且半導體封裝的連接系統500的訊號通路亦可得到簡化。另外，由於應用處理器120A及電源管理積體電路120B並排地配置於一 個封裝100中，因此電力通路亦可顯著縮短，且由於產生大量熱量的應用處理器120A及電源管理積體電路120B配置於一個封裝100中，因此應用處理器120A的熱量及電源管理積體電路120B的熱量可藉由配置於封裝100上的散熱構件等同時有效地散逸。
同時，第一半導體封裝100可如下所述採用面板級封裝(panel level package，PLP)方式或晶圓級封裝(wafer level package，WLP)方式等來設計，且第二半導體封裝200可採用晶片級封裝(chip scale package，CSP)方式、晶圓級封裝方式或面板級封裝方式等來設計。
另外，被動組件350可分別為多層陶瓷電容器(MLCC)、低電感晶片電容器(low inductance chip capacitor，LICC)、電感器、珠粒或各種已知的濾波器等。被動組件350的數目不受特別限制，而是可多於圖式中所示的數目或可少於圖式中所示的數目。
另外，印刷電路板300可為電子裝置的主板，且在一些情形中可為子板。印刷電路板300可包括多個積層、多個電路層及用於電性連接的多個層的通孔，且多個層的通孔可為堆疊型通孔以顯著縮短第一半導體封裝100及第二半導體封裝200的電性通路，但並非僅限於此。在一些情形中，可在印刷電路板中配置核心基板。除上述組件之外，亦可在印刷電路板300上進一步安裝其他組件、模組、封裝等。印刷電路板300的厚度可大於下文參照圖10A至圖10D所述的連接構件的厚度以及下文參照圖11A 至圖11F所述的另一連接構件的厚度。
圖10A至圖10D為繪示圖9的半導體封裝的連接系統的第一半導體封裝的各種實例的示意性剖視圖。
參照圖10A，第一半導體封裝100A可包括：應用處理器120A，具有上面配置有連接墊120AP的主動面及與所述主動面相對的非主動面；電源管理積體電路120B，具有上面配置有連接墊120BP的主動面及與所述主動面相對的非主動面；包封體130，包封應用處理器120A及電源管理積體電路120B中的每一者的至少部分；連接構件140，配置於應用處理器120A的主動面上及電源管理積體電路120B的主動面上，且包括絕緣層141以及配置於絕緣層141上的重佈線層142及絕緣層141中通孔143；鈍化層150，配置於連接構件140上；凸塊下金屬層160，配置於鈍化層150的開口中，且電性連接至連接構件140的重佈線層142；以及電性連接結構170，藉由凸塊下金屬層160電性連接至連接構件140的重佈線層142。若有必要，則可在鈍化層150上進一步配置被動組件155，例如電容器或電感器等。
應用處理器120A及電源管理積體電路120B中的每一者可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路(IC)。在此種情形中，應用處理器120A及電源管理積體電路120B中的每一者的本體的基材(base material)可為矽(Si)、鍺(Ge)或砷化鎵(GaAs)等。在本體上可形成各種電路。相應連接墊120AP及120BP可將應用處理器120A及電源管理積體電 路120B電性連接至其他組件。連接墊120AP及120BP中的每一者的材料可為例如鋁(Al)等導電材料。可在本體中的每一者上形成暴露出連接墊120AP及120BP的鈍化層，且所述鈍化層可為氧化物膜或氮化物膜等或氧化物層與氮化物層所構成的雙層。可在其他需要的位置中的每一者上進一步配置絕緣層等，且若有必要，則亦可形成絕緣層及重佈線層。
包封體130可保護應用處理器120A及電源管理積體電路120B。包封體130的包封形式不受特別限制，且可為包封體130環繞應用處理器120A及電源管理積體電路120B的至少部分的形式。舉例而言，包封體130可覆蓋應用處理器120A及電源管理積體電路120B的非主動面及側表面，且覆蓋應用處理器120A及電源管理積體電路120B的主動面的至少部分。包封體130可包含絕緣材料。所述絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂及熱塑性樹脂中的加強材料(例如無機填料)的樹脂，例如味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4或雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。另外，亦可使用已知的模製材料，例如環氧模製化合物(epoxy molding compound，EMC)等。作為另一選擇，亦可使用可對其執行光微影製程的感光成像介電樹脂作為絕緣材料。作為另一選擇，亦可使用其中將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於無機填料及/或例如玻璃纖維(或玻璃布，或玻璃纖維 布)等核心材料中的材料作為絕緣材料，以控制翹曲或維持剛性。
連接構件140可對應用處理器120A的連接墊120AP及電源管理積體電路120B的連接墊120BP進行重佈線。另外，連接構件140可將連接墊120AP及120BP彼此電性連接。數十至數百個具有各種功能的連接墊120AP及120BP可藉由連接構件140進行重佈線，且可端視功能而藉由電性連接結構170物理連接或電性連接至外部。連接構件140可包括絕緣層141、配置在絕緣層141上的重佈線層142以及貫穿絕緣層141並連接至重佈線層142的通孔143。連接構件140可由單層形成，或可由數目大於圖式中所示數目的多個層形成。
絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141可為感光性絕緣層。當絕緣層141具有感光性質時，絕緣層141可被形成為具有較小的厚度，且可更容易地達成通孔143的精細節距。絕緣層141可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141具有多層時，絕緣層141的材料可為彼此相同，且若有必要則亦可為彼此不同。當絕緣層141為多層時，絕緣層141可端視製程而彼此整合於一起，因而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於實質上對連接墊120AP及120BP進行重佈線，且可將連接墊120AP及120BP彼此電性連接。重佈線層142中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、 銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142可端視對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、電性連接結構接墊等。
通孔143可對形成於不同層上的重佈線層142、連接墊120AP及120BP等進行電性連接，從而在第一半導體封裝100A中形成電性通路。通孔143中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔143中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔中的每一者的壁形成。另外，通孔143中的每一者可具有在相關技術中已知的全部形狀，例如錐形形狀、圓柱形形狀等。
若有必要，則可在連接構件140的連接至電源管理積體電路120B的主動面的區上形成散熱構件140B。散熱構件140B可包括以非常短的距離緻密地形成的多個層的散熱通孔，但並非僅限於此，而是可包括金屬塊等來替代散熱通孔。散熱構件140B的所述多個層及其散熱通孔或其金屬塊的導熱性可大於絕緣層141的導熱性，且散熱構件140B的所述多個層及其散熱通孔或其金屬塊可由用於形成重佈線層142及通孔143的相同材料形成，或由 任何其他合適的金屬或金屬合金形成。在其中散熱構件140B的所述多個層及其散熱通孔或其金屬塊由用於形成重佈線層142及通孔143的相同材料形成的情形中，包含於散熱構件140B中的此種材料的體積及/或密度可大於尺寸與散熱構件140B相同的連接構件140中的任何其他連續部分。散熱構件140B的所述多個層及其散熱通孔或其金屬塊可能不用於向應用處理器120A及記憶體220傳送電力。散熱構件140B的所述多個層及其散熱通孔或其金屬塊可為電性浮置的或電性連接至接地(GND)圖案。當散熱構件140B形成時，產生大量熱量的電源管理積體電路120B的熱量可被有效地傳輸至印刷電路板300，且因此第一半導體封裝100A可具有優異的散熱效果。
鈍化層150可保護連接構件140免受外部物理性或化學性損傷。鈍化層150可具有暴露出連接構件140的重佈線層142的至少部分的開口。在鈍化層150中形成的開口的數目可為數十至數千個。鈍化層150可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層150可由味之素構成膜形成，但並非僅限於此。
凸塊下金屬層160可提高電性連接結構170的連接可靠性，以提高第一半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口而被暴露出的連接構件140的重佈線層142。可藉由已知的金屬化方法，使用已知的導電材料(例如金屬)在鈍化層150的開口中形成凸塊下金屬層160，但並 非僅限於此。
電性連接結構170可另外配置以物理連接或電性連接第一半導體封裝100A至外部。舉例而言，第一半導體封裝100A可藉由電性連接結構170安裝於印刷電路板300上。電性連接結構170中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並非僅限於此。電性連接結構170中的每一者可為接腳(land)、球或引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包含銅(Cu)柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包含錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構170並非僅限於此。
電性連接結構170的數目、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構170可根據連接墊120AP及120BP的數目而設置為數十至數千的數量，或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構170中的至少一者可配置在扇出區中。所述扇出區為除配置有應用處理器120A及電源管理積體電路120B的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連。另外，相較於球柵陣列(ball grid array，BGA)封裝或接 腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
參照圖10B，第一半導體封裝100B可更包括具有貫穿孔110H的核心構件110。應用處理器120A與電源管理積體電路120B可並排地配置於核心構件110的貫穿孔110H中。核心構件110可端視某些材料而改善第一半導體封裝100B的剛性，且可用於確保包封體130的厚度均勻性。應用處理器120A及電源管理積體電路120B的側表面可被核心構件110環繞。然而，此形式僅為實例，並可進行各種修改以具有其他形式，且核心構件110可端視此種形式而執行另一功能。
核心構件110的材料不受特別限制。舉例而言，可使用絕緣材料作為核心構件110的材料。在此種情形中，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布或者玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4或雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用感光成像介電樹脂作為絕緣材料。其他配置與上述配置重疊，且因此省略其詳細說明。
參照圖10C，在第一半導體封裝100C中，核心構件110可包括：第一絕緣層111a，接觸連接構件140；第一配線層112a，接觸連接構件140且嵌入第一絕緣層111a中；第二配線層112b，配置於第一絕緣層111a的與第一絕緣層111a的嵌入了第一配線層 112a的一個表面相對的另一表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第二配線層112b；以及第三配線層112c，配置於第二絕緣層111b上。第一配線層112a、第二配線層112b及第三配線層112c可至少藉由連接構件140的重佈線層142電性連接至連接墊120AP及120BP。第一配線層112a與第二配線層112b以及第二配線層112b與第三配線層112c可經由分別貫穿第一絕緣層111a及第二絕緣層111b的第一通孔113a及第二通孔113b彼此電性連接。
當第一配線層112a嵌入第一絕緣層111a中時，因第一配線層112a的厚度而產生的台階可顯著地減小，且因此連接構件140的絕緣距離可成為恆定不變的。亦即，自連接構件140的重佈線層142至第一絕緣層111a的下表面的距離與自連接構件140的重佈線層142至應用處理器120A及電源管理積體電路120B的連接墊120AP及120BP的距離之間的差值可小於第一配線層112a的厚度。因此，連接構件140的高密度配線設計可為容易的。
核心構件110的第一配線層112a的下表面可位於高於應用處理器120A及電源管理積體電路120B的連接墊120AP及120BP的下表面的水平高度上。另外，連接構件140的重佈線142與核心構件110的第一配線層112a之間的距離可大於連接構件140的重佈線層142與應用處理器120A及電源管理積體電路120B的連接墊120AP及120BP之間的距離。此處，第一配線層112a可凹陷於第一絕緣層111a中。如上所述，當第一配線層112a凹陷 於第一絕緣層111a中，進而使得第一絕緣層111a的下表面與第一配線層112a的下表面之間具有台階時，可防止包封體130的材料滲入而污染第一配線層112a的現象。核心構件110的第二配線層112b可位於應用處理器120A及電源管理積體電路120B的主動面與非主動面之間的水平高度上。核心構件110可被形成為具有與應用處理器120A及電源管理積體電路120B的厚度對應的厚度。因此，形成於核心構件110中的第二配線層112b可配置於應用處理器120A及電源管理積體電路120B的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、112b及112c的厚度可大於連接構件140的重佈線層142的厚度。由於核心構件110的厚度可等於或大於應用處理器120A及電源管理積體電路120B的厚度，因此配線層112a、112b及112c可端視核心構件110的規格而被形成為相對大的。另一方面，連接構件140的重佈線層142可被形成為其尺寸相對小於配線層112a、112b及112c的尺寸以達成薄度。
絕緣層111a及111b中的每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及111b中的每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布，或玻璃纖 維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4或雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用感光成像介電樹脂作為絕緣材料。
配線層112a、112b及112c可用於對應用處理器120A及電源管理積體電路120B的連接墊120AP及120BP進行重佈線。配線層112a、112b及112c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。配線層112a、112b及112c可端視其對應層的設計而執行各種功能。舉例而言，配線層112a、112b及112c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、112b及112c可包括通孔接墊、焊線接墊(wire pad)、電性連接結構接墊等。
通孔113a及113b可將形成於不同層上的配線層112a、112b及112c彼此電性連接，從而在核心構件110中形成電性通路。通孔113a及113b中的每一者的材料可為導電材料。通孔113a及113b中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。另外，通孔113a及通孔113b中的每一者可具有在相關技術中已知的所有形狀，例如錐形形狀、圓柱形形狀等。當第一通孔113a的孔洞形成時，第一配線層112a的一些接墊可充當終止元件(stopper)，因此可有利於製程， 讓第一通孔113a中的每一者具有上表面寬度大於下表面寬度的錐形形狀。在此種情形中，第一通孔113a可與第二配線層112b的接墊圖案整合於一起。另外，當第二通孔113b的孔洞形成時，第二配線層112b的一些接墊可充當終止元件，因此可有利於製程，讓第二通孔113b中的每一者具有上表面寬度大於下表面寬度的錐形形狀。在此種情形中，第二通孔113b可與第三配線層112c的接墊圖案整合於一起。其他配置與上述配置重疊，且因此省略其詳細說明。
參照圖10D，在第一半導體封裝100D中，核心構件110可包括：第一絕緣層111a；第一配線層112a及第二配線層112b，分別配置於第一絕緣層111a的相對表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第一配線層112a；第三配線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上且覆蓋第二配線層112b；以及第四配線層112d，配置於第三絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可至少藉由連接構件140的重佈線層142電性連接至連接墊120AP及120BP。由於核心構件110可包括大量的配線層112a、112b、112c及112d，因此可進一步簡化連接構件140。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第 一通孔113a、第二通孔113b及第三通孔113c彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可為基本上相對厚的以維持剛性，且可引入第二絕緣層111b及第三絕緣層111c以形成更大數目的配線層112c及112d。第一絕緣層111a所包含的絕緣材料可不同於第二絕緣層111b的絕緣材料及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包含核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於分別貫穿第二絕緣層111b及第三絕緣層111c的第二通孔113b及第三通孔113c的直徑。
核心構件110的第三配線層112a的下表面可位於高於應用處理器120A及電源管理積體電路120B的連接墊120AP及120BP的下表面的水平高度上。另外，連接構件140的重佈線142與核心構件110的第三配線層112c之間的距離可小於連接構件140的重佈線層142與應用處理器120A及電源管理積體電路120B的連接墊120AP及120BP之間的距離。此處，第三配線層112c可在第二絕緣層111b上被配置成突出形式，同時可在應用處理器120A及電源管理積體電路120B的連接墊120AP及120BP上進一步形成薄鈍化層。核心構件110的第一配線層112a及第二配線層 112b可位於應用處理器120A及電源管理積體電路120B的主動面與非主動面之間的水平高度上。核心構件110可被形成為具有與應用處理器120A及電源管理積體電路120B的厚度對應的厚度。因此，形成於核心構件110中的第一配線層112a及第二配線層112b可配置於應用處理器120A及電源管理積體電路120B的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、112b、112c及112d的厚度可大於連接構件140的重佈線層142的厚度。由於核心構件110的厚度可等於或大於應用處理器120A及電源管理積體電路120B的厚度，因此配線層112a、112b、112c及112d可被形成為相對大的。另一方面，連接構件140的重佈線層142可被形成為具有相對小的尺寸以達成薄度。其他配置與上述配置重疊，且因此省略其詳細說明。
圖11A至圖11F為繪示圖9的半導體封裝的連接系統的第二半導體封裝的各種實例的示意性剖視圖。
參照圖11A，在第二半導體封裝200A中，多個記憶體221及222可堆疊於連接構件240上且可利用包封體230來包封。亦即，第二半導體封裝200A可包括：連接構件240，包括重佈線層242與通孔243；第一記憶體221，配置於連接構件240上且藉由接合線221W電性連接至重佈線層242；第二記憶體222，配置於第一記憶體221上且藉由接合線222W電性連接至重佈線層242；包封體230，包封第一記憶體221及第二記憶體222中的每 一者的至少部分；鈍化層250，配置於連接構件240上；凸塊下金屬層260，形成於鈍化層250的開口中且電性連接至重佈線層242；以及電性連接結構270，藉由凸塊下金屬層260電性連接至重佈線層242。連接構件240可被製造成中介層形式，但並非僅限於此。其他配置與上述配置重疊，且因此省略其詳細說明。
參照圖11B，第二半導體封裝200B可包括：核心構件210，具有貫穿孔210H；第一記憶體221，配置於貫穿孔210H中，且具有上面配置有第一連接墊221P的主動面及與所述主動面相對的非主動面；第二記憶體222，配置於貫穿孔210H中第一記憶體221上，且具有上面配置有第二連接墊222P的主動面及與所述主動面相對的非主動面；包封體230，包封核心構件210以及第一記憶體221及第二記憶體222的至少部分；以及連接構件240，配置於核心構件210上以及第一記憶體221及第二記憶體222的主動面上。第二半導體封裝200B可更包括：鈍化層250，配置於連接構件240上；凸塊下金屬層260，形成於鈍化層250的開口中且電性連接至連接構件240的重佈線層242；以及電性連接結構270，藉由凸塊下金屬層260電性連接至連接構件240的重佈線層242。
連接構件240可包括電性連接至第一連接墊221P及第二連接墊222P的重佈線層242。第二記憶體222的主動面可貼合至第一記憶體221的非主動面，且第二記憶體222可配置在第一記憶體221上被配置成相對於第一記憶體221偏移，以使得第二連接墊222P被暴露出。片語「被配置成偏移」意味著第一記憶體 221的側表面與第二記憶體222的側表面彼此不重合以使得配置於第一記憶體221上的第二記憶體222的連接墊222P能夠被第一記憶體221暴露出。連接構件240的重佈線層242可分別藉由第一通孔243a及第二通孔243b連接至第一連接墊221P及第二連接墊222P。第二通孔243b可高於第一通孔243a。
同時，近來，已開發出一種將多個記憶體晶片以多階段堆疊以增加記憶體的容量的技術。舉例而言，可能存在以兩階段(或三階段)將多個記憶體晶片堆疊、將經堆疊的記憶體晶片安裝於中介基板上、且接著利用模製材料對安裝於中介基板上的經堆疊的記憶體晶片進行模製從而以封裝形式進行使用的技術。在此種情形中，經堆疊的記憶體晶片藉由接合線電性連接至中介基板。然而，在此種結構中，因中介基板的顯著的厚度而存在薄度限制。另外，當基於矽來製造中介基板時，需要顯著的成本。另外，當沒有單獨包含固定經堆疊的記憶體晶片的加強材料時，可能因翹曲而出現可靠性問題。另外，由於經堆疊的記憶體晶片藉由接合線電性連接至中介基板使得輸入/輸出(I/O)被重佈線，因此訊號通路為顯著長的，因而可能頻繁地產生訊號損耗。
另一方面，在根據本揭露中的另一例示性實施例的第二半導體封裝200B中，可引入核心構件210，且可在核心構件210的貫穿孔210H中配置多個經堆疊記憶體221及222。另外，可形成包括重佈線層242的連接構件240而非引入中介基板。具體而言，所述多個經堆疊記憶體221及222可藉由具有不同高度的多 階通孔243a及243b而非接合線連接至連接構件240的重佈線層242。因此，連接構件240的厚度可顯著減小，且背側包封厚度或經堆疊晶片的厚度亦可顯著減小。另外，自經堆疊記憶體221及222至電性連接結構270的訊號通路可顯著縮短以減少訊號損耗，從而改善訊號電性特性。另外，可藉由核心構件210來控制翹曲，且因此可靠性可得到提高。
經堆疊第一記憶體221及第二記憶體222可配置於核心構件210的貫穿孔210H中。核心構件210可端視某些材料而改善第二半導體封裝200B的剛性，且可用於確保包封體230的厚度均勻性。經堆疊第一記憶體221及第二記憶體222的側表面可被核心構件210環繞。然而，此形式僅為實例，並可進行各種修改以具有其他形式，且核心構件210可端視此種形式而執行另一功能。
核心構件210的材料不受特別限制。舉例而言，可使用絕緣材料作為核心構件210的材料。在此種情形中，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布或者玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4或雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用感光成像介電樹脂作為絕緣材料。
記憶體221及222可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路(IC)。積體電路可為記憶體，例如揮發性記憶體(例如動態隨機存取記憶體)、非揮發性記憶體 (例如唯讀記憶體)或快閃記憶體等，但並非僅限於此。記憶體221及222的主動面指代記憶體221及222的上面配置有連接墊221P及222P的表面，且記憶體221及222的非主動面指代記憶體221及222的與主動面相對的表面。記憶體221及222可以主動晶圓為基礎而形成。在此種情形中，記憶體221及222中的每一者的本體的基材可為矽(Si)、鍺(Ge)或砷化鎵(GaAs)等。在本體上可形成各種電路。連接墊221P及222P可將記憶體221及222電性連接至其他組件。連接墊221P及222P中的每一者的材料可為例如鋁(Al)等導電材料。若有必要，則可在每一本體上形成暴露出連接墊221P及222P的鈍化層，且所述鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可在所需位置中進一步配置絕緣層等。
記憶體221及222可藉由具有不同高度的通孔243a及243b連接至連接構件240的重佈線層242。在此種情形中，第一通孔243a可不貫穿包封體230，而第二通孔243b可貫穿包封體230。亦即，第一通孔243a可不接觸包封體230，而第二通孔243b可接觸包封體230。第二記憶體222的主動面可包括：第一側部分，面對第一記憶體221的非主動面；中央部分，面對第一記憶體221的非主動面；以及第二側部分，以第二記憶體222的主動面的中央部分與第一側部分對稱，且至少局部地處於第一記憶體221的非主動面之外。在此種情形中，第二連接墊222P可配置於第二記憶體222的主動面的第二側部分上。亦即，記憶體221及 222可被配置成以台階形式彼此偏移，且第二連接墊222P可配置於第二記憶體222的主動面的第二側部分上，以使得可應用具有不同高度的多階通孔243a及243b。
記憶體221及222可藉由黏合構件280彼此貼合。黏合構件280不受特別限制，而是可為可將記憶體221及222彼此貼合的材料，例如已知膠帶或黏合劑等。在某種情形中，黏合構件280亦可被省略。同時，記憶體221及222的配置並非僅限於圖式中所示的形式。亦即，記憶體221及222亦可被配置成與平面圖所示形式不同的形式，只要記憶體221及222可被配置成彼此偏移且可應用多階通孔243a及243b即可。
包封體230可保護記憶體221及222。包封體230的包封形式不受特別限制，且可為包封體230環繞記憶體221及222的至少部分的形式。舉例而言，包封體230可覆蓋記憶體221及222的非主動面及側表面，且覆蓋記憶體221及222的主動面的至少部分。另外，包封體230可覆蓋核心構件210且可填充貫穿孔210H的至少部分。包封體230可包含絕緣材料。所述絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂及熱塑性樹脂中的加強材料(例如無機填料)的樹脂，例如味之素構成膜、FR-4或雙馬來醯亞胺三嗪等。另外，亦可使用已知的模製材料，例如環氧模製化合物(EMC)等。作為另一選擇，亦可使用可對其執行光微影製程的感光成像介電樹脂作為絕 緣材料。作為另一選擇，亦可使用其中將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於無機填料及/或例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的材料作為絕緣材料，以控制翹曲或維持剛性。
連接構件240可對記憶體221及222的連接墊221P及222P進行重佈線。另外，連接構件240可將連接墊221P及222P彼此電性連接。數十至數百個具有各種功能的連接墊221P及222P可藉由連接構件240進行重佈線，且可端視功能而藉由電性連接結構270物理連接或電性連接至外部。連接構件240可包括絕緣層241、配置在絕緣層241上的重佈線層242以及貫穿絕緣層241並連接至重佈線層242的通孔243a及243b。連接構件240可由單層形成，或可由數目大於圖式中所示數目的多個層形成。
絕緣層241中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層241可為感光性絕緣層。當絕緣層241具有感光性質時，絕緣層241可被形成為具有較小的厚度，且可更容易地達成通孔243a及243b的精細節距。絕緣層241可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層241具有多層時，絕緣層241的材料可為彼此相同，且若有必要則亦可為彼此不同。當絕緣層241為多層時，絕緣層241可端視製程而彼此整合於一起，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層242可用於實質上對連接墊221P及222P進行 重佈線，且可將連接墊221P及222P彼此電性連接。重佈線層242中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層242可端視其對應層的設計而執行各種功能。舉例而言，重佈線層242可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層242可包括通孔接墊、電性連接結構接墊等。
通孔243a及通孔243b可將形成於不同層上的重佈線層242、連接墊221P及222P等彼此電性連接，從而在第二半導體封裝200B中形成電性通路。通孔243a及通孔243b中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔243a及通孔243b中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔中的每一者的壁形成。另外，通孔243a及通孔243b中的每一者可具有在相關技術中已知的所有形狀，例如錐形形狀、圓柱形形狀等。
鈍化層250可保護連接構件240免受外部物理性或化學性損傷。鈍化層250可具有暴露出連接構件240的重佈線層242的至少部分的開口。在鈍化層250中形成的開口的數目可為數十至數千個。鈍化層250可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層250可由味之素構成膜形成，但並 非僅限於此。
凸塊下金屬層260可提高電性連接結構270的連接可靠性，以提高第二半導體封裝200B的板級可靠性。凸塊下金屬層260可連接至經由鈍化層250的開口而被暴露出的連接構件240的重佈線層242。可藉由已知金屬化方法，使用已知導電材料(例如金屬)在鈍化層250的開口中形成凸塊下金屬層260，但並非僅限於此。
電性連接結構270可另外配置以物理連接或電性連接第二半導體封裝200B至外部。舉例而言，第二半導體封裝200B可藉由電性連接結構270安裝於印刷電路板300上。電性連接結構270中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且電性連接結構270中的每一者的材料並非僅限於此。電性連接結構270中的每一者可為接腳、球或引腳等。電性連接結構270可形成為多層結構或單層結構。當電性連接結構270形成為多層結構時，電性連接結構270可包含銅柱及焊料。當電性連接結構270形成為單層結構時，電性連接結構270可包含錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構270並非僅限於此。
電性連接結構270的數目、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構270可根據連接墊221P及222P的數目而設置為數十至數千的數量，或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構270中的至少一者可配置在扇出區中。所述扇出區為除配置有記憶體221及222的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連。另外，相較於球柵陣列(BGA)封裝或接腳柵陣列(LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。其他配置與上述配置重疊，且因此省略其詳細說明。
參照圖11C，在第二半導體封裝200C中，核心構件210可包括：第一絕緣層211a，接觸連接構件240；第一配線層212a，接觸連接構件240且嵌入第一絕緣層211a中；第二配線層212b，配置於第一絕緣層211a的與第一絕緣層211a的嵌入了第一配線層212a的一個表面相對的另一表面上；第二絕緣層211b，配置於第一絕緣層211a上且覆蓋第二配線層212b；以及第三配線層212c，配置於第二絕緣層211b上。第一配線層212a、第二配線層212b及第三配線層212c可至少藉由連接構件240的重佈線層242電性連接至連接墊221P及222P。第一配線層212a與第二配線層212b以及第二配線層212b與第三配線層212c可經由分別貫穿第一絕緣層211a及第二絕緣層211b的第一通孔213a及第二通孔213b彼此電性連接。
當第一配線層212a嵌入第一絕緣層211a中時，因第一配線層212a的厚度而產生的台階可顯著地減小，且因此連接構件240的絕緣距離可成為恆定不變的。亦即，自連接構件240的重佈 線層242至第一絕緣層211a的下表面的距離與自連接構件240的重佈線層242至記憶體221的連接墊221P的距離之間的差值可小於第一配線層212a的厚度。因此，連接構件240的高密度配線設計可為容易的。
核心構件210的第一配線層212a的下表面可配置於高於記憶體221的連接墊221P的下表面的水平高度上。另外，連接構件240的重佈線層242與核心構件210的第一配線層212a之間的距離可大於連接構件240的重佈線層242與記憶體221的連接墊221P之間的距離。此處，第一配線層212a可凹陷於第一絕緣層211a中。如上所述，當第一配線層212a凹陷於第一絕緣層211a中，進而使得第一絕緣層211a的下表面與第一配線層212a的下表面之間具有台階時，可防止包封體230的材料滲入而污染第一配線層212a的現象。
核心構件210的配線層212a、212b及212c的厚度可大於連接構件240的重佈線層242的厚度。由於核心構件210的厚度可等於或大於記憶體221及222的厚度，因此配線層212a、212b及212c可端視核心構件210的規格而被形成為相對大的。另一方面，連接構件240的重佈線層242可被形成為其尺寸相對小於配線層212a、212b及212c的尺寸以達成薄度。
絕緣層211a及211b中的每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層211a及211b中的每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例 如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4或雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用感光成像介電樹脂作為絕緣材料。
配線層212a、212b及212c可用於對記憶體221及222的連接墊221P及222P進行重佈線。配線層212a、212b及212c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。配線層212a、212b及212c可端視其對應層的設計而執行各種功能。舉例而言，配線層212a、212b及212c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，配線層212a、212b及212c可包括通孔接墊、焊線接墊、電性連接結構接墊等。
通孔213a及213b可將形成於不同層上的配線層212a、212b及212c彼此電性連接，從而在核心構件210中形成電性通路。通孔213a及213b中的每一者的材料可為導電材料。通孔213a及通孔213b中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。另外，通孔213a及通孔213b中的每一者可具有在相關技術中已知的所有形狀，例如錐形形 狀、圓柱形形狀等。當第一通孔213a的孔洞形成時，第一配線層212a的一些接墊可充當終止元件，因此可有利於製程，讓第一通孔213a中的每一者具有上表面寬度大於下表面寬度的錐形形狀。在此種情形中，第一通孔213a可與第二配線層212b的接墊圖案整合於一起。另外，當第二通孔213b的孔洞形成時，第二配線層212b的一些接墊可充當終止元件，因此可有利於製程，讓第二通孔213b中的每一者具有上表面寬度大於下表面寬度的錐形形狀。在此種情形中，第二通孔213b可與第三配線層212c的接墊圖案整合於一起。其他配置與上述配置重疊，且因此省略其詳細說明。
參照圖11D，在第二半導體封裝200D中，核心構件210可包括：第一絕緣層211a；第一配線層212a及第二配線層212b，分別配置於第一絕緣層211a的相對表面上；第二絕緣層211b，配置於第一絕緣層211a上且覆蓋第一配線層212a；第三配線層212c，配置於第二絕緣層211b上；第三絕緣層211c，配置於第一絕緣層211a上且覆蓋第二配線層212b；以及第四配線層212d，配置於第三絕緣層211c上。第一配線層212a、第二配線層212b、第三配線層212c及第四配線層212d可至少藉由連接構件240的重佈線層242電性連接至連接墊221P及222P。由於核心構件210可包括大量的配線層212a、212b、212c及212d，因此可進一步簡化連接構件240。因此，因形成連接構件240的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層212a、第二配線層212b、第三配線層212c及第四配線層212d可經由分別 貫穿第一絕緣層211a、第二絕緣層211b及第三絕緣層211c的第一通孔213a、第二通孔213b及第三通孔213c彼此電性連接。
第一絕緣層211a的厚度可大於第二絕緣層211b的厚度及第三絕緣層211c的厚度。第一絕緣層211a可為基本上相對厚的以維持剛性，且可引入第二絕緣層211b及第三絕緣層211c以形成更大數目的配線層212c及212d。第一絕緣層211a所包含的絕緣材料可不同於第二絕緣層211b及第三絕緣層211c的絕緣材料。舉例而言，第一絕緣層211a可例如為包含核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層211b及第三絕緣層211c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一絕緣層211a的材料以及第二絕緣層211b及第三絕緣層211c的材料並非僅限於此。相似地，貫穿第一絕緣層211a的第一通孔213a的直徑可大於分別貫穿第二絕緣層211b及第三絕緣層211c的第二通孔213b及第三通孔213c的直徑。
核心構件210的第三配線層212c的下表面可配置在低於記憶體222的連接墊222P的下表面的水平高度上。另外，連接構件240的重佈線242與核心構件210的第三配線層212c之間的距離可大於連接構件240的重佈線層242與記憶體221及222的連接墊221P及222P之間的距離。此處，第三配線層212c可在第二絕緣層211b上被配置成突出形式，同時可在記憶體221的連接墊221P上進一步形成薄鈍化層。
核心構件210的配線層212a、212b、212c及212d的厚 度可大於連接構件240的重佈線層242的厚度。由於核心構件210的厚度可等於或大於記憶體221及222的厚度，因此配線層212a、212b、212c及212d可被形成為相對大的。另一方面，連接構件240的重佈線層242可被形成為具有相對低的薄度。其他配置與上述配置重疊，且因此省略其詳細說明。
參照圖11E，與圖11B所示第二半導體封裝200B不同，在第二半導體封裝200E中，第二記憶體222的水平橫截面積可大於第一記憶體221的水平橫截面積。亦即，第二記憶體222的主動面可寬於第一記憶體221的非主動面。在此種情形中，第二記憶體222的主動面可包括：第一側部分，至少局部地處於第一記憶體221的非主動面之外；中央部分，面對第一記憶體221的非主動面；以及第二側部分，以中央部分與第一側部分對稱，且至少局部地處於第一記憶體221的非主動面之外，而且第二連接墊222P可配置於第二記憶體222的主動面的第一側部分及第二側部分二者上。亦即，記憶體221及222可被配置成以其中記憶體221及222具有不同的水平橫截面積的形式彼此偏移，且第二連接墊222P可配置於第二記憶體222的主動面的第一側部分上及第二側部分上，以使得可應用多階通孔243a及243b。其他配置與上述配置重疊，且因此省略其詳細說明。同時，圖11C及圖11D所示核心構件210亦可用於第二半導體封裝200E中。
參照圖11F，與圖11B所示第二半導體封裝200B不同，第二半導體封裝200F可更包括：第三記憶體223，與第一記憶體 221並排地配置於貫穿孔210H中，且具有上面配置有第三連接墊223P的主動面及與主動面相對的非主動面；以及第四記憶體224，配置於貫穿孔210H中第三記憶體223上，且具有上面配置有第四連接墊224P的主動面及與主動面相對的非主動面。第四記憶體224的主動面可貼合至第三記憶體223的非主動面，且第四記憶體224可在第三記憶體223上被配置成以一種台階形式相對於第三記憶體223偏移，以使得第四連接墊224P被暴露出來。連接構件240的重佈線層242可分別藉由第一通孔243a及第二通孔243b連接至第三連接墊223P及第四連接墊224P。即使在其中記憶體221、222、223及224以兩階平行結構彼此連接的結構中，亦可應用多階通孔243a及243b。第一記憶體221與第二記憶體222以及第三記憶體223與第四記憶體224可分別藉由第一黏合構件280a及第二黏合構件280b彼此連接。其他配置與上述配置重疊，且因此省略其詳細說明。同時，圖11C及圖11D所示核心構件210亦可用於第二半導體封裝200F中。
圖12A及圖12B為繪示圖9的半導體封裝的連接系統的印刷電路板的各種實例的示意性剖視圖。
參照圖12A，印刷電路板300A可具有無核心基板320的形式，分別在無核心基板320的相對表面上形成有鈍化層330及340。更詳言之，印刷電路板300A可具有其中鈍化層330及340分別形成於無核心基板320的相對表面上的形式，無核心基板320包括絕緣層321、多個電路層322及多個通孔層323，絕緣層321 是藉由堆疊多個積層而形成，所述多個電路層322形成於各自積層上，所述多個通孔層323貫穿各自積層以將電路層322彼此連接。絕緣層321的積層中的每一者的材料可為例如環氧樹脂或聚醯亞胺等已知絕緣材料以及無機填料，且電路層322及通孔層323中的每一者的材料可為例如銅(Cu)等已知導電材料。鈍化層330及340中的每一者的材料可為阻焊劑等。然而，積層、電路層322及通孔層323以及鈍化層330及340的材料並非僅限於此。若有必要，則可在印刷電路板300A中嵌入各種組件。
參照圖12B，印刷電路板300B可具有核心基板的形式，其中堆積構件320a及320b分別配置於核心構件310的相對表面上，且鈍化層330及340分別配置於堆積構件320a及320b上。核心構件310可包括核心層311、分別形成於核心層311的相對表面上的電路層312以及貫穿核心層311的貫通配線313。各個堆積構件320a及320b可分別包括積層321a及321b、分別形成於積層321a及321b上的電路層322a及322b以及分別貫穿積層321a及321b的通孔層323a及323b。亦可形成更大數目的層。核心層311可藉由覆銅層壓板(copper clad laminate，CCL)等被引入，且可由預浸體等形成，但並非僅限於此。其他配置與上述配置重疊，且因此省略其詳細說明。
圖13為繪示依照本揭露的佈局的半導體封裝的連接系統的若干效果的示意性剖視圖。
參照所述圖式，在根據本揭露中的例示性實施例的半導 體封裝的連接系統500A中，上述第二半導體封裝200F的記憶體220相對於印刷電路板300A配置於上述第一半導體封裝100B的應用處理器120A正下方，且因此訊號S的傳輸通路可顯著縮短，並且上述第一半導體封裝100B的應用處理器120A及電源管理積體電路120B並排地封裝於一個封裝100B中，且因此電力P的傳輸通路可得以最佳化。舉例而言，電力P可自電源管理積體電路120B經由第一半導體封裝100B的連接構件中的通路而非亦經由印刷電路板300A的通路被傳輸至應用處理器120A，以縮短自電源管理積體電路120B至應用處理器120A的電力傳輸通路，藉此減少電力傳輸中所使用的電力。另外，可使用已知的樹脂層610，將屏蔽罩620貼合至包括產生大量熱量的應用處理器120A及電源管理積體電路120B的第一半導體封裝100B，並且例如可配置例如金屬塊或散熱管等散熱器630於屏蔽罩620上以同時有效地散逸產生大量熱量的應用處理器120A及電源管理積體電路120B的熱量。另外，被動組件360與第二半導體封裝200F一起可配置於印刷電路板300A的同一表面上。
圖14為繪示不依照本揭露的佈局的半導體封裝的連接系統的相關問題的示意性剖視圖。
參照所述圖式，在不依照本揭露的半導體封裝的連接系統400中，記憶體封裝430可以疊層封裝形式配置在應用處理器封裝410上且記憶體封裝430與應用處理器封裝410之間夾置有中介層420，且此種疊層封裝結構可配置於印刷電路板440的一個 表面上。另外，電源管理積體電路封裝450及被動組件460可配置於印刷電路板440的另一表面上。在此種結構中，應用處理器與電源管理積體電路彼此遠離，因而需要複雜的散熱結構，且使訊號S及電力P的傳輸通路延長。
如上所述，根據本揭露中的例示性實施例，可提供一種半導體封裝的連接系統，其中應用處理器與記憶體可藉由短的通路而無需使用單獨的中介層或背側重佈線層彼此連接，且在最佳設計情況下可配置電源管理積體電路。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧半導體封裝/第一半導體封裝
120A‧‧‧應用處理器
120B‧‧‧電源管理積體電路
170‧‧‧電性連接結構
200‧‧‧第二半導體封裝
220‧‧‧記憶體
270‧‧‧電性連接結構
300‧‧‧印刷電路板
350‧‧‧被動組件
500‧‧‧連接系統

Claims (24)

  1. 一種半導體封裝的連接系統，包括：印刷電路板，具有第一表面及與所述第一表面相對的第二表面；第一半導體封裝，配置於所述印刷電路板的所述第一表面上，且藉由第一電性連接結構連接至所述印刷電路板；以及第二半導體封裝，配置於所述印刷電路板的所述第二表面上，且藉由第二電性連接結構連接至所述印刷電路板，其中所述第一半導體封裝包括：應用處理器(AP)及電源管理積體電路(PMIC)，所述應用處理器與所述電源管理積體電路並排配置且分別具有上面配置有連接墊的主動面及與所述主動面相對的非主動面；包封體，所述包封體包封所述應用處理器及所述電源管理積體電路中的每一者的至少部分；連接構件，所述連接構件配置於所述應用處理器的所述主動面上及所述電源管理積體電路的所述主動面上，且所述連接構件包括將所述應用處理器及所述電源管理積體電路的相應所述連接墊彼此電性連接的重佈線層；以及所述第一電性連接結構，配置於所述連接構件的與所述連接構件配置有所述應用處理器及所述電源管理積體電路的一個表面相對的另一表面上，且將所述重佈線層電性連接至所述印刷電路板，且 所述第二半導體封裝包括記憶體。
  2. 如申請專利範圍第1項所述的半導體封裝的連接系統，其中所述第一半導體封裝與所述第二半導體封裝被配置成面對彼此且所述第一半導體封裝與所述第二半導體封裝之間夾置有所述印刷電路板。
  3. 如申請專利範圍第1項所述的半導體封裝的連接系統，其中所述應用處理器與所述記憶體被配置成面對彼此且所述應用處理器與所述記憶體之間夾置有所述印刷電路板。
  4. 如申請專利範圍第1項所述的半導體封裝的連接系統，其中所述第一半導體封裝更包括具有貫穿孔的核心構件，且所述應用處理器與所述電源管理積體電路並排地配置於所述貫穿孔中。
  5. 如申請專利範圍第4項所述的半導體封裝的連接系統，其中所述核心構件包括：第一絕緣層，所述第一絕緣層接觸所述連接構件；第一配線層，所述第一配線層接觸所述連接構件且嵌入於所述第一絕緣層中；以及第二配線層，所述第二配線層配置於所述第一絕緣層的與所述第一絕緣層嵌入有所述第一配線層的一個表面相對的另一表面上，且所述第一配線層及所述第二配線層電性連接至所述應用處理器及所述電源管理積體電路的相應所述連接墊。
  6. 如申請專利範圍第5項所述的半導體封裝的連接系統，其中所述核心構件更包括：第二絕緣層，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第二配線層；以及第三配線層，所述第三配線層配置於所述第二絕緣層上，且所述第三配線層電性連接至所述應用處理器及所述電源管理積體電路的相應所述連接墊。
  7. 如申請專利範圍第4項所述的半導體封裝的連接系統，其中所述核心構件包括第一絕緣層以及分別配置於所述第一絕緣層的相對表面上的第一配線層及第二配線層，且所述第一配線層及所述第二配線層電性連接至所述應用處理器及所述電源管理積體電路的相應所述連接墊。
  8. 如申請專利範圍第7項所述的半導體封裝的連接系統，其中所述核心構件更包括：第二絕緣層，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第一配線層；第三配線層，所述第三配線層配置於所述第二絕緣層上；第三絕緣層，所述第三絕緣層配置於所述第一絕緣層上且覆蓋所述第二配線層；以及第四配線層，所述第四配線層配置於所述第三絕緣層上，且所述第三配線層及所述第四配線層電性連接至所述應用處理器及所述電源管理積體電路的相應所述連接墊。
  9. 如申請專利範圍第1項所述的半導體封裝的連接系統，其中所述第一半導體封裝的所述連接構件包括散熱構件。
  10. 如申請專利範圍第1項所述的半導體封裝的連接系統，其中所述第一半導體封裝包括配置於所述連接構件的與所述連接構件配置有所述應用處理器及所述電源管理積體電路的所述一個表面相對的所述另一表面上的被動組件。
  11. 如申請專利範圍第1項所述的半導體封裝的連接系統，其中電力自所述電源管理積體電路經由所述第一半導體封裝的所述連接構件而不經由所述印刷電路板傳輸至所述應用處理器，且自所述電源管理積體電路至少經由所述印刷電路板傳輸至所述記憶體。
  12. 如申請專利範圍第1項所述的半導體封裝的連接系統，其中所述第二半導體封裝包括：連接構件，所述連接構件包括重佈線層；第一記憶體，所述第一記憶體配置於所述連接構件上且電性連接至所述重佈線層；第二記憶體，所述第二記憶體配置於所述第一記憶體上且電性連接至所述重佈線層；包封體，所述包封體包封所述第一記憶體及所述第二記憶體的至少部分；以及所述第二電性連接結構，所述第二電性連接結構配置於所述連接構件的與所述連接構件配置有所述第一記憶體及所述第二記憶 體的一個表面相對的另一表面上，且將所述重佈線層電性連接至所述印刷電路板。
  13. 如申請專利範圍第12項所述的半導體封裝的連接系統，其中所述第一記憶體及所述第二記憶體分別藉由接合線連接至所述重佈線層。
  14. 如申請專利範圍第12項所述的半導體封裝的連接系統，其中所述第一記憶體及所述第二記憶體藉由通孔連接至所述重佈線層。
  15. 如申請專利範圍第12項所述的半導體封裝的連接系統，其中所述第二半導體封裝更包括具有貫穿孔的核心構件，且所述第一記憶體及所述第二記憶體配置於所述貫穿孔中。
  16. 如申請專利範圍第15項所述的半導體封裝的連接系統，其中所述核心構件包括：第一絕緣層，所述第一絕緣層接觸所述連接構件；第一配線層，所述第一配線層接觸所述連接構件且嵌入於所述第一絕緣層中；以及第二配線層，所述第二配線層配置於所述第一絕緣層的與所述第一絕緣層嵌入有所述第一配線層的一個表面相對的另一表面上，且所述第一配線層及所述第二配線層電性連接至所述第一記憶體及所述第二記憶體。
  17. 如申請專利範圍第16項所述的半導體封裝的連接系 統，其中所述核心構件更包括：第二絕緣層，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第二配線層；以及第三配線層，所述第三配線層配置於所述第二絕緣層上，且所述第三配線層電性連接至所述第一記憶體及所述第二記憶體。
  18. 如申請專利範圍第15項所述的半導體封裝的連接系統，其中所述核心構件包括第一絕緣層以及分別配置於所述第一絕緣層的相對表面上的第一配線層及第二配線層，且所述第一配線層及所述第二配線層電性連接至所述第一記憶體及所述第二記憶體。
  19. 如申請專利範圍第18項所述的半導體封裝的連接系統，其中所述核心構件更包括：第二絕緣層，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第一配線層；第三配線層，所述第三配線層配置於所述第二絕緣層上；第三絕緣層，所述第三絕緣層配置於所述第一絕緣層上且覆蓋所述第二配線層；以及第四配線層，所述第四配線層配置於所述第三絕緣層上，且所述第三配線層及所述第四配線層電性連接至所述第一記憶體及所述第二記憶體。
  20. 如申請專利範圍第1項所述的半導體封裝的連接系 統，更包括配置於所述印刷電路板的所述第二表面上的多個被動組件。
  21. 如申請專利範圍第1項所述的半導體封裝的連接系統，更包括覆蓋所述應用處理器及所述電源管理積體電路的散熱器。
  22. 一種半導體封裝的連接系統，包括：印刷電路板，具有第一表面及與所述第一表面相對的第二表面；第一半導體封裝，配置於所述印刷電路板的所述第一表面上，且包括第一連接構件以及沿所述第一表面並排配置的第一半導體晶片及電源管理積體電路(PMIC)；以及第二半導體封裝，配置於所述印刷電路板的所述第二表面上，且包括第二半導體晶片，其中所述第一半導體晶片及所述電源管理積體電路的接墊以及所述第二半導體晶片的接墊面對所述印刷電路板，所述電源管理積體電路及所述第一半導體晶片的所述接墊至少藉由所述第一連接構件的重佈線層彼此電性連接，且所述電源管理積體電路及所述第二半導體晶片的所述接墊至少藉由所述印刷電路板彼此電性連接，其中所述第二半導體封裝包括：第二連接構件，所述第二連接構件具有電性連接至所述第二半導體晶片的所述接墊的重佈線層； 第二包封體，所述第二包封體包封所述第二半導體晶片的至少一部分；以及第二電性連接結構，所述第二電性連接結構將所述第二連接構件的所述重佈線層電性連接至所述印刷電路板。
  23. 如申請專利範圍第22項所述的半導體封裝的連接系統，其中所述第一半導體封裝包括：第一包封體，所述第一包封體包封所述第一半導體晶片及所述電源管理積體電路中的每一者的至少部分；以及第一電性連接結構，所述第一電性連接結構將所述第一連接構件的所述重佈線層電性連接至所述印刷電路板。
  24. 如申請專利範圍第22項所述的半導體封裝的連接系統，其中所述第二半導體晶片在所述第二半導體封裝、所述印刷電路板及所述第一半導體封裝進行堆疊所沿的方向上與所述第一半導體晶片交疊。
TW107115146A 2017-08-04 2018-05-04 半導體封裝的連接系統 TWI707411B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR20170099219 2017-08-04
??10-2017-0099219 2017-08-04
KR10-2017-0099219 2017-08-04
KR10-2017-0125377 2017-09-27
??10-2017-0125377 2017-09-27
KR1020170125377A KR101942736B1 (ko) 2017-08-04 2017-09-27 반도체 패키지 연결 시스템

Publications (2)

Publication Number Publication Date
TW201911437A TW201911437A (zh) 2019-03-16
TWI707411B true TWI707411B (zh) 2020-10-11

Family

ID=66281443

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107115146A TWI707411B (zh) 2017-08-04 2018-05-04 半導體封裝的連接系統

Country Status (2)

Country Link
KR (1) KR101942736B1 (zh)
TW (1) TWI707411B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11509038B2 (en) 2017-06-07 2022-11-22 Mediatek Inc. Semiconductor package having discrete antenna device
US10847869B2 (en) 2017-06-07 2020-11-24 Mediatek Inc. Semiconductor package having discrete antenna device
KR102586072B1 (ko) * 2019-05-21 2023-10-05 삼성전기주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
EP3745457A1 (en) * 2019-05-28 2020-12-02 Mediatek Inc. Semiconductor package having discrete antenna device
DE102020108575B4 (de) * 2019-10-27 2023-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-bauelement, elektronische vorrichtung mit diesem und verfahren zu deren herstellung
US11569156B2 (en) 2019-10-27 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, electronic device including the same, and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160113115A1 (en) * 2014-10-21 2016-04-21 Heung Kyu Kwon SYSTEM OF PACKAGE (SoP) MODULE AND MOBILE COMPUTING DEVICE HAVING THE SoP
US20160161992A1 (en) * 2014-12-05 2016-06-09 Heung Kyu Kwon Package on packages and mobile computing devices having the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101266519B1 (ko) * 2011-06-30 2013-05-27 에스티에스반도체통신 주식회사 반도체 패키지 및 그 제조 방법
US9735134B2 (en) * 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
KR20160131170A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 팬-아웃 메모리 패키지를 포함하는 패키지 온 패키지 타입의 반도체 장치
KR20170043427A (ko) * 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160113115A1 (en) * 2014-10-21 2016-04-21 Heung Kyu Kwon SYSTEM OF PACKAGE (SoP) MODULE AND MOBILE COMPUTING DEVICE HAVING THE SoP
US20160161992A1 (en) * 2014-12-05 2016-06-09 Heung Kyu Kwon Package on packages and mobile computing devices having the same

Also Published As

Publication number Publication date
TW201911437A (zh) 2019-03-16
KR101942736B1 (ko) 2019-04-17

Similar Documents

Publication Publication Date Title
US10886192B2 (en) Semiconductor package
TWI645526B (zh) 扇出型半導體裝置
TWI651818B (zh) 扇出型半導體封裝
US10923464B2 (en) Connection system of semiconductor packages using a printed circuit board
TW201919176A (zh) 扇出型半導體封裝
TWI707411B (zh) 半導體封裝的連接系統
US10453821B2 (en) Connection system of semiconductor packages
TWI689229B (zh) 半導體封裝的連接系統
TWI709211B (zh) 扇出型組件封裝
TWI699864B (zh) 天線模組
TWI772617B (zh) 扇出型半導體封裝
TW202023105A (zh) 天線模組
TW201917831A (zh) 扇出型半導體封裝
TW201935651A (zh) 扇出型半導體封裝
TW201926587A (zh) 扇出型半導體封裝
TWI702704B (zh) 扇出型半導體封裝
TW201911505A (zh) 扇出型半導體封裝
TW201926602A (zh) 扇出型半導體封裝
TW201824467A (zh) 扇出型半導體封裝
TW201944560A (zh) 扇出型半導體封裝
TW201824471A (zh) 扇出型半導體封裝
TW201931534A (zh) 半導體封裝
TW201929183A (zh) 扇出型半導體封裝
TW202034460A (zh) 堆疊式封裝以及包含其的封裝連接系統
TW201929107A (zh) 半導體封裝及堆疊型被動組件模組