TWI781017B

TWI781017B - 測試系統以及其測試電路

Info

Publication number: TWI781017B
Application number: TW110147398A
Authority: TW
Inventors: 石原政廣
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2021-12-17
Filing date: 2021-12-17
Publication date: 2022-10-11
Also published as: CN116266471A; TW202326744A

Abstract

本發明提出一種測試系統以及其測試電路。測試電路包括命令解碼器、觸發信號產生器、延遲控制信號產生器、延遲電路以及測試資料產生器。命令解碼器根據解碼測試命令以產生調整信號。觸發信號產生器根據時脈信號產生觸發信號。延遲控制信號產生器根據調整信號產生延遲控制信號。延遲電路根據延遲控制信號產生單位延遲且基於單位延遲對觸發信號進行延遲以產生多個取樣時脈。測試資料產生器依據取樣時脈取樣測試資料以獲得測試輸出信號。

Description

測試系統以及其測試電路

本發明是有關於一種測試系統以及其測試電路，且特別是有關於一種記憶體測試系統以及記憶體測試電路。

現今動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)之主流輸入/輸出架構為雙倍資料率(Double Data Rate，DDR)架構。由於DDR架構於匯流排時脈的上升緣及下降緣各傳輸一次資料，因此其資料傳輸頻率為匯流排時脈頻率的兩倍。以現今第四代雙倍資料率(DDR4)的規格為例，於一般使用情況下，其匯流排時脈頻率可高達約1.6GHz，因此DDR4的資料傳輸頻率可高達3.2GHz。

然而，於記憶體晶片的產品測試應用中，尤其在晶圓級的測試條件下，難以提供記憶體高達一般使用情況下的所需頻率(例如：1.6GHz)。於晶圓級的高速測試機，通常所能提供的測試頻率最高僅能達到約100MHz，遠低於DDR記憶體於一般使用情況下的所需頻率。更由於高速測試機造價昂貴，若要更大幅提高其測試頻率，於現今條件下幾乎難以達成。因此現今的晶圓級的記憶體測試，將受限於測試機的測試頻率，使得測試時所提供給記憶體的時脈頻率，遠低於一般使用情況下記憶體的所需時脈頻率，而使測試時間大幅拉長，進而拉高了記憶體晶片的製造成本。

本發明提供一種測試電路，可透過具有較低頻率的時脈信號來完成記憶體內部的測試動作。

本發明的測試電路包括命令解碼電路、觸發信號產生器、延遲控制信號產生器、延遲電路以及測試資料產生器。命令解碼電路根據解碼測試命令以產生調整信號。觸發信號產生器根據輸入時脈信號以產生觸發信號。延遲控制信號產生器耦接於命令解碼電路，並根據調整信號以產生延遲控制信號。延遲電路耦接於延遲控制信號產生器以及觸發信號產生器，以依據延遲控制信號產生單位延遲，並基於單位延遲對觸發信號進行延遲以產生多個取樣時脈。測試資料產生器依據多個取樣時脈取樣測試資料，以獲得測試輸出信號。

本發明的測試系統包括測試機以及測試電路。測試機耦接測試電路。測試電路包括命令解碼電路、觸發信號產生器、延遲控制信號產生器、延遲電路以及測試資料產生器。命令解碼電路根據解碼測試命令以產生調整信號。觸發信號產生器根據輸入時脈信號以產生觸發信號。延遲控制信號產生器耦接於命令解碼電路，並根據調整信號以產生延遲控制信號。延遲電路耦接於延遲控制信號產生器以及觸發信號產生器，以依據延遲控制信號產生單位延遲，並基於單位延遲對觸發信號進行延遲以產生多個取樣時脈。測試資料產生器依據多個取樣時脈取樣測試資料，以獲得測試輸出信號。其中測試機用以提供測試命令以及輸入時脈信號至測試電路，以及接收該測試輸出信號，並根據該測試輸出信號以產生測試結果。

基於上述，本發明的測試電路以及測試系統，可使用較低頻率的外部時脈信號輸入測試電路，得到較高的時脈信號頻率的測試輸出信號，以完成記憶體內部的測試動作。在不增加測試機硬體成本的前提下，測試電路可輸出相對外部輸入時脈信號較高頻的輸出信號以縮短測試時間。另外本發明的技術方案，除了不增加測試機硬體成本外，亦不須使用於測試電路的時脈輸入端耦接倍頻器的技術，例如使用鎖相迴路(Phase Locked Loop，PLL)等技術方案，因此不會提高測試系統的成本以及複雜度。

請參照圖1，圖1為本發明一實施例的測試電路的示意圖。測試電路100包括命令解碼器110、觸發信號產生器120、延遲控制信號產生器130、延遲電路140以及測試資料產生器150。其中延遲控制信號產生器130耦接命令解碼器110以及延遲電路140，延遲電路140還耦接觸發信號產生器120以及測試資料產生器150。

命令解碼器110接收並解碼來自外部例如測試機所提供的測試命令CMD。觸發信號產生器120接收來自外部例如測試機所提供的時脈信號CLK，時脈信號CLK可以為一週期性時脈信號，觸發信號產生器120依據時脈信號CLK以產生一觸發信號TG。觸發信號產生器120可依據時脈信號CLK的轉態緣來產生觸發信號TG，其中轉態緣可以為上升緣及/或下降緣。測試資料產生器150則用以輸出測試輸出信號DOUT。

命令解碼器110針對測試命令CMD進行解碼，並產生調整信號TCODE。命令解碼器110並提供調整信號TCODE至延遲控制信號產生器130。延遲控制信號產生器130依據調整信號TCODE來產生延遲控制信號Dctrl。延遲電路140可依據延遲控制信號Dctrl來設定單位延遲，並基於所設定的單位延遲，延遲觸發信號TG一次至多次，以依序產生多個取樣時脈SCK1~SCKn。值得注意的是，由於觸發信號TG是依據時脈信號CLK的波形的觸發所產生，並且延遲電路140依據所述單位延遲，將觸發信號TG多次延遲而產生取樣時脈SCK1~SCKn；亦即，時脈信號CLK的每個週期將產生取樣時脈SCK1~SCKn。此意味著取樣時脈SCK1~SCKn的頻率將高於時脈信號CLK的頻率，且取樣時脈SCK1~SCKn的頻率可以由所述單位延遲的時間決定。

測試資料產生器150依據取樣時脈SCK1~SCKn，以分別取樣多個測試資料PD1~PDn，以產生測試輸出信號DOUT。其中測試資料PD1~PDn可以為預先被寫入至測試電路100的暫存器(圖1未示出)的預設測試資料，或為由積體電路根據測試動作所產生的測試資料(例如記憶體的讀出資料)。測試資料產生器150可以為一並列轉序列轉換器(parrel to serial converter)，用以依據取樣時脈SCK1~SCKn，將測試資料PD1~PDn轉換成一串列資料，並藉以產生測試輸出信號DOUT。

本實施例的測試電路100，可以內嵌在待測記憶體晶片中。依據上述實施方式，本實施例的測試電路100，可依據所輸入的測試命令CMD以及時脈信號CLK，輸出測試輸出信號DOUT，以完成記憶體內部的測試動作。且測試電路100的特徵在於，測試輸出信號DOUT的頻率較時脈信號CLK的頻率高。

請參照圖2，圖2為本發明另一實施例的測試電路的示意圖。測試電路200包括命令解碼器210、觸發信號產生器220、延遲控制信號產生器230、延遲電路240以及測試資料產生器250。其中延遲控制信號產生器230耦接命令解碼器210以及延遲電路240，延遲電路240還耦接觸發信號產生器220以及測試資料產生器250。其中命令解碼器210用以接收測試命令CMD，觸發信號產生器220用以接收時脈信號CLK，以及測試資料產生器250用以產生輸出測試信號DOUT。

測試電路200與圖1實施例的測試電路的不同處在於，延遲電路240包括依序串接的多個電壓控制延遲器VCD1~VCDn。如圖2所示，其中電壓控制延遲器VCD1的輸入端耦接至觸發信號產生器220，電壓控制延遲器VCD1的輸出端依序串接電壓控制延遲器VCD2~VCDn。其中電壓控制延遲器VCD1~VCDn共同耦接至延遲控制信號產生器230，且電壓控制延遲器VCD1~VCDn之輸出端分別耦接至測試資料產生器250。

延遲控制信號產生器230依據來自命令解碼器210解碼測試命令CMD所產生的調整信號TCODE，以產生延遲控制信號Dctrl。其中延遲控制信號Dctrl可具有一電壓值，電壓控制延遲器VCD1~VCDn的每一者可依據延遲控制信號Dctrl的電壓值來產生單位延遲，並依序延遲觸發信號TG來產生多個取樣時脈SCK1~SCKn。在本實施例中，單位延遲的時間長度可由延遲控制信號Dctrl的電壓值決定。其中，單位延遲的時間長度可以與延遲控制信號Dctrl的電壓值正相關或負相關，沒有一定的限制。

請參照圖3，圖3為本發明另一實施例的測試電路的示意圖。測試電路300包括命令解碼器310、觸發信號產生器320、延遲控制信號產生器330、延遲電路340以及測試資料產生器350。其中延遲控制信號產生器330耦接命令解碼器310以及延遲電路340，延遲電路340還耦接觸發信號產生器320以及測試資料產生器350。其中命令解碼器310用以接收測試命令CMD，觸發信號產生器320用以接收時脈信號CLK，以及測試資料產生器350用以產生輸出測試信號DOUT。

測試電路300與圖1實施例的測試電路的不同處在於，延遲電路340包括延遲線341以及選擇電路342，其中延遲線341可包括多個依序串接的延遲器D1~Dn。如圖3所示，其中延遲器D1的輸入端耦接至觸發信號產生器320，延遲器D1的輸出端依序串接延遲器D2~Dn。且其中延遲器D1~Dn之輸出端分別耦接至選擇電路342。選擇電路342耦接延遲控制信號產生器330與測試資料產生器350，並且選擇電路342將延遲器D1~Dn的輸出端的多個輸出訊號選擇性的提供至測試資料產生器350。

其中延遲器D1~Dn中的每一者，可產生單位解析延遲，並依序延遲觸發訊號TG且輸出至選擇電路342。延遲控制信號產生器330依據調整信號TCODE來產生一延遲控制信號Dctrl，選擇電路342則可依據延遲控制信號Dctrl來選擇延遲器D1~Dn中的部份的輸出，來產生多個取樣時脈SCK1~SCKn，其中相位相近的二取樣時脈中具有一單位延遲。舉例而言，所設定的單位延遲的長度若為單位解析延遲長度的3倍，則延遲控制信號產生器330將延遲控制信號Dctrl提供給選擇電路342，選擇電路342將選擇延遲器D3、D6、D9…所產生的延遲訊號，提供給測試資料產生器350，以產生多個取樣時脈SCK1~SCKn。

請參照圖4A~4D，圖4A~4D例示圖3實施例的延遲線341的多個實施方式。在圖4A中，延遲線341包括依序串接的多個緩衝器BUF1~BUFn。另外在圖4B中，延遲線341另包括多個電阻電容網路，其中的每一個電阻電容網路可分別耦接至對應的緩衝器BUF1~BUFn的輸入端或輸出端，並用以提升上述的單位解析延遲的長度。在圖4B中，以電阻電容網路RCN為例，電阻電容網路RCN耦接緩衝器BUF1的輸出端。其中電阻R的一端耦接至緩衝器BUF1的輸出端，電阻R的另一端耦接電容C的一端，電容C的另一端則可耦接至參考接地端。

在圖4C中，延遲線341包括相互串接的多個反相器INV1~INVn。而在圖4D中，延遲線341還包括多個電阻電容網路。電阻電容網路可耦接於反相器INV1~INVn的每一個的輸入端或輸出端，並用以提升上述的單位解析延遲的長度。

請參照圖5，為本發明一實施例的測試系統示意圖。測試系統500包括測試電路510以及測試機520。測試機520連接至測試電路510以執行測試。其中測試機520用以提供測試命令CMD以及時脈信號CLK至測試電路510，並且接收來自測試電路510的測試輸出信號DOUT。在本實施例中，測試機520還可以提供測試選擇信號SEL至測試電路510，以致能測試電路510執行測試。

其中，如圖5所示，測試電路510包括命令解碼器511、觸發信號產生器512、延遲控制信號產生器513、延遲電路514、測試資料產生器515、輸出驅動器516、以及測試接收器517。其中命令解碼器511耦接至觸發信號產生器512、延遲控制信號產生器513以及測試接收器517。觸發信號產生器512還耦接至延遲電路514以及輸出驅動器516。延遲控制信號產生器513還耦接至延遲電路514。延遲電路514還耦接至測試資料產生器515。測試資料產生器515還耦接輸出驅動器516。其中命令解碼器511耦接至測試機520以接收測試命令CMD。觸發信號產生器512耦接至測試機520以接收時脈信號CLK。測試接收器517則耦接至測試機520以接收測試選擇信號SEL。輸出驅動器516耦接至測試機520，並用以輸出測試輸出信號DOUT以完成測試。

在本實施例中的測試電路510，與圖1的測試電路不同處在於，命令解碼器511可解碼測試命令CMD以提供潛時控制信號LTctrl至觸發信號產生器512。觸發信號產生器512並可依據潛時控制信號LTctrl來設定一潛伏時間(Latency)。觸發信號產生器512可根據潛伏時間來調整產生觸發信號TG的時間點。

此外，在本實施例中的測試電路510，測試資料產生器515依據多個取樣時脈SCK1~SCKn取樣測試資料PD1~PDn，以產生串列資料SDA並提供至輸出驅動器516，且輸出驅動器516還接收來自觸發信號產生器512產生的觸發信號TG。輸出驅動器516依據觸發信號TG以及串列資料SDA以產生測試輸出信號DOUT。其中，測試輸出信號DOUT可包括前置(Preamble)信號部分以及一測試資料信號部分。前置信號部分可為輸出驅動器516依據觸發信號TG來對應產生，而測試資料信號部分為輸出驅動器516依據串列資料SDA所對應產生。

在本實施例中的測試電路510還透過測試接收器517以接收來自測試機520的測試選擇信號SEL。在當測試電路510對應的積體電路為被測試元件（device under test, DUT）時，測試電路510可依據選擇信號SEL來產生致能訊號EN，並提供致能訊號EN給命令解碼器511，以致能命令解碼器511可執行測試命令CMD的解碼動作，並進以執行後續的測試動作。

以下請參照圖5及圖6，圖6例示如同圖5測試系統的實施例中，輸入時脈信號以及測試輸出信號的波形圖。其中，在圖6中，測試輸出信號DOUT具有前置信號部分PB以及所述測試資料信號部分，例如圖6所示測試資料信號d1~d9 …。前置信號部分PB為依據觸發信號產生器512提供的觸發信號TG所產生，因此相對於時脈信號CLK的上升緣觸發時間點，具有潛伏時間LT_T的延遲。在本實施例中，時脈信號CLK的一個週期，可對應八筆的測試資料信號（例如測試資料信號d1~d8）。

值得一提的是觸發信號產生器512可依據時脈信號CLK的多個上升緣，來週期性的產生觸發信號TG。

以下請同步參照圖5以及圖7，圖7為本發明實施例的測試系統的潛伏時間調校模式的測試動作的波形圖。本發明實施例的測試系統可依據多次的測試結果，來進行潛伏時間的設定動作。在圖7中，測試系統500的命令解碼器511可透過產生不同的潛時控制信號LTctrl來分別執行測試動作T1~T4。其中，測試動作T1~T4的潛伏時間可分別為不相同的第一至第四潛伏時間。對應不同的潛伏時間，輸出驅動器516在測試動作T1~T4可分別產生前置信號部分出現時間不同的測試輸出信號DOUT。於本實施例中，測試輸出信號DOUT前置信號部分可為邏輯0。測試機520則可依據所設定的取樣點S0來對測試輸出信號DOUT進行取樣。因此，在潛伏時間調校模式中，測試機520可依據上述的取樣結果來與邏輯0進行比較，就可以得知測試輸出信號的DOUT的前置信號部分出現時間是否正確。

在圖7中，在測試動作T1以及T4中，測試機520可判斷出測試輸出信號DOUT的前置信號出現時間是不正確的，而在測試動作T2以及T3中，測試機520可判斷出測試輸出信號DOUT的前置信號出現時間是正確的。據此，測試機520可進一步將測試動作T2及T3所對應的第二潛伏時間及第三單位潛伏時間兩者平均，以產生設定潛伏時間。

以下請同步參照圖5以及圖8，圖8為本發明實施例的測試系統的單位延遲調校模式的測試動作的波形圖。本發明實施例的測試系統可依據多次的測試結果，來進行單位延遲的設定動作。在圖8中，測試系統500中的延遲控制信號產生器513可透過產生不同的延遲控制信號Dctrl來分別執行測試動作T1’~T4’。其中，測試動作T1’~T4’的單位延遲可分別為不相同的第一至第四單位延遲。對應不同的單位延遲，輸出驅動器516在測試動作T1’~T4’可分別產生不同相位的測試輸出信號DOUT。測試機520則可依據所設定的取樣點S1~S8來對測試輸出信號DOUT進行取樣。在單位延遲調校模式中，測試輸出信號DOUT是依據預先設定好的測試資料PD1~PDn來產生。因此，測試機520可依據上述的取樣結果來與測試資料PD1~PDn進行比較，就可以得知測試輸出信號DOUT是否正確。

在圖8中，在測試動作T1’以及T4’中，測試機520可判斷出測試輸出信號DOUT是不正確的，而在測試動作T2’以及T3’中，測試機520可判斷出測試輸出信號DOUT是正確的。據此，測試機520可進一步將測試動作T2’及T3’所對應的第二單位延遲及第三單位延遲兩者平均，以產生設定單位延遲。

在本發明實施例中，當潛伏時間以及單位延遲設定完成後，測試資料產生器510可變更以接收積體電路內部的資料，例如記憶體的讀出資料。測試機520則可依據所設定的取樣點，取樣測試輸出信號DOUT，以得到記憶體的讀出資料的輸出資料，來完成記憶體內部的測試。

綜上所述，本發明所揭露的測試系統以及其測試電路，可依據輸入至測試電路的時脈信號來產生相對高頻的取樣信號，並透過取樣信號來產生輸出測試信號，以完成記憶體內部的測試動作，進以縮短測試時間。如此一來，在不需要設置鎖相迴路(Phase Locked Loop，PLL)的前題下，本發明所揭示的測試系統以及其測試電路可執行相對高頻率的測試動作，在不使用高階測試機的條件下，有效提升測試速率，並降低測試成本。

100、200、300、510:測試電路 110、210、310、511:命令解碼器 120、220、320、512:觸發信號產生器 130、230、330、513:延遲控制信號產生器 140、240、340、514:延遲電路 150、250、350、515:測試資料產生器 341:延遲線 342:選擇電路 500:測試系統 516:輸出驅動器 517:測試接收器 520:測試機 BUF1~BUFn:緩衝器 C:電容 CLK:時脈信號 CMD:測試命令 d1~d9:測試資料信號 D1~Dn:延遲器 Dctrl:延遲控制信號 DOUT:測試輸出信號 EN:致能信號 INV1~INVn:反相器 LT_T:潛伏時間 LTctrl:潛時控制信號 PB:前置信號部分 PD1~PDn:測試資料 R:電阻 RCN:電阻電容網路 S0、S1~S8:取樣點 SCK1~SCKn:取樣時脈 SDA:串列資料 SEL:測試選擇信號 T1、T2、T3、T4、T1’、T2’、T3’、T4’:測試動作 TCODE:調整信號 TG:觸發信號 VCD1~VCDn:電壓控制延遲器

圖1繪示本發明一實施例的測試電路的示意圖。圖2繪示本發明另一實施例的測試電路的示意圖。圖3繪示本發明另一實施例的測試電路的示意圖。圖4A至圖4D繪示本發明圖3實施例中的延遲線的實施方式示意圖。圖5繪示本發明一實施例的示意圖。圖6繪示本發明圖5測試系統實施例的輸入時脈信號以及測試輸出信號的波形圖。圖7繪示本發明測試系統的潛伏時間調校模式的測試動作的波形圖。圖8繪示本發明測試系統的單位延遲調校模式的測試動作的波形圖。

100:測試電路

110:命令解碼器

120:觸發信號產生器

130:延遲控制信號產生器

140:延遲電路

150:測試資料產生器

CMD:測試命令

CLK:時脈信號

DOUT:測試輸出信號

TCODE:調整信號

Dctrl:延遲控制信號

TG:觸發信號

SCK1~SCKn:取樣時脈

PD1~PDn:測試資料

Claims

一種測試電路，接收一測試命令以及一輸入時脈信號以產生一測試輸出信號，包括：一命令解碼器，根據解碼該測試命令以產生一調整信號；一觸發信號產生器，根據該輸入時脈信號以產生一觸發信號；一延遲控制信號產生器，耦接於該命令解碼器，根據該調整信號以產生一延遲控制信號；一延遲電路，耦接於該延遲控制信號產生器以及該觸發信號產生器，以依據該延遲控制信號以產生一單位延遲，基於該單位延遲對該觸發信號進行延遲以產生多個取樣時脈；以及一測試資料產生器，依據該些取樣時脈取樣複數個測試資料，以轉換為一串列資料。
如請求項1所述的測試電路，其中該延遲電路包括多個電壓控制延遲器，該些電壓控制延遲器依序串接，其中各該電壓控制延遲器依據該延遲控制信號以提供該單位延遲，該些電壓控制延遲器依序對該觸發信號延遲以分別產生該些取樣時脈。
如請求項1所述的測試電路，其中該延遲電路包括：多個延遲器，其中該些延遲器依序串接；以及一選擇電路，其中該些延遲器依序對該觸發信號延遲以產生多個延遲信號，該選擇電路根據該延遲控制信號選擇部分的該些延遲信號以產生該些取樣時脈。
如請求項3所述的測試電路，其中各該延遲器為一緩衝器。
如請求項4所述的測試電路，其中各該緩衝器更包含一電阻電容網路，該電阻電容網路耦接在該緩衝器的輸入端或輸出端。
如請求項3所述的測試電路，其中各該延遲器為一反相器。
如請求項6所述的測試電路，其中各該反相器更包含一電阻電容網路，該電阻電容網路耦接在該反相器的輸入端或輸出端。
如請求項1所述的測試電路，其中該命令解碼器更耦接該觸發信號產生器，該命令解碼器根據該測試命令產生一潛時控制信號，該觸發信號產生器根據該潛時控制信號，使該觸發信號的起始時間點延後一潛伏時間。
如請求項8所述的測試電路，還包括：一輸出驅動器，耦接該測試資料產生器，以依據該串列資料輸出該測試輸出信號。
如請求項9所述的測試電路，其中該輸出驅動器還耦接該觸發信號產生器，以依據該觸發信號以及該串列資料輸出該測試輸出信號。
如請求項1所述的測試電路，其中該測試資料產生器更依據該串列資料產生該測試輸出信號。
一種測試系統，包括：一測試機；以及如請求項1所述的測試電路，該測試機耦接該測試電路，其中該測試機用以：提供該測試命令以及該輸入時脈信號至該測試電路，以及接收該測試輸出信號，並根據該測試輸出信號以產生一測試結果。
如請求項12所述的測試系統，其中該測試機透過該測試命令以調整該單位延遲，並根據對應的該測試結果以產生一設定單位延遲。
如請求項13所述的測試系統，其中該測試機透過一第一測試命令以產生一第一單位延遲，透過一第二測試命令以產生一第二單位延遲，當對應該第一測試命令以及該第二測試命令的一第一測試結果以及一第二測試結果均為通過時，該測試機計算該第一單位延遲以及該第二單位延遲的平均值來產生該設定單位延遲，其中該第一單位延遲與該第二單位延遲不相同。
如請求項12所述的測試系統，其中該命令解碼器更耦接該觸發信號產生器，該命令解碼器根據該測試命令產生一潛時控制信號，該觸發信號產生器根據該潛時控制信號，使該觸發信號的起始時間點延後一潛伏時間。
如請求項15所述的測試系統，其中該測試機透過該測試命令以調整該潛伏時間，並根據對應的該測試結果以產生一設定潛伏時間。
如請求項16所述的測試系統，其中該測試機透過一第一測試命令以產生一第一潛伏時間，透過一第二測試命令以產生一第二潛伏時間，當對應該第一測試命令以及該第二測試命令的一第一測試結果以及一第二測試結果均為通過時，該測試機計算該第一潛伏時間以及該第二潛伏時間的平均值來產生該設定潛伏時間，其中該第一潛伏時間與該第二潛伏時間不相同。
如請求項12所述的測試系統，其中該測試電路還包括一測試接受器，耦接於該命令解碼器，該測試接受器經配置以接收該測試機提供之一測試選擇信號，並根據該測試選擇信號致能該命令解碼器。