TWI696022B - 畫素陣列基板 - Google Patents

Abstract

一種畫素陣列基板包括基板、多個畫素結構、多條訊號線、多個阻抗調整結構及多條扇出走線。多條訊號線設置於基板，且電性連接多個畫素結構。多個阻抗調整結構電性連接多條訊號線及多條扇出走線。每一阻抗調整結構包括第一導電圖案、第一絕緣層、第二導電圖案、第二絕緣層及第三導電圖案。第一絕緣層具有第一接觸窗。第二絕緣層具有第三接觸窗。第三導電圖案分別透過第一接觸窗及第三接觸窗電性連接第一導電圖案及第二導電圖案。每一阻抗調整結構的第一接觸窗與第三接觸窗其中至少一者的垂直投影的面積隨著阻抗調整結構遠離虛擬線而增加。

Description

畫素陣列基板

本發明是有關於一種畫素陣列基板，且特別是有關於一種應用於顯示裝置的畫素陣列基板。

隨著顯示面板的應用普及，舉凡居家電視、電競螢幕、戶外的大型看板、賣場的公共訊息屏幕、甚至是可攜式或穿戴式的電子裝置等，都可見其蹤跡。近幾年，顯示面板除了主流尺寸不斷地提升外，因應消費者對於高階電子產品的需求，具窄邊框的顯示面板更是許多面板廠所積極發展的重點項目之一。

在具窄邊框的顯示面板中，其畫素陣列基板上用於連接驅動元件(例如是覆晶軟板、閘極驅動元件)與訊號線(例如是資料線、掃描線)的扇出走線，其延伸長度不同而阻抗差異更加明顯，進而造成顯示不良(mura)的問題。

本發明提供一種畫素陣列基板，電路阻抗匹配佳。

本發明的畫素陣列基板，包括基板、多個畫素結構、多 條訊號線、多個阻抗調整結構、多條扇出走線以及多個接墊。基板具有依序排列的主動區、轉接區、扇出區以及接墊區。多個畫素結構設置於基板的主動區。多條訊號線電性連接多個畫素結構，且由主動區延伸至轉接區。多個阻抗調整結構設置於基板的轉接區，且電性連接多條訊號線。每一阻抗調整結構包括第一導電圖案、第一絕緣層、第二導電圖案、第二絕緣層以及第三導電圖案。第一導電圖案設置於基板上。第一絕緣層設置於第一導電圖案上，且具有重疊於第一導電圖案的第一接觸窗。第二導電圖案設置於第一絕緣層上。第二絕緣層設置於第二導電圖案上，且具有重疊於第一接觸窗之第二接觸窗以及重疊於第二導電圖案的第三接觸窗。第三導電圖案設置於第二絕緣層上，且透過第一接觸窗、第二接觸窗以及第三接觸窗電性連接第一導電圖案與第二導電圖案。多條扇出走線設置於基板的扇出區，電性連接多個阻抗調整結構，且排列於虛擬線的兩側。每一阻抗調整結構的第一接觸窗與第三接觸窗其中至少一者的垂直投影的面積隨著阻抗調整結構遠離虛擬線而增加。多個接墊設置於基板的接墊區，且電性連接多條扇出走線。

本發明的畫素陣列基板，包括基板、多個畫素結構、多條訊號線、多條扇出走線以及多個阻抗調整結構。基板具有依序排列的主動區、轉接區以及扇出區。多個畫素結構設置於基板的主動區。多條訊號線電性連接多個畫素結構，且由主動區延伸至 轉接區。多條扇出走線設置於基板的扇出區並電性連接於驅動元件。多條扇出走線在第一方向上依序排列。每一扇出走線具有阻抗，且多條扇出走線的阻抗沿著第一方向遞減。多個阻抗調整結構設置於基板的轉接區，且電性連接多條訊號線以及多條扇出走線。每一阻抗調整結構包括第一導電圖案、第一絕緣層、第二導電圖案、第二絕緣層以及第三導電圖案。第一導電圖案設置於基板上。第一絕緣層設置於第一導電圖案上，且具有重疊於第一導電圖案的第一接觸窗。第二導電圖案設置於第一絕緣層上。第二絕緣層設置於第二導電圖案上，且具有重疊於第一接觸窗的第二接觸窗以及重疊於第二導電圖案的第三接觸窗。第三導電圖案設置於第二絕緣層上，且透過第一接觸窗、第二接觸窗以及第三接觸窗電性連接第一導電圖案與第二導電圖案。每一阻抗調整結構的第一接觸窗與第三接觸窗其中至少一者的垂直投影的面積沿著第一方向的相反方向而遞增。

基於上述，在本發明的實施例的畫素陣列基板中，連接於扇出走線及訊號線之間的阻抗調整結構，藉由各導電圖案間之接觸窗的大小及彼此間的距離調整，使對應不同扇出走線的阻抗調整結構具有不同的阻抗，以補償不同扇出走線之間的阻抗差異。藉此，上述畫素陣列基板的顯示裝置不易出現因阻抗差異造成之顯示不良(mura)的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉 實施例，並配合所附圖式作詳細說明如下。

10、10A~10E:畫素陣列基板

11:基板

11a:側邊

12:電子元件

110:第一導電圖案

120、120A、120B:第二導電圖案

120op:開口

120s:側壁

130、130A、130B:第三導電圖案

130a:第一導電部

130b:第二導電部

130c:第三導電部

140:第四導電圖案

210:第一絕緣層

410、410-1、410-n:第一接觸窗

420、420-1、420-n:第二接觸窗

430、430-1、430-n:第三接觸窗

440、440-1、440-n:第四接觸窗

450、450-1、450-n:第五接觸窗

220:第二絕緣層

AA:主動區

BL:接墊區

BP:接墊

C:虛擬線

D1、D2:方向

FL、FL-1~FL-n、FL-n+1~FL-m、FLA、FLA-1~FLA-n、FLB、FLB-1~FLB-n、FLB-n+1~FLB-m:扇出走線

FLAa:第一導線

FLAb:第二導線

FO:扇出區

I:區域

L1、L1-1、L1-n:第一距離

L2、L2-1、L2-n:第二距離

PE:畫素電極

PX:畫素結構

300、300-1~300-n、300-n+1~300-m、300A-1~300A-n、300B-1~300B-n、300C-1~300C-n、300D-1~300D-n:阻抗調整結構

R1、R2、R1(1)、R1(n)、R2(1)、R2(n)、R1(m)、R2(m):阻抗

SLX、SLY、SLY1~SLYn、SLYn+1~SLYm:訊號線

T:主動元件

TR:轉接區

W1、W1-1、W1-n:寬度

圖1為本發明之第一實施例的畫素陣列基板的示意圖。

圖2為圖1之多條扇出走線的阻抗分布示意圖。

圖3為圖1之多個阻抗調整結構的阻抗分布示意圖。

圖4為圖1之畫素陣列基板的局部區域I的放大示意圖。

圖5為圖4之一阻抗調整結構的示意圖。

圖6為圖4之另一阻抗調整結構的示意圖。

圖7為圖5之阻抗調整結構的剖面示意圖。

圖8為本發明之第二實施例的畫素陣列基板的局部區域的放大示意圖。

圖9為圖8之一阻抗調整結構的示意圖。

圖10為圖8之另一阻抗調整結構的示意圖。

圖11為圖9之阻抗調整結構的剖面示意圖。

圖12為本發明之第三實施例的畫素陣列基板的局部區域的放大示意圖。

圖13為圖12之一阻抗調整結構的示意圖。

圖14為圖12之另一阻抗調整結構的示意圖。

圖15為本發明之第四實施例的畫素陣列基板的局部區域的 放大示意圖。

圖16為圖15之一阻抗調整結構的示意圖。

圖17為圖15之另一阻抗調整結構的示意圖。

圖18為圖16之阻抗調整結構的剖面示意圖。

圖19為本發明之第五實施例的畫素陣列基板的局部區域的放大示意圖。

圖20為圖19之一阻抗調整結構的示意圖。

圖21為圖19之另一阻抗調整結構的示意圖。

圖22為圖19之一阻抗調整結構的剖面示意圖。

圖23為本發明之第六實施例的畫素陣列基板的示意圖。

圖24為圖23之多條扇出走線的阻抗分布示意圖。

圖25為圖23之多個阻抗調整結構的阻抗分布示意圖。

現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於所附圖式中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件”上”或”連接到”另一元件時，其可以直接在另一元件上或與另 一元件連接，或者中間元件可以也存在。相反，當元件被稱為”直接在另一元件上”或”直接連接到”另一元件時，不存在中間元件。如本文所使用的，”連接”可以指物理及/或電性連接。再者，”電性連接”或”耦合”係可為二元件間存在其它元件。

本文使用的”約”、”近似”、或”實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(例如：測量系統及/或製程誤差的限制)。例如，”約”可以表示在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。再者，本文使用的“約”、”近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

圖1為本發明之第一實施例的畫素陣列基板的示意圖。圖2為圖1之多條扇出走線的阻抗分布示意圖。圖3為圖1之多個阻抗調整結構的阻抗分布示意圖。為清楚呈現起見，圖1簡化 了圖4中阻抗調整結構300及扇出走線FL，而圖1未繪示圖4之阻抗調整結構300的細部結構(例如：第一接觸窗410、第三接觸窗430等)以及圖4之部分扇出走線FL的細部結構(例如：扇出走線FL-n的彎折段)。

請參照圖1，在本實施例中，畫素陣列基板10包括基板11及多條訊號線SLX、SLY。基板11具有依序排列的主動區AA、轉接區TR、扇出區FO以及接墊區BL。多條訊號線SLY由基板11的主動區AA延伸至轉接區TR。舉例而言，在本實施例中，多條訊號線SLX例如是多條掃描線(scan line)，多條訊號線SLY例如是多條資料線(data line)，但本發明不限於此，根據其他的實施例，多條訊號線SLX也可以是多條資料線，而多條訊號線SLY也可以是多條掃描線。

在本實施例中，多條訊號線SLX在方向D2上依序排列於基板11的主動區AA，且多條訊號線SLX在方向D1上延伸。多條訊號線SLY包括在方向D1上依序排列於基板11之主動區AA的多條訊號線SLY1~SLYn、SLYn+1~SLYm，且多條訊號線SLY在方向D2上延伸，其中n、m為正整數，且n小於m。方向D1與方向D2交錯。舉例而言，在本實施例中，方向D1實質上垂直於方向D2，但本發明不以此為限。

在本實施例中，畫素陣列基板10更包括多個畫素結構PX，設置於基板11的主動區AA。每一畫素結構PX具有主動元 件T及電性連接至主動元件T的畫素電極PE。詳細而言，每一畫素結構PX的主動元件T分別與對應的一條訊號線SLX及對應的一條訊號線SLY電性連接。在本實施例中，畫素結構PX的主動元件T可以是頂部閘極型薄膜電晶體(top-gate TFT)。然而，本發明不以此為限，根據其他的實施例，畫素結構PX的主動元件T也可是底部閘極型薄膜電晶體(bottom-gate TFT)或其他適當型式的薄膜電晶體。在本實施例中，畫素電極PE例如是穿透式電極，而穿透式電極的材質包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、或其他合適的氧化物、或者是上述至少兩者之堆疊層。然而，本發明不限於此，在其他實施例中，畫素電極PE也可以是反射式電極、或反射式電極與穿透式電極的組合。

在本實施例中，畫素陣列基板10更包括多條扇出走線FL，設置於基板11的扇出區FO，且朝扇出區FO的兩側延伸至接墊區BL及轉接區TR。多條扇出走線FL沿方向D1依序排列於基板11的扇出區FO。扇出區FO可具有一虛擬線C；更詳而言之，在本實施例中，與一個電子元件12電性連接的多條扇出走線FL-1~FL-m可選擇性地具有一虛擬線C；也就是說，多條扇出走線FL-1~FL-m是排列於一虛擬線C的兩側。在一實施例中，扇出走線FL-1~FL-m可選擇性地對虛擬線C呈鏡像排列，但不以此為限。在本實施例中，與一個電子元件12電性連接的多條扇出走線 FL-1~FL-m的數量可選擇性地為偶數，而扇出走線FL-1~Fn及FLn+1~Fm可對稱地設置於虛擬線C的兩側。然而，本發明不以此為限，根據另一實施例，與一個電子元件12電性連接的多條扇出走線FL-1~FL-m的數量也可以是奇數；根據又一實施例，與一個電子元件12電性連接的扇出走線FL-1~FL-m也可以非對稱的方式排列，以下將於後續段落配合其它圖式舉例說明之。

請參照圖1及圖2，在本實施例中，多條扇出走線FL於扇出區FO的延伸長度彼此不同，且具有不同的阻抗R1。舉例而言，扇出走線FL的延伸長度隨著扇出走線FL遠離虛擬線C而增加，其中離虛擬線C最遠的扇出走線FL-1(或扇出走線FL-m)，因其延伸長度最長而具有最大的阻抗R1(1)；離虛擬線C最近的扇出走線FL-n(或扇出走線FL-n+1、或在虛擬線C上的扇出走線)，因其延伸長度最短而具有最小的阻抗R1(n)，但本發明不以此為限。在本實施例中，遠離虛擬線C且對虛擬線C呈對稱的扇出走線FL-1及扇出走線FL-m具有實質上相等的阻抗R1(1)，鄰近虛擬線C且對虛擬線C呈對稱的扇出走線FL-n及扇出走線FL-n+1具有實質上相等的阻抗R1(n)，其中R1(n)-R1(1)=-△R；位於扇出走線FL-1及扇出走線FL-n(或扇出走線FL-n+1及扇出走線FL-m)之間的扇出走線FL的阻抗R1與扇出走線FL遠離虛擬線C的程度呈現一正相關；在本實施例中是以一線性正相關(positive linear relationship)呈現，但本發明不以此為限，在其他實施例中，可 以一曲線性正相關呈現。

在本實施例中，基於導電性的考量，訊號線SLX、訊號線SLY及扇出走線FL的材料一般是使用金屬材料。然而，本發明不以此為限，根據其他的實施例，訊號線SLX、訊號線SLY及扇出走線FL也可使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。

請參照圖1，在本實施例中，畫素陣列基板10更包括多個阻抗調整結構300，設置於基板11的轉接區TR。多個阻抗調整結構300電性連接於多條訊號線SLY及多條扇出走線FL之間。具體而言，在本實施例中，多個阻抗調整結構300沿方向D1依序排列於轉接區TR，且每一阻抗調整結構300分別與對應的一條訊號線SLY及對應的一條扇出走線FL電性連接。舉例而言，阻抗調整結構300-1連接於扇出走線FL-1與訊號線SLY1之間，阻抗調整結構300-2連接於扇出走線FL-2與訊號線SLY2之間，阻抗調整結構300-n連接於扇出走線FL-n與訊號線SLYn之間，但本發明不以此為限。

請參照圖1及圖3，在本實施例中，多個阻抗調整結構300具有不同大小的阻抗R2。舉例而言，阻抗調整結構300的阻抗R2隨著阻抗調整結構300遠離虛擬線C而減少，其中離虛擬線C最遠的阻抗調整結構300-1(或阻抗調整結構300-m)具有最小 的阻抗R2(1)，離虛擬線C最近的阻抗調整結構300-n(或阻抗調整結構300-n+1、或在虛擬線C上的阻抗調整結構)具有最大的阻抗R2(n)，但本發明不以此為限。在本實施例中，離虛擬線C最遠且對虛擬線C呈對稱的阻抗調整結構300-1及阻抗調整結構300-m具有實質上相等的阻抗R2(1)，離虛擬線C最近的阻抗調整結構300-n及阻抗調整結構300-n+1具有實質上相等的阻抗R2(n)，其中R2(n)-R2(1)=△R；位於阻抗調整結構300-1及阻抗調整結構300-n(或阻抗調整結構300-n+1及阻抗調整結構300-m)之間的阻抗調整結構300的阻抗R2與阻抗調整結構300遠離虛擬線C的程度呈現一負相關；在本實施例中是以一線性負相關(negative linear relationship)呈現，但本發明不以此為限，在其他實施例中，可以一曲線性負相關呈現。

請參照圖1、圖2及圖3，在本實施例中，畫素陣列基板10的每一扇出走線FL與對應的一個阻抗調整結構300的阻抗總和R1+R2實質上相等。舉例而言，連接於彼此的扇出走線FL-1及阻抗調整結構300-1(或連接於彼此的扇出走線FL-m及阻抗調整結構300-m)的阻抗總和R1(1)+R2(1)實質上等於連接於彼此的扇出走線FL-n及阻抗調整結構300-n(或連接於彼此的扇出走線FL-n+1及阻抗調整結構300-n+1)的阻抗總和R1(n)+R2(n)，即R1(n)+R2(n)=(R1(1)-△R)+(△R+R2(1))=R1(1)+R2(1)。因此，透過阻抗調整結構300的設置能補償多條扇出走線FL之間的阻抗差 異，以改善因扇出走線FL的阻抗差異所造成的顯示不良(mura)問題。

請參照圖1，在本實施例中，畫素陣列基板10更包括多個接墊BP，沿方向D1依序排列於基板11的接墊區BL，且電性連接多條扇出走線FL。舉例而言，在本實施例中，畫素陣列基板10更包括多個電子元件12，沿方向D1依序設置於基板11的一側邊11a，且透過與多個接墊BP的接合，電性連接至多條扇出走線FL。

在本實施例中，接墊BP的材料一般是使用金屬材料，但本發明不以此為限。根據其他的實施例，接墊BP也可使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。在本實施例中，電子元件12例如包括軟性電路板(flexible printed circuit board)，電子元件12更可選擇性地包括驅動晶片而為一驅動元件，所述驅動元件可以覆晶薄膜封裝(chip on film，COF)的方式將驅動晶片整合至軟性電路板。然而，本發明不以此為限，根據其他的實施例，驅動晶片也可利用捲帶式接合(Tape Automated Bonding，TAB)技術整合至軟性電路板，也就是說，軟性電路板也可採用捲帶式封裝(Tape Carrier Package，TCP)。需說明的是，本發明並不限制電子元件12一定要包括驅動晶片，根據其他的實施例，電子元件12也可以是不具 有驅動晶片的軟性電路板。

以下將針對阻抗調整結構300的不同實施方式進行說明，其他相同或相似的構件以相同或相似的符號表示，並省略了相同技術內容的說明。關於省略部分的說明可參考第一實施例，以下說明將不再重述。

圖4為圖1之畫素陣列基板的局部區域I的放大示意圖。圖5為圖4之一阻抗調整結構的示意圖。圖6為圖4之另一阻抗調整結構的示意圖。圖7為圖5之阻抗調整結構的剖面示意圖。特別是，圖5及圖6可分別對應於圖4中的阻抗調整結構300-1及阻抗調整結構300-n。圖7可對應於圖5的剖線A-A’。

請參照圖4、圖5及圖7，在本實施例中，連接於訊號線SLY及扇出走線FL之間的每一阻抗調整結構300包括第一導電圖案110、第一絕緣層210及第二導電圖案120。第一導電圖案110設置於基板11上，且電性連接於對應的一條扇出走線FL。第一絕緣層210設置於第一導電圖案110上，且具有重疊於第一導電圖案110的第一接觸窗410。第二導電圖案120設置於第一絕緣層210上，且電性連接於對應的一條訊號線SLY。舉例而言，在本實施例中，第二導電圖案120可重疊於部分的第一導電圖案110，但本發明不以此為限。

在本實施例中，每一阻抗調整結構300更包括第二絕緣層220及第三導電圖案130。第二絕緣層220設置於第二導電圖案 120上，且具有重疊於第一接觸窗410的第二接觸窗420以及重疊於第二導電圖案120的第三接觸窗430。第三導電圖案130設置於第二絕緣層220上，且透過第一接觸窗410、第二接觸窗420以及第三接觸窗430電性連接第一導電圖案110與第二導電圖案120。舉例而言，在本實施例中，第一絕緣層210的第一接觸窗410與第二絕緣層220的第二接觸窗420切齊，第三導電圖案130透過第一接觸窗410及第二接觸窗420電性連接第一導電圖案110，第三導電圖案130透過第二絕緣層220的第三接觸窗430電性連接第二導電圖案120，但本發明不以此為限。

請參照圖4、圖5及圖6，在本實施例中，每一阻抗調整結構300的第一接觸窗410與第三接觸窗430中的至少一者於基板11上之垂直投影的面積隨著阻抗調整結構300遠離虛擬線C而增加。舉例而言，連接於訊號線SLY1及扇出走線FL-1之間的阻抗調整結構300-1(即遠離虛擬線C的阻抗調整結構)的第一接觸窗410-1及第三接觸窗430-1於基板11上之垂直投影的面積分別大於連接於訊號線SLYn及扇出走線FL-n之間的阻抗調整結構300-n(即鄰近虛擬線C的阻抗調整結構)的第一接觸窗410-n及第三接觸窗430-n於基板11上之垂直投影的面積，但本發明不以此為限。

在本實施例中，每一阻抗調整結構300的第一接觸窗410於基板11上的垂直投影與第三接觸窗430於基板11上的垂直投 影具有第一距離L1，且第一距離L1隨著阻抗調整結構300遠離虛擬線C而減少。具體而言，在本實施例中，連接於訊號線SLY1及扇出走線FL-1之間的阻抗調整結構300-1(即遠離虛擬線C的阻抗調整結構)的第一接觸窗410-1及第三接觸窗430-1於基板11上的兩垂直投影之間的第一距離L1-1小於連接於訊號線SLYn及扇出走線FL-n之間的阻抗調整結構300-n(即鄰近虛擬線C的阻抗調整結構)的第一接觸窗410-n及第三接觸窗430-n於基板11上的兩垂直投影之間的第一距離L1-n。

在本實施例中，每一阻抗調整結構300的第二接觸窗420(或第一接觸窗410)及第三接觸窗430在方向D1上排列。也就是說，每一阻抗調整結構300的第一接觸窗410於基板11上的垂直投影與第三接觸窗430於基板11上的垂直投影在方向D1上具有第一距離L1，但本發明不以此為限。

在本實施例中，相較於鄰近虛擬線C的阻抗調整結構300-n，遠離虛擬線C的阻抗調整結構300-1的第一接觸窗410-1及第三接觸窗430-1於基板11上的兩垂直投影具有較大的面積，且兩垂直投影的間距(即第一距離L1-1)較小，使得遠離虛擬線C之阻抗調整結構300-1的阻抗R2(1)小於鄰近虛擬線C之阻抗調整結構300-n的阻抗R2(n)。也就是說，阻抗調整結構300-1~300-n中的任一者可根據其遠離虛擬線C的程度，調整第一接觸窗410及第三接觸窗430於基板11上的垂直投影之面積大小與間距(即 第一距離L1)，使其具有如圖3所示的阻抗R2分佈。

舉例而言，在本實施例中，阻抗調整結構300的第一導電圖案110與訊號線SLX可選擇性地屬於同一膜層，第二導電圖案120與訊號線SLY可選擇性地屬於同一膜層，第三導電圖案130與畫素電極PE可選擇性地屬於同一膜層，以避免生產成本因阻抗調整結構300的設置而增加，但本發明不以此為限。特別一提的是，在本實施例中，第三導電圖案130(例如是銦錫氧化物)的電阻率(electrical resistivity)可大於第一導電圖案110(例如是金屬)及第二導電圖案120(例如是金屬)的電阻率，藉由調整電阻率大的第三導電圖案130之主要部的長度(即第一距離L1)能增加阻抗調整結構300之阻抗R2的調整裕度。然而，本發明不限於此，根據其他的實施例，第三導電圖案130的電阻率也可小於或等於第一導電圖案110及第二導電圖案120的電阻率。

在本實施例中，第一導電圖案110及第二導電圖案120的材料包括金屬材料、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、合金、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。第三導電圖案130的材料包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、或其他合適的氧化物、或者是上述至少兩者之堆疊層。然而，本發明不限於此，根據其他的實施例，第三導電圖案130的材料也可以是金屬材料、金屬材料的氮化物、金屬材料的氧化物、金 屬材料的氮氧化物、合金、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。在本實施例中，第一絕緣層210及第二絕緣層220的材料包括無機材料(例如：氧化矽、氮化矽、氮氧化矽、其他合適的材料、或上述至少二種材料的堆疊層)、有機材料、或其他合適的材料、或上述之組合。

圖8為本發明之第二實施例的畫素陣列基板10A的局部區域的放大示意圖。圖9為圖8之一阻抗調整結構的示意圖。圖10為圖8之另一阻抗調整結構的示意圖。圖11為圖9之阻抗調整結構的剖面示意圖。特別是，圖9及圖10可分別對應於圖8的阻抗調整結構300A-1及阻抗調整結構300A-n。圖11可對應於圖9的剖線B-B’。

請參照圖8至圖11，本實施例的阻抗調整結構300A與第一實施例的阻抗調整結構300的差異在於：本實施例的阻抗調整結構300A的第二導電圖案120A具有重疊於第一絕緣層210的第一接觸窗410的開口120op，第二絕緣層220的第二接觸窗420重疊於第二導電圖案120A的開口120op。舉例而言，在本實施例中，第一絕緣層210的第一接觸窗410於基板11上的垂直投影及第二絕緣層220的第二接觸窗420於基板11上的垂直投影可位於第二導電圖案120A的開口120op於基板11上的垂直投影以內。第二導電圖案120A具有定義開口120op的側壁120s(繪示於圖11)，且第二絕緣層220可覆蓋側壁120s，但本發明不以此為限。

在本實施例中，第二絕緣層220還具有重疊於第二導電圖案120A的第四接觸窗440。第二絕緣層220的第三接觸窗430及第四接觸窗440分別位於第二接觸窗420的兩側。舉例而言，本實施例之阻抗調整結構300A的第三接觸窗430、第二接觸窗420及第四接觸窗440於基板11上的多個垂直投影在方向D1上排列，且第三接觸窗430及第四接觸窗440可選擇性地以對稱的方式設置在第二接觸窗420的兩側，但本發明不以此為限。在本實施例中，第三導電圖案130更透過第二絕緣層220的第四接觸窗440與第二導電圖案120A電性連接。也就是說，相較於第一實施例，本實施例之阻抗調整結構300A的第三導電圖案130透過第二絕緣層220的第三接觸窗430及第四接觸窗440與第二導電圖案120A電性連接，藉此，可進一步增加阻抗調整結構300A的阻抗R2調整裕度。

圖12為本發明之第三實施例的畫素陣列基板10B的局部區域的放大示意圖。圖13為圖12之一阻抗調整結構的示意圖。圖14為圖12之另一阻抗調整結構的示意圖。特別是，圖13及圖14可分別對應於圖12中的阻抗調整結構300B-1及阻抗調整結構300B-n。

請參照圖12至圖14，本實施例的阻抗調整結構300B與第二實施例的阻抗調整結構300A的差異在於：本實施例之阻抗調整結構300B的第一接觸窗410、第三接觸窗430及第四接觸窗440 係在方向D2上排列。也就是說，本實施例的畫素陣列基板10B可透過調整第一接觸窗410及第三接觸窗430在方向D2上的間距(即第一距離L1)，使阻抗調整結構300B-1~300B-n具有不同的阻抗R2大小。

圖15為本發明之第四實施例的畫素陣列基板10C的局部區域的放大示意圖。圖16為圖15之一阻抗調整結構的示意圖。圖17為圖15之另一阻抗調整結構的示意圖。圖18為圖16之阻抗調整結構300C-1的剖面示意圖。特別是，圖16及圖17可分別對應於圖15中的阻抗調整結構300C-1及阻抗調整結構300C-n。圖18可對應於圖16的剖線C-C’。

請參照圖15至圖18，本實施例的阻抗調整結構300C與第三實施例的阻抗調整結構300B的差異在於：本實施例之阻抗調整結構300C的第一導電圖案110未重疊於第二導電圖案120B，且第一導電圖案110與第二導電圖案120B在方向D2上排列。在本實施例中，阻抗調整結構300C-1~300C-n中的任一者可根據其遠離虛擬線C的程度，調整重疊於第一導電圖案110的第一接觸窗410及重疊於第二導電圖案120B的第三接觸窗430於基板11上的兩垂直投影之面積大小與間距(即第一距離L1)，使其具有如圖3所示的阻抗R2分佈。

在本實施例中，第三導電圖案130A包括第一導電部130a、第二導電部130b以及第三導電部130c。第一導電部130a 重疊於第一導電圖案110。第二導電部130b重疊於第二導電圖案120B。第三導電部130c連接第一導電部130a及第二導電部130b。舉例而言，在本實施例中，第三導電部130c可指位於第一導電部130a與第二導電部130b之間且未重疊於第一導電圖案110及第二導電圖案120B的部分第三導電圖案130A。然而，本發明不限於此，根據其他的實施例，第三導電部130c也可部分重疊於第一導電圖案110及第二導電圖案120中的至少一者。

請參照圖15、圖16及圖17，在本實施例中，部分的第三導電圖案130A在方向D1上具有寬度W1，且寬度W1隨著阻抗調整結構300C遠離虛擬線C而增加。然而，本發明不限於此，根據其他的實施例，第三導電圖案130A的寬度W1沿著方向D1而遞減。具體而言，在本實施例中，遠離虛擬線C的阻抗調整結構300C-1的第三導電部130c在方向D1上具有較大的寬度W1-1，因此遠離虛擬線C的阻抗調整結構300C-1具有較小的阻抗R2(1)，而鄰近虛擬線C的阻抗調整結構300C-n的第三導電部130c在方向D1上具有較小的寬度W1-n，因此阻抗調整結構300C-n具有較大的阻抗R2(n)。相較於第三實施例的阻抗調整結構300B，本實施例的阻抗調整結構300C還可藉由改變第三導電部130c的寬度W1，以進一步增加阻抗調整結構300C的阻抗R2調整裕度。

圖19為本發明之第五實施例的畫素陣列基板10C的局部區域的放大示意圖。圖20為圖19之一阻抗調整結構的示意圖。 圖21為圖19之另一阻抗調整結構的示意圖。圖22為圖19之一阻抗調整結構的剖面示意圖。特別是，圖20及圖21可分別對應於圖19中的阻抗調整結構300D-1及阻抗調整結構300D-n。圖22可對應於圖19的剖線D-D’。

請參照圖19至圖22，本實施例的阻抗調整結構300D與第二實施例的阻抗調整結構300A的差異在於：本實施例的阻抗調整結構300D更包括第四導電圖案140，設置於第一絕緣層210上且與第二導電圖案120A結構上分離。第二絕緣層220還具有重疊於第四導電圖案140的第五接觸窗450。第三導電圖案130B透過第五接觸窗450電性連接第四導電圖案140。舉例而言，在本實施例中，第二導電圖案120A與第四導電圖案140在方向D2上排列，但本發明不以此為限。

特別一提的是，本實施例之畫素陣列基板10D的每一扇出走線FLA包括重疊的第一導線FLAa及第二導線FLAb，也就是說，本實施例的扇出走線FLA-1~FLA-n為多層結構。詳細而言，扇出走線FLA的第一導線FLAa的一端與阻抗調整結構300D的第一導電圖案110直接連接，扇出走線FLA的第二導線FLAb的一端與阻抗調整結構300D的第二導電圖案120A直接連接，且扇出走線FLA的第一導線FLAa及第二導線FLAb透過阻抗調整結構300D的第三導電圖案130B彼此電性連接。舉例而言，在本實施例中，扇出走線FLA的第一導線FLAa與阻抗調整結構300D的第 一導電圖案110可形成於同一第一導電層，扇出走線FLA的第二導線FLAb與阻抗調整結構300D的第二導電圖案120A可形成於同一第二導電層，但本發明不以此為限。另外，在本實施例中，阻抗調整結構300D的第四導電圖案140與訊號線SLY可形成於同一第二導電層且直接連接。

在本實施例中，第三導電圖案130B的配置與第四實施例中的第三導電圖案130A的配置相似。具體而言，本實施例的第三導電圖案130B包括第一導電部130a、第二導電部130b及第三導電部130c。第一導電部130a與第二導電圖案120A重疊。第二導電部130b與第四導電圖案140重疊。第三導電部130c連接第一導電部130a和第二導電部130b。多條訊號線SLY1~SLYn在方向D1上排列，第二導電圖案120A與第四導電圖案140在方向D2上排列，方向D2與方向D1交錯，阻抗調整結構300D的第三導電部130c在方向D1上具有寬度W1，寬度W1隨著阻抗調整結構300D遠離虛擬線C而遞增。多個阻抗調整結構300D的寬度W1沿著方向D1而遞減。以下將就本實施例的阻抗調整結構300D與第二實施例的阻抗調整結構300A的差異處做進一步的說明。

請參照圖19、圖20及圖21，在本實施例中，第一接觸窗410於基板11上的垂直投影與第五接觸窗450於基板11上的垂直投影具有第二距離L2，且第二距離L2隨著阻抗調整結構300D遠離虛擬線C而減少。具體而言，在本實施例中，遠離虛擬 線C的阻抗調整結構300D-1的第二距離L2-1小於鄰近虛擬線C的阻抗調整結構300D-n的第二距離L2-n。舉例而言，在本實施例中，阻抗調整結構300D的第五接觸窗450於基板11上的垂直投影面積隨著阻抗調整結構300D遠離虛擬線C而增加，但本發明不以此為限。根據其他的實施例，每一阻抗調整結構300D的第五接觸窗450於基板11上的垂直投影面積沿著方向D1而遞減。

整體而言，在本實施例之阻抗調整結構300D-1~300D-n中，遠離虛擬線C的阻抗調整結構300D-1具有較短的第二距離L2-1及在基板11上之投影面積較大的第五接觸窗450-1，因此遠離虛擬線C的阻抗調整結構300D-1具有較小的阻抗R2(1)，而鄰近虛擬線C的阻抗調整結構300D-n具有較長的第二距離L2-n及在基板11上之投影面積較小的第五接觸窗450-n，因此鄰近虛擬線C的阻抗調整結構300D-n具有較大的阻抗R2(n)。特別是，相較於第二實施例的阻抗調整結構300A，本實施例的阻抗調整結構300D藉由調整第二距離L2、第五接觸窗450的大小以及第三導電部130c的寬度W1，可進一步增加阻抗調整結構300D的阻抗R2調整裕度。

圖23為本發明之第六實施例的畫素陣列基板的示意圖。圖24為圖23之多條扇出走線的阻抗分布示意圖。圖25為圖23之多個阻抗調整結構的阻抗分布示意圖。請參照圖23，在本實施例中，畫素陣列基板10E與第一實施例的畫素陣列基板10的差異 在於：畫素陣列基板10E的多條扇出走線FLB-1~FLB-m在扇出區FO的走線長度沿著方向D1遞減，也就是說，扇出走線FLB-1~FLB-m的阻抗R1沿著方向D1而遞減。另外，阻抗調整結構300的第一接觸窗(未繪示)與第三接觸窗(未繪示)中的至少一者於基板11上的垂直投影面積沿著方向D1遞減，也就是說，阻抗調整結構300-1~300-m的阻抗R2沿著方向D1而遞增。

特別一提的是，在本實施例之畫素陣列基板10E與第一實施例之畫素陣列基板10中，相同或相似的元件以相同或相似的符號表示，並省略了相同技術內容的說明。關於省略部分的說明可參考第一實施例，於此將不再重述。以下將就本實施例的畫素陣列基板10E與第一實施例的畫素陣列基板10的差異處做進一步的說明。

請參照圖23及圖24，在本實施例中，扇出走線FLB-1~FLB-m不具有虛擬線(如圖1所繪示的虛擬線C)，也就是說，連接於同一電子元件12的扇出走線FLB-1~FLB-m係以不對稱的方式排列於基板11的扇出區FO。舉例而言，扇出走線FLB中的扇出走線FLB-1的延伸長度最長，因而具有最大的阻抗R1(1)，扇出走線FLB中的扇出走線FLB-m的延伸長度最短，因而具有最小的阻抗R1(m)，其中R1(m)-R1(1)=-△R，但本發明不以此為限。在本實施例中，扇出走線FLB的阻抗R1與扇出走線FLB在方向D1上遠離扇出走線FLB-1的程度，呈現一線性負相關，但 本發明不以此為限。

請參照圖23及圖25，在本實施例中，阻抗調整結構300的阻抗R2與阻抗調整結構300在方向D1上遠離阻抗調整結構300-1的程度，呈現一線性正相關，且R2(m)-R2(1)=△R，但本發明不以此為限。在本實施例中，畫素陣列基板10E的每一扇出走線FLB與對應的一個阻抗調整結構300的阻抗總和R1+R2實質上相等。具體而言，連接於彼此的扇出走線FLB-1及阻抗調整結構300-1的阻抗總和R1(1)+R2(1)實質上等於連接於彼此的扇出走線FLB-m及阻抗調整結構300-m的阻抗總和R1(m)+R2(m)，即R1(m)+R2(m)=(R1(1)-△R)+(△R+R2(1))=R1(1)+R2(1)。因此，透過阻抗調整結構300的設置能補償多條扇出走線FLB之間的阻抗差異，以改善因扇出走線FLB的阻抗差異所造成的顯示不良(mura)問題。

綜上所述，在本發明的實施例的畫素陣列基板中，連接於扇出走線及訊號線之間的阻抗調整結構，藉由各導電圖案間之接觸窗的大小及彼此間的距離調整，使對應不同扇出走線的阻抗調整結構具有不同的阻抗，以補償不同扇出走線之間的阻抗差異。藉此，上述畫素陣列基板的顯示裝置不易出現因阻抗差異造成之顯示不良(mura)的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的 精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10：畫素陣列基板 11：基板 110：第一導電圖案 120：第二導電圖案 130：第三導電圖案 300、300-1~300-n：阻抗調整結構 410：第一接觸窗 430：第三接觸窗 AA：主動區 BL：接墊區 BP：接墊 C：虛擬線 D1、D2：方向 FL、FL-1~FL-n：扇出走線 FO：扇出區 I：區域 PE：畫素電極 PX：畫素結構 SLX、SLY、SLY1~SLYn：訊號線 T：主動元件 TR：轉接區

Claims (22)

1. 一種畫素陣列基板，包括： 一基板，具有依序排列的一主動區、一轉接區、一扇出區以及一接墊區； 多個畫素結構，設置於該基板的該主動區； 多條訊號線，電性連接該些畫素結構，且由該主動區延伸至該轉接區； 多個阻抗調整結構，設置於該基板的該轉接區，且電性連接該些訊號線，各該阻抗調整結構包括： 一第一導電圖案，設置於該基板上； 一第一絕緣層，設置於該第一導電圖案上，且具有重疊於該第一導電圖案的一第一接觸窗； 一第二導電圖案，設置於該第一絕緣層上； 一第二絕緣層，設置於該第二導電圖案上，且具有重疊於該第一接觸窗之一第二接觸窗以及重疊於該第二導電圖案的一第三接觸窗；以及 一第三導電圖案，設置於該第二絕緣層上，且透過該第一接觸窗、該第二接觸窗以及該第三接觸窗電性連接該第一導電圖案與該第二導電圖案； 多條扇出走線，設置於該基板的該扇出區，電性連接該些阻抗調整結構，且排列於一虛擬線的兩側，其中各該阻抗調整結構之該第一接觸窗與該第三接觸窗其中至少一者的垂直投影的面積隨著該阻抗調整結構遠離該虛擬線而遞增；以及 多個接墊，設置於該基板的該接墊區，且電性連接該些扇出走線。
2. 如申請專利範圍第1項所述的畫素陣列基板，其中各該阻抗調整結構之該第一接觸窗的垂直投影與該第三接觸窗的垂直投影具有一第一距離，各該阻抗調整結構的該第一距離隨著該阻抗調整結構遠離該虛擬線而遞減。
3. 如申請專利範圍第1項所述的畫素陣列基板，其中該第一導電圖案重疊於該第二導電圖案，該第二導電圖案還具有重疊於該第一接觸窗的一開口，該第二絕緣層的該第二接觸窗還重疊於該第二導電圖案的該開口。
4. 如申請專利範圍第3項所述的畫素陣列基板，其中該第一絕緣層之該第一接觸窗的垂直投影及該第二絕緣層之該第二接觸窗的垂直投影位於該第二導電圖案之該開口的垂直投影以內，該第二導電圖案具有定義該開口的一側壁，而該第二絕緣層覆蓋該側壁。
5. 如申請專利範圍第1項所述的畫素陣列基板，其中該第二絕緣層還具有重疊於該第二導電圖案的一第四接觸窗，該第三接觸窗與該第四接觸窗分別位於該第二接觸窗的兩側，該第三導電圖案更透過該第四接觸窗與該第二導電圖案電性連接。
6. 如申請專利範圍第1項所述的畫素陣列基板，其中各該阻抗調整結構之該第一接觸窗及該第三接觸窗在一第一方向上排列，且該些訊號線在該第一方向上排列。
7. 如申請專利範圍第1項所述的畫素陣列基板，其中各該阻抗調整結構之該第一接觸窗及該第三接觸窗在一第一方向上排列，該些訊號線在一第二方向上排列，而該第一方向與該第二方向交錯。
8. 如申請專利範圍第1項所述的畫素陣列基板，其中各該阻抗調整結構更包括： 一第四導電圖案，該第一導電圖案與該第二導電圖案重疊，該第四導電圖案設置於該第一絕緣層上且與該第二導電圖案結構上分離，其中該第二絕緣層還具有重疊於該第四導電圖案的一第五接觸窗，該第三導電圖案透過該第一接觸窗、該第二接觸窗以及該第五接觸窗電性連接該第一導電圖案與該第四導電圖案。
9. 如申請專利範圍第8項所述的畫素陣列基板，其中各該阻抗調整結構之該第一接觸窗及該第三接觸窗在一第一方向上排列，該第二導電圖案與該第四導電圖案在一第三方向上排列，該第三方向與該第一方向交錯。
10. 如申請專利範圍8項所述的畫素陣列基板，其中各該阻抗調整結構之該第一接觸窗的垂直投影與該第五接觸窗的垂直投影具有一第二距離，各該阻抗調整結構的該第二距離隨著該阻抗調整結構遠離該虛擬線而遞減。
11. 如申請專利範圍第8項所述的畫素陣列基板，其中各該阻抗調整結構之該第五接觸窗的垂直投影的面積隨著該阻抗調整結構遠離該虛擬線而遞增。
12. 如申請專利範圍第8項所述的畫素陣列基板，其中該第三導電圖案包括：     一第一導電部，與該第二導電圖案重疊；     一第二導電部，與該第四導電圖案重疊；以及     一第三導電部，連接該第一導電部和該第二導電部；     其中該些訊號線在一第一方向上排列，第二導電圖案與該第四導電圖案在一第三方向上排列，該第三方向與該第一方向交錯，該第三導電部在該第一方向上具有一寬度，該寬度隨著該阻抗調整結構遠離該虛擬線而遞增。
13. 如申請專利範圍第1項所述的畫素陣列基板，其中該第一導電圖案未重疊於該第二導電圖案。
14. 如申請專利範圍第13項所述的畫素陣列基板，其中該第三導電圖案包括：     一第一導電部，與該第一導電圖案重疊；     一第二導電部，與該第二導電圖案重疊；以及     一第三導電部，連接該第一導電部和該第二導電部；     其中該些訊號線在一第一方向上排列，該第一導電圖案與該第二導電圖案在一第四方向上排列，該第四方向與該第一方向交錯，該第三導電部在該第一方向上具有一寬度，該寬度隨著該阻抗調整結構遠離該虛擬線而遞增。
15. 一種畫素陣列基板，包括： 一基板，具有依序排列的一主動區、一轉接區以及一扇出區； 多個畫素結構，設置於該基板的該主動區； 多條訊號線，電性連接該些畫素結構，且由該主動區延伸至該轉接區； 多條扇出走線，設置於該基板的該扇出區並電性連接於一驅動元件，其中該些扇出走線在一第一方向上依序排列，各該扇出走線具有一阻抗，且該些扇出走線的該阻抗沿著該第一方向遞減；以及 多個阻抗調整結構，設置於該基板的該轉接區，且電性連接該些訊號線以及該些扇出走線，各該阻抗調整結構包括： 一第一導電圖案，設置於該基板上； 一第一絕緣層，設置於該第一導電圖案上，且具有重疊於該第一導電圖案的一第一接觸窗； 一第二導電圖案，設置於該第一絕緣層上； 一第二絕緣層，設置於該第二導電圖案上，且具有重疊於該第一接觸窗之一第二接觸窗以及重疊於該第二導電圖案的一第三接觸窗；以及 一第三導電圖案，設置於該第二絕緣層上，且透過該第一接觸窗、該第二接觸窗以及該第三接觸窗電性連接該第一導電圖案與該第二導電圖案；其中各該阻抗調整結構之該第一接觸窗與該第三接觸窗其中至少一者的垂直投影面積沿著該第一方向的相反方向而遞增。
16. 如申請專利範圍第15項所述的畫素陣列基板，其中各該阻抗調整結構之該第一接觸窗的垂直投影與該第三接觸窗的垂直投影具有一第一距離，該第一距離沿著該第一方向而遞增。
17. 如申請專利範圍第15項所述的畫素陣列基板，其中各該阻抗調整結構更包括： 一第四導電圖案，該第一導電圖案與該第二導電圖案重疊，該第四導電圖案設置於該第一絕緣層上且與該第二導電圖案結構上分離，其中該第二絕緣層還具有重疊於該第四導電圖案的一第五接觸窗，該第三導電圖案透過該第一接觸窗、該第二接觸窗以及該第五接觸窗電性連接該第一導電圖案與該第四導電圖案。
18. 如申請專利範圍17項所述的畫素陣列基板，其中各該阻抗調整結構之該第一接觸窗的垂直投影與該第五接觸窗的垂直投影具有一第二距離，該第二距離沿著該第一方向遞增。
19. 如申請專利範圍第17項所述的畫素陣列基板，其中各該阻抗調整結構之該第五接觸窗的面積沿著該第一方向而遞減。
20. 如申請專利範圍第17項所述的畫素陣列基板，其中該第三導電圖案包括：     一第一導電部，與該第二導電圖案重疊；     一第二導電部，與該第四導電圖案重疊；以及     一第三導電部，連接該第一導電部和該第二導電部；     其中第二導電圖案與該第四導電圖案在一第三方向上排列，該第三方向與該第一方向交錯，該第三導電部在該第一方向上具有一寬度，該寬度沿著該第一方向而遞減。
21. 如申請專利範圍第15項所述的畫素陣列基板，其中該第一導電圖案未重疊於該第二導電圖案。
22. 如申請專利範圍第21項所述的畫素陣列基板，其中該第三導電圖案包括：     一第一導電部，與該第一導電圖案重疊；     一第二導電部，與該第二導電圖案重疊；以及     一第三導電部，連接該第一導電部和該第二導電部；     其中該第一導電圖案與該第二導電圖案在一第四方向上排列，該第四方向與該第一方向交錯，該第三導電部在該第一方向上具有一寬度，該寬度沿著該第一方向而遞減。

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