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TWI661555B - 增強型高電子遷移率電晶體元件 - Google Patents

增強型高電子遷移率電晶體元件 Download PDF

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TWI661555B
TWI661555B TW106146140A TW106146140A TWI661555B TW I661555 B TWI661555 B TW I661555B TW 106146140 A TW106146140 A TW 106146140A TW 106146140 A TW106146140 A TW 106146140A TW I661555 B TWI661555 B TW I661555B
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新唐科技股份有限公司
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Abstract

提供一種增強型高電子遷移率電晶體元件，其包括基板、通道層、第一阻障層、閘極、源極與汲極。通道層配置於基板上。第一阻障層配置於通道層上。至少一溝渠穿過第一阻障層並延伸至通道層中。閘極配置於第一阻障層上、填入至少一溝渠並與通道層接觸。源極與汲極配置於閘極兩側的第一阻障層以及通道層中。

Description

增強型高電子遷移率電晶體元件
本發明是有關於一種半導體元件，且特別是有關於一種增強型（enhancement mode）高電子遷移率電晶體（high electron mobility transistor；HEMT）元件。
近年來，以III-V族化合物半導體為基礎的HEMT元件因為其低阻值、高崩潰電壓以及快速開關切換頻率等特性，在高功率電子元件領域被廣泛地應用。
HEMT元件可分為消耗型或常開型電晶體元件，以及增強型或常關型電晶體元件。增強型電晶體元件因為其提供的附加安全性以及其更易於由簡單、低成本的驅動電路來控制，因而在業界獲得相當大的關注。一般而言，在增強型電晶體元件中，嵌入式閘極受限於需要精密控制蝕刻深度及蝕刻製程的不穩定，會造成起始電壓較高，且開啟時的通道電阻較高。
有鑒於此，本發明提供一種增強型HEMT元件，可改善因蝕刻不穩造成的電性不均，並降低元件開啟時的通道電阻。
本發明提供一種增強型HEMT元件，其包括基板、通道層、第一阻障層、閘極、源極與汲極。通道層配置於基板上。第一阻障層配置於通道層上。至少一溝渠穿過第一阻障層並延伸至通道層中。閘極配置於第一阻障層上、填入至少一溝渠並與通道層接觸。源極與汲極配置於閘極兩側的第一阻障層以及通道層中。
在本發明的一實施例中，上述增強型HEMT元件更包括負電區，其配置於通道層中且環繞至少一溝渠的側壁與底部。
在本發明的一實施例中，上述負電區包括氟離子。
在本發明的一實施例中，上述增強型HEMT元件更包括鈍化層，其配置於閘極與第一阻障層之間。
在本發明的一實施例中，上述鈍化層包括氧化矽、氮化矽、氮氧化矽或其組合。
在本發明的一實施例中，上述閘極包括下部閘極以及上部閘極。下部閘極配置於至少一溝渠中。上部閘極配置於下部閘極上，其中介電層配置於下部閘極與上部閘極之間。
在本發明的一實施例中，上述增強型HEMT元件更包括第二阻障層，其配置於至少一溝渠中，且被下部閘極所環繞。
在本發明的一實施例中，上述第二阻障層具有閃鋅（zinc blende）結構。
在本發明的一實施例中，上述第二阻障層的材料包括Al xGa yIn 1-x-yN，x≧0，y≧0，且x+y≦1。
在本發明的一實施例中，上述介電層的材料包括氧化鋁。
在本發明的一實施例中，上述介電層更配置於上部閘極與第一阻障層之間。
在本發明的一實施例中，上述增強型HEMT元件更包括鈍化層，其配置於介電層與第一阻障層之間。
在本發明的一實施例中，上述至少一溝渠包括彼此分開的二溝渠，且二溝渠之間的距離小於等於1微米。
在本發明的一實施例中，上述增強型HEMT元件更包括負電區，其配置於二溝渠之間的通道層中。
本發明另提供一種增強型HEMT元件，其包括通道層、第一阻障層、閘極、第二阻障層、源極與汲極。通道層配置於基板上。第一阻障層配置於通道層上，其中至少一溝渠穿過第一阻障層並延伸至通道層中。閘極配置於第一阻障層上並填入至少一溝渠。第二阻障層配置於閘極與通道層之間。源極與汲極配置於閘極兩側的第一阻障層以及通道層中。
在本發明的一實施例中，上述第二阻障層具有閃鋅結構。
在本發明的一實施例中，上述第二阻障層具有纖鋅結構。
在本發明的一實施例中，上述第二阻障層帶有負電。
在本發明的一實施例中，上述第二阻障層不帶電。
在本發明的一實施例中，上述閘極包括下部閘極以及上部閘極。下部閘極配置於至少一溝渠中。上部閘極配置於下部閘極上。介電層配置於下部閘極與上部閘極之間。
基於上述，在一些增強型HEMT元件中，將閘極設計為與通道層實體接觸，進一步地說，增強型HEMT元件開啟時的電流，透過閘極傳導，可改善因蝕刻不穩造成的電性不均，並降低元件開啟時的通道電阻。此外，在一些增強型HEMT元件中，於下部閘極周圍設置負電區、無極性結構或高阻障層，可大幅提高臨界電壓並有效降低漏電流。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1D是依照本發明一實施例所繪示的一種增強型HEMT元件的形成方法的剖面示意圖。
首先，請參照圖1A，於基板100上依序形成通道層104以及阻障層106。在一實施例中，基板100的材料包括藍寶石、Si、SiC或GaN。在一實施例中，通道層104的材料包括III族氮化物或III-V族化合物半導體材料。例如，通道層104的材料包括GaN。此外，通道層104可以是經摻雜或未經摻雜的層。在一實施例中，通道層104的形成方法包括進行磊晶成長製程。
在一實施例中，於基板100與通道層104之間視情況形成緩衝層102，以減少基板100和通道層104之間的晶格常數差異和熱膨脹係數差異。在一實施例中，緩衝層102的材料包括III族氮化物或III-V族化合物半導體材料。例如，緩衝層102的材料包括AlInGaN、AlGaN、AlInN、InGaN、AlN、GaN或其組合。此外，緩衝層102可具有單層或多層結構。在一實施例中，緩衝層102的形成方法包括進行磊晶成長製程。
在一實施例中，阻障層106的材料包括III族氮化物或III-V族化合物半導體材料。例如，阻障層106的材料包括AlInGaN、AlGaN、AlInN、AlN或其組合。在一實施例中，阻障層106的材料包括Al xGa yIn 1-x-yN，x≧0，y≧0，且x+y≦1。在一實施例中，阻障層106具有閃鋅（zinc blende）結構或無極性結構。在另一實施例中，阻障層106具有纖鋅（wurtzite）結構或極性結構。在一實施例中，阻障層106的形成方法包括進行磊晶成長製程。
請繼續參照圖1A，於阻障層106以及通道層104中形成源極S與汲極D。在一實施例中，源極S與汲極D形成為穿過阻障層106以及部分通道層104。在一實施例中，源極S與汲極D的材料包括金屬（例如Al、Ti、Ni、Au或其合金），或其他可與III-V族化合物半導體形成歐姆接觸（Ohmic contact）的材料。在一實施例中，源極S與汲極D的形成方法包括先於阻障層106以及通道層104中形成開口，於開口中填入歐姆金屬層，再進行回火製程。
接著，請參照圖1B，於阻障層106上形成鈍化層108。在一實施例中，鈍化層108的材料包括氧化矽、氮化矽、氮氧化矽或其組合。此外，鈍化層108可具有單層或多層結構。在一實施例中，鈍化層108的形成方法包括進行合適的沉積製程，如化學氣相沉積（CVD）製程。
接著，在鈍化層108、阻障層106以及通道層104中形成溝渠110。在一實施例中，溝渠110穿過鈍化層108以及阻障層106，並延伸至部分通道層104中。此外，溝渠110可具有傾斜側壁或實質上垂直側壁。在一實施例中，形成溝渠110的方法包括對鈍化層108、阻障層106以及通道層104進行圖案化製程，例如微影蝕刻製程。
然後，請參照圖1C，於通道層104中形成負電區112，且負電區112環繞溝渠110的側壁與底部。在一實施例中，使鄰接溝渠110的側壁與底部的部分通道層104帶有負電。也就是說，負電區112仍視為通道層104的一部分。在一實施例中，負電區112也形成於阻障層106中，亦即，使鄰接溝渠110的側壁的部分阻障層106帶有負電。在一實施例中，形成負電區112的方法包括進行離子植入製程，其中植入離子包括氟離子。
繼之，請參照圖1D，於鈍化層108上形成閘極G，且閘極G填入溝渠110中。在一實施例中，閘極G包括溝渠110內的下部閘極以及溝渠110外的上部電極，且下部電極的寬度小於上部電極的寬度。下部電極的寬度例如是介於1奈米至10微米之間（例如介於0.1微米至5微米之間）。在一實施例中，下部閘極與通道層104中的二維電子氣（2DEG）105接觸，且被通道層104中的負電區112所圍繞。在一實施例中，閘極G的材料包括金屬或金屬氮化物（例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合）、金屬矽化物（例如WSi x）或其他可與III-V族化合物半導體形成蕭特基接觸（Schottky contact）的材料。在一實施例中，形成閘極G的方法包括於鈍化層108上形成閘極材料層，並對閘極材料層進行圖案化製程（例如微影蝕刻製程）。至此，完成本發明的增強型HEMT元件10的製作。
在一實施例中，視製程需求，也可省略形成負電區112的步驟，而形成增強型HEMT元件11，如圖2所示。
圖3A至圖3C是依照本發明另一實施例所繪示的一種增強型HEMT元件的形成方法的剖面示意圖。
首先，請參照圖3A，提供如圖1C的結構。接著，請參照圖3B，於溝渠110中形成下部閘極200。在一實施例中，下部閘極200的材料包括金屬或金屬氮化物（例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合）、金屬矽化物（例如WSi x）或其他可與III-V族化合物半導體形成蕭特基接觸（Schottky contact）的材料。在一實施例中，下部閘極200的形成方法包括於鈍化層108上形成下部閘極材料層，且下部閘極材料層填滿溝渠110。然後，以鈍化層108為研磨罩幕，進行化學機械研磨（CMP）製程，以移除溝渠110外的下部閘極材料層。在一實施例中，下部閘極200的表面低於鈍化層108的表面。
然後，請參照圖3C，於鈍化層108上視情況形成介電層202。在一實施例中，介電層202不僅覆蓋鈍化層108的表面，更覆蓋下部閘極200的表面。在一實施例中，介電層202的材料包括氧化鋁。此外，介電層202可具有單層或多層結構。在一實施例中，介電層202的形成方法包括進行合適的沉積製程，如化學氣相沉積製程或原子層沉積（ALD）製程。
繼之，於介電層202上形成上部閘極204。在一實施例中，上部閘極204的材料包括金屬或金屬氮化物（例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合）、金屬矽化物（例如WSi x）或其他可與III-V族化合物半導體形成蕭特基接觸（Schottky contact）的材料。在一實施例中，形成上部閘極204的方法包括於介電層202上形成上部閘極材料層，並對上部閘極材料層進行圖案化製程（例如微影蝕刻製程）。在一實施例中，上部閘極204、介電層202以及下部閘極200構成閘極G，其中下部閘極200與通道層104中的二維電子氣105接觸，且被通道層104中的負電區112所圍繞。此外，上部閘極204與下部閘極200的材料可相同或不同。至此，完成本發明的增強型HEMT元件12的製作。
在一實施例中，視製程需求，也可省略形成負電區112的步驟，而形成增強型HEMT元件13，如圖4所示。
圖5A至圖5E是依照本發明又一實施例所繪示的一種增強型HEMT元件的形成方法的剖面示意圖。
首先，請參照圖5A，提供如圖1A的結構。接著，請參照圖5B，於阻障層106形成負電區300。在一實施例中，使對應於後續形成溝渠302a、302b的部分阻障層106帶有負電。也就是說，負電區300仍視為阻障層106的一部分。在一實施例中，形成負電區300的方法包括進行離子植入製程，其中植入離子包括氟離子。
然後，請參照圖5C，於阻障層106上形成鈍化層108。接著，在鈍化層108、阻障層106以及通道層104中形成溝渠302a、302b。在一實施例中，溝渠302a、302b穿過鈍化層108以及阻障層106，並延伸至部分通道層104中。在一實施例中，溝渠302a、302b彼此分開，且負電區300配置於溝渠302a、302b之間的阻障層106中。在一實施例中，溝渠302a、302b的寬度例如是介於1奈米至10微米之間（例如介於0.1微米至5微米之間），且溝渠302a、302b之間的距離小於等於1微米。在一實施例中，形成溝渠302a、302b的方法包括對鈍化層108、阻障層106以及通道層104進行圖案化製程，例如微影蝕刻製程。
繼之，請參照圖5D，於溝渠302a、302b中形成下部閘極304a、304b。下部閘極304a、304b的材料與形成方法與下部閘極200的材料與形成方法類似，於此不再贅述。
然後，請參照圖5E，於鈍化層108以及下部閘極304a、304b上視情況形成介電層306。接著，於介電層306上形成上部閘極308。介電層306、上部閘極308的材料與形成方法與介電層202、上部閘極204的材料與形成方法類似，於此不再贅述。在一實施例中，上部閘極308、介電層306以及下部閘極304a、304b構成閘極G，其中下部閘極304a、304b與通道層104中的二維電子氣105接觸，且下部閘極304a、304b之間夾有負電區300。至此，完成本發明的增強型HEMT元件14的製作。
在一實施例中，視製程需求，也可省略形成負電區300的步驟，而形成增強型HEMT元件15，如圖6所示。
圖7A至圖7F是依照本發明又一實施例所繪示的一種增強型HEMT元件的形成方法的剖面示意圖。
首先，請參照圖7A，提供如圖1B的結構。接著，請參照圖7B，於溝渠110的側壁形成間隙壁400。更具體地說，間隙壁400形成為覆蓋溝渠110的側壁而裸露出溝渠110的底面。在一實施例中，間隙壁400的材料包括氧化矽、氮化矽、氮氧化矽或其組合。此外，間隙壁400可具有單層或多層結構。在一實施例中，間隙壁400的形成方法包括於阻障層108以及溝渠110的表面上形成間隙壁材料層，再對間隙壁材料層進行非等向性蝕刻製程。
然後，請參照圖7C，於溝渠110中形成阻障層402。在一實施例中，阻障層402的材料包括III族氮化物或III-V族化合物半導體材料。在一實施例中，阻障層402材料包括Al xGa yIn 1-x-yN，x≧0，y≧0，且x+y≦1。在一實施例中，阻障層402具有閃鋅（zinc blende）結構或無極性結構。在一實施例中，阻障層402的形成方法包括進行磊晶再成長製程。更具體地說，被間隙壁400覆蓋的溝渠110的側壁不會成長或形成任何磊晶層。因此，未被間隙壁400覆蓋的溝渠110的底面（或溝渠110的底面所裸露出的通道層104的表面）可作為形成阻障層402的再成長表面。
然後，請參照圖7D，於上述磊晶再成長製程之後，移除間隙壁400。在一實施例中，移除間隙壁400的方法包括進行合適的蝕刻製程。
之後，請參照圖7E，於溝渠110中形成下部閘極404。更具體地說，下部閘極404形成為環繞阻障層402。在一實施例中，下部閘極404的材料包括金屬或金屬氮化物（例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合）、金屬矽化物（例如WSi x）或其他可與III-V族化合物半導體形成蕭特基接觸（Schottky contact）的材料。在一實施例中，下部閘極404的形成方法包括於鈍化層108以及阻障層402上形成下部閘極材料層，且下部閘極材料層填滿溝渠110。然後，以阻障層402為研磨罩幕，進行化學機械研磨（CMP）製程，以移除溝渠110外的下部閘極材料層。在一實施例中，下部閘極404的表面與阻障層402的表面大致上齊平。在一實施例中，阻障層402的寬度例如是介於1奈米至10微米之間（例如介於0.1微米至5微米之間），且呈間隙壁形式之下部閘極404的寬度例如是介於1奈米至10微米之間（例如介於0.1微米至5微米之間）。
然後，請參照圖7F，於鈍化層108以及下部閘極404上視情況形成介電層406。接著，於介電層406上形成上部閘極408。介電層406、上部閘極408的材料與形成方法與介電層202、上部閘極204的材料與形成方法類似，於此不再贅述。在一實施例中，上部閘極408、介電層406以及下部閘極404構成閘極G，其中下部閘極404與通道層104中的二維電子氣105接觸，且下部閘極404環繞或具有無極性結構的阻障層402。至此，完成本發明的增強型HEMT元件16的製作。
在上述的增強型HEMT元件中，將閘極設計為與通道層實體接觸，進一步地說，增強型HEMT元件開啟時的電流，透過閘極傳導，可改善因蝕刻不穩造成的電性不均，並降低元件開啟時的通道電阻。此外，於下部閘極周圍設置負電區或無極性結構，可大幅提高臨界電壓並有效降低漏電流。
圖8A至圖8D是依照本發明一實施例所繪示的一種增強型HEMT元件的形成方法的剖面示意圖。
首先，請參照圖8A，提供如圖1B的結構。接著，請參照圖8B，於溝渠110中形成阻障層500。在一實施例中，阻障層500的材料包括III族氮化物或III-V族化合物半導體材料。在一實施例中，阻障層500材料包括Al xGa yIn 1-x-yN，x≧0，y≧0，且x+y≦1。在一實施例中，阻障層500具有閃鋅（zinc blende）結構或無極性結構。在另一實施例中，阻障層500具有纖鋅（wurtzite）結構或極性結構。在一實施例中，阻障層500的形成方法包括進行磊晶再成長製程。更具體地說，未被鈍化層108覆蓋的溝渠110的側壁與底面（或溝渠110的側壁與底面所裸露出的通道層104與阻障層106的表面）可作為形成阻障層402的再成長表面，以再成長阻障層500於溝渠110的側壁與底面上。在一實施例中，於磊晶再成長製程中，可同步進行離子植入製程（植入離子包括氟離子），使阻障層500再成長為帶有負電的阻障層500。
之後，請參照圖8C，於溝渠110中的阻障層500上形成下部閘極502。下部閘極502的材料與形成方法與下部閘極200的材料與形成方法類似，於此不再贅述。
然後，請參照圖8D，於鈍化層108以及下部閘極502上視情況形成介電層504。接著，於介電層504上形成上部閘極506。介電層504、上部閘極506的材料與形成方法與介電層202、上部閘極204的材料與形成方法類似，於此不再贅述。在一實施例中，上部閘極506、介電層504以及下部閘極502構成閘極G。至此，完成本發明的增強型HEMT元件17的製作。
在一實施例中，視製程需求，阻障層500也可形成為不帶電的阻障層501，而形成增強型HEMT元件18，如圖9所示。
在一實施例中，視製程需求，也可省略形成介電層504的步驟，而形成增強型HEMT元件19，如圖10所示。在一實施例中，閘極G與阻障層500實體接觸。
在上述的增強型HEMT元件中，於閘極與通道層之間設置高阻障層，可大幅提高臨界電壓並有效降低漏電流。
以下，將參照圖1D、圖2、圖3C、圖4、圖5E、圖6以及圖7F說明本發明的一些結構。在一實施例中，本發明提供一種增強型HEMT元件10/11/12/13/14/15/16，其包括基板100、通道層104、阻障層106、閘極G、源極S與汲極D。通道層104配置於基板100上。阻障層106配置於通道層104上。至少一溝渠110/302a/302b穿過阻障層106並延伸至通道層104中。在一實施例中，至少一溝渠110/302a/302b的底面低於通道層104中的二維電子氣105。閘極G配置於阻障層104上、填入至少一溝渠110/302a/302b並與通道層104接觸。源極S與汲極D配置於閘極G兩側的阻障層106以及通道層104中。在一實施例中，源極S與汲極D電性連接至通道層104中二維電子氣105。
在一實施例中，增強型HEMT元件10/12更包括負電區112，其配置於通道層104中且環繞至少一溝渠110的側壁與底部。負電區112包括氟離子。
在一實施例中，在增強型HEMT元件14/15中，至少一溝渠包括彼此分開的溝渠302a、302b，且溝渠302a、302b之間的距離小於等於1微米。在一實施例中，增強型HEMT元件14更包括負電區300，其配置於溝渠302a、302b之間的通道層104中。
在一實施例中，增強型HEMT元件10/11/12/13/14/15/16更包括鈍化層108，配置於閘極G與阻障層104之間。更具體地說，鈍化層108配置於閘極G的上部電極與阻障層104之間。在一實施例中，鈍化層108包括氧化矽、氮化矽、氮氧化矽或其組合。
在一實施例中，增強型HEMT元件12/13/14/15/16中，閘極G包括下部閘極200/304a/304b/404、介電層202/306/406以及上部閘極204/308/408，下部閘極200/304a/304b/404配置於至少一溝渠110/302a/302b中，上部閘極204/308/408配置於下部閘極200/304a/304b/404上，且介電層202/306/406配置於下部閘極與上部閘極之間。介電層202/306/406的材料包括氧化鋁。在一實施例中，介電層202/306/406更配置於上部閘極204/308/408與阻障層106之間。此外，鈍化層108配置於介電層202/306/406與阻障層106之間。
在一實施例中，在增強型HEMT元件16更包括阻障層402，其配置於至少一溝渠110中，且被下部閘極404所環繞。阻障層402具有閃鋅結構。阻障層402的材料包括Al xGa yIn 1-x-yN，x≧0，y≧0，且x+y≦1。
以下，將參照圖8D、圖9以及圖10說明本發明的替代性結構。在一實施例中，本發明提供一種增強型HEMT元件17/18/19，其包括基板100、通道層104、阻障層106、阻障層500/501、閘極G、源極S與汲極D。通道層104配置於基板100上。阻障層106配置於通道層104上，其中至少一溝渠110穿過阻障層106並延伸至通道層104中。閘極G配置於阻障層106上並填入至少一溝渠110中。在一實施例中，閘極G包括下部閘極502、介電層504以及上部閘極506，下部閘極502配置於至少一溝渠110中，上部閘極506配置於下部閘極502上，且介電層504配置於下部閘極506與上部閘極502之間。
阻障層500/501配置於閘極G與通道層104之間。阻障層500/501具有閃鋅結構或纖鋅結構。阻障層500/501的材料包括Al xGa yIn 1-x-yN，x≧0，y≧0，且x+y≦1。在一實施例中，阻障層500帶有負電。在另一實施例中，阻障層501不帶電。源極S與汲極D配置於閘極G兩側的阻障層106以及通道層104中。在一實施例中，源極S與汲極D電性連接至通道層104中二維電子氣105。
綜上所述，在一些增強型HEMT元件中，將閘極設計為與通道層實體接觸，進一步地說，增強型HEMT元件開啟時的電流，透過閘極傳導，可改善因蝕刻不穩造成的電性不均，並降低元件開啟時的通道電阻。此外，在一些增強型HEMT元件中，於下部閘極周圍設置負電區、無極性結構或高阻障層，可大幅提高臨界電壓並有效降低漏電流。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、11、12、13、14、15、16、17、18、19‧‧‧增強型HEMT元件
100‧‧‧基板
102‧‧‧緩衝層
104‧‧‧通道層
105‧‧‧二維電子氣
106、402、500、501‧‧‧阻障層
108‧‧‧鈍化層
110、302a、302b‧‧‧溝渠
200、304a、304b、404、502‧‧‧下部閘極
204、306、406、504‧‧‧介電層
206、308、408、506‧‧‧上部閘極
300‧‧‧負電區
400‧‧‧間隙壁
D‧‧‧汲極
G‧‧‧閘極
S‧‧‧源極
圖1A至圖1D是依照本發明一實施例所繪示的一種增強型HEMT元件的形成方法的剖面示意圖。 圖2是依照本發明一實施例所繪示的一種增強型HEMT元件的剖面示意圖。 圖3A至圖3C是依照本發明另一實施例所繪示的一種增強型HEMT元件的形成方法的剖面示意圖。 圖4是依照本發明另一實施例所繪示的一種增強型HEMT元件的剖面示意圖。 圖5A至圖5E是依照本發明又一實施例所繪示的一種增強型HEMT元件的形成方法的剖面示意圖。 圖6是依照本發明又一實施例所繪示的一種增強型HEMT元件的剖面示意圖。 圖7A至圖7F是依照本發明又一實施例所繪示的一種增強型HEMT元件的形成方法的剖面示意圖。 圖8A至圖8D是依照本發明一實施例所繪示的一種增強型HEMT元件的形成方法的剖面示意圖。 圖9是依照本發明一實施例所繪示的一種增強型HEMT元件的剖面示意圖。 圖10是依照本發明另一實施例所繪示的一種增強型HEMT元件的剖面示意圖。

Claims (13)

  1. 一種增強型高電子遷移率電晶體元件，包括：一通道層，配置於一基板上，其中該通道層包括二維電子氣；一第一阻障層，配置於該通道層上，其中至少一溝渠穿過該第一阻障層並延伸至該通道層中；一導體閘極，配置於該第一阻障層上、填入該至少一溝渠並與該通道層接觸，其中該導體閘極與該二維電子氣接觸；以及一源極與一汲極，配置於該導體閘極兩側的該第一阻障層以及該通道層中。
  2. 如申請專利範圍第1項所述的增強型高電子遷移率電晶體元件，更包括一負電區，其配置於該通道層中且環繞該至少一溝渠的側壁與底部。
  3. 如申請專利範圍第1項所述的增強型高電子遷移率電晶體元件，其中該導體閘極包括：一下部閘極，配置於該至少一溝渠中；以及一上部閘極，配置於該下部閘極上，其中一介電層配置於該下部閘極與該上部閘極之間。
  4. 如申請專利範圍第3項所述的增強型高電子遷移率電晶體元件，更包括一第二阻障層，其配置於該至少一溝渠中，且被該下部閘極所環繞。
  5. 如申請專利範圍第4項所述的增強型高電子遷移率電晶體元件，其中該第二阻障層具有閃鋅結構。
  6. 如申請專利範圍第3項所述的增強型高電子遷移率電晶體元件，其中該介電層更配置於該上部閘極與該第一阻障層之間。
  7. 如申請專利範圍第3項所述的增強型高電子遷移率電晶體元件，更包括一鈍化層，其配置於該介電層與該第一阻障層之間。
  8. 如申請專利範圍第1項所述的增強型高電子遷移率電晶體元件，其中該至少一溝渠包括彼此分開的二溝渠，且該二溝渠之間的距離小於等於1微米。
  9. 如申請專利範圍第8項所述的增強型高電子遷移率電晶體元件，更包括一負電區，其配置於該二溝渠之間的該通道層中。
  10. 一種增強型高電子遷移率電晶體元件，包括：一通道層，配置於一基板上，其中該通道層包括二維電子氣；一第一阻障層，配置於該通道層上，其中至少一溝渠穿過該第一阻障層並延伸至該通道層中；一閘極，配置於該第一阻障層上並填入該至少一溝渠；一第二阻障層，配置於該閘極與該通道層之間，且位於該至少一溝渠的側壁以及底部上；以及一源極與一汲極，配置於該閘極兩側的該第一阻障層以及該通道層中。
  11. 如申請專利範圍第10項所述的增強型高電子遷移率電晶體元件，其中該第二阻障層具有閃鋅結構或纖鋅結構。
  12. 如申請專利範圍第10項所述的增強型高電子遷移率電晶體元件，其中該第二阻障層帶有負電或不帶電。
  13. 如申請專利範圍第10項所述的增強型高電子遷移率電晶體元件，其中該閘極包括：一下部閘極，配置於該至少一溝渠中；以及一上部閘極，配置於該下部閘極上，其中一介電層配置於該下部閘極與該上部閘極之間。
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