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TWI530093B - 共模雜訊抑制電路 - Google Patents

共模雜訊抑制電路 Download PDF

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Publication number
TWI530093B
TWI530093B TW103115819A TW103115819A TWI530093B TW I530093 B TWI530093 B TW I530093B TW 103115819 A TW103115819 A TW 103115819A TW 103115819 A TW103115819 A TW 103115819A TW I530093 B TWI530093 B TW I530093B
Authority
TW
Taiwan
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double
turn
common mode
transmission line
mode noise
Prior art date
Application number
TW103115819A
Other languages
English (en)
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TW201543808A (zh
Inventor
吳宗霖
蕭志穎
Original Assignee
國立臺灣大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立臺灣大學 filed Critical 國立臺灣大學
Priority to TW103115819A priority Critical patent/TWI530093B/zh
Priority to US14/474,714 priority patent/US9257955B2/en
Publication of TW201543808A publication Critical patent/TW201543808A/zh
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H1/0007—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network of radio frequency interference filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/42—Networks for transforming balanced signals into unbalanced signals and vice versa, e.g. baluns
    • H03H7/425—Balance-balance networks
    • H03H7/427—Common-mode filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0107—Non-linear filters

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  • Filters And Equalizers (AREA)

Description

共模雜訊抑制電路
本發明有關於一種共模雜訊抑制電路，主要用以抑制進入的共模雜訊，並使得進入的差模雜訊幾乎不產生損耗。
隨著科技的快速發展，數位電路的操作速度及時脈頻率越來越高，使得差動微帶線及帶狀線被廣泛的應用在高速資料傳送。在理想狀況下，差動傳輸線具高抗雜訊、低電磁輻射和低串音效應的特性，但是在實際電子電路設計中，不對稱的電路結構的使用往往又是不可避免的。
一般而言，為了節省電路的面積，非對稱佈線的設計及使用往往是無可避免的，此外在電路上的轉彎、穿過槽孔或開槽亦會產生不連續的情形，而在訊號輸出時亦可能產生大小及相位有非對稱的情形。上述的這些原因往往會使得差模訊號轉換成共模雜訊，共模雜訊會藉著接地面傳送到板邊、連接的導線或其屏蔽金屬，並容易導致嚴重的電磁干擾問題，進而影響射頻電路或是天線的運作。
請配合參閱第1圖所示，為習用共模雜訊抑制電路10的構造示意圖，其主要包括一共模扼流圈(Coinmon-Mode Choke)11、一第一輸入端131、一第一輸出端133、一第二輸入端151及一第二輸出端153，透過共模扼 流圈11之鐵磁材料的高電感特性，將可抑制共模雜訊的產生。但因為共模扼流圈11之鐵磁性材質的導磁係數(Permeability)在高頻時衰減非常迅速，使得共模扼流11不適用於GHz級以上的高速訊號介面。
本發明之一目的，在於提供一種共模雜訊抑制電路，主要在共模雜訊抑制電路內設置至少一電阻，以提高共模雜訊抑制電路對共模訊號所造成的損耗，使得共模訊號在進入共模雜訊抑制電路後，不會由輸入端或輸出端輸出，藉此以達到抑制共模訊號的目的。
本發明之一目的，在於提供一種共模雜訊抑制電路，主要包括至少一第一輸入端、至少一第二輸入端、至少一第一輸出端及至少一第二輸出端，並透過對稱的方式將至少一電阻、至少一電感及至少一電容連接上述四個端點。使得共模訊號在進入共模雜訊抑制電路後被轉換成熱能，而差模訊號則會通過共模雜訊抑制電路，且不會產生損耗。
本發明之一目的，在於提供一種共模雜訊抑制電路，主要透過對稱的方式設置共模雜訊抑制電路，使得共模雜訊抑制電路不會對進入的差模訊號造成損耗。
本發明之一目的，在於提供一種共模雜訊抑制電路，主要包括一第一傳輸線路、一第二傳輸線路、一第一連接線路、一第二連接線路及一第三連接線路，其中第一連接線路及第二連接線路的兩端分別連接第一傳輸線路及第二傳輸線路，而第三連接線路的兩端則分別連接第一連接線路及第二連接線路，並使得第一傳輸線路及第二傳輸線路以第三連接線 路為對稱線並相互對稱。
為達到上述目的，本發明提供一種共模雜訊抑制電路，包括：一第一傳輸線路，包括：一第一輸入端；一第一輸出端；至少一第一電感，位於該第一輸入端及該第一輸出端之間；一第二傳輸線路，包括：一第二輸入端；一第二輸出端；至少一第二電感，位於該第二輸入端及該第二輸出端之間；一第一連接線路，連接該第一輸入端及該第二輸入端，並包括至少一第一雙埠元件及至少一第二雙埠元件，其中該第一雙埠元件及該第二雙埠元件串聯，且串聯之該第一雙埠元件及該第二雙埠元件之間透過一第三電感連接接地端；一第二連接線路，連接該第一輸出端及該第二輸出端，並包括至少一第三雙埠元件及至少一第四雙埠元件，其中該第三雙埠元件及該第四雙埠元件串聯，且串聯之該第三雙埠元件及該第四雙埠元件之間透過一第四電感連接接地端；及一第三連接線路，包括至少一第一電阻及至少一第二電阻，其中該第三連接線路的一端連接該串聯之第一雙埠元件及第二雙埠元件之間，而另一端則連接該串聯之第三雙埠元件及第四雙埠元件之間，且該串聯之第一電阻及該第二電阻之間透過一第五雙埠元件連接接地端，其中該第一雙埠元件、該第二雙埠元件、該第三雙埠元件、該第四雙埠元件及該第五雙埠元件具有電容的特性。
此外，本發明還提供另一種共模雜訊抑制電路，包括：一第一傳輸線路，包括：一第一輸入端；一第一輸出端；複數個第一電感，以串聯的方式設置在該第一輸入端及該第一輸出端之間；一第二傳輸線路，包括：一第二輸入端；一第二輸出端；複數個第二電感，以串聯的方式設置在於該第二輸入端及該第二輸出端之間；一第一連接線路，連接該第一 輸入端及該第二輸入端，並包括至少一第一雙埠元件及至少一第二雙埠元件，其中該第一雙埠元件與該第二雙埠元件串聯，且該第一雙埠元件及該第二雙埠元件之間透過一第三電感連接接地端；一第二連接線路，連接該第一輸出端及該第二輸出端，並包括至少一第三雙埠元件及至少一第四雙埠元件，其中該第三雙埠元件與該第四雙埠元件串聯，且該第三雙埠元件及該第四雙埠元件之間透過一第四電感連接接地端；及一第三連接線路，包括至少一第一電阻及至少一第二電阻，且該第一電阻串聯該第二電阻，其中該第三連接線路的一端連接該第一雙埠元件及該第二雙埠元件之間，而另一端則連接該第三雙埠元件及該第四雙埠元件之間，且該第一電阻及該第二電阻之間透過一第五雙埠元件連接接地端，其中該第一雙埠元件、該第二雙埠元件、該第三雙埠元件、該第四雙埠元件及該第五雙埠元件具有電容的特性。
在本發明共模雜訊抑制電路一實施例中，其中第一雙埠元件、第二雙埠元件、第三雙埠元件、第四雙埠元件、第五雙埠元件及/或第六雙埠元件為電容或二極體。
在本發明共模雜訊抑制電路一實施例中，其中第一傳輸線路、第一雙埠元件及第三雙埠元件被定義為一第一區塊，而第二傳輸線路、第二雙埠元件及第四雙埠元件則被定義為一第二區塊，且第一區塊與第二區塊以第三連接線路為對稱線相互對稱。
在本發明共模雜訊抑制電路一實施例中，其中第一連接線路包括一第一節點，第一節點的兩端分別設置相同數量的第一雙埠元件及第二雙埠元件，且第一節點透過第三電感連接接地端；第二連接線路包括一 第二節點，第二節點的兩端分別設置相同數量的第三雙埠元件及第四雙埠元件，且第二節點透過第四電感連接接地端。
在本發明共模雜訊抑制電路一實施例中，其中第三連接線路的兩端分別連接第一節點及第二節點。
在本發明共模雜訊抑制電路一實施例中，其中第三連接線路包括一第三節點，第三節點的兩端分別設置相同數量的第一電阻及第二電阻，且第三節點透過第五雙埠元件連接接地端。
在本發明共模雜訊抑制電路一實施例中，還包括至少一第四連接線路，第四連接線路的一端連接第一傳輸線路上複數個串聯之第一電感之間，而第四連接線路的另一端則連接第二傳輸線路上複數個串聯之第二電感之間，其中第四連接線路上設置至少一第六雙埠元件。
在本發明共模雜訊抑制電路一實施例中，其中第一電感及第二電感的數量為三個或三個以上，而第四連接線路的數量則比第一電感及第二電感的數量少一個，且第四連接線路的一端連接第一傳輸線路上相鄰的第一電感之間，而第四連接線路的另一端則連接第二傳輸線路上相鄰的第二電感之間。
10‧‧‧共模雜訊抑制電路
11‧‧‧共模扼流圈
131‧‧‧第一輸入端
133‧‧‧第一輸出端
151‧‧‧第二輸入端
153‧‧‧第二輸出端
20‧‧‧共模雜訊抑制電路
21‧‧‧第一傳輸線路
211‧‧‧第一輸入端
213‧‧‧第一輸出端
215‧‧‧第一電感
221‧‧‧第三電感
223‧‧‧第四電感
225‧‧‧第五雙埠元件
23‧‧‧第二傳輸線路
231‧‧‧第二輸入端
233‧‧‧第二輸出端
235‧‧‧第二電感
241‧‧‧第一區塊
243‧‧‧第二區塊
25‧‧‧第一連接線路
251‧‧‧第一雙埠元件
252‧‧‧第二雙埠元件
253‧‧‧第一節點
27‧‧‧第二連接線路
271‧‧‧第三雙埠元件
272‧‧‧第四雙埠元件
273‧‧‧第二節點
29‧‧‧第三連接線路
291‧‧‧第一電阻
292‧‧‧第二電阻
293‧‧‧第三節點
325‧‧‧第五電容
351‧‧‧第一電容
352‧‧‧第二電容
371‧‧‧第三電容
372‧‧‧第四電容
425‧‧‧第五二極體
451‧‧‧第一二極體
452‧‧‧第二二極體
471‧‧‧第三二極體
472‧‧‧第四二極體
50‧‧‧共模雜訊抑制電路
51‧‧‧第一傳輸線路
511‧‧‧第一輸入端
513‧‧‧第一輸出端
515‧‧‧第一電感
53‧‧‧第二傳輸線路
531‧‧‧第二輸入端
533‧‧‧第二輸出端
535‧‧‧第二電感
541‧‧‧第一區塊
543‧‧‧第二區塊
55‧‧‧第一連接線路
551‧‧‧第一雙埠元件
552‧‧‧第二雙埠元件
553‧‧‧第一節點
56‧‧‧第四連接線路
561‧‧‧第六雙埠元件
57‧‧‧第二連接線路
571‧‧‧第三雙埠元件
572‧‧‧第四雙埠元件
573‧‧‧第二節點
59‧‧‧第三連接線路
591‧‧‧第一電阻
592‧‧‧第二電阻
593‧‧‧第三節點
625‧‧‧第五電容
651‧‧‧第一電容
652‧‧‧第二電容
661‧‧‧第六電容
671‧‧‧第三電容
672‧‧‧第四電容
725‧‧‧第五二極體
751‧‧‧第一二極體
752‧‧‧第二二極體
761‧‧‧第六二極體
771‧‧‧第三二極體
772‧‧‧第四二極體
第1圖：為習用共模雜訊抑制電路的構造示意圖；第2圖：為本發明共模雜訊抑制電路一實施例的電路連接示意圖；第3圖：為本發明共模雜訊抑制電路又一實施例的電路連接 示意圖；第4圖：為本發明共模雜訊抑制電路又一實施例的電路連接示意圖；第5圖：為本發明共模雜訊抑制電路又一實施例的電路連接示意圖；第6圖：為本發明共模雜訊抑制電路又一實施例的電路連接示意圖；第7圖：為本發明共模雜訊抑制電路又一實施例的電路連接示意圖；及第8圖：為本發明共模雜訊抑制電路又一實施例的電路連接示意圖。
雖然已透過舉例方式在圖式中描述了本發明的具體實施方式，並在本文中對其作了詳細的說明，但是本發明還允許有各種修改和替換形式。本發明之圖式內容可為不等比例，圖式及其詳細的描述僅為特定型式的揭露，並不為本發明的限制，相反的，依據專利範圍之精神和範圍內進行修改、均等構件及其置換皆為本發明所涵蓋的範圍。
請參閱第2圖，為本發明共模雜訊抑制電路一實施例的電路示意圖。如圖所示，本發明所述之共模雜訊抑制電路20主要包括一第一傳輸線路21、一第二傳輸線路23、一第一連接線路25、一第二連接線路27及一第三連接線路29，其中第一傳輸線路21包括一第一輸入端211及一第一輸出 端213，而第二傳輸線路23則包括一第二輸入端231及一第二輸出端233。
在本發明實施例中，第一傳輸線路21之第一輸入端211及第二輸入端213之間設置至少一第一電感215，而第二傳輸線路23之第二輸入端231及第二輸出端233之間則設置至少一第二電感235。在本發明一實施例中，第一電感215及第二電感235可為相同電感值的電感。在本發明一實施例中，第一傳輸線路21的至少一第一電感215與第二傳輸線路23的至少一第二電感235之間，亦可成產生耦合的情形。
第一連接線路25用以連接第一傳輸線21及第二傳輸線23，其中第一連接線路25的兩端分別連接第一輸入端211及第二輸入端231。第一連接線路25包括至少一第一雙埠元件251及至少一第二雙埠元件252，其中第一雙埠元件251及第二雙埠元件252串聯，且第一雙埠元件251及第二雙埠元件252之間透過一第三電感221連接接地端，例如將串聯之第一雙埠元件251及第二雙埠元件252之間定義一第一節點253，其中第一節點253透過第三電感221連接接地端。當然在不同實施例中，第一雙埠元件251及第二雙埠元件252的數量亦可為兩個以上，並在第一節點253的兩端分別設置相同數量的第一雙埠元件251及第二雙埠元件252。在本發明一實施例中，第一雙埠元件251及第二雙埠元件252亦可為相同的元件，例如相同的電容或二極體。
第二連接線路27用以連接第一傳輸線21及第二傳輸線23，其中第二連接線路27的兩端分別連接第一輸出端213及第二輸出端233。第二連接線路27包括至少一第三雙埠元件271及第四雙埠元件272，且第三雙埠元件271及第四雙埠元件272串聯，其中串聯之第三雙埠元件271及第四雙埠元件272之間透過一第四電感223連接接地端，例如在串聯之第三雙埠元件271 及第四雙埠元件272之間定義一第二節點273，其中第二節點273透過第四電感223連接接地端。當然在不同實施例中，第三雙埠元件271及第四雙埠元件272的數量亦可為兩個以上，並在第二節點273的兩端分別設置有相同數量的第三雙埠元件271及第四雙埠元件272。在本發明一實施例中，第三雙埠元件271及第四雙埠元件272亦可為相同的元件，例如相同的電容或二極體。
第三連接線路29連接第一連接線路25及第二連接線路27，其中第三連接線路29的一端連接在串聯之第一雙埠元件251及第二雙埠元件252之間，而另一端則連接在串聯之第三雙埠元件271及第四雙埠元件272之間，例如第三連接線路29的一端連接第一節點253，而第三連接線路29的另一端則連接第二節點273。
在本發明一實施例中，第三連接線路29包括至少一第一電阻291及至少一第二電阻292，且第一電阻291與第二電阻292串聯，其中串聯之第一電阻291及第二電阻292之間透過第五雙埠元件225連接接地端，例如串聯之第一電阻291及第二電阻292之間可定義一第三節點293，且第三節點293透過第五雙埠元件225連接接地端。當然串聯之第一電阻291及第二電阻292的數量亦可為兩個以上，並使得第三節點293的兩端分別設置相同數量的第一電阻291及第二電阻292。
本發明實施例所述之共模雜訊抑制電路20的第一傳輸線路21及第二傳輸線路23以對稱的方式設置，例如以第三連接線路29為對稱線相互對稱。以第2圖所述之方向為例，可將第一傳輸線路21及位於第三連接線路29上方的第一雙埠元件251及第三雙埠元件271定義為第一區塊241，並將第二傳輸線路23及位於第三連接線路29下方的第二雙埠元件252及第四 雙埠元件272定義為第二區塊243，其中第一區塊241及第二區塊243將會以第三連接線路29為對稱線相互對稱。在本發明上述實施例所述之對稱主要是電路元件的對稱，例如電感、電容、電阻或二極體等，但各個對稱之電路元件的數值並不一定要是對稱或相同。
依據能量守恆定律，共模訊號的能量會滿足以下公式1=|Scc11|2+|Scc21|2+|Sdc11|2+|Sdc21|2+δ 公式(1)其中|Scc11| dB可用以表示共模訊號輸入第一輸入端211的反射損失(return loss)；|Scc21| dB可用以表示共模訊號由第一輸入端211傳輸至第一輸出端213的饋入損失(insertion loss)；|Sdc11|及|Sdc21|表示共模能量轉換至差模(模態轉換mode conversion)；而δ則表示電路對共模訊號所造成的損耗，此一損耗可能來自於金屬導線、材料基板或電路本身。
一般而言共模雜訊抑制電路通常是以對稱的方式設置，例如本發明實施例所述之第一傳輸線路21及第二傳輸線路23(第一區塊241及第二區塊243)以第三連接線路29為對稱線相互對稱，因此模態轉換|Sdc11|及|Sdc21|可被忽略，使得上述的公式(1)可被簡化為1=|Scc11|2+|Scc21|2+δ 公式(2)在習用技術中電路內金屬導線及材料基板的損耗極小，因此可進一步將公式(2)簡化為1=|Scc11|2+|Scc21|2 公式(3)如公式(3)所顯示的內容，可得知對習用技術而言，若不希望共模訊號通過，通常會使得|Scc21|趨近於0，而|Scc11|則會趨近於1，換言之共模訊號將會被反射。如此一來雖然可以解決共模訊號穿透的問題，但反射的共模訊號通 常是不可預期的，並可能被其他輻射體輻射，進而干擾射頻電路或天線的運作。
在本發明實施例中，由於第一傳輸線路21及第二傳輸線路23(第一區塊241及第二區塊243)相互對稱，因此差模訊號由第一輸入端211及第二輸入端231輸入，並由第一輸出端213及第二輸出端233輸出的過程中，共模雜訊抑制電路20幾乎不會對差模訊號造成損耗。另外藉由共模雜訊抑制電路20內所設置的第一電阻291及第二電阻292，可使得進入共模雜訊抑制電路20的共模訊號，被共模雜訊抑制電路20的第一電阻291及第二電阻292轉換成熱能。
以公式(2)為例，當δ的值增加時，|Scc11|及|Scc21|便可同時減小，例如若δ的數值趨近於1，則|Scc11|及|Scc21|便可同時趨近於0。換言之，當共模訊號進入共模雜訊抑制電路20後，便不會由第一輸入端211或第一輸出端213輸出，藉此將可達到抑制共模雜訊的目的。第二輸入端231及第二輸出端233的原理亦與第一輸入端211及第一輸出端213相同，在此便不再贅述。
本發明實施例所述之第一雙埠元件251、第二雙埠元件252、第三雙埠元件271、第四雙埠元件272及第五雙埠元件225可為具有電容特性的元件，例如為電容或二極體。在本發明一實施例中，第一雙埠元件251、第二雙埠元件252、第三雙埠元件271、第四雙埠元件272及第五雙埠元件225可分別為第一電容351、第二電容352、第三電容371、第四電容372及第五電容325，如第3圖所示，其中第一電容351、第二電容352、第三電容371、第四電容372及第五電容325的電容值可為相同或不相同。在不同實施例中，第 一雙埠元件251、第二雙埠元件252、第三雙埠元件271、第四雙埠元件272及第五雙埠元件225亦可分別為第一二極體451、第二二極體452、第三二極體471、第四三二極體472及第五二極體425，如第4圖所示，其中第一二極體451、第二二極體452、第三二極體471、第四三二極體472及第五二極體425可為相同或不相同的二極體。此外在實際應用時，第一雙埠元件251、第二雙埠元件252、第三雙埠元件271、第四雙埠元件272及第五雙埠元件225亦可分別為電容或二極體，同樣可使得共模雜訊抑制電路20具有抑制共模訊號的功能。
請參閱第5圖，為本發明共模雜訊抑制電路又一實施例的電路示意圖。如圖所示，本發明所述之共模雜訊抑制電路50主要包括一第一傳輸線路51、一第二傳輸線路53、一第一連接線路55、一第二連接線路57及一第三連接線路59，其中第一傳輸線路51包括一第一輸入端511及一第一輸出端513，而第二傳輸線路53則包括一第二輸入端531及一第二輸出端533。
在本發明實施例中，第一傳輸線路51之第一輸入端511及第二輸入端513之間設置複數第一電感515，其中複數個第一電感515以串聯的方式連接。此外第二傳輸線路53之第二輸入端531及第二輸出端533之間則設置複數個第二電感535，其中複數個第二電感535以串聯的方式連接。在本發明一實施例中，第一電感515及第二電感535可為相同電感值的電感。在本發明一實施例中，第一傳輸線路51的第一電感515與第二傳輸線路53的第二電感535之間，亦可成產生耦合的情形。
第一連接線路55用以連接第一傳輸線51及第二傳輸線53，其中第一連接線路55的兩端分別連接第一輸入端511及第二輸入端531。第一 連接線路55包括至少一第一雙埠元件551及至少一第二雙埠元件552，其中第一雙埠元件551及第二雙埠元件552串聯，且串聯之第一雙埠元件551及第二雙埠元件552之間透過一第三電感221連接接地端，例如串聯之第一雙埠元件551及第二雙埠元件552之間定義一第一節點553，其中第一節點553透過第三電感221連接接地端。當然在不同實施例中，第一雙埠元件551及第二雙埠元件552的數量亦可為兩個以上，並在第一節點553的兩端分別設置有相同數量的第一雙埠元件551及第二雙埠元件552。在本發明一實施例中，第一雙埠元件551及第二雙埠元件552亦可為相同的元件，例如相同的電容或二極體。
第二連接線路57用以連接第一傳輸線51及第二傳輸線53，其中第二連接線路57的兩端分別連接第一輸出端513及第二輸出端533。第二連接線路57包括至少一第三雙埠元件571及至少一第四雙埠元件572，且第三雙埠元件571與第四雙埠元件572串聯，其中串聯之第三雙埠元件571及第四雙埠元件572之間透過一第四電感223連接接地端，例如於串聯之第三雙埠元件571及第四雙埠元件572之間定義一第二節點573，其中第二節點573透過第四電感223連接接地端。當然在不同實施例中，第三雙埠元件571及第四雙埠元件572的數量亦可為兩個以上，並在第二節點573的兩端分別設置有相同數量的第三雙埠元件571及第四雙埠元件572。在本發明一實施例中，第三雙埠元件771及第四雙埠元件572亦可為相同的元件，例如相同的電容或二極體。
第三連接線路59連接第一連接線路55及第二連接線路57，其中第三連接線路59的一端連接第一雙埠元件551及第二雙埠元件552之間，而另一端則連接串聯之第三雙埠元件571及第四雙埠元件572之間，例如第三連接線路59的一端連接第一連接線路55的第一節點553，而第三連接線路59的 另一端則連接第二連接線路57的第二節點573。
在本發明一實施例中，第三連接線路59包括至少一第一電阻591及至少一第二電阻592，且第一電阻591串聯第二電阻592，其中串聯之第一電阻591及第二電阻592之間透過第五雙埠元件225連接接地端，例如串聯之第一電阻591及第二電阻592之間可定義一第三節點593，且第三節點593透過第五雙埠元件225連接接地端。當然串聯之第一電阻591及第二電阻592的數量亦可為兩個以上，並使得第三節點593的兩端分別設置相同數量的第一電阻591及第二電阻592。
本發明實施例所述之共模雜訊抑制電路50的第一傳輸線路51及第二傳輸線路53以對稱的方式設置，例如以第三連接線路59為對稱線相互對稱。以第5圖所述之方向為例，第一傳輸線路51及位於第三連接線路59上方的第一雙埠元件551及第三雙埠元件571可定義為第一區塊541，而第二傳輸線路53及位於第三連接線路59下方的第二雙埠元件552及第四雙埠元件572則可定義為第二區塊543，其中第一區塊541及第二區塊543以第三連接線路59為對稱線相互對稱。在本發明上述實施例所述之對稱主要是電路元件的對稱，例如電感、電容、電阻或二極體等，但各個對稱之電路元件的數值並不一定要是對稱或相同。
由於第一傳輸線路51及第二傳輸線路53(第一區塊541及第二區塊543)相互對稱，因此差模訊號由第一輸入端511及第二輸入端531輸入，並由第一輸出端513及第二輸出端533輸出的過程中，共模雜訊抑制電路50幾乎不會對差模訊號造成損耗。相對之下，當共模訊號進入共模雜訊抑制電路50時，則會被共模雜訊抑制電路50的第一電阻591及第二電阻592 轉換成熱能。換言之，當共模訊號進入共模雜訊抑制電路50後，便不會由輸入端511/531及輸出端513/533輸出，藉此以達到抑制共模雜訊的目的。
在本發明一實施例中，共模雜訊抑制電路50亦可包括至少一第四連接線路56，用以連接第一傳輸線51及第二傳輸線53，其中第四連接線路56上設置至少一第六雙埠元件561。第四連接線路56的一端連接第一傳輸線路51上複數個串聯之第一電感515之間，而第四連接線路56的另一端則連接第二傳輸線路53上複數個串聯之第二電感535之間。例如當第一電感515及第二電感535的數量為兩個時，可將第四連接線路56的一端連接在兩個串聯的第一電感515之間，並將第四連接線路56的另一端連接在兩個串聯的第二電感535之間。透過第四連接線路56上之第六雙埠元件561的設置，將可進一步調整共模雜訊抑制電路50增加差模訊的傳輸頻寬。
本發明實施例所述之第一雙埠元件551、第二雙埠元件552、第三雙埠元件571、第四雙埠元件572、第五雙埠元件225及第六雙埠元件561為具有電容特性的元件，在本發明一實施例中，第一雙埠元件551、第二雙埠元件552、第三雙埠元件571、第四雙埠元件572、第五雙埠元件225及第六雙埠元件561可分別為第一電容651、第二電容652、第三電容671、第四電容672、第五電容625及第六電容661，如第6圖所示，其中第一電容651、第二電容652、第三電容671、第四電容672、第五電容625及/或第六電容661的電容值可為相同或不同。在不同實施例中，第一雙埠元件551、第二雙埠元件552、第三雙埠元件571、第四雙埠元件572及第五雙埠元件225亦可分別為第一二極體751、第二二極體752、第三二極體771、第四二極體772及第五二極體725，而位於第四連接線路56上的第六雙埠元件561的數量可為複數個，例 如在第四連接線路56上設置一第六二極體761及一第七二極體762，其中第一二極體751、第二二極體752、第三二極體771、第四二極體772、第五二極體725、第六二極體761及第七二極體762可為相同或不同的二極體，如第7圖所示。
在本發明一實施例中，如第8圖所示，第一傳輸線路51上可設置三個或三個以上的第一電感515，而第二傳輸線路53上亦可設置三個或三個以上的第二電感535。第四連接線路56的數量亦可為複數個，例如第四連接線路56的數量比第一電感515及第二電感535的數量少一個，其中各個第四連接線路56皆包括至少一第六雙埠元件561。此外，各個第四連接線路56的一端連接第一傳輸線路51上相鄰的兩個第一電感515之間，而各個第四連接線路56的另一端則連接第二傳輸線路53上相鄰的兩個第二電感535之間。
在本發明中所述之連接指的是一個或多個物體或構件之間的直接連接或者是間接連接，例如可在一個或多個物體或構件之間存在有一個或多個中間連接物。
說明書之系統中所描述之也許、必須及變化等字眼並非本發明之限制。說明書所使用的專業術語主要用以進行特定實施例的描述，並不為本發明的限制。說明書所使用的單數量詞(如一個及該個)亦可為複數個，除非在說明書的內容有明確的說明。例如說明書所提及之一個裝置可包括有兩個或兩個以上之裝置的結合，而說明書所提之一物質則可包括有多種物質的混合。
以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍，即凡依本發明申請專利範圍所述之形狀、構造、特徵 及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

Claims (14)

  1. 一種共模雜訊抑制電路，包括：一第一傳輸線路，包括：一第一輸入端；一第一輸出端；至少一第一電感，位於該第一輸入端及該第一輸出端之間；一第二傳輸線路，包括：一第二輸入端；一第二輸出端；至少一第二電感，位於該第二輸入端及該第二輸出端之間，其中該第一傳輸線路的該第一電感與該第二傳輸線路的該第二電感耦合；一第一連接線路，連接該第一輸入端及該第二輸入端，並包括至少一第一雙埠元件及至少一第二雙埠元件，其中該第一雙埠元件及該第二雙埠元件串聯，且串聯之該第一雙埠元件及該第二雙埠元件之間透過一第三電感連接接地端；一第二連接線路，連接該第一輸出端及該第二輸出端，並包括至少一第三雙埠元件及至少一第四雙埠元件，其中該第三雙埠元件及該第四雙埠元件串聯，且串聯之該第三雙埠元件及該第四雙埠元件之間透過一第四電感連接接地端；及一第三連接線路，包括至少一第一電阻及至少一第二電阻，其中該第三連接線路的一端連接該串聯之第一雙埠元件及第二雙埠元件之間，而另一端則連接該串聯之第三雙埠元件及第四雙埠元件之間，且該串聯之第一電阻及該第二電阻之間透過一第五雙埠元件連接接地端，其中該第一雙埠元件、該第二雙埠元件、該第三雙埠元件、該第四雙埠元件及該第五雙埠元件具有電容的特性。
  2. 如申請專利範圍第1項所述之共模雜訊抑制電路，其中該第一雙埠元件、該第二雙埠元件、該第三雙埠元件、該第四雙埠元件及該第五雙埠元件為電容或二極體。
  3. 如申請專利範圍第1項所述之共模雜訊抑制電路，其中該第一傳輸線路、該第一雙埠元件及該第三雙埠元件被定義為一第一區塊，而該第二傳輸線路、該第二雙埠元件及該第四雙埠元件則被定義為一第二區塊，且該第一區塊與該第二區塊以該第三連接線路為對稱線相互對稱。
  4. 如申請專利範圍第1項所述之共模雜訊抑制電路，其中該第一連接線路包括一第一節點，該第一節點的兩端分別設置相同數量的第一雙埠元件及第二雙埠元件，且該第一節點透過該第三電感連接接地端；該第二連接線路包括一第二節點，該第二節點的兩端分別設置相同數量的第三雙埠元件及第四雙埠元件，且該第二節點透過該第四電感連接接地端。
  5. 如申請專利範圍第4項所述之共模雜訊抑制電路，其中該第三連接線路的兩端分別連接該第一節點及該第二節點。
  6. 如申請專利範圍第5項所述之共模雜訊抑制電路，其中該第三連接線路包括一第三節點，該第三節點的兩端分別設置相同數量的第一電阻及第二電阻，且該第三節點透過該第五雙埠元件連接接地端。
  7. 如申請專利範圍第1項所述之共模雜訊抑制電路，其中該第一雙埠元件與該第二雙埠元件相同，而第三雙埠元件則與該第四雙埠元件相同。
  8. 一種共模雜訊抑制電路，包括：一第一傳輸線路，包括：一第一輸入端；一第一輸出端；複數個第一電感，以串聯的方式設置在該第一輸入端及該第一輸出端之間；一第二傳輸線路，包括：一第二輸入端；一第二輸出端；複數個第二電感，以串聯的方式設置在於該第二輸入端及該第二輸出端之間，其中該第一傳輸線路的該第一電感與該第二傳輸線路 的該第二電感耦合；一第一連接線路，連接該第一輸入端及該第二輸入端，並包括至少一第一雙埠元件及至少一第二雙埠元件，其中該第一雙埠元件與該第二雙埠元件串聯，且該第一雙埠元件及該第二雙埠元件之間透過一第三電感連接接地端；一第二連接線路，連接該第一輸出端及該第二輸出端，並包括至少一第三雙埠元件及至少一第四雙埠元件，其中該第三雙埠元件與該第四雙埠元件串聯，且該第三雙埠元件及該第四雙埠元件之間透過一第四電感連接接地端；及一第三連接線路，包括至少一第一電阻及至少一第二電阻，且該第一電阻串聯該第二電阻，其中該第三連接線路的一端連接該第一雙埠元件及該第二雙埠元件之間，而另一端則連接該第三雙埠元件及該第四雙埠元件之間，且該第一電阻及該第二電阻之間透過一第五雙埠元件連接接地端，其中該第一雙埠元件、該第二雙埠元件、該第三雙埠元件、該第四雙埠元件及該第五雙埠元件具有電容的特性。
  9. 如申請專利範圍第8項所述之共模雜訊抑制電路，其中該第一雙埠元件、該第二雙埠元件、該第三雙埠元件、該第四雙埠元件及該第五雙埠元件為電容或二極體。
  10. 如申請專利範圍第8項所述之共模雜訊抑制電路，其中該第一傳輸線路、該第一雙埠元件及該第三雙埠元件被定義為一第一區塊，而該第二傳輸線路、該第二雙埠元件及該一第四雙埠元件則被定義為一第二區塊，且該第一區塊與該第二區塊以該第三連接線路為對稱線相互對稱。
  11. 如申請專利範圍第8項所述之共模雜訊抑制電路，還包括至少一第四連接線路，該第四連接線路的一端連接該第一傳輸線路上該串聯之第一電感之間，而該第四連接線路的另一端則連接該第二傳輸線路上該串聯之第二電感之間，其中該第四連接線路上設置至少一第六雙埠元件。
  12. 如申請專利範圍第11項所述之共模雜訊抑制電路，其中該第一電感及該第二電感的數量為三個或三個以上，而該第四連接線路的數量亦為複數個，且該第四連接線路的一端連接該第一傳輸線路上相鄰的該第一電感之間，而該第四連接線路的另一端則連接該第二傳輸線路上相鄰的該第二電感之間。
  13. 如申請專利範圍第11項所述之共模雜訊抑制電路，其中該第六雙埠元件為電容或二極體。
  14. 如申請專利範圍第8項所述之共模雜訊抑制電路，其中該第一雙埠元件與該第二雙埠元件相同，而第三雙埠元件則與該第四雙埠元件相同。
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