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KR20190096468A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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KR20190096468A
KR20190096468A KR1020180015730A KR20180015730A KR20190096468A KR 20190096468 A KR20190096468 A KR 20190096468A KR 1020180015730 A KR1020180015730 A KR 1020180015730A KR 20180015730 A KR20180015730 A KR 20180015730A KR 20190096468 A KR20190096468 A KR 20190096468A
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KR
South Korea
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layer
electrode
conductive layer
forming
base substrate
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KR1020180015730A
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Inventor
이용수
최성환
양성훈
엔귀엔탄티엔
차명근
Original Assignee
삼성디스플레이 주식회사
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Publication date
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Priority to US16/256,797 priority patent/US20190245016A1/en
Priority to CN201910106409.4A priority patent/CN110137218B/zh
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Abstract

표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되어 상기 베이스 기판 전체를 커버하고, 그라운드 전압 또는 0V 전압이 인가되는 도전층, 상기 도전층 상에 배치되는 버퍼층, 드레인 영역, 소스 영역 및 상기 드레인 영역과 상기 소스 영역 사이에 배치되는 채널 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 게이트 패턴, 상기 게이트 패턴 상에 배치되는 제2 절연층, 및 상기 액티브 패턴의 상기 소스 영역과 전기적으로 연결되는 소스 전극, 상기 액티브 패턴의 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하는 데이터 패턴을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것으로, 보다 상세하게는 저온 폴리 실리콘(low temperature poly silicon; LTPS) 공정을 이용한 스위칭 소자를 포함하는 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치들은 저온 폴리 실리콘(low temperature poly silicon; LTPS) 공정을 이용한 스위칭 소자를 포함하는 구조를 가질 수 있다. 상기 스위칭 소자의 드레인 전극과 소스 전극 사이의 드레인-소스 전류(Ids)의 구동 범위인 DR 레인지(Driving range)와 게이트 전극에 인가되는 문턱 전압(Vth)을 특성으로 갖는데, 상기 스위칭 소자들 마다의 상기 DR 레인지와 상기 문턱 전압의 산포에 의해, 상기 표시 장치의 표시 품질이 저하되는 문제가 있었다. 특히, 상기 저온 폴리 실리콘 공정을 이용한 스위칭 소자는 액티브 패턴의 채널 영역이 플로팅(floating) 된 구조로, 상기 DR 레인지와 상기 문턱 전압의 산포가 크고, 상기 표시 품질 저하 문제가 더 크게 작용할 수 있었다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 저온 폴리 실리콘 공정을 이용한 스위칭 소자의 DR 레인지와 문턱 전압의 산포를 줄여 표시 품질이 향상된 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되어 상기 베이스 기판 전체를 커버하고, 그라운드 전압 또는 0V 전압이 인가되는 도전층, 상기 도전층 상에 배치되는 버퍼층, 드레인 영역, 소스 영역 및 상기 드레인 영역과 상기 소스 영역 사이에 배치되는 채널 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 게이트 패턴, 상기 게이트 패턴 상에 배치되는 제2 절연층, 및 상기 액티브 패턴의 상기 소스 영역과 전기적으로 연결되는 소스 전극, 상기 액티브 패턴의 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하는 데이터 패턴을 포함한다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 결정화된 폴리 실리콘(poly-Si)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전층은 n+ 비정질 실리콘(n+a-Si, n+ doped amorphous silicon) 층 일 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전층의 캐리어 농도(carrier concentration)는 1×1015 개/cm3 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 버퍼층은 실리콘 화합물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 베이스 기판은 폴리이미드(PI) 필름일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 베이스 기판과 상기 도전층 사이에 배치되고 실리콘 화합물을 포함하는 하부 버퍼층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 박막 트랜지스터를 구성할 수 있다. 상기 표시 장치는 상기 박막 트랜지스터에 전기적으로 연결된 제1 전극, 상기 제1 전극과 대향하는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되는 발광 구조물을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전층은 불순물이 도핑된 폴리 실리콘(poly-Si)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전층은 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 베이스 기판 상에 상기 베이스 기판 전체를 커버하는 도전층을 형성하는 단계, 챔버 내에서 상기 도전층 상에 증착 공정을 통해 실리콘 화합물을 포함하는 버퍼층을 형성하는 단계, 상기 버퍼층을 형성한 상기 챔버 내에서 상기 버퍼층 상에 증착 공정을 통해 비정질 실리콘을 포함하는 액티브층을 형성하는 단계, 상기 비정질 실리콘을 결정화시켜 폴리 실리콘(Poly-Si)을 포함하는 액티브패턴을 형성하는 단계, 및 상기 액티브 패턴 상에 제1 절연층을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 도전층을 형성하는 단계에서, 상기 베이스 기판 상에 인(phosphorous)을 함유하는 가스와 함께 비정질 실리콘을 상기 베이스 기판 상에 증착시켜 상기 도전층을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전층, 상기 버퍼층 및 상기 액티브층은 모두 동일 챔버내에서 증착 공정을 통해 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 베이스 기판은 폴리 이미드(PI) 수지 필름일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 도전층을 형성하는 단계 전에, 상기 베이스 기판 상에 실리콘 화합물을 포함하는 하부 버퍼층을 형성하는 단계를 더 포함할 수 있다. 상기 도전층은 상기 하부 버퍼층 상에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전층의 캐리어 농도(carrier concentration)는 1×1015 개/cm3 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전층은 불순물이 도핑된 폴리 실리콘(poly-Si)을 포함할 수 있다. 상기 도전층은 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴을 형성하는 단계는, 상기 비정질 실리콘을 결정화시켜 폴리 실리콘(Poly-Si)을 포함하는 폴리 실리콘층을 형성하는 단계, 및 상기 폴리 실리콘층을 패터닝하여 상기 액티브 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 제1 절연층 상에 게이트 전극을 형성하는 단계, 상기 액티브 패턴의 일부에 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계, 상기 게이트 전극 상에 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 소스 및 드레인 전극 상에 평탄화층을 형성하는 단계, 상기 평탄화층 상에 제1 전극을 형성하는 단계, 상기 제1 전극이 형성된 상기 평탄화층 상에 상기 제1 전극을 노출시키는 개구를 갖는 화소 정의막을 형성하는 단계, 상기 화소 정의막이 형성된 상기 제1 전극 상에 발광 구조물을 형성하는 단계, 및 상기 발광 구조물 상에 제2 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되어 상기 베이스 기판 전체를 커버하고, 그라운드 전압 또는 0V 전압이 인가되는 도전층, 상기 도전층 상에 배치되는 버퍼층, 드레인 영역, 소스 영역 및 상기 드레인 영역과 상기 소스 영역 사이에 배치되는 채널 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 게이트 패턴, 상기 게이트 패턴 상에 배치되는 제2 절연층, 및 상기 액티브 패턴의 상기 소스 영역과 전기적으로 연결되는 소스 전극, 상기 액티브 패턴의 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하는 데이터 패턴을 포함한다. 상기 표시 장치는 박막 트랜지스터의 상기 액티브 패턴 아래 상기 그라운드 전압이 인가되는 상기 도전층이 위치하므로, 상기 박막 트랜지스터의 전기적 특성이 안정화 되어, 상기 표시 장치의 표시 품질이 향상될 수 있다.
또한, 상기 도전층은 베이스 기판의 전면에 대응해여 형성되는 n+ 비정질 실리콘층(n+ a-Si, n+ doped amorphous silicon)으로, 별도의 패터닝을 위한 공정이 필요 없으며, 상기 도전층의 상부에 배치되는 버퍼층과 동일한 공정에 의해 형성될 수 있으므로, 제조 공정이 단순화된 표시 장치의 구조를 제공할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 3는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 5a, 5b, 5c, 5d 및 5e는 도 1의 표시 장치의 제조 방법을 나타낸 단면도들이다.
도 6a, 6b 및 6c는 도 2의 표시 장치의 제조 방법을 나타낸 단면도들이다.
도 7a 및 7b는 도 4의 표시 장치의 제조 방법을 나타낸 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 1을 참조하면, 상기 표시 장치는 베이스 기판(100), 도전층(110), 버퍼층(120), 액티브 패턴(ACT), 제1 절연층(130), 게이트 패턴, 제2 절연층(140), 데이터 패턴, 평탄화층(150), 제1 전극(EL1), 화소 정의막(160), 발광 구조물(170) 및 제2 전극(EL2)을 포함할 수 있다.
상기 베이스 기판(100)은 투명 절연 기판을 포함할 수 있다. 예를 들면, 상기 베이스 기판(100)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 구성될 수 있다. 이 경우, 상기 투명 수지 기판은 폴리이미드계(polyimide-based) 수지, 아크릴계(acryl-based) 수지, 폴리아크릴레이트계(polyacrylate-based) 수지, 폴리카보네이트계(polycarbonate-based) 수지, 폴리에테르계(polyether-based) 수지, 술폰산계(sulfonic acid-based) 수지, 폴리에틸렌테레프탈레이트계(polyethyleneterephthalate-based) 수지 등을 포함할 수 있다. 바람직하게는 상기 베이스 기판(100)은 폴리 이미드(PI) 수지 필름 일 수 있다.
상기 도전층(110)은 상기 베이스 기판(100) 상에 배치될 수 있다. 상기 도전층(110)은 n+ 비정질 실리콘(n+a-Si, n+ doped amorphous silicon)층 일 수 있다. 상기 도전층(110)은 상기 베이스 기판(100)의 전면에 대응하여 형성되므로, 상기 도전층(110)을 형성하는 과정에서 별도의 패터닝이 필요 없다. 상기 n+ 비정질 실리콘(n+a-Si)층은 인(phosphorous)을 함유하는 가스와 함께 비정질 실리콘을 상기 베이스 기판(100) 상에 증착시켜 형성할 수 있다.
상기 도전층(110)에는 0V 전압 또는 그라운드 전압이 인가, 즉 접지될 수 있다. 예를 들면, 상기 도전층(110)은 상기 베이스 기판(100)의 전면에 대응하여 형성되므로, 상기 표시 장치의 가장자리 부분에서 상기 도전층(110)의 측면이 접지부에 연결되거나, 별도의 컨택홀을 통해 접지 배선부와 연결될 수 있다.
상기 도전층(110)은 도전성을 가질 수 있다. 구체적으로, 상기 도전층(110)은 1×1010 개/cm3 이상의 캐리어 농도(carrier concentration)를 가질 수 있다. 바람직하게는 상기 도전층(110)은 1×1015 개/cm3 이상의 캐리어 농도(carrier concentration)를 가질 수 있다.
상기 버퍼층(120)이 상기 도전층(110) 상에 배치될 수 있다. 상기 버퍼층(120)은 상기 베이스 기판(100) 및 상기 도전층(110)으로부터 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있으며, 후술할 액티브 패턴(ACT)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 액티브 패턴(ACT)을 수득하게 할 수 있다. 또한, 상기 버퍼층(120)은 상기 도전층(110)의 표면이 균일하지 않을 경우, 상기 도전층(110)의 표면의 평탄도를 향상시키는 역할을 수행할 수도 있다. 상기 버퍼층(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등 의 실리콘 화합물을 사용하여 형성될 수 있다.
상기 액티브 패턴(ACT)은 상기 버퍼층(120) 상에 배치될 수 있다. 상기 액티브 패턴(ACT)은 폴리 실리콘(poly-Si) 패턴일 수 있다. 상기 액티브 패턴(ACT)은 불순물이 도핑(doping)된 드레인 영역(D)과 소스 영역(S) 및 상기 드레인 영역(D)과 상기 소스 영역(S) 사이의 채널 영역(CH)을 포함할 수 있다.
상기 폴리 실리콘(poly-Si) 패턴은 비정질 실리콘을 먼저 증착한 후 이를 결정화함으로써 형성될 수 있다. 여기서, 비정질 실리콘은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 이후, 상기 폴리 실리콘 패턴의 일부에 불순물을 도핑하여 상기 소스 영역(S) 및 상기 드레인 영역(D)을 형성할 수 있다.
상기 제1 절연층(130)은 상기 액티브(ACT)이 배치된 상기 베이스 기판(100) 상에 배치될 수 있다. 상기 제1 절연층(130)은 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx) 등을 포함하는 금속 산화물, 실리콘 산화물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 절연층(130)은 상기 액티브(ACT)의 프로파일(profile)을 따라 상기 버퍼층(120) 상에 실질적으로 균일한 두께로 형성될 수 있다. 이 경우, 상기 제1 절연층(130)은 상대적으로 얇은 두께를 가질 수 있으며, 상기 제1 절연층(130)에는 상기 액티브 패턴(ACT)에 인접하는 단차부가 생성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 제1 절연층(130)은 상기 액티브 패턴들(ACT)을 충분하게 커버하면서 실질적으로 평탄한 상면을 가질 수 있다.
상기 게이트 패턴이 상기 제1 절연층(130) 상에 배치될 수 있다. 상기 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 상기 게이트 패턴은 상기 액티브 패턴(ACT)중첩하는 게이트 전극(GE), 및 화소를 구동하기 위한 신호를 전달하는 게이트 라인과 같은 신호 라인 등을 포함할 수 있다.
상기 제2 절연층(140)이 상기 게이트 패턴이 배치된 상기 제1 절연층(130) 상에 배치될 수 있다. 상기 제2 절연층(140)은 소스 전극(SE) 및 드레인 전극(DE)으로부터 상기 게이트 전극(GE)을 전기적으로 절연시킬 수 있다. 상기 제2 절연층(140)은 상기 게이트 패턴의 프로파일을 따라 상기 제1 절연층(130) 상에 실질적으로 균일한 두께로 형성될 수 있으며, 이에 따라 상기 제2 절연층(140)에는 상기 게이트 패턴에 인접하는 단차부가 생성될 수 있다. 상기 제2 절연층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물 등의 실리콘 화합물을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 제2 절연층(140)은 상기 게이트 패턴을 충분하게 커버하면서 실질적으로 평탄한 상면을 가질 수 있다.
상기 데이터 패턴은 상기 제2 절연층(140) 상에 배치될 수 있다. 상기 데이터 패턴은 상기 드레인 전극들(DE), 상기 소스 전극(SE), 상기 화소를 구동하기 위한 신호를 전달하는 데이터 라인과 같은 신호 라인 등을 포함할 수 있다. 상기 드레인 전극(DE)은 상기 제1 절연층(130) 및 상기 제2 절연층(140)을 통해 형성된 콘택홀을 통해 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)과 전기적으로 연결될 수 있다. 상기 소스 전극(SE)은 상기 제1 절연층(130) 및 상기 제2 절연층(140)을 통해 형성된 콘택홀을 통해 상기 액티브 패턴(ACT)의 상기 소스 영역(S)과 전기적으로 연결될 수 있다.
상기 액티브 패턴(ACT), 상기 게이트 전극(GE), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 박막 트랜지스터(TFT)를 구성할 수 있다.
상기 평탄화층(150)은 상기 박막 트랜지스터(TFT)가 배치된 상기 제2 절연층(140) 상에 배치될 수 있다. 상기 평탄화층(150)은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다. 상기 평탄화층(150)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 물질을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 평탄화층(150)은 실리콘 화합물, 금속, 금속 산화물 등의 무기 물질을 사용하여 형성될 수도 있다.
상기 제1 전극(EL1)은 상기 평탄화층(150) 상에 배치될 수 있다. 상기 제1 전극(EL1)은 상기 평탄화층(150)을 통해 형성되는 콘택홀을 통해 노출되는 상기 소스 전극(SE)에 연결될 수 있다. 다른 예시적실 실시예들에 따르면, 상기 제1 전극(EL1)은 상기 소스 전극(SE) 상에 상기 콘택홀을 채우는 콘택, 플러그 또는 패드를 형성한 다음, 상기 제1 전극(EL1)을 형성할 수도 있다. 이 경우, 상기 제1 전극(EL1)은 상기 콘택, 상기 플러그 또는 상기 패드를 통해 상기 소스 전극(SE)에 전기적으로 접속될 수 있다.
상기 표시 장치의 발광 방식에 따라, 상기 제1 전극(EL1)은 반사성을 갖는 물질 또는 투광성을 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 전극(EL1)은 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극(EL1)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 화소 정의막(160)은 제1 전극(EL1)이 배치된 상기 평탄화층(150) 상에 배치될 수 있다. 상기 화소 정의막(160)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 화소 정의막(160)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 화소 정의막(160)을 식각하여 제1 전극(PE)을 부분적으로 노출시키는 개구(opening)를 형성할 수 있다. 이러한 상기 화소 정의막(160)의 개구에 의해 상기 표시 장치의 표시 영역과 비표시 영역이 정의될 수 있다. 예를 들면, 상기 화소 정의막(160)의 개구가 위치하는 부분이 상기 표시 영역에 해당될 수 있으며, 상기 비표시 영역은 상기 화소 정의막(160)의 개구에 인접하는 부분에 해당될 수 있다.
상기 발광 구조물(170)은 상기 화소 정의막(60)의 개구를 통해 노출되는 상기 제1 전극(EL1)상에 배치될 수 있다. 또한, 상기 발광 구조물(170)은 상기 화소 정의막(160)의 상기 개구의 측벽 상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 발광 구조물(170)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 유기 발광층을 제외하고, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 등은 복수의 화소들에 대응되도록 공통적으로 형성될 수 있다. 상기 발광 구조물(170)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 상이한 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 발광 구조물(170)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 구조를 가질 수도 있다. 이때, 상기 발광 구조물들은 복수의 화소들에 대응되도록 공통적으로 형성되고, 상기 컬러 필터층에 의해 각각의 화소들이 구분될 수 있다.
상기 제2 전극(EL2)은 상기 화소 정의막(160) 및 상기 발광 구조물들(170) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제2 전극(EL2)은 투광성을 갖는 물질 또는 반사성을 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(EL2)은 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 전극(EL2)도 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
본 실시예에 따르면, 상기 표시 장치는 상기 박막 트랜지스터(TFT)의 상기 액티브 패턴(ACT) 아래 그라운드 전압이 인가되는 상기 도전층(110)이 위치하므로, 상기 박막 트랜지스터(TFT)의 전기적 특성이 안정화 되어, 상기 표시 장치의 표시 품질이 향상될 수 있다. 또한, 상기 도전층(110)은 상기 베이스 기판(100)의 전면에 대응해여 형성되는 n+ 비정질 실리콘(n+a-Si)층으로, 별도의 패터닝을 위한 공정이 필요 없으며, 상기 도전층(110)의 상부에 배치되는 버퍼층(120)과 동일한 공정에 의해 형성될 수 있으므로, 제조 공정이 단순화된 표시 장치의 구조를 제공할 수 있다.
한편, 본 실시에에 있어서, 상기 표시 장치는 발광 구조물을 포함하는 유기 발광 표시 장치인 것으로 설명되었으나, 이에 한정되지 않는다. 예를 들면, 표시 장치는 저온 폴리 실리콘 공정을 통해 형성된 상기 박막 트랜지스터(TFT) 및 상기 도전층(110)을 포함하는 액정 표시 장치 등일 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 2를 참조하면, 상기 표시 장치는 도전층(110a)을 제외하면 도 1의 표시 장치와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(100), 도전층(110a), 버퍼층(120), 액티브 패턴(ACT), 제1 절연층(130), 게이트 패턴, 제2 절연층(140), 데이터 패턴, 평탄화층(150), 제1 전극(EL1), 화소 정의막(160), 발광 구조물(170) 및 제2 전극(EL2)을 포함할 수 있다.
상기 도전층(110a)은 불순물이 도핑되어 도전성(conductivity)을 갖는 폴리 실리콘(poly-Si)층 일 수 있다. 상기 폴리 실리콘(poly-Si)층은 비정질 실리콘을 먼저 증착한 후 이를 결정화함으로써 형성될 수 있다. 이후, 상기 폴리 실리콘층에 불순물을 도핑하여 상기 폴리 실리콘층이 도전성을 갖도록 할 수 있다.
이 경우에도, 상기 도 1의 실시예에서와 마찬가지로, 상기 도전층(110a)은 도전성을 가질 수 있다. 상기 도전층(110a)은 1×1010 개/cm3 이상의 캐리어 농도(carrier concentration)를 가질 수 있다. 바람직하게는 상기 도전층(110a)은 1×1015 개/cm3 이상의 캐리어 농도(carrier concentration)를 가질 수 있다.
도 3는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 3을 참조하면, 상기 표시 장치는 도전층(110b)을 제외하면 도 1의 표시 장치와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(100), 도전층(110c), 버퍼층(120), 액티브 패턴(ACT), 제1 절연층(130), 게이트 패턴, 제2 절연층(140), 데이터 패턴, 평탄화층(150), 제1 전극(EL1), 화소 정의막(160), 발광 구조물(170) 및 제2 전극(EL2)을 포함할 수 있다.
상기 도전층(110c)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 도전층(110c)은 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)을 포함할 수 있다. 상기 도전층(110c)은 투명 도전 물질로 형성되므로, 도전성을 가질 수 있다.
상기 도전층(110a)은 1×1010 개/cm3 이상의 캐리어 농도(carrier concentration)를 가질 수 있다. 바람직하게는 상기 도전층(110a)은 1×1015 개/cm3 이상의 캐리어 농도(carrier concentration)를 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 4를 참조하면, 상기 표시 장치는 하부 버퍼층(105)을 제외하면 도전층(110a)을 제외하고 도 1의 표시 장치와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(100), 하부 버퍼층(105), 도전층(110), 버퍼층(120), 액티브 패턴(ACT), 제1 절연층(130), 게이트 패턴, 제2 절연층(140), 데이터 패턴, 평탄화층(150), 제1 전극(EL1), 화소 정의막(160), 발광 구조물(170) 및 제2 전극(EL2)을 포함할 수 있다.
상기 하부 버퍼층(105)은 상기 베이스 기판(100) 상에 배치될 수 있다. 즉, 상기 하부 버퍼층(105)은 상기 베이스 기판(100)과 상기 도전층(110) 사이에 배치될 수 있다. 상기 하부 버퍼층(105)은 상기 도전층(110)이 상기 베이스 기판(100) 상에 직접 형성되기 어려운 경우, 예를 들면 상기 베이스 기판(100)이 유리 기판인 경우 등 일 때, 상기 베이스 기판(100) 상에 형성되어 상기 도전층(110)이 균일하게 형성될 수 있도록 할 수 있다. 상기 버퍼층(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등 의 실리콘 화합물을 사용하여 형성될 수 있다.
도 5a, 5b, 5c, 5d 및 5e는 도 1의 표시 장치의 제조 방법을 나타낸 단면도들이다.
도 5a를 참조하면, 베이스 기판(100) 상에 도전층(110)을 형성할 수 있다. 상기 도전층(110) 상에 버퍼층(120)을 형성할 수 있다. 상기 버퍼층(120) 상에 액티브층(ACTL)을 형성할 수 있다.
상기 도전층(110)은 증착 공정을 통해 형성될 수 있다. 예를 들면, 인(phosphorous)을 함유하는 가스와 함께 비정질 실리콘을 상기 베이스 기판(100) 상에 증착시켜 형성할 수 있다. 상기 증착 공정은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 등 일 수 있다.
상기 버퍼층(120)은 증착 공정을 통해 형성될 수 있다. 예를 들면, 상기 도전층(110) 상에 실리콘 화합물을 증착시켜 상기 버퍼층(120)을 형성할 수 있다. 상기 증착 공정은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 등 일 수 있다.
상기 액티브층(ACTL)은 증착 공정을 통해 형성될 수 있다. 예를 들면, 상기 버퍼층(120) 상에 비정질 실리콘을 증착 시켜 상기 액티브층(ACTL)을 형성할 수 있다. 상기 증착 공정은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 등 일 수 있다.
여기서, 상기 도전층(110), 상기 버퍼층(120) 및 상기 액티브층(ACTL)은 모두 증착 공정을 이용하여 형성할 수 있으므로, 동일 챔버 내에 상기 베이스 기판(100)이 배치된 상태에서, 증착 가스만 변경하여 상기 도전층(110), 상기 버퍼층(120) 및 상기 액티브층(ACTL)을 연속적인 공정으로 형성할 수 있다. 이에 따라 공정 효율이 향상될 수 있다.
도 5b를 참조하면, 상기 액티브층(ACTL)을 이루는 상기 비정질 실리콘을 결정화 시켜 폴리 실리콘(Poly-Si)을 포함하는 액티브층을 형성할 수 있다. 이때, 상기 비정질 실리콘은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 이후, 상기 액티브층(ACTL)을 패터닝하여 상기 버퍼층(120) 상에 액티브 패턴(ACT)을 형성할 수 있다.
도 5c를 참조하면, 상기 액티브 패턴(ACT)이 배치된 상기 버퍼층(120) 상에 제1 절연층(130)을 형성할 수 있다. 상기 제1 절연층(130)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 수득될 수 있다.
상기 제1 절연층(130) 상에 게이트 전극(GE)을 포함하는 게이트 패턴을 형성할 수 있다. 상기 제1 절연층(130) 상에 도전막을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전막을 패터닝함으로써, 상기 게이트 패턴을 수득할 수 있다. 여기서, 상기 도전막은 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정, 원자층 적층(ALD) 공정 등을 이용하여 형성될 수 있다.
이후, 상기 폴리 실리콘 패턴의 일부에 불순물을 도핑하여 상기 소스 영역(S) 및 상기 드레인 영역(D)을 형성할 수 있다.
도 5d를 참조하면, 상기 게이트 패턴이 형성된 상기 제1 절연층(130) 상에 제2 절연층(140)을 형성할 수 있다. 상기 제2 절연층(140)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 수득될 수 있다.
상기 제2 절연층(140) 및 상기 제1 절연층(130)을 부분적으로 제거하여 콘택홀을 형성한 후, 상기 제2 절연층(140) 상에 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 패턴을 형성할 수 있다. 상기 제2 절연층(140) 상에 도전막을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전막을 패터닝함으로써, 상기 데이터 패턴을 수득할 수 있다. 여기서, 상기 도전막은 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정, 원자층 적층(ALD) 공정 등을 이용하여 형성될 수 있다. 이에 따라, 상기 게이트 전극(GE), 상기 액티브 패턴(ACT), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함하는 박막트랜지스터(TFT)를 형성할 수 있다.
도 5e를 참조하면, 상기 데이터 패턴이 형성된 상기 제2 절연층(140) 상에 평탄화층(150)을 형성할 수 있다. 상기 평탄화층(150)의 표면 평탄도를 향상시키기 위하여 상기 평탄화층(150)에 대해 평탄화(planarization) 공정을 수행할 수 있다. 예를 들면, 상기 평탄화층(150)에 대해 화학 기계적 연마(CMP) 공정, 에치 백(etch-back) 공정 등을 수행함으로써 상기 평탄화층(150) 이 실질적으로 평탄한 상면을 가질 수 있다.
상기 평탄화층(150)의 구성 물질에 따라 스핀 코팅 공정, 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 진공 증착 공정 등을 이용하여 상기 평탄화층(150)을 수득할 수 있다. 상기 평탄화층(150)을 부분적으로 식각하여 상기 소스 전극(SE)을 노출시키는 콘택홀을 형성할 수 있다.
상기 평탄화층(150) 상에 제1 전극(EL1)을 형성할 수 있다. 상기 평탄화층(150) 상에 도전막을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전막을 패터닝함으로써, 상기 제1 전극(EL1)을 수득할 수 있다. 여기서, 상기 도전막은 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정, 원자층 적층(ALD) 공정 등을 이용하여 형성될 수 있다. 상기 제1 전극(EL1)은 상기 평탄화층(150)을 통해 형성된 콘택홀을 통해 상기 박막 트랜지스터(TFT)에 전기적으로 연결될 수 있다.
상기 제1 전극(EL1)이 형성된 상기 평탄화층(150) 상에 화소 정의막(160)을 형성할 수 있다. 상기 화소 정의막(160)은 스핀 코팅 공정, 스프레이 공정, 프린팅 공정, 화학 기상 증착 공정 등을 이용하여 상기 제1 전극(PE) 상에 형성될 수 있다.
발광 구조물(170)이 상기 화소 정의막(160)의 개구를 통해 노출되는 상기 제1 전극(PE1) 상에 형성될 수 있다. 상기 발광 구조물(170)은 레이저 전사 공정, 프린팅 공정 등을 이용하여 수득될 수 있다.
제2 전극(EL2)은 상기 화소 정의막(160)과 상기 발광 구조물(170) 상에 형성될 수 있다. 상기 제2 전극(EL2)은 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다.
도시하지 않았으나, 상기 제2 전극(EL2) 상에 필요에 따라 외기 및 수분이 상기 표시 장치 내부로 침투하는 것을 차단하기 위한 밀봉기판 또는 박막 봉지층(TFE: thin film encapsulation) 이 더 제공될 수 있다.
이에 따라, 상기 표시 장치를 제조할 수 있다. 본 실시예에 따르면, 상기 도전층(110), 상기 버퍼층(120) 및 상기 액티브층(ACTL)을 동일 챔버 내에서 연속적인 증착 공정으로 형성할 수 있으므로, 제조 공정 효율이 향상될 수 있다.
도 6a, 6b 및 6c는 도 2의 표시 장치의 제조 방법을 나타낸 단면도들이다. 상기 제조 방법은 도전층(110a)을 형성하는 단계를 제외하고 도 5a 내지 도 5e의 제조 방법과 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
도 6a를 참조하면, 베이스 기판(100) 상에 도전층(110a)을 형성할 수 있다. 상기 도전층(110a)은 폴리 실리콘층을 형성한 후, 불순물을 도핑하여 형성할 수 있다. 상기 도전층(110a)은 알려진 다양한 방법으로 형성될 수 있다.
도 6b를 참조하면, 상기 도전층(110a) 상에 버퍼층(120)을 형성할 수 있다. 상기 버퍼층(120) 상에 액티브층(ACTL)을 형성할 수 있다.
상기 버퍼층(120)은 증착 공정을 통해 형성될 수 있다. 예를 들면, 상기 도전층(110a) 상에 실리콘 화합물을 증착시켜 상기 버퍼층(120)을 형성할 수 있다.
상기 액티브층(ACTL)은 증착 공정을 통해 형성될 수 있다. 예를 들면, 상기 버퍼층(120) 상에 비정질 실리콘을 증착 시켜 상기 액티브층(ACTL)을 형성할 수 있다.
여기서, 상기 버퍼층(120) 및 상기 액티브층(ACTL)은 모두 증착 공정을 이용하여 형성할 수 있으므로, 동일 챔버 내에 상기 베이스 기판(100)이 배치된 상태에서, 증착 가스만 변경하여 상기 버퍼층(120) 및 상기 액티브층(ACTL)을 연속적인 공정으로 형성할 수 있다.
도 6c를 참조하면, 상기 액티브층(ACTL)을 이루는 상기 비정질 실리콘을 결정화 시켜 폴리 실리콘(Poly-Si)을 포함하는 액티브층을 형성할 수 있다. 이후, 상기 액티브층(ACTL)을 패터닝하여 상기 버퍼층(120) 상에 액티브 패턴(ACT)을 형성할 수 있다.
상기 액티브 패턴(ACT)이 배치된 상기 버퍼층(120) 상에 제1 절연층(130)을 형성할 수 있다. 상기 제1 절연층(130) 상에 게이트 전극(GE)을 포함하는 게이트 패턴을 형성할 수 있다. 이후, 상기 폴리 실리콘 패턴의 일부에 불순물을 도핑하여 상기 소스 영역(S) 및 상기 드레인 영역(D)을 형성할 수 있다.
상기 게이트 패턴이 형성된 상기 제1 절연층(130) 상에 제2 절연층(140)을 형성할 수 있다. 상기 제2 절연층(140) 및 상기 제1 절연층(130)을 부분적으로 제거하여 콘택홀을 형성한 후, 상기 제2 절연층(140) 상에 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 패턴을 형성할 수 있다.
이에 따라, 상기 게이트 전극(GE), 상기 액티브 패턴(ACT), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함하는 박막트랜지스터(TFT)를 형성할 수 있다.
상기 데이터 패턴이 형성된 상기 제2 절연층(140) 상에 평탄화층(150)을 형성할 수 있다. 상기 평탄화층(150) 상에 제1 전극(EL1)을 형성할 수 있다. 상기 제1 전극(EL1)이 형성된 상기 평탄화층(150) 상에 화소 정의막(160)을 형성할 수 있다. 발광 구조물(170)이 상기 화소 정의막(160)의 개구를 통해 노출되는 상기 제1 전극(PE1) 상에 형성될 수 있다. 제2 전극(EL2)은 상기 화소 정의막(160)과 상기 발광 구조물(170) 상에 형성될 수 있다. 이에 따라, 상기 표시 장치를 제조할 수 있다.
도시 하지 않았으나, 도 3의 표시 장치의 제조 방법은 상기 도전층(110a) 대신 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등의 투명 도전 물질을 포함는 도전층(도 3의 110b 참조)를 형성하는 것을 제외하고 도 6a 내지 도 6c에서 설명된 제조 방법과 실질적으로 동일할 수 있다. 상기 투명 도전 물질을 포함는 상기 도전층(110b)은 알려진 다양한 방법으로 형성될 수 있다.
도 7a 및 7b는 도 4의 표시 장치의 제조 방법을 나타낸 단면도들이다. 상기 제조 방법은 하부 버퍼층(105)을 더 형성하는 것을 제외하고 도 5a 내지 도 5e의 제조 방법과 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
도 7a를 참조하면, 베이스 기판(100) 상에 하부 버퍼층(105)을 형성할 수 있다. 상기 하부 버퍼층(105) 상에 도전층(110)을 형성할 수 있다. 상기 도전층(110) 상에 버퍼층(120)을 형성할 수 있다. 상기 버퍼층(120) 상에 액티브층(ACTL)을 형성할 수 있다.
상기 하부 버퍼층(105)은 증착 공정을 통해 형성될 수 있다. 예를 들면, 상기 베이스 기판(100) 상에 실리콘 화합물을 증착시켜 상기 하부 버퍼층(105)을 형성할 수 있다. 상기 증착 공정은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 등 일 수 있다.
상기 도전층(110)은 증착 공정을 통해 형성될 수 있다. 상기 버퍼층(120)은 증착 공정을 통해 형성될 수 있다. 상기 액티브층(ACTL)은 증착 공정을 통해 형성될 수 있다.
여기서, 상기 하부 버퍼층(105), 상기 도전층(110), 상기 버퍼층(120) 및 상기 액티브층(ACTL)은 모두 증착 공정을 이용하여 형성할 수 있으므로, 동일 챔버 내에 상기 베이스 기판(100)이 배치된 상태에서, 증착 가스만 변경하여 상기 하부 버퍼층(105), 상기 도전층(110), 상기 버퍼층(120) 및 상기 액티브층(ACTL)을 연속적인 공정으로 형성할 수 있다. 이에 따라 공정 효율이 향상될 수 있다.
도 7b를 참조하면, 상기 액티브층(ACTL)을 이루는 상기 비정질 실리콘을 결정화 시켜 폴리 실리콘(Poly-Si)을 포함하는 액티브층을 형성할 수 있다. 이후, 상기 액티브층(ACTL)을 패터닝하여 상기 버퍼층(120) 상에 액티브 패턴(ACT)을 형성할 수 있다.
상기 액티브 패턴(ACT)이 배치된 상기 버퍼층(120) 상에 제1 절연층(130)을 형성할 수 있다. 상기 제1 절연층(130) 상에 게이트 전극(GE)을 포함하는 게이트 패턴을 형성할 수 있다. 이후, 상기 폴리 실리콘 패턴의 일부에 불순물을 도핑하여 상기 소스 영역(S) 및 상기 드레인 영역(D)을 형성할 수 있다.
상기 게이트 패턴이 형성된 상기 제1 절연층(130) 상에 제2 절연층(140)을 형성할 수 있다. 상기 제2 절연층(140) 및 상기 제1 절연층(130)을 부분적으로 제거하여 콘택홀을 형성한 후, 상기 제2 절연층(140) 상에 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 패턴을 형성할 수 있다.
이에 따라, 상기 게이트 전극(GE), 상기 액티브 패턴(ACT), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함하는 박막트랜지스터(TFT)를 형성할 수 있다.
상기 데이터 패턴이 형성된 상기 제2 절연층(140) 상에 평탄화층(150)을 형성할 수 있다. 상기 평탄화층(150) 상에 제1 전극(EL1)을 형성할 수 있다. 상기 제1 전극(EL1)이 형성된 상기 평탄화층(150) 상에 화소 정의막(160)을 형성할 수 있다. 발광 구조물(170)이 상기 화소 정의막(160)의 개구를 통해 노출되는 상기 제1 전극(PE1) 상에 형성될 수 있다. 제2 전극(EL2)은 상기 화소 정의막(160)과 상기 발광 구조물(170) 상에 형성될 수 있다. 이에 따라, 상기 표시 장치를 제조할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되어 상기 베이스 기판 전체를 커버하고, 그라운드 전압 또는 0V 전압이 인가되는 도전층, 상기 도전층 상에 배치되는 버퍼층, 드레인 영역, 소스 영역 및 상기 드레인 영역과 상기 소스 영역 사이에 배치되는 채널 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 게이트 패턴, 상기 게이트 패턴 상에 배치되는 제2 절연층, 및 상기 액티브 패턴의 상기 소스 영역과 전기적으로 연결되는 소스 전극, 상기 액티브 패턴의 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하는 데이터 패턴을 포함한다. 상기 표시 장치는 박막 트랜지스터의 상기 액티브 패턴 아래 상기 그라운드 전압이 인가되는 상기 도전층이 위치하므로, 상기 박막 트랜지스터의 전기적 특성이 안정화 되어, 상기 표시 장치의 표시 품질이 향상될 수 있다.
또한, 상기 도전층은 베이스 기판의 전면에 대응하여 형성되는 n+ 비정질 실리콘층으로, 별도의 패터닝을 위한 공정이 필요 없으며, 상기 도전층의 상부에 배치되는 버퍼층과 동일한 공정에 의해 형성될 수 있으므로, 제조 공정이 단순화된 표시 장치의 구조를 제공할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 110: 도전층
120: 버퍼층 ACT: 액티브 패턴
130: 제1 절연층 GE: 게이트 전극
140: 제2 절연층 SE: 소스 전극
DE: 드레인 전극 150: 평탄화층
160: 화소 정의막 170: 발광 구조물
EL1: 제1 전극 EL2: 제2 전극

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되어 상기 베이스 기판 전체를 커버하고, 그라운드 전압 또는 0V 전압이 인가되는 도전층;
    상기 도전층 상에 배치되는 버퍼층;
    드레인 영역, 소스 영역 및 상기 드레인 영역과 상기 소스 영역 사이에 배치되는 채널 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 게이트 패턴;
    상기 게이트 패턴 상에 배치되는 제2 절연층; 및
    상기 액티브 패턴의 상기 소스 영역과 전기적으로 연결되는 소스 전극, 상기 액티브 패턴의 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하는 데이터 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 액티브 패턴은 결정화된 폴리 실리콘(poly-Si)을 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 도전층은 n+ 비정질 실리콘(n+a-Si, n+ doped amorphous silicon) 층 인 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서,
    상기 도전층의 캐리어 농도(carrier concentration)는 1×1015 개/cm3 이상인 것을 특징으로 하는 표시 장치.
  5. 제3 항에 있어서,
    상기 버퍼층은 실리콘 화합물을 포함하는 것을 특징으로 하는 표시 장치.
  6. 제5 항에 있어서,
    상기 베이스 기판은 폴리이미드(PI) 필름인 것을 특징으로 하는 표시 장치.
  7. 제5 항에 있어서,
    상기 베이스 기판과 상기 도전층 사이에 배치되고 실리콘 화합물을 포함하는 하부 버퍼층을 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서,
    상기 액티브 패턴, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 박막 트랜지스터를 구성하고,
    상기 박막 트랜지스터에 전기적으로 연결된 제1 전극;
    상기 제1 전극과 대향하는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 발광 구조물을 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 도전층은 불순물이 도핑된 폴리 실리콘(poly-Si)을 포함하는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서,
    상기 도전층은 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)을 포함하는 것을 특징으로 하는 표시 장치.
  11. 베이스 기판 상에 상기 베이스 기판 전체를 커버하는 도전층을 형성하는 단계;
    챔버 내에서 상기 도전층 상에 증착 공정을 통해 실리콘 화합물을 포함하는 버퍼층을 형성하는 단계;
    상기 버퍼층을 형성한 상기 챔버 내에서 상기 버퍼층 상에 증착 공정을 통해 비정질 실리콘을 포함하는 액티브층을 형성하는 단계;
    상기 비정질 실리콘을 결정화시켜 폴리 실리콘(Poly-Si)을 포함하는 액티브패턴을 형성하는 단계; 및
    상기 액티브 패턴 상에 제1 절연층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  12. 제11 항에 있어서, 상기 도전층을 형성하는 단계에서,
    상기 베이스 기판 상에 인(phosphorous)을 함유하는 가스와 함께 비정질 실리콘을 상기 베이스 기판 상에 증착시켜 상기 도전층을 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 도전층, 상기 버퍼층 및 상기 액티브층은 모두 동일 챔버내에서 증착 공정을 통해 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 베이스 기판은 폴리 이미드(PI) 수지 필름인 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제13 항에 있어서, 상기 도전층을 형성하는 단계 전에,
    상기 베이스 기판 상에 실리콘 화합물을 포함하는 하부 버퍼층을 형성하는 단계를 더 포함하고,
    상기 도전층은 상기 하부 버퍼층 상에 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제11 항에 있어서,
    상기 도전층의 캐리어 농도(carrier concentration)는 1×1015 개/cm3 이상인 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 도전층은 불순물이 도핑된 폴리 실리콘(poly-Si)을 포함하거나,
    상기 도전층은 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제11 항에 있어서, 상기 액티브 패턴을 형성하는 단계는,
    상기 비정질 실리콘을 결정화시켜 폴리 실리콘(Poly-Si)을 포함하는 폴리 실리콘층을 형성하는 단계; 및
    상기 폴리 실리콘층을 패터닝하여 상기 액티브 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제11 항에 있어서,
    상기 제1 절연층 상에 게이트 전극을 형성하는 단계;
    상기 액티브 패턴의 일부에 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 게이트 전극 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 소스 및 드레인 전극 상에 평탄화층을 형성하는 단계;
    상기 평탄화층 상에 제1 전극을 형성하는 단계;
    상기 제1 전극이 형성된 상기 평탄화층 상에 상기 제1 전극을 노출시키는 개구를 갖는 화소 정의막을 형성하는 단계;
    상기 화소 정의막이 형성된 상기 제1 전극 상에 발광 구조물을 형성하는 단계; 및
    상기 발광 구조물 상에 제2 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
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Comment text: Notification of reason for refusal

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