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TWI505425B - 整合屏蔽膜之半導體封裝件及其製造方法 - Google Patents

整合屏蔽膜之半導體封裝件及其製造方法 Download PDF

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TWI505425B
TWI505425B TW101102913A TW101102913A TWI505425B TW I505425 B TWI505425 B TW I505425B TW 101102913 A TW101102913 A TW 101102913A TW 101102913 A TW101102913 A TW 101102913A TW I505425 B TWI505425 B TW I505425B
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TW101102913A
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TW201332074A (zh
Inventor
Chi Sheng Chung
Jien Cheng Chen
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Advanced Semiconductor Eng
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Publication date
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Description

整合屏蔽膜之半導體封裝件及其製造方法
本發明是有關於一種整合屏蔽膜之半導體封裝件及其製造方法，且特別是有關於一種具有圖案化接墊層之半導體封裝件及其製造方法。
傳統的導線架係由沖壓工法形成引腳，然後半導體晶片再設於導線架上，透過銲線或適合的電性連接方式連接半導體晶片與導線架的引角。
然而，受限於沖壓工法，導線架之相鄰二引腳之間距無法有效縮小，導致半導體封裝件的體積過於龐大。此外，還需要考慮電磁波干擾對半導體晶片造成的影響，然而傳統導線架卻無法提供防止電磁波干擾的設計。
本發明係有關於一種半導體封裝件及其製造方法，可縮小相鄰二引腳之間距，進而縮小半導體封裝件的尺寸，以及減少電磁波干擾對半導體封裝件的影響。
根據本發明一實施例，提出一種半導體封裝件。半導體封裝件包括一導線架、一第一圖案化接墊層、一第二圖案化接墊層、一晶片、一封裝體及一屏蔽膜。導線架具有數個第一凹陷部、數個第二凹陷部、一外側面、一上表面以及與上表面相對的一下表面。第一凹陷部從上表面往下表面的方向延伸，第二凹陷部從下表面延伸至第一凹陷部。第一圖案化接墊層形成於導線架之上表面且延伸至導線架之外側面且具有一外側面。第二圖案化接墊層形成於導線架之下表面且延伸至導線架之外側面且具有一外側面。晶片設於對應之第一凹陷部內。封裝體包覆晶片及第一圖案化接墊層且具有外表面。屏蔽膜覆蓋封裝體之外表面、第一圖案化接墊層之外側面、導線架之外側面及第二圖案化接墊層之外側面。
根據本發明另一實施例，提出一種半導體封裝件。半導體封裝件包括一導線架、一第一圖案化接墊層、一第二圖案化接墊層、一晶片、一封裝體、一接地元件及一屏蔽膜。導線架具有數個第一凹陷部、數個第二凹陷部、一外側面、一上表面以及與上表面相對的一下表面，第一凹陷部從上表面往下表面的方向延伸，第二凹陷部從下表面延伸至第一凹陷部。第一圖案化接墊層形成於導線架之上表面且延伸至導線架之外側面且具有一外側面。第二圖案化接墊層形成於導線架之下表面且延伸至導線架之外側面且具有一外側面。晶片設於對應之第一凹陷部內。封裝體包覆晶片及第一圖案化接墊層且具有一外表面。接地元件設於第一圖案化接墊層上且從封裝體之外表面露出。屏蔽膜覆蓋封裝體之外表面及露出之接地元件。
根據本發明另一實施例，提出一種半導體封裝件之製造方法。製造方法包括以下步驟。提供一電性承載板，電性承載板具有一上表面以及與上表面相對的一下表面；形成一第一圖案化接墊層於電性承載板之上表面上，其中部分之電性承載板從第一圖案化接墊層露出；形成一第二圖案化接墊層於電性承載板之下表面，其中部分之電性承載板從第二圖案化接墊層露出；形成數個第一凹陷部於從第一圖案化接墊層露出之電性承載板；設置一晶片於對應之第一凹陷部內；形成一封裝體包覆晶片及第一圖案化接墊層；形成數個第二凹陷部於從第二圖案化接墊層露出之電性承載板，以形成一導線架，其中各第二凹陷部延伸至對應之第一凹陷部；形成至少一切割道經過封裝體、第一圖案化接墊層及第二圖案化接墊層，使第一圖案化接墊層、導線架及第二圖案化接墊層各形成一外側面；以及，形成一屏蔽膜覆蓋封裝體之一外表面、第一圖案化接墊層之外側面、導線架之外側面及第二圖案化接墊層之外側面。
根據本發明另一實施例，提出一種半導體封裝件之製造方法。製造方法包括以下步驟。提供一電性承載板，電性承載板具有相對一上表面以及與上表面相對的一下表面；形成一第一圖案化接墊層於電性承載板之上表面上，其中部分之電性承載板從第一圖案化接墊層露出；形成一第二圖案化接墊層於電性承載板之下表面，其中部分之電性承載板從第二圖案化接墊層露出；形成數個第一凹陷部於從第一圖案化接墊層露出之電性承載板；設置一接地元件於第一圖案化接墊層上；設置一晶片於對應之第一凹陷部內；形成一封裝體包覆晶片及第一圖案化接墊層；形成數個第二凹陷部於從第二圖案化接墊層露出之電性承載板，以形成一導線架，其中各第二凹陷部延伸至對應之第一凹陷部；形成至少一第一切割道經過第二圖案化接墊層、導線架及第一圖案化接墊層且選擇性地經過接地支架之一部分，以切斷第二圖案化接墊層、導線架及第一圖案化接墊層；形成至少一第二切割道經過封裝體且及接地元件，使接地元件形成一外側面；以及，形成一屏蔽膜覆蓋該封裝體之一外表面及接地元件之外側面。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
請參照第1A圖，其繪示依照本發明一實施例之半導體封裝件的剖視圖。半導體封裝件100包括導線架110、第一圖案化接墊層120、第二圖案化接墊層130、晶片140、封裝體150、屏蔽膜160及銲線170。
如第1A圖所示，導線架110具有數個第一凹陷部111、數個第二凹陷部112、外側面110s及相對上表面110u與下表面110b。
第一凹陷部111從上表面110u往下表面110b的方向延伸，第二凹陷部112從下表面110b延伸至第一凹陷部111，以露出封裝體150。本實施例中，第一凹陷部111及第二凹陷部112係半蝕刻凹部，其未貫穿導線架110，而是貫穿導線架110之一部分，此部分不限於導線架110的一半厚度，其可以是導線架110厚度的任意比例。由於第一凹陷部111與第二凹陷部112係相通，第一凹陷部111與第二凹陷部112共同形成一貫孔。
雖然第1A圖未繪示，然除了設置有晶片140之第一凹陷部1111外，其餘第一凹陷部111中至少一些可彼此連通。本實施例中，除了第一凹陷部1111外，其餘全部的第一凹陷部111係彼此連通。相似地，第二凹陷部112中至少一些可彼此連通，本實施例中，全部的第二凹陷部112係彼此連通。
導線架110例如是銅架，其厚度介於約50 μm與300 μm之間。一實施例中，導線架110係銅箔(Copper Foil)。
如第1A圖所示，第一圖案化接墊層120形成於導線架110之上表面110u且延伸至導線架110之外側面110s且具有外側面120s。
如第1A圖所示，第一圖案化接墊層120可作為蝕刻阻擋層，避免被第一圖案化接墊層120所覆蓋之導線架110被蝕刻。此外，第一圖案化接墊層120可以是單層或多層結構，以多層結構為例，第一圖案化接墊層120的材質可選自於鎳(Ni)、鈀(Pd)、金(Au)及其其組合所構成之群組。以單層結構為例，第一圖案化接墊層120的材質例如是鎳或金。然本實施例不限於此，只要是可作為遮罩而避免被第一圖案化接墊層120所覆蓋之導線架被移除的結構，皆可應用為本實施例之第一圖案化接墊層。
如第1A圖所示，第二圖案化接墊層130形成於導線架110之下表面110b且延伸至導線架110之外側面110s。第二圖案化接墊層130之外側面130s與第一圖案化接墊層120之外側面120s實質上對齊，例如是共面。此外，第二圖案化接墊層130的材質可相似於第一圖案化接墊層120，容此不再贅述。
如第1A圖所示，晶片140設於對應之第一凹陷部1111內。本實施例中，晶片140係以朝上方位(face-up)設於第一凹陷部1111內，銲線170連接晶片140與第一圖案化接墊層120。
如第1A圖所示，由於晶片140設於第一凹陷部111內，使晶片140與第二圖案化接墊層130之接地部133之間距縮短，如此晶片140所產生的熱可透過此縮短距離快速地傳導至外界。
如第1A圖所示，封裝體150包覆晶片140及第一圖案化接墊層120且具有外表面150s。封裝體150之外表面150s、第一圖案化接墊層120之外側面120s、導線架110之外側面110s及第二圖案化接墊層130之外側面130s實質上對齊，例如是共面。
封裝體150可包括酚醛基樹脂(Novolac-based resin)、環氧基樹脂(epoxy-based resin)、矽基樹脂(silicone-based resin)或其他適當之包覆劑。封裝體150亦可包括適當之填充劑，例如是粉狀之二氧化矽。
如第1A圖所示，屏蔽膜160覆蓋封裝體150之外表面150s、第一圖案化接墊層120之外側面120s、導線架110之外側面110s及第二圖案化接墊層130之外側面130s。屏蔽膜160的下表面160b則與第二圖案化接墊層130實質上對齊，例如是共面。藉由屏蔽膜160的防護，可避免晶片140受到電磁干擾。
屏蔽膜160的材料係鋁、銅、鉻、錫、金、銀、鎳、不銹鋼或上述材料之組合所製成，其可應用例如是化學蒸鍍(Chemical Vapor Deposition,CVD)、無電鍍(electroless plating)、電鍍、印刷(printing)、噴佈(spraying)、濺鍍或真空沉積(vacuum deposition)等技術製成。
屏蔽膜160可以是單層或多層材料。以多層結構來說，屏蔽膜160可以是三層結構，其內層係不銹鋼層、中間層係銅層，而外層係不銹鋼層；或者，屏蔽膜160係雙層結構，其內層係銅層，而其外層係不銹鋼層。
請參照第1B圖(未繪示銲線)，其繪示第1A圖之俯視圖，其中第1A圖係第1B圖中沿方向1A-1A’的剖視圖。半導體封裝件100之第一圖案化接墊層120包括至少一第一接墊121，第一接墊121的位置對應於第二圖案化接墊層130之第二接墊131，使第一接墊121與第二接墊131之間的導線架形同一導電柱。
本實施例中，此些第一接墊121的分佈呈環形而環繞晶片140。此些第一接墊121可排列成至少一排而環繞晶片140。本實施例中，第一接墊121係塊狀，另一實施例中，第一接墊121也可以是走線(trace)，其可沿一任意方向(直線或曲線)延伸。
如第1B圖所示，第一圖案化接墊層120更包括至少一接地接墊122。藉由上述第一凹陷部111與第二凹陷部112所形成之貫孔，使第一接墊121隔離於接地接墊122。
本實施例中，此些接地接墊122的分佈呈環形而環繞晶片140。此些接地接墊122可排列成至少一排而環繞晶片140。本實施例中，接地接墊122係塊狀，另一實施例中，接地接墊122也可以是走線，其可沿一任意方向(直線或曲線)延伸。
如第1B圖所示，半導體封裝件100之第一圖案化接墊層120更包括接地部123。本實施例中，接地部123係一封閉環形結構，其環繞晶片140，其中一接地接墊122連接於接地部123。另一實施例中，雖然圖未繪示，然接地部123係一開放環形結構；或者，雖然圖未繪示，然接地部123可使用數個接地接墊122取代。
請參照第1C圖，其繪示第1A圖之仰視圖。第二圖案化接墊層130包括數個接地接墊132，其中接地接墊132延伸至導線架110之外側面110s。本實施例中，該些接地接墊132排列成單排或多排而圍繞晶片140。本實施例中，接地接墊132係塊狀或長條狀，另一實施例中，接地接墊132也可以是走線，其可沿一任意方向(直線或曲線)延伸。
如第1C圖所示，第二圖案化接墊層130更包括至少一接地部133，其中接地部133的位置對應晶片140，且接地部133連接於其中一接地接墊1321。本實施例中，接地部133係一完整結構，其不具有任何鏤空圖案。另一實施例中，接地部133可以是圖案化接地部。
此外，一外部接地端(未繪示)可連接於接地部133，使屏蔽膜160可透過接地接墊122(第1A圖)、導線架110(第1A圖)及接地部133而與此外部接地端電性連接，在此情況下，可省略接地接墊132。或者，外部接地端可連接於接地接墊132，使屏蔽膜160可透過接地接墊122(第1A圖)、導線架110(第1A圖)及接地接墊132而與此外部接地端電性連接。或者，外部接地端可連接於接地接墊1321，使屏蔽膜160可透過接地接墊122(第1A圖)、導線架110(第1A圖)、接地部133及接地接墊1321而與此外部接地端電性連接。另一實施例中，外部接地端亦可同時連接於接地接墊132(接地接墊1321及/或其它接地接墊132)及接地部133。
如第1C圖所示，第二圖案化接墊層130更包括至少一第二接墊131，其中第二接墊131與接地接墊132係電性隔離。本實施例中，該些第二接墊131排列成單排而環繞晶片140。本實施例中，第二接墊131係塊狀，另一實施例中，第二接墊131也可以是走線，其可沿一任意方向(直線或曲線)延伸。
請參照第2及3圖，其繪示依照本發明另一實施例之半導體封裝件的仰視圖。該些第二接墊131排列成雙排而圍繞晶片140。第2圖與第3圖之半導體封裝件的不同點在於，第3圖之半導體封裝件中的接地接墊132設置密度較第3圖之半導體封裝件高。第2圖之半導體封裝件中的接地接墊132之面積具有至少三種不同大小的設計，而第3圖之半導體封裝件中的接地接墊132的面積則具有至少三種不同大小的設計。
請參照第4圖，其繪示依照本發明另一實施例之半導體封裝件的仰視圖。該些第二接墊131可排列成超過二排。本實施例中，接地部133(繪示於第3圖)由數個接地接墊132取代，例如是由第4圖中的接地接墊1322取代，其中接地接墊1322未連接於屏蔽膜160。一外部接地端(未繪示)可連接於接地接墊1322，使屏蔽膜160可透過接地接墊122(第1A圖)、導線架110(第1A圖)及接地接墊1322而與此外部接地端電性連接。另一實施例中，接地部133亦可由數個第二接墊131取代。
請參照第5圖，其繪示依照本發明另一實施例之半導體封裝件的剖視圖。半導體封裝件200包括導線架110、第一圖案化接墊層120、第二圖案化接墊層130、晶片140、封裝體150、屏蔽膜160、銲線170及接地元件280。
接地元件280設於第一圖案化接墊層120上且具有一外側面280s。封裝體150包覆接地元件280，而屏蔽膜160覆蓋接地元件280之外側面280s，且屏蔽膜160之下表面160b與第二圖案化接墊層130實質上對齊，例如是共面。
本實施例中，接地元件280係一支架，其包括第一部分281及第二部分282，其中第一部分281連接於第二部分282。接地元件280係以第一部分281設於第一圖案化接墊層120上，其中第一部分281可透過導電膠或錫膏與第一圖案化接墊層120電性連接。部分封裝體150填入或填滿第一部分281與第二部分282之間的空間。此外，接地元件280的材質包括任何導電性材料，如銅、金、不銹鋼、銀、鎳、鐵等金屬。另一實施例中，接地元件280可以是其它元件，如錫膏、銲線或導電柱，當接地元件280係錫膏，其可採用塗佈方式形成，當接地元件280係銲線，其可採用打線方式形成，當接地元件280係導電柱，其可採用電鍍方式形成。
請參照第6圖，其繪示依照本發明另一實施例之半導體封裝件的剖視圖。半導體封裝件300包括導線架110、第一圖案化接墊層120、第二圖案化接墊層130、晶片140、封裝體150、屏蔽膜160、銲線170及接地元件380。
接地元件380設於第一圖案化接墊層120上且具有一外側面380s。封裝體150包覆接地元件380，而屏蔽膜160覆蓋接地元件380之外側面380s。
本實施例中，接地元件380係塊狀結構，其具有下表面380b，接地元件380之整個下表面380b設於第一圖案化接墊層120上，其中下表面380b可透過導電膠或錫膏與第一圖案化接墊層120電性連接。另一實施例中，接地元件380亦可為錫膏、銲線或導電柱。此外，接地元件380的材質可相似於接地元件280，容此不再贅述。
請參照第7圖，其繪示依照本發明另一實施例之半導體封裝件的剖視圖。半導體封裝件400包括導線架110、第一圖案化接墊層120、第二圖案化接墊層130、晶片140、封裝體150、屏蔽膜160、銲線170及接地元件280。
封裝體150包覆晶片140、接地元件280及第一圖案化接墊層120且具有一外表面，其中該外表面包括第一外側面150s1及第二外側面150s2，第一外側面150s1與第二外側面150s2間隔一距離。
本實施例中，封裝體150之第二外側面150s2、第一圖案化接墊層120之外側面120s、導線架110之外側面110s與第一圖案化接墊層120之外側面120s實質上對齊，例如是共面。導線架110之外側面110s相對封裝體150之第一外側面150s1係往內凹陷。此外，上述半導體封裝件300亦可具有類似結構，容此不再贅述。
接地元件280設於第一圖案化接墊層120上且從封裝體150之外表面150s露出外側面280s。屏蔽膜160覆蓋封裝體150之第一外側面150s1及接地元件280之外側面280s。
屏蔽膜160覆蓋封裝體150的第一外側面150s1，因為第一外側面150s1與第二外側面150s2並非共面，是故屏蔽膜160藉由直接接觸接地元件280之外側面280s，而電性連接於第一圖案化接墊層120。
請參照第8圖，其繪示依照本發明另一實施例之半導體封裝件的剖視圖。半導體封裝件500包括導線架110、第一圖案化接墊層120、第二圖案化接墊層130、晶片140、封裝體150、屏蔽膜160、銲線170及接地元件280。
封裝體150包覆晶片140、接地元件280及第一圖案化接墊層120且具有外表面，其中該外表面包括第一外側面150s1、第二外側面150s2、第一上表面150u1及第二上表面150u2，第一外側面150s1與第二外側面150s2間隔一距離，亦即第一外側面150s1與第二外側面150s2間隔一第二上表面150u2的距離。
本實施例中，封裝體150之第二外側面150s2、第一圖案化接墊層120之外側面120s、導線架110之外側面110s與第一圖案化接墊層120之外側面120s實質上對齊，例如是共面。封裝體150之第一外側面150s1相對導線架110之外側面110s往內凹陷。此外，上述半導體封裝件300亦可具有類似結構，容此不再贅述。
屏蔽膜160覆蓋封裝體150之第一上表面150u1、第一外側面150s1與第二上表面150u2，因為封裝體150之第一外側面150s1相對導線架110之外側面110s往內凹陷一第二上表面150u2的距離，是故屏蔽膜160藉由直接接觸接地元件280之外側面280s，而電性連接於第一圖案化接墊層120。
接地元件280設於第一圖案化接墊層120上且從封裝體150之外表面150s露出外側面280s。屏蔽膜160覆蓋封裝體150之第一外側面150s1及接地元件280之外側面280s。
另一實施例中，第8圖之接地元件280可使用接地元件380取代。
請參照第9A至9I圖，其繪示第1A圖之半導體封裝件的製造過程圖。
如第9A圖所示，提供電性承載板110’，其中電性承載板110’具有上表面110u以及與上表面110u相對的下表面110b。
如第9B圖所示，形成第一圖案化接墊層120於電性承載板110’之上表面110u，其中，第一圖案化接墊層120包括至少一第一接墊121及至少一接地接墊122，且部分電性承載板110’的上表面110u從第一圖案化接墊層120露出。
形成第一圖案化接墊層120的其中一個方法中包括：可採用例如是微影製程，形成一圖案化光阻層於電性承載板110’之上表面110u上；然後，可採用例如是電鍍方法，形成一導電材料於圖案化光阻層的鏤空圖案內，以形成第一圖案化接墊層120，其中導電材料係多層結構或單層結構。以多層結構為例，第一圖案化接墊層120的材質選自於鎳、鈀、金及其其組合所構成之群組。以單層結構為例，第一圖案化接墊層120的材質例如是鎳或金。
如第9B圖所示，形成第二圖案化接墊層130於電性承載板110’之下表面110b，部分電性承載板110’的下表面110b從第二圖案化接墊層130露出。第二圖案化接墊層130包括至少一第二接墊131、至少一接地接墊132及接地部133，其中第二接墊131的位置與第一接墊121對應，而接地部133連接於該些接地接墊132之至少一者(第1B圖)。
此外，形成第二圖案化接墊層130的方法相似於形成第一圖案化接墊層120的方法，容此不再贅述。
本實施例中，第二圖案化接墊層130與第一圖案化接墊層120於同一製程中一併形成。另一實施例中，第二圖案化接墊層130與第一圖案化接墊層120可於不同製程中分別形成。
如第9C圖所示，可採用例如是化學蝕刻方法，形成數個第一凹陷部111於從第一圖案化接墊層120露出之電性承載板110’。本實施例中，第一凹陷部111係半蝕刻凹部，其未貫穿電性承載板110’。
第一圖案化接墊層120可做為蝕刻阻擋層，故被第一圖案化接墊層120覆蓋的電性承載板110’不會被蝕刻。由於化學蝕刻方法，第一凹陷部111之內側面形成弧面。當採用其它方法形成第一凹陷部111時，第一凹陷部111之內側面可以不是弧面。
相較於以沖壓方法形成第一凹陷部111，本實施例採用蝕刻方法所形成的第一凹陷部111，其尺寸較小，且相鄰二第一凹陷部111的間距較小，使半導體封裝件100的尺寸可以縮小。
如第9D圖所示，可採用例如是表面黏貼技術(SMT)，設置晶片140於對應之第一凹陷部1111內，其中晶片140透過黏貼層141設於第一凹陷部1111內，且晶片140的位置對應接地部133。本實施例中，接地部133係一完整結構，其不具有任何鏤空圖案，如此使接地部133與導線架110接觸的面積大，而可將晶片140的產生的熱快速地傳導至外界。本實施例中，數個接地接墊122的分布呈環形而環繞晶片140，且接地接墊132的分布呈環形而環繞晶片140。
如第9E圖所示，可採用例如是打線技術，以至少一銲線170連接第一圖案化接墊層120與晶片140。
如第9F圖所示，可採用例如是壓縮成型(compression molding)、注射成型(injection molding)或轉注成型(transfer molding)，形成封裝體150包覆晶片140及第一圖案化接墊層120且填滿第一凹陷部111。
如第9G圖所示，可採用例如是化學蝕刻方法，形成數個第二凹陷部112於從第二圖案化接墊層130露出之電性承載板110’，使電性承載板110’形成導線架110，其中各第二凹陷部112延伸至對應之第一凹陷部111，以露出封裝體150。
如第9H圖所示，可採用例如是刀具或雷射，形成至少一切割道P經過封裝體150、第一圖案化接墊層120、導線架110及第二圖案化接墊層130，使封裝體150形成外側面150s2(外側面150s2係外表面150s的一部分)、第一圖案化接墊層120形成外側面120s、導線架110形成外側面110s及第二圖案化接墊層130形成外側面130s。此種切割方式稱為”全穿切(full-cut)”。
切割道P經過第一圖案化接墊層120之接地接墊122及第二圖案化接墊層130之接地接墊132，上述外側面120s即接地接墊122之外側面，而外側面130s即接地接墊132之外側面。
在切割前，可設置第9G圖的封裝結構於一具有黏貼層之載板190上。切割道P可經過部分載板190，以切斷封裝體150、第一圖案化接墊層120、導線架110及第二圖案化接墊層130。
如第9I圖所示，可採用例如是化學蒸鍍(Chemical Vapor Deposition,CVD)、無電鍍(electroless plating)、電鍍、印刷(printing)、噴佈(spraying)、濺鍍或真空沉積(vacuum deposition)技術，形成屏蔽膜160覆蓋封裝體150之外表面150s、第一圖案化接墊層120之外側面120s、導線架110之外側面110s及第一圖案化接墊層120之外側面120s，使屏蔽膜160電性連接第一圖案化接墊層120、導線架110及第二圖案化接墊層130。至此，形成至少一如第1A圖所示之半導體封裝件100。
請參照第10A至10G圖，其繪示第5圖之半導體封裝件的製造過程圖。
如第10A圖所示，可採用例如是表面黏貼技術，設置至少一接地元件280於第一圖案化接墊層120上。
如第10B圖所示，設置至少一晶片140於對應之第一凹陷部1111內，其中晶片140透過黏貼層141設於第一凹陷部1111內。
如第10C圖所示，可採用例如是打線技術，以至少一銲線170連接第一圖案化接墊層120與晶片140。
如第10D圖所示，可採用例如是壓縮成型、注射成型或轉注成型，形成封裝體150包覆晶片140、接地元件280及第一圖案化接墊層120且填滿第一凹陷部111。
如第10E圖所示，可採用例如是化學蝕刻方法，形成數個第二凹陷部112於從第二圖案化接墊層130露出之電性承載板110’，使電性承載板110’形成導線架110，其中第二凹陷部112延伸至對應之第一凹陷部111，以露出封裝體150。
如第10F圖所示，可採用例如是刀具或雷射，形成至少一切割道P經過封裝體150、接地元件280、導線架110、第一圖案化接墊層120及第二圖案化接墊層130，使第一圖案化接墊層120形成外側面120s、接地元件280形成外側面280s、導線架110形成外側面110s及第二圖案化接墊層130形成外側面130s。此種切割方式稱為”全穿切”。
如第10G圖所示，可採用例如是化學蒸鍍、無電鍍、電鍍、印刷、噴佈、濺鍍或真空沉積技術，形成屏蔽膜160覆蓋封裝體150之外表面150s、接地元件280之外側面280s、第一圖案化接墊層120之外側面120s、導線架110之外側面110s及第一圖案化接墊層120之外側面120s，使屏蔽膜160電性連接第一圖案化接墊層120、導線架110及第二圖案化接墊層130。至此，形成至少一如第5圖所示之半導體封裝件200。
請參照第11A至11B圖，其繪示第7圖之半導體封裝件的製造過程圖。
如第11A圖所示，形成至少一第一切割道P1經過第二圖案化接墊層130、導線架110及第一圖案化接墊層120且選擇性地經過接地元件280之一部分，以切斷第二圖案化接墊層130、導線架110及第一圖案化接墊層120，但不切斷第11A圖的整個封裝結構，此種切割方式稱為”半穿切(half-cut)”。
本實施例中，第一切割道P1未經過接地元件280。另一實施例中，第一切割道P1可經過接地元件280之一部分。當接地元件280以接地元件380取代時，第一切割道P1可經過接地元件380之一部分，然亦可不經過接地元件380。
第一切割道P1形成後，封裝體150形成第二外側面150s2、第一圖案化接墊層120形成外側面120s、導線架110形成外側面110s，而第一圖案化接墊層120形成外側面120s，其中，第二外側面150s2、外側面120s、外側面110s與外側面120s實質上對齊，例如是共面。
如第11B圖所示，形成至少一第二切割道P2經過封裝體150及接地元件280，使接地元件280形成外側面280s，而封裝體150形成第一外側面150s1。由於第二切割道P2的寬度W2小於第一切割道P1的寬度W1，故導線架110之外側面110s相對封裝體150之第一外側面150s1係往內凹陷。
然後，形成如第7圖之屏蔽膜160覆蓋封裝體150之外表面150s及接地元件280之外側面280s，至此，形成至少一如第7圖所示之半導體封裝件400。
本實施例中，第一切割道P1比第二切割道P2先形成。另一實施例中，第二切割道P2可比第一切割道P1先形成。
本實施例中，第二切割道P2的寬度W2小於第一切割道P1的寬度W1。另一實施例中，第二切割道P2的寬度W2可大於第一切割道P1的寬度W1，如此可形成第8圖之半導體封裝件500。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500．．．半導體封裝件
110．．．導線架
110'．．．電性承載板
111、1111．．．第一凹陷部
112．．．第二凹陷部
110s、120s、130s、280s、380s．．．外側面
110u．．．上表面
110b、380b．．．下表面
120．．．第一圖案化接墊層
121．．．第一接墊
122．．．接地接墊
123．．．接地部
130．．．第二圖案化接墊層
131．．．第二接墊
132、1321、1322．．．接地接墊
133．．．接地部
140．．．晶片
141．．．黏貼層
150．．．封裝體
150s．．．外表面
150s1．．．第一外側面
150s2．．．第一外側面
160．．．屏蔽膜
170．．．銲線
190．．．載板
280、380．．．接地元件
281．．．第一部分
282．．．第二部分
P1、P2．．．切割道
W1、W2．．．寬度
第1A圖繪示依照本發明一實施例之半導體封裝件的剖視圖。
第1B圖繪示第1A圖之俯視圖。
第1C圖繪示第1A圖之仰視圖。
第2及3圖繪示依照本發明另一實施例之半導體封裝件的仰視圖。
第4圖繪示依照本發明另一實施例之半導體封裝件的仰視圖。
第5圖繪示依照本發明另一實施例之半導體封裝件的剖視圖。
第6圖繪示依照本發明另一實施例之半導體封裝件的剖視圖。
第7圖繪示依照本發明另一實施例之半導體封裝件的剖視圖。
第8圖繪示依照本發明另一實施例之半導體封裝件的剖視圖。
第9A至9I圖繪示第1A圖之半導體封裝件的製造過程圖。
第10A至10G圖繪示第5圖之半導體封裝件的製造過程圖。
第11A至11B圖繪示第7圖之半導體封裝件的製造過程圖。
100．．．半導體封裝件
110．．．導線架
111、1111．．．第一凹陷部
112．．．第二凹陷部
110s、120s、130s．．．外側面
110u．．．上表面
110b．．．下表面
120．．．第一圖案化接墊層
121．．．第一接墊
122．．．接地接墊
123．．．接地部
130．．．第二圖案化接墊層
131．．．第二接墊
132．．．接地接墊
133．．．接地部
140．．．晶片
150．．．封裝體
150s．．．外表面
160．．．屏蔽膜
170．．．銲線

Claims (30)

  1. 一種半導體封裝件，包括：一導線架，具有複數個第一凹陷部、複數個第二凹陷部、一外側面、一上表面以及與該上表面相對的一下表面，該些第一凹陷部從該上表面往該下表面的方向延伸，該些第二凹陷部從該下表面延伸至該些第一凹陷部；一第一圖案化接墊層，形成於該導線架之該上表面且延伸至該導線架之該外側面且具有一外側面；一第二圖案化接墊層，形成於該導線架之該下表面且延伸至該導線架之該外側面且具有一外側面；一晶片，設於對應之該第一凹陷部內；一封裝體，包覆該晶片及該第一圖案化接墊層且具有一外表面；以及一屏蔽膜，覆蓋該封裝體之該外表面、該第一圖案化接墊層之該外側面、該導線架之該外側面及該第二圖案化接墊層之該外側面。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中各該第一凹陷部及各該第二凹陷部係半蝕刻凹部。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中該第二圖案化接墊層包括一接地接墊，其中該第二圖案化接墊層之該接地接墊延伸至該導線架之該外側面，該接地接墊係環繞該晶片。
  4. 如申請專利範圍第3項所述之半導體封裝件，其中該第二圖案化接墊層更包括：一接地部，該接地部的位置對應該晶片，且該接地部連接於該接地接墊。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中該第一圖案化接墊層包括一第一接墊，而該第二圖案化接墊層包括一第二接墊，該第一接墊的位置對應於該第二接墊。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中該封裝體之該外表面、該第一圖案化接墊層之該外側面、該導線架之該外側面及該第二圖案化接墊層之該外側面實質上對齊。
  7. 如申請專利範圍第1項所述之半導體封裝件，更包括：一接地元件，設於該第一圖案化接墊層上且具有一外側面；其中，該封裝體更包覆該接地元件且該屏蔽膜覆蓋該接地元件之該外側面。
  8. 如申請專利範圍第7項所述之半導體封裝件，其中該接地元件包括：一第一部分；以及一第二部分，該第二部分連接於該第一部分，該接地元件係以該第一部分設於該第一圖案化接墊層上，部分該封裝體填入該第一部分與該第二部分之間的空間。
  9. 如申請專利範圍第7項所述之半導體封裝件，其中該接地元件係一塊狀結構且具有一下表面，該接地元件之整個該下表面設於該第一圖案化接墊層上。
  10. 一種半導體封裝件，包括：一導線架，具有複數個第一凹陷部、複數個第二凹陷部、一外側面、一上表面以及與該上表面相對的一下表面，該些第一凹陷部從該上表面往該下表面的方向延伸，該些第二凹陷部從該下表面延伸至該些第一凹陷部；一第一圖案化接墊層，形成於該導線架之該上表面且延伸至該導線架之該外側面且具有一外側面；一第二圖案化接墊層，形成於該導線架之該下表面且延伸至該導線架之該外側面且具有一外側面；一晶片，設於對應之該第一凹陷部內；一封裝體，包覆該晶片及該第一圖案化接墊層且具有一外表面；一接地元件，設於該第一圖案化接墊層上且從該封裝體之該外表面露出；以及一屏蔽膜，覆蓋該封裝體之該外表面及露出之該接地元件。
  11. 如申請專利範圍第10項所述之半導體封裝件，其中各該第一凹陷部及各該第二凹陷部係半蝕刻凹部。
  12. 如申請專利範圍第10項所述之半導體封裝件，其中該第二圖案化接墊層包括一接地接墊，其中該第一圖案化接墊層之該接地接墊延伸至該導線架之該外側面。
  13. 如申請專利範圍第12項所述之半導體封裝件，其中該第二圖案化接墊層包括：一接地部，該接地部的位置對應該晶片，且該接地部連接於該接地接墊。
  14. 如申請專利範圍第10項所述之半導體封裝件，其中該第一圖案化接墊層包括一第一接墊，而該第二圖案化接墊層包括一第二接墊，該第一接墊的位置對應於該第二接墊。
  15. 如申請專利範圍第10項所述之半導體封裝件，其中該第一圖案化接墊層之該外側面、該導線架之該外側面與該第二圖案化接墊層之該外側面實質上對齊，而該封裝體之該外表面與該導線架之該外側面相隔一距離。
  16. 如申請專利範圍第10項所述之半導體封裝件，其中該接地元件包括：一第一部分；以及一第二部分，該第二部分連接於該第一部分，該接地元件係以該第一部分設於該第一圖案化接墊層上，部分該封裝體填入該第一部分與該第二部分之間的空間。
  17. 如申請專利範圍第10項所述之半導體封裝件，其中該接地元件係一塊狀結構，且具有一下表面，該接地元件之整個該下表面設於該第一圖案化接墊層上。
  18. 一種半導體封裝件的製造方法，包括：提供一電性承載板，該電性承載板具有一上表面及與該上表面相對的一下表面；形成一第一圖案化接墊層於該電性承載板之該上表面上，其中部分該電性承載板從該第一圖案化接墊層露出；形成一第二圖案化接墊層於該電性承載板之該下表面，其中部分該電性承載板從該第二圖案化接墊層露出；形成複數個第一凹陷部於從該第一圖案化接墊層露出之該電性承載板；設置一晶片於對應之該第一凹陷部內；形成一封裝體包覆該晶片及該第一圖案化接墊層；形成複數個第二凹陷部於從該第二圖案化接墊層露出之該電性承載板，以形成一導線架，其中各該第二凹陷部延伸至對應之該第一凹陷部；形成至少一切割道經過該封裝體、該第一圖案化接墊層及該第二圖案化接墊層，使該第一圖案化接墊層、該導線架及該第二圖案化接墊層各形成一外側面；以及形成一屏蔽膜覆蓋該封裝體之一外表面、該第一圖案化接墊層之該外側面、該導線架之該外側面及該第二圖案化接墊層之該外側面。
  19. 如申請專利範圍第18項所述之製造方法，其中形成該些第一凹陷部於從該第一圖案化接墊層露出之該電性承載板之該步驟係以蝕刻方法完成。
  20. 如申請專利範圍第18項所述之製造方法，其中形成該些第二凹陷部於從該第二圖案化接墊層露出之該電性承載板之該步驟係以蝕刻方法完成。
  21. 如申請專利範圍第18項所述之製造方法，其中於形成該第二圖案化接墊層於該電性承載板之該下表面之該步驟中，該第二圖案化接墊層包括一接地接墊，該接地接墊環繞該半導體晶片；於形成該至少一切割道經過該封裝體、該第一圖案化接墊層及該第二圖案化接墊層之該步驟中，該至少一切割道經過該第二圖案化接墊層之該接地接墊。
  22. 如申請專利範圍第21項所述之製造方法，其中於形成該第二圖案化接墊層於該導線架之該下表面之該步驟中，該第二圖案化接墊層包括一接地部，該接地部連接於該接地接墊；於設置該晶片於對應之該第一凹陷部內之該步驟中，該晶片的位置對應該接地部。
  23. 如申請專利範圍第18項所述之製造方法，其中於形成該第一圖案化接墊層於該電性承載板之該上表面之該步驟中，該第一圖案化接墊層包括一第一接墊；於形成該第二圖案化接墊層於該電性承載板之該下表面之該步驟中，該第二圖案化接墊層包括一第二接墊，該第二接墊的位置對應於該第一接墊。
  24. 如申請專利範圍第18項所述之製造方法，更包括：設置一接地元件於該第一圖案化接墊層上；於形成該封裝體包覆該晶片及該第一圖案化接墊層之該步驟中，該封裝體更包覆該接地元件；於形成該至少一切割道經過該封裝體、該第一圖案化接墊層及該第二圖案化接墊層之該步驟中，該至少一切割道更經過該接地元件。
  25. 一種半導體封裝件的製造方法，包括：提供一電性承載板，該電性承載板具有一上表面以及與該上表面相對的一下表面；形成一第一圖案化接墊層於該電性承載板之該上表面上，其中部分該電性承載板從該第一圖案化接墊層露出；形成一第二圖案化接墊層於該電性承載板之該下表面，其中部分該電性承載板從該第二圖案化接墊層露出；形成複數個第一凹陷部於從該第一圖案化接墊層露出之該電性承載板；設置一接地元件於該第一圖案化接墊層上；設置一晶片於對應之該第一凹陷部內；形成一封裝體包覆該晶片及該第一圖案化接墊層；形成複數個第二凹陷部於從該第二圖案化接墊層露出之該電性承載板，以形成一導線架，其中各該第二凹陷部延伸至對應之該第一凹陷部；形成至少一第一切割道經過該第二圖案化接墊層、該導線架及該第一圖案化接墊層且選擇性地經過該接地支架之一部分，以切斷該第二圖案化接墊層、該導線架及該第一圖案化接墊層；形成至少一第二切割道經過該封裝體且及該接地元件，使該接地元件形成一外側面；以及形成一屏蔽膜覆蓋該封裝體之一外表面及該接地元件之該外側面。
  26. 如申請專利範圍第25項所述之製造方法，其中形成該些第一凹陷部於從該第一圖案化接墊層露出之該電性承載板之該步驟係以蝕刻方法完成。
  27. 如申請專利範圍第25項所述之製造方法，其中形成該些第二凹陷部於從該第二圖案化接墊層露出之該電性承載板之該步驟係以蝕刻方法完成。
  28. 如申請專利範圍第25項所述之製造方法，其中於形成該第二圖案化接墊層於該導線架之該下表面之該步驟中，該第二圖案化接墊層包括一接地接墊，該接地接墊係呈環繞狀；於形成該至少一切割道之該步驟中，該至少一切割道經過該接地接墊。
  29. 如申請專利範圍第28項所述之製造方法，其中於形成該第二圖案化接墊層於該導線架之該下表面之該步驟中，該第二圖案化接墊層包括一接地部，該接地部連接於該接地接墊；於設置該晶片於對應之該第一凹陷部內之該步驟中，該晶片的位置對應該接地部。
  30. 如申請專利範圍第25項所述之製造方法，其中於形成該第一圖案化接墊層於該導線架之該上表面之該步驟中，該第一圖案化接墊層包括一第一接墊；於形成該第二圖案化接墊層於該導線架之該下表面之該步驟中，該第二圖案化接墊層包括一第二接墊，其中該第二接墊的位置對應於該第一接墊。
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