TWI569333B - 一種製作半導體元件的方法 - Google Patents

Description

一種製作半導體元件的方法

本發明是關於一種半導體元件及其製作方法，尤指一種金屬閘極(metal-gate)互補式金氧半導體(CMOS)電晶體元件及其製作方法。

隨著半導體元件尺寸持續微縮，傳統方法中利用降低閘極介電層，例如降低二氧化矽層厚度，以達到最佳化目的之方法，係面臨到因電子的穿隧效應(tunneling effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(以下簡稱為high-K)材料因具有可有效降低物理極限厚度，並且在相同的等效氧化厚度(equivalent oxide thickness，以下簡稱為EOT)下，有效降低漏電流並達成等效電容以控制通道開關等優點，而被用以取代傳統二氧化矽層或氮氧化矽層作為閘極介電層。

而傳統的閘極材料多晶矽則面臨硼穿透(boron penetration)效應，導致元件效能降低等問題；且多晶矽閘極更遭遇難以避免的空乏效應(depletion effect)，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。針對此問題，半導體業界更提出以新的閘極材料，例如利用具有功函數(work function)金屬層的金屬閘極來取代傳統的多晶矽閘極，用以作為匹配High-K閘極介電層的控制電極。

然而，即使利用high-K閘極介電層取代傳統二氧化矽或氮氧化矽閘極介電層，並以具有匹配功函數之金屬閘極取代傳統多晶矽閘極，如何持續地增加半導體元件效能及確保其可靠度仍為半導體業者所欲解決的問題。

因此本發明是揭露一種雙功函數金屬閘極CMOS元件的製作方法，以提升現有元件的整體效能。

本發明較佳實施例是揭露一種製作半導體元件的方法。首先提供一基底，該基底上具有一閘極結構，然後形成一第一遮蓋層於基底表面及閘極結構之側壁。接著形成一第二遮蓋層並覆蓋第一遮蓋層、形成一第三遮蓋層於第二遮蓋層表面並進行一蝕刻製程，去除部分第三遮蓋層、第二遮蓋層及第一遮蓋層以於閘極結構側壁形成一第一側壁子與一第二側壁子。最後形成一接觸洞蝕刻停止層(contact etch stop layer,CESL)於基底表面並覆蓋第二側壁子，且第三遮蓋層與接觸洞蝕刻停止層具有相同沈積條件。

本發明另一實施例是揭露一種半導體元件，包含一基底；一閘極結構設於基底上；一第一側壁子設於閘極結構之側壁；一第二側壁子設於第一側壁子周圍；一源極/汲極設於第二側壁子兩側之基底中；以及一接觸洞蝕刻停止層設於基底表面並覆蓋閘極結構，且至少部分第二側壁子與接觸洞蝕刻停止層具有相同化學組成及/或物理特性。

請參照第1圖至第6圖，第1圖至第6圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。在本實施例中，半導體元件較佳為一CMOS電晶體，且本較佳實施例採用後閘極(gate-last)製程搭配前高介電常數介電層(high-K first)製程。如第1圖所示，首先提供一基底100，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator,SOI)基底等。基底100上定義有一第一區域與一第二區域，例如一PMOS區域104與一NMOS區域102，且基底100內形成有複數個用來提供電性絕緣兩個電晶體區的淺溝隔離(shallow trench isolation,STI) 106。

接著形成一由氧化物、氮化物等之介電材料所構成的介質層(interfacial layer)108在基底100表面，並再依序形成一高介電常數介電層110、一阻障層112、一多晶矽層116以及一硬遮罩118所構成的堆疊薄膜在介質層108上。

其中，高介電常數介電層110可以是一層或多層的結構，其介電常數大致大於20，而本實施例之高介電常數介電層110可包含一金屬氧化物層，例如一稀土金屬氧化物層，且可選自由氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,AlO)、氧化鑭(lanthanum oxide,La₂O₃)、鋁酸鑭(lanthanum aluminum oxide,LaAlO)、氧化鉭(tantalum oxide,Ta₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO)、鋯酸鉿(hafnium zirconium oxide,HfZrO)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)以及鈦酸鋇鍶(barium strontium titanate,BaxSr_1-xTiO₃,BST)等所構成的群組。阻障層112則較佳由氮化鈦(TiN)所構成。

然後如第2圖所示，先利用一圖案化光阻層(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分的硬遮罩118、多晶矽層116、阻障層112、高介電常數介電層110及介質層108，並剝除圖案化光阻層，以於PMOS區域104及NMOS區域102上分別形成一第一閘極結構120與一第二閘極結構122，當做虛置閘極結構。

其中，多晶矽層116是用來做為一犧牲層，其亦可由不具有任何摻質(undoped)的多晶矽材料、具有N+摻質的多晶矽材料所構成或非晶矽材料所構成。硬遮罩118則由二氧化矽(SiO₂)、氮化矽(SiN)、碳化矽(SiC)或氮氧化矽(SiON)所構成。

然後可對PMOS區域104及NMOS區域102分別進行一離子佈植製程，以於第一閘極結構120與一第二閘極結構122兩側的基底100中分別形成一具相對應導電型之輕摻雜汲極128。

接著可選擇性於第一閘極結構120與第二閘極結構122的側壁分別形成一偏位側壁子(offset spacer)(圖未示)，並對PMOS及/或NMOS進行一選擇性磊晶成長製程，例如先於PMOS區域104偏位側壁子兩側的基底100中先形成一凹槽並填入一磊晶層132。在本實施例中，磊晶層132較佳包含鍺化矽，且可以單層或多層的方式形成；成長磊晶層時可現場(in-situly)摻雜，摻雜可以漸變方式進行(例如，最底層無摻質、第一層淡摻質、第二層較濃摻質、第三層濃摻質、...最頂層無摻質或淡摻質)；異質原子(在此例中為鍺原子)的濃度亦可以漸變方式改變，其濃度會視晶格常數及表面特質的考量而作改變，但表面會期望鍺原子濃度較淡或無鍺原子以利後續的矽化物形成。

隨後可先選擇性去除偏位側壁子，然後依序形成一第一遮蓋層162於基底100表面並分別覆蓋第一閘極結構120及第二閘極122之側壁及硬遮罩118頂部、一第二遮蓋層164於第一遮蓋層162表面以及一第三遮蓋層166於第二遮蓋層164表面。

接著如第3圖所示，進行一蝕刻製程去除部分第三遮蓋層166、第二遮蓋層164及第一遮蓋層162，以於第一閘極結構120及第二閘極結構122側壁分別形成一第一側壁子124與第二側壁子126。其中，第一側壁子124包含一約略L型的第一遮蓋層162，第二側壁子126則包含一約略L型的第二遮蓋層164以及蝕刻後的第三遮蓋層166跨在L型第二遮蓋層164上。

在本實施例中，第一遮蓋層162較佳包含氮化矽，第二遮蓋層164包含氧化矽，而第三遮蓋層166包含氮化矽，且此第三遮蓋層166較佳於PMOS區域104與NMOS區域102分別具有不同的應力。

隨後如第4圖所示，可對PMOS區域104及NMOS區域102分別進行一離子佈植製程，以於第一側壁子124與第二側壁子126兩側的基底100中分別形成一具相對應導電型之源極/汲極130。

本實施例形成源極/汲極130之摻質的離子佈植雖在磊晶層132之後進行，但又可依製程需求於磊晶層132形成前就進行，或者是於成長磊晶層時直接現場(in-situly)摻雜源極/汲極130之摻質。

隨後可進行一金屬矽化物製程，例如先形成一由鈷、鈦、鎳、鉑、鈀、鉬或其組合等所構成的金屬層(圖未示)於基底100上並覆蓋源極/汲極130與磊晶層132，接著利用至少一次的快速升溫退火(rapid thermal anneal,RTP)製程使金屬層與源極/汲極130及磊晶層132反應，以於NMOS區域102及PMOS區域104的基底100及磊晶層132表面分別形成一矽化金屬層134。最後再去除未反應的金屬。

然後形成一接觸洞蝕刻停止層136於基底100表面並覆蓋第一閘極結構120與第二閘極結構122中的第二側壁子126，隨後形成一層間介電層138於基底100表面並覆蓋PMOS區域104及NMOS區域102。在本實施例中，接觸洞蝕刻停止層136較佳由氮化矽所構成，且其可於PMOS區域104與NMOS區域102具有不同的應力，例如施以適當之離子佈值製程或UV等之熱處理，以同時調整PMOS區域104中第二側壁子126之第三遮蓋層166與接觸洞蝕刻停止層136的應力，同時調整NMOS區域102區域中第二側壁子126之第三遮蓋層166與接觸洞蝕刻停止層136的應力，而層間介電層138較佳由氧化矽所構成，且其厚度可介於1500至5000埃之間較佳約3000埃。另外，依據本發明較佳實施例，第三遮蓋層166與接觸洞蝕刻停止層136較佳具有相同的沈積條件，例如在沈積時具有相同的主要沈積步驟的壓力、主要沈積步驟的溫度、前驅物種類、驅入氣體與反應氣體的流量比、及/或偏壓功率(bias power)與射頻功率(RF power)等。兩者不同之處在於沈積的厚度不同，且由於不同厚度，兩者的應力也會略微不同。而由於第三遮蓋層166與接觸洞蝕刻停止層136在沈積時較佳以相同條件進行沈積，後續形成的至少部分第一側壁子124及第二側壁子126便與接觸洞蝕刻停止層136具有相同的化學組成及/或物理特性，例如具有相同的鍵結比例、雜質含量及/或密度。以接觸洞蝕刻停止層常用的氮化矽為例，雜質包含了氫而雜質含量為氫在氮化矽中的原子百分比；鍵結比例例如是Si-N鍵與N-H鍵的比例。第三遮蓋層166與接觸洞蝕刻停止層136較佳地具有相同的鍵結比例或雜質含量或密度，或者第三遮蓋層166與接觸洞蝕刻停止層136具有相同的鍵結比例及雜質含量及密度。

接著進行一平坦化製程，例如利用一化學機械研磨製程去除部分層間介電層138直到露出接觸洞蝕刻停止層136表面。

然後如第5圖所示，先以蝕刻方式去除部分接觸洞蝕刻停止層136與硬遮罩118，再進行另一蝕刻製程掏空PMOS區域104及NMOS區域102的多晶矽層116，以於各區域分別形成一凹槽140。需注意的是，本實施例雖以同時掏空兩個區域的多晶矽層為例，但又可選擇先掏空其中一個區域的多晶矽層形成凹槽並填入金屬後，再去除另一區域的多晶矽層並填入金屬。

隨後如第6圖所示，分別在PMOS區104域及NMOS區域102形成一功函數金屬層144、150及一低阻抗導電層152並填滿凹槽140。

接著再進行一或多道平坦化製程一起或分別對NMOS與PMOS進行平坦化，例如利用化學機械研磨製程移除部分低阻抗導電層152與功函數金屬層144、150，以於PMOS區域104及NMOS區域102分別形成一第一金屬閘極154與第二金屬閘極156。需注意的是，本發明係提供一種雙功函數金屬閘極CMOS元件及製作方法，其中PMOS區域104之P型功函數金屬層144與NMOS區域102之N型功函數金屬層150較佳分開製得，此為習知相關技藝者所熟知，在此不多加贅述。另外，上述雖然對於填入凹槽中的材料簡單敘述，但為了因應功函數調整、解決N/P MOS兩者製程整合在一起所生之問題，N/P MOS兩邊的膜層結構可有不同。

在本實施例中，P型功函數金屬層144為一滿足P型電晶體所需功函數要求的金屬，例如是氮化鈦(titanium nitride，TiN)或碳化鉭(tantalum carbide，TaC)等，但不以上述為限。N型功函數金屬層150為一滿足N型電晶體所需功函數要求的金屬，例如是鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)或鋁化鉿(HfAl)，但不以上述為限。另外，低阻抗導電層152包含鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)或鈦與氮化鈦(Ti/TiN)等複合金屬層料，但不以此為限。

需注意的是，上述實施例雖以前高介電常數介電層(high-K first)製程來完成半導體元件的製作，本發明的精神又可應用至後高介電常數介電層(high-k last)製程，此作法也屬本發明所涵蓋的範圍。

舉例來說，如第7圖所示，可先在基底100上形成如第3圖所示之虛置閘極結構，其中虛置閘極僅包含一介質層108、一多晶矽層以及一硬遮罩而不具有高介電常數介電層及阻障層。然後依序進行第4圖的製程，包括在虛置閘極周圍形成第一側壁子124及第二側壁子126、於第一側壁子124及第二側壁子126兩側的基底100中形成具相對應導電型之輕摻雜汲極128與源極/汲極區域130、形成一接觸洞蝕刻停止層136與層間介電層138於虛置閘極及基底100表面、以平坦化製程去除部分接觸洞蝕刻停止層136與層間介電層138並掏空虛置閘極中的多晶矽層等。隨後如第7圖所示，先依序形成一高介電常數介電層110與一阻障層112於PMOS區域104及NMOS區域102之凹槽140內，然後依據上述實施例分別形成一N型功函數金屬層150與一P型功函數金屬層144於NMOS區域102及PMOS區域104、形成一低阻抗導電層152於P型功函數金屬層144及N型功函數金屬層150上並填滿凹槽140以及進行另一平坦化製程以於NMOS區域102及PMOS區域104分別形成一金屬閘極154、156。

綜上所述，由於現行製程中完成整個閘極結構與源極/汲極後通常會對第二側壁子進行一道薄化的動作以去除部分第二側壁子中較外圍的氮化矽層而導致氮化矽負載(loading)以及/或矽化金屬層流失等問題，本發明較佳在製作第二側壁子時先依序沉積一由氧化矽所構成的遮蓋層及一由氮化矽所構成且具有應力的接觸洞蝕刻停止層，然後再以蝕刻方式去除部分兩個材料層以形成第二側壁子。由於本發明採用部分接觸洞蝕刻停止層作為第二側壁子的材料，如此便可在省略薄化第二側壁子的情況下大幅降低後續覆蓋在整個基底表面之另一接觸洞蝕刻停止層的整體厚度，並同時改善氮化矽負載與矽化金屬層流失的問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

102．．．NMOS區域

104．．．PMOS區域

106．．．淺溝隔離

108．．．介質層

110．．．高介電常數介電層

112．．．阻障層

114．．．金屬層

116．．．多晶矽層

118．．．硬遮罩

120．．．第一閘極結構

122．．．第二閘極結構

124．．．第一側壁子

126．．．第二側壁子

128．．．輕摻雜汲極

130．．．源極/汲極

132．．．磊晶層

134．．．矽化金屬層

136．．．接觸洞蝕刻停止層

138．．．層間介電層

140．．．凹槽

144．．．P型功函數金屬層

150．．．N型功函數金屬層

152．．．低阻抗導電層

154．．．第一金屬閘極

156．．．第二金屬閘極

162．．．第一遮蓋層

164．．．第二遮蓋層

166．．．第三遮蓋層

第1圖至第7圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。

100．．．基底

102．．．NMOS區域

104．．．PMOS區域

106．．．淺溝隔離

108．．．介質層

110．．．高介電常數介電層

112．．．阻障層

124．．．第一側壁子

126．．．第二側壁子

128．．．輕摻雜汲極

130．．．源極/汲極

132．．．磊晶層

134．．．矽化金屬層

136．．．接觸洞蝕刻停止層

138．．．層間介電層

144．．．P型功函數金屬層

150．．．N型功函數金屬層

152．．．低阻抗導電層

154．．．第一金屬閘極

156．．．第二金屬閘極

162．．．第一遮蓋層

164．．．第二遮蓋層

166．．．第三遮蓋層

Claims (21)

1. 一種製作半導體元件的方法，包含：提供一基底，該基底上具有一閘極結構；形成一第一遮蓋層於該基底表面及該閘極結構之側壁；形成一第二遮蓋層並覆蓋該第一遮蓋層；形成一第三遮蓋層於該第二遮蓋層表面；進行一蝕刻製程，去除部分該第三遮蓋層、該第二遮蓋層及該第一遮蓋層以於該閘極結構側壁形成一第一側壁子與一第二側壁子；以及形成一接觸洞蝕刻停止層(contact etch stop layer,CESL)於該基底表面並覆蓋該第二側壁子，其中該第三遮蓋層與該接觸洞蝕刻停止層是以相同沈積條件形成，具有相同化學組成及/或物理特性，但具有不同厚度，並且都具有應力。
2. 如申請專利範圍第1項所述之方法，其中該第一遮蓋層包含氮化矽。
3. 如申請專利範圍第1項所述之方法，其中該第二遮蓋層包含氧化矽。
4. 如申請專利範圍第1項所述之方法，其中該第三遮蓋層包含氮化矽。
5. 如申請專利範圍第1項所述之方法，其中該閘極結構包含一高介電常數介電層與一多晶矽層。
6. 如申請專利範圍第1項所述之方法，其中該沈積條件包含前驅物、驅入氣體、壓力及製程功率。
7. 如申請專利範圍第1項所述之方法，其中形成該第一側壁子與該第二側壁子後包含：形成一源極/汲極於該第二側壁子兩側之該基底；形成一介電層並覆蓋該接觸洞蝕刻停止層；利用一第一平坦化製程去除部分該介電層至顯露出該接觸洞蝕刻停止層；形成一凹槽於該閘極結構中；形成一功函數金屬層於該凹槽內；形成一導電層於該功函數金屬層上並填滿該凹槽；以及進行一第二平坦化製程以形成一金屬閘極。
8. 一種半導體元件，包含：一基底；一閘極結構設於該基底上；一第一側壁子設於該閘極結構之側壁；一第二側壁子設於該第一側壁子周圍； 一源極/汲極設於該第二側壁子兩側之該基底中；以及一接觸洞蝕刻停止層設於該基底表面並覆蓋該閘極結構，且至少部分該第二側壁子與該接觸洞蝕刻停止層具有相同化學組成及/或物理特性但不同厚度，並且都具有應力。
9. 如申請專利範圍第8項所述之半導體元件，其中該第一側壁子包含氮化矽。
10. 如申請專利範圍第8項所述之半導體元件，其中該第一側壁子係為L型。
11. 如申請專利範圍第8項所述之半導體元件，其中該第二側壁子包含一L型遮蓋層及一遮蓋層設於該L型遮蓋層上。
12. 如申請專利範圍第11項所述之半導體元件，其中該L型遮蓋層包含氧化矽。
13. 如申請專利範圍第11項所述之半導體元件，其中該遮蓋層包含氮化矽。
14. 如申請專利範圍第11項所述之半導體元件，其中該遮蓋層與該接觸洞蝕刻停止層具有相同化學組成及/或物理特性。
15. 如申請專利範圍第8項所述之半導體元件，其中該接觸洞蝕刻停止層包含氮化矽。
16. 如申請專利範圍第8項所述之半導體元件，其中該閘極結構包含一高介電常數介電層、一功函數金屬層以及一導電層。
17. 如申請專利範圍第16項所述之半導體元件，其中該高介電常數介電層係為U型。
18. 如申請專利範圍第16項所述之半導體元件，其中該高介電常數介電層係為一字型。
19. 如申請專利範圍第8項所述之半導體元件，其中至少部分該第二側壁子與該接觸洞蝕刻停止層具有相同鍵結比例。
20. 如申請專利範圍第8項所述之半導體元件，其中至少部分該第二側壁子與該接觸洞蝕刻停止層具有相同雜質含量。
21. 如申請專利範圍第8項所述之半導體元件，其中至少部分該第二側壁子與該接觸洞蝕刻停止層具有相同密度。