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TWI550744B - 單層線路式封裝基板及其製法、單層線路式封裝結構及其製法 - Google Patents

單層線路式封裝基板及其製法、單層線路式封裝結構及其製法 Download PDF

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TWI550744B
TWI550744B TW103142114A TW103142114A TWI550744B TW I550744 B TWI550744 B TW I550744B TW 103142114 A TW103142114 A TW 103142114A TW 103142114 A TW103142114 A TW 103142114A TW I550744 B TWI550744 B TW I550744B
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opening
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邱士超
林俊賢
白裕呈
蕭惟中
孫銘成
沈子傑
陳嘉成
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矽品精密工業股份有限公司
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Description

單層線路式封裝基板及其製法、單層線路式封裝結構及其製法
本發明係有關一種封裝基板及其製法、封裝結構及其製法，尤指一種不具核心層之封裝基板與封裝結構。
隨著電子產業的蓬勃發展，許多高階電子產品都逐漸朝往輕、薄、短、小等高集積度方向發展，且隨著封裝技術之演進，晶片的封裝技術也越來越多樣化，半導體封裝件之尺寸或體積亦隨之不斷縮小，藉以使該半導體封裝件達到輕薄短小之目的。
一般封裝基板的結構係由堆疊之銅層與絕緣層所組成，第1圖所示者係為習知封裝結構之剖視示意圖。
如第1圖所示，習知封裝結構係包括：核心層10；形成於核心層10表面的第一線路層11與第二線路層13；導電孔15，係貫穿該核心層10，以電性連接該第一線路層11與第二線路層13；第一絕緣層12與第二絕緣層14，係 分別形成於該第一線路層11與第二線路層13上，並外露出部分該第一線路層11與第二線路層13；以及半導體元件31，係具有用以電性連接該第一線路層11之銲墊310。
然而，習知封裝結構所用的封裝基板1(包括：第一線路層11、第一絕緣層12、第二線路層13、第二絕緣層14、導電孔15)中，通常係具有至少二層的線路層，並藉該導電孔電性連接該第一線路層與第二線路層。
然而，導電孔必須透過機械鑽孔或雷射鑽孔於該核心層上形成貫穿該核心層的通孔後，是以，於該貫穿之通孔中電鍍銅，更增加製程的複雜度。
此外，習知封裝結構中所用的基板係具有核心層，並於核心層上形成導電孔後，於該核心層上下表面形成增層線路，通常而言，該核心層具有至少兩層的線路層。因此，使基板厚度難以降低。在基板厚度難以降低的情況下，整體封裝結構之厚度亦難以有效的降低。
但隨著電子產品微小化、薄型化的需求增加，對於薄型基板的需求也日益增加。因此，如何降低基板厚度，遂使整體封裝結構的厚度降低，實為業界迫切待開發之方向。
鑒於上述習知技術之缺失，本發明提供一種封裝基板之製法係包括：於一承載件上形成具有相對之第一表面與第二表面之線路層；於該承載件與線路層上形成介電體，該介電體係具有相對之第一側與該線路層之第二表面同側的第二側，且該介電體之第一側係具有外露出部分該線路 層之第一開口；以及移除該承載件，以外露出該介電體之第二側與該線路層之第二表面。
本發明復提供一種封裝基板，係包括：具有相對之第一表面與定義有複數電性連接區與電極區之第二表面線路層；以及具有相對之第一側與該線路層之第二表面同側的第二側之介電體，該第一側係具有外露出部分該線路層之第一開口。
於本發明之封裝基板及其製法的一實施例中，於由前所述之製法所製得的封裝基板中，該介電體的第二側係與該線路層之第二表面共平面。
本發明再提供一種封裝結構之製法，係包括：提供具有相對之第一側與第二側的介電體，該介電體中係嵌埋有具有相對之第一表面與第二表面的單一線路層，其中，該介電體之第二側與該線路層之第二表面同側，該第一側係具有外露出部分該線路層之第一開口；以及於該介電體之第二側設置半導體元件，以電性連接至該線路層之第二表面。
本發明又提供一種封裝結構，係包括：如前所述之單層線路式封裝基板；以及半導體元件，係設置於該介電體之第二側，並電性連接至該線路層之第二表面。
於本發明之封裝結構及其製法的一實施例中，該介電體的第二側係與該線路層之第二表面共平面。
於本發明之封裝基板之製法的一實施方式中，該介電體之第一開口係以曝光顯影方式形成。
於本發明之封裝基板之製法的一實施方式中，復包括於形成該第一開口時，於該線路層之第一表面形成有對應該第一開口之第二開口。於前述封裝基板中，該線路層之第一表面係具有對應該第一開口之第二開口。於本發明之封裝結構及其製法的一實施方式中，該線路層之第一表面形成有對應該第一開口之第二開口。
於本發明之封裝基板或封裝結構中，形成該介電體之材質係為感光型介電材料。
於本發明之封裝結構的一實施方式中，該半導體元件係具有複數導電凸塊，俾藉之電性連接至該線路層之第二表面。
於本發明之封裝結構的另一實施方式中，復包括於設置半導體元件後，在該介電體上形成封裝膠體，使該半導體元件包覆於該封裝膠體中。於前述封裝結構中，復包括形成於該介電體上之封裝膠體，使該半導體元件包覆於該封裝膠體中。
於前述封裝結構的又一實施方式中，復包括在該半導體元件與該介電體之第二側之間填充底膠。於前述封裝結構中，復包括填充於該半導體元件與該介電體之第二側之間的底膠。
於前述封裝結構之製法的再一實施方式中，該承載件上復形成有種子層，於前述封裝基板及具有該封裝基板之封裝結構中復包括形成於該線路層之第二表面上之種子層。於前述實施方式中，復包括以蝕刻方式移除該種子層， 並於該線路層之第一表面蝕刻形成對應該第一開口之第二開口。
由上可知，本發明之封裝基板僅具有一層線路層，並藉由該線路層的第一表面與第二表面電性連接該半導體元件與後續設置的外部元件，即能藉由一層線路層達到線路重佈、連接半導體元件與外部元件之功效。
此外，本發明係一種不具有核心層的封裝基板，因此得以降低整體封裝基板的厚度，進而應用於厚度較小之電子產品。
再者，本發明毋須形成供電鍍製作導電路徑之貫穿的通孔，可簡化製程的複雜度。又，當本發明之介電體材料係可使用感光型封裝材料時，藉由感光型封裝材料同時具有光阻與封裝之特性，而無需另外使用光阻劑，得以簡化製程。
另外，當本發明之介電體材料係使用感光型封裝材料時，得以藉由圖案化該感光型介電材料來製作線路、通孔，亦或是介電體的開口，得以在不需使用機械鑽孔或雷射鑽孔的情況下，達到細線路的需求，遂增加佈線密集度。
1、2‧‧‧封裝基板
3‧‧‧封裝結構
10‧‧‧核心層
11‧‧‧第一線路層
12‧‧‧第一絕緣層
13‧‧‧第二線路層
14‧‧‧第二絕緣層
15‧‧‧導電孔
20‧‧‧承載件
201‧‧‧種子層
21‧‧‧線路層
21a‧‧‧第一表面
21b‧‧‧第二表面
210‧‧‧電性連接區
211‧‧‧電路區
212‧‧‧電極區
212a‧‧‧第二開口
22‧‧‧介電體
22a‧‧‧第一側
22b‧‧‧第二側
22c‧‧‧第一開口
30‧‧‧導電凸塊
31‧‧‧半導體元件
310‧‧‧銲墊
32‧‧‧封裝膠體
33‧‧‧導電元件
34‧‧‧底膠
第1圖係為習知封裝結構之剖視圖；第2A至2D圖係顯示本發明封裝基板之製法示意圖；以及第3A至3D圖係顯示本發明封裝結構之製法示意圖，其中，第3C’係為第3C圖之另一實施態樣。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本創作可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本創作所能產生之功效及所能達成之目的下，均應仍落在本創作所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「側」等之用語，亦僅為便於敘述之明瞭，而非用以限定本創作可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本創作可實施之範疇。
請參閱第2A至2D圖係顯示本發明封裝基板之製法示意圖。
如第2A圖所示，於一承載件20上形成具有相對之第一表面21a與第二表面21b之線路層21。
於本實施例中，該線路層21係定義有複數電性連接區210、電極區212與電路區211，形成該線路層21的材料為 銅。於本實施例中，該承載件20上復形成有種子層201。
於本發明之封裝基板之製法中，對於該承載件20之材質並未有特殊限制，僅需為容易移除的材料即可，形成該線路層21的方法亦可使用一般圖案化之佈線方法即可。
如第2B圖所示，於該承載件20與線路層21上形成介電體22，該介電體22係具有相對之第一側22a與該線路層21之第二表面21b同側的第二側22b，且該介電體22之第一側22a係具有外露出部分該線路層21之第一開口22c。
於本發明封裝基板之製法中，可先形成介電體22再於該介電體22的第一側22a以機械鑽孔或雷射鑽孔形成該第一開口22c。於本實施例中，該第一開口22c係外露出該線路層21之第一表面21a的電極區212。其中，形成該介電體22之材質係為模壓樹脂(molding compound)或預浸材(prepreg)。
於本實施例中，形成該介電體22之材料亦可為感光型介電材料(Photo-Imageable Dielectric，PID)，因此，可使用曝光顯影方式形成該第一開口22c，且該第一開口22c係外露出部分該線路層21之第一表面21a。
於本發明之封裝基板的製法中，對於所使用的感光型介電材料並未有特殊限制，可依製程不同使用正型感光型介電材料或負型感光型介電材料，以負型感光型介電材料為例，該感光型介電材料係形成於該承載件20上，並使用光罩遮蓋住欲形成第一開口22c之位置，並曝光固化(通常 係使用紫外光固化(UV Curing))該感光型介電材料接著移除該未經曝光固化的感光型介電材料而得到具有第一開口22c的介電體22。於本實施例中對於移除該未經曝光固化的感光型介電材料之方法並未有特殊限制，僅需使用一般移除光阻劑的方法即可。
如第2C圖所示，移除該承載件20，以外露出該種子層201。
由於本發明之封裝基板2的製法中，係先將該線路層21形成於承載件20(如第2B圖所示)上，再於該承載件20上形成介電體22覆蓋該線路層21，因此，於本發明之封裝基板中，該介電體22的第二側22b與該線路層21的第二表面21b係為共平面，亦即，該第二側22b與第二表面21b齊平。
如第2D圖所示，蝕刻移除該種子層201，以外露出該介電體22之第二側22b與該線路層21之第二表面21b，得到本發明之封裝基板2。其中，於本發明之封裝結構之製法中，亦可於移除該種子層201的同時一併蝕刻形成該第二開口212a。
於本實施例中，復包括蝕刻該第一開口22c所外露出的部分該電極區212上形成第二開口212a，使後續設置的導電元件與該線路層21之電極區212具有良好的結合效果，提升本發明之封裝基板2的可靠度。
另外，於本發明封裝基板之製法中，倘若當該第一開口22c係以機械鑽孔或雷射鑽孔所形成者，則該第二開口 212a係於形成該第一開口22c時同時形成。
請參閱第2D圖，本發明之封裝基板2係包括：具有相對之第一表面21a與第二表面21b之線路層21；以及具有相對之第一側22a與第二側22b之介電體22，該第一側22a係具有外露出部分該線路層21之第一開口22c，且該線路層21之第二表面21b係與該介電體22之第二側22b同側。
於本實施例中，該線路層21係定義有複數電性連接區210、電極區212與電路區211，且該線路層21之第二表面21b係外露於該介電體22之第二側22b，亦即，該電性連接區210、電極區212與電路區211皆外露於該介電體22之第二側22b，且該線路層21之第二表面21b係與該介電體22之第二側22b共平面。
此外，於本發明之封裝基板中，該介電體22中僅具有一層線路層21。
參閱第3A至3D圖係顯示本發明封裝結構之製法示意圖。
如第3A圖所示，提供嵌埋有一線路層21之介電體22，該介電體22係具有相對之第一側22a與第二側22b，該第一側22a係具有外露出部分該線路層21之第一開口22c，該線路層21係定義有複數電性連接區210與電極區212，該介電體22之第二側22b係外露出該線路層21之電性連接區210與電極區212。
於本實施例中，該線路層21係定義有複數電性連接區 210、電極區212與電路區211。
如第3B圖所示，設置半導體元件31，該半導體元件31係電性連接該線路層21。
於本實施例中，該半導體元件31係藉由該導電凸塊30電性連接該線路層21之電性連接區210，藉此電性連接至該線路層21，且該電極區212係外露於該介電體22之第一開口22c。於本實施例中，該半導體元件31係具有用以電性連接該等導電凸塊30之銲墊310。
如第3C圖所示，於該介電體22上形成封裝膠體32，使該半導體元件31包覆於該封裝膠體32中。
於本實施例中，於該介電體22之第二表面22b上形成該封裝膠體32，而形成該封裝膠體32之方法係為依據習知製程即能完成者，於此便不再贅述。於另一實施態樣中，在該半導體元件與該介電體之第二側之間填充底膠34，如第3C’圖所示。
如第3D圖所示，於該介電體22之第一開口22c中形成導電元件33。
於本實施例中，該封裝結構復包括形成於該第一開口22c中用以電性連接後續設置的外接元件的導電元件33，且該導電元件33係直接與該線路層21中的電極區212接觸並電性連接。
請參閱第3D圖，本發明之封裝結構3係包括：具有相對之第一表面21a與第二表面21b之線路層21，該線路層的第二表面21b係定義有複數電性連接區210與電極區 212；形成於該線路層21上具有相對之第一側22a與第二側22b之介電體22，該線路層21係嵌埋於該介電體22中，該介電體22的第一側22a與該線路層的第一表面21a係為同側，且該介電體22的第二側22b係外露出該線路層21之第二表面21b，其中，該第一側係具有外露出部分該線路層21之第一開口22c；以及半導體元件31，係設置於該介電體22之第二側22b，且該半導體元件31係電性連接該線路層21。
於本實施例中，該線路層21係定義有複數電性連接區210、電路區211與電極區212，且該半導體元件31係藉由該導電凸塊30電性連接該電性連接區210，俾使該半導體元件31電性連接至該線路層21。
由上可知，本發明之封裝基板及封裝結構無需額外設置核心層，能有效降低整體封裝基板與封裝結構的厚度，且本發明之封裝基板僅具一層線路層，更無需藉由導電孔導通形成於核心層兩側的線路層，能大幅降低整體封裝基板與封裝結構的厚度。
此外，當本發明的介電體係以感光型介電材料所構成時，更藉由該感光型介電材料形成介電體的開口，無需使用機械鑽孔或雷射鑽孔的製程，得以有效簡化製程並降低整體生產成本。
另外，本發明更利用感光型介電體同時具有光阻特性與絕緣封裝特性，而得以無需另外使用光阻，進而達到簡化製程之效果。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧封裝基板
21‧‧‧線路層
21a‧‧‧第一表面
21b‧‧‧第二表面
210‧‧‧電性連接區
211‧‧‧電路區
212‧‧‧電極區
22‧‧‧介電體
22a‧‧‧第一側
22b‧‧‧第二側
22c‧‧‧第一開口
212a‧‧‧第二開口

Claims (24)

  1. 一種單層線路式封裝基板之製法，係包括：於一承載件上形成具有相對之第一表面與第二表面之單層線路層，其中，該第二表面接觸該承載件；於該承載件上形成介電體，該介電體係具有相對之第一側與該單層線路層之第二表面同側的第二側，且該介電體之第一側係具有外露出部分該單層線路層之第一開口；以及移除該承載件，以外露出該介電體之第二側及該單層線路層之第二表面。
  2. 如申請專利範圍第1項所述之單層線路式封裝基板之製法，復包括於形成該第一開口時，於該單層線路層之第一表面形成有對應該第一開口之第二開口。
  3. 如申請專利範圍第1項所述之單層線路式封裝基板之製法，其中，形成該介電體之材質係為感光型介電材料。
  4. 如申請專利範圍第3項所述之單層線路式封裝基板之製法，其中，該介電體之第一開口係以曝光顯影方式形成。
  5. 如申請專利範圍第1項所述之單層線路式封裝基板之製法，其中，該介電體的第二側係與該單層線路層之第二表面共平面。
  6. 如申請專利範圍第1項所述之單層線路式封裝基板之製法，其中，該承載件上復形成有種子層。
  7. 如申請專利範圍第6項所述之單層線路式封裝基板之 製法，復包括以蝕刻方式移除該種子層，並於該單層線路層之第一表面蝕刻形成對應該第一開口之第二開口。
  8. 一種封裝結構之製法，係包括：提供一單層線路式封裝基板，該單層線路式封裝基板包含具有相對之第一側與第二側的介電體以及具有相對之第一表面與第二表面的單層線路層，該單層線路層係嵌埋於該介電體中，其中，該介電體之第二側與該單層線路層之第二表面同側，該介電體之第一側係具有外露出部分該單層線路層之第一開口；以及於該單層線路式封裝基板之介電體之第二側設置半導體元件，且令該半導體元件電性連接至該單層線路層之第二表面。
  9. 如申請專利範圍第8項所述之封裝結構之製法，該單層線路層之第一表面形成有對應該第一開口之第二開口。
  10. 如申請專利範圍第8項所述之封裝結構之製法，其中，該半導體元件係具有複數導電凸塊，俾藉之電性連接至該單層線路層之第二表面。
  11. 如申請專利範圍第8項所述之封裝結構之製法，復包括於該介電體上形成封裝膠體，使該半導體元件包覆於該封裝膠體中。
  12. 如申請專利範圍第8項所述之封裝結構之製法，其中，復包括在該半導體元件與該介電體之第二側之間填充底膠。
  13. 如申請專利範圍第8項所述之封裝結構之製法，其中， 形成該介電體之材質係為感光型介電材料。
  14. 如申請專利範圍第8項所述之封裝結構之製法，其中，該介電體的第二側係與該單層線路層之第二表面共平面。
  15. 一種單層線路式封裝基板，係包括：單層線路層，係具有相對之第一表面與第二表面；以及介電體，係具有相對之第一側與該單層線路層之第二表面同側的第二側，該第一側係具有外露出部分該單層線路層之第一開口。
  16. 如申請專利範圍第15項所述之單層線路式封裝基板，其中，該單層線路層之第一表面形成有對應該第一開口之第二開口。
  17. 如申請專利範圍第15項所述之單層線路式封裝基板，其中，該介電體之材質係為感光型介電材料。
  18. 如申請專利範圍第15項所述之單層線路式封裝基板，其中，該介電體的第二側係與該單層線路層之第二表面共平面。
  19. 一種封裝結構，係包括：如申請專利範圍第15項之單層線路式封裝基板；以及半導體元件，係設置於該介電體之第二側，並電性連接至該單層線路層之第二表面。
  20. 如申請專利範圍第19項所述之封裝結構，其中，該單 層線路層之第一表面形成有對應該第一開口之第二開口。
  21. 如申請專利範圍第19項所述之封裝結構，其中，該半導體元件係具有複數導電凸塊，俾藉之電性連接至該單層線路層之第二表面。
  22. 如申請專利範圍第19項所述之封裝結構，復包括封裝膠體，係形成於該介電體上，使該半導體元件包覆於該封裝膠體中。
  23. 如申請專利範圍第21項所述之封裝結構，復包括底膠，係填充於該半導體元件與該介電體之第二側之間。
  24. 如申請專利範圍第19項所述之封裝結構，其中，該介電體之材質係為感光型介電材料。
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