TWI548039B - 半導體裝置的製作方法 - Google Patents
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Description
本發明係有關於半導體製程技術領域，特別是有關於具有雙側壁子(dual spacer)結構的半導體裝置的製作方法。
隨著半導體製程技術不斷進步，半導體元件越做越小，元件與元件之間的距離也越來越接近。以含有記憶體元件、高壓元件與低壓元件的系統單晶片(System-On-a-Chip，SOC)為例，其中在記憶體區域及低電壓區域內的元件間的間距很小，故需要較小的側壁子寬度。
相反的，在高電壓區域內的高壓元件，由於需要較高的崩潰電壓等電性，故其結構上需要較大的側壁子寬度，以形成分級的(graded)接面。
因此，該技術領域仍需要一種改良的半導體裝置的製作方法，能夠在盡量不增加光罩的情況下(最多增加一道光罩)，提供高壓元件較大的側壁子寬度，而對記憶體區域及低電壓區域內的元件提供較小的側壁子寬度，並且能夠相容於現行的邏輯製程，例如，金屬矽化阻擋(silicide block，SAB)製程等。
本發明的主要目的在提供一種半導體裝置的製作方法，僅增加一道光罩，能夠提供高壓元件較大的側壁子寬度，對記憶體區域及低電壓區域內的元件提供較小的側壁子寬度，並且能夠相容於現行的邏輯製程。
本發明實施例提供一種半導體裝置的製作方法，包含有：提供一半導體基材，具有一第一區域及一第二區域，其中該第一區域與該第二區域
互不重疊；分別在該第一區域及該第二區域的該半導體基材上形成一第一閘極結構及一第二閘極結構；分別於該第一閘極結構及該第二閘極結構側壁上形成一第一偏間隙壁及一第二偏間隙壁；進行一離子佈植製程，於該半導體基材表面形成一輕摻雜汲極區域；分別於該第一閘極結構及該第二閘極結構側壁上形成一第一襯墊層及一第二襯墊層；分別於該第一閘極結構及該第二閘極結構側壁上的該第一襯墊層及該第二襯墊層上形成一第一側壁子及一第二側壁子；於該半導體基材上沉積一第三襯墊層，覆蓋該第一區域及該第二區域，該第三襯墊層共形的形成在第一側壁子及該第二側壁子表面；分別於該第一閘極結構及該第二閘極結構側壁上的該第三襯墊層上形成一第三側壁子及一第四側壁子；形成一犧牲保護層，僅覆蓋住該第二區域內的該第二閘極結構以及該第四側壁子；選擇性的剝除該第一區域內的該第三側壁子；以及去除該犧牲保護層以及部分該第三襯墊層，顯露出該第一區域內的該第一側壁子以及該第二區域內的該第四側壁子。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
1‧‧‧半導體裝置
10‧‧‧半導體基材
11‧‧‧記憶體結構
30‧‧‧離子佈植製程
101‧‧‧記憶體區域
102‧‧‧週邊區域
102a‧‧‧低電壓區域
102b‧‧‧高電壓區域
110‧‧‧記憶胞
111‧‧‧浮置閘極穿隧氧化層
112‧‧‧浮置閘極
113‧‧‧多晶矽間介電層
114‧‧‧控制閘極
115‧‧‧氧化矽層
116‧‧‧氧化矽側壁子
118‧‧‧四乙氧基矽烷氧化矽層
120‧‧‧閘極結構
121‧‧‧閘極氧化層
122‧‧‧多晶矽閘極
125‧‧‧氧化矽層
126‧‧‧氮化矽偏間隙壁
130‧‧‧閘極結構
131‧‧‧閘極氧化層
132‧‧‧多晶矽閘極
135‧‧‧氧化矽層
136‧‧‧氮化矽偏間隙壁
210‧‧‧選擇電晶體
211‧‧‧閘極氧化層
212‧‧‧多晶矽閘極
215‧‧‧氧化矽層
216‧‧‧氧化矽側壁子
316‧‧‧氮化矽偏間隙壁
320‧‧‧輕摻雜汲極區域
415‧‧‧氧化矽襯墊層
416‧‧‧氮化矽側壁子
425‧‧‧氧化矽襯墊層
426‧‧‧氮化矽側壁子
435‧‧‧氧化矽襯墊層
436‧‧‧氮化矽側壁子
505‧‧‧氧化矽層
506‧‧‧氮化矽層
509‧‧‧犧牲保護層
516‧‧‧氮化矽側壁子
526‧‧‧氮化矽側壁子
536‧‧‧氮化矽側壁子
第1圖至第9圖為依據本發明實施例所繪示的半導體裝置的製作方法的剖面示意圖。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，
反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
請參閱第1圖至第9圖，其為依據本發明實施例所繪示的半導體裝置1的製作方法的剖面示意圖。根據本發明實施例，所述半導體裝置1可以是一半導體記憶體裝置，或者是包含有記憶體元件、高壓元件與低壓元件的系統單晶片(System-On-a-Chip，SOC)。
如第1圖所示，在一半導體基材10上設置有一記憶體區域101以及一週邊(periphery)區域102，其中週邊區域102又可區分有一低電壓(low-voltage)區域102a以及一高電壓(high-voltage)區域102b。首先，在記憶體區域101內，形成一記憶體胞110。根據本發明實施例，記憶體結構11可以包括一記憶胞110以及一選擇電晶體210，其中記憶胞110靠近選擇電晶體210而設置。根據本發明實施例，所述半導體基材10可以是一矽基材，但不限於此。根據本發明實施例，所述記憶體胞110可以是一靜態隨機存取記憶體(SRAM)記憶胞，但不限於此。
根據本發明實施例，所述記憶胞110可包括一多層堆疊結構，由一浮置閘極穿隧氧化層(floating gate tunneling oxide)111、一浮置閘極(floating gate)112、一多晶矽間介電層(interpoly dielectric)113，以及一控制閘極(control gate)114堆疊而成。根據本發明實施例，所述選擇電晶體210可包括一閘極氧化層211以及一多晶矽閘極212。熟習該項技藝者應理解，以上記憶體結構僅為例示，並非用以限制本發明範疇。
根據本發明實施例，所述記憶胞110還可包括一氧化矽(silicon oxide)層115，覆蓋在所述多層堆疊結構的表面。根據本發明實施例，所述記憶胞110還可包括一氧化矽側壁子116，設置在所述多層堆疊結構的側壁上。
根據本發明實施例，所述選擇電晶體210可包括一氧化矽層215，覆蓋在所述多晶矽閘極212的表面以及一氧化矽側壁子216，設置在多晶矽閘極212的側壁上。根據本發明實施例，可另包括一四乙氧基矽烷(TEOS)氧化矽層118，填入所述記憶胞110與選擇電晶體210之間的間隙。
根據本發明實施例，在形成上述記憶體區域101內的記憶體結構11之後，接著在週邊區域102的低電壓區域102a以及高電壓區域102b內，利用微影及蝕刻製程分別定義出閘極結構120以及閘極結構130。其中，閘極結構120可包括一閘極氧化層121以及一多晶矽閘極122，而閘極結構130可包括一閘極氧化層131以及一多晶矽閘極132。根據本發明實施例，閘極氧化層121的厚度小於閘極氧化層131的厚度。相較於高電壓區域102b內的閘極結構130，低電壓區域102a內的閘極結構120彼此間的距離較接近。
如第2圖所示，接著，進行一多晶矽再氧化(poly reoxidation)製程，於所述閘極結構120以及所述閘極結構130表面分別形成一氧化矽層125以及一氧化矽層135。然後，於所述閘極結構120以及所述閘極結構130的側壁上，分別形成一氮化矽(silicon nitride)偏間隙壁(offset spacer)126及氮化矽偏間隙壁136。同時，在所述記憶胞110的側壁上，也會形成氮化矽偏間隙壁316。
如第3圖所示，繼續對記憶體區域101以及週邊區域102進行離子佈植製程30，將摻質植入所述半導體基材10的表面，形成輕摻雜汲極(LDD)區域320。所述離子佈植製程30係自動對準(self-align)氮化矽偏間隙壁126、氮化矽偏間隙壁136以及氮化矽偏間隙壁316。
如第4圖所示，在完成離子佈植製程30之後，接著於所述閘極結構120的側壁上，形成一氧化矽襯墊層425及一氮化矽側壁子426，於所述閘極結構130上，形成一氧化矽襯墊層435及一氮化矽側壁子436。同時，在所述記憶胞110的側壁上，也會形成一氧化矽襯墊層415及一氮化矽側壁子416。形成氧化矽襯墊層415、425、435以及氮化矽側壁子416、426、436的方法是先沉積一均厚的氧化矽層，然後在沉積一均厚的氮化矽層，再利用一非等向性乾蝕刻製程回蝕刻所述氮化矽層以及氧化矽層。
如第5圖所示，接著進行一化學氣相沉積(CVD)製程，沉積一均厚的氧化矽層505，例如，厚度約12奈米(nm)。然後，沉積一均厚的氮化矽
層506，例如，厚度約90奈米。
如第6圖所示，接著進行一非等向性乾蝕刻製程，回蝕刻氮化矽層506，直到顯露出下方的氧化矽層505，如此於所述閘極結構120的側壁上形成一氮化矽側壁子526，於所述閘極結構130上形成一氮化矽側壁子536，在所述記憶胞110的側壁上形成一氮化矽側壁子516。根據本發明實施例，在顯露出下方的氧化矽層505之後，可以繼續過蝕刻(over etch)氮化矽側壁子516、526、536一預定厚度。根據本發明實施例，此時氧化矽層505並未被蝕穿，而保留一預定厚度。
然後，於週邊區域102的高電壓區域102b內形成一犧牲保護層509，例如，TEOS氧化矽，其厚度可以約為15奈米左右。根據本發明實施例，形成犧牲保護層509的作法可以先在記憶體區域101以及週邊區域102以化學氣相沉積法全面沉積一TEOS氧化矽層，然後以一光阻圖案將週邊區域102的高電壓區域102b內的TEOS氧化矽層蓋住，再以濕蝕刻方式去除未被光阻圖案覆蓋的TEOS氧化矽層，再去除該光阻圖案。
如第7圖所示，接著可以利用一稀釋氫氟酸(DHF)溶液清除掉氮化矽側壁子516、526、536表面上的原生氧化矽(native oxide)層，此處理步驟也會蝕刻掉部分厚度的犧牲保護層509。根據本發明實施例，約10奈米厚度的犧牲保護層509會在此步驟中被蝕除。然後，以熱磷酸溶液去除未被犧牲保護層509覆蓋住的氮化矽側壁子516、526，僅留下週邊區域102的高電壓區域102b內的氮化矽側壁子536。
如第8圖所示，在去除氮化矽側壁子516、526之後，繼續以稀釋氫氟酸溶液蝕刻掉犧牲保護層509以及顯露出來的氧化矽層505，如此，在週邊區域102的高電壓區域102b內的閘極結構130上形成由氧化矽襯墊層435、535以及氮化矽側壁子436、536所構成的雙側壁子結構。在週邊區域102的低電壓區域102a內的閘極結構120上則形成由氧化矽襯墊層425以及氮化矽側壁子426所構成的單側壁子結構。
如第9圖所示，進行源極/汲極離子佈植製程，將摻質植入所述半導體基材10的表面，形成源極/汲極區域920。後續步驟可繼續進行退火(anneal)、金屬矽化(silicide)製程、接觸製程以及後段金屬化製程。
本發明上述半導體裝置的製作方法，僅需增加一道光罩(用來定義第6圖中的犧牲保護層509)，能夠提供高壓元件較大的側壁子寬度，對記憶體區域及低電壓區域內的元件提供較小的側壁子寬度，並且能夠相容於現行的邏輯製程。此外，本發明製程方法不會傷害到氮化矽偏間隙壁，也不會造成LDD區域的侵蝕損失。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧半導體裝置
10‧‧‧半導體基材
11‧‧‧記憶體結構
101‧‧‧記憶體區域
102‧‧‧週邊區域
102a‧‧‧低電壓區域
102b‧‧‧高電壓區域
110‧‧‧記憶胞
111‧‧‧浮置閘極穿隧氧化層
112‧‧‧浮置閘極
113‧‧‧多晶矽間介電層
114‧‧‧控制閘極
115‧‧‧氧化矽層
116‧‧‧氧化矽側壁子
118‧‧‧四乙氧基矽烷氧化矽層
120‧‧‧閘極結構
121‧‧‧閘極氧化層
122‧‧‧多晶矽閘極
125‧‧‧氧化矽層
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130‧‧‧閘極結構
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135‧‧‧氧化矽層
136‧‧‧氮化矽偏間隙壁
210‧‧‧選擇電晶體
211‧‧‧閘極氧化層
212‧‧‧多晶矽閘極
215‧‧‧氧化矽層
216‧‧‧氧化矽側壁子
316‧‧‧氮化矽偏間隙壁
320‧‧‧輕摻雜汲極區域
415‧‧‧氧化矽襯墊層
416‧‧‧氮化矽側壁子
425‧‧‧氧化矽襯墊層
426‧‧‧氮化矽側壁子
435‧‧‧氧化矽襯墊層
436‧‧‧氮化矽側壁子
505‧‧‧氧化矽層
509‧‧‧犧牲保護層
516‧‧‧氮化矽側壁子
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536‧‧‧氮化矽側壁子
Claims (9)
- 一種半導體裝置的製作方法，包含有：提供一半導體基材，具有一第一區域及一第二區域，其中該第一區域與該第二區域互不重疊；分別在該第一區域及該第二區域的該半導體基材上形成一第一閘極結構及一第二閘極結構；分別於該第一閘極結構及該第二閘極結構側壁上形成一第一偏間隙壁及一第二偏間隙壁；進行一第一離子佈植製程，於該半導體基材表面形成一輕摻雜汲極區域；分別於該第一閘極結構及該第二閘極結構側壁上形成一第一襯墊層及一第二襯墊層；分別於該第一閘極結構及該第二閘極結構側壁上的該第一襯墊層及該第二襯墊層上形成一第一側壁子及一第二側壁子；於該半導體基材上沉積一第三襯墊層，覆蓋該第一區域及該第二區域，該第三襯墊層共形的形成在第一側壁子及該第二側壁子表面；分別於該第一閘極結構及該第二閘極結構側壁上的該第三襯墊層上形成一第三側壁子及一第四側壁子；形成一犧牲保護層，僅覆蓋住該第二區域內的該第二閘極結構以及該第四側壁子；選擇性的剝除該第一區域內的該第三側壁子；以及去除該犧牲保護層以及部分該第三襯墊層，顯露出該第一區域內的該第一側壁子以及該第二區域內的該第四側壁子。
- 如申請專利範圍第1項所述之半導體裝置的製作方法，其中在顯露出該第一區域內的該第一側壁子以及該第二區域內的該第四側壁子之後，另包含 有：進行一第二離子佈植製程，於該半導體基材表面，形成一源極/汲極區域。
- 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該第一區域係為低電壓區域，該第二區域係為高電壓區域。
- 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該第一偏間隙壁及該第二偏間隙壁包含氮化矽。
- 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該第一襯墊層及該第二襯墊層包含氧化矽。
- 如申請專利範圍第1項所述之半導體裝置的製作方法，其中形成該犧牲保護層的方法包括：於該半導體基材上全面沉積一氧化矽層；以一光阻圖案僅將該第二區域內的該氧化矽層蓋住；以濕蝕刻方式去除未被該光阻圖案覆蓋的該氧化矽層，俾形成該犧牲保護層；以及去除該光阻圖案。
- 如申請專利範圍第1項所述之半導體裝置的製作方法，其中選擇性的剝除該第一區域內的該第三側壁子係利用一熱磷酸溶液。
- 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該第一側壁子及該第二側壁子包含氮化矽。
- 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該第三側壁 子及該第四側壁子包含氮化矽。
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|---|---|---|---|---|
| US20050218405A1 (en) * | 1997-08-29 | 2005-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Non-volatile memory and semiconductor device |
| TWI307961B (zh) * | 2003-12-03 | 2009-03-21 | Toppoly Optoelectronics Corp | |
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