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JP7034834B2 - 半導体装置およびその製造方法 - Google Patents

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JP7034834B2 JP2018103542A JP2018103542A JP7034834B2 JP 7034834 B2 JP7034834 B2 JP 7034834B2 JP 2018103542 A JP2018103542 A JP 2018103542A JP 2018103542 A JP2018103542 A JP 2018103542A JP 7034834 B2 JP7034834 B2 JP 7034834B2
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Description

本発明は、半導体装置およびその製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置に適用して有効な技術に関する。
低消費電力向けの半導体装置として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成されたシリコン層とを有するＳＯＩ（Silicon On Insulator）基板に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。そして、ＳＯＩ基板のシリコン層に、エクステンション領域のような不純物領域を形成する際に、エクステンション領域の幅を調整するため、ゲート電極の側壁に、オフセットスペーサと呼ばれる絶縁膜を形成する技術がある。
特許文献１には、ゲート電極の側壁に、１層目のオフセットスペーサとして窒化シリコン膜を形成し、２層目のオフセットスペーサとして酸化シリコン膜を形成する技術が開示されている。
特許文献２には、ＳＯＩ基板上のゲート電極の側壁に、１層目のオフセットスペーサとして酸化シリコン膜を形成し、２層目のオフセットスペーサとして窒化シリコン膜を形成し、３層目のオフセットスペーサとして酸化シリコン膜を形成し、その後、半導体層上にエピタキシャル層を形成する技術が開示されている。
特開２０１０－１７１０８６号公報 特表２００７－５３６７３４号公報
例えば、上記特許文献２のようにシリコン層上にエピタキシャル層を形成する際、半導体層を含むゲート電極が露出していると、ゲート電極からエピタキシャル層が異常成長する恐れがある。その場合、ＭＩＳＦＥＴの特性変動、または、エピタキシャル層に接続されるプラグとのリークなどの不具合が懸念される。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、（ａ）第１半導体層上に、第２半導体層を含むゲート電極、および、ゲート電極上に設けられたキャップ膜を形成する工程、（ｂ）第１半導体層の上面上、ゲート電極の側面上およびキャップ膜の側面上に、窒化シリコン膜および酸化シリコン膜を含む３層以上の積層膜からなるオフセットスペーサを形成する工程、を有する。また、半導体装置の製造方法は、（ｃ）オフセットスペーサの一部を除去することで、第１半導体層の上面を露出させる工程、（ｄ）ゲート電極の側面がオフセットスペーサによって覆われた状態において、オフセットスペーサから露出している第１半導体層の上面上に、第３半導体層を形成する工程、を有する。ここで、前記オフセットスペーサのうち、窒化シリコン膜がゲート電極に最も近い位置に形成され、（ｄ）工程時において、ゲート電極の側面上に形成されている窒化シリコン膜の上端の位置は、ゲート電極の上面の位置よりも高い。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態の半導体装置の製造工程を示す断面図である。 図１に続く製造工程を示す断面図である。 図２に続く製造工程を示す断面図である。 図３に続く製造工程を示す断面図である。 図４に続く製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 図６に続く製造工程を示す断面図である。 図７に続く製造工程を示す断面図である。 図８に続く製造工程を示す断面図である。 図９に続く製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 図１１に続く製造工程を示す断面図である。 図１２に続く製造工程を示す断面図である。 図１３に続く製造工程を示す断面図である。 図１４に続く製造工程を示す断面図である。 図１５に続く製造工程を示す断面図である。 変形例の半導体装置の製造工程を示す断面図である。 図１７に続く製造工程を示す断面図である。 検討例１の半導体装置の製造工程を示す断面図である。 検討例２の半導体装置の製造工程を示す断面図である。 図２０に続く製造工程を示す断面図である。 図２１に続く製造工程を示す断面図である。 図２２に続く製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断図面において、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態）
本実施の形態の主な特徴は、３層以上の積層膜からなるオフセットスペーサを形成することである。以下に、図１～図１６を用いて、本実施の形態の半導体装置の製造方法と、半導体装置の構造と、主な特徴とについて説明する。なお、本実施の形態では、ＳＯＩ基板に、半導体装置としてｎ型のＭＩＳＦＥＴであるＭＩＳＦＥＴ１Ｑを形成する場合を例示する。
＜半導体装置の製造方法＞
まず、図１に示されるように、半導体基板（基板）ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸの上に形成された半導体層ＳＬとを有する、ＳＯＩ基板を準備する。
半導体基板ＳＢは、例えば１Ωｃｍ～１０Ωｃｍの比抵抗を有する半導体層であり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＸは、例えば酸化シリコンからなり、絶縁層ＢＸの厚さは、例えば１０ｎｍ～２０ｎｍ程度である。半導体層ＳＬは、例えばシリコンからなり、半導体層ＳＬの厚さは、例えば１０ｎｍ～１５ｎｍ程度である。なお、半導体層ＳＬは、イオン注入などによって、ｎ型またはｐ型の不純物が導入されていない真性半導体層である。また、半導体層ＳＬ内にｐ型の不純物が導入されていたとしても、その不純物濃度は１×１０１３／ｃｍ３以下である。
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、貼り合わせ法により形成することができる。貼り合わせ法では、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせる。その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＬとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。
次に、フォトリソグラフィ法およびイオン注入法によって、半導体基板ＳＢに、ｎ型のウェル領域ＤＮＷおよびｐ型のウェル領域ＰＷを順次形成する。絶縁層ＢＸと接するウェル領域ＰＷの表面には、ウェル領域ＰＷよりも高い不純物濃度を有するｐ型のグランドプレーン領域が形成されるが、ここではグランドプレーン領域の図示は省略する。
次に、半導体層ＳＬ上に、例えば熱酸化法によって、例えば酸化シリコンからなるゲート絶縁膜ＧＦを形成する。ゲート絶縁膜ＧＦの厚さは、例えば１ｎｍ～１０ｎｍである。なお、ゲート絶縁膜ＧＦの一部として、例えば酸化ハフニウム膜のような金属酸化膜（高誘電率膜）を、例えばＡＬＤ（Atomic Layer Deposition）法によって形成してもよい。
次に、ゲート絶縁膜ＧＦ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば多結晶シリコンからなる半導体層を含むゲート電極ＧＥを形成する。ゲート電極ＧＥの厚さは、例えば８０ｎｍ～１２０ｎｍである。このゲート電極ＧＥには、イオン注入法などによって、ｎ型の不純物が導入される。なお、ゲート電極ＧＥは、シリコンゲルマニウム層のように、シリコン以外の半導体層を含んでいてもよいし、半導体層だけではなく、例えば窒化チタン膜のような金属膜を含んでいてもよい。
次に、ゲート電極ＧＥ上に、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜であるキャップ膜ＣＰ１を形成する。キャップ膜ＣＰ１の厚さは、例えば１０ｎｍ～４０ｎｍである。なお、キャップ膜ＣＰ１は、後述のサイドウォールスペーサＳＷ１と同じ材料で形成することが好ましい。
次に、フォトリソグラフィ法およびエッチング処理を用いて、キャップ膜ＣＰ１およびゲート電極ＧＥをパターニングし、その後、ゲート電極ＧＥに覆われていないゲート絶縁膜ＧＦを、ウェットエッチング（すなわち、等方性のエッチング処理）などによって除去することで、図１に示される構造が形成される。なお、本実施の形態におけるゲート電極ＧＥのゲート長は、６５ｎｍ以下である。
図２は、絶縁膜ＯＳ１の形成工程を示している。
半導体層ＳＬの上面上、ゲート電極ＧＥの側面上、並びに、キャップ膜ＣＰ１の上面上および側面上に、例えばＡＬＤ法により、１層目のオフセットスペーサとして、例えば窒化シリコンからなる絶縁膜ＯＳ１を形成する。絶縁膜ＯＳ１の厚さは、例えば２ｎｍ～４ｎｍである。絶縁膜ＯＳ１は、ゲート電極ＧＥの側面全体を覆い、ゲート電極ＧＥの側面と直接接するように形成される。また、絶縁膜ＯＳ１の材料は、キャップ膜ＣＰ１の材料と同じであることが好ましい。また、後で詳細に説明するが、絶縁膜ＯＳ１およびキャップ膜ＣＰ１は、フッ酸を含む溶液に対して、高い耐性を有する絶縁膜であることが好ましい。
図３は、絶縁膜ＯＳ２の形成工程を示している。
絶縁膜ＯＳ１を介して、半導体層ＳＬの上面上、ゲート電極ＧＥの側面上、並びに、キャップ膜ＣＰ１の上面上および側面上に、例えばＣＶＤ法により、２層目のオフセットスペーサとして、例えば酸化シリコンからなる絶縁膜ＯＳ２を形成する。絶縁膜ＯＳ２の厚さは、例えば２ｎｍ～４ｎｍである。絶縁膜ＯＳ２は、絶縁膜ＯＳ１と、後述の絶縁膜ＯＳ３とは異なる材料で形成されていることが好ましい。
図４は、絶縁膜ＯＳ３の形成工程を示している。
絶縁膜ＯＳ１および絶縁膜ＯＳ２を介して、半導体層ＳＬの上面上、ゲート電極ＧＥの側面上、並びに、キャップ膜ＣＰ１の上面上および側面上に、例えばＡＬＤ法により、３層目のオフセットスペーサとして、例えば窒化シリコンからなる絶縁膜ＯＳ３を形成する。絶縁膜ＯＳ３の厚さは、例えば２ｎｍ～４ｎｍである。絶縁膜ＯＳ３は、絶縁膜ＯＳ２とは異なる材料で形成されていることが好ましい。また、絶縁膜ＯＳ３は、絶縁膜ＯＳ１と同様に、フッ酸を含む溶液に対して高い耐性を有する絶縁膜であることが好ましいが、絶縁膜ＯＳ３は、このような耐性を有していれば、例えば酸窒化シリコン膜のように、絶縁膜ＯＳ１と同じ材料の膜でなくともよい。このようにして、ゲート電極ＧＥの側面上に、ゲート電極ＧＥから離れる方向に向かって順番に、絶縁膜ＯＳ１、絶縁膜ＯＳ２および絶縁膜ＯＳ３がオフセットスペーサとして形成される。すなわち、本実施の形態のオフセットスペーサは、ゲート長方向において、窒化シリコン膜と酸化シリコン膜とが交互に積層された３層以上の積層膜である。言い換えれば、ゲート長方向において、オフセットスペーサを構成する３層以上の積層膜は、互いに隣接する絶縁膜の材料が異なるように形成されている。
図５は、絶縁膜ＯＳ３の加工工程を示している。
絶縁膜ＯＳ３に対して、異方性のエッチング処理（ここでは、ドライエッチング処理）を行うことで、絶縁膜ＯＳ３をスペーサ状に加工する。すなわち、半導体層ＳＬの上面上およびキャップ膜ＣＰ１の上面上の絶縁膜ＯＳ３は除去され、ゲート電極ＧＥの側面上およびキャップ膜ＣＰ１の側面上の絶縁膜ＯＳ３は残されるように、異方性のエッチング処理によって、絶縁膜ＯＳ３を加工する。残された絶縁膜ＯＳ３の厚さは、例えば０．５ｎｍ～２ｎｍである。また、絶縁膜ＯＳ３の加工工程時には、異方性のエッチング処理はオーバーエッチングとして行われるが、絶縁膜ＯＳ２が除去され難い条件で行われるため、絶縁膜ＯＳ２がエッチングストッパ膜として機能している。
その後、微小な汚染物質またはダメージ層の除去を目的として、低濃度のフッ酸および過酸化水素水を含む溶液などを用いて、絶縁膜ＯＳ２および絶縁膜ＯＳ３の各々の表面を洗浄する。
このような異方性のエッチング処理および洗浄工程の後、絶縁膜ＯＳ３から露出している半導体層ＳＬ上の絶縁膜ＯＳ２の厚さは薄くなり、例えば１ｎｍ～２ｎｍとなる。なお、半導体層ＳＬ上の絶縁膜ＯＳ２は完全に除去されていてもよいが、本実施の形態では、半導体層ＳＬ上の絶縁膜ＯＳ２を残した場合を例示する。また、ゲート電極ＧＥの側面上の絶縁膜ＯＳ３は、フッ酸を含む溶液に対して、高い耐性を有する絶縁膜であるので、この洗浄工程で、絶縁膜ＯＳ３の厚さは、ほぼ変化しない。
図６は、絶縁膜ＩＦ１の形成工程を示している。
絶縁膜ＯＳ１～ＯＳ３を介して、ゲート電極ＧＥの側面上およびキャップ膜ＣＰ１の側面上と、絶縁膜ＯＳ１および絶縁膜ＯＳ２を介して、半導体層ＳＬの上面上およびキャップ膜ＣＰ１の上面上とに、例えばＣＶＤ法により、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の厚さは、例えば３ｎｍ～７ｎｍである。絶縁膜ＩＦ１は、後述のサイドウォールスペーサＳＷ１の形成工程において、エッチングストッパ膜として機能する。
上述のように、半導体層ＳＬの上面上において、絶縁膜ＯＳ２の厚さは薄くなっているため、絶縁膜ＯＳ２だけでは、エッチングストッパ膜として機能できない恐れがある。絶縁膜ＩＦ１を形成することで、絶縁膜ＯＳ２および絶縁膜ＩＦ１を、エッチングストッパ膜として機能させることができる。このため、絶縁膜ＩＦ１は、絶縁膜ＯＳ２と同じ材料で形成されていることが好ましい。
また、更に後述のサイドウォールスペーサＳＷ１を除去する工程時においても、絶縁膜ＯＳ１および絶縁膜ＯＳ３が除去されないように、絶縁膜ＯＳ２および絶縁膜ＩＦ１は、エッチングストッパ膜として機能する。従って、絶縁膜ＩＦ１は、絶縁膜ＯＳ１および絶縁膜ＯＳ３とは異なる材料で形成されていることが好ましい。
図７は、絶縁膜ＩＦ２の形成工程を示している。
絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１を介して、ゲート電極ＧＥの側面上およびキャップ膜ＣＰ１の側面上と、絶縁膜ＯＳ１、絶縁膜ＯＳ２および絶縁膜ＩＦ１を介して、半導体層ＳＬの上面上およびキャップ膜ＣＰ１の上面上に、例えばＣＶＤ法により、例えば窒化シリコンからなる絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２の厚さは、例えば３０ｎｍ～５０ｎｍである。絶縁膜ＩＦ２は、次工程において、サイドウォールスペーサＳＷ１として加工されるため、絶縁膜ＩＦ２は、絶縁膜ＯＳ２および絶縁膜ＩＦ１とは異なる材料で形成されていることが好ましい。
図８は、サイドウォールスペーサＳＷ１の形成工程を示している。
絶縁膜ＩＦ２に対して、異方性のエッチング処理を行うことで、絶縁膜ＩＦ２をスペーサ状に加工する。これにより、半導体層ＳＬの上面上およびキャップ膜ＣＰ１の上面上の絶縁膜ＩＦ２が除去され、ゲート電極ＧＥの側面上およびキャップ膜ＣＰ１の側面上に、サイドウォールスペーサＳＷ１が形成される。また、絶縁膜ＩＦ２の加工工程時には、絶縁膜ＩＦ１および絶縁膜ＯＳ２がエッチングストッパ膜として機能しているが、異方性のエッチング処理はオーバーエッチングとして行われるため、サイドウォールスペーサＳＷ１から露出している絶縁膜ＩＦ１の厚さが、若干薄くなる。なお、本実施の形態では、絶縁膜ＯＳ２を覆う絶縁膜ＩＦ１の厚さのみが、上記エッチング処理により薄くなることについて説明したが、上記エッチング処理によって、この絶縁膜ＩＦ１が全て除去され、この絶縁膜ＩＦ１で覆われていた絶縁膜ＯＳ２の厚さが、若干薄くなる形態を排除するものではない。
また、本実施の形態では、窒化シリコン膜であるサイドウォールスペーサＳＷ１を形成するために絶縁膜ＩＦ１を設けているが、絶縁膜ＩＦ１は形成されていなくても良い場合もある。例えば、サイドウォールスペーサＳＷ１（絶縁膜ＩＦ２）を、酸化シリコン膜によって形成する場合には、絶縁膜ＩＦ１は形成されていなくても良い。その場合、半導体層ＳＬの上面上において、酸化シリコン膜である絶縁膜ＯＳ２は除去されるが、窒化シリコン膜である絶縁膜ＯＳ１をエッチングストッパ膜として用いることができる。
図９は、絶縁膜ＩＦ１の一部、絶縁膜ＯＳ２の一部および絶縁膜ＯＳ１の一部の除去工程を示している。
まず、フッ酸を含む溶液を用いたウェットエッチングによって、サイドウォールスペーサＳＷ１から露出している絶縁膜ＩＦ１および絶縁膜ＯＳ２を除去する。次に、異方性のエッチング処理によって、サイドウォールスペーサＳＷ１から露出している絶縁膜ＯＳ１を除去する。これらのエッチング処理により、キャップ膜ＣＰ１の上面上および半導体層ＳＬの上面上に形成されていた絶縁膜ＩＦ１、絶縁膜ＯＳ２および絶縁膜ＯＳ１が除去され、サイドウォールスペーサＳＷ１に覆われている絶縁膜ＩＦ１、絶縁膜ＯＳ２および絶縁膜ＯＳ１は残される。
ここで、本実施の形態では、絶縁膜ＯＳ３をスペーサ状に加工しており、後の工程でエピタキシャル層ＥＰが形成される半導体層ＳＬの上面上には絶縁膜ＯＳ３が形成されていない。このため、上記のエッチング処理にかかる製造工程を簡略化することができる。
その後、半導体層ＳＬの表面を清浄化させる目的で、低濃度のフッ酸および過酸化水素水を含む溶液、並びに、アンモニアおよび過酸化水素水を含む水溶液などを用いて、露出している半導体層ＳＬの表面を洗浄する。
ここで、上記ウェットエッチングおよび上記洗浄工程は、等方性エッチング処理であるため、ゲート電極ＧＥの側面上およびキャップ膜ＣＰ１の側面上に形成されている絶縁膜ＯＳ２および絶縁膜ＩＦ１は後退するが、絶縁膜ＯＳ１、絶縁膜ＯＳ３およびサイドウォールスペーサＳＷ１はほとんどエッチングされない。また、上記ドライエッチング処理は、異方性エッチング処理であるため、半導体層ＳＬの上面上に形成されていた絶縁膜ＯＳ１は除去されるが、ゲート電極ＧＥの側面上およびキャップ膜ＣＰ１の側面上に形成されている絶縁膜ＯＳ１および絶縁膜ＯＳ３は、ほぼエッチングされずに残される。
図１０は、エピタキシャル層ＥＰの形成工程を示している。
サイドウォールスペーサＳＷ１から露出している半導体層ＳＬ上に、エピタキシャル成長法によって、例えばシリコンのような半導体からなるエピタキシャル層（半導体層）ＥＰを形成する。エピタキシャル層ＥＰの厚さは、例えば２０ｎｍ～６０ｎｍである。この時、ゲート電極ＧＥの上面はキャップ膜ＣＰ１によって覆われ、ゲート電極ＧＥの側面全体は絶縁膜ＯＳ１によって覆われているため、ゲート電極ＧＥの上面上および側面上には、エピタキシャル層ＥＰが形成されない。
なお、エピタキシャル層ＥＰは半導体層ＳＬと一体化するが、本実施の形態では、発明の理解を容易にするため、エピタキシャル層ＥＰを矢印で示し、エピタキシャル層ＥＰと半導体層ＳＬとの境界を破線で示している。
本実施の形態では、窒化シリコンからなる絶縁膜が、オフセットスペーサ（絶縁膜ＯＳ１～ＯＳ３）のうち、ゲート電極ＧＥに最も近い位置に形成されている。すなわち、窒化シリコンからなる絶縁膜は、ゲート電極ＧＥの側面に直接接している。そして、酸化シリコンからなる絶縁膜は、窒化シリコンからなる絶縁膜を介して、ゲート電極ＧＥの側面上に形成されている。一方、図９に示すように、ゲート電極ＧＥの側面上およびキャップ膜ＣＰ１の側面上において、酸化シリコンからなる絶縁膜ＯＳ２（および絶縁膜ＩＦ１）は後退しているが、窒化シリコンから成る絶縁膜ＯＳ１は残されている。具体的には、絶縁膜ＯＳ１の上端の位置は、ゲート電極ＧＥの上面の位置よりも高い。このため、フッ酸を含む溶液を用いたウェットエッチングにより、絶縁膜ＯＳ２および絶縁膜ＩＦ１の上端の位置がゲート電極ＧＥの上面の位置よりも低くなったとしても、ゲート電極ＧＥの側面からエピタキシャル層ＥＰが形成されることを抑制できる。従って、ＭＩＳＦＥＴ１Ｑの特性が変動するなどの不具合を抑制できる。また、エピタキシャル層ＥＰ上には、後述のプラグＰＧが形成されるが、ゲート電極ＧＥの側面からもエピタキシャル層ＥＰが形成されてしまうと、プラグＰＧとゲート電極ＧＥとの間において、リークパスが発生する、または、寄生容量が増加するなどの不具合が懸念されるが、本実施の形態では、それらの不具合を抑制できる。すなわち、半導体装置の信頼性を向上することができる。
また、上記ウェットエッチングおよび上記洗浄工程に用いられる溶液によって、絶縁膜ＯＳ２は後退するが、絶縁膜ＯＳ３が存在していることで、絶縁膜ＯＳ２の後退量を抑制できる。このため、絶縁膜ＯＳ２の後退によって、絶縁膜ＯＳ１が露出する面積を小さくすることができる。すなわち、上記溶液は、絶縁膜ＯＳ１へ浸透し難くなり、上記異方性のエッチング処理に用いられるエッチングガスが、絶縁膜ＯＳ１へ到達し難くなる。このため、絶縁膜ＯＳ１がエッチング処理に晒され、ゲート電極ＧＥの側面が露出される恐れを、更に抑制できる。このような本実施の形態の効果については、後で検討例などを用いて、詳細に説明する。
図１１は、サイドウォールスペーサＳＷ１およびキャップ膜ＣＰ１の除去工程を示している。
燐酸を含む溶液を用いたウェットエッチングによって、サイドウォールスペーサＳＷ１およびキャップ膜ＣＰ１を除去する。この時、サイドウォールスペーサＳＷ１およびキャップ膜ＣＰ１は、互いに同じ材料で形成されていたため、これらは同じ工程によって除去することができる。また、キャップ膜ＣＰ１の側面上に形成されていた絶縁膜ＯＳ１および絶縁膜ＯＳ３も除去される。また、サイドウォールスペーサＳＷ１の除去時には、半導体層ＳＬの上面上に形成されている絶縁膜ＩＦ１および絶縁膜ＯＳ２が、エッチングストッパ膜として機能する。
図１２は、エクステンション領域ＥＸの形成工程を示している。
ゲート電極ＧＥ、並びに、ゲート電極ＧＥの側面上に形成されている絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１に覆われていない領域に対して、砒素（Ａｓ）または燐（Ｐ）などを用いたイオン注入を行うことで、半導体層ＳＬおよびエピタキシャル層ＥＰに、ｎ型のエクステンション領域（不純物領域）ＥＸを形成する。ここで、本実施の形態では、図１２に示される矢印のように、半導体層ＳＬの上方側からイオンを注入する。すなわち、オフセットスペーサである絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１を含む積層膜をマスクとして用いることで、エクステンション領域ＥＸを形成する。エクステンション領域ＥＸは、ＭＩＳＦＥＴ１Ｑのソース領域の一部またはドレイン領域の一部を構成する。その後、熱処理を施すことで、エクステンション領域ＥＸに含まれる不純物が拡散する。
これらの工程によって、図１２に示されるように、エクステンション領域ＥＸの端部は、ゲート電極ＧＥの下方に位置するように調整される。エクステンション領域ＥＸの位置は、上記熱処理による拡散も考慮して、概ね、ゲート電極ＧＥの側面上に形成された絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１の厚さの合計によって決定される。本実施の形態では、ゲート電極ＧＥのゲート長は６５ｎｍ以下であり、ＭＩＳＦＥＴ１Ｑは微細なデバイスであるため、エクステンション領域ＥＸの形成位置は、ＭＩＳＦＥＴ１Ｑの特性を決める際の重要なパラメータである。このため、オフセットスペーサである絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１の厚さを精度よく制御することは、ＭＩＳＦＥＴ１Ｑの性能の向上に繋がる。
本実施の形態では、エクステンション領域ＥＸの形成工程前に、種々のエッチング処理が行われているが、これらのエッチング処理によって、ゲート電極ＧＥの側面上に形成された絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１の厚さは、ほとんど変化していない。すなわち、絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１の各々の厚さが、デバイス設計時の厚さとなるように、精度よく保たれている。従って、エクステンション領域ＥＸの形成位置を精度よく制御することができる。また、このような理由から、絶縁膜ＩＦ１を、絶縁膜ＯＳ１～ＯＳ３と共に、オフセットスペーサの一部として見做すこともできる。
また、上述のように、絶縁膜ＩＦ１は形成されていない場合もある。その時は、オフセットスペーサである絶縁膜ＯＳ１～ＯＳ３の各々の厚さを若干変更することで、エクステンション領域ＥＸの形成位置を制御できる。すなわち、絶縁膜ＩＦ１が存在せず、絶縁膜ＯＳ１～ＯＳ３だけであったとしても、上述のように、絶縁膜ＯＳ１～ＯＳ３の厚さは保たれるので、エクステンション領域ＥＸの形成位置を精度よく制御できる。
また、エクステンション領域ＥＸが形成される半導体層ＳＬの上面上には、絶縁膜ＯＳ１、絶縁膜ＯＳ２および絶縁膜ＩＦ１が形成されているが、これらの絶縁膜は、イオン注入時において、半導体層ＳＬへのダメージを低減させる役目を果たす。また、これらの絶縁膜の厚さの合計は、少なくとも絶縁膜ＯＳ３の厚さの分だけ、ゲート電極ＧＥの側面上に形成された絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１の厚さの合計よりも薄い。従って、これらの絶縁膜の厚さの合計は、エクステンション領域ＥＸを形成するためのイオンが通過できる厚さとなっている。半導体層ＳＬの上面上に形成される各絶縁膜の厚さが厚いと、イオン注入のエネルギーを増加しても、イオンが各絶縁膜を通過できないという不具合が発生する恐れがあるが、本実施の形態では、そのような不具合を抑制できる。
図１３は、絶縁膜ＩＦ３および絶縁膜ＩＦ４の形成工程を示している。
ゲート電極ＧＥの上面上と、エピタキシャル層ＥＰの上面上と、絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１を介して、ゲート電極ＧＥの側面上と、絶縁膜ＯＳ１、絶縁膜ＯＳ２および絶縁膜ＩＦ１を介して、半導体層ＳＬの上面上とに、例えばＣＶＤ法により、絶縁膜ＩＦ３および絶縁膜ＩＦ４を順次形成する。絶縁膜ＩＦ３は、次工程でサイドウォールスペーサＳＷ２を形成する際のエッチングストッパ膜として機能するため、絶縁膜ＩＦ３は、絶縁膜ＩＦ４と異なる材料で形成されていることが好ましい。ここでは、絶縁膜ＩＦ３は、例えば酸化シリコン膜であり、絶縁膜ＩＦ４は、例えば窒化シリコン膜である。なお、後退していた絶縁膜ＯＳ２および絶縁膜ＩＦ１の上方には、絶縁膜ＩＦ３が形成される。
図１４は、サイドウォールスペーサＳＷ２の形成工程を示している。
まず、絶縁膜ＩＦ４に対して、異方性のエッチング処理を行うことで、絶縁膜ＩＦ４をスペーサ状に加工する。この異方性のエッチング処理はオーバーエッチングとして行われるが、絶縁膜ＩＦ３がエッチングストッパ膜として機能している。次に、フッ酸を含む溶液を用いたウェットエッチングによって、ゲート電極ＧＥの上面上およびエピタキシャル層ＥＰの上面上に形成されている絶縁膜ＩＦ３を除去する。これにより、絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１を介して、ゲート電極ＧＥの側面上に、絶縁膜ＩＦ３および絶縁膜ＩＦ４からなるサイドウォールスペーサＳＷ２が形成される。また、サイドウォールスペーサＳＷ２の端部は、エピタキシャル層ＥＰ上に位置している。
図１５は、拡散領域ＮＤおよびシリサイド層ＳＩの形成工程を示している。
まず、砒素（Ａｓ）または燐（Ｐ）などを用いたイオン注入を行うことで、エピタキシャル層ＥＰおよび半導体層ＳＬに、ｎ型の拡散領域（不純物領域）ＮＤを形成する。ここで、本実施の形態では、図１５に示される矢印のように、半導体層ＳＬの上方側からイオンを注入する。拡散領域ＮＤは、エクステンション領域ＥＸよりも高い不純物濃度を有し、エクステンション領域ＥＸと接続し、ＭＩＳＦＥＴ１Ｑのソース領域の一部またはドレイン領域の一部を構成する。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域ＮＤおよびゲート電極ＧＥのそれぞれの上面上に、低抵抗のシリサイド層ＳＩを形成する。
シリサイド層ＳＩは、具体的には次のようにして形成することができる。まず、ゲート電極ＧＥ、絶縁膜ＯＳ１～ＯＳ３、絶縁膜ＩＦ１、サイドウォールスペーサＳＷ２および拡散領域ＮＤを覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＢに３００～４００℃程度の第１熱処理を施し、その後、６００～７００℃程度の第２熱処理を施すことによって、拡散領域ＮＤおよびゲート電極ＧＥに含まれる材料と、金属膜とを反応させる。これにより、拡散領域ＮＤの上面上およびゲート電極ＧＥの上面上に、シリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。
本実施の形態では、ゲート電極ＧＥの側面からエピタキシャル層ＥＰが形成されるような不具合を抑制できている。このため、ゲート電極ＧＥの側面のエピタキシャル層ＥＰがシリサイド化されるような不具合も発生しない。
また、本実施の形態において、シリサイド層ＳＩは、エピタキシャル層ＥＰのうち、サイドウォールスペーサＳＷ２から露出している領域上に形成される。サイドウォールスペーサＳＷ２の端部を、エピタキシャル層ＥＰ上に位置させることにより、シリサイド層ＳＩが、ゲート電極ＧＥ下の半導体層ＳＬに達するまで過剰に成長することを抑制できる。
以上により、本実施の形態の半導体装置であるＭＩＳＦＥＴ１Ｑが製造される。
図１６は、層間絶縁膜ＩＬ１およびプラグＰＧの形成工程を示している。
まず、ＭＩＳＦＥＴ１Ｑを覆うように、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。次に、層間絶縁膜ＩＬ１内に、フォトリソグラフィ法およびエッチング処理によって、コンタクトホールを形成する。次に、コンタクトホール内に、窒化チタンからなるバリアメタル膜と、タングステンからなる導電性膜とを埋め込むことで、層間絶縁膜ＩＬ１内にプラグＰＧを形成する。プラグＰＧは、シリサイド層ＳＩを介して、拡散領域ＮＤに電気的に接続される。なお、ここでは図示していないが、プラグＰＧは、シリサイド層ＳＩを介して、ゲート電極ＧＥ上にも形成される。
＜半導体装置の構造＞
上述の製造工程によって製造された本実施の形態の半導体装置であるＭＩＳＦＥＴ１Ｑの構造を、図１６を用いて、簡単に纏めて記す。
半導体基板ＳＢ上には絶縁層ＢＸが形成されており、絶縁層ＢＸ上には半導体層ＳＬが形成されている。絶縁層ＢＸの厚さは１０ｎｍ～２０ｎｍ程度であり、半導体層ＳＬの厚さは１０ｎｍ～１５ｎｍ程度である。
半導体基板ＳＢにはｎ型のウェル領域ＤＮＷが形成されており、ウェル領域ＤＮＷ内にはｐ型のウェル領域ＰＷが形成されている。図示はしていないが、絶縁層ＢＸと接するウェル領域ＰＷの表面には、ウェル領域ＰＷよりも高い不純物濃度を有するｐ型のグランドプレーン領域が形成されている。ウェル領域ＰＷのグランドプレーン領域は、ゲート電極ＧＥとは異なる電圧が印加される領域であり、ゲート電極ＧＥと共に、ＭＩＳＦＥＴ１Ｑの駆動電流を制御するための領域である。すなわち、ウェル領域ＰＷは、ＭＩＳＦＥＴ１Ｑの第２のゲート電極として機能できる。
半導体層ＳＬ上には、ゲート絶縁膜ＧＦを介して、ゲート電極ＧＥが形成されている。ここで、ゲート絶縁膜ＧＦは、酸化シリコン膜などの絶縁膜からなる単層膜、または、酸化シリコン膜と、酸化ハフニウム膜のような金属酸化膜（高誘電率膜）とを有する積層膜である。また、ゲート電極ＧＥは、例えばｎ型の多結晶シリコンからなる半導体層を含む。なお、ゲート電極ＧＥは、半導体層だけではなく、例えば窒化チタン膜のような金属膜を含んでいてもよい。
ゲート電極ＧＥの側面上には、オフセットスペーサとして絶縁膜ＯＳ１～ＯＳ３と、絶縁膜ＩＦ１とが形成されている。絶縁膜ＯＳ１は例えば窒化シリコン膜であり、絶縁膜ＯＳ２は例えば酸化シリコン膜であり、絶縁膜ＯＳ３は例えば窒化シリコン膜であり、絶縁膜ＩＦ１は例えば酸化シリコン膜である。すなわち、本実施の形態のオフセットスペーサは、ゲート長方向において、窒化シリコン膜と酸化シリコン膜とが交互に積層された３層以上の積層膜である。言い換えれば、ゲート長方向において、オフセットスペーサを構成する３層以上の積層膜は、互いに隣接する絶縁膜の材料が異なるように形成されている。
ゲート電極ＧＥの側面上において、絶縁膜ＯＳ１の厚さは例えば２ｎｍ～４ｎｍであり、絶縁膜ＯＳ２の厚さは例えば２ｎｍ～４ｎｍであり、絶縁膜ＯＳ３の厚さは例えば０．５ｎｍ～２ｎｍであり、絶縁膜ＩＦ１の厚さは例えば３ｎｍ～７ｎｍである。また、絶縁膜ＯＳ１の上端の位置は、ゲート電極ＧＥの上面の位置よりも高い。
また、絶縁膜ＯＳ１、絶縁膜ＯＳ２および絶縁膜ＩＦ１は、半導体層ＳＬの上面上にも形成されている。半導体層ＳＬの上面上において、絶縁膜ＯＳ１の厚さは例えば２ｎｍ～４ｎｍであり、絶縁膜ＯＳ２の厚さは例えば１ｎｍ～２ｎｍであり、絶縁膜ＩＦ１の厚さは例えば３ｎｍ～７ｎｍである。このように、半導体層ＳＬの上面上における各絶縁膜の厚さの合計は、ゲート電極ＧＥの側面上における各絶縁膜の厚さの合計よりも薄い。
また、上述の製造方法において説明したように、絶縁膜ＩＦ１は形成されていない場合もあるが、本実施の形態では、絶縁膜ＩＦ１が形成されている場合を図示している。
絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１によって覆われていない半導体層ＳＬの上面上には、例えばシリコンからなるエピタキシャル層ＥＰが形成されている。
絶縁膜ＯＳ１～ＯＳ３および絶縁膜ＩＦ１を介して、ゲート電極ＧＥの側面上には、絶縁膜ＩＦ３および絶縁膜ＩＦ４からなるサイドウォールスペーサＳＷ２が形成されている。また、サイドウォールスペーサＳＷ２の端部は、エピタキシャル層ＥＰ上に位置している。
絶縁膜ＯＳ１～ＯＳ３およびサイドウォールスペーサＳＷ２の各々の下方の半導体層ＳＬには、低濃度のｎ型不純物領域であるエクステンション領域ＥＸが形成されている。また、サイドウォールスペーサＳＷ２から露出しているエピタキシャル層ＥＰおよび半導体層ＳＬには、エクステンション領域ＥＸよりも高濃度のｎ型不純物領域である拡散領域ＮＤが形成されている。これらのエクステンション領域ＥＸおよび拡散領域ＮＤは、それぞれ、ＭＩＳＦＥＴ１Ｑのソース領域の一部およびドレイン領域の一部を構成している。
ゲート電極ＧＥおよび拡散領域ＮＤの各々の上面には、プラグＰＧとの接触抵抗を低減するために、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ２）からなるシリサイド層ＳＩが形成されている。
本実施の形態のＭＩＳＦＥＴ１Ｑでは、上述の製造方法で説明したように、主に、オフセットスペーサである絶縁膜ＯＳ１～ＯＳ３によって、ゲート電極ＧＥの側面からエピタキシャル層ＥＰが形成されるような不具合を抑制でき、エクステンション領域ＥＸの形成位置を、精度よく制御することができる。従って、半導体装置の信頼性を向上させることが可能となっている。
＜検討例と本実施の形態との比較＞
以下に、検討例１および検討例２を用いて、本実施の形態の主な特徴について説明する。以下では、検討例１および検討例２と、本実施の形態との相違点を主に説明する。なお、検討例１および検討例２は、公知技術ではなく、本願発明者が新規に検討したものである。
＜検討例１＞
図１９を用いて、検討例１の半導体装置について説明する。図１９は、検討例１の半導体装置の製造工程中の断面図であり、本実施の形態の図９に対応する断面図である。
検討例１では、ゲート電極ＧＥとサイドウォールスペーサＳＷ１との間に、本実施の形態の絶縁膜ＯＳ１～ＯＳ３とは別の絶縁膜ＯＳ４および絶縁膜ＯＳ５が、オフセットスペーサとして形成されている。絶縁膜ＯＳ４は、酸化シリコン膜からなり、ゲート電極ＧＥの側面に直接接している。絶縁膜ＯＳ５は、窒化シリコン膜からなり、絶縁膜ＯＳ４を介して、ゲート電極ＧＥの側面上に形成されている。
検討例１でも、本実施の形態の図９の工程と同様に、サイドウォールスペーサＳＷ１から露出している絶縁膜ＩＦ１および絶縁膜ＯＳ４を除去するために、フッ酸を含む溶液を用いたウェットエッチングが行われ、その後、半導体層ＳＬの表面を清浄化させるために、低濃度のフッ酸および過酸化水素水を含む溶液を用いた洗浄工程が行われる。
このため、図１９に示されるように、ゲート電極ＧＥの側面に接している絶縁膜ＯＳ５が後退し、ゲート電極ＧＥの側面が露出してしまう恐れがある。そうすると、次工程であるエピタキシャル層ＥＰの形成工程時に、半導体層ＳＬの上面上だけでなく、ゲート電極ＧＥの側面上にもエピタキシャル層ＥＰが形成される。従って、検討例１では、半導体装置の信頼性を向上させることが困難である。
これに対して、本実施の形態では、図９に示されるように、フッ酸に対して高い耐性を有する絶縁膜ＯＳ１が、オフセットスペーサ（絶縁膜ＯＳ１～ＯＳ３）のうちゲート電極ＧＥに最も近い位置に形成され、ゲート電極ＧＥの側面およびキャップ膜ＣＰ１の側面に直接接するように形成されている。具体的には、絶縁膜ＯＳ１の上端の高さは、ゲート電極ＧＥの上面の位置よりも高い。従って、エピタキシャル層ＥＰの形成工程時において、ゲート電極ＧＥの側面上にエピタキシャル層ＥＰが形成されることを防止できる。このため、ＭＩＳＦＥＴ１Ｑの特性が変動するなどの不具合を抑制できる。また、プラグＰＧとゲート電極ＧＥとの間で、リークパスが発生する、または、寄生容量が増加するなどの不具合を抑制できる。すなわち、半導体装置の信頼性を向上することができる。
＜検討例２＞
図２０～図２３を用いて、検討例２の半導体装置について説明する。図２０～図２３は、検討例１の半導体装置の製造工程中の断面図である。
本実施の形態では、オフセットスペーサとして絶縁膜ＯＳ１～ＯＳ３を形成していたが、検討例２では、絶縁膜ＯＳ３が形成されておらず、オフセットスペーサとして、窒化シリコン膜である絶縁膜ＯＳ１、および、酸化シリコン膜である絶縁膜ＯＳ２のみが形成されている。
図２０は、本実施の形態の図５に対応する断面図である。検討例２においても、本実施の形態と同様に、微小な汚染物質またはダメージ層の除去を目的として、低濃度のフッ酸および過酸化水素水を含む溶液などを用いて、絶縁膜ＯＳ２の表面を洗浄する。この時、
図２０に示されるように、検討例２では、絶縁膜ＯＳ３が形成されていないので、半導体層ＳＬの上面上の絶縁膜ＯＳ２だけでなく、ゲート電極ＧＥの側面上の絶縁膜ＯＳ２も後退する。
ゲート電極ＧＥの側面上の絶縁膜ＯＳ２の厚さが薄くなるということは、後のエクステンション領域ＥＸの形成位置が、デバイス設計時の位置よりもずれることを意味する。このため、検討例２では、絶縁膜ＯＳ２の厚さが薄くなった分を補填するために、絶縁膜ＩＦ１の厚さを厚くする必要がある。
図２１は、図２０に続く製造工程の断面図であり、本実施の形態の図８に対応する断面図である。
上述のように、検討例２の絶縁膜ＩＦ１は、本実施の形態の絶縁膜ＩＦ１よりも厚くなるように形成される。その後、本実施の形態と同様に、絶縁膜ＩＦ２からなるサイドウォールスペーサＳＷ１を形成する。
図２２は、図２１に続く製造工程の断面図であり、本実施の形態の図９に対応する断面図であり、検討例２の第１の問題点を示している。
検討例２でも、本実施の形態と同様に、フッ酸を含む溶液を用いたウェットエッチングによって、サイドウォールスペーサＳＷ１から露出している絶縁膜ＩＦ１および絶縁膜ＯＳ２を除去する。次に、異方性のエッチング処理によって、サイドウォールスペーサＳＷ１から露出している絶縁膜ＯＳ１を除去する。その後、半導体層ＳＬの表面を清浄化させる目的で、低濃度のフッ酸および過酸化水素水を含む溶液などを用いて、露出している半導体層ＳＬの表面を洗浄する。
検討例２では、検討例１と異なり、窒化シリコン膜である絶縁膜ＯＳ１が、ゲート電極ＧＥの側面に直接接している。このため、ゲート電極ＧＥの側面からエピタキシャル層ＥＰが形成されることを抑制できる点において、検討例２は、検討例１よりも優れている。
しかし、検討例２では、上記ウェットエッチングおよび上記洗浄工程に用いられる溶液によって、ゲート電極ＧＥの側面上およびキャップ膜ＣＰ１の側面上に形成されている絶縁膜ＯＳ２および絶縁膜ＩＦ１は、本実施の形態よりも大きく後退する。これは、絶縁膜ＩＦ１の厚さを厚くしているので、半導体層ＳＬの上面上に形成されている絶縁膜ＩＦ１の除去に要するウェットエッチングの時間が長くなるためである。更に、検討例２では、本実施の形態の絶縁膜ＯＳ３が存在していないため、酸化シリコン膜である絶縁膜ＯＳ２と絶縁膜ＩＦ１とは互いに直接接している。このため、上記溶液に接する酸化シリコン膜の面積が大きいので、絶縁膜ＯＳ２および絶縁膜ＩＦ１が後退し易い。
そして、絶縁膜ＯＳ２および絶縁膜ＩＦ１の後退量が大きくなると、絶縁膜ＯＳ１が露出する面積も大きくなる。絶縁膜ＯＳ１はフッ酸に対して高い耐性を有するが、若干エッチングされることもある。更に、露出する面積が大きくなった絶縁膜ＯＳ１が、上記異方性のエッチング処理によって、エッチングされる恐れが増加する。図２２では、このような状態が示されており、ゲート電極ＧＥの側面上の絶縁膜ＯＳ１がエッチングされ、その厚さが薄くなっている様子が示されている。状況によっては、絶縁膜ＯＳ１の一部が分離し、ゲート電極ＧＥの側面が露出する場合もある。
これに対して、本実施の形態では、図９に示されるように、絶縁膜ＯＳ３が存在していることで、絶縁膜ＯＳ２が上記溶液と接する面積を低減することができる。すなわち、絶縁膜ＯＳ２は、絶縁膜ＯＳ１と絶縁膜ＯＳ３との間の狭い領域に存在しているため、上記溶液は、この狭い領域に浸透し難い。このため、絶縁膜ＯＳ２の後退量を抑制できる。
そして、絶縁膜ＯＳ２の後退量が少ないため、絶縁膜ＯＳ１が露出する面積も少なくなる。このため、絶縁膜ＯＳ１が、上記異方性のエッチング処理によって、エッチングされる恐れを抑制することができる。その結果、ゲート電極ＧＥの側面が露出される恐れを抑制することができる。
図２３は、図２２に続く製造工程の断面図であり、本実施の形態の図１２に対応する断面図であり、検討例２の第２の問題点を示している。
検討例２でも、本実施の形態と同様に、エピタキシャル層ＥＰの形成工程およびサイドウォールスペーサＳＷ１の除去工程後に、エクステンション領域ＥＸを形成するためのイオン注入が行われる。
ここで、検討例２では、オフセットスペーサの厚さを補填する目的で、絶縁膜ＩＦ１の厚さを厚くしているため、エクステンション領域ＥＸが形成される半導体層ＳＬの上面上において、絶縁膜ＯＳ１、絶縁膜ＯＳ２および絶縁膜ＩＦ１の厚さの合計が、本実施の形態よりも大きくなっている。このため、これらの絶縁膜の厚さの合計は、イオンが通過できない厚さ、または、イオンが通過することが困難な厚さとなっている恐れがある。図２３では、イオンが各絶縁膜を通過できず、半導体層ＳＬ内にエクステンション領域ＥＸが形成されなかった場合を示している。
これに対して、本実施の形態では、絶縁膜ＩＦ１はサイドウォールスペーサＳＷ１の加工時および除去時のエッチングストッパ膜として機能すればよく、絶縁膜ＩＦ１の厚さを必要以上に厚くする必要はない。更に言えば、絶縁膜ＩＦ１を形成しなくてもよい場合もある。言い換えれば、本実施の形態では、ゲート電極ＧＥの側面上において、絶縁膜ＯＳ１～ＯＳ３の各々の厚さを精度よく保てているため、絶縁膜ＩＦ１の厚さを必要以上に厚くする必要はない。また、絶縁膜ＯＳ３はスペーサ状に加工されているので、絶縁膜ＯＳ３は、イオン注入時における半導体層ＳＬの上面上の各絶縁膜の厚さには関与しない。
このように、本実施の形態では、半導体層ＳＬの上面上において、各絶縁膜の厚さの合計を、出来る限り小さくすることができるので、イオンが半導体層ＳＬに到達できない、または、イオンが半導体層ＳＬに到達し難いなどの不具合が発生する恐れを抑制できる。
以上のように、本実施の形態に開示した技術を用いることで、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、３層のオフセットスペーサとして、絶縁膜ＯＳ１～ＯＳ３からなる積層膜を例示したが、更に４層目の酸化シリコン膜および５層目の窒化シリコン膜などを形成することで、３層以上の積層膜を含むオフセットスペーサを形成してもよい。
（変形例）
以下に、図１７および図１８を用いて、変形例の半導体装置とその製造方法を説明する。なお、以下の説明では、変形例と、実施の形態との相違点を主に説明する。
図１７は、変形例の半導体装置の製造工程中の断面図を示しており、実施の形態の図１に対応する断面図である。図１８は、図１７に続く製造工程中の断面図を示しており、実施の形態の図９に対応する断面図である。
図１７に示されるように、変形例のキャップ膜ＣＰ２は、実施の形態のキャップ膜ＣＰ１と比較して、厚く形成されており、キャップ膜ＣＰ２の厚さは、例えば５０～７０ｎｍである。また、キャップ膜ＣＰ２は、キャップ膜ＣＰ１と同様に、ゲート電極ＧＥ上に、例えばＣＶＤ法によって形成され、例えば窒化シリコンからなる。
このため、図１８に示されるように、実施の形態と比較してキャップ膜ＣＰ２の厚さが厚くなったため、ゲート電極ＧＥの側面上およびキャップ膜ＣＰ２の側面上に形成される絶縁膜ＯＳ１～ＯＳ３の高さが、それぞれ高くなっている。
すなわち、図１８でも実施の形態の図９と同様に、フッ酸を含む溶液を用いたウェットエッチング、および、異方性のエッチング処理が行われるが、ゲート電極ＧＥの側面に接している絶縁膜ＯＳ１の高さが高いため、絶縁膜ＯＳ１が後退してもゲート電極ＧＥの側面が露出し難い。
また、絶縁膜ＯＳ１を介して、ゲート電極ＧＥの側面上に形成されている絶縁膜ＯＳ２の高さも高い。このため、絶縁膜ＯＳ２が後退し、絶縁膜ＯＳ２の上端の位置が、絶縁膜ＯＳ１の上端の位置より低くなったとしても、絶縁膜ＯＳ２の上端の位置を、ゲート電極ＧＥの上面よりも高い位置に留めることができる。但し、例えばエッチング処理の時間が長い場合は、絶縁膜ＯＳ２の上端の位置が、ゲート電極ＧＥの上面よりも低くなることもある。このため、仮に、絶縁膜ＯＳ２が後退したことにより露出される絶縁膜ＯＳ１が、更に上記異方性のエッチング処理に晒され、除去されたとしても、キャップ膜ＣＰ２の側面は露出するが、ゲート電極ＧＥの側面は露出されない。
従って、変形例では、実施の形態よりも、次工程において、ゲート電極ＧＥの側面からエピタキシャル層ＥＰが形成される不具合を、より抑制することができる。
また、変形例の図１８の工程時において、絶縁膜ＯＳ１の上端の位置が、ゲート電極ＧＥの上面の位置より高くなるのであれば、絶縁膜ＯＳ１および絶縁膜ＯＳ３を酸化シリコン膜で形成し、絶縁膜ＯＳ２を窒化シリコン膜で形成してもよい。
以上、本願発明者によってなされた発明を、上記実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上記実施の形態では、ＭＩＳＦＥＴ１Ｑをｎ型のＭＩＳＦＥＴとして説明したが、ＭＩＳＦＥＴ１Ｑは、ｐ型のＭＩＳＦＥＴであってもよい。すなわち、ゲート電極ＧＥ、エクステンション領域ＥＸおよび拡散領域ＮＤの各々に含まれる不純物の導電型をｐ型とし、且つ、ウェル領域ＰＷに含まれる不純物の導電型をｎ型としてもよい。
また、上記実施の形態に開示した技術は、ＳＯＩ基板にＭＩＳＦＥＴ１Ｑを形成する場合に特に有効であるが、バルク基板（半導体基板ＳＢ）にＭＩＳＦＥＴを形成する場合にも適用できる。
また、上記実施の形態において、エピタキシャル層ＥＰがシリコン層である場合を例示したが、上記実施の形態に開示した技術は、エピタキシャル層ＥＰが、例えばシリコンゲルマニウム層またはゲルマニウム層のように、シリコン層とは別の半導体層であっても適用できる。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
（ａ）第１半導体層上に、ゲート電極、および、前記ゲート電極上に設けられたキャップ膜を形成する工程、
（ｂ）前記第１半導体層上、前記ゲート電極の側面上および前記キャップ膜の側面上に、窒化シリコンからなる第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜を介して、前記ゲート電極の側面上に、前記第１絶縁膜と異なる材料からなる第２絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜および前記第２絶縁膜を介して、前記ゲート電極の側面上に、前記第２絶縁膜と異なる材料からなり、且つ、スペーサ状の第３絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜を介して、前記ゲート電極の側面上と、前記第１絶縁膜を介して、前記第１半導体層上とに、前記第１絶縁膜と異なる材料からなる第４絶縁膜を形成する工程、
（ｆ）前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜および前記第４絶縁膜を介して、前記ゲート電極の側面上と、前記第１絶縁膜および前記第４絶縁膜を介して、前記第１半導体層上とに、前記第２絶縁膜と異なる材料からなる第５絶縁膜を形成する工程、
（ｇ）前記第５絶縁膜を加工して第１サイドウォールスペーサを形成する工程、
（ｈ）前記第１サイドウォールスペーサから露出し、且つ、前記第１半導体層上に形成されている前記第４絶縁膜および前記第１絶縁膜を順次除去することで、前記第１半導体層を露出させる工程、
（ｉ）前記（ｈ）工程後、前記ゲート電極の側面および前記キャップ膜の側面が前記第１絶縁膜に覆われている状態において、エピタキシャル成長法によって、前記第１半導体層上に、第２半導体層を形成する工程、
を有する、半導体装置の製造方法。
［付記２］
付記１に記載の半導体装置の製造方法において、
前記第１絶縁膜は、前記ゲート電極の側面に直接接している、半導体装置の製造方法。
［付記３］
付記２に記載の半導体装置の製造方法において、
（ｊ）前記（ｉ）工程後、前記第１サイドウォールスペーサを除去する工程、
（ｋ）前記（ｊ）工程後、前記ゲート電極の側面上に形成されている前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜および前記第４絶縁膜をマスクとしてイオン注入を行うことで、前記第１半導体層内および前記第２半導体層内に、第１不純物領域を形成する工程、
を更に有する、半導体装置の製造方法。
［付記４］
以下の工程を有する半導体装置の製造方法：
（ａ）シリコンからなる第１半導体層、シリコンからなり、且つ、前記第１半導体層上にゲート絶縁膜を介して形成されたゲート電極、および、窒化シリコンからなり、且つ、前記ゲート電極上に形成されたキャップ膜を有する基板を準備する工程；
（ｂ）前記ゲート電極の側面を覆うように、前記第１半導体層上に、窒化シリコンからなる第１絶縁膜を形成する工程；
（ｃ）前記第１絶縁膜上に、酸化シリコンからなる第２絶縁膜を形成する工程；
（ｄ）前記第２絶縁膜上に、窒化シリコンからなる第１サイドウォールを形成する工程；
（ｅ）前記第１サイドウォールで覆われていない前記第２絶縁膜を、フッ酸を含む溶液を用いたウェットエッチングによって除去し、前記第１半導体層の一部を露出させる工程；
（ｆ）前記（ｅ）工程の後、前記第１サイドウォールから露出した前記第１半導体層の前記一部上に、エピタキシャル成長法により、エピタキシャル層を形成する工程。
［付記５］
付記４に記載の半導体装置の製造方法において、
（ｆ）前記（ｄ）工程と前記（ｅ）工程との間において、前記第２絶縁膜上に、窒化シリコンからなる第３絶縁膜を形成する工程、
（ｇ）前記第３絶縁膜をスペーサ状に加工する工程、
を更に有する、半導体装置の製造方法。
［付記６］
付記４に記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記ゲート電極の側面全体が、前記第１絶縁膜によって覆われている状態で行われる、半導体装置の製造方法。
１Ｑ ＭＩＳＦＥＴ
ＢＸ 絶縁層
ＣＰ１、ＣＰ２ キャップ膜
ＤＮＷ ウェル領域
ＥＰ エピタキシャル層
ＥＸ エクステンション領域
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＩＦ１～ＩＦ４ 絶縁膜
ＩＬ１ 層間絶縁膜
ＮＤ 拡散領域
ＯＳ１～ＯＳ５ オフセットスペーサ
ＰＧ プラグ
ＰＷ ウェル領域
ＳＢ 半導体基板
ＳＩ シリサイド層
ＳＬ 半導体層
ＳＷ１、ＳＷ２ サイドウォールスペーサ

Claims (16)

  1. （ａ）第１半導体層上に、第２半導体層を含むゲート電極、および、前記ゲート電極上に設けられたキャップ膜を形成する工程、
    （ｂ）前記第１半導体層の上面上、前記ゲート電極の側面上および前記キャップ膜の側面上に、第１窒化シリコン膜および第１酸化シリコン膜を含む３層以上の積層膜からなるオフセットスペーサを形成する工程、
    （ｃ）前記オフセットスペーサの一部を除去することで、前記第１半導体層の上面を露出させる工程、
    （ｄ）前記（ｃ）工程後、前記ゲート電極の上面が前記キャップ膜に覆われ、且つ、前記ゲート電極の側面が前記オフセットスペーサによって覆われた状態において、前記オフセットスペーサから露出している前記第１半導体層の上面上に、エピタキシャル成長法によって、第３半導体層を形成する工程、
    を有し、
    前記オフセットスペーサのうち、前記第１窒化シリコン膜が前記ゲート電極に最も近い位置に形成され、
    前記（ｄ）工程時において、前記ゲート電極の側面上に形成されている前記第１窒化シリコン膜の上端の位置は、前記ゲート電極の上面の位置よりも高く、
    前記（ｂ）工程は、
    （ｂ１）前記第１半導体層の上面上、前記ゲート電極の側面上および前記キャップ膜の側面上に、前記第１窒化シリコン膜を形成する工程、
    （ｂ２）前記第１窒化シリコン膜を介して、前記第１半導体層の上面上、前記ゲート電極の側面上および前記キャップ膜の側面上に、前記第１酸化シリコン膜を形成する工程、
    （ｂ３）前記第１窒化シリコン膜および前記第１酸化シリコン膜を介して、前記第１半導体層の上面上、前記ゲート電極の側面上および前記キャップ膜の側面上に、第２窒化シリコン膜を形成する工程、
    （ｂ４）前記第１半導体層の上面上の前記第１酸化シリコン膜が露出するように、前記第２窒化シリコン膜をスペーサ状に加工する工程、
    を有し、
    前記（ｃ）工程時において、前記第２窒化シリコン膜に覆われていない前記第１酸化シリコン膜および前記第１窒化シリコン膜を、それぞれ、フッ酸を含む溶液を用いたウェットエッチング、および、異方性のエッチング処理によって除去し、
    前記（ｄ）工程時において、前記ゲート電極の側面上に形成されている前記第１窒化シリコン膜の上端の位置は、前記ゲート電極の上面の位置よりも高く、前記ゲート電極の側面上に形成されている前記第１酸化シリコン膜の上端の位置は、前記ゲート電極の上面の位置よりも低い、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第１窒化シリコン膜は、前記ゲート電極の側面に直接接している、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記ゲート電極のゲート長方向において、前記オフセットスペーサを構成する前記積層膜は、互いに隣接する絶縁膜の材料が異なるように形成されている、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記ゲート電極のゲート長方向において、前記オフセットスペーサを構成する前記積層膜は、窒化シリコン膜と酸化シリコン膜とが交互に形成されている、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程ではフッ酸を含む溶液が用いられ、前記（ｄ）工程時において、前記ゲート電極の側面上に形成されている前記第１酸化シリコン膜の上端の位置は、前記ゲート電極の側面上に形成されている前記第１窒化シリコン膜の上端の位置よりも低い、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記（ｄ）工程後、イオン注入を行うことで、前記第１半導体層内および前記第３半導体層内に、第１不純物領域を形成する工程と、を更に有し、
    前記イオン注入は、前記第１半導体層の上面上における前記オフセットスペーサの厚さが、前記ゲート電極の側面上における前記オフセットスペーサの厚さよりも薄い状態で行われる、半導体装置の製造方法。
  7. （ａ）第１半導体層上に、第２半導体層を含むゲート電極、および、前記ゲート電極上に設けられたキャップ膜を形成する工程、
    （ｂ）前記第１半導体層の上面上、前記ゲート電極の側面上および前記キャップ膜の側面上に、第１窒化シリコン膜および第１酸化シリコン膜を含む３層以上の積層膜からなるオフセットスペーサを形成する工程、
    （ｃ）前記オフセットスペーサの一部を除去することで、前記第１半導体層の上面を露出させる工程、
    （ｄ）前記（ｃ）工程後、前記ゲート電極の上面が前記キャップ膜に覆われ、且つ、前記ゲート電極の側面が前記オフセットスペーサによって覆われた状態において、前記オフセットスペーサから露出している前記第１半導体層の上面上に、エピタキシャル成長法によって、第３半導体層を形成する工程、
    （ｅ）前記（ｄ）工程後、イオン注入を行うことで、前記第１半導体層内および前記第３半導体層内に第１不純物領域を形成する工程、
    を有し、
    前記オフセットスペーサのうち、前記第１窒化シリコン膜が前記ゲート電極に最も近い位置に形成され、
    前記（ｄ）工程時において、前記ゲート電極の側面上に形成されている前記第１窒化シリコン膜の上端の位置は、前記ゲート電極の上面の位置よりも高く、
    前記（ｂ）工程は、
    （ｂ１）前記第１半導体層の上面上、前記ゲート電極の側面上および前記キャップ膜の側面上に、前記第１窒化シリコン膜を形成する工程、
    （ｂ２）前記第１窒化シリコン膜を介して、前記第１半導体層の上面上、前記ゲート電極の側面上および前記キャップ膜の側面上に、前記第１酸化シリコン膜を形成する工程、
    （ｂ３）前記第１窒化シリコン膜および前記第１酸化シリコン膜を介して、前記第１半導体層の上面上、前記ゲート電極の側面上および前記キャップ膜の側面上に、第２窒化シリコン膜を形成する工程、
    （ｂ４）前記第１半導体層の上面上の前記第１酸化シリコン膜が露出するように、前記第２窒化シリコン膜をスペーサ状に加工する工程、
    を有し、
    前記イオン注入は、前記ゲート電極の側面上に形成された前記第１窒化シリコン膜、前記第１酸化シリコン膜および前記第２窒化シリコン膜をマスクとして用いることで行われ、且つ、イオンが、前記第１半導体層の上面上に形成された前記第１窒化シリコン膜および前記第１酸化シリコン膜を通過するように行われる、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    （ｆ）前記（ｂ）工程と前記（ｃ）工程との間に、前記第１窒化シリコン膜、前記第１酸化シリコン膜および第２窒化シリコン膜を介して、前記ゲート電極の側面上および前記キャップ膜の側面上と、前記第１窒化シリコン膜および前記第１酸化シリコン膜を介して、前記第１半導体層の上面上とに、第２酸化シリコン膜を形成する工程、
    （ｇ）前記（ｆ）工程と前記（ｃ）工程との間に、前記第２酸化シリコン膜上に、第３窒化シリコン膜からなる第１サイドウォールスペーサを形成する工程、
    （ｈ）前記（ｄ）工程と前記（ｅ）工程の間に、前記第１サイドウォールスペーサおよび前記キャップ膜を除去する工程、
    を更に有し、
    前記（ｃ）工程において、前記第１サイドウォールスペーサに覆われていない前記第２酸化シリコン膜および前記第１酸化シリコン膜を、フッ酸を含む溶液を用いたウェットエッチングによって除去し、前記第１サイドウォールスペーサに覆われていない前記第１窒化シリコン膜を、異方性のエッチング処理によって除去し、
    前記（ｅ）工程において、前記イオン注入は、前記ゲート電極の側面上に形成された前記第１窒化シリコン膜、前記第１酸化シリコン膜、前記第２窒化シリコン膜および前記第２酸化シリコン膜をマスクとして用いることで行われ、且つ、イオンが、前記第１半導体層の上面上に形成された前記第１窒化シリコン膜、前記第１酸化シリコン膜および前記第２酸化シリコン膜を通過するように行われる、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    （ｉ）前記（ｅ）工程後、前記第２酸化シリコン膜上および前記第３半導体層上に、第４窒化シリコン膜からなる第２サイドウォールスペーサを形成する工程、
    （ｊ）前記（ｉ）工程後、前記第２サイドウォールスペーサをマスクとしてイオン注入を行うことで、前記第３半導体層内および前記第１半導体層内に、前記第１不純物領域よりも高い不純物濃度を有する第２不純物領域を形成する工程、
    を更に有する、半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記第１半導体層は、半導体基板上に形成された絶縁層上に設けられている、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｄ）工程後、前記第３半導体層上に、導電性膜を有するプラグを形成する工程、を更に有する、半導体装置の製造方法。
  12. 請求項１０に記載の半導体装置の製造方法において、
    前記第１窒化シリコン膜および前記第２窒化シリコン膜は、それぞれ、ＡＬＤ法によって形成される、半導体装置の製造方法。
  13. 請求項７に記載の半導体装置の製造方法において、
    前記第１窒化シリコン膜は、前記ゲート電極の側面に直接接している、半導体装置の製造方法。
  14. 請求項７に記載の半導体装置の製造方法において、
    前記（ｃ）工程時において、前記第２窒化シリコン膜に覆われていない前記第１酸化シリコン膜および前記第１窒化シリコン膜を、それぞれ、フッ酸を含む溶液を用いたウェットエッチング、および、異方性のエッチング処理によって除去し、
    前記（ｄ）工程時において、前記ゲート電極の側面上に形成されている前記第１窒化シリコン膜の上端の位置は、前記ゲート電極の上面の位置よりも高く、前記ゲート電極の側面上に形成されている前記第１酸化シリコン膜の上端の位置は、前記ゲート電極の上面の位置よりも低い、半導体装置の製造方法。
  15. 請求項７に記載の半導体装置の製造方法において、
    前記（ｃ）工程時において、前記第２窒化シリコン膜に覆われていない前記第１酸化シリコン膜および前記第１窒化シリコン膜を、それぞれ、フッ酸を含む溶液を用いたウェットエッチング、および、異方性のエッチング処理によって除去し、
    前記（ｄ）工程時において、前記ゲート電極の側面上に形成されている前記第１酸化シリコン膜の上端の位置は、前記ゲート電極の側面上に形成されている前記第１窒化シリコン膜の上端の位置より低く、前記ゲート電極の上面の位置よりも高い、半導体装置の製造方法。
  16. 請求項７に記載の半導体装置の製造方法において、
    前記第１半導体層は、半導体基板上に形成された絶縁層上に設けられている、半導体装置の製造方法。
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