TWI479803B - 輸出級電路 - Google Patents

Description

輸出級電路

本發明係指一種輸出級電路，尤指一種可消除基體效應並且應用於半壓電源供應之輸出級電路。

放大器(Operational Amplifier)為類比積體電路中常用的基本電路元件。為了減少功率消耗，習知的放大器電路在應用上常會透過使用分區間之電源供應來減少功率消耗。舉例來說，請參考第1圖，第1圖為習知使用分區間電源供應之一放大器電路10之示意圖。如第1圖所示，放大器電路10包含一放大器OP1與一放大器電路OP2。放大器OP1透過一第一電源端PW1接收一第一電壓VDD，以及透過一第二電源端PW2接收一第二電壓VDD_H。放大器OP2透過第二電源端PW2接收第二電壓VDD_H，並透過一第三電源端PW3耦接於一地端GND。在此情況下，若第二電壓VDD_H之電位為第一電壓VDD之電位的一半，也就是說，放大器OP1與放大器OP2係應用於半壓電源供應，此時，放大器電路10為半壓運算放大器(half supply voltage OP)。放大器OP1的供應電壓係介於VDD至1/2VDD之間，放大器OP2的供應電壓係介於1/2VDD至地端電位之間。在此情況下，放大器OP1的輸出區間將會介於VDD至1/2VDD之間，而放大器OP2的輸出區間將會介於1/2VDD至地端電位之間，如此一來，將可大幅降低放大器電路10的功率消耗。

然而，使用分區間電源供應之放大器電路雖可降低功率的消耗，但卻可能因而產生基體效應(body effect)，導致輸出級無法正常偏壓的問題。舉例來說，請參考第2圖，第2圖為第1圖中之放大器OP1之示意圖。如第2圖所示，放大器OP1包含一輸出級電路202。輸出級電路202係由一電晶體NOUT與一電晶體POUT，以一圖騰柱形式串接而成。由於電晶體NOUT之基極通常會連接至電路中之最低電位，即地端GND之電位。而此時放大器OP1的電源供應區間是介於VDD至1/2VDD之間，因此，電晶體NOUT之源極電位為1/2VDD。在此情況下，便會有基體效應的情形發生，因此電晶體NOUT的臨界電壓(threshold voltage)將因而提高。對於放大器OP1中用來提供大電流以驅動後級負載之輸出級電路202而言，一旦基體效應非常嚴重時，將會導致電晶體NOUT之閘極電位提高，而使得電晶體NB1關閉，此時當輸出級電路202之輸出電流被電晶體NOUT限制在極小電流的情況時，將會導致放大器OP1無法正常動作。

同樣地，請參考第3圖，第3圖為第1圖中之放大器OP2之示意圖。放大器OP2，放大器OP2包含一輸出級電路302。輸出級電路302係由一電晶體NOUT與一電晶體POUT，以一圖騰柱形式串接而成。由於電晶體POUT之基極通常會連接至電路中之最高電位，即VDD之電位。而此時放大器OP2的電源供應區間是介於1/2VDD至地端電位之間，因此，電晶體POUT之源極電位為1/2VDD。在此情況下，也會有基體效應的情形發生而使電晶體POUT的臨界電壓提高，當基體效應非常嚴重時，電晶體POUT之值即電位將會降低到使電晶體PB1關閉。同樣地放大器OP2也會無法正常動作。

在習知技術中，為了解決應用於分區間電源供應時所造成的基體效應，通常會使用特殊製程來提供獨立的P型井以及獨立的N型井，從而消除前述的基體效應。然而，使用特殊製程將會大幅提高積體電路之製造成本，這對積體電路設計者來說是不樂見之結果。因此如何研發出不需繁瑣與昂貴的製程，又能解決分區間電源供應時所造成的基體效應的方法，是目前亟需解決的問題。

因此，本發明主要提供一種應用於半電源供應區間之可消除基體效應之輸出級電路。

本發明揭露一種輸出級電路，包含有一第一電晶體，包含一第一端，耦接於一第一端點，一第二端，耦接於一輸出端，一第三端，耦接於一輸入端，用來接收一輸入電壓，以及一第四端，耦接於一第一電源端，用來接收一第一電壓；一第二電晶體，包含一第一端，耦接於一第二端點，一第二端，耦接於該輸出端；一第三端，耦接於該輸入端，用來接收該輸入電壓，以及一第四端，耦接於一地端；以及一電流源，耦接於該輸出端，用來提供一穩態電流。

請參考第4圖，第4圖係本發明實施例之一輸出級電路40之示意圖。輸出級電路40係應用於第1圖所示之放大器OP1之一輸出級電路。假設輸出級電路40係應用於半電源供應，且供應電壓係介於VDD至1/2VDD之間，即第二電壓VDD_H為1/2VDD。輸出級電路40用來根據一輸入端IN之一輸入電壓VIN，產生一輸出電壓VOUT並透過一輸出端OUT傳送出輸出電壓VOUT。如第4圖所示，輸出級電路40包含電晶體400、402以及一電流源404。電晶體400、402係以一圖騰柱形式串接。電晶體400係一P型金氧半場效電晶體，用來提供一電流ID_P至輸出端OUT。電晶體402係一N型金氧半場效電晶體，用來提供一電流ID_N至輸出端OUT。電晶體400與電晶體402之源極分別連接至第一電源端PW1與第二電源端PW2，以接收第一電壓VDD與第二電壓VDD_H，電晶體400與電晶體402之基極係分別連接至第一電源端PW1與地端GND。電流源404耦接於輸出端OUT，並且電流源404係為一定電流源，可用來提供一穩態電流I_BIAS。

在電路操作時，由於電晶體402之基極與源極分別接收了不同之電壓大小，因此電晶體402將會發生基體效應。同時，由於輸入電壓VIN為一正常偏壓點時，輸出級電路40通常需持續產生一穩態電流。在此情況下，電晶體402處於不導通狀態，而所需的穩態電流將會由電流源404所提供的穩態電流I_BIAS來實現。當輸入電壓VIN上升時，代表輸出電壓VOUT會下降，在此情況下，電晶體402將會被導通，來提供額外電流以下拉輸出電壓VOUT的電位。如此一來，發生基體效應之電晶體402與電流源404之結合可等效於無發生基體效應之電晶體。也就是說，輸出級電路40在半電壓電源供應的情況下，藉由電晶體402與電流源404之協同操作，使得原本受基體效應影響的輸出級電路40可以正常地偏壓電流，且暫態充放電行為亦可正常的運作而具有不受偏壓電流限制的驅動能力。

進一步地，由於本發明在電晶體402的汲極端加上電流源404，並且電流源404所產生的穩態電流I_BIAS可用來取代電晶體402在穩態時的直流電流。因此，在穩態時，電晶體402為關閉的狀態。當需要對負載放電時，電晶體400與電晶體402之閘極電位將會上升，使得電晶體402導通來進行放電，如此一來，放電電流將不會受限於電流源404所產生的穩態電流I_BIAS，當外部負載放電到達一定程度時電晶體402的閘極電位會下降至原始偏壓點而讓電晶體402關閉。換言之，由以上放電行為可知，發生基體效應之電晶體402與電流源404之結合可等效成無發生基體效應之電晶體。

詳細來說，請參考第5A圖及第5B圖，其中，第5A圖為電晶體402之電壓電流特徵曲線圖。第一曲線C1為電晶體402沒有發生基體效應時的特徵曲線，第二曲線C2為電晶體402發生基體效應時的特徵曲線。如第5A圖中的第一曲線C1所示，當電晶體402處於正常偏壓點時，電晶體402會產生一穩態電流I_BIAS，且隨著輸入電壓VIN的上升，輸出電流ID_N也會隨之上升。另一方面，如第5A圖中的第二曲線C2所示，當發生基體效應之電晶體402處於該正常偏壓點時，由於基體效應造成電晶體402之臨界電壓上升，電晶體402之電流可能會被限制在一極小電流，造成輸出級電路40無法正常工作。請繼續參考第5B圖，利用電流源404來提供穩態電流I_BIAS，以實現原先電晶體402所需提供的穩態電流I_BIAS，就相當於將曲線C2往上平移(即掛載電流源404)，曲線C2將可等效於曲線C1。如此一來，電流源404與電晶體402之結合之暫態充放電行為可相似於無發生基體效應之電晶體之暫態充放電行為。也就是說，藉由電流源404來輔助輸出級電路40，使得原本受基體效應影響的輸出級電路40，可以正常的偏壓電流，並且不受偏壓電流限制的驅動能力，而可消除電晶體402原先受基體效應的影響。

另一方面，請參考第6圖，第6圖為本發明另一實施例之一輸出級電路60之示意圖。值得注意的是，由於第6圖之輸出級電路60與第4圖之輸出級電路40中具有相同名稱之元件具有類似的運作方式與功能，因此為求說明書內容簡潔起見，詳細說明便在此省略，該些元件之連結關係如第6圖所示，在此不再贅述。輸出級電路60係應用於第1圖所示之放大器OP2之一輸出級電路，用來根據一輸入端IN之一輸入電壓VIN，於一輸出端OUT輸出一輸出電壓VOUT。假設輸出級電路60係應用於半電源供應，且供應電壓係介於1/2VDD至地端電位之間，即第二電壓VDD_H為1/2VDD。輸出級電路60包含一電晶體600、一電晶體602以及一電流源604。電流源604耦接於輸出端OUT，並且電流源604係為一定電流源，可用來提供一穩態電流I_BIAS。與第4圖之輸出級電路40不同的是，電晶體600與電晶體602之源極分別連接至第二電源端PW2與地端GND，以接收第二電壓VDD_H與地端電位，而電晶體600與電晶體602之基極係分別連接至第一電源端PW1與地端GND。

同樣地，在輸出級電路60中，當輸入電壓VIN為一正常偏壓點時，輸出級電路60需持續產生一穩態電流，在此狀況下，電晶體600不導通，而所需的穩態電流將會由電流源604所提供的的穩態電流I_BIAS來實現。當輸入電壓VIN下降時，代表輸出電壓VOUT需上升，在此情況下，電晶體600導通，以提供額外電流提高輸出電壓VOUT。如此一來，發生基體效應之電晶體600與電流源604將可等效於一無發生基體效應之電晶體。詳細充放電行為可參考輸出級電路40，為求簡潔，在此不贅述。如此一來，輸出級電路60在半電壓電源供應的情況下，藉由電晶體602與電流源604之協同操作，使得原本受基體效應影響的輸出級電路60可以正常的偏壓電流，且暫態充放電行為亦可正常的運作而具有不受偏壓電流限制的驅動能力。

要注意的是，本發明之精神在透過掛載一定電流源於應用於半電壓電源供應之輸出級電路，以消除輸出級電路中之基體效應。當然依據不同應用，本領域熟知技藝者可據以做出適當變化或修改。例如，只要能使輸出級電路40產生正確之輸出電壓VOUT，電晶體400之閘極與電晶體402之閘極可耦接於不同輸入端點。

綜上所述，在習知技術中，當輸出級電路應用於半電源供應時，通常必須使用特殊製程來提供獨立的P型井以及獨立的N型井，來防止基體效應的發生。相較之下，本發明之輸出級電路在半電壓電源供應的情況下，使用定電流源來輔助運算放大器的運作，使得原本受基體效應影響的輸出級電路可以正常的偏壓電流，且暫態充放電行為也可正常的運作而具有不受偏壓電流限制的驅動能力，如此一來，將能完全地消除基體效應所帶來的影響。再者，本發明不需使用特殊製程來提供獨立的P型井以及獨立的N型井，因此可有效地節省積體電路之製造成本。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．放大器電路

202、302、40、60．．．輸出級電路

400、402、600、602、NB1、NOUT、PB1、POUT．．．電晶體

404、604．．．電流源

C1．．．第一曲線

C2．．．第二曲線

GND．．．地端

ID_P、ID_N、I_BIAS、ID．．．電流

IN．．．輸入端

OP1、OP2．．．放大器

OUT．．．輸出端

PW1．．．第一電源端

PW2．．．第二電源端

PW3．．．第三電源端

VDD．．．第一電壓

VDD_H．．．第二電壓

VIN、VOUT．．．電壓

第1圖為習知使用分區間電源供應之一放大器電路的示意圖。

第2圖為第1圖中之一放大器之示意圖。

第3圖為第1圖中之另一放大器之示意圖。

第4圖為本發明實施例一輸出級電路之示意圖。

第5A圖與第5B圖為本發明實施例之電晶體之電流特徵曲線圖。

第6圖為本發明實施例一輸出級電路的另一示意圖。

40．．．輸出級電路

400、402．．．電晶體

404．．．電流源

GND．．．地端

ID_P、ID_N、I_BIAS．．．電流

IN．．．輸入端

OUT．．．輸出端

PW1．．．第一電源端

PW2．．．第二電源端

VDD．．．第一電壓

VDD_H．．．第二電壓

Claims (16)

1. 一種輸出級電路，包含有：一第一電晶體，包含一第一端，耦接於一第一端點，一第二端，耦接於一輸出端；一第三端，耦接於一輸入端，用來接收一輸入電壓；以及一第四端，耦接於一第一電源端，用來接收一第一電壓；一第二電晶體，包含一第一端，耦接於一第二電源端，用來接收一第二電壓，一第二端，耦接於該輸出端，一第三端，耦接於該輸入端，用來接收該輸入電壓；以及一第四端，耦接於一地端；以及一電流源，耦接於該輸出端，用來提供一穩態電流；其中該第二電壓為該第一電壓之一半。
2. 如請求項1所述之輸出級電路，其中當該輸出端之電壓準位不變時，該第二電晶體不導通。
3. 如請求項1所述之輸出級電路，其中當該輸出端之電壓準位下降時，該第二電晶體導通。
4. 如請求項1所述之輸出級電路，其中該第一電晶體為一P型金氧半場效電晶體，該第一電晶體之第一端為一源極，該第一電晶體之第二端為一汲極，該第一電晶體之第三端為一閘極，以及該第一電晶體之第四端為一基極。
5. 如請求項1所述之輸出級電路，其中該第二電晶體為一N型金氧半場效電晶體，該第二電晶體之第一端為一源極，該第二電晶體之第二端為一汲極，該第二電晶體之第一三端為一閘極，以及該第二電晶體之第四端為一基極。
6. 如請求項1所述之輸出級電路，其中該第一電壓大於該輸出端之電壓準位，且該輸出端之電壓準位大於該第二電壓。
7. 一種輸出級電路，包含有：一第一電晶體，包含一第一端，耦接於一第一電源端，用來接收一第一電壓，一第二端，耦接於一輸出端；一第三端，耦接於一輸入端，用來接收一輸入電壓；以及一第四端，耦接於一第二電源端，用來接收一第二電壓；一第二電晶體，包含一第一端，耦接於地端，耦接於一第二端點，一第二端，耦接於該輸出端，一第三端，耦接於該輸入端，用來接收該輸入電壓；以及一第四端，耦接於地端；以及一電流源，耦接於該輸出端，用來提供一穩態電流；其中該第一電壓為該第二電壓之一半。
8. 如請求項7所述之輸出級電路，其中當該輸出端之電壓準位不變時，該第一電晶體不導通。
9. 如請求項7所述之輸出級電路，其中當該輸出端之電壓準位上升時，該第一電晶體導通。
10. 如請求項7所述之輸出級電路，其中該第一電晶體為一P型金氧半場效電晶體，該第一電晶體之第一端為一源極，該第一電晶體之第二端為一汲極，該第一電晶體之第三端為一閘極，以及該第一電晶體之第四端為一基極。
11. 如請求項7所述之輸出級電路，其中該第二電晶體為一N型金氧半場效電晶體，該第二電晶體之第一端為一源極，該第二電晶體之第二端為一汲極，該第二電晶體之第一三端為一閘極，以及該第二電晶體之第四端為一基極。
12. 如請求項7所述之輸出級電路，其中該第一電壓大於該輸出端之電壓準位，且該輸出端之電壓準位大於該地端的電壓。
13. 一輸出級電路，用於一運算放大器，包含有：一上拉裝置，包含有一第一端，耦接於一第一節點，一第二端，耦接於一輸出端，以及一第三端，耦接於一輸入端，用來接收一輸入電壓，其中當該上拉裝置依據該輸入電壓而導通時，該上拉裝置提升該輸出端的電壓；一下拉裝置，包含有一第一端，耦接於一第二節點，一第二端， 耦接於一輸出端，一第三端，耦接於該輸入端，用來接收該輸入電壓，以及一第四端，耦接於一參考電壓，其中當該下拉裝置依據該輸入電壓而導通時，該下拉裝置降低該輸出端的電壓；以及一電流源，耦接於該輸出端，用來提供一穩態電流；其中該第二節點的電壓介於該第一節點的電壓與該參考電壓之間。
14. 如請求項13所述的輸出級電路，其中該上拉裝置另包含有一第四端點，耦接於一電源端，用來接收一電源電壓。
15. 一輸出級電路，用於一運算放大器，包含有：一上拉裝置，包含有一第一端，耦接於一第一節點，一第二端，耦接於一輸出端，一第三端，耦接於一輸入端，用來接收一輸入電壓，以及一第四端，耦接於一電源端，用來接收一電源電壓，其中當該上拉裝置依據該輸入電壓而導通時，該上拉裝置提升該輸出端的電壓；一下拉裝置，包含有一第一端，耦接於一第二節點，一第二端，耦接於一輸出端，以及一第三端，耦接於該輸入端，用來接收該輸入電壓，其中當該下拉裝置依據該輸入電壓而導通時，該下拉裝置降低該輸出端的電壓；以及一電流源，耦接於該輸出端，用來提供一穩態電流；其中該第一節點的電壓介於該電源電壓與該第二節點的電壓之 間。
16. 如請求項15所述的輸出級電路，其中該下拉裝置另包含有一第四端點，耦接於一參考電壓。