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TWI467723B - 半導體封裝件及其製法 - Google Patents

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TWI467723B
TWI467723B TW101135245A TW101135245A TWI467723B TW I467723 B TWI467723 B TW I467723B TW 101135245 A TW101135245 A TW 101135245A TW 101135245 A TW101135245 A TW 101135245A TW I467723 B TWI467723 B TW I467723B
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詹慕萱
陳琬婷
廖怡茜
林畯棠
賴顗喆
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矽品精密工業股份有限公司
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Description

半導體封裝件及其製法
本發明係有關於一種半導體封裝件及其製法，尤指一種覆晶型式之半導體封裝件及其製法。
覆晶(flip chip)技術由於具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應用於晶片封裝領域，例如晶片尺寸構裝(Chip Scale Package，CSP)、晶片直接貼附(Direct Chip Attached，DCA)封裝以及多晶片模組(Multi-Chip Module，MCM)封裝等封裝型態，其均利用覆晶技術而達到封裝的目的。
在覆晶封裝製程中，由於體積較小的半導體晶片與線路基板間之熱膨脹係數的差異甚大，因此半導體晶片外圍的導電凸塊無法與線路基板上對應的電性接點形成良好的接合，使得導電凸塊可能自線路基板上剝離。
另一方面，隨著半導體晶片上的積體電路之積集度的增加，體積較小的半導體晶片與線路基板之間的熱膨脹係數不匹配(mismatch)所產生的熱應力(thermal stress)與翹曲(warpage)現象也日漸嚴重，其結果將導致半導體晶片與線路基板之間的可靠度(reliability)下降，並且造成信賴性測試的失敗。
為了解決上述問題，習知遂提出了一種半導體封裝件，如第1A圖所示，其係於一整片矽晶圓中形成有矽穿孔(Through silicon via，TSV)111後，再將該矽晶圓欲接置 半導體晶片之一側形成線路重佈層12，再將欲接置基板之一側之表面形成有銲球13，並在經過切單製程後，成為複數矽中介板(Si interposer)11，之後再將半導體晶片14接置於該矽中介板11上，後續於該半導體晶片14與矽中介板11之間形成底膠15，最後再將該矽中介板11接置於基板16上，且該矽中介板11與基板16之間亦須填充有底膠17，而完成一半導體封裝件，由於該矽中介板11與半導體晶片14的材質相近，因此可以有效避免熱膨脹係數不匹配所產生的問題。
惟，前述習知技術之製程及結構係必須於該矽中介板11欲接置半導體晶片14之一側先形成有凸塊18，之後再接置該半導體晶片14，該矽中介板11與半導體晶片14間之凸塊18容易受到製程過程之高低溫等衝擊，造成凸塊18接合介面破裂等問題，進而產生可靠度不佳之問題。
此外，如第1B圖所示，其係第1A圖的局部放大圖，一般將該半導體晶片14連接該矽中介板11時，會先於該半導體晶片14之電性連接墊141上依序形成凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)142、金屬柱143與鎳層144，再藉由該鎳層144連接該矽中介板11上之凸塊18(或是於該鎳層144上形成該凸塊18，再經回銲製程去連接該矽中介板11)，在該電性連接墊141與凸塊18之間的多個介面處特別容易因為熱應力而破裂，導致可靠度問題。
因此，如何避免上述習知技術中之種種問題，實已成 為目前亟欲解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種半導體封裝件，係包括：半導體基板，係具有相對之第一表面與第二表面；膠層，係形成於該半導體基板之第一表面上；至少一半導體晶片，係設於該膠層上；封裝膠體，係形成於該膠層上，且包覆該半導體晶片；以及複數導電柱，係貫穿該半導體基板之第一表面與第二表面及膠層，且電性連接該半導體晶片。
於前述之半導體封裝件中，該半導體基板之側表面、該膠層之側表面、該封裝膠體之側表面係齊平，且該半導體基板之第二表面上復形成有線路重佈層。
依上所述之半導體封裝件，該半導體晶片之表面復形成有電性連接該等導電柱的線路重佈層，且復包括複數導電元件，係形成於各該導電柱之一端上。
又於本發明之半導體封裝件中，該導電柱係藉由電鍍方式來形成，且該導電柱係直接接觸該半導體晶片。
本發明復提供一種半導體封裝件之製法，係包括：提供一具有相對之第一表面與第二表面的半導體基板及至少一半導體晶片，該半導體基板之第一表面上形成有膠層；將該半導體晶片設置於該膠層上；於該膠層上形成封裝膠體，以包覆該半導體晶片；以及形成貫穿該之第一表面與第二表面及膠層且電性連接該半導體晶片的複數導電柱。
於前述之半導體封裝件之製法中，於形成該等導電柱 之前，復包括從該第二表面移除部分厚度之該半導體基板；於形成該等導電柱之後，復包括進行切單步驟；且於形成該等導電柱之後，復包括於該半導體基板之第二表面上形成線路重佈層。
依上所述之半導體封裝件之製法，於形成該線路重佈層之後，復包括進行切單步驟；該半導體基板之側表面、該膠層之側表面、該封裝膠體之側表面係齊平；且該半導體晶片之表面復形成有電性連接該等導電柱的線路重佈層。
又於本發明之半導體封裝件之製法中，形成該等導電柱之步驟係包括：形成複數貫穿該半導體基板與膠層的通孔；以及於該通孔中電鍍形成該等導電柱。
於前述之製法中，復包括於各該導電柱之一端上形成複數導電元件，且該導電柱係直接接觸該半導體晶片。
由上可知，因為本發明於半導體晶片與半導體基板之間的電性連接並非使用傳統的凸塊，而是使用導電柱直接連接，因此可節省成本，且金屬接合的界面較少，不易於接合介面處破裂，而可提高產品可靠度；再者，本發明之半導體晶片係直接貼附至膠層上，而無須如習知般逐一填入底膠，故能節省製程時間且整體可靠度較高；此外，本發明係以封裝膠體包覆半導體晶片，不僅因此可保護半導體晶片不受外界環境影響，且於製程中可增加整體結構的剛性，避免於製程中毀壞。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「側」、「端」、「齊平」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2H圖所示者，係本發明之半導體封裝件及其製法的剖視圖。
如第2A圖所示，提供至少一半導體晶片21，其一表面具有複數電極墊211，於本實施例中，該半導體晶片21係形成有具有該等電極墊211的線路重佈層21a。前述該線路重佈層21a可依設計之需求選擇佈設或不佈設。
如第2B圖所示，提供一具有相對之第一表面22a與第二表面22b的半導體基板22，該半導體基板22之第一表面22a上形成有膠層23。
如第2C圖所示，使該半導體晶片21藉其線路重佈層 21a設置於該膠層23上。
如第2D圖所示，於該膠層23上形成封裝膠體24，以包覆該半導體晶片21。
如第2E圖所示，從該第二表面22b移除部分厚度之該半導體基板22。
如第2F圖所示，藉由蝕刻方式形成貫穿該半導體基板22及膠層23且外露該電極墊211的通孔25。
如第2G圖所示，藉由電鍍方式於該通孔25中形成電性連接該半導體晶片21的複數導電柱251，此時，該導電柱251係直接接觸該半導體晶片21。
如第2H圖所示，於該半導體基板22之第二表面22b上形成具有複數電性連接墊261的線路重佈層26，並於該電性連接墊261上依序形成有凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)27與例如銲球的導電元件28電性連接，之後再進行切單步驟，使得該半導體基板22之側表面、該膠層23之側表面、該封裝膠體24之側表面齊平。
要補充說明的是，本發明亦可不形成該線路重佈層26，而於形成該等導電柱251之後進行切單步驟，使得該半導體基板22之側表面、該膠層23之側表面、該封裝膠體24之側表面齊平，且直接於各該導電柱251之一端上形成有該等導電元件28(未圖示此情況)。
本發明復提供一種半導體封裝件，係包括：半導體基板22，係具有相對之第一表面22a與第二表面22b；膠層 23，係形成於該半導體基板22之第一表面22a上；至少一半導體晶片21，係設於該膠層23上；封裝膠體24，係形成於該膠層23上，且包覆該半導體晶片21；以及複數導電柱251，係貫穿該半導體基板22之第一表面22a與第二表面22b及膠層23，且電性連接該半導體晶片21。
於本發明之半導體封裝件中，該半導體基板22之側表面、該膠層23之側表面、該封裝膠體24之側表面係齊平，且該半導體基板22之第二表面22b上復形成有線路重佈層26。
所述之半導體封裝件中，該半導體晶片21之表面復形成有電性連接該等導電柱251的線路重佈層21a，且復包括複數導電元件28，係形成於各該導電柱251之一端上。
於本實施例之半導體封裝件中，該導電柱251係藉由電鍍方式來形成，且該導電柱251係直接接觸該半導體晶片21。
綜上所述，相較於習知技術，由於本發明於半導體晶片與半導體基板之間的電性連接並非使用傳統的凸塊，而是使用導電柱直接連接，因此可節省成本，且金屬接合的界面較少，不易於接合介面處破裂，而可提高產品可靠度；再者，本發明之半導體晶片係直接貼附至膠層上，而無須如習知般逐一填入底膠，故能節省製程時間且整體可靠度較高；此外，本發明係以封裝膠體包覆半導體晶片，不僅因此可保護半導體晶片不受外界環境影響，且於製程中可增加整體結構的剛性，避免於製程中毀壞。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
11‧‧‧矽中介板
111‧‧‧矽穿孔
12、21a、26‧‧‧線路重佈層
13‧‧‧銲球
14、21‧‧‧半導體晶片
141、261‧‧‧電性連接墊
142‧‧‧凸塊底下金屬層
143‧‧‧金屬柱
144‧‧‧鎳層
15、17‧‧‧底膠
16‧‧‧基板
18‧‧‧凸塊
211‧‧‧電極墊
22‧‧‧半導體基板
22a‧‧‧第一表面
22b‧‧‧第二表面
23‧‧‧膠層
24‧‧‧封裝膠體
25‧‧‧通孔
251‧‧‧導電柱
27‧‧‧凸塊底下金屬層
28‧‧‧導電元件
第1A與1B圖所示者係習知之半導體封裝件之剖視圖，其中，第1B圖係第1A圖的局部放大圖；以及第2A至2H圖所示者係本發明之半導體封裝件及其製法的剖視圖。
21‧‧‧半導體晶片
21a‧‧‧線路重佈層
211‧‧‧電極墊
22‧‧‧半導體基板
22a‧‧‧第一表面
22b‧‧‧第二表面
23‧‧‧膠層
24‧‧‧封裝膠體
25‧‧‧通孔
251‧‧‧導電柱

Claims (16)

  1. 一種半導體封裝件，係包括：半導體基板，係具有相對之第一表面與第二表面；膠層，係形成於該半導體基板之第一表面上；至少一半導體晶片，係設於該膠層上；封裝膠體，係形成於該膠層上，且包覆該半導體晶片；以及複數導電柱，係貫穿該半導體基板之第一表面與第二表面及膠層，且電性連接該半導體晶片；其中，該半導體基板之側表面、該膠層之側表面、該封裝膠體之側表面係齊平。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體基板之第二表面上復形成有線路重佈層。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體晶片之表面復形成有電性連接該等導電柱的線路重佈層。
  4. 如申請專利範圍第1項所述之半導體封裝件，復包括複數導電元件，係形成於各該導電柱之一端上。
  5. 如申請專利範圍第1項所述之半導體封裝件，係具有複數貫穿該半導體基板與膠層的通孔，且該導電柱係藉由電鍍方式形成於該通孔中。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中，該導電柱係直接接觸該半導體晶片。
  7. 一種半導體封裝件之製法，係包括： 提供一具有相對之第一表面與第二表面的半導體基板及至少一半導體晶片，該半導體基板之第一表面上形成有膠層；將該半導體晶片設置於該膠層上；於該膠層上形成封裝膠體，以包覆該半導體晶片；以及形成貫穿該第一表面與第二表面及膠層且電性連接該半導體晶片的複數導電柱。
  8. 如申請專利範圍第7項所述之半導體封裝件之製法，於形成該等導電柱之前，復包括從該第二表面移除部分厚度之該半導體基板。
  9. 如申請專利範圍第7項所述之半導體封裝件之製法，於形成該等導電柱之後，復包括進行切單步驟。
  10. 如申請專利範圍第7項所述之半導體封裝件之製法，於形成該等導電柱之後，復包括於該半導體基板之第二表面上形成線路重佈層。
  11. 如申請專利範圍第10項所述之半導體封裝件之製法，於形成該線路重佈層之後，復包括進行切單步驟。
  12. 如申請專利範圍第9或11項所述之半導體封裝件之製法，其中，該半導體基板之側表面、該膠層之側表面、該封裝膠體之側表面係齊平。
  13. 如申請專利範圍第7項所述之半導體封裝件之製法，其中，該半導體晶片之表面復形成有電性連接該等導電柱的線路重佈層。
  14. 如申請專利範圍第7項所述之半導體封裝件之製法，其中，形成該等導電柱之步驟係包括：形成複數貫穿該半導體基板與膠層的通孔；以及於該通孔中電鍍形成該等導電柱。
  15. 如申請專利範圍第7項所述之半導體封裝件之製法，復包括於各該導電柱之一端上形成複數導電元件。
  16. 如申請專利範圍第7項所述之半導體封裝件之製法，其中，該導電柱係直接接觸該半導體晶片。
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