TWI288413B - Semiconductor memory device capable of accessing data in continuous burst mode regardless of location of accessed data - Google Patents

Description

1288413 玖、發明說明： (-)發明所屬之技術領域 本發明係有關一種半導體記憶元件，且更特別的是有關 一種無論待接達資料之位置爲何都可依連續叢訊模式接達 該資料的半導體記憶元件。 (二)先前技術 一種半導體記憶元件包含複數個排組以便改良系統性能 。多記憶體排組結構使每一個記憶體排組能夠獨立地接達 資料並藉由對一列位址的最重要位元進行解碼以選出其中 一個排組。 第1圖係用以顯示一種習知記憶元件之輸入/輸出（I/O) 接腳的方塊圖示。 參照第1圖，一種習知記憶元件係包含：複數個指令輸 入接腳，係用以接收指令；η個列位址輸入接腳RAO到 R Α η - 1，係用以接收η位歹IJ位址；m個行位址輸入接腳C A 0 到CAm-1，係用以接收m個行位址；以及複數個資料I/O 接腳DQO到DQ1 5，係用以輸入/輸出由各列位址及行位址 選出的資料。 除此之外，雙資料速率（D D R)同步記憶元件可透過資料閘 門信號輸入接腳接收資料閘門信號DQS及互補式資料閘門 信號/D Q S。該資料閘門信號指的是於資料輸入計時期間的 一種含時脈信號。該同步記憶元件可利用資料閘門信號使 輸入資料對齊。 這裡，係根據記憶元件內可一次輸入/輸出的資料數目定 -Ί- 1288413 出該資料輸入接腳的數目且一般而言爲八個或十六個。 此外，可根據記憶元件內所設置之單位單元的數目定出 該列位址輸入接腳RAO到RAn-l的數目以及行位址輸入接 腳CAO到CAm-1的數目。假如該記憶元件內所設置之單位 單元的數目爲1G(千兆）亦即設置有總數爲23G的單位單元 ，而位址接腳的數目爲3 0。假如該記憶元件包含四個排組 ，則具有1G記憶元件的排組則設置有2 5 6 Mega(兆亦即2 2 8 ) 個單位單元。 此例中，該列位址輸入接腳的數目爲1 6而該行位址輸入 接腳的數目則爲1 4。列位址輸入接腳之數目大於行位址輸 入接腳之數目的理由是該列位址輸入接腳包含了排組位址 的原故。例如，假如該記憶元件包含四個排組，則可使用 各列位址中的最高兩個位址以選出一個排組。 第2圖係用以顯示一種習知記憶元件的方塊圖示。 參照第2圖，該記憶元件係包含：一排組選取單位60 ’ 係用於接收第η-th和第（η - 1 )-th個列位址RAn - 1和RAn-2 並啓動四個排組選取信號B S 0到B S 3之一以選出四個排組 之一；以及四個排組1 〇到4 0係被致能’以回應排組選取 信號B S 0到B S 3。 排組1 〇到4 0包含：列解碼器1 1，2 1，3 1和4 1 ’係用以 對列位址進行解碼以便於某一個排組內選出字兀線W L 〇到 W L 2 11 - 3之一；行解碼器1 2，2 2，3 2和4 2，係用以對列位址 進行解碼以便於某一排組內選出2 m個位元線對之一；以及 位元線感測放大器13, 23，33和43，係用以感測/放大該排 -8- 1288413 組的輸出資料以輸出加到由各行解碼器12, 22，32和42選 出之位元線對上的資料。除此之外’每一個排組都包含2 η ·3 個字元線以及2 m位元線對。 此外’該記憶元件包含一資料輸出緩衝器5 0以便放大並 閂鎖由個別排組1 0到4 0輸出的資料並輸出經放大及閂鎖 的資料。 之後，以下將參照第1和2圖說明該習知記億元件的作 假如操作該記憶元件，可透過該指令輸入接腳輸入根據 讀取或書寫作業的指令。分別透過該列位址輸入接腳RAO 到RAn-Ι及行位址輸入接腳CAO到CAm-1輸入對應於該 輸入指令的η ·位元列位址及m -位元行位址。 然後，將透過η-位元列位址中最高的兩個輸入接腳RAn-1 和RAn-2輸入的列位址輸入到該排組選取單位60上，而該 排組選取單位6 0則會對已輸入的列位址進行解碼以啓動 四個排組選取信號B S 0到B S 3之一。 使設置該排組（例如排組〇 1 〇)內由排組選取信號（例如 B S0)選出的列解碼器1 1動作’並將透過各列位址輸入接腳 RA0到RAn-3輸入的列位址輸入接腳到該排組〇 1〇的列解 碼器1 1上。 然後，列解碼器1 1會對所輸入的（n-2)個列位址進行解碼 以啓動設置於該排組內的2 η —2個字元線之一。藉由設置於 該排組〇 1 〇 一側內的位元線感測放大器1 3對儲存在對應 於所啓動字元線（例如WL0)之單位單元內的2〇Ί筆資料進行 冬 1288413 感測/放大。 然後，行解碼器1 2會對各行位址進行解碼以選出設置於 - 該位元線感測放大器1 3內的2 m個感測放大器之一。該位 元線感測放大器1 3包含數目像設置於該排組〇丨〇內之位 元線對數目那麼多的感測放大器並將各感測放大器連接到 個別的位元線對上。 假如該執行指令係一讀取指令，可透過資料輸出緩衝器 5 0輸出經所選出之感測放大器感測/放大的資料信號；且假 如該執行指令係一書寫指令，可藉由所選出之感測放大器 | 閂鎖該外部資料。 然後，重新將已由該位元線感測放大器1 3感測/放大的 | 2m筆資料儲存到對應於由該執行指令啓動之字元線的2m 個單位單元內。 * 第3圖係用以顯示一種習知記憶元件之問題的方塊圖示。 該記憶元件係使用「叢訊模式」以便更快速地接達資料 。該叢訊模式指的是一種由位元線感測放大器爲對應於由 所輸入位址啓動之字元線的2 m筆資料進行感測/放大然後 % 再於未額外輸入任何位址下使用經感測/放大的資料依序 輸出資料的模式。 由於並未在爲對應於由所啓動字元線的資料進行感測/ 放大之後輸入額外的位址，故能以極高速率輸入/輸出複數 筆資料。 參照第3圖，啓動排組0 10的字元線（例如WL9)以回應 對應於該指令的已輸入列位址，並藉由設置於該位元線感 •10- 1288413 測放大器1 3內的2m個感測放大器對儲存於已啓動字元線 (WL9)上之2m個單位單元內的資料進行感測/放大。 此時，在叢訊長度爲「4」且對由執行指令輸入的行位址 進行解碼以選出感測放大器SAO的例子裡，依序將由感測 放大器SAO到S A3加以感測/放大的四筆資料輸出到外部 。這裡，「叢訊長度」指的是於叢訊模式內依序輸出的資 料數目。假如該叢訊長度爲^ 8」，則係依序將由感測放大 器SAO到SA7加以感測/放大的八筆資料輸出到外部。 不過，在叢訊長度爲「4」的例子裡，假如選出的是感測 放大器SA2m-2，由於只有對應於最高位址的一筆資料受到 感測/放大故只依序輸出兩筆資料。 此例中，係依序一次輸出由感測放大器SA2m_2及SA2m-l 加以感測/放大的兩筆資料，然後再將由該位元線感測放大 器13加以感測/放大的2m筆資料重新儲存於字元線WL9 上。之後，啓動下一條字元線WL 1 0。再次爲對應於該字元 線WL 1 0的2m筆資料進行感測/放大並且對應於感測放大 器SAO到SA1的兩筆資料被輸出。 在叢訊長度爲「8」的例子裡，並非依序輸出八筆資料， 而是在從輸出該兩筆資料算起的預定時間之後依序輸出六 筆資料。 據此，即使依叢訊模式，也可能發生因爲對應於所輸入 行位址所接達資料的位置而未依序輸出對應於該叢訊長度 之所有資料的情況。 爲了解決上述問題，習知記憶元件使用的是包裹模式。 -11- 1288413 假如係由新近輸入的行位址爲對應於該叢訊長度的資料是 否全部受到感測/放大進行檢驗，則可關閉該包袠模式以依 序輸出對應於該叢訊長度的所有資料。假如經感測/放大資 料的筆數小於該叢訊長度，則可開啓該包裹模式以規則地 循環各已輸入行位址然後再輸出對應於經循環之行位址的 資料。 例如，假設該行位址爲「2」。在該包裹模式呈關閉狀態 的例子裡，依序輸出對應於行位址2 , 3，4和5的資料。在 該包裹模式呈開啓狀態的例子裡，依序輸出對應於行位址 2，3，〇和1的資料。包裹模式的關閉狀態指的是一種「連 續叢訊模式」。 於記憶元件內一次接受感測/放大的資料數目係稱作一 「頁」。該頁係由設置於該位元線感測放大器內的感測放 大器數目定出的。 由於係以高速輸出一頁內的各接續資料，故可依連續叢 Μ模式操作該習知記憶元件。不過，由於無法在各頁之間 白勺邊界上輸出各接續資料，故可於包裹模式的關閉狀態內 進行操作。 換句話說，根據所接達資料的位置，該習知記憶元件能 或不能以高速輸入/輸出複數筆資料。結果，由於諸如晶片 組之類用以在記憶元件上來/回傳送/接收的外部裝置無法 總是以高速接收複數筆資料，故限制了整體系統的性能。 (三)發明』 因此’本發明的基本目的是提供一種半導體記憶元件及 1288413 其驅動方法與定址方法，其中該半導體記憶元件無 達資料之位置爲何都可高速連續接達該資料。 依本發明某一槪念提供的一種半導體記憶元件包 第一排組，係包含對應於第一列位址的第一字元線 一第二排組，係包含對應於第二列位址的第二字元 中該第二列位址係接續於該第一列位址。 於依序接達對應於各接續位址所儲存之N筆資料 模式中，係依已啓動第一字元線的同時啓動第二字 以致可在對應於該第一字元線的複數個單位單元內 達該N筆資料中預定數目的資料，並可在對應於該 元線的複數個單位單元內依序接達剩餘的資料。 依本發明另一槪念提供的一種半導體記憶元件包 數個排組；以及一種控制器，係用於爲對應於該數 組的下邊 M-位元列位址信號進行解碼以使複數個 作，其中Μ係一等於或大於1的整數。 依本發明又一槪念提供的一種用於驅動包含複數 半導體記憶元件的方法，其中該半導體記憶體裝置 接達儲存於對應在連續位置上的Ν筆資料，其方法 下列步驟：接收對應於一指令的第一列位址；啓動 組上對應於該第一列位址的字元線；啓動第二排組 於該第二列位址的字元線，其中該第二列位址係接 第一列位址；依序接達對應於該第一排組之字元線 個單位單元內的Ν筆資料中預定數目的資料；以及 達對應於該第二排組之字元線的複數個單位單元內 論待接 栝：一 ;以及 線；其 的叢訊 元線， 依序接 第二字 括：複 目之排 排組動 排組之 順序的 係包含 第一排 上對應 續於該 的複數 依序接 的剩餘 1288413 資料。 依本發明再一槪念提供的一種用於包含複數個排組之記 憶元件定址的方法，其特徵爲已輸入列位址中對應於該數 目之排組中的下邊Μ -位元列位址信號進行解碼以選出一 排組’其中Μ係一等於或大於1的整數。 (四)實施方式 以下將參照各附圖以說明本發明的各較佳實施例。

第4圖係用以顯示一種根據本發明第一實施例之記憶元 件的方塊圖示。 參照第4圖，根據本發明的記憶元件包含··一排組〇， 係具有對應於第一列位址RA(n)之第一字元線WLa ;以及 一排組1，係具有對應於接續該第一列位址RA(n)之第二列 位址RA(n+l)的第二字元線WLb。 根據本發明第一實施例，該記憶元件可於依序接達對應 於各接續位址所儲存之N筆資料的叢訊模式中偵測到對應 於第一執行指令所接達第一資料的位置。

然後’考量所接達第一資料以及將於叢訊模式中連續輸 出的資料數目，判定是否只啓動對應於該執行指令的一條 字元線（例如WL a)，或者是否也啓動了對應於該接續位址 之其他排組的各字元線。根據判定結果，依相同的時序啓 動排組0和排組1的列解碼器，或是只啓動了排組0的列 解碼器。 例如，假設有1 02 4個單位單元對應到一條字元線WLa 。假如對應於該執行指令所接達的資料是該字元線WLa的 -14- 1288413 第1 Ο 2 3筆資料且將要依叢訊模式輸出的資料數目爲「8」 ，則可依相同的時序啓動排組0和1的字元線WLa和WLb。 此例中，係依相同的時序對來自對應於字元線W L a的之 第1 0 2 3和1 0 24個單位單元之資料以及字元線WLb之第一 資料的六筆資料進行感測/放大。

除此之外，可偵測出將要依叢訊模式連續輸出之八筆資 料的位置以及對應於該執行指令所接達之第一資料的位置 。在可使對應於第一資料之上邊位址的八筆資料接受感測/ 放大的狀態裡，只對字元線WLa進行感測/放大並於稍後依 序接達八筆經感測/放大的資料。 第5圖係用以顯示一種根據本發明第二實施例之記憶元 件的方塊圖示。於第5圖中，係假設該記憶元件可接收n 個列位址及m個行位址。

參照第5圖，根據本發明第二實施例之記憶元件包含： 四個排組1 〇〇到400 ;以及一控制器，係用於爲對應於該 數目（例如四個）之排組的下邊2-位元列位址RA0和RA1進 行解碼以產生排組選取信號B S 0和B S 3以便選取四個排組 1 0 0 到 4 0 0。 除此之外，每一個排組都包含：列解碼器1 1 0，2 1 0，3 1 0 和4 1 0，係用以對除了列位址R A 0和R A 1之外的（η - 2 )-位 元列位址RA2和RAii-Ι進行解碼；位元線感測放大器1 30, 2 3 0，3 3 0和4 3 0，係各具有2 m個感測放大器以便爲加到設 置於某一字元線上的2 m個位元線對的資料信號進行感測/ 放大；以及行解碼器120，22 0，3 20和420，係用以對m- -15- 1288413 位元行位址進行解碼以便於選出設置於位元線感測放大器 1 3 0，2 3 0，3 3 0和4 3 0內的2 m個感測放大器對之一。 此外，設置於某一排組（例如排組0 100)內的211·2個字元 線並非對應到各接續列位址而是對應於跳過該數目（例如 四個）排組的列位址。

換句話說，根據習知記憶元件，隨著依序增加其列位址 也增加了設置於該排組（例如排組0)內的字元線如WLO, WL1， WL2,…。不過，根據本發明在依序增加其列位址下也可根 據各排組循環各對應字元線。據此，在排組〇的例子裡增 加了設置於某一排組內的字元線如WLO, WL4, WL8。 第6圖係用以顯示如第4圖所示之於連續叢訊模式中記 憶元件之資料輸入/輸出方式的方塊圖示，其中有1 〇 2 4個 單位單元對應到一條字元線。以下，將參照第5和6圖以 說明根據本發明第二較佳實施例之記憶元件的操作。

記憶元件之控制器6 00會接收所輸入列位址中的最下邊 2-位元列位址RA0和RA1以輸出排組選取信號BS0到BS3 以便選取四個排組（排組〇到排組3)。由控制器600輸出的 排組選取信號B S 0到B S 3可使設置於每一個排組一側上的 各列解碼器動作。 除此之外，該控制器600會接收各列位址並偵測出所接 達資料的位置以回應該執行指令以及將要依叢訊模式連續 輸出的資料數目。根據偵測結果，可判定是否只使一個排 組動作或者是否可使兩個排組動作。 例如，如第6圖所示假設對應於某一字元線的單位單元 -16- 1288413 數目爲「1 024」且將要依叢訊模式輸出的資料數目爲「4」 。假如首先藉由輸入行位址接達的是第1 02 3筆資料，則該 控制器600會啓動排組選取信號BS0及BS1兩者。 換句話說，該控制器6 0 0會啓動兩個排組，以致可依對 應於已啓動第一列位址之第一字元線的相同時序啓動對應 到接續於該第一列位址之第二列位址的第二字元線。

據此，可依執行該指令的時序使排組1 00和200的所有 列位址解碼器1 1 0和2 1 0動作且因此啓動了所有字元線WL0 和 WL1。 假如同時啓動了字元線WL0和WL 1，可藉由位元線感測 放大器130和2 3 0爲儲存在對應於該字元線之1 024個單位 單元的1 024筆資料進行感測/放大。

然後於經感測/放大的資料中，可藉由該位元線感測放大 器130的第1 02 3和1 024個感測放大器SA 1 022和SA1023 爲該資料進行感測/放大，並透過該資料輸出緩衝器（第6 圖中標示爲「A」）依序接達由該位元線感測放大器23 0內 之第一和第二感測放大器SA0和S A 1加以感測/放大的四 筆資料。 在該執行指令係一讀取指令的例子裡’係依序將由該位 元線感測放大器1 3 0內之第一和第二感測放大器S A 1 0 2 2 和SA 1 02 3以及由該位元線感測放大器23 0內之第一和第二 感測放大器S A 0和S A 1加以感測/放大的四筆資料輸出到 外部。在該執行指令係一書寫指令的例子裡，係依序藉由 該位元線感測放大器1 3 0內之第一和第二感測放大器S A 1 022 -17- 1288413 和SAl 023以及該位元線感測放大器23 0內之第一和第二感 測放大器SA0和S A 1閂鎖住的四筆外部資料輸出到外部。 然後，將閂鎖於該位元線感測放大器內的1 0 2 4筆資料 重新儲存到對應於字元線W L 0和W L 1的個別單位單元。

在這期間，在資料數目大於該已對應於該指令受到感測/ 放大的1 024筆資料中將會最先接達的資料已於該位元線 感測放大器1 3 0內受到感測/放大之後依叢訊模式輸出之資 料數目的例子裡，不需要啓動兩個字元線。此例中，該控 制器600會產生排組選取信號以啓動某一排組。據此，此 例中可依習知記憶元件的相同方式操作該記憶元件。此時 ，使某一位元線感測放大器依序接達儘可能多筆已依叢訊 模式連續輸出的資料。

該習知記憶元件只能在對應於某一字元線之各單位單元 上的資料（一頁資料）內達成連續的叢訊模式。而無法在超 出一頁的邊界部分上達成連續的叢訊模式。此例中，係在 輸出對應於某一字元線的最後一筆資料之後啓動該字元線 並再次爲對應於各單位單元的資料進行感測/放大。據此， 根據最先接達之資料的位置，無法使用連續的叢訊模式。 因此在外部裝置（例如晶片組）與記憶元件之間的資料介面 處理上有其限制存在。 如上所述，可根據本發明利用該位址的最不重要位元選 出該記憶元件的各排組，並根據所接達資料的位置選擇性 地操作一個或兩個排組。因此，無論所接達資料之位置爲 -18- 1288413 何總是能夠連續地輸出複數筆資料。換句話說，連續叢訊 模式可被達成。 據此，在外部裝置（例如晶片組）與記憶元件之間施行資 料的介面處理時，可排除在所接達資料之位置上的限制。 結果，該外部裝置能以高速連續地接收複數筆資料，因此 明顯地改良了整體的操作速率。 除此之外，於包含複數個排組且可依序接達對應於各接 續位址所儲存的N筆資料之記憶元件中，一種用以驅動該 記憶元件的方法係包括下列步驟：接收對應於一指令的第 一列位址；啓動第一排組上對應於該第一列位址的字元線 ;啓動第二排組上對應於該第二列位址的字元線，其中該 第二列位址係接續於該第一列位址；依序接達對應於該第 一排組之字元線的複數個單位單元內的N筆資料中預定數 目的資料；以及依序接達對應於該第二排組之字元線的複 數個單位單元內的剩餘資料。 此外，一種用於包含複數個排組之記憶元件的定址方法 ，其特徵爲已輸入列位址中對應於該數目之排組中的下邊 M-位元列位址信號進行解碼以選出一排組，其中Μ係一等 於或大於1的整數。 假如利用本發明的驅動及定址，則無論所接達資料之位 置爲何總是能夠以高速連續地輸出複數筆資料。 在具有複數個排組之記億元件內連續地輸出複數筆資料 的例子裡，無論所接達資料之位置爲何總是能夠以高速連 續地輸出複數筆資料。因此，使用根據本發明之記憶元件 •19- 1288413 的系統總是能夠以高速接收來自該記憶元件的複數筆資料 ，因而改良了該系統的性能。 此外’可依原樣使用習知記憶元件的排組結構並利用各 列位址的下邊位兀运出各排組’以致可在未付出額外成本 下改良了該系統的性能。 雖則已針^彳顯不目的揭不了本發明的較佳實施例，熟悉 習用技術的人應該鑑賞的是可在不偏離本發明所附申請專 利範圍之精神及架構下作各種修正、添加和取代。 (五)圖式簡單說明 本發明的上述及其他目的、特性、及優點將會因爲參照 以下各附圖對顯示用實施例的詳細說明而變得更明顯。 第1圖係用以顯示一種習知記憶元件之輸入/輸出（I / 〇) 接腳的方塊圖示； 第2圖係用以顯示一種習知記憶元件的方塊圖示； 第3圖係用以顯示一種習知記憶元件之問題的方塊圖示； 第4圖係用以顯示一種根據本發明第一實施例之記憶元 件的方塊圖示； 第5圖係用以顯示一種根據本發明第二實施例之記憶元 件的方塊圖示； 第6圖係用以顯示如第4圖所示之記憶元件之資料輸入/ 輸出方式的方塊圖示。 主要部分之代表符號說明： 1 0，2 0，3 0，4 0 排組 11,21,31,41 列解碼器 -20- 1288413 1 0,20,30,40 1 1，2 1，3 1，4 1 1 2,22,3 2,42 ， 1 3，2 3，3 3，4 3 50 60 1 0 0,2 0 0,3 0 0,400 1 1 0,2 1 0,3 1 0,4 1 0 1 20,220,3 2 0,420 1 3 0,2 3 0,3 3 0,4 3 0 500 600

CAO，.··，CAm-l RAO，···，RAn-l DQ0,…，DQ 1 5 DQS /DQS 排組 列解碼器 行解碼器 位元線感測放大器 資料輸出緩衝器 排組選取單位 排組 列解碼器 行解碼器 位元線感測放大器 資料輸出緩衝器 控制器 行位址輸入接腳 列位址輸入接腳 資料I/O接腳 資料閘門信號 互補式資料閘門信號 -21-

Claims (1)

1288413 拾、申請專利範圍： 1 · 一種半導體記憶元件，包括：一第一排組，係包含對應 於第一列位址的第一字元線；以及一第二排組，係包含 對應於第二列位址的第二字元線；其中該第二列位址係 接續於該第一列位址。 2 ·如申請專利範圍第1項之半導體記憶元件，其中於依序 接達對應於各接續位址所儲存之N筆資料的叢訊模式中 ’係依已啓動第一字元線的時上啓動第二字元線，以致 可在對應於該第一字元線的複數個單位單元內依序接達 該N筆資料中預定數目的資料，並可在對應於該第二字 元線的複數個單位單元內依序接達剩餘的資料。 3 . —種半導體記憶元件，包括：複數個排組；以及一控制 器，係用於爲對應於該數目之排組的下邊M-位元列位址 信號進行解碼以使複數個排組動作，其中Μ係一等於或 大於1的整數。 4 .如申.請專利範圍第3項之半導體記億元件，其中每一個 排組都包含對應於跳過該數目排組之列位址的字元線。 5 .如申請專利範圍第3項之半導體記憶元件，其中該控制 器可使兩個排組動作以便依對應於已啓動第一列位址之 第一字元線的時序啓動對應於接續該第一列位址之第二 列位址的第二字元線。 6 .如申請專利範圍第5項之半導體記憶元件，其中於依序 接達對應於各接續位址所儲存之Ν筆資料的叢訊模式中 ，係依已啓動第一字元線的時上啓動第二字元線’以致 -22- 1288413 可在對應於該第一字元線的複數個單位單元內依序接達 該N筆資料中預定數目的資料，並可在對應於該第二字 元線的複數個單位單元內依序接達剩餘的資料。

7 · —種用於驅動半導體記憶元件的方法，該半導體記憶元 件包括複數個排組，該半導體記憶元件順序接達儲存在 對應的接續位址中的N筆資料，該方法係包含下列步驟 :接收對應於一指令的第一列位址；啓動第一排組上對 應於該第一列位址的字元線；啓動第二排組上對應於該 第二列位址的字元線，其中該第二列位址係接續於該第 一列位址；依序接達對應於該第一排組之字元線的複數 個單位單元內的N筆資料中預定數目的資料；以及依序 接達對應於該第二排組之字元線的複數個單位單元內的 剩餘資料。

8 . —種用於包含複數個排組之記憶元件定址的方法，其特 徵爲已輸入列位址中對應於該數目之排組中的下邊M _ 位元列位址信號進行解碼以選出一排組，其中M係一等 於或大於1的整數。 -23-