TWI281244B - Chip package substrate - Google Patents

Description

1281244 九、發明說明： 【發明所屬之技術領域】 本發明係有關一種半導體晶片封裝架構，特別是關於一種 將部分表面黏著技術中之焊墊移至晶片承載墊下方，可大幅減 少封裝體面積的相關技術。 【先前技術】 • 晶片封裝是在建立ic元件的保護與組織架構，其目的主 要是提供晶片承載與架構保護的功能，以防止在取置的過程中 外力或其他物理性質的破壞和化學性質的侵餘、確保能量的傳 遞路徑與晶片的訊號分佈、避免訊號延遲的產生而影響系統運 作及提供散熱的途徑。由於目前各種高效能的電子產品不斷推 陳出新，且產品的外型設計均走向小且薄的趨勢，例如：網路 通訊產品（mobile phone，PHS，GPS)、訊息產品（PDA，攜帶 式IA，電子書）、消費性電子（電子字典，掌上型電子遊戲機， 股票機，讀卡機）、甚至化學醫療產品或汽車電子工業都朝向 φ 體積小之系統。因此電子封裝的技術也須隨之朝輕、薄、短、 小的方向發展。 就晶片封裝的技術而言，每一顆由晶圓切割所形成的裸晶 片（die)，例如以導線接合(wire bonding)或覆晶接合(flip chip bonding)等模式配置於一承載具（carrier)的表面，其中承載具例 - 如導線架（lead frame)或基板（substrate)，而晶片之主動表面 (active surface)則具有多個接合焊墊(pad)使得晶片得以經由承 載具之傳輸線路及接點而與外部之電子裝置形成電性連通。之 _ 後’再形成一封膠材料將晶片及導線加以包覆’如此即完成一 晶片封裝架構。 1281244 參照第一圖，承載具，例如導線架，係一金屬板經過光阻 ' 塗佈後藉微影蝕刻製程所定義出其上之圖案化線路110，之後 於圖案化線路110上進行表面處理，例如鍍錫、銀或鎳金層 111。參照第二圖，多層壓合板之基材架構，利用上下兩層金 屬板中夾一絕緣層、玻璃預浸布或多層板之内層結構222壓合 而成，將上下兩層金屬板經過微影蝕刻製程定義出圖案化線路 210後，進行表面處理形成鍍錫、銀或鎳金層211後，在各線 路間形成保護層221，再於鍍錫、銀或鎳金層211上形成導電 球220，例如錫球。第三圖所示係利用導線架作為承載具的封 φ 裝結構。圖案化線路110上包含金屬座330，於金屬座330先 後設置黏著層333與晶片335，晶片335藉由導線332電性連 接至圖案化線路110上，再覆以塑封材料334。圖案化線路110 的另一側則是暴露於塑封材料334外，且進行表面處理，例如 鍍錫、銀或鎳金層331。第四圖所示係利用多層板作為承載具 的封裝結構，黏著層433設置於保護層221上，晶片435再設 置於黏著層433上，晶片435藉由導線432電性連接至多層板 結構上。圖案化線路210的另一側之鍍銀或鎳金層211上則設 置導電球220。由上述結構所塑封完成之封裝成品，由其二維 • .平面之上向下俯視，其構造為圖案化線路外露於晶片承載墊之 外，並間隔著晶片藉由導線電性連接至圖案化線路之間距。 雖然傳統利用金屬導線架進行晶片安裝及打線的封裝製 程具有價格低廉及散熱良好的優點，而以多層壓合板輔以其底 _ 部呈陣列式排列之錫球作為引腳，具有在相同尺寸面積下，引 - 腳數可以變多封裝面積可較為縮小的優點。但因現今之電子零 件皆朝向製作體積小、高密度發展，因此傳統以導線架與多層 壓合板為基材進行晶片安裝，受限于其基材的組成使整體封裝 的體積在縮小化的過程仍有其限制。 6 1281244 【發明内容】 本發明目的之一在於提供-種半導體晶片封裝載板芊 於晶片承載塾下，大幅減少封裝部份内縮 寸封裝（wafer level package)之面積 /、迫近晶圓晶片尺 本發明之目的之-係提供一種半導體晶片封裝架構，係依 照現有的導線架基板之封裝流程製作，可於同_批流程中声得 較多的單位封裝產出量，並節省製作成本。 又 為了達到上述目的，-種晶片封褒基板，相對的兩個導電 連接塾之間的-距離小於-晶片承載墊的—邊長。絕緣層覆蓋 於母-導電連接墊上且暴露出導電連接墊的—部分表面，由位 於絕緣層中的導電焊墊覆蓋。如此藉以縮短晶片上電性接點至 焊線墊之間距，以達到晶圓封裝薄小化之目的。 【實施方式】 下面係藉由數個不同的實施例來說明本發明 架構，及利用此載板所製作完成的晶片封裝元件。衣土板 參照第五A ，以習知適當方式製作的導線架基板且有 若干導電連接墊，例如金屬引腳墊50,絕緣層52位於金屬引 :墊50之間以及金屬引腳墊5〇之部分第一表面5〇ι上。於此 實施例中，被絕緣層52暴露出的金屬引腳墊5〇之第一表面 5〇1係位於金屬引腳墊50之一側，且由導電焊墊5ι所覆蓋， 以作為電性傳遞之接點，再者，位於金屬引腳墊5〇之另一側 的第二表面502係暴露於外。可以選擇的，參照第五B圖，與 第五A圖相異之處在於絕緣層52包圍導電焊墊51，即導電^ 墊51的位置挪向金屬引腳墊5〇内側。 參知、第六A圖為根據本發明之另一種封裝載板之實施例 °兒明。與第五圖A相異之處在於金屬引腳墊5〇的第二表面 1281244

If 502，即不與絕緣層52及導電焊墊51相銜接之面形成表面金 屬層72，例如鍍錫、銀或鎳金等，作為封裝元件對外傳輸電 性之接點。另一實施例中，參照第六B圖，則是將第六A圖 中的導電焊墊51往金屬引腳墊50内侧放置。 第七A圖為根據本發明之實施例說明另一種封裝載板之 剖面示意圖。參照第七A圖，與第五A圖相異之處，首先在 於導線架基板具有金屬座71位於金屬引腳墊5 〇之間，作此金 屬座71的尺寸小於後續需承載的晶片，也就是說，兩端之金 屬引腳墊50之間的距離小於一晶片承載墊的一邊長。其次， 修 絕緣層52於金屬座71之對應上方的第三表面703，設置開口 空穴暴露出金屬座71，開口空穴之大小亦可小於金屬座71。 另一實施例中，參照第七B圖，則是將第七A圖中的導電焊 墊51往金屬引腳墊50内側放置。 參妝第八A圖為根據本發明之另一實施例說明之承載具 剖面不意圖。與第七A圖相異之處在於金屬引腳墊5〇於另一 表面，即不與絕緣層52及導電焊墊51相銜接之表面，形成表 面金屬層72,作為封裝元件對外傳輸電性之接點。參照第八b 圖，則是將第人A目中的導電焊墊5U主金屬引腳塾5 • 放置。 立第九圖係應用第六A圖之承載具形成的封裝結構剖面示 忍圖。參照第九圖，除了第六A圖中之承載具外，尚包含一 黏著層933，例如導電膠或絕緣谬，置於晶片935與絕緣層 之間、導電連接線932電性連接晶片935與導電焊墊51、以 J封材料934包覆上述結構。第十圖為另一實施例，應用於 :種CMOS感測器晶片，除了第九圖的構造外，肖包含一黏 f層1002位於塑封材料934與上蓋基板1〇〇3，例如玻璃、陶 ，或金屬之間其中因應感測器晶片所需，可不設置 私除或私除於晶片935對應之上方位置的塑封材料934與黏著 1281244 層^)02，/形成-空穴麵。根據上述，晶片935與金屬引 二5〇:呈上下部分重疊的一位置關係，即金屬引腳墊50之 於晶片承載墊的一邊長。第十一圖為應用於一種廢 力感測晶片的實施例，除了第十圖的結構外，於晶片％ 於上蓋基板1003的表面上設置一膠體層11〇1。可以理的了 上述各實施例的承載具亦可使用第五A、第五b 、岡 中所示之無金屬座的封裝基板以及第七A、第七b、第二A ; 與第八B ®中具有金屬座的封裝基板，於此不再費述。 1第十二圖係應用第六B圖之承載具形成的封結構剖面 不思圖。參照第忙圖，係應用於覆晶晶片的封裝結構，於此 實施例中，晶片935與絕緣層52之間不需黏著層，以導電球 1220，例如錫球，固定晶片935且電性連接至導電焊塾Μ， 再以塑封材料934包覆上述結構。第十三圖為另一實施例，盘 第十二圖所述之結構不同之處在於其塑封材料934僅包覆至 與晶片935之背面1301齊平，使晶片背面13〇1外露。可以理 解的，上述實施例之承載具亦可利用第五A、第五B或第六A 圖中所示之無金屬座的封裝基板以及第七A、第七B、第八A 圖與第八B圖中具有金屬座的封裝基板，於此不再贅述。 一立第十四圖係應用第六B圖之承載具形成的封裝結構剖面 不思圖。與第十二圖相異之處在於以導電凸塊14〇1，例如金 凸塊，取代第十二圖中的導電球122〇。可以理解的，此形式 的連接結構亦可應用於如第十三圖之封裝結構，或是利用第五 A、第五B或第六A圖中所示之無金屬座的封裝基板以及第七 A、第七B、第八A圖與第八B圖中具有金屬座的封裝基板， 於此不再贅述。 第十五A、B圖所示係依照本發明之一實施例封裝基材架 構的正面示意圖。兩端或四周設置金屬引腳墊50，複數個金 屬引腳塾50彼此則是間隔設置，兩端之兩個金屬引腳墊5〇之 1281244 間的一距離小於一晶片或晶片承載墊1501大小的一邊長。換 句話說，晶片與每一金屬引腳墊50係呈上下部分重疊的一位 置關係。再者，當一金屬座（圖上未示）欲隔離地設置於導電連 接墊對之間的情形時，可以理解的，金屬座的尺寸會小於晶片 1501大小。

根據上述，本發明的特徵之一在於提供一封裝基板架構， 其僅由一金屬板及絕緣層所組成，晶片可直接置於表面黏著技 術中之焊墊上，藉以縮短晶片上電性接點至焊墊之間距，以縮 小封裝體積。 以上所述之實施例僅係為說明本發明之技術思想及特 點，而並非用以限訂本發明之實施可能性，敘述特需細節的目 的，乃是為了使本發明被詳盡的了解，當不能以之限定本發明 之專利範圍。然而，熟習此項技藝之人士當知此並非唯一的解 法在;又有运方創作的精神或所揭露的本質特徵之下，上述的 實施例可以其他的特殊形式呈現，即大凡依本發明所揭示之精 神所作之均等變化祕飾，仍應涵蓋在本發明之專利範圍内。 【圖式簡單說明】 第-圖為習知以導線架封裝的基材結構示意圖。 第二圖為習知以多層基板封裝的基材結構示意圖。 f三圖為習知以第—圖實施晶片封裝的結構示意圖。 習：以第二圖實施晶片封裝的結構示意圖。 明概令，之Γ B圖、第六A圖及第六B圖為根據本發 月概心只施之承載具剖面示意圖。 第七A圖、第七b圖、第 明概令實施之結Me 目弟B®為根據本發 概之具金屬座之承載具剖面示意圖。 弟九圖為根據第六A 夕其从參 圖。 弟、A圖之基材實施晶片封袭的結構示意 10 1281244 弟十圖為根據第六A圖之基材實施CMOS感測晶片封裝 的結構示意圖。 第十一圖為根據第六A圖之基材實施壓力感測晶片封装 的結構示意圖。 第十二圖為根據第六B圖之基材實施晶片封裝以導點球 作為電性連結，晶背不外露型的結構示意圖。 、弟十二圖為根據第/、B圖之基材實施晶片封裝以導點球 作為電性連結，晶背外露型的結構示意圖。 ’

第十四圖為根據第六B圖之基材實施晶片封裝以金 塊作為電性連結，晶背不外露型的結構示意圖。 ” 示意圖料五A、B圖為本發明之—實施例封裝基板架構的正面 【主要元件符號說明】 110 圖案化線路 in 金屬表面處理 210 圖案化線路 211 金屬表面處理 220 導電球 221 保護層 222 内層結構 330 金屬座 331 金屬表面處理 332 導線 333 黏著層 334 塑封材料 335 晶片 432 導線 11 1281244

433 黏著層 434 塑封材料 435 晶片 50 金屬引腳墊 501 第一表面 502 第二表面 51 導電焊墊 52 絕緣層 71 金屬座 703 第三表面 72 表面金屬層 932 導電連接線 933 黏著層 934 塑封材料 935 晶片 1001 空穴 1002 黏著層 1003 上蓋基板 1101 膠體層 1220 導電球 1301 晶片背面 1401 導電凸塊 1501 晶片或晶片承載墊 12

Claims (1)

1. 該

   1281244 十、申請專利範圍： L 一種晶片封裝基板，包含： 稷數個導電連接墊彼此間隔設置，兩端之該 間的—-㈣小於—晶片承載墊的—邊長； 導電連接塾之 一絕緣層覆蓋於每一該導電連接墊上且暴露 接墊的-部分第—表面；及 母心电連 一導電焊墊位於該絕緣層中且覆蓋被該絕緣層暴露的 ¥電連接墊的該第一表面。 2·如申請專利範圍第i項所述之晶片封褒基板，更包含一金 位於該些導電連接墊之間，且該金屬座的尺寸小於晶片的尺寸。 3望專利範圍第2項所述之晶片封裝基板，其中該絕緣層覆 盍该金屬座。 攸 4露出如==㈣㈣2韻狀^縣純，其巾賴緣層暴 路出该金屬座的一部分第二表面。 ^如申請專利範圍第4項所述之晶片封裝基板，其中該第二表面 入位於該第一表面的該導電焊墊於一相同側。 ^如申請專利範圍第4項所述之晶片料基板，其中絕緣層更包 二暴露出該金屬座的-第三表面，且該第三表面與該第二表 於一相反側。 7·如申請專利範圍第1項所述之晶片 包含暴露出每一該導電連接墊的一第 弟一表面位於一相反側。 封裝基板，其中該絕緣層更 一^表面’且該第二表面與該 8·如申請專利範圍第7項所述之晶 屬層位於每一該第二表面上。 #封裝基板， 更包含一表面金 片封裝基板，更包含一導電錫 9.如申請專利範圍第8項所述之晶 球位於該表面金屬層上。 封裝基板，其中該導電連接 10·如申請專利範圍第1項所述之晶片 墊為一金屬引腳。 13 1281244 _ 11. 一種晶片封襞結構，包含： 複數個導電連接墊彼此間隔設置； 一絕緣層覆蓋於每一該導電連接墊對上且 連接墊對之每—該導電連接墊的一部分第—表‘路出母-該導電 一導電焊墊位於該絕緣層中且覆蓋被 導電連接墊的該第一表面； 啄層暴路的母一§亥 一晶片位於該絕緣層上，其中該晶片與每—該 上下部分重疊的一位置關係； 連接墊係呈 —導電連接結構—接制與每-料電焊勢 塑封材料覆蓋該晶片與每一該導電連士 以如申請專利範圍第η項所述之晶 =冓。 層於該晶片與魏緣層之間。 “構’更包含一黏著 13·如申請專利範圍第η項所述之晶片封 座位於該些導t連㈣狀μ與倾該包含一金屬 14.如申請專利範圍第η項所述之 二 焊塾與該晶片係呈上下重疊的一位置關係裝-構，其中樹電 其中該些導電 其中該塑封材 15·如申請專利範圍第U項所述之晶片封 ¥塾分布於該晶片之兩相對側邊位置。 專利範圍第U項所述之晶片封裂結構 科暴露出該晶片之一第二表面。 再 申f專利範圍第11項所述之晶片封I結構，更包含一逢占著 :之該；且一上蓋基板覆蓋於該黏著層上及位於該晶 19.如申請專利範圍第„項所述之晶片 接結構為一金凸塊。 子衣結構，其中該導電連 14 1281244 20.如申請專利範圍第11項所述之晶片封裝結構，其中該導電連 接結構為一錫球。

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