TWI254319B - Memory cell test circuit for use in semiconductor memory device and its method - Google Patents

Description

1254319 九、發明說明： 【發明所屬之技術領域】 本發明關於一半導體記憶元件，且更特定地， 路用以測試被包含於一半導體記憶元件之一記憶體 【先前技術】 因爲一半導體記憶元件爲高度整合的，一用於 含於一半導體記憶元件之一記憶體胞元所花費的: 係被增加，因此，最近一能夠在一時間測試複數個 元之一測試電路已被發展，即是，測試電路藉輸入 輯資料至複數個記憶體胞元且檢測藉執行一邏輯, 生的輸出邏輯値而測試複數個記憶體胞元以輸出: 憶體胞元之値。 第1圖爲一方塊圖顯示一傳統單資料率同步半 (SDR SDRAM)元件用以測試一記憶體胞元，在此它 傳統SDR SDRAM包含二記憶庫。 如所示，傳統SDR SDRAM包含一第—記憶庫 第一放大/邏輯運算單元120、一第二記憶庫130、 大/邏輯運算單元140、一管道暫存器單元150與一 驅動器單元1 6 0。 雖然未示於第1圖中，第一與第二記憶庫i i 〇 含複數個記憶體胞元用以儲存資料與接收一位址訊 個命令訊號與一測試模式訊號tm。 第一放大/邏輯運算單元120經由複數個第一 部輸入/輸出線路lio〇 —bkO至Iio3-bk0自第一記憶 關於一電 胞元。 測試被包 測試時間 記憶體胞 相同的邏 作業所產 複數個記 導體記憶 被假定爲 110、一 一第二放 資料輸出 與130包 號，複數 記憶庫局 庫1 1 〇接 1254319 收資料且輸出所接收的資料至一第一至一第四全局輸入/輸 出線路 g i 〇 < 〇 > 至 g i 〇 < 3 >。 相似地，第二放大/邏輯運算單元1 40經由複數個第二 記憶庫局部輸入/輸出線路li〇0_bkl至li〇3_bkl自第二記憶 庫1 3 0接收資料且輸出所接收的資料至一第一至一第四全局 輸入/輸出線路8丨〇<0>至gio<3>。 管道暫存器單元150包含複數個管道暫存器被連接至第 一至一第四全局輸入/輸出線路£][〇<0>至gio<3>，資料輸出 驅動器單元1 60包含複數個資料輸出驅動器用以傳輸自管道 暫存器單元1 5 0所輸出的資料至一資料輸出插腳。 假如測試模式訊號tm未被驅動且一讀取命令訊號被輸 入至第一記憶庫1 10，一第一記憶庫位址訊號bank_a0被驅 動且輸出至複數個第一記憶庫局部輸入/輸出線路li〇〇_bk0 至li〇3_bk3之資料被放大，同時輸出至複數個第二記憶庫局 部輸入/輸出線路lio0_bkl至li〇3_bk3之資料被預充至一邏 輯高位準。 相似地，當測試模式訊號tm未被驅動且讀取命令訊號 被輸入至第二記憶庫130，一第二記憶庫位址訊號bank_a 1 被驅動且輸出至複數個第二記憶庫局部輸入/輸出線路 lioO-bkl至.li〇3_bkl之資料被放大，同時輸出至複數個第一 記憶庫局部輸入/輸出線路li〇〇_bk0至Iio3_bk0之資料被預 充至一遍輯局位準。 假如測試模式訊號tm被驅動且讀取命令訊號被輸入 輸出至複數個第一記憶庫局部輸入/輸出線路lio0_bk0至 1254319 li〇3_bk0之資料與輸出至複數個第一記憶庫局部輸入/輸出 線路lioO_bkl至li〇3_bkl之資料二者被放大而不論第一與 第二記憶庫位址訊號bank_aO與bank_al之訊號位準。 第一放大/邏輯運算單元120包含一第一輸入/輸出感測 放大器單元1 2 1其包含複數個輸入/輸出感測放大器用以放 大輸出至複數個第一記憶庫局部輸入/輸出線路Iio0_bk0至 li〇3 —bkO之資料；一第一開關單元ία包含一第一至一第四 資料線路開關s wO-O至s w0_3用以傳輸第一輸入/輸出感測 放大器單元120之一輸出訊號至第一至第四全局輸入/輸出 線路gio<0>S纟丨〇<3>或一第一記憶庫第一至基於測試模式 訊號tm之一第四測試全局輸入/輸出線路4丨〇_51^0<0>至 tgio —bk0<3>;且一第一邏輯運算單元125用以執行一邏輯 作業以輸出第一至第四資料線路開關swO-O至sw0_3之訊號 且用以輸出邏輯作業之結果至第四全局輸入/輸出線路 gio<3>，在此，第四資料線路開關sw〇-3與第一邏輯運算單 元U5之一輸出爲共同地被連接至第四全局輸入/輸出線路 gio<3 > ° 當測試模式訊號tm被驅動時，第~資料線路開關sw0_0 傳輸第一輸入/輸出感測放大器單元12 1之一輸出訊號至第 一記憶庫第一測試全局輸入/輸出線路tgi〇 —bk0<0>且預充第 —全局輸入/輸出線路8丨〇<0>至一邏輯高位準，相反地，當 測試模式訊號tm未被驅動時，第一資料線路開關sw〇_〇傳 輸第一輸入/輸出感測放大器單元121之一輸出訊號至第一 全局輸入/輸出線路g i 〇 < 0 >且預充第一記憶庫第一測試全局 - 7- 1254319 輸入/輸出線路tgio_bk0<0>至一邏輯高位準。 同時，第二至第四資料線路開關swO_l至swO_3具有與 第一資料線路開關sw0_0相同結構。 第一邏輯運算單元125被包含於一第一互斥NOR閘 126、一第二互斥NOR閘127、一第一 AND閘128與一第一 開關 s w 1。 第一互斥NOR閘126執行一邏輯互斥NOR作業至輸出 到第一記憶庫第一測試全局輸入/輸出線路t g i 〇 _ b k 0 < 0 >之資 料與輸出到第一記憶庫第二測試全局輸入/輸出線路 tgio_bkO<l>之資料，相同地，第二互斥NOR閘127執行一 邏輯互斥NOR作業至輸出到第一記憶庫第三測試全局輸入/ 輸出線路tgio_bk0<2>2資料與輸出到第一記憶庫第四測試 全局輸入/輸出線路tgio_bk0<3>之資料。 第一 AND閘執行一邏輯AND作業至第一互斥NOR閘 126之一輸出訊號與第二互斥NOR閘127之一輸出訊號且輸 出邏輯AND作業之結果至第一開關swl，接著第一開關swl 傳輸一輸出訊號，即對應於測試模式訊號tm，邏輯AND作 業之結果至第四全局輸入/輸出線路gio<3>，在此，當測試 模式訊號tm被驅動時，第一開關sw 1傳輸第一 AND閘1 28 之輸出訊號至第四全局輸入/輸出線路gio<3>，相反的當測 試模式訊號tm未被驅動時，第一開關sw 1之一輸出端子變 成一高阻抗。 第二放大/邏輯運算單元140包含一第二輸入/輸出感測 放大器單元14 1其包含複數個輸入/輸出感測放大器用以放 1254319 大輸出至複數個第二記憶庫局部輸入/輸出線路li〇〇_bkl至 lio3—bkl之資料；一第二開關單元ία包含一第五至一第八 資料線路開關swl—0至swl_3用以傳輸第二輸入/輸出感測 放大器單元Ml之一輸出訊號至第一至第四全局輸入/輸出 線路gio<0>S §1〇<3>或一第二記憶庫第一至基於測試模式 訊號tm之一第四測試全局輸入/輸出線路18丨〇^1^1<0>至 tgio —bkl<3>;且一第二邏輯運算單元145用以執行一邏輯 作業以輸出第五至第八資料線路開關swl_〇至SW1_3之訊號 且用以輸出邏輯作業之結果至第三全局輸入/輸出線路 gio<2>，在此，第七資料線路開關swl_2之一輸出與第二邏 輯運算單元145之一輸出爲共同地被連接至第三全局輸入/ 輸出線路g i 〇 < 2 >。 第二邏輯運算單元145包含一第三互斥NOR閘146、一 第四互斥NOR閘147、一第二AND閘148與一第二開關sw2。 因爲第二放大/邏輯運算單元140與第一放大/邏輯運算 單元120具有相同結構與作業除第七資料線路開關swi_2之 輸出與第二邏輯運算單元145之輸出爲共同地連接至第三全 局輸入/輸出線路gi〇<2>，第二放大/邏輯運算單元140之詳 細描述被省略。 第2圖爲一定時圖顯示當測試模式訊號tm未被驅動 時，於第1圖中所示的傳統SDR SDRAM作業。 當讀取命令訊號與一時鐘訊號clk同步被輸入至第一記 憶庫110,第一輸入/輸出感測放大器單元121放大輸出至複 數個第一記憶庫局部輸入/輸出線路lio<0>_bk0至 1254319 lio<3>_bkO之資料，接著，因爲測試模式訊號tm未被驅動 時，第一開關單元1 23傳輸放大的資料至第一至第四全局輸 入/輸出線路§1〇<0>至gio<3>且預充第一記憶庫第一至第四 測試全局輸入/輸出線路tgio_bk0<0>M tgio_bkO<3>g —邏 輯高位準。 因爲測試模式訊號tm未被驅動，第一開關s w 1之輸出 端子成爲一高阻抗，因此，第四資料線路開關swO_3之一輸 出訊號被負載於第四全局輸入/輸出線路gi〇<3>上而不論第 一邏輯運算單元125之輸出，即是，藉第一輸入/輸出感測 放大器1 2 1所放大的資料藉第一開關單元i 23被負載於第一 至弟四全局輸入/輸出線路8丨〇<0>至gi〇<3>上。 相似地，當讀取命令訊號與一時鐘訊號elk同步被輸入 至第二記憶庫130，輸出至複數個第二記憶庫局部輸入/輸 出線路li〇0 —bkl至li〇3-bkl之資料藉第二輸入/輸出感測放 大器單元14 1被放大，接著，放大的資料藉第二開關單元 M3被負載至第一至第四全局輸入/輸出線路gi〇<〇>至 gi 〇 < 3 > ° 第3圖爲一定時圖顯示當測試模式訊號被驅動時於第} 圖中所示的傳統SDR SDRAM作業。 在此情形中，第一與第二記憶庫1 1 〇與1 3 〇輸出一資料 作爲在一相同時鐘之一相同邏輯位準，例如被負載至複數個 第一lS憶庫局部輸入/輸出線路ii〇〇 —bkO至li〇3 —bkO之資料 在一第一時鐘於一邏輯高位準中且在一第二時鐘於一邏輯 低位準中，於此，它被假定被負載至複數個第一記憶庫局部 1254319 輸入/輸出線路li〇〇 — bkO至li〇3_bkO之資料與被負載至複數 個第二記憶庫局部輸入/輸出線路lio0_bkl至lio3_bkl之資 料在第一時鐘於一邏輯高位準中且在第二時鐘於一邏輯低 位準中。 當I買取命令訊號被輸入，被負載至複數個第一記憶庫局 部輸入/輸出線路Iio0_bk0至li〇3_bk0之資料與被負載至複 數個第一記憶庫局部輸入/輸出線路li〇〇_bkl至lio3_bkl之 資料同步於第一時鐘與第二時鐘被同時放大與預充因爲第 一與第二記憶庫110與130二者被啓動而不論第一與第二記 憶庫位址訊號bank__a0與bank_al。 第一開關單元123傳輸自第一輸入/輸出感測放大器單 元1 2 1所輸出之資料至第一記憶庫第一至第四測試全局輸入 /輸出線路tgio —bk0<0>至tgio —bk0<3>之資料，且第一至第 四全局輸入/輸出線路成爲一高阻抗。 因此，假如所有負載至第一記憶庫第一至第四局部輸入 /輸出線路Iio0_bk0至li〇3-bk0之資料在一邏輯高位準或一 邏輯低位準中，其意指有一錯誤，第一與第二互斥NOR閘 126與127之輸出訊號成爲一邏輯高位準或且第一 AND閘 128也成爲一邏輯高位準。 假如被負載至第一記憶庫第一至第四局部輸入/輸出線 路ΠοΟ-bkO至li〇3_bk0之資料之一是在一不同邏輯位準中 第一 AND閘128決定是否被負載至第一記憶庫第一至第四 局部輸入/輸出線路li〇0 —bkO至li〇3 — bk0之資料是位於相同 的邏輯位準，第一 AND閘128之輸出資料被通過第四全局 1254319 輸入/輸出線路g i ο < 3 >。 相似地，第二AND閘148之一輸出資料決定是否被負 載至第二記憶庫第一至第四局部輸入/輸出線路li〇〇_bkl至 lio3_bkl資料是位於相同的邏輯位準，因此，第二AND閘 148之輸出資料被通過三全局輸入/輸出線路gi〇<2>。 於此，第一與第二全局線路§1〇<0>與§1〇<1>是在相同 阻抗狀態因爲測試模式訊號tm被驅動。 因此，當測試模式訊號tm被驅動，傳統的SDR SDRAM 可藉決定是否被負載至所有局部輸入/輸出線路係被含於一 記憶庫中而檢測一異常操作的記憶體胞元。 然而，如上所提及的，傳統SDR SDRAM之每一記憶庫 包含測試全局輸入/輸出線路且一邏輯運算單元增加傳統 SDR SDRAM之一尺寸，而且，假如如上所提及的測試電路 被使用於一雙重資料率（DDR)SDRAM或DD2 SDRAM，用於 測試電路之尺寸將更增大。 【發明內容】 因此本發明之目標之一爲提供一測試電路用以測試一 記憶體胞元而不增大一半導體記憶元件之尺寸。 依據本發明之一觀點，提供一記憶體胞元測試電路使用 於具有複數個記憶庫連接至複數個全局輸入/輸出線路之半 導體記憶元件中，包含：複數個記憶庫切換單元用以傳送自 複數個記憶庫所輸出之資料至複數個基於一測試模式訊號 之複數個全局輸入/輸出線路與複數個控制時鐘訊號；一邏 輯運算單元用以執行一邏輯作業至輸出至複數個全局輸入/ - 1 2- 1254319 輸出線路之資料且用以輸出邏輯作業之一結果至一測試全 局輸入/輸出線路；且一切換單元耦合至測試全局輸入/輸出 線路與複數個全局輸入/輸出線路用以選擇地通過測試全局 輸入/輸出i泉路之資料與基於測試模式訊號之全局輸入/輸出 線路之資料與複數個控制時鐘訊號。 依據本發明之另一觀點，提供一方法用以測試包含於具 有複數個記憶庫之一半導體元件中之一記憶體胞元，包含步 驟：（1)產生一第一控制時鐘訊號與基於一測試模式訊號之 一第二控制時鐘訊號與一輸入時鐘訊號；（2)對應於測試模 式訊號自複數個記憶庫輸出資料作爲一相同的邏輯位準至 複數個記憶庫之複數個局部輸入/輸出線路；（3 )對應於一第 一控制時鐘訊號與一第二控制時鐘訊號輸出自複數個局部 輸入/輸出線路所輸出之資料至一第一至一第四全局輸入/輸 出線路；（4)執行一邏輯作業至第一至第四全局輸入/輸出線 路且輸出邏輯作業之一結果至一測試全局輸入/輸出線路。 【實施方式】 以下，依據本發明之一記憶體胞元測試電路將參考附圖 被詳細描述。 第4圖爲一方塊圖顯示依據本發明之一較佳實施例之一 包含記憶體胞元測試電路之半導體記憶元件。 如所示，半導體記憶元件包含一第一記憶庫單元410， 一第二記憶庫單元420，一多重時鐘產生器440，一邏輯運 算單兀450，一切換單元460，一管線路單元47〇與一資料 輸出單元4 8 0。 1254319 第一記憶庫單元410包含一具有複數個記憶體胞元之第 一記憶庫4 1 1用以輸出資料至一第一記憶庫第一至一第一記 憶庫第四局部輸入/輸出線路li〇〇__bk〇至li〇3 —bk〇 ; 一第一 輸入/輸出感測放大器（IOSA)單元413用以放大輸出至第一 記憶庫第一至第一記憶庫第四局部輸入/輸出線路lio0_bk0 至Iio3_bk0之資料之一訊號位準；且一第一記憶庫切換單元 4 1 5用以傳輸第一輸入/輸出感測放大器單元4 i 3之一輸出至 複數個全局線路，即，一第一至一第四全局輸入/輸出線路 gio<0>M gio<3##應於一測試模式訊號tm與一第一控制時 鐘訊號clk4_bk0。 第一記憶庫4 1 1當測試模式訊號tm被驅動時依據一叢 發長度在一時間輸出四個資料，當測試模式訊號tm未被驅 動時’ 一資料被輸出至一對應的局部輸入/輸出線路依據一 第一記憶庫位址訊號bank —a0與其他局部輸入/輸出線路被 預充至一邏輯高位準。 第一切換單元415鎖存第一輸入/輸出感測放大器單元 4 1 3之一輸出且當測試模式訊號t m被驅動時與第一控制時 鐘訊號clk4 —bkO之一上升邊緣同步輸出鎖存訊號，在此， 當第一控制時鐘訊號clk4_bk0在一邏輯低位準，第一切換 單元4 1 5之一輸出成爲一高阻抗，同時，當測試模式訊號t m 未被驅動時，切換單兀415通過第一輸入/輸出感測放大器 單元413之輸出至第一至一第四全局輸入/輸出線路 至 g i 〇 < 3 > 〇 同樣地，第二記憶庫單元4 2 0包含一具有複數個記憶體 1254319 胞元之第二記憶庫42 1用以輸出資料至一第二記憶庫第一至 一第二記憶庫第四局部輸入/輸出線路 li〇0_bkl至 li〇3_bkl ; —第二輸入/輸出感測放大器單元423用以放大輸 出至第二記憶庫第一至第二記憶庫第四局部輸入/輸出線路 li〇0_bkl至lio3-bkl之資料之一訊號位準；且一第二記憶庫 切換單元425用以傳輸第二輸入/輸出感測放大器單元423 之一輸出至第一至一第四全局輸入/輸出線路 8丨〇<0>至 §1〇<3>對應於一測試模式訊號tm與一第二控制時鐘訊號 clk4_bkl ° 因爲第二記憶庫單元420與第一記憶庫單元4 1 0具有相 同結構與作業，第二記憶庫單元420之詳細描述被省略。 多重時鐘產生器440當測試模式訊號tm被驅動時同步 於一內部時鐘訊號elk之一上升邊緣產生第一控制時鐘訊號 clk4_bk0,第二控制時鐘訊號clk4_bkl可同步於第一時鐘訊 號clk4_bk0之一下降邊緣被產生，多重時鐘產生器440藉 延遲第一與第二控制時鐘訊號clk4_bk0與clk4_bkl也產生 一第一與一第二延遲控制時鐘訊號 clk4_bk0_d 與 clk4_bkl_d，當測試模式訊號tm未被驅動時，多重時鐘產 生器440對應於測試模式訊號tm被使不能，在此，雖然未 示於第4圖，多重時鐘產生器440包含一延遲元素用以產生 第一與一第二延遲控制時鐘訊號clk4__bk0_d與clk4_bkl_d。 邏輯運算單元450包含一第一互斥NOR閘451用以執 行一邏輯互斥NOR作業至第一全局輸入/輸出線路gio<0>2 資料與第二全局輸入/輸出線路gi〇<l>2資料；一第二互斥 -15- 1254319 NOR閘453用以執行一邏輯互斥NOR作業至第三全局輸入/ 輸出線路gio<2>2資料與第四全局輸入/輸出線路gio<3>2 資料；與一邏輯AND閘455用以執行一邏輯AND作業至第 一與第二互斥NOR閘451與453以輸出邏輯AND作業之結 果至一測試全局輸入/輸出線路tgio。 切換單元460包含一第一至一第四開關461至467。 第一開關4 6 1通過測試全局輸入/輸出線路t g i 〇之資料 與第一全局輸入/輸出線路g i ο < 0 >之一至基於測試模式訊號 tm與弟一控制時鐘訊號c 1 k4 — bk0之一.第一輸出線路outO， 相同地，第二開關463通過測試全局輸入/輸出線路tgi0之 資料與第二全局輸入/輸出線路g i 〇 < 1 >之一至基於測試模式 曰只5虎t m與弟_>控制時鐘訊號c 1 k 4 — b k 1之一第二輸出線路 out 1，第三開關465對應於測試模式訊號tm通過第三全局 輸入/輸出線路g i 〇 < 2 >至一第三輸出線路〇 u 12，相同地，第 四開關467對應於測試模式訊號tm通過第四全局輸入/輸出 線路g i 〇 < 3 >至一第四輸出線路〇 u 13。 第5與6圖爲定時圖顯示依據測試模式訊號tin當半導 體§5憶兀件是分別於一測試模式與一正常模式中半導體記 憶元件之作業。 如第5圖所示’當測試模式訊號tm被驅動時，在第一 延遲控制時鐘訊號clk4-bk0 —d之一邏輯高位準第—開關461 鎖存測試全局線路tgio之資料且在一第一延遲控制時鐘訊 號elk4 —bkO-d之一下降邊緣接著輸出鎖存的資料至第—輸 出線路outO，相反的，當測試模式訊號tm未被驅動時第 1254319 一開關461通過第一全局輸入/輸出線路8丨〇<〇>至第一輸出 線路outO 。 相同地，當測試模式訊號tm被驅動時，在第二延遲控 制時鐘訊號clk4_bkl_d之一邏輯低位準第二開關46 3鎖存 測試全局線路tgio之資料且在一第二延遲控制時鐘訊號 clk4_bkl — d之一上升邊緣接著輸出鎖存的資料至第二輸出 線路out 1，相反的，當測試模式訊號tm未被驅動時第二 開關463通過第二全局輸入/輸出線路gi〇<l>至第一輸出線 路 〇 u 11 〇 同時，當測試模式訊號tm被驅動時，第三與第四開關 465與4 67預充第三與第四輸出線路out2與oiU3,當測試模 式訊號tm未被驅動時，第三開關465通過第三全局輸入/輸 出線路gi〇<2>2資料至第三輸出線路out2且第四開關467 通過過第四全局輸入/輸出線路gio<3>之資料，至第四輸出線 路 〇 u 13 〇 參考第4至6圖，半導體記憶元件之作業被描述於下： 當測試模式訊號tm被驅動時，第一與第二控制時鐘訊 號clk4 —bkO與clk4 —bkl如以上所提及的被產生，接著，第 一記憶庫4 1 1輸出具有一預定邏輯位準資料至第一記憶庫第 一至第一記憶庫第四局部輸入/輸出線路li〇〇 —bkO至 li〇3 —bkO，相同地，第二記憶庫421輸出具有一預定邏輯位 準資料至第二記憶庫第一至第二記憶庫第四局部輸入/輸出 線路 lioO-bkl 至 lio3_bkl。 輸出至第一記憶庫第一至第一記憶庫第四局部輸入/輸 -17- 1254319 出線路li〇〇 — bkO至li〇3_bkO之資料藉第一輸入/輸出感測放 大器單元415被放大且接著放大的資料被傳輸至第一切換單 兀415以被輸出至第一至第四全局輸入/輸出線路gi〇<〇>至 g i 〇 < 3 >’相同地，輸出至第二記憶庫第一至第二記憶庫第四 局部輸入/輸出線路lioO-bkl至lio3_bkl之資料藉第二輸入/ 輸出感測放大器單元423被放大，且接著放大的資料被傳輸 至第二切換單元425以被輸出至第一至第四全局輸入/輸出 線路 g i 〇 < 〇 > 至 g i 〇 < 3 >。 在此，被含於第一切換單元4 1 5之複數個開關同步於第 一控制時鐘訊號clk4_bk0傳輸第一記憶庫第一至第一記憶 庫第四局部輸入/輸出線路Iio0__bk0至Iio3_bk0之資料，此 時，因爲被含於第二切換單元425之複數個開關之每一個成 爲一高阻抗，將不會有資料衝突發生於自第一記憶庫單元 4 10所輸出的資料與自第二記憶庫單元420所輸出的資料 間。 同時，被含於第二切換單元425之複數個開關同步於第 二控制時鐘訊號clk4_bkl傳輸第二記憶庫第一至第二記憶 庫第四局部輸入/輸出線路lio0_bkl至lio3_bkl之資料至第 一至第四全局輸入/輸出線路8丨〇<0>至gio<3>，此時，被含 於第一切換單元4 1 5之複數個開關之每一個成爲一高阻抗。 邏輯運算單元450執行邏輯作業至被負載在第一至第四 全局輸入/輸出線路gi〇<〇>S gi〇<3>之資料，即是，假如被 負載在第一至第四全局輸入/輸出線路§丨0<〇>至21〇<3>上之 全部資料是相同的，邏輯運算單元45 0之一輸出成爲一邏輯 1254319 高位準，相反的，假如被負載在第一至第四全局輸入/輸出 線路 @1〇<0>至 gi〇<3>之資料之一個或多個具有不同邏輯 値，邏輯運算單元450之輸出成爲一邏輯低位準，此作業與 第1圖中所示之傳統SDR SDRAM的作業相同。 在此，如第5圖所示，自第一記憶庫單元4 1 0所輸出的 資料與自第二記憶庫單元420所輸出的資料個別地對應第一 控制時鐘訊號clk4_bk0與第二控制時鐘訊號clk4_bkl交替 地輸出至第一至第四全局輸入/輸出線路8丨〇<0>至gi〇<3>。 第7圖爲一方塊圖顯示被包含於第4圖中所示之一管道 g 線單元470之一第一管道線471與一第二管道線473。 如所示，第一管道線47 1包含被並聯連接於一第一輸入 節點IN1與一第一輸出節點OUT 1間之一第一至一第三管道 鎖存器701至705，第一管道鎖存器701接收一第一輸入控 制訊號pinO與一第一輸出控制訊號pout〇，相同地，第二管 道鎖存器703接收一第二輸入控制訊號pinl與一第二輸出 控制訊號poutl，第三管道鎖存器705接收一第三輸入控制 訊號pin2與一第二輸出控制訊號pout2。 φ 相似地，第二管道線473包含被並聯連接於一第二輸入 節點IN1與一第二輸出節點OUT 1間之一第四至一第六管道 鎖存器71 1至715個別地接收第一至第三輸入控制訊號pi n〇 至pin2,而且，第四至第六管道鎖存器711至715個別地接 收第一至第二輸出控制訊號poutO至p〇ut2。 同時，第一輸入節點IN 1與第二輸入節點IN2爲個別地 連接至第一與第二輸出線路outO與outl。 -19- 1254319 第一與第四管道鎖存器701與711當第一輸入控制訊號 pinO被驅動作爲一邏輯低位準時個別地鎖存自第一開關461 與第二開關46 3所輸出的資料，且當第一輸入控制訊號pin0 未被驅動作爲一邏輯低位準時接著輸出所鎖存的資料，相同 地，對應於第二輸入控制訊號pin 1第二與第五管道鎖存器 703與7 1 3鎖存資料且接著輸出所鎖存的資料，而且，第三 與第六管道鎖存器705與715以相同方式被操作。 第8圖爲一定時圖顯示於第7圖中所示之第一與第二管 道線4 7 1和4 7 3之作業。 如所示，第一至第三輸入控制訊號pin〇至pin2被產生 係具有一時間常數，詳細地當第二輸入控制訊號pill2未被 驅動作爲一邏輯高位準時第一輸入控制訊號pin0被驅動作 爲一邏輯低位準且接著在內部時鐘訊號clk之次一時鐘邊緣 未被驅動作爲一邏輯高位準，此時，即當第一輸入控制訊號 pinO未被驅動作爲一邏輯高位準時，第二輸入控制訊號pinl 被驅動作爲一邏輯高位準且接著在內部時鐘訊號elk之次一 時鐘邊緣未被驅動作爲一邏輯高位準。 當第一輸入控制訊號p i n 1未被驅動作爲一邏輯高位準 時’第三輸入控制訊號pin2被驅動作爲一邏輯低位準，接 著’第三輸入控制訊號Pin2在內部時鐘訊號clk之次一時鐘 邊緣未被驅動作爲一遍輯筒位準，此時，如以上所提及第一 輸入控制訊號pinO未被驅動作爲一邏輯低位準。 如第8圖中所示，當第一輸入控制訊號pinO被驅動作 爲一邏輯低位準時，一輸出至第一輸出線路〇ut〇之一第一 1254319 資料藉第一管道鎖存器7 Ο 1被鎖存且一輸出至第二輸出線路 oiitl之一第一資料藉第四管道鎖存器711被鎖存，相似地， 當第二輸入控制訊號pin 1被驅動作爲一邏輯低位準時一輸 出至第一輸出線路outO之一第二資料藉第二管道鎖存器7〇3 被鎖存且一輸出至第二輸出線路outl之一第二資料藉第五 管道鎖存器7 1 3被鎖存，在此，爲穩定地執行以上提及之作 業’匕是較佳地輸出至第一與第二輸出線路〇UtO與outl之 資料同時地如情形1所示藉第一與第二管道線路471與473 被鎖存。 因此，依據本發明，因爲複數個記憶庫可分享一測試電 路用以測試一記憶體胞元，半導體記憶元件之尺寸可被減 小，雖然本發明以具有二記憶庫之一特定半導體記憶元件作 解釋本發明可被使用至各種包含超過二個記億庫之半導體 記憶元件。 本發明包含關於在2004年10月15日向韓國專利局送 件之韓國專利申請號No. 2004-82548之發明主體，其全部內 容藉參考被倂入於此。 當本發明關於特別實施例被描述，各種改變與修改可被 達成而不用逸離如以下申請專利範圍所界定之本發明精神 與範圍對那些熟知技藝人士將是明顯的。 【圖式簡單說明】 本發明之以上與其他目的與特色從以下較佳實施例連 結附圖描述將變得顯而易見，其中： 第1圖爲一方塊圖顯示一傳統單資料率同步半導體記憶 -2 1- 1254319 (SDR SDR AM)元件用以測試一記憶體胞元。 第2圖爲一定時圖顯示於第1圖中所示的傳統SDR SDRAM作業。 第3圖爲一定時圖顯示於第1圖中所示的傳統SDR SDRAM作業。 第4圖爲一方塊圖顯示依據本發明之一較佳實施例之一 包含記憶體胞元測試電路之半導體記憶元件。

第5與6圖爲定時圖顯示依據本發明半導體記憶元件之 作業。 第7圖爲一方塊圖顯示被包含於第4圖中所示之一管道 線單兀之一第一管道線與一第二管道線；且 第8圖爲一定時圖顯示於第7圖中所示之第一與第二管 道線之作業。 【主要元件符號說明】 110,411 第一記憶庫 120 第一放大/邏輯運算單元

121,413 第一輸入/輸出感測放大器單元 123 第一開關單元 125 第一邏輯運算單元 1 26,45 1 第一互斥NOR閘 1 27,453 第二互斥NOR閘 128 第一 AND 閘 1 30,42 1 第二記憶庫 140 第二放大/邏輯運算單元 -22- 1254319 141,423 第 二 輸 入 /輸出感測放 143 第 二 開 關 單元 145 第 二 達 輯 運算單元 146 第 三 互 斥 NOR閘 147 第 四 互 斥 NOR閘 148 第 二 AND鬧 150 管 道 暫 存 器單元 160 資 料 輸 出 驅動器單 元 410 第 一 記 憶 庫單元 4 15 第 —* 記 憶 庫切換單 元 420 第 二 記 憶 庫單元 425 第 二 記 憶 庫切換單 元 440 多 重 時 鐘 產生器 450 邏 輯 運 算 單元 455 邏 輯 AND閘 460 切 換 單 元 46 1 第 一 開 關 463 第 二 開 關 465 第 三 開 關 467 第 四 開 關 470 管 線 路 單 元 47 1 第 ·— 管 道 線 473 第 二 管 道 線 475 第 三 管 道 線

-2 3- 1254319 477 第 四 管 道 線 480 資 料 輸 出 單 元 701 第 —· 管 道 鎖 存 器 703 第 二 管 道 鎖 存 器 705 第 二 管 道 鎖 存 器 7 11 第 四 管 道 鎖 存 器 7 13 第 五 管 道 鎖 存 器 7 15 第 •…Γ.· /\ 管 道 鎖 存 器 -24-

Claims (1)

1254319 十、申請專利範圍： 1 · 一記憶體胞元測試電路使用於具有複數個記憶庫連接至 複數個全局輸入/輸出線路之一半導體記憶元件中，包括： 複數個記憶庫切換單元用以傳送自複數個記憶庫所 輸出之資料至複數個基於一測試模式訊號之複數個全局 輸入/輸出線路與複數個控制時鐘訊號； 一邏輯運算單元用以執行一邏輯作業至輸出至複數 個全局輸入/輸出線路之資料且用以輸出邏輯作業之結果 至一測試全局輸入/輸出線路；且 _ 一切換單元耦合至測試全局輸入/輸出線路與複數個 全局輸入/輸出線路用以選擇地通過測試全局輸入/輸出線 路之資料與基於測試模式訊號與複數個控制時鐘訊號之 全局輸入/輸出線路之資料。 2.如申請專利範圍第1項之記憶體胞元測試電路，其中複數 個記憶庫之每一個在一基於測試模式訊號之測試模式輸 出資料如一相同的邏輯位準至複數個局部輸入/輸出線 路。 · 3 ·如申請專利範圍第2項之記憶體胞元測試電路，其中複數 個記億庫切換單元之每一個在測試模式中與複數個控制 時鐘訊號同步之不同定時輸出資料。 4 ·如申請專利範圍第3項之記憶體胞元測試電路，其中複數 個記憶庫切換單元之每一個在對應於複數個控制時鐘訊 號之一而未輸出資料中輸出高阻抗。 5 ·如申請專利範圍第4項之記憶體胞元測試電路，而且包 -25- 1254319 括： 一多重時鐘產生單元用以產生基於一輸入時鐘訊號 與測試模式訊號之複數個控制時鐘訊號。 6·如申請專利範圍第5項之記憶體胞元測試電路，其中多重 時鐘產生單元當測試模式訊號被驅動時被啓動或是當測 試模式訊號未被驅動時不啓動。 7 ·如申請專利範圍第6項之記憶體胞元測試電路，而且包 括： 複數個輸入/輸出感測放大器單元其每一個被連接於 複數個記憶庫之一與具有複數個輸入/輸出感測放大器之 複數個記憶庫切換單元之一間，用以放大自複數個記憶庫 所輸出之資料且用以傳送放大的資料至複數個記憶庫切 換單元。 8. 如申請專利範圍第7項之記憶體胞元測試電路，其中複數 個記憶庫切換單元之每一個包含複數個記憶庫切換每一 個被連接至複數個輸入/輸出感測放大器之一且接收測試 模式訊號與複數個控制時鐘訊號之一。 9. 如申請專利範圍第8項之記憶體胞元測試電路，包含於一 記憶庫切換單元之複數個記億庫切換單元在測試模式中 在一對應的控制時鐘訊號之一第一邊緣輸出放大訊號且 在對應的控制時鐘訊號之一第二邊緣輸出高阻抗。 10.如申請專利範圍第9項之記憶體胞元測試電路，其中複數 個全局輸入/輸出線路之數目爲四個且邏輯運算單元包 含： -2 6 - 1254319 一弟一互斥nor聞用以接收一第—與一第二全局輸 入/輸出線路之一資料； 一第二互斥NOR閘用以接收一第三與一第四全局輸 入/輸出線路之一資料；且 一 AND閘用以執行一邏輯AND作業至第一互斥NOR 閘之一輸出與第二互斥NOR閘之一輸出。 1 1 ·如申請專利範圍第9項之記憶體胞元測試電路，其中在測 試模式，AND閘輸出一邏輯高資料至測試全局輸入/輸出 線路當第一至第四全局輸入/輸出線路之資料全部爲相同 的邏輯位準或輸出一邏輯低資料至測試全局輸入/輸出線 '路當第一至第四全局輸入/輸出線路之一個或多個資料爲 不同的邏輯位準。 12·如申請專利範圍第11項之記憶體胞元測試電路，其中切 換單元包含： 一第一開關耦合至測試全局輸入/輸出線路與第一全 局輸入/輸出線路對應於測試模式訊號與一第一控制時鐘 訊號用以選擇地輸出測試全局輸入/輸出線路之資料與第 一全局輸入/輸出線路之資料； 一第二開關f禹合至測試全局輸入/輸出線路與第二全 局輸入/輸出線路對應於測試模式訊號與一第二控制時鐘 訊號用以選擇地輸出測試全局輸入/輸出線路之資料與第 二全局輸入/輸出線路之資料； 一第三開關耦合至第三全局輸入/輸出線路對應於測 試模式訊號用以通過第三全局輸入/輸出線路之資料； -27- 1254319 ~第四開關耦合至第四全局輸入/輸出線路對應於測 n式模式訊號用以通過第四輸入/輸出線路之資料。 1 3 ·如申請專利範圍第1 2項之記憶體胞元測試電路，其中在 測試模式，於第一控制時鐘訊號之一低位準中第一開關鎖 存測試全局輸入/輸出線路之資料，且於第一控制時鐘訊 _之一高位準中輸出所鎖存的資料。 14·如申請專利範圍第13項之記憶體胞元測試電路，其中在 測試模式，於第二控制時鐘訊號之一低位準中第二開關鎖 存測試全局輸入/輸出線路之資料，且於第二控制時鐘訊 號之一高位準中輸出所鎖存的資料。 15.如申請專利範圍第ι4項之記憶體胞元測試電路，其中當 測試模式訊號是未驅動時，第一開關通過第一全局輸入/ 輸出線路之資料。 1 6 ·如申請專利範圍第1 5項之記憶體胞元測試電路，其中當 測S式模式訊號是未驅動時，第二開關通過第二全局輸入/ 輸出線路之資料。 1 7 .如申請專利範圍第！ 6項之記憶體胞元測試電路，其中當 測試模式訊號是未驅動時，第三開關通過第三全局輸入/ 輸出線路之資料。 1 8 ·如申請專利範圍第1 7項之記憶體胞元測試電路，其中當 測試模式訊號是未驅動時，第四開關通過第四全局輸A / 輸出線路之資料。 1 9 .如申請專利範圍第1 8項之記憶體胞元測試電路，其中在 測試模式中，第三開關與第四開關輸出高阻抗。 -28- 1254319 20.如申請專利範圍第19項之記憶體胞元測試電路，而且包 括： 一管道線單元耦合至切換單元用以接收切換單元之 輸出訊號與用以輸出所接收的資料。 2 1 ·如申請專利範圍第2〇項之記憶體胞元測試電路，其中管 道線單元包含： 一第一管道線耦合至第一開關用以鎖存與輸出第一 開關之一輸出資料； 一第二管道線耦合至第二開關用以鎖存與輸出第二 4 開關之一輸出資料； 一第三管道線耦合至第三開關用以鎖存與輸出第三 開關之一輸出資料； 一第四管道線耦合至第四開關用以鎖存與輸出第四 開關之一輸出資料。 22·如申請專利範圍第21項之記憶體胞元測試電路，其中第 一管道線包含： 一第一管道鎖存器對應於一第一輸入控制訊號與一 ® 第一輸出控制訊號用以鎖存與輸出第一開關之輸出資料； 一第二管道鎖存器對應於第一輸入控制訊號與一 第一輸出控制訊號用以鎖存與輸出第一開關之輸出資 料；且 一第三管道鎖存器對應於第一輸入控制訊號與一 第一輸出控制訊號用以鎖存與輸出第一開關之輸出資料° 23 ·如申請專利範圍第22項之記憶體胞元測試電路，其中第 -29- 1254319 二管道線包含： 一第四管道鎖存器對應於一第一輸入控制訊號與一 第一輸出控制訊號用以鎖存與輸出第二開關之輸出資料； 一第五管道鎖存器對應於第一輸入控制訊號與第一 輸出控制訊號用以鎖存與輸出第二開關之輸出資料； 一第六管道鎖存器對應於第一輸入控制訊號與第一 輸出控制訊號用以鎖存與輸出第三開關之輸出資料。 24· —方法用以測試包含於具有複數個記憶庫之一半導體元 件中之一記憶體胞元，包括步驟： _ (1) 產生一第一控制時鐘訊號與基於一測試模式訊號之一 第二控制時鐘訊號與一輸入時鐘訊號； (2) 對應於測試模式訊號自複數個記憶庫輸出資料作爲一 相同的邏輯位準至複數個記憶庫之複數個局部輸入/ 輸出線路； (3) 對應於一第一控制時鐘訊號與一第二控制時鐘訊號輸 出自複數個局部輸入/輸出線路所輸出之資料至一第 一至一果四全局輸入/輸出線路； (4) 執行一邏輯作業至第一至第四全局輸入/輸出線路之 資料且輸出邏輯作業之一結果至一測試全局輸入/輸 出線路。 25 ·如申請專利範圍第24項用於測試一記憶體胞元之方法， 其中步驟（4)而且包含步驟： (5)執行一第一邏輯互斥NOR作業至第一全局輸入/輸出線 路之資料與第二全局輸入/輸出線路之資料； -30- 1254319 (6) 執行一第二邏輯互斥NOR作業至第三全局輸入/輸出線 路之資料與第四全局輸入/輸出線路之資料； (7) 執行一邏輯AND作業至第一邏輯互斥n〇r作業之一結 果與第二邏輯互斥NOR作業之.一結果且輸出邏輯AND 作業之一結果至測試全局輸入/輸出線路。 2 6 ·如申請專利範圍第2 5項用於測試一記憶體胞元之方法， 而且包括步驟： (8) 對應第一控制時鐘訊號與第二控制時鐘訊號鎖存與輸 出測試全局輸入/輸出線路之資料。 2 7 ·如申g靑專利軔圍弟2 4項用於測試一記憶體胞元之方法， 其中步驟（1)包括步驟： (9) 同步於輸入時鐘訊號之一上升邊緣產生第一控制時鐘 訊號；且 (1 0)同步於第一控制時鐘訊號之一下降邊緣產生第二控制 時鐘訊號。 -3