TW523984B - Output circuit - Google Patents

Description

523984 五'發明説明（1 ) 發 明 背 景 ; 發 明 領 域 : 本 發 明 係 關 於 — 輸 出 電 路 用 於 轉 換 半 導 體 設 備 內 部 功 率 供 應 電 位 成 爲 外 部 功 率 供 應 電 位 5 例 如 半 導 體 儲 存 裝 置 使 用 內 部 功 率 供 應 電 位 而 外 部 功 率 供 應 電 位 在 此 處 減 少 電 壓 〇 特 別 是 本 發 明 係 關 於 能 快 速 轉 換 電 壓 並 避 免 穿 透 電 流 之 輸 出 電 路 〇 相 關 技 術 之 說 明 : 近 年 來 隨 著 、[座 m 小 之 進 步 ， 在 —* 半 導 體 儲 存 裝 置 中 組 成 半 導 體 儲 存 裝 置 之 單 元 電 晶 體 之 耐 壓 減 小 〇 因 此 發 展 出 能 夠 在 晶 片 中 包 含 一 電 壓 縮 減 電 路 之 半 導 體 儲 存 裝 置 5 以 減 少 外 部 功 率 供 1* 電 壓 至 — 被 允 許 之 電 晶 體 耐 壓 且 此 半 導 體 儲 存 裝 置 使 用 這 個 電 壓 做 爲 驅 動 單 元 電 晶 體 之 內 部 功 率 供 應 電 位 〇 在 此 情 況 中 ， 對 於 此 半 導 體 儲 存 裝 置 之 輸 出 5 需 要 在 一 輸 出 電 路 中 轉 換 內 部 功 率 供 應 電 壓 成 爲 外 部 功 率 供 應 電 壓 j 以 便 輸 出 規 格 〇 輸 出 電 路 本 身 使 用 — 外 部 功 率 供 應 電 壓 ， 在 此 電 壓 不 被 減 少 〇 近 來 在 內 部 功 供 應 電 位 及 外 部 功 率 供 應 電 位 之 間 之 差 異 增 加 且 在 電 壓 位 準 轉 換 中 之 延 遲 成 爲 快 速 轉 換 之 阻 礙 〇 此 外 穿 透 電 流 在 一 位 準 轉 換 部 份 上 流 動 而 引 起 電 流 消 耗 之 增 加 〇 傳 統 上 5 在 一 EL(electro lu mi n e S C丨 e η ( :e, 電 光 )顯不 面 板 驅 動 電 路 中 爲 了 減 少 -3- 功 率 之 消 耗 5 已 揭 示 輸 出 523984 五、發明説明（2 )

階段電路，其中一輔助位準移位電路係置放於位準移 位電路之先前階段，用於驅動一包含p通道電晶體及 η通道電晶體之輸出電晶體’藉此’即使在高電壓功 率供應側之接地電位變動，仍能避免在高電壓功率供 應側之位準移位電路之不正確驅動，並在輸出電晶體 中避免不想要之穿透電流（日本專利申請公開公報第 6-463 60 號）。

然而，在此公報描述之輸出階段電路係使一參考電 位線被分割成一輸入側接地線GND 1及輸出側接地 線GND 2，以避免一不淸楚的接地電位，其對應一 輸入信號IN之低位準，爲一 EL顯示面板驅動電路 之位準移位輸出電壓回到輸入側之結果。在此情況下 ，不像如DRAM之半導體儲存裝置，在此公報描述 之技術不能被完整地施行來避免半導體儲存裝置之穿 透電流，且讀取/寫入速度在習知技術中不能減少。 發明槪述： 本發明之一目的在於提供一輸出電路，能在半導體 儲存裝置上快速讀取及寫入資料，並且愈來愈小，且 能達到內部功率供應電位之低電壓，輸出電路能避免 穿透電流且能顯著地減少電流消耗。 根據本發明之一方面，提供一輸出電路，其包含： 一三態緩衝電路，具有一上拉側電晶體及一下拉側 電晶體，在一外部功率供應電位及接地電壓之間以串 聯連接； -4- 523984 五、發明説明（3 ) 一輸出終端，連接到在上拉側電晶體及下拉側電晶 體緩衝電路之間之節點； 一第一位準移位電路，連接到上拉側電晶體之閘極 ，第一位準移位電路轉換一輸入信號之電壓，自低於 外部功率供應電位之內部功率供應電位至外部功率供 應電位； 一第二位準移位電路，連接到下拉側電晶體之閘極 ，第二位準電晶體電路將一輸入信號之電壓自內部功 率供應電位轉換成外部功率供應電位； 一信號改變偵測電路，用於偵測一輸入信號之改變 •，及 一延遲電路，用於延遲這個信號改變偵測電路之一 輸出信號以輸出一信號到第一及第二位準移位電路， 用於控制一輸出電路之輸出爲作用中或非作用中，其 中，當控制信號在第一狀態時，上拉側電晶體及下拉 側電晶體之一被關閉，使得輸出終端進入高阻抗，而 當控制信號在第二狀態時，根據輸入信號之”高”或” 低”，一信號被輸出至輸出終端。 根據本發明之另一方面，提供一輸出電路，其包含： 一三態緩衝電路，具有上拉側電晶體及下拉側電晶 體，在外部功率供應電位及接地電壓之間以串聯連接； 一輸出終端’連接到在上拉側電晶體及下拉側電晶 體之間之節點； 第一位準移位電路，連接到上拉側電晶體之閘極， 523984 五、發明説明（4 ) 第一位準移位電路將一資料信號之電壓自內部功率供 應電位（低於外部功率供應電位）至外部功率供應電位； 一第二位準移位電路，連接至下拉側電晶體之閘極 ，第二位準電晶體電路將一資料信號之電壓自內部功 率供應電位轉換成外部功率供應電位； 一信號改變偵測電路，用於偵測資料信號之改變； 一延遲電路，用於延遲這個信號改變偵測電路之輸 出信號以輸出一信號至第一及第二位準移位電路，用 於控制輸出電路之輸出爲作用中或非作用中； 一 NAND電路，資料信號及控制信號皆輸入至此； 一 NOR電路，資料信號及控制信號之倒相信號輸 入至此；及 一倒相器，在第二位準移位電路之輸出端點及下拉 側電晶體之閘極之間，其中，當控制信號在第一狀態 時，上拉側電晶體及下拉側電晶體之一被關閉，使得 輸出終端進入一高阻抗，而當控制信號在第二狀態時 ，根據輸入信號之”高”或”低”之信號被輸出至輸出終 端。 在此情況中，輸出電路被設定成使第一位準移位電 路包含： 第一節點，N AN D電路之輸出信號之倒相信號連接 至此； 第二節點，連接至下拉側電晶體之閘極； 第三節點； -6- 523984 五、發明説明（5 ) 第一導電MOS第一電晶體，在第一節點及第三節 點之間； 第二導電MOS第二電晶體，在外部功率供應電位 及第三節點之間；及 第二導電MOS第三電晶體及第一導電MOS第四電 晶體，在外部功率供應電位及接地電位之間以串聯連 接，其中，內部功率供應電位係提供至第一電晶體之 閘極，第二節點係連接到第二電晶體之閘極，第三節 點係連接到第三電晶體之閘極，第二節點係連接到在 第三電晶體及第四電晶體之間之連接點，而 第二位準移位電路包含： 第四節點，NOR電路之輸出信號被輸入至此； 第五節點，連接到倒相器； 第六節點； 第一導電MOS第四電晶體，在第四節點及第六節 點之間； 第二導電Μ 0 S第五電晶體，在外部功率供應電位 及第六節點之間； 第二導電MOS第七電晶體及第一導電MOS第八電 晶體係在外部功率供應電位及接地電位之間以串聯連 接，其中，一內部功率供應電位被提供到第四電晶體 之閘極，第五節點係連接到第五電晶體之閘極，第六 節點係連接到第七電晶體之閘極，第四節點係連接到 第八電晶體之閘極，第五節點係連接到在第七電晶體 523984 五、發明説明（6 ) 及第八電晶體之間之連接點。 此外，輸出電路可被設定成使第一位準移位電 含： 第二導電MOS第一電晶體及第一導電MOS第 晶體，在外部功率供應電位及接地電位之間以串 接； 第二導電MOS第三電晶體及第一導電MOS第 晶體，在外部功率供應電位及接地電位之間以串 接； 第一節點，NAND電路之輸出信號被輸入至此 第二節點，連接到上拉側電晶體之閘極，第二 連接到在第三電晶體及第四電晶體之間之連接點 第三節點，連接到在第一電晶體及第二電晶體 之連接點，及 胃二倒相器，在第一節點及第二閘極電晶體 @ t間’其中第一節點係連接到第二電晶體之閘 而 胃二位準移位電路包含： 第二導電MOS第五電晶體及第一導電MOS第 曰0曰B ’在外部功率供應電位及接地電位之間以串 接； 第二導電MOS第七電晶體及第一導電MOS第 ^曰Μ ’在外部功率供應電位及接地電位之間以串 接； 路包 二電 聯連 四電 聯連 節點 之間 之閘 極， 六電 聯連 八電 聯連 523984 五、發明説明（7 ) 第四節點，N0R電路之輸出信號被輸入至此； 第£節點，連接至倒相器，第五節點連接到在第三 電晶體及第四電晶體之間之連接電； 第六節點，連接到在第五電晶體及第六電晶體之間 之連接點，及 第三倒相器，連接於第四節點及第二電晶體之閘極 之間’其中第四節點係連接到第四電晶體之閘極。 在本發明中，位準移位電路倂入一輸出電路中以便 在位準準換期間除去穿透電流，其爲習知技術之缺點 。通常，位準移位電路之特徵在於L(低）輸出很快而 Η(高）輸出是慢的。因此，位準移位電路被置放或當 位準移位輸出是慢（Η)時，DOUT進入高阻抗。再者 ’在讀取狀態中，當讀取作業在一位址被改變之後開 始時’ DOUT電路在讀出資料自一記憶體單元輸出前 ’被暫時設定成非作用中。然後，讀出資料被決定， 同時’ DOUT被控制成作用中，因而能夠避免兩個輸 出電晶體同時開啓’且能引起高速作業。 圖式之簡單描述： 第1圖爲電路圖，描繪根據本發明之第一實施例之 輸出電路； 第2圖係一電路圖，描繪根據第一實施例之控制電路； 第3圖係一時序圖，顯示根據第一實施例之每個信 號；及 第4圖係一電路圖，描繪根據本發明之第二實施例 -9- 523984 五、發明説明（8 ) 之輸出電路。 較佳實施例之詳細描述： 此後，本發明之較佳實施例會參考伴隨圖示而被詳 細描述。第1圖係電路圖，描繪根據本發明之第一實 施例之輸出電路。第2圖係一電路圖，描繪用於產生 輸出電路之控制信號之控制電路。第3圖係一時序圖 ，顯示控制電路之作業。如第1圖所示，根據第一實 施例之輸出電路在輸出階段具有一三態緩衝電路1。 這個三相緩衝電路1被設定成使具有供應至其源極之 外部功率供應電位VCCQ之p通道MOS電晶體2與 具有其汲極接地之η通道Μ 0 S電晶體3串聯連接。 三態緩衝電路1之輸出DOUT自電晶體2及3之間 之節點Ν1輸出。 第一位準移位電路4之輸出係輸入至此電晶體2之 閘極’而第二位準移位電路5之輸出係經由倒相器9 輸入至電晶體3之鬧極。 自一記憶體單元之讀出資料DATA之輸入終端8 係連接至N AND電路7之一輸入端，及NOR電路1〇 之一輸入端。此外，用於控制此輸出電路之控制信號 C0NT係輸入至輸入終端丨2，而此輸入終端12係連 接至倒相器1 1及NAND電路7之另一輸入端。倒相 器1 1之輸出端係連接到NOR電路10之另一輸入端 。NAND電路7之輸出信號係經由倒相器6輸入至第 一位準移位電路，而NOR電路10之輸出信號係輸入 -10- 523984 五、發明説明（9 ) 至第二位準移位電路5。倒相器6及11，NAND電路 7，及NOR電路皆由一內部功率供應電位VCC內部 電壓減少電位）所驅動。另一方面，倒相器9係由外 部功率供應電位V C C Q所驅動。在此情況下，關係 爲 VCC<VCCQ 〇 第一位準移位電路4及第二位準移位電路5具有相 同之電路設定。即是，η通道MOS電晶體21係連接 於第一位準移位電路4之輸入節點Ν2及內部節點 Ν 3之間，而內部功率供應電位V C C係提供給這個電 晶體2 1之閘極。此外，ρ通道Μ 0 S電晶體2 2係在 外部功率供應電位VCCQ及節點Ν3之間，而電晶體 2 2之閘極係連接至輸出節點Ν 4。此外，ρ通道Μ 0 S 電晶體23係在外部功率供應電位VCCQ及節點Ν4 之間，而η通道MOS電晶體24係在節點N4及一接 地之間。電晶體23之閘極係連接到節點Ν3，而電晶 體24之閘極係連接到節點Ν2。 相似地，在第二位準移位電路5中，在輸入節點 Ν 5 (第一位準移位電路4之輸入節點Ν2 :此後，對應 第一位準移位電路之元件係包含在括弧中）及輸出節 點Ν7(輸出節點Ν5)之間，η通道MOS電晶體26(電 晶體21)，ρ通道MOS電晶體27(電晶體22)，ρ通道 MOS電晶體28(電晶體23)，及η通道MOS電晶體 29 (電晶體24)係經由內部節點Ν6(內部模式3)連接。 以此方式，用於將信號電壓自VCC轉換成VCCQ之 -11- 523984 五、發明説明（1G ) 位準移位電路4及位準移位電路5係在三態緩衝電路 1之上拉側及下拉側提供。然而，在三態緩衝電路1 之上拉側，位準移位電路4在上拉輸出電晶體2之前 置放。在下拉側，位準移位電路5係在輸出電晶體3 之前兩階段置放，使得輸出電路之輸出DOUT在其 輸出被設爲Η時關閉。 另一方面，輸出電路之控制信號CONT係由示於第 2圖之控制電路所產生。輸入至位準緩衝器之位址 (ADD)30之改變係由位址信號改變偵測電路（此後稱 爲ATD電路）31所偵測。ATD電路31之輸出信號係 由延遲電路42所延遲，然後，被輸入至NAND電路 43之輸入端。外部輸入信號0E被輸入至NAND電 路43之另一輸入端。NAND電路43之輸出係經由倒 相器44倒相，然後，控制信號CONT出至輸入終端 12。這些位址30之緩衝器，ATD電路31，延遲電路 42，NAND電路43，及倒相器44係由內部功率供應 電位V C C所驅動。 以此方式，用於控制輸出電路之輸出DOUT爲作 用中或非作用中之信號CONT由用於偵測位址改變之 ATD電路及外部輸入信號OE所組成。在這些位址被 改變之後，時間係由延遲電路42所調整，使得一讀 出時間與啓動DOUT之時間相符。 現在，如上述設定之輸出電路之作業可在此被描述 。首先，位準移位電路之作業會藉由示於第1圖中之 -12- 523984 五、發明説明（11 ) 第一位準移位電路4之範例被描述。當一節點N2被 口又爲L(低）時，卽點N3被設爲L，且p通道MOS電 晶體23被開啓。之後，^通道MOS電晶體24被關 閉’因此，節點4被設爲VCCQ位準之Η(高）。因此 ，Ρ通道MOS電晶體22完全被開啓，因此，根據 D C之穿透電流不會流動。 在此狀態中，當節點Ν2被設爲H(VCC位準），η 通道MOS電晶體24被開啓。此時，雖然節點Ν3被 設定爲VCC位準，但是ρ通道MOS電晶體23並不 完全關閉，因爲其功率供應被設爲VCCQ，其高過閘 極電壓（節點N3之電壓）。在此狀態中，η通道MOS 電晶體24之電流容量被設定成較ρ通道MOS電晶體 2 3之電流容量高很多，因此，節點Ν4被設定成L。 然後，Ρ通道MOS電晶體22被開啓以增加節點Ν3 至VCCQ位準。結果，ρ通道MOS電晶體23被完全 關閉，以DC爲基準之穿透電流不流動。 此外，內部功率供應電位VCC係施加至n通道 M〇S電晶體21之閘極，節點Ν2被設定成VCC，而 節點N3被設定成VCCQ。因此，η通道MOS電晶體 2 1被關閉，且穿透電流不流動。當節點Ν2被設爲L 時，η通道μ 0 S電晶體2 4被關閉。節點Ν 3被設爲 L，因爲ρ通道μ 0 S電晶體具有小的電流容量，Ρ通 道MOS電晶體23被開啓，而節點Ν4被設爲Η，即 是，VCCQ位準。這個Η，即是VCCQ位準，被輸入 -13- 523984 五、發明説明（12 ) 至P通道MOS電晶體22之鬧極。因此，這個電晶體 22被關閉，且穿透電流不流動。 第二位準移位電路5以與第一位準移位電路4相同 之方式作業。以此方式，在位準移位電路4及位準移 位電路5中，一電壓位準可自VCC轉換成VCCQ而 不需供應以D C爲基準爲穿透電流。 如前述，與P通道MOS電晶體23比較下，η通道 MOS電晶體24之電流容量夠高。因此，位準移位電 路4之輸出之特徵在於輸出在L很快地下降而在Η 慢慢地上升，因此，如第1圖所示，當位準移位電路 4及位準移位電路5被置放時，這些電路在輸出 D OUT進入一高阻抗時慢慢地作業，而在輸出產生資 料Η或L時，以高速作業。 如第3圖之時序圖所示，當讀出作業在一位址被改 變後開始時，ATD電路3 1偵測位址改變並產生一信 號’然後，控制信號CONT被設爲1^(低）。控制信號 CONT上升至Η之時間藉由延遲電路調整，以便與自 記憶體單元讀出之資料DATA欲被傳送至輸出電路 之輸入終端8之時間相符合。 假使控制信號CONT被設爲L，當前一個讀出狀態 被設爲H(示於第3圖之CONT之第一及第三下降）時 ，一 BAND電路7之輸出被設爲高；節點N2被設爲 L ;而節點N 4慢慢地被爲Η。然後，上拉輸出電晶 體2被關閉，而輸出電路之輸出DOUT進入高阻抗 -14- 523984 五、發明説明（13 ) 狀態。此外’當前一個讀出狀態爲L (示於第3圖之 C Ο N T之第二下降）時，節點N 5被設爲l ;節點N 3 慢慢地設爲Η ;而節點N4被設爲L。然後，下拉電 晶體3被關閉，而輸出電路之節點Ν1之輸出DOUT 進入高阻抗狀態。 當讀出資料被傳送到資料DATA輸入終端8，控制 信號CONT被設爲Η。當資料DATA被設爲Η(示於 第3圖之CONT之第二下降）時，NAND電路7之輸 出被設爲L ;節點N 2被設爲Η，而節點N 4很快地 被設爲L。然後’把資料Η當作是輸出DOUT輸出至 節點Ν 1。在此情況中，節點Ν 5，節點Ν 6，及倒相 器9之輸出節點Ν8不改變。當資料DATA被設定爲 L(示於第3圖中之CONT之第一及第三下降）時， NAND7之輸出及節點N2及N4不改變。之後，節點 N 5被設成Η，節點N 7很快地被設成l，節點N 8被 設成Η，且L係設成到節點Ν 1之輸出D 0 U Τ。 現在，描述本發明之第二實施例。第4圖爲描繪本 發明之第二實施例之電路圖。在本實施例中，輸出電 路部份之位準移位電路在關於示於第1圖中之第一實 施例之設定上改變。 如同第一實施例，在本實施例之輸出電路中，雖然 位準移位電路50及位準移位電路60係提供於在輸出 電路之輸出階段之三態緩衝電路1之前一個階段，但 是位準移位電路50及位準移位電路60在組態上與第 -15- 523984 五、發明説明（14 ) 一實施例之位準移位電路4及位準移位電路5不同。 然而，在本實施例中，並未提供倒相器6。 位準移位電路5 0係在上拉側電晶體2之閘極上提 供，而位準移位電路6 0係連接到連接至下拉側電晶 體3之閘極之倒相器9之輸入階段。在位準移位電路 5 〇中，在外部功率供應電位V C C Q及接地之間，在 每一個P通道MOS電晶體32及33及每一個η通道 MOS電晶體34及35之間之兩組串聯連接體係以並 聯連接。位準移位電路5 0之輸入節點Ν2係連接至 電晶體3 4之閘極，且經由倒相器3 6連接至電晶體 3 5之閘極。在電晶體3 2及電晶體3 4之間之節點Ν 9 係連接至電晶體3 3之閘極，而在電晶體3 3及電晶體 35之間之節點Ν4(位準移位電路50之輸出節點）係連 接至電晶體3 2之閘極。輸出節點Ν4係連接至三態 緩衝電路1之上拉側電晶體2之閘極。此外，位準移 位電路50之輸入節點Ν2係連接至NAND電路7。 另一方面，在位準移位電路60中，在外部功率供 應電位V C C Q及接地電位之間，在每一個ρ通道電 晶體3 7及3 8及每一個η通道電晶體3 9及40之間之 兩組串聯連接體係以並聯連接。位準移位電路6 0之 輸入節點Ν 5係經由倒相器4 1輸入至電晶體3 9之閘 極，並直接連接到電晶體4 0之閘極。在電晶體3 7及 電晶體3 9之間之節點Ν 1 0係連接到電晶體3 8之閘 極，而在電晶體38及電晶體40之間之節點Ν7(位準 -16- 523984 五、發明説明（15 ) 移位電路60之輸出節點）係連接至電晶體37之閘極。 現在將描述根據第二實施例之輸出電路之作業，輸 出電路被設定成如上所述。當節點N9被設定成 H(VCC位準），η通道電晶體34被開始。當節點N9 被設成位準L，ρ通道電晶體3 3被開啓。η通道電晶 體3 5被關閉是由於節點Ν 2被設成L。因此，節點 Ν4被設成H(VCCQ位準），而ρ通道電晶體32被關 閉。因此，穿透電流並不在位準移位電路中流動。 另一方面，當節點N2被改變成L，η通道電晶體 34被關閉，及變成Η，即是，VCC位準被提供到η 通道電晶體3 5之閘極。此時，雖然ρ通道電晶體3 3 仍爲開啓，但是與ρ通道電晶體3 3比較下，η通道 電晶體3 5被設定成有夠高的電流容量。因此，節點 Ν4被設定位準L。然後，Ρ通道電晶體3 2被開啓， 節點Ν9被設成位準Η，即是VCCQ，且Ρ通道電晶 體3 3被關閉。因此，以DC爲基準之穿透電流並不 流動。 在此位準移位電路中，N通道電晶體34及35之特 徵在於位準移位電路之輸出在Η是慢的，而在L是 快的，因爲他們對Ρ通道電晶體3 2及3 3而言被設 定成具有夠高的電流容量。因此，與第一實施例相同 ，在本實施例中，輸出Η係置放於輸出被關閉之位 置。此外，如第一實施例一般，控制信號C Ο Ν Τ被控 制，藉此，與第一實施例相似之效應可被達到。 -17- 523984 五、發明説明（ 16、 藉由在輸出電路中提供位準移位電路，電流消耗被 減少。此外，V C C Q電壓被供應至下拉側N通道電晶 體之閘極。因此，與只供應VCC之傳統情況比較下 ，強化了電流容量。因此，有下拉輸出電晶體大小被 減少且晶片面積被減少之效應。 雖然位準移位電路之特徵在於其輸出在Η爲慢， 在L爲快，但是本發明提供一配置，使輸出電晶體 在位準移位電路輸出L時開啓。在此情況中，輸出 電路在讀出作業前暫時地爲非作用中。因此，當產生 輸出時，具有低速之Η側輸出具有很多時間。因此 ，有上拉及下拉輸出電晶體不開啓之效應，且輸出電 路在高速作業而具有低電流消耗。 參考符號說明： 1 .....三態緩衝器電路 2 .....ρ通道MOS電晶體（上拉側電晶體） • · · η通道MOS電晶體（下拉側電晶體） 4 10 第一位準移位電路 第二位準移位電路 倒相器 NAND電路 輸入終端 倒相器 • Ν Ο R電路 >倒相器 -18- 11 523984 五、發明説明（17 ) 11 .....倒相器 12 .....輸入終端 21 .....η通道MOS電晶體 22 .....Ρ通道MOS電晶體 23 .....Ρ通道MOS電晶體 2 4.....η通道MOS電晶體 26 .....η通道MOS電晶體 · 27 .....Ρ通道MOS電晶體 28 .....ρ通道MOS電晶體 2 9.....η通道MOS電晶體 3 0.....位址 3 1.....位址信號改變偵測電路 3 2,3 3 .....Ρ通道MOS電晶體 3 4,3 5 · · · · · η通道Μ Ο S電晶體 3 6.....倒相器 3 7,3 8 .....Ρ通道MOS電晶體 €1 39,40.....η通道MOS電晶體 40.....電晶體 4 1.....倒相器 4 2.....延遲電路 4 3.....NAND 電路 44.....倒相器 5 0/60 .....位準移位電路 -19-

Claims (1)

1. 523984 六、申請專利範圍 1. 一種輸出電路，包含： 一三態緩衝電路，具有在外部功率供應電位及接地 電壓之間以串聯連接之上拉側電晶體及下拉側電晶 體； 一輸出終端，連接到在上拉側電晶體及下拉側電晶 體緩衝電路之間之節點； 第一位準移位電路，連接至上拉側電晶體之閘極， 第一位準移位電路將輸入信號之電壓自低於外部功 率供應電位之內部功率供應電位轉換成外部功率供 應電位； 第二位準移位電路，連接至下拉側電晶體之閘極， 第二位準電晶體電路將一資料信號之電壓自內部功 率供應電位轉換成外部功率供應電位； 一信號改變偵測電路，用於偵測輸入信號之改變； 及 一延遲電路，用於延遲這個信號改變偵測電路之輸 出信號以輸出一信號至第一及第二位準移位電路，用 於控制輸出電路之輸出爲作用中或非作用中，其中， 當控制信號在第一狀態時，上拉側電晶體及下拉側電 晶體之一被關閉，使得輸出終端進入高阻抗，而當控 制信號在第二狀態時，根據資料信號之”高”或”低”之 信號被輸出至輸出終端。 2. —種輸出電路，包含： 一三態緩衝器電路，具有在外部功率供應電位及接 -20- 523984 六、申請專利範圍 地電壓之間以串聯連接之上拉側電晶體及下拉側電 晶體； 一輸出終端，連接至在上拉側電晶體及下拉側電晶 體之間之節點； 第一位準移位電路，連接至上拉側電晶體之閘極， 第一位準移位電路將一資料信號之電壓自低於外部 功率供應電位之內部功率供應電位轉換成外部功率 供應電位； 第二位準移位電路，連接至下拉側電晶體之閘極， 第二位準移位電路將一資料信號之電壓自內部功率 供應電位轉換成外部功率供應電位； 一信號改變偵測電路，用於偵測資料信號之改變； 一延遲電路，用於延遲這個信號改變偵測電路之輸 出信號以輸出一信號至第一及第二位準移位電路，用 於控制輸出電路之輸出爲作用中或非作用中； 一 NAND電路，資料信號及控制信號輸入至此； 一 NOR電路，資料信號及控制信號之倒相信號被輸 入至此；及 一倒相器，在第二位準移位電路之輸出端及下拉側 電晶體之閘極之間，其中，當控制信號在第一狀態時 ，上拉側電晶體及下拉側電晶體之一被關閉，使得輸 出終端進入高阻抗，而當控制信號在第二狀態時，根 據輸入信號之”高”或”低”之信號被輸出至輸出終端。 3.如申請專利範圍第2項之輸出電路，其中第一位準移 -21 - 523984 六、申請專利範圍 位電路包含： 一第一節點，NAND電路之輸出信號之倒相信號連 接至此； 一第二節點，連接至上拉側電晶體之閘極； 一第三節點； 一第一導電MOS第一電晶體，連接於第一節點及第 三節點之間； 一第二導電MOS第二電晶體，連接於外部功率供應 電位及第三節點之間；及 一第二導電MOS第三電晶體及一第一導電MOS第 四電晶體，在外部功率供應電位及接地電位之間以串 聯連接，其中內部功率供應電位係提供至第一電晶體 之閘極，第二節點係連接至第二電晶體之閘極，第三 節點係連接至第三電晶體之閘極，第一節點係連接至 第四電晶體之閘極，第二節點係連接至在第三電晶體 及第四電晶體之間之連接點。 4.如申請專利範圍第2項之輸出電路，其中第二位準移 位電路包含： 一第四節點，NOR電路之輸出信號被輸入至此； 一第五節點，連接至倒相器； AVr- __ι^ ΛςΑ： 03 t- 一弟/、卽點， 一第一導電MOS第四電晶體，連接於第四節點及第 六節點之間； 一第二導電MOS第五電晶體，連接於外部功率供應 -22- 523984 六、申請專利範圍 電位及第六節點之間； 第二導電MOS第七電晶體及第一導電MOS第八電 晶體，在外部功率供應電位及接地電位之間以串聯連 接，其中內部功率供應電位係提供至第四電晶體之聞 極，第五節點係連接至第五電晶體之閘極，第六節點 係連接至第七電晶體之閘極，第四節點係連接至第八 電晶體之閘極，而第五節點則連接至在第七電晶體及 第八電晶體之間之連接點。 5 .如申請專利範圍第3項之輸出電路，其中第二位準移 位電路包含： 一第四節點，NOR電路之輸出信號被輸入至此； 一第五節點，連接至倒相器； 一第六節點， 一第一導電MOS第四電晶體，連接於第四節點及第 六節點之間； 一第二導電MOS第五電晶體，連接於外部功率供應 電位及第六節點之間； 一第二導電MOS第七電晶體及第一導電MOS第八 電晶體，在外部功率供應電位及接地電位之間以串聯 連接，其中內部功率供應電位係提供至第四電晶體之 閘極，第五節點係連接至第五電晶體之閘極，第六節 點係連接至第七電晶體之閘極，第四節點係連接至第 八電晶體之閘極，而第五節點則連接到在第七電晶體 及第八電晶體之間之連接點。 -23- 523984 六、申請專利範圍 6. 如申請專利範圍第2項之輸出電路，其中第一位準移 位電路包含： 第二導電MOS第一電晶體及第一導電MOS第二電 晶體，在外部功率供應電位及接地電位之間以串聯_ 接； 第二導電MOS第三電晶體及第一導電MOS第四電 晶體，在外部功率供應電位及接地電位之間以串聯連 接； 第一節點，NAND電路之輸出信號被輸入至此； 第二節點，連接到上拉側電晶體之閘極，第二節點 連接到在第三電晶體及第四電晶體之間之連接點； 第三節點，連接到在第一電晶體及第二電晶體之間 之連接點，及 第二倒相器，連接於第一電晶體及第四閘極電晶體 之閘極之間，其中第一節點連接至第二電晶體之閘 極。 7. 如申請專利範圍第2項之輸出電路，其中第二位準移 位電路包含： 第二導電MOS第五電晶體及第一導電MOS第六電 晶體，在外部功率供應電位及接地電位之間以串聯連 接； 第二導電MOS第七電晶體及第一導電MOS第八電 晶體，在外部功率供應電位及接地電位之間以串聯連 接； -24- 523984 六、申請專利範圍 第四節點，NOR電路之輸出信號被輸入至此； 第五節點，連接至倒相器，第五節點連接至在第三 電晶體及第四電晶體之間之連接點； 第六節點，連接至在第五電晶體及第六電晶體之間 之連接點，及 第三倒相器，連接於第四節點及第二電晶體之閘極 之間，其中第四節點係連接至第四電晶體之閘極。

   8 ·如申請專利範圍第6項之輸出電路，其中第二位準移 位電路包含： 弟一導電MOS第五電晶體及第一導電MOS第六電 晶體，在外部功率供應電位及接地電位之間以串聯連 接； 第二導電MOS第七電晶體及第一導電MOS第八電 晶體，在外部功率供應電位及接地電位之間以串聯連 接， 第四節點，NOR電路之輸出信號被輸入至此；

   第五節點，連接至倒相器，第五節點連接至在第三 電晶體及第四電晶體之間之連接點； 第六節點，連接至在第五電晶體及第六電晶體之間 之連接點；及 第三倒相器，連接於第四節點及第二電晶體之閘極 之間，其中第四節點連接至第四電晶體之閘極。 -25-