TW511270B - Diode structure having high electrostatic discharge protection capability and its electrostatic discharge protection circuit design - Google Patents
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Description
511270 五、發明說明（l) 本發明係有關於一種二極體結構以及其應用，尤指一 種具有高靜電放電（electrostatic discharge)防護能力 的二極體結構。 第1圖為帶有淺溝隔離技術之CM0S(complementafy metal oxide semiconductor)製程所產生的傳統p型二極 體（p-type diode)。P+摻雜區10形成於—N型井12中，利 用其間的PN接面作為一個二極體。P+摻雜區1〇作為p型二 極體的陽極；N+摻雜區16連接到N型井12，作為p型二極體 的陰極。P+摻雜區1〇周圍環繞了一淺溝隔離（STI)區Μ， 分隔了N +摻雜區16與P +摻雜區1〇型井12形成在一個p型 基體（P-type substrate) 14上。相對的，帶有淺溝隔離技 術之CMOS製程所產生的傳統N型二極體（n —type di〇de)顯 示於第2圖中。N+摻雜區20形成於一p型井22中，利用其間 的PN接面作為一個二極體。N+摻雜區2〇作為N型二極體的曰 陰極；P+摻雜區24連接到P型井22，作為N型二極體的陽 極。N+摻雜20周圍環繞了 一淺溝隔離區28，分隔了 N+摻 區20與P+摻雜區24。 然而，第1圖與第2圖中的二極體，當逆向偏壓時，在 PN接面接近STI區的地方卻是非常的脆弱，很容易在ES]) 件中被損毀。 為了克服S T I結構對二極體e g J)耐受度的影響，所以美 國專利編號第5, 811，857 號中，IBM (inter national business machine)提出了一種改良式二極體結構。第3圖 為IBM所提供之改良式p型二極體。第3圖中的改良式p型二 511270 發明說明（2) 五 f體與第1圖中的傳統p型二極體之間的最大差別在於以多 晶石夕閘（poly gate)32取代了鄰近PN接面的淺溝隔離區18 i在形成P+摻雜區30時，多晶矽閘32鄰近P+摻雜區3〇之部 分區域會一起被離子佈值而形成P+多晶矽34。相同的道理 ^ f形成N+摻雜區36時，多晶矽閘32鄰近N+摻雜區36之部 分區域會一起被離子佈值而形成N+多晶矽38。由第3圖中 可知，P+摻雜區30與N型井12所形成的PN接面並沒有與STI 區相接觸，故避免了脆弱點的發生。一樣的道理， 也提供了沒有脆弱點之改良型二極體，如第4圖所示。 相較於第1圖以及第2圖的傳統二極體，第3圖以及第4 圖的改良式二極體可以承受較大的ESD應力。 本發明的主要目的’在於提供一種混成二 及其應用，特別是侧防護上，本發明 體極體構且乂 有相當好的ESD耐受力。 取* 一位體 根據上述之目的，本發明提出一種混成二極體 (hybrid diode)。混成二極體包含有一第一 一 間結構…第-N型摻雜區、H型摻導= 型摻雜區、-第二P型摻雜區以及_連接線路㈤弟 connection) °該閘結構設於該第— 二半導體層堆疊於一絕緣層上所構 上，由一第 形成於鄰近該閘結構之該第一半導厗以f —Ν型摻雜區 型摻雜區形成於該第二半導體層。誃‘=表面二該第二Ν 雜區同屬於-Ν型佈值區。該第°型：=及第二Ν型摻 閘結構之該第一半導體層之表面。'^:雜，形成於鄰近該 该第二Ρ型摻雜區形成 麵 0516-6469TWF ; 90014 ; HUI.ptd 第5頁
於該第二半導體層 碌弟 ”值£。§亥苐一Ν型摻雜區與該第一"门屬於一Ρ 一苐一二極體之一陰極以及一陽極。該雜G係分別為 該第二Ρ型摻雜區係分別為一第二二極體之參雜區與 陽極。該連接線路並聯或串聯該第—盥，極以及一 成該混成二極體。 ^ 第一一極體而形 本發明之混成二極體可以連接於兩個接合銲熱 =提供料兩個接合銲墊之間_防護m間’ 塾可以是電源線、輸出入接合鲜塾、或是其:合個接曰口^一 極體在正常工作時，可以是順 此成一 壓。 j以疋順向偏壓，也可以是逆向偏 聯式混成二極體具有較小的等效電容，特別 射頻1C的輸出入埠之ESD防護。並聯式混成 較 小的工作電阻，所以其具有較佳的ESD耐受力。 車又 ^本發明另提供一種ESD防護系統，包含有一相對高電 壓ESD匯流線、一相對低電壓ESD匯流線、一匯流線間箝制 電路、一局電壓ESD連結電路、一低電壓ESD連結電路以及 /心成一極體。該匯流線間箝制電路耦接於該相對高電壓 ESD匯流線以及該相對低電壓ESD匯流線之間。該高電壓 ESD連結電路耦接於該相對高電MESI)匯流線與一高電壓源 線之間。該低電壓ESD連結電路，耦接於該相對低電壓esd 匯流線與一低電壓源線之間。該混成二極體設於該高電壓 ESD連結電路與該低電壓ES])連結電路其中之一内。 為使本發明之上述目的、特徵和優點能更明顯易懂
0516-6469TWF； 90014； HUI.ptd
五 、發明說明（4) 下··特舉較佳貫施例，並配合所附圖式，作詳細說明如 圖式之簡單說明： 型 圖為帶有淺溝隔離技術之CM〇s製程所產生的 極體； 型
• Ϊ2體圖；為帶有、淺溝隔離技術之CM〇S製程所產生的傳統N ，圖為IBM所提供之改良式？型二極體； f4圖為1⑽所提供之改良式N型二極體； 弟5(a)〜5(c)圖為本發明之ρ刑曰& 一 層以閘氧化層實施之亓：1,f型犯成一極體中的絕緣 號； 實之7^件°彳面圖，以及其相對應之元件符 層μ 〜6 (c)圖為本發明之p型混成二極體中的0 $ 屬从場氧化層實施之元侔卹而闽 ^ ^ τ的纟巴緣 號； …“面圖，以及其相對應之元件符 =圖為一種本發明之ρ型混成二極體的佈局圖； 屏U a (C)圖為本發明之N型混成二極體中 層以閘氧化層實施之元件剖面圖； 賵中的絕緣 居以二9(0〜9U)圖為本發明之N型混成二極體 θ以％氧化層實施之元件剖面圖； 中的絕緣 第10圖為-種本發明之Ν型混成二極 第ll(a)]l(d)圖為四個運用本發混局圖； 輸出入埠ESD防護電路示意圖； 成二極體的 極體實
0516-6469TWF ； 90014 ； HUI.ptd 第12(a)〜12(c)圖為三個以本發明之\型現成 511270
施的電源線間箱制電路； 第13(a)〜13(c)圖為三個以本發明之p型混成二極體實 施的電源線間箝制電路； 第14(a)〜14(c)圖為三個以本發明之n型混成二極體實 施的電源線間籍制電路； 第15(a)〜15(c)圖為三個以本發明之p型混成二極體實 施的電源線間箝制電路； 弟1 6 (a )〜1 6 (c )圖係為以本發明之n型以及p型混成二 極體實施的三種整體1C之ESD防護系統； 第1 7 (a)〜1 7 (c)圖係為以本發明之p型混成二極體實施 的三種整體1C之ESD防護系統； ' 弟1 8 (a)〜1 8 (c)圖係為以本發明之n型以及p型、、曰 極體實施的三種整體1C之ESD防護系統；以及 ^"风一 第1 9(a)〜1 9(c)圖係為以本發明之p型混成二極 的三種整體1C之ESD防護系統。 耻貝她 符號說明： 10 、24 、30 、50〜P+摻雜區； 1 2、60〜N型井； 14〜P型基體； 16 、20 、36 、52〜N+摻雜區； 18、28、40〜淺溝隔離區； 2 2、7 0〜P型井； 3 2〜多晶砍閘； 34P+多晶矽；
0516-6469TWF ； 90014 ； HUI.ptd 第8頁 JU27〇 、發明說明（6) 38〜N+多晶矽； 5 6〜閘氧化層； 5 8〜多晶碎層； 58a〜N型多晶矽區； 58b〜P型多晶矽區； 6 2〜接觸洞； 64〜場氧化層； 66〜N +佈值區； 68〜P+佈值區； 80〜初級ESD防護電路； 82〜次級ESD防護電路； 84〜匯流線間箝制電路； 86〜雨電壓ESD連結電路； 88〜低電壓ESD連結電路； 9 0〜接合銲墊； 92〜電源線間ESD箝制電路。 實施例： 為了清楚解說本發明，以下本文將分別解說本發明之 混成二極體的結構、運用混成二極體的輸出入埠ESD防護 電路（I/O ESD protection circuit)、電源線間ESD 箝制 電路（power-rail ESD clamp circuit)以及整體1C 之 ESD 防護系統（whole-chip ESD protection network)。 遙成二極體的結構 第5 ( a )〜5 ( c )圖為本發明之p型混成二極體中的絕緣
0516-6469TWF ; 90014 ; HUI.ptd 第9頁 511270 五、發明說明（7) ，以，氧化層實施之元件剖面圖，以及其相對應之元件符 號。该等元件符號將使用於ESD防護電路以及ESD防護系統 第5 (a)圖為一種本發明之並聯式p型混成二極體以及 f代表符號，其中包含了兩個並聯在一起的二極體，一種 疋P型二極體Dp，另一種是多晶矽二極體叶。Dp是以p+摻 雜區50設於N型井60之中所構成。N+掺雜區52作為p型二極 體Dp的陰極’P+摻雜區50作為p型二極體的陽極。多晶 二極體設於N型井60上，因其具有類似一個pM〇s的閘結 ，所以以符號Gp表示。多晶矽二極體叶包含有堆疊的一個 =氧化層56以及-多晶發層58。多晶砍層58中比較靠近p + f雜區50的部分區域，在⑽s製程中形成源汲極的p+離子 佈，時，為相同的一P+佈值區’摻雜有p型摻雜物，稱 $夕晶矽區58b。乡晶矽層58中比較靠近N+摻雜區52的部 为區域，在CM0S製程中形成源汲極的N+離子佈值時， 同的一N+佈值區，摻雜有N型摻雜物，稱為N型多晶矽區 58a。N+佈值區與P+佈值區可以部分重疊或是相隔一定距 型多晶石夕區58b與N型多晶石夕區58a分別作為多晶石夕二 極體的陽極以及陰極。透過連接線路（一般以接 (contact)以及金屬線（metal wire)所構成）， 極體之陽極與P型二極體之陽極相連，作為並聯式:曰型混-成 一極體之陽極；多晶石夕二極體之陰極與p型二極體之陰極 相連’作為並聯式p型混成二極體之降炼 ^ 裎的抓外招从“ · ，、筱之陰極。在有些CMOS製 私的e又叶規粑（deSlgn rule)中，接觸洞62不可以製作在
511270 五、發明說明（8) i=(::ive regi〇n)的多晶矽層上’此時，多晶石夕二 極與陰極可以透過設在以1區上的接觸洞來完成 ;::日;的，此特別連接方法的設置，在後面第7圖會ΐ 第5(a)圖中的並聯式Ρ型混成二極體 極體GP以及Ρ型二極_)，在ESD事件時，其=作夕f占曰曰石夕一 (op曰er^ting point)電阻R〇p將會比單一的多晶石夕二極體 ΐ=ιΓΛΡϊ二極Γ3來的小。因此，在p型混成二極體 =生的熱量(〜Wx R-)將會降低，所 以具有較佳的ESD耐受力。 获# t(b) Λ為—本發明之串聯式p型混成二極體以及其 ‘二極_ Λ含'兩個串聯在—起的二極體，-種是 及多日°石/_ ^触一種疋多晶矽二極體Gp。Ρ型二極體Dp以 夕=極體Gp的結構已經於之前說明，在此並不重 :陽極：ί接多;;：二極體叶之陰極與p型二極體 二極體之Ϊ極：極，之，極作為串聯式ρ型混成 極/ ρ之陰極作為串聯式ρ型混成二 容（)·_: 過串聯的結構，多晶石夕二極體Gp的接面電 串聯。&二11，c^paci tor)與p型二極體的接面電容也彼此 單二個p: 乂串聯式P型混成二極體的等效電容將遠小於 接面電容。因Α且古1 或疋早一個多晶矽二極體的 ^ ,θ . 4為八有較小的電容，所以第5(b)圖中的串聯 1C的二入:τ體特別適用於射頻(radi0 cy，RF) 輸出阜（I/0 P〇r*t)ESD防護電路中，可以減少輸出 第11頁 〇516>6469TWF ； 90014 ； HUI.ptd 511270 五、發明說明（9) " ： -- 入璋的電容負載（loading)。 第5(c)圖為另一個以本發明之串聯式p型混成二極體 以及其代表符號。其中，透過連接線路，多晶矽二極體叶 之陽極與P型二極體之陰極相連。多晶矽二極體以之陰極 作為串聯式P型混成二極體之陰極；？型二極體心之陽極作 為串％式？型/1^成一極體之b極。第5(c)圖中的串聯式p型 混成,極體也適用於RF 1C之輸出入埠ESD防護電路。 、一第5 (a )圖至第5 (c )圖中的閘結構，除了以閘氧化層當 f隔絕層之外，也可以以場氧化層來實施。在一般的 製程中，場氧化層是以淺溝隔離（shal 1〇w trench isolation，STI)法或是局部氧化（1〇cal 〇xidati〇n， LOCOS)法所製作。以STI法形成之場氧化層所在的區域簡 稱sti區。第6(a)圖至第6(c)圖為三個本發明之p型混成二 $體以及其代表符號，以場氧化層64作為多晶矽二極體與 土體（substrate)的隔絕，分別對應至第5(a)圖至第5(c) ，。要特別注意的是，與第5(a)圖至第5(c)圖不同的，其 連接線路中的接觸洞62直接^於多晶砍層58上，因為—般 ^CMOS製程都允許接觸洞62設於場氧化層^上的多晶石夕層
第7圖為一種本發明之P型混成二極體的佈局圖。外面 ΓΓί別定義7N型井6G、N+佈值區66以及場氧化層64 位於斜紋的區域為多晶矽層58。部分的多晶矽層58 層64琢但曰上：其他的多晶矽層58下雖然沒有場氧化 曰 —疋在CM0S製程中，會形成閘氧化層隔絕了多晶矽
五、發明說明（10) _ 層58以及其下的Ν型井6〇。 雜區以及Ρ型多晶石夕區58b。=佈值區68定義了 Ρ+摻 ，定義了N+摻雜區52以及N型布值區66位於外圍的位置 66與…布值區68在第7胃中相‘：;夕=。雖鎖佈值區 ^ $在多晶矽層58上，並不影塑多曰矽-極I#的 形成。接觸洞62設於場氧化声如曰夕日日矽一桎體的 區5〇或是Ν+摻雜區52上。内‘ J,晶石夕層58上、Ρ+摻雜 是並聯多晶石夕二極體以及ρ型二(未：示)則負責串聯或 圖可以視為第7K|t 體。第5(a)圖至第5(c) 6(c)圖可二圖第中7= f之剖㊆圖。第6⑷圖至第 ^以視為弟7圖中的祕，處之剖面圖。 ^ , 方面第8(a)〜8(c)圖為本發明之士 體中的絕緣層以閘氧化層實施 :二付型-成-極 ESD防護系統中。 义用孓防護電路以及 第8 (a )圖為一種本發明並 其代表符號，其中包含了兩個並聯體以及 是N型二極體Dn，另一種是多晶石夕二極體t的；^體，—種 是以N+摻雜區52設於p型井7〇之中 尘一極體Dn 為N型二極體如的陰極，p+捧雜區5〇作為+摻雜區^作 。多晶石夕二極體設於P型井7〇上，因其-極體，極 疊的-個閑氧化層56以及一多晶石夕層58。多含有堆 較靠近Ρ+摻雜區5〇的部分區域，在CMOS製程曰^層中比 的P+離子佈值時，為相同的__p+佈值區 ^成源沒極 心雜有P型摻雜 第13頁
0516-6469TWF ； 90014 ； HUI.ptd 511270 五、發明說明（u) 物’稱為p型多晶矽區58b。多曰 晶：區IN+佈值區與P+佈值區可以部型多 ；〇 P ^ 58b ^ ^ a ^ ^ 58a^^ 二二極體Gn的陽極以及陰極。透過連接線路“多〗：：： 、日體Gn之陽極與N型二極體^之陽極相連，作 ^ ^成二極體之陽極；多晶石夕二極體：：ς i _極相連，作為並聯式㈣混成二極體之陰=:極體 體以1其2表圖二及苐第8=)圖:：個以㈣ =式型混成二極體的陽極，以_二極體如的 二耳H型混成二極體的陰極。第8 (c)圖中以多晶石夕二極 體Gn，陰極為串聯式N型混成二極體的陰極’以N型二 Dri的％極為串聯式N型混成二極體的陽極。 第9 (a)〜9(c)圖為本發明之N型混成二極體中的絕緣 Π二層實施之元件剖面圖，以及其相對應之元件符 號。第9(a)〜9(c)圖可以分別對應至第8(a)〜8(c)圖。 第8(a)〜8(c)與9(a)〜9(c)圖之一種佈局圖顯示於第1〇 圖中。第10圖中’本發明U型混成二極體設於一p型井中 70。中央的N+佈值區66定義了N+摻雜區52以及N型多晶矽 區58a。P+佈值區68位於外圍的位置，定義了 p+摻雜區5〇 以及P型多晶矽區58b。 比較先進的CMOS製程含有一種ESD離子佈值製程，用 0516-6469TWF ； 90014 ； HUI.ptd 第14頁 511270 五、發明說明（12) - 一 ’ 以覆蓋ESD防護元件的LDD結構。ESD離子佈值製程一般是 使重摻雜區形成DDD結構，可以提高該ESD防護元件的ESD 耐雙力。如此的ESD離子佈值製程同樣也可以適用於本發 明的混成二極體，用以覆蓋第5(a)〜5(c)、6(a)〜6(c) / 8(a)〜8(c)以及9(a)〜9(c)圖中的LDD結構。 先進的CMOS製程中，可能含有另一種ESI)離子佈值製 私丄用以加強PN接面處的摻雜濃度，藉以降低PN接面的逆 向崩潰電壓。如此，ESD防護元件在ESD事件時，其開啟速 度可以被加速。如此的ESD離子佈值製程同樣也可以適用 於本發明的混成二極體，用以降低第5(a)〜5(c)以及g(a)〜 6(c)圖中的p型二極體之逆向崩潰電壓、或是降低第8(a)〜 8(c)以及9(a)〜9(c)圖中的N型二極體之逆向崩潰電壓。 入埠ESI)防譜雷政 第11 (a)〜11 (d )圖為四個運用本發明之混成二極體的 輸出入埠ESD防護電路示意圖。第ii(a)圖中，並聯式p型 混成二極體用以箝制VDD至接合銲墊9〇的跨壓，並聯 此成一極體用以箝制V S S至接合銲塾的跨壓。第11 (匕）圖 中，初級 ESD 防護電路（primary ESD pr〇tectic)ri circuit )8 0係以一個並聯式p型混成二極體以及一個並聯式N型混 成二極體所構成。次級ESD防護電路（sec〇ndary ESD protection circuit)82也以一個並聯式p型混成二極體以 及一個並聯式N型混成二極體所構成。如同先前所述，並 聯式混成二極體在ESD時，其工作點電阻較小，所以具有 較高的ESD耐受力。第ii(c)圖以及第11((1)圖均以串聯式
0516-6469TWF ； 90014 ； HUI.ptd 第15頁 、發明說明（13) :::為ESD防護電路。其中，串聯式p型混成二極 用以箝合銲墊的跨壓，串聯式N型混成二極體 有較小m 銲墊的跨壓。因串聯式混成二極體具 負载沾欠“谷負載’所以能夠在沒有過度加重輸出入埠的 条件下’適當的提供輸出入璋之ESD如此 :叶特別適用於RF 1C的輸出入埠。 箝制雷跋 # ώΑ fl2(a)〜12(C)圖為三種以本發明之Ν型混成二極體實 )也，发電源線間箝制電路（p〇wer-rail ESD clamp 士。… #柃、、中、,，在正常的電源供應狀態時，所有的N型混成二極 々λΓ f皮逆向偏壓。第1 2 ( & )圖中係運用一逆向偏壓的並聯 混成二極體，第MU)以及12(C)圖中係運用逆向偏 =勺串聯式N型混成二極體。在正常電源供應操作時，VDI) ^ SS之間的跨壓並不足以使1^型混成二極體崩潰。當Μ〕 fVSS之間的跨壓超過^^型混成二極體之崩潰電壓時，n型 混成二極體便導通以釋放應力。同理，第13(a)〜13(c)圖 為二個以本發明之P型混成二極體實施的電源線間箝制 路。 第14(a)〜14(c)圖為三種以本發明之n型混成二極體實 知的電源線間箝制電路（power-rail ESD clamp circuit )’其中，在正常的電源供應狀態時，N型混成二極體均被 ，向偏壓，只是，VDD與vss之間的跨壓不足以使該等N型 此成一極體導通。第1 4 (a)圖中係運用數個順向偏壓、串 接在一起的並聯式N型混成二極體，第14(b)以及14(c)圖
511270 五、發明說明（14) 中係運用數個順向偏壓、φ接在一起的串聯式N型混成二 極體。當VDD與VSS之間的跨壓超過該等n型混成二極體所 構成的起始導通電壓（turn-on voltage，VQn)時（譬如說在 一ESD事件時），所有的n型混成二極體便導通以釋放應 力。堆疊的N型混成二極體之數目依電路設計的需求不同 而不同，並不侷限於圖示上的數目。同理，第l5(a)〜15 (c )圖為三種以本發明之p型混成二極體實施的電源線間箝 制電路。本發明所提出之N型混成二極體與p型混成二極體
可混合交錯使用在第14(a)〜14(c)或15(a)〜15(c)圖中的 ESD防護電路中。 整體1C之ESD防譜条統
在超大型積體整合電路（very large scaled integrated circuit，VLSI)中，對應不同的電路群 (circuit group)，往往用分開的、不同的電源線來提供 電能’以防止電路群所產生的雜訊透過共通（c〇mm〇n)的電 源線而互相干擾。然而，分開的電源線卻容易導致在電路 群之間的介面電路（interface circuit)產生不可預期的 ESD損害。為了避免IC的内部產生ES])損害，所以，分開的 電源線之間便需另外設置ESD連結元件（ESD —c〇nnecti〇n cell)來實踐整體IC的以!）防護系統。ESD連結元件的功能 在’於正常電源供應操作時，隔絕分開的電源線，於ESI) 事件時，連接該等分開的電源線，並提供ESD電流路徑。 —本發明的N型混成二極體或是p型混成二極體也可以用 來貫踐整體1C的ESD防護系統，如第16(a)〜16(c)以及17
511270 五、發明說明（15) = ^7(C)圖所示。在圖中，VDD1與VDD2為兩條分開的VDD /’、，VSS1與VSS2為兩條分開的VSS電源線。第i 6(a)〜 2(=)圖中，為了提供分開的電源線VDD(或VSS)之間的Esd 1流路徑，數個本發明之P型（或NS)混成二極體順向堆疊 ，聯於其間。至於堆疊串聯之混成二極體之數目決定於雜 汛邊際（noise margin)以及分開的電源線之間的電壓差。 如果，阻擋較大的雜訊邊際或是較大的電源線間電壓差， 則堆疊串聯的二極體數目就會多一些。在第16(a)〜16(c) 圖中，分開的VDD電源線之間的ESD連結元件均以p型混成 二極體構成，分開的VSS電源線之間的ESD連結元件均以N 型混成二極體構成。第1 6 (a)圖中運用了本發明之並聯式 混成二極體，第16(b)以及16(c)圖運用了本發明之串聯式 混成二極體。本發明的P型或是N型混成二極體並不侷^ ^ 使用於VDD電源線之間或是VSS電源線之間，第17(a)〜17 (c)圖即為分開的VDD電源線間以及分開的vss電源線間的 ESD連結元件均以P型混成二極體實施之電路圖。本發明提 出之P型與N型混成二極體應可混合交錯使用在該ESD連結 元件（ESD-connect ion cel 1 )中，不限定全部用p型或部用 N型混成二極體。 以第16(a)圖為例，當一正電壓的ES])脈衝出現於VDD2 而V S S1接地時，E S D電流有兩條可能的路徑，其一為由 VDD2到VDD1，然後再到VSS1，分別透過VDD電源線間之ESD 連結元件以及VDD1與VSS1之間的電源線間ESD箝制電路 9 2a ;另一由VDD2到VSS2，然後到VSS1，分別透過vDD2與
0516-6469TWF > 90014 ； HUI.ptd 第18頁 511270 五、發明說明（16)
VSS2之間的電源線間ESD箝制電路92b與VSS電源線間之ESD 連結元件。兩條路徑中觸發電壓較小的一條即為實際的 ESD電流路徑。 ’' ” 對於電源線配置更複雜的IC，運用ESD匯流線（bus)的 一種整體1(：之£81)防護系統顯示於第18(&)〜18(^)、19(&)
〜19(c)圖。VDD1〜VDD3表示分開的VDD電源線，VSS卜VSS3 表示々開的V S S電源線。V D D E S D匯流線以及v S S E S D匯流 線一 4又疋以較寬的金屬線實施，通常環繞整個晶片，以方 便連接於不同位置的電路群。VDD ESD匯流線與”8 ESD匯 流線之間設置了一個匯流線間箝制電路8 4。每一個高電壓 ESD連結電路連接於一個分開的電源線（vddi〜VDD3)與 V D D E S D匯流線之間。每一個低電壓£ $ d連結電路連接於一 個分開的VSS電源線（VSS卜VSS3)與vss ESD匯流線之間。
不論是高電壓ESD連結電路或是低電壓ESD連結電路均 可以運用本發明之混成二極體實施。第18(a)圖以並聯式p 型混成二極體作為高電壓ESD連結電路86a中之ESD連結元 件’以並聯式N型混成二極體作為低電壓ESD連結電路88a 中之ESI)連結元件；第18(b)以及18(c)圖以串聯式p型混成 二極體作為高電壓ESD連結電路（86b或86c)中之ES])連結元 件以串聯式N型混成二極體作為低電壓esd連結電路（88b 或8 8 c )中之ESD連結元件。第19(a)〜19(c)圖中的高電壓 EjD連結電路以及低電壓ESD連結電路均以p型混成二極體 Ά ^ 以上所提之高電壓ESD連結電路以及低電壓ESD連結 電路’亦可同時使用Ρ型與Ν型混成二極體混合交錯來組
511270 五、發明說明（17) 合，成為所需要之 第M(a)〜J9(c) ，叹，阳僻。 m泣綠pu々如* 圖中的電源線間ESD箝制電路Q9丄 匯抓線間柑制電路均可以運 电路92〜或是 線間ESD箝制電路實施。 弟12(a)〜15(c)圖中的電源 本發明雖以較佳實施例揭露如上，秋 本發明，任何熟習此項技藝者 ：：：非用以限定 範圍内，當T做歧許的更動|f不脫離本發明之精神和 圍虽視後附之中請專利範圍所界定者為準H月之保濩範 第20頁 0516-6469TWF ； 90014 ； HUI.ptd
Claims (1)
- J U2701· 一種混成二極體（hybrid diode)，包含有： 一第一半導體層； 一閘結構，設於該第一半導體層上，由一第二半導體 層堆疊於一絕緣層上所構成； 一第一N型摻雜區，形成於鄰近該閘結構之該第一 導體層之表面； 、了第二~型摻雜區，形成於該第二半導體層，該第一 以及第二N型摻雜區同屬於一n型佈值區； 第p型摻雜區，形成於鄰近該閘結構之該第一丰 導體層之表面；、了第二p型摻雜區，形成於該第二半導體層，該第一 以及第二p型摻雜區同屬於一 p型佈值區；以及 連接線路（inter-connection); 一其^，該第一N型摻雜區與該第一P型摻雜區係分別為 一第一一極體之一陰極以及一陽極； :第二N型摻雜區與該第二p型摻雜區係分別為一第二 一極體之一陰極以及一陽極；以及 ，，曰Ϊ連f Ϊ路並聯或串聯該第一與該第二二極體而形成 该混成一極體。 2 ·如申請專利範圍第1項之混成 一半導體層係為一 Ν型井。 極體，其中，該第3. 如申請專利範圍第2項之混成二極體，其中，該ν型 井係位於一 Ρ型基體（substrate)上。 4. 如申請專利範圍第！項之混成二極體，纟中，該第、申請專利範圍 一半導體層係為一 ρ型井。 5 ·如申請專利範圍第1項之混成二極體，其中，該絕 緣層係為一閘氧化層。 6 ·如申請專利範圍第1項之混成二極體，其中，該絕 、緣層係為^ 一場氧化層。 7·如申請專利範圍第1項之混成二極體，其中，該閘 結構係環繞該第一Ρ型摻雜區。 8·如申請專利範圍第1項之混成二極體，其中，該閘 結構係環繞該第一Ν型摻雜區。 ^ 9· 一種靜電放電（eiectr〇static discharge，ESD)防 w蔓電路’適用於一積體整合電路（integrated circuit)， 包含有： 至少一混成二極體（hybrid diode)，包含有·· 一第一半導體層； 一閘結構，設於該第一半導體層上，由一第二半導體 層設於一絕緣層上所構成； 、 一第一 N型摻雜區，形成於鄰近該閘結構之該第一半 導體層之表面； 一第二N型摻雜區，形成於該第二半導體層’該第一 以及第二N型摻雜區同屬於一N型佈值區； 一第一 P型摻雜區，形成於鄰近該閘結構之該第一半 導體層之表面； 、一第二P型摻雜區，形成於該第二半導體層，該第一 以及第二ρ型摻雜區同屬於一ρ型佈值區；以及川270 - _ 六、申請專利範圍 一連接線路； 其中，該第一N型摻雜區與該第一p 一第一二極體之一陰極以及一陽極； 雜區係分別為 該第二N型摻雜區與該第二p型摻 二極體之一陰極以及一陽極；以及’、。°係为別為—第二 該連接線路並聯或串聯該第一與該一 成該混成二極體； 、/ ——極體，以形 其中，該混成二極體之一陽極耦合至— ，該混成二極體之一陰極耦合至一第二接合銲:接合銲墊 一電源線 ’其中，該 電源線 第HI請專利範圍第9項之esd防護電路' 盆中，> 弟一接合鲜墊與該第二接合銲墊其中之一係為/、中，该 (power plate)，另—係為一輸出入接合銲塾'' 11.如申請專利範圍第9項之ESD防護電路 第一接合銲墊與該第二接合銲墊係為該κ之二 (power plate)。 12·如申請專利範圍第丨丨項之ESD防護電路，其中，於 一正常電源供應狀態時，該二電源線係被供電並逆向壓 该混成二極體。 =·如申請專利範圍第U項之ESD防護電路，其中，於 一正常電源供應狀態時，該二電源線係被供電並順向偏壓 该混成二極體。 14·如申請專利範圍第13項之ESD防護電路，其中，該 ESD防護電路包含有複數個相串聯之混成二極體，具有一 主陽極以及一主陰極，分別耦合至該二電源線。 第23頁 0516-6469TWF ； 90014 ； HUI.ptd 511270 六、申請專利範圍 ' 〜 =·如申請專利範圍第11項之ESD防護電路， 正¥電源供應狀態時，該二電源線係接受相同 1 6·如申請專利範圍第1 5項之ESD防護電路， ESD胃防護電路包含有複數個相串聯之混成二極體， 主1%極以及一主陰極，分別耦合至該二電源線。 其中，於 的電壓。 其中，該 具有一 1 7·如申請專利範圍第1 5項之ESD防護電路，其中，該 一電源線係分別為一第一電源線以及一第二電源線，該I〔 另包合有一第三電源線，於一正常電源供應狀態時，係接 受與該第一電源線不相同的電壓，該ESD防護電路另包含有一電源線間箝制電路，耦接於該第一電源線以及该n 電源線之間，用以箝制該第一電源線以及該第三=: 間的跨壓。 电綠綠之 18· —種ESD防護系統，適用於一積體整合電 包含有： U ; 一相對高電壓ESD匯流線（bus); 一相對低電壓ESD匯流線（bus); 一匯流線間箝制電路，耦接於該相對高電壓ESD匯流 線以及該相對低電壓ESD匯流線之間；一南電壓E S D連結電路’ I馬接於該相對高電壓£ § j)匯流 線與一高電壓源線之間； 一低電壓ESD連結電路，耦接於該相對低電壓esd匯流 線與一低電壓源線之間；以及 一混成二極體’設於該兩電壓E S D連結電路與該低電 壓ESD連結電路其中之一内，包含有：0516-6469TWF ； 90014 ； HUI.ptd 第24頁 511270 六、申請專利範圍 一第一半導體層 一閘結構，設於該第一半導體層上，由— 層設於一絕緣層上所構成； 導體 一第一 N型摻雜區，形成於鄰 導體層之表面； 岡、、。構之该4 一半 第一N型摻雜區，形成於該第二半，》 以及第型摻雜區同屬於一N型佈值區；_曰μ弟一 導㈣C雜區’形成於鄰近該閘結構之該第-半 第一Ρ型摻雜區’形成於該第二半，# 以及第二Ρ型摻雜區同屬於一 ρ型佈值區；以及曰〜弟一 連接線路（inter-connection); 第 第—N型摻雜區與該第一p型摻雜區係分別為 一一極體之一陰極以及一陽極； … 該第二Ν型摻雜區與該第二ρ型摻雜區係分別 二極體之一陰極以及一陽極；以及 一 該連接線路並聯或串聯該第一與該第二二極體， 成該混成二極體。 / 19.如申請專利範圍第18項之ESD防護系統，盆 ESD防護系統包含有： ’、 〃 複數高電壓ESD連結電路，分別耦接於該相對高電壓 ESD匯流線與複數高電壓源線之間；以及 複數低電壓ESD連結電路，分別耦接於該相對低電壓 ESD匯流線與複數低電壓源線之間；511270 六、申請專利範圍 其中，該混成二極體係設於該等高電壓ESD連結電路 與該等低電壓ESD連結電路其中之一内。11111 0516-6469TWF ； 90014 ； HUI.ptd 第26頁
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| TWI743384B (zh) * | 2018-07-31 | 2021-10-21 | 立積電子股份有限公司 | 反並聯二極體裝置 |
| US11450656B2 (en) | 2018-07-31 | 2022-09-20 | Richwave Technology Corp. | Anti-parallel diode device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6590264B2 (en) | 2003-07-08 |
| US20030075763A1 (en) | 2003-04-24 |
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