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TW468273B - Semiconductor integrated circuit device and method for manufacturing the same - Google Patents

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TW468273B
TW468273B TW087104981A TW87104981A TW468273B TW 468273 B TW468273 B TW 468273B TW 087104981 A TW087104981 A TW 087104981A TW 87104981 A TW87104981 A TW 87104981A TW 468273 B TW468273 B TW 468273B
Authority
TW
Taiwan
Prior art keywords
insulating film
gate
film
field
semiconductor
Prior art date
Application number
TW087104981A
Other languages
English (en)
Inventor
Kouzou Watanabe
Atsushi Ogishima
Masahiro Moniwa
Shunichi Hashimoto
Masayuki Kojima
Original Assignee
Hitachi Ltd
Hitachi Ulsi Engineering Co Lt
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Hitachi Ltd, Hitachi Ulsi Engineering Co Lt filed Critical Hitachi Ltd
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Description

4 6 B 2T 3 A7 B7 經濟部中央樣準局員工消費合作社印笨 五、發明説明ζ ) 技術領域 本發明係有關於一種半導體積體電路裝置及其製造技 術，特別是有關於一種適用在D RAM (Dynamic Random ACCESS Memory)或是可電氣式更寫之不揮發性記憶體的高 積體化以及高性能化、或是搭載了邏輯電路與DRAM| 或是可電氣式更寫之不揮發性記憶體的高積體半導體積體 電路裝置的有效技術。 背景技術 代表大容量記憶體的半導體記憶體則有DRAM。該 D RAM的記憶體容量則有愈來愈增加的傾向，伴隨此， 由提高DRAM之記憶格的積體度的觀點來看，則必須朝 小記憶格之專有面積的方向邁進。 但是，在DRAM之記憶格中之資料儲存用電容元件 (電容器）的積蓄電容値，由考慮DRAM的動作範圍或 是軟體錯誤等的觀點來看，不管是第幾代，都必須要有一 定的量，而已知一般無法按照比例縮小。 在此 > 乃開發出在被限制之小的占有面積內能夠確保 必要之積蓄電容的電容器構造。該構造則是經由電容絕緣 膜將由多矽等所形成的2層的電極重叠在一起，而採用所 謂之堆疊電容器等的立體的電容構造。_ 堆疊電容器一般採用將電容電極配置在記憶格之選擇 Μ I S F E T ( Metal Insulator Semiconductor Field Effect Transistor)之上層的構造，此時，除了可以在小的占有面積 (請先閏讀背面之注意ί項再填寫本頁) 装'
-T 本紙張尺度適用中國國家樣準< CNS > Α4規格（210Χ297公釐） -4- 經滴部中央揉隼局貝工消费合作社印製 __B7_五、發明説明（2 ) 下確保大的積蓄電容外，也具有只需要小的積蓄電容的特 徵。 該堆叠電容器構造，具有例如將電容器配置在位元線 的上方之所謂的Capacitor Over Bitline，以下簡稱爲COB )的構造，以及將電容器配置在位元線之下方的Capacitor under Bitline，以下簡稱爲C U B )的構造》 該些之COB、 CUB構造的DRAM，由於爲了防 止在其電容器用連接孔內的導體膜或是位元線不會與字元 線發生短路而必須要形成該連接孔•因此要考慮連接孔之 位置對準等因素，而必須將彼此鄰接之字元線的間隔稍微 擴大某種程度，因而會防礙到元件積體度的提升或是晶片 尺寸的縮小。因此爲了要實現高積體化，必須要有高度的 對準技術以及過程管理。 在此爲了要避免該問題，則有藉著以由與氮化膜等之 層間絕緣膜不同的絕緣材料來被覆字元線的上面以及側壁 ，而藉由針對電容器用連接孔以及位元線連接孔實施蝕刻 處理•相對於字元線進行自我整合而形成的技術。 該技術，在針對電容器用連接孔以及位元線連接孔實 施蝕刻處理而進行穿孔時，則即使該連接孔在平面上碰到 字元線*但由於在字元線之四周的氦化膜可以當作阻止蝕 刻膜來使用，因此，字元線不會自該連ή孔露出，而能夠 形成連接孔》 此沐，有關相對於字元線進行自我整合而形成電容器 用連接孔以及位元線連接孔的技術，則記載於特開平9 _ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210Χ297公釐） -5- 4 6 8 2T 3 Α7 經濟部中央橾準局員工消費合作社印衮 Β7五、發明説明) 55479號公報。 但是本發明人針對上述相對於字元線進行自我整合而 形成電容器用連接孔或是位元線連接孔的技術進行檢討。 雖然以下並非是周知的技術，但是爲經本發明人所檢討的 技術，其槪要內容如下。 上述之D RAM係由以下之製程所形成。 首先，在半導體基板上經由閘極絕緣膜形成導體層。 在該導體層上堆積第1氮化膜。藉由以相同的掩罩針對第 1氮化膜與導體膜實施圖案，而形成記憶格選擇用 MI SFET的閘極與周邊電路用MI SFET的閘極》 在此被配置在記憶格陣列之行方向的多個記憶格的閘極則 一體地被形成，而當作DRAM的字元線來使用。接著則 相對於記憶格選擇用Μ I S F E T的閘極與周邊電路用 Μ I S F Ε Τ的閘極進行自我整合而形成記憶格選擇用 MISFET以及周邊電路用MISFET的低濃度半導 體領域，接著則在半導體基板上堆積第2氮化膜，藉由對 第2氮化膜實施異方性蝕刻，而在記憶格選擇用 MI SFET的閘極與周邊電路用MI SFET之閘極的 側壁形成氮化膜的側壁間隔膜。相對於側壁間隔膜進行自 我整合而形成周邊電路用Μ I S F Ε T的高濃度半導體領 域。在半導體基板上堆積氧化膜系的閘®絕緣膜，而在記 憶格領域中，相對於字元線進行自我整合而開口形成位元 線連接孔以及電容器用連接孔。針對該層間絕緣膜開口形 成位元線連接孔以及電容器用連接孔的過程，由於是在構 表紙乐尺度適用中國國家樣準（CNS ) Α4規格（2丨0X297公釐） ~ (請先閲讀背面之注意事項再填寫本頁) 4 6 8 273 經满部中央樣隼局貝工消费合作社印裝 A7 B7五、發明説明Q ) 成側壁之氮化膜與構成層間絕緣膜之氧化膜的蝕刻選擇比 變大的條件下進行，因此字元線不會露出，而可以形成位 元線連接孔以及電容器用連接孔》 另一方面，爲了要提高D RAM之記憶格的積體度， 必須使字元線的間隔變小。若在該字元線間隔變小的字元 線上堆積一定膜厚的上述第2氮化膜時|則在記憶格領域 中，字元線之間會完全爲第2氮化膜所掩埋，爲了要形成 側壁間隔膜，即使是實施異方性蝕刻•半導體基板的表面 也不會露出。又會有露出面積變得非常的小，而與位元線 或是電容器電極的接觸電阻變大的問題。 又在記億格選擇用Μ I S F Ε Τ的閘極與周邊電路用 Μ I S F Ε Τ之閘極的側壁所形成的側壁間隔膜，則決定 具有LDD構造之周邊電路用Μ I S F Ε Τ之低濃度半導 體領域的長度，當該側壁間隔膜的寬度變小時，則周邊電 路用MI SFET的短通道會變得顯著，但是卻有源極/ 汲極之間的阻止擊穿耐壓降低的問題。因此，用於形成側 壁間隔膜之第2氮化膜的膜厚必須要在一定的厚度以上。 亦即，爲了要確保MISFET的一定的性能，必須 要使L DD構造能夠最佳化。在D RAM之記億格選擇用 Μ I S FET的微細化中，當減小側壁間隔膜的寬度時， 爲了要防止周邊電路用Μ I S F Ε Τ的ϋ度半導體領域 越過低濃度半導體領域而擴散，側壁間隔膜的寬度必須要 在一定的寬度以上。亦即，側壁間隔膜的寬度有其下限。 另一方面，當隨著記憶體陣列的微細化進展時，則閘 <請先聞讀背面之注^^項再填寫本頁) 本紙張尺度適用中國國家榡準（CNS ) Α4規格（210Χ297公釐） 經濟部中央樣隼局負工消費合作社印製 8 27 3 a? ____B7 _______五、發明説明（5 ) 極的間隔，亦即，鄰接之記億格之選擇Μ I S F E T之間 的間隔必然也會變得狹窄，且自我整合被連接之部分的寬 度也會變得狹窄。由於連.接面積的狹小化會導致接點電阻 的顯著增加，會產生側壁間隔膜的寬度要儘量小的要求。 該要求正好與要實現被最佳化之L D D構造的要求相反， 極端的情形下，若是想要實現被最佳化的LDD構造時， 則在記憶體陣列領域中，鄰接的側壁間隔膜會重疊，而產 生無法實現自我整合連接孔的狀況。 本發明之目的在於針對搭載了DRAM之半導體積體 電路裝置，提供一除了使DRAM之記憶格微細化且高積 體化外，也能夠進行高速動作的半導體榱體電路技術。 本發明之其他的目的在於針對除了 DRAM之外*也 搭載了可電氣式更寫之不揮發性記憶體的半導體積體電路 裝置，提供一除了使記憶格微細化且高積體化外，也能夠 進行高速動作的半導體橫體電路技術。 本發明之又一其他目的在於提供在實施連接孔開孔之 際可以防止半導體基板之元件分離領域被溫度蝕刻，且信 賴性高的半導體檳體電路技術。 本發明之又一其他目的在於針對搭載了DRAM以及 可電氣式更寫之不揮發性記憶體的半導體積體電路裝置， 提供一可以簡化其製程的技術* 本發明之又一其他的目的在於針對己搭載了DRAM 之半導體積體電路裝置，提供一除了使DR A Μ的記憶格 微細化，且高積體化外，也能夠提高周邊電路用 (請先聞讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標隼{ CNS ) Α4规格（2丨ΟΧ297公釐} -8 - 經濟部中央梯準局負工消費合作社印51 6 8 273 A7 B7五、發明説明（g ) Μ I S F E T的信賴性的半導體檀體電路技術》 本發明之目的在於提供一除了連在被高積體化之 DRAM的記憶格領域中可以自我整地形成連接孔外，也 可以連接孔底部之元件分離領域被過度蝕刻的技術。 又，本發明之其他的目的在於當除了自我整合形成連 接孔外，也能夠防止連接孔底部之元件分離領域被過度蝕 刻時•可以提髙其連接孔之加工範圍的技術》 又，本發明之其他的目的在於當除了自我整合形成連 接孔外，也能夠防止連接孔底部之元件分離領域被過度蝕 刻時|可以抑制過程增加的技術。 又，本發明之其他的目的在於提供一除了實現半導體 積體電路裝置的高積體化外，也可以提高DRAM的更新 特性以及記憶格領域之電晶體特性的技術。 本發明之上述以及其他的目的與新的特徵，則可以根 據本說明書的記載以及所附圖面而明白。 發明的揭露 在本發明所揭露的發明中，若要針對代表者之槪要內 容簡單地說明時則如下所述。 本發明之半導體積體電路裝置，其主要具有：包含經 由閘極絕緣膜被形成在半導體基體之主®上的閘極以及與 上述閘極下部之上述半導體基體之主面之通道領域相接之 半導體領域的第1 Μ I S F E T ; 包含經由閘極絕緣膜被形成在上述半導體基體之主面 {請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準（CNSM4規格（210X297公釐） -9- ό 213 Α7 經濟部中央樣準局貝工消费合作社印聚 —__Β7_五、發明説明卜) 上的閘極，與上述閘極下部之上述半導體基體之主面的通 道領域相接的低濃度半導體領域，以及設在上述低濃度半 導體領域之外側的高濃度半導體領域的第2Μ I S F Ε Τ 其特徵在於：在第1以及第2ΜΙSFET之上述閘 極之上面形成間隙絕緣膜，在上述第2Μ I S F Ε Τ之閘 極的側面則形成有由第1絕緣膜所形成的第1側壁，以及 在其外側由與上述第1絕緣膜不同的構件所形成的第2絕 緣膜所形成的第2側壁， 用於連接上述第1Μ I S F Ε Τ之半導體領域與形成 在上述第1ΜΙSFET之上層的構件的導體部，乃相對 於由上述第2絕緣膜所形成的第3側壁呈自我整合地被形 成， 而上述高濃度半導體領域則相對於由上述第2絕緣膜 所形成之第2側壁呈自我整合地被形成》 根據該半導體積體電路裝置，在閘極側面形成第1以 及第2絕緣膜，有關第1ΜΙ SFET，係使與在其上層 所形成之構件的連接部相對於由第1絕緣膜所形成的第3 側壁進行自我整合而形成，有關第2MI SFET，係使 高濃度半導體領域相對於由第2絕緣膜所形成的第2側壁 而形成，藉此可以提高半導體積體電路裝置的積體度以及 其性能。 亦即，藉著由第1絕緣膜所形成的第3側壁，可以確 保用於連接第1MISFET的半導體領域與在第1 I 11 I H ϋ ^ (請先閱讀背面之注f項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- 4 6 B 27 3 經濟部中央櫺率局負工消费合作社印笨 A7 B7_五、發明説明) M I S F E T之上層所形成之構件的導體部的自我整合性 ，藉著由第2絕緣膜所形成的第2側壁，可以使對於在形 成第2ΜΙ SFET之所.謂的L D D時爲必要之高濃度半 導體領域的位置得以最佳化，而能夠保持第2 MISFET的性能於高水平。亦即，第1絕緣膜可以使 用對於作爲一般之層間絕緣膜之材料的矽氧化膜具有蝕刻 選擇比之例如矽氮化膜，而第2絕緣膜可以使用具有在形 成LDD時必須具備之阻止注入離子能力的矽氧化膜，第 2絕緣膜不會成爲在相對於第1ΜΙSFET進行自我整 合接合時的障礙另一方面，相對於第2MI SFET，第 1以及第2絕緣膜則可以當作用於形成L DD之有效的間 隔（space )來使用。因此，至於第1絕緣膜，則不需要考 慮設計對於形成LDD構造爲必要的間隙，由於只要是一 足以實現自我整合連接的膜厚，因此可以減低其膜厚，而 且高積體地形成第1MI SFET，另一方面，至於第2 絕緣膜，則不需要考慮到在第1MISFET形成領域中 之閘極配線之間的間隔，而可以形成足夠保持第2 Μ I S F E T之性能的厚度的側壁間隔膜，而可以提高第 2ΜΙSFET的性能。 此外，第1絕緣膜則當作被形成在閘極之側面，而由 矽氮化膜所形成的第1以及第3側壁間_膜，而第2絕緣 膜則當作挾著第1側壁間隔膜而被形成在閘極的側面，而 由矽氧也膜所形成的第2側壁間隔膜。 又，第1絕緣膜則當作被形成在包含閘極之側面的半 ---------^------,1T------^ (請先閲讀背面之注意事項再磧寫本頁) 本紙張尺度適用中國固家標準（CNS ) Α4规格（210Χ297公釐〉 -11 - 468273 A7 B7 經濟部中央樣率局負工消費合作社印聚 五、發明説明（g ) 導體基板的矽氮化膜，第2絕緣膜則當作挾著矽氮化膜而 被形成在閘極的側面，而由矽氧化膜所形成的第2側壁間 隔膜》此時，在開口形成連接孔MISFET之連接孔時 ，則將蝕刻過程分成用於對矽氧化膜實施蝕刻的第1蝕刻 過程以及對矽氮化膜實施蝕刻的第2蝕刻第2階段蝕刻過 程•而能夠將矽氮化膜當作第1蝕刻過程中的阻止蝕刻膜 來使用。如此般藉由將蝕刻過程分成2個階段，除了可以 使第1蝕刻過程確實地開口外，在第2蝕刻過程，則可以 防止被過度蝕刻。 更者，本發明之半導體積體電路裝置，第2 MI SFET包含N通道MI SFET以及P通道 Μ I S F E T，可以設成具有 C (Complementary) MI SFET構造者。根據該半導體積體電路裝置，可以 藉由Μ I S F E T構造形成高性能且低消耗電力的半導體 積體電路裝置，藉由第2ΜΙ SFET，不只是DRAM 的周邊電路，也可以構成邏輯電路，可以設成記憶體以及 邏輯元件混載形式的半導體積體電路裝置。 (2 )本發明之半導體積體電路裝置，係在上述（1 )記載的半導體積體電路裝置中，將第1MI SFET當 作被配置在D R AM單元之記憶體陣列領域的D RAM的 選擇MI SFET，而將在第IMI sfET之上層所形 成的元件當作D R AM的積蓄電容或是位元線。 根據如此之半導體積體電路裝匱，可以設成除了能夠 提高DRAM記憶格的積體度外，也可以提高由上述第2 (請先閱讀背面之注^^項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇>；297公漦} •12- 4 6 8 273 A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（1〇 ) Μ I S F Ε Τ 所形成之 周 邊 電 路的 性能 而 可以 進 行高 速 動作的 D R A Μ積 體電 路 裝 置 〇 又 ，被 摻雜到 選擇 Μ I S F Ε Τ 之 半 導 體 領 域 的雜 質 爲磷 而在第 2 Μ IS F Ε Τ 中 之 Ν 通 道 型 Μ I S F Ε Τ 的低 濃 度半 導 體領域或 高 濃 度半 導體 領域至 少 摻 雜 有砷 0 又Ν 通 道型 Μ IS F E 丁 包含 第 1 Ν 通 道 型 Μ I S F Ε Τ 與第 2 Ν通 道 型Μ IS F Ε Τ 第 1 N 通 道 型 Μ I S F Ε Τ包含 已被摻 雜有 砷的低 濃 度半 導 體 領 域 以 及 已 被摻雜 有 砷的 高 濃度半 導體領域 第 2 Ν 通 道 型 Μ I S F E Τ可以 包含 已 被摻 雜 有磷 的低 濃 度半 導 體 領 域以 及 已 被摻雜有砷 的高 濃度半 導 體領 域。 更 者 第 1 Ν 通 道 型 Μ I S F Ε Τ ，在低 濃度 半 導體 領域 之 下部與 高 濃 度 半 導 體 領域相接 之 領域 則 包含 已 被摻 雜有 硼 的 領 域 而 第 2 Ν 通 道 型 Μ I S F Ε Τ 可以 設 成不 包含 已 被 摻 雜 有 硼 的 半 導 體領域 ϋ 如 此般 藉由 將被 摻 雜 到 選 擇 Μ I S F Ε Τ 之 半導 體 領域 的 雜質 設 成磷 ，可以 提 高 選 擇 Μ I S F Ε Τ 的耐壓 減少 源 極、 汲 極之 間的 漏 電 流 能夠 提 高 D R A Μ 的更 新 特性 〇 又藉 由 在第 1 N 通 道 型 Μ I S F Ε Τ 的低 濃 度半 導 體領 域 以及 高 濃度 半導 體 領 域 兩 者 摻 入 砷 可 以 縮 短第 1 Ν通 道 型Μ I S F Ε T 的 通 道 長 度 藉 由 在 第 2 Ν 通道 Μ I S F Ε Τ 的低 濃度半 導 體領域摻入詉 在 高 濃 度半 導 體領 域摻入 砷 ，可 以將 第 2 Ν 通 道 型 Μ I S F E Τ 設成 高 耐壓 的 MI S F Ε T。 更 者 藉 由 在 第 1 Ν 通 道 Μ I S F Ε Τ 形成作爲 擊 穿 膜 而 經 摻雜有 硼 的 半 導 體領 域 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公嫠） d 6 8 273 A7 B7 經濟部中央榇準局眉工消費合作社印聚 五、發明説明(11 ) ，可以縮短通道的長度，藉由在第2 N通道型Μ I S F E Τ不設置阻止擊穿膜，更可以提高其耐壓特性。 又，在選擇MISF£T之半導體領域的表面不形成 金屬矽化物層，而在高濃度半導體領域的表面可以形成金 屬矽化物層》藉由在選擇Μ I S F E T之半導體領域的表 面不設置金靥矽化物層•而抑制通道之間的漏電流，且能 夠形成具有優良之更新特性的DRAM，藉由在高濃度半 導體領域的表面設置金屬矽化物層，可以減低在第2 Μ I S F E T之連接孔中的連接中電阻以及半導體領域的 面電阻，可以設能夠進行高速動作的MI SFET，而能 夠提高半導體積體電路裝置的性能。 更者，選擇Μ I S F Ε Τ之閘極絕緣膜的膜厚可以設 成較第2Μ I S F ΕΤ之閘極絕緣膜的膜厚爲厚。藉由將 第2Μ I S F Ε Τ之側壁間隔膜的膜厚設薄，可以縮短第 2ΜΙ SFET的通道長度，藉由加厚選擇MI SFET 之閘極絕緣膜的膜厚，可以得到具有優越耐壓性能的 MI SFET，形成具有優越更新特性的DRAM»此外 ，縮短第2M I S F ET的通道長度具有增加 Μ I S F Ε T之驅動電流的作用，具有可以設成高性能， 亦即可以進行高速動作之半導體積體電路裝置的效果。 (3 )本發明之半導體積體電路裝置，係在上述（1 )記載的半導體積體電路裝置中，第1ΜΙ SFET，可 以設成被配置在其中之閘極絕緣膜爲隧道絕緣膜，而在閘 極則包含浮動閘極以及經由絕緣膜被形成在浮動閘上之控 {請先聞讀背面之注f項再填寫本頁) 裝. >11 本纸張尺度適用中國國家標準（CNS > A4规格（210X297公釐） -14- 經满部中央標準局貝工消费合作社印繁 6 8 27 3 a7 __B7五、發明説明L ) 制閘極的不揮發性記憶體的記憶體陣列領域上的浮動閘型 Μ I S F E T。 根據該半導體積體電路裝置，與在上述（2 )記載之 DRAM同樣地，除了可以使不揮發性記憶體之記憶體陣 列領域高積體化外，也可以提高由第2MISFET所構 成之不揮發性記億體之周邊電路Μ I S F E T的性能。 此外，第2ΜΙSFET之閘極絕緣膜的膜厚可以設 成較第1ΜΙSFET的閘極絕緣膜的膜厚爲厚。如此般 ，藉由加厚第2Μ I S F ΕΤ之閘極絕緣膜的膜厚，可以 將一般在高電壓下被驅動之不揮發性記憶體的周邊電路用 MI SFET設成高耐壓的MI SFET。 (4 )本發明之半導體積體電路裝置，乃包含在上述 (2 )以及（3 )中所記載的DRAM以及不揮發性記憶 體。亦即，第1MISFET包含選擇MISFET以及 浮游閘型Μ I S F E T等兩者。 根據該半導體積體電路裝置，可以在DRAM以及不 揮發性記憶體之記憶體陣列領域實現高積體化，而在該些 周邊電路或是邏輯電路領域中形成經提高性能的半導體積 體電路裝置。 此外，DRAM的位元線與被形成在浮動閘型 MI SFET之上層的配線，可以在同一齒過程中被形成 β藉此可以縮短過程。 又選擇MI SFET、浮動閘型MI SFET、用於 驅動DRAM之周邊電路或邏輯電路的Μ I SFET、以 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度遑用申S國家標準（CNS ) Α4規格（210X297公羞） -15- 經濟部中央梂準局負工消費合作社印製 4 r；3 27 3 A7 _______ B7___五、發明説明（13 ) 及用於驅動浮動閘型Μ I S F E T之周邊電路之 Μ I S F Ε Τ的各閘極絕緣膜的膜厚則彼此不同，用於驅 動浮動閘型Μ I S F ΕΤ之周邊電路之Μ I S F Ε Τ的閘 極絕緣膜的膜厚則較浮動閘型Μ I S F Ε Τ之閘極絕緣膜 的膜厚爲厚，而浮動閘型Μ I S F Ε Τ之閘極絕緣膜的膜 厚則較選擇Μ I S F Ε Τ之閘極絕緣膜的膜厚爲厚，而選 擇Μ I S F Ε Τ之閘極絕緣膜的膜厚則較用於驅動 DRAM之周邊電路或是邏輯電路之Μ I S F Ε Τ之閘極 絕緣膜的膜厚爲厚。藉此，針對選擇MI SFET、浮動 閘型MI SFET、用於驅動DRAM之周邊電路或是邏 輯電路之MI SFET、以及用於驅動浮動閘型 MI SFET之周邊電路的MI SFET等各 Μ I S F Ε T可以設定出閛極絕緣膜的最佳厚度。 此外，在上述（1 )〜（4)記載的半導體積體電路 裝置，在形成有第2Μ I S F Ε Τ的領域可以形成用於覆 蓋第2Μ I S F Ε Τ以及半導體基體的矽氮化膜。 根據該半導體積體電路裝置，在周邊電路或是邏輯電 路領域中，由於在半導體基體上形成矽氮化膜，因此，即 使在半導體基體的元件分離領域上形成連接孔的情形，在 元件之間也不會發生漏電流。結果，可以防止半導體積體 電路裝置發生不良情況，而能夠提高其#賴性以及性能。 (5 )本發明之半導體積體電路裝置之製造方法•包 含 (a )在半導體基體的主面形成閘極絕緣膜的過程； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------------、訂------^ (請先閲讀背面之注意ί項再填寫本頁) -16 - 經濟部中央標车局員工消費合作社印製 A7 B7 五、發明説明（14 ) (b )在上述閘極絕緣膜上形成閘極以及間隙絕緣膜 的過程： (c )相對於上述閘極進行自我整合而形成第1以及 第2M I S F E T之低濃度半導體領域的過程； (d )在上述閘極的側面形成第1側壁間隔層的過程 * r (e )在上述第1側壁間隔層的外側形成第2側壁間 隔層的過程； (f )相對於上述第2MI SFET之上述第2側壁 間隔層進行自我整合而形成高濃度半導體領域的過程； (g )在上述半導體基板的整面堆積由矽氮化膜所構 成之層間絕緣膜的過程； (h)相對於上述第1MISFET之上述第1側壁 間隔層進行自我整合而對上述層間絕緣膜以及上述第2側 壁間隔膜層進行蝕刻，而開口形成連接孔的過程； (i )在上述連接孔形成導體部的過程。 又，本發明之半導體積體電路裝置之製造方法|包含 (a )在半導體基體的主面形成閘極絕緣膜的過程； (b )在上述閘極絕緣膜上形成閘極以及間隙絕緣膜 的過程； (c )相對於上述閘極進行自我整合商形成第1以及 第2M I S F E T之低濃度半導體領域的過程； (d )在包含上述閘極之側面的上述半導體基體的整 面堆積矽氮化膜的過程： (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中S國家標準{ CNS ) A4规格（210X297公釐） -17- ά 6 8 27 3 Α7 Β7 鯉漪部中央榡準局貝工消費合作社印掣 五、發明説明（15 ) (e)在挾著上述矽氮化膜之上述閘極的側面形成側 壁間隔層的過程； (f )相對於上述第-2 Μ I S F E T之上述側壁間隔 層進行自我整合而形成高濃度半導體領域的過程； (g) 在上述半導體基板的整面堆積由矽氮化膜所構 成之層間絕緣膜的過程； (h) 相對於上述矽氮化膜進行自我整合|對上述層 間絕緣膜以及上述側壁間隔膜實施蝕刻而形成開口，更者 則對上述開口部的上述矽氮化膜實施蝕刻而開口形成連接 孔的過程； (i )在上述連接孔形成導體部的過程。 根據該半導體積體電路裝置之製造方法，可以形成在 上述（1)記載之半導體積體電路裝置。 (6 )本發明之半導體積體電路裝置之製造方法，係 在上述（c)過程中，將磷注入到第1ΜΙSFET的半 導體領域，而在第2ΜΙSFET之低濃度半導體領域中 之至少1個以上的低濃度半導體領域注入砷，根據該半導 體積體電路裝置之製造方法，可以提高第1ΜΙ SFET 的耐壓，對於在第2MISFET的低濃度半導體領域注 入了砷者而言，可以縮短通道的長度。 又，在上述（a )過程中，第1MI SFET的閘極 絕緣膜與第2M I S F E T的閘極絕緣膜係在相同的過程 中被形成。 此時，可以縮短閘極絕緣膜的形成過程以及簡化過程 -I I I I I I I 裝— — (請先閲讀背面之注意事項再>寫本頁)
*1T 線 本紙張尺度適用中國國家揉準（（：邮）八4规格（2丨0><297公釐> -18- 4 6 8 27 3 Α7 Β7 經濟部中央標隼局負工消f合作社印製 五、發明説明（j6 ) 〇 又，在（a )過程中之閘極絕緣膜的形成，可以包含 在形成有第1以及第2MJ SFET的領域形成第1閘極 絕緣膜的過程，選擇性地除去在形成有第2M I S F E T 域中之第1閘極絕緣膜的過程，在形成有第2 MISFET之領域形成第2閘極絕緣膜的過程。此時， 第1以及第2MISFET之閘極絕緣膜的膜厚可以彼此 不同•由於在形第1閘極絕緣膜後才形成第2閘極絕緣膜 ，因此*可以將第2閘極絕緣膜形成較第1閘極絕緣膜爲 薄。 (7 )本發明之半導體積體電路裝置之製造方法，在 上述（5 )記載之半導體稹體電路裝置之製造方法中，將 閘極絕緣膜設成構成不揮發性記憶體之浮動閘型 Μ I S F Ε Τ的隧道絕緣膜，在形成閘極時，則包含在隧 道絕緣膜上形成浮動閘型Μ I S F Ε Τ之浮動閘極的過程 以及浮游閘極上經由絕緣膜形成浮游閘型Μ I S F Ε Τ之 控制閘極的過程。根據該半導體積體電路裝置之製造方法 ，形成可以在記憶體陣列領域中實現高積體化，且在周邊 電路領域中實現高性能化的不揮發性記憶體。 (8 )本發明之半導體積體電路裝置之製造方法，在 上述（5)或（6)記載的半導體積體m路裝置之製造方 法中，在（a )過程之前，具有在半導體基體的主面上形 成構成不揮發性記億體的浮游閘型Μ I S F Ε T的隧道絕 緣膜，而在隧道絕緣膜上形成浮游閘型Μ I S F Ε Τ之浮 本紙張尺度適用中國國家榡準（CNS )戍4規洛（210Χ297公釐) ---------裝------訂------泉 (請先閱讀背面之注意事項再填寫本頁} -19- 4 6 8 273 經滴部中央橾率局員工消費合作社印袈 A7 B7五、發明説明（17 ) 游閘極的過程。 根據該半導體積體電路裝置之製造方法，可以製造出 混合載有在記憶體陣列領域中實現高積體化，且在周邊電 路領域中實現高性能化的DRAM以及不揮發性記憶體的 半導體積體電路裝置。 此外，在（b )過程中之閘極的形成以及浮游閘型 Μ I S F E T之控制閘極的形成則是在同一個過程中進行 *而可以簡化過程》 (9 )本發明之半導體積體電路裝置之製造方法，係 在上述（5 )〜（8 )記載之半導體積體電路裝置之製造 去方法中，在（g )過程之前，具有在形成有第2 MI SFET的領域堆積第2的氮化膜，而在以針對第2 的氮化膜選擇蝕刻選擇比爲條件下，針對形成.有用於連接 矽第2M I S F E T與形成在其上層之構件之導電部的領 域的層間絕緣膜實施蝕刻而形成開口，更者則對開口底部 的第2矽氮化膜實施蝕刻而開口形連接孔，而形成導電部 的過程。 根據該半導體積體電路裝置之製造方法，藉由第2矽 氮化膜來阻止層間絕緣膜的蝕刻，由於與層間絕緣膜相比 較可以設成極薄的第2矽氮化膜能夠以後才進行蝕刻，因 此過度蝕刻量只需要相當於第2矽氮化ΐϋ膜厚的1/2 即已足夠，即使是連接孔碰到半導體基體的元件分離領域 的情況，元件分離領域也不會被過度蝕刻。結果，除了可 以確保在蝕刻過程中的製程範圍外，也能夠確保元件分離 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家楳_ <CNS) Α4規格（2丨0；<297公釐） -20- d 6 8 273 A7 B7___ 五、發明説明（18 ) 領域的元件分離性能，可以確保半導體積體電路裝置的性 能以及信賴性》 '--''''-•ν*.' ...... I —-II - -- - HI 1^1 Τ. 士民 ^^1 -II I I an (請先W讀背面之注意事項再填寫本頁) 此外，第2矽氮化膜可以在與當作第1絕緣膜所形成 的矽氮化膜相同的過程中被形成。 在以上所揭露的發明中，若是將由代表者所得到的效 果簡單地加以整理說明時*則如下所述" (1 )針對已搭載了 DRAM或是不揮發性記憶體的 半導體積體電路裝置，可以提供一除了可以使DRAM或 是不揮發性記憶體的記憶格微細化以及高積體化外，也能 夠進行髙速動作的半導體檳體電路技術。 (2 )針對已搭載了 DRAM以及可電氣式更寫之不 揮發性記憶體的半導體積體電路裝置，可以提供一除了使 記憶格微細化且高積體化外，也能夠進行高速動作半導體 檳體電路技術。 (3 )可以提供一除了具備DRAM之優秀的更新特 性外，也具有高性能的半導體積體電路技術。 經濟部中央橾準局貝工消费合作社印簟 (4 )在開孔形成連接孔之際，可以防止半導體基體 之元件分離領域被過度蝕刻，可以提供一信賴性高的半導 體横體電路技術。 (5 )針對已搭載了 DRAM以及可電氣式更寫之不 揮發性記憶體的半導體積體電路裝置，可以簡化其製造過 程。 實施發明的最佳形態 本紙張尺度適用中國國家標準（CNS ) Α4规格（2】ΟΧ297公釐） 21 - d 6 8 27 3 經濟部中央榡準局負工消费合作社印製
A7 B7五、發明説明（j9 ) 以下請參照圖面來詳細說明本發明之實施形態。此外 ，在用於說明實施形態之所有的圖中，具有祖同功能的構 件則附加相同的符號，且省略其反覆的說明。 (實施形態） 第1圖係表本發明之一實施形態之半導體積體電路裝 置之一例的主要部分斷面圖，第2圖係表包含在本實施形 態1之半導體積體電路裝置中之DRAM的記憶格領域的 平面圖，又，第4圖係表本實施形態1之半導體積體電路 裝置之D R AM的等效電路圖。 本實施形態1之半導體積體電路裝置，如第1圖的領 域A所示，包含構成D RAM之記億格的資料記憶用積蓄 電容元件C2、C3、連接在此之選擇MI SFETQs 2，Qs3、以及與該些鄰接之字元線WL1 ，WL4。 第1圖所示之DRAM的斷面爲第2圖所示之DRAM之 記億格域之平面圖的I - I線斷面。又，本實施形態1之 半導體積體電路裝置，如第1圖的領域B所示，包含構成 D RAM之記億格以外的周邊電路或是其他的邏輯電路的 N通道型MISFETQnl、 P通道型MISFETQ pi以及第2N通道型MI SFETQn2。 又，本實施形態1之半導體積體電路裝置，如第3圖 所示，係一將資料處理部CPU、输出入部PORT、類 比數位電路部ADC，計時器等之其他邏輯電路部LG、 0S等之資料記憶用ROM、以及作爲記億體的DRAM ---------裝------訂------專 (請先Μ讀背面之注$項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) Α4规格（2!〇Χ297公釐） -22- 468 273 A7 B7 五、發明説明b ) 形成在同一個半導體基板1上的微電腦，而各電路則藉由 匯流排BUS互相地被連接》此外，N通道型MI SFE TQn 1與P通道型MI SFETQp 1則使用在資料處 理部C P U等的邏輯構成上· 經濟部中央棋準局員工消費合作社印製 (請先閾讀背面之注意事項再填寫本頁) 又，如第4圖的等效電路所示，1位元的記億格係由 資料記憶用積蓄電容元件C與選擇MISFETQs ( Qs2，Qs3)所構成，而資料記憶用積蓄電容元件C 與選擇MISFETQs (Qs2，Qs3)則被串聯連 接，選擇MISFETQs的閘極在電氣上被連接到字元 線WL (WLO，WL1，WLn)，且一體地被構成》 字元線WL則被連接到驅動器WD。選擇 MI SFETQs的源極或汲極領域的其中一者則在電氣 上與資料記億用積蓄電容元件C的其中一個電極連接。又 選擇MISFETQs的源極或汲極領域的另一者則被連 接到位元線BL，而位元線BL則被連接到檢測放大器S A。如此般，1位元的記憶格被配置在字元線WL與位元 線B L的交點上。如後所述，字元線WL延伸在第1方向 ，而位元線BL延伸在垂直於第1方向的第2方向上。 此外，檢測放大器S A雖然未特別加以限定，但是可 以由上述N通道型MI SFETQn 1與P通道 MI SFETQp 1所構成。構成字元^驅動器WD的N 通道型MO S F E T，如後所述，可以由低濃度之半導體 領域的雜質與N通道型MISFETQn1不同的N通道 型MI SFETQn2所構成。更者，該N通道型 本纸張尺度適用中國圃家揉準（CNS ) A4规格（210X297公釐） -23- 經濟部中央標準局貝工消費合作社印犁 A7 B7 五、發明説明h )
MlSFETQn2可以被使用在充電泵電路或是因應所 需，在輸出入部P ORT等中可以根據較N通道型 MISFETQnl爲高的電壓來動作的電路部上。 其次則利用第1圖之主要部分的斷面圖來說明各部分 的構成。 1位元的記憶格係由資料記憶用電容元件C (C 2， C3)與選擇MISFETQs (Qs2，Qs3)所構 成》選擇MISFETQs被形成在一形成在P型半導體 基板1之主面上的P型阱領域5。記憶格之P型阱領域5 則是藉由Ν型半導體領域3在電氣上自Ρ型的半導體基板 1被分離。藉此，爲了要防止來自被搭載在同一半導體基 板1上之其他的電路的雜訊或是減低DRAM的字元線積 蓄電容，可以在作爲選擇MISFETQs之通道領域的 P型阱領域5外加基板偏壓。 選擇MISFETQs ，在P型阱領域5中，則被形 成在由場絕緣膜2所規定的活性領域中，係由P型阱領域 5 (通道形成領域）·閘極絕緣膜6、閘極7、以及構成 源極*汲極領域的一對的被摻雜低濃度雜質的低濃度N型 半導體領域9所構成。閘極7爲了要降低電阻，可以是一 包含由磷（P)所構成之雜質的矽膜1或是在矽膜上部形 成有鎢矽化物（WS i )等之金屬矽化物或是鎢（W)等 之金屬膜的多層構造。 在閛極7的上部則爲氮化矽膜8所覆蓋，而在閘極7 以及氮化矽膜8的側面形成由氮化矽所形成的第1側壁間 本紙張尺度適用中国國家標準（CNS ) A4規格（2丨0X297公釐） {請先閲讀背面之注意事項再禎寫本頁) 、-* 24- 468 273 經濟部中央標率局員工消费合作社印製 Α7 Β7 五、發明説明) 隔膜1 4與由氧化矽所形成的第2側壁間隔膜1 5。此外 ，氮化矽膜8，在閘極7上具有相同的圖案。 在低濃度N型半導體領域9可以摻雜例如磷的雜質。 藉此，可以減弱位在閘極7之端部與P型阱領域5之間的 電場強度（在汲極端部的電場強度），更者可以防止在注 入雜質的發生結晶缺陷而減少漏電流，可以拉長更新（ refresh)時間》 又，如後述之第6圖所示，選擇MI SFETQs係 以2個記憶格爲一單位，而藉由場絕緣膜2在電氣上與記 憶格分離，而活性領域5 6則爲場絕緣膜2所規定。 選擇Μ I S F ETQ s之其中一個低濃度N型半導體 領域9則經由連接孔19被連接到導電體2 0，而導電體 2 0則被連接到資料記憶用積蓄電容元件C的其中一個電 極。 導電體2 0乃相對於由氮化矽所形成的第1側壁間隔 膜1 4進行自我整合而被形成。亦即，連接孔1 9係由相 對於被形成在閘極7的側面而由氮化矽所形成的第1側壁 間隔膜1 4進行自我整合被形成。如此般，導電體2 0的 所以能夠相對於第1側壁間隔膜14進行自我整合而與低 濃度Ν型半導體領域9連接，是因爲第2側壁間隔膜1 5 係由與後述之絕緣膜1 8相同材料的氧也砂所形成，且第 2側壁間隔膜1 5以及絕緣膜1 8係由蝕刻速率與第1側 壁間隔膜1 4不同的材料所形成之故。亦即，當對絕緣膜 1 8以及第2側壁間隔膜1 5進行蝕刻時，則第1側壁間 本紙張尺度適用中囷國家標準（CNS > Α4規格（210Χ297公釐） --------裝------訂------J (請先鬩讀背面之注意事項再填寫本頁) -25- Λ 68 27 3 Α7 Β7 經濟部中央標準局負工消費合作社印製 五、發明説明k ) 隔膜1 4係在較氧化矽難被蝕刻的條件下進行。藉此，當 藉由蝕刻形成連接孔1 9時，由於導電體2 0係相對於第 1側壁間隔膜1 4進行自.我整合而被連接，因此可以加大 連接孔1 9的開口，由於可以加大範圍，，因此可以減小電 極7的間隔而提髙積體度。亦即，參照第18圖如後述般 ，即使減小在第2方向鄰接之字元線W L間的間隔，亦即 ，閘極電極7間的間隔而提高積體程度，也可以加大連接 r 孔1 9的開口，可以減低接點電阻。又在藉由光石印來形 成連接孔之際，由於可以減少在第2方向上的配合裕度， 因此可以縮小在第2方向上的間隔。 又，導電體2 0以及導電體2 2爲了要降低電阻，可 以是一包含由磷等之雜質的矽或是WS i等之金屬矽化物 資料記憶用積蓄電容元件C係由構成其中一個電極（ 下部電極）的導電體2 5與導電體2 7、介電體膜2 8與 構成另一個電極的上部電極2 9所構成。請參照第2 2圖 如後所述，導電體2 5以及導電體2 7則經由連接孔2 4 被連接到導電體2 0，而與其他之資料記億用積蓄電容元 件C的其中一個電極一個一個地在電氣上被分離，而各自 之其中一個電極則被連接到與此對應之其中一個選擇 MI SFETQs的其中一個低濃度N型半導體領域9 » 資料記憶用積蓄電容元件C的另一個電極則在多個記憶格 之間在電氣上被連接，在未圖示的領域中，則被連接到例 如爲電源電壓之1/2的平板（plate)電位的產生電路。 ---------装------ΪΤ------.^ (請先閲讀背面之注意事項再.¥寫本頁> 本紙張尺度適用中國國家標準（CNS) Α4规格（210Χ297公釐> -26- 4 b B 27 3 經濟部中央標準局貝工消费合作社印笨 A7 B7五、發明説明b ) 導電體2 5、導電體2 7以及上部電極2 9，爲了要 降低電阻，係由包含由磷等之雜質的矽膜所構成》介電體 膜2 8爲例如由氮化矽膜與氧化矽膜所構成的積層膜、或 是由氧化釔膜等所形成》 N通道型MISFETQn1被形成在P型阱領域5 ，係由P型阱領域5 (通道形成領域）、閘極絕緣膜6、 閘極7、構成源極以及汲極之一對的低濃度N型半導體領 域1 0以及高濃度N型半導體領域1 6所構成。在低濃度 N型半導體領域1 〇之下部，爲了要縮短N通道型 MISFETQnl的閘極長度而得到短通道的N通道型 MI SFET，乃形成有P型半導體領域1 1。該P型半 導體領域11乃當作所謂的MISFET之阻止擊穿層來 使用。 與DRAM之選擇MISFETQs同樣地，在閘極 7的上部形成有氮化矽膜8，在閘極7的側面形成有由氮 化矽所形成的第1側壁間隔膜1 4與由氧化矽所形成的第 2側壁間隔膜1 5。此外，高濃度N型半導體領域1 6， 如後所述，係相對於由氧化矽所彤成的第2側壁間隔膜1 5進行自我整合被形成。如此般，由於高濃度N型半導體 領域16相對於第2側壁間隔膜15進行自我整合被形成 ，因此可以使第2側壁間隔膜的厚度最佳化，而能夠提高 N通道型MI SFETQn 1的性能。 低濃度N型半導體領域1 0，爲了要得到閘極長度短 之N通道型MI SFET，乃將例如砷（As )當作雜質 ---------^------^------" (诗先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（210><297公惫） -27- 州 27 3 A7 B7 經濟部中央榡準局貝工消費合作社印袋 五、發明説明h ) 注入。由於砷的熱擴散係數較磷爲小，而可以使在橫方向 的擴散變短，而能夠得到閘極長度短的N通道型 MI SFET。更者，由於熱擴散係數小，因此可以提高 低濃度N型半導體領域1 〇的濃度，結果，寄生電阻也能 夠變小，藉此可以得到高性能的N通道型Μ I S F E T。 此外，低濃度Ν型半導體領域1 〇乃相對於閘極7以及氮 化矽膜8進行自我整合被形成。 在低濃度Ν型半導體領域1 〇的下部，則注入硼（Β )當作雜質而形成作爲阻止擊穿膜來使用的Ρ型半導體領 域 1 1。由於設置該Ρ型半導體領域1 1，因此可以抑制空 乏層的延伸，更者可以使短通道特性變得良好。 Ρ通道型MISFETQp1被形成在Ν型阱領域4 內，係由N型阱領域4(通道形成領域），閘極絕緣膜6 、閘極7、構成源極以及汲極之一對的低濃度P型半導體 領域1 2以及高濃度P型半導體領域1 7所構成。低濃度 P型半導體領域12被形成在通道形成領域與高濃度P型 半導體領域17之間。在低濃度P型半導體領域12的下 部，爲了要縮短P通道型MI SFETQp 1的閘極長度 而得到通道短的P通道型Μ I S F E T，乃形成有N型半 導體領域1 3。Ν型半導體領域1 3則會作所謂的 Μ I S F Ε Τ之阻止擊穿層來使用。與DRAM的選擇 MI SFETQs同樣地，在閘極7的上部形成氮化矽膜 8，在閘極以及氮化矽膜8的側面則形成由氮化矽所形成 (請先閲讀背面之注意事項再填寫本頁) 本紙涞尺度適用中國S家標準（CNS ) A4说格（210X297公釐） • 28 * 468 273 A7 經濟部中央梯率局貝工消費合作社印製 __B7 _五、發明説明（26 ) 的第1側壁間隔膜1 4與由氮化矽所形成的第2側壁間隔 膜15 »此外|高濃度P型半導體領域17，如後所述， 係相對於由氧化矽所形成的第2側壁間隔膜15進行自我 整合被形成。如此般，由於高濃度P型半導體領域1 7係 相對於第2側壁間隔膜1 5進行自我整合被形成，因此可 以將第2側壁間隔膜1 5的厚度最佳化，而能夠提高P通 道型MI SFETQpl的性能。藉此，可以使高濃度P 型半導體領域17不會擴散超過低濃度P型半導體領域1 2 * 低濃度P型半導體領域1 2則注入硼作爲雜質。在低 濃度P型半導體領域12的下部則注入砷或磷作爲雜質而 形成可當作擊穿阻擋層來使用的N型半導體領域1 3 =由 於設置該N型半導體領域1 3，因此可以抑制空乏層的延 伸，更者可以使短通道特性變得良好。 N通道型MISFETQn2被形成在P型阱領域5 ，係由P型阱領域5 (通道形成領域）閘極絕緣膜6、閘 極7、構成源極及汲極之一對的低濃度N型半導體領域 1 0 b以及高濃度N型半導體領域1 6 b所構成。低濃度 N型半導體領域1 0 b被形成在通道形成領域與高濃度N 型半導髖領域1 0 b之間。與DRAM之選擇 MI SFETQs同樣地，在閘極7的上部形成氮化矽膜 8，而在閘極7的側面則形成由氮化矽所形成的第1側壁 間隔膜1 4與由氧化矽所形成的第2側壁間隔膜1 5。此 外，N型半導體領域1 0 b係相對於閘極7以及氮化矽膜 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家#準（CNS ) A4规格（210X297公釐） -29- ：I 6 8 27 3 A7 ___B7__ 五、發明说明& ) 8進行自我整合被形成，高濃度N型半導體領域1 0 b > 如後所述，係相對於由氧化矽所形成的第2側壁間隔膜1 5進行自我整合被形成。如此般，使高濃度N型半導體領 域1 0 b相對於第2側壁間隔膜1 5進行自我整合而形成 ，在高濃度N型半導體領域1 〇 b不會越過低濃度N型半 導體領域1 0 b而擴散的情況下，且除了在低濃度N型半 導體領域1 0 b可以緩和電場外，如具有一定的電阻値使 第2側壁間隔膜1 5厚度最佳化，可以提高N通道型 MI SFETQn2的性能。亦即，由於提髙N通道型 MI SFETQn2的性能，因此，即使是第2側壁間隔 膜1 5的厚度最佳化，在記憶格陣列中，由於了可以使在 第2方向上之字元線WL之間，亦即，選擇 Μ i S F E T Q s之閘極7之間的間隔變小外，也可以加 大連接孔1 9，2 1的開口而加大範圍，因此可以減低接 點電阻》 經濟部中央標準局貝工消費合作社印裝 --------裝------訂 (請先閱讀背面之注意ί項再填寫本頁) 在低濃度Ν型半導體領域1 〇 b注入例如磷作爲雜質 ，而在其下部則不設置P型半導體領域的擊穿阻擋層。如 此般，由於N通道型MISFETQn2的低濃度N型半 導體領域1 0 6的雜質係由磷所形成，因此相同低濃度N 度半導體領域10的耐壓可以較由砷所形成之N通道型 Μ I S F E T Q η 1爲高。又，由於未設置阻止擊穿層， 因此可以提高耐壓。該Ν通道型MISFETQn2可以 使用在D RAM之字元線驅動器WD及充電泵電路或輸出 入部P 0 R T等之必須要在電壓較N通道型 本紙張尺度適用中國國家標準（CNS ) Α4规格U10X297公釐） -30- 4 6 8 27 3 A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明b ) MI SFETQn 1爲高的情況下動作的電路公 構成經由N通道型MISFETQnl、 N通道型 MI SFETQn2、P 通道型MI SFETQp 1 的各 源極以及汲極的半導體領域，則經由連接孔3 0而與被連 接到第1配線3 2之連接構件3 1相連接。該連接構件 3 1可以因應所需，相對於形成MI SFET之閘極7的 側面而由氮化矽所形成的第1側壁間隔膜14進行自我整 合而形成。在第1圖中相當於P通道型 MISFETQpl之左側的連接領域。 更者，各第1配線3 2則經由連接孔3 4而被連接到 與第二配線3 6連接的連接構件3 5，而各第二配線3 6 則經由連接孔3 8而被連接到與第三配線4 0連接的連接 構件3 9 »此外，在其上部則形成有鈍化膜4 1，在鈍化 膜4 1則形成有接合（bouding )領域42 * 用於連接上下之配線的連接構件3 1，3 5 | 3 9， 雖然未特別加以限定，但是可以利用鎢〔W )。配線3 2 ，36，40，雖然未特別加以限定*但是可以是一氮化 鈦（TiN)與包含銅（C)的鋁（A1)的積層膜。 各配線32 · 36，40係藉由絕緣膜18，23 , 33，37被絕緣•而絕緣膜18，23，33，37可 以由氧化矽膜或是經摻雜包含硼•磷之食中一者或是兩者 的氧化矽膜所形成。鈍化膜4 1可以由氧化矽膜，或是經 摻離包含硼、磷之其中一者或是兩者的氧伦矽膜，或是形 成在其上部的氮化矽膜所形成。 --------^-- (請先閱讀背面之注意事項再填寫本I) 訂 -Λ 本纸張尺度適用中國國家禕準（CNS ) A4规格（210X297公釐） -31 - 經濟部中央榡準局貝工消費合作社印31 / 6 8 273 A7 _B7__五、發明説明) 其次請參照第5圖〜第25圖來說明本實施形態1之 半導體電路裝置之製造方法。第5圖〜第2 5圖係表將本 實施形態1之半導體積體電路裝置之製造方法的一例，依 據其過程的順序來表示的斷面圖或平面圖》 首先*如第5圖以及第6圖所示，在P型的半導體基 板1的一定領域形成有場絕緣膜2。場絕緣膜2可以藉由 藉著習知的氮化矽的選擇氧化法所實施的LOCOS ( Local Oxidation of Silicon)法或是以下說明其槪要內容的 淺溝隔離（Isolation)法等所形成》 淺溝隔離法則是在P型的半導體基板1的主平面依序 形成未圖示的氧化矽膜以及氮化矽膜》此外，在藉由光阻 膜等除去場絕緣膜2之形成領域的上述氧化矽膜與氮化矽 膜後|在P型的半導體基板1的深度方向形成例如0 · 3 〜0 * 4 μιη的溝。接著，則以上述氮化矽膜作爲氧化掩 罩，在上述溝的側面與底面形成熱氧化矽。此外，在藉由 C V D ( Chemical Vapor Deposition)法在整面堆積了氧化 砂膜後，藉由 CMP ( Chemical Mechanical Polishing ) 法或是乾蝕刻法來除去溝以外之領域中藉由上述 CVD法所形成的氧化矽膜，而將氧化矽選擇性地埋入到 溝內。在氧化性環境下，對由上述C VD法所形成的氧化 矽膜進行緻密處理（用於緻密化的熱處a) 。此外，藉由 除去上述氮化矽膜，可以藉由淺溝隔離法形成場絕緣膜2 β而剩下來的部分則形成活性領域5 b。 接著，如第7圖所示般形成N型半導體領域3 0，該 .^1 1 - ^1. I - - -I I = <^i X m3-* {請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -32- 經濟部中央樣準局負工消費合作社印製 4 6 8 273 A7 ___B7_五、發明説明) N型半導體領域3例如以光阻層作爲掩罩，藉由離子注入 法注入磷，在加速能量爲500〜lOOOkeV，摻雜 量約1 X 1 012a t oms/cm2的條件下注入1次或 是改變條件注入幾次而形成*之後，則藉由1 〇 〇 〇°C左 右的熱處理使雜質活性化。此時，可以在包含1 %左右之 氧氣的氮氣環境下進行2 0〜3 0分左右最好是利用使 用紅外線加熱的RT A (Rapid Thermal Annealing)法在短 時間內實施熱處理，可以控制雜質的分佈情形。 接著則形成N型阱領域4與P型阱領域5。N型阱領 域4例如以光阻層作爲掩罩，藉由雜子注入法注入磷，在 加速能量30 ◦〜500keV、摻雜量約lxl〇13 a t oms /cm2的條件下注入1次或改變條件注入幾次 而形成。P型阱領域5例如以光阻層作爲掩罩，藉由離子 注入法注入晒，在加速能量200〜300keV，摻雜 量約lxl013a t oms/cm2的條件下實施1次或 是改變條件注入幾次而形成。之後，藉由1 0 0 0 °C左右 的熱處理使雜質活性化。此時，在包含1%左右氧氣的氮 氣環境下可以進行2 0〜3 0分左右》最好利用RTA法 在短時間內實施熱處理，可以控制雜質的分佈情形》 接著，如第8圖以及第9圖所示，除去在P型半導體 領域1上的氧化矽膜，而重新形成淸淨的閘極絕緣膜6。 閘極絕緣膜6在藉由7 0 0〜8 0 0°C的熱氧化法形成氧 化矽膜後，藉由在由NO或N2〇所形成之氧化氮環境中實 施熱處理，而形成由包含氮之氧化矽膜所形成的閘極絕緣 —^1 ^^1 I ^^1 - - - I . --K —^ ^^1----I^i .¾ (請先W讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（2!〇X297公釐） -33- 4 6 8 273 A7 B7 經滴部中央標準局員工消費合作社印繁 五、發明説明h ) 膜6。氧化氮環境的熱處理，當爲NO環境下時，在 900〜1000 °C，而當爲N2〇環境下，在1000〜 1 1 00 °C下進行20〜30分左右。或是藉由RTA法 ，在1000〜1 100 °c下進行短時間的熱處理。根據 該熱處理·在閘極絕緣膜6與P型半導體基體1的界面會 變得良好，而可以抑制因爲由Μ I S F E T之動作而發生 之熱載雔所造成之閘極絕緣膜6的惡化情形。該界面之所 以會變得良好是因爲在閘極絕緣膜6與半導體基體1的界 面形成具有較S i - 0結合更強之強合S i - Ν結合。 閘極絕緣膜6的膜厚則設定爲使動作時的最大電場在 5MeV/cm以下。例如，當在3.3V下動作時設定 爲7〜9nm，在2 · 5V下動作時設定爲5〜7nm， 在1 · 8V下動作時設定爲4〜5nm。 接著，則依序形成閘極7與氮化矽膜8。閘極7爲了 要降低電阻，係由包含由磷等所構成之雜質的矽膜或是在 矽膜的上部形成WS i等之金靥矽化或W等之金屬的多層 構造所構成。藉由C V D法或是噴濺法讓該些導體膜堆積 在整面，接著，在藉由CVD法或是電漿CVD法讓氮化 矽膜8堆積在整面後，例如以光阻層作爲掩罩，依序針對 氮化矽膜以及導電膜根據一定的圖案而實施圖案。藉此， 形成DRAM之記億格的選擇MISFfTQs、 N通道 型MISFETQnl、 N通道型MISFETQn2， 以及P通道型MI SFETQpl等的閘極7，在第1方 向延伸的字元線WL。閘極7的通道長度爲〇 · 2〜0 . I I ^^^1 n m 一eJ {請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规•格（2丨0><297公釐） -34- 4 6 8 273 經濟部中央搮準f工消費合作社印裝 Α7 Β7 五、發明説明) 4//m。在該閘極7、字元線WL的上部則如具有相同平 面圖案般地形成氮化矽膜8。 此外，注入通道雜質以控制MISFET之閾値（ Vth)，則可以在形成閘極絕緣膜6之前或是在形成閘 極7之後，藉由離子注入法來形成。 接著，如第1 0圖以及第1 1圖所示，以光阻層作爲 掩罩選擇性地形成選擇MISFETQs之低濃度N型半 導體領域9與N通道型MISFETQn2的低濃度N型 半導體領域1 Ob。低濃度N型半導體領域9，10b， 例如藉由離子注入法，在加速能量爲2 0〜4 0 k e V， 摻雜量約5X 1 013a t oms/cm2的條件下注入磷 而形成。如此般，低濃度N型半導體領域9，10b係藉 由相對於閘極7以及氮化矽膜8進行自我整合導入雜質而 形成=亦即，低濃度N型半導體領域9，10b係相對於 閘極7以及氮化矽膜8進行自我整合被形成。 接著則以光阻膜作爲掩罩選擇性地形成N通道型 MI SFETQn 1的低濃度N型半導體領域1 0與位在 其下部的P型半導體領域11。低濃度N型半導體領域 1 0，例如藉由離子注入法，在加速能量爲2 0〜4 0 keV，摻雜量約lxl014a t oms/cm2的條件 下注入砷而形成。此時，雖未特別加以痕吉，但是可以相 對於閘極7的側面傾斜3 0〜5 0度（相對於Ρ型半導體 領域的垂線傾斜3 0〜5 0度）而注入。藉此，由於在閘 極7的下部也形成低濃度Ν型半導體領域1 〇，因此’可 本紙張尺度適用中國國家標率（CNS ) Α4規格（2】0χ297公釐） <請先閲讀背面之注意ί項再填寫本頁) 策 *11 -35 8 273 Α7 Β7 經濟部中央栋準局負工消費合作社印笨 五、發明説明b ) 以使熱載體的耐性變得良好。如此般，低濃度N型半導體 領域1 0，係藉由相對於閘極7以及氮化矽膜8進行自我 整合導入雜質而被形成。亦即，低濃度N型半導體領域 1 0係相對於閘極7以及閘極絕緣膜8進行自我整合被形 成。 P型半導體領域1 1，例如藉由離子注入法，在加速 能量爲10〜20keV，摻雜量約爲1X1013 a t oms/cm2的條件下注入硼而形成。此時，雖未特 別加以限定，但是可以相對於閙極7的側面傾斜3 0〜 5 0度（相對於P型半導體頜域的垂線傾斜3 0〜5 0度 )而注入。藉此，由於可以充分地進入到低濃度N型半導 體領域1 0的下部，因此可以得到良好的短通道特性》 更者，形成P通道型MI SFETQpl的低濃度N 型半導體領域2 3與位在其下部之N型半導體領域1 3。 低濃度N型半導體領域1 2，例如藉由離子注入法，在加 速能量爲5〜10keV，摻雜量爲約爲5X1013 a t oms/cm2的條件下注入磷而形成》此時雖未特別 加以限制，但是可以相對於閘極7的側面傾斜3 0〜5 0 度（相對於P型半導體領域的垂線傾斜3 0〜5 0度）而 注入。N型半導體領域13，例如藉由雜子注入法，在加 速能量爲50〜80KeV、摻雜量約1X1013 a t oms/cm2的條件下注入磷而形成。此時雖未特別 加以限制，但是可以相對於閘極7的側面傾斜3 0〜5 0 度（相對於P型半導體領域的垂線傾斜3 0〜5 0度）而 ^^^1 ί» m t'^p-r ^i_l a^i^i m 牙 ·νβ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中圉國家揉準（CNS ) A4規格（210X297公釐） -36- 6 8 273 A7 ___B7_ 五、發明説明（34 ) 注入。藉此，由於可以充分地進入到低濃度P型半導體領 域1 2的下部|因此可以得到良好的短通道特性。 之後，則藉由8 5 0勺左右的熱處理使雜質活性化。 此時，則在包含1%左右的氧的氮氣環境下進行2 0〜 30分左右。最好是藉由RTA法，在1 〇〇〇 °C左右進 行短時間熱處理，而可以控制雜質分佈的情形》 此外，最好在形成上述各低濃度半導體領域之前，可 以在7 0 0〜8 0 0°C左右在氧化性環境下進行熱處理。 藉此，可以補強在對閘極7實施圖案時變薄的閘極7的端 部，因此可以提高閘極耐壓》 經濟部中央標準局員4消費合作社印製 (讀先閱讀背面之注意事項再填寫本頁) 接著，如第1 2圖以及第1 3圖所示，在閘極7以及 氮化矽膜8的側面形成由氮化矽所形成的第1側壁間隔膜 14。第1側壁間隔膜14，在藉由CVD法或是電漿 CVD將氮化矽膜堆積在整面後，可以藉由異方性乾蝕刻 實施蝕刻而形成。由氮化矽所形成之第1側壁間隔膜1 4 的厚度，在閘極7的下部，在通道長度方向（第2方向） 中的厚度t1則形成爲0·04〜0·08em左右。藉 此2，閘極7，藉由上部爲氮化矽膜8，側面爲由氮化矽 膜所形成的第1側壁間隔膜14所被覆’在開口形成後述 之連接孔1 9，2 1時，可以進行自我整合開口形成連接 孔。又，由於可以將第1側壁間隔膜1 4的厚度t 1形成 薄到0·04〜0.08#m左右’因此’可以減小在第 2方向上之選擇Μ I S F ETQ s之閘極7之間的間隔’ 而能夠使半導體積體電路裝置得以高積體化。 本紙張尺度適用中國國家標车< CNS > Α4规格（2丨〇 X 297公釐） -37- /i 6 8 273 a? _____B7_ 五、發明説明) 此外，也可以將由氮化矽所形成之第1側壁間隔膜1 4形成較薄，而也可以在形成該第1側壁間隔膜1 4後才 形上述低濃度的半導體領域。此時更可以得到短通道特性 。亦即，如第48匾所示，在形成了第1側壁間隔膜1 4 後，如第4 9圖所示，藉由低濃度N型半導體領域9， 1 0，1 0 b以及低濃度P型半導體領域1 2係相對於第 1側壁間隔膜1 4進行自我整合形成，則可以相對於第1 側壁間隔膜14進行自我整合形成。 經濟部中央標车局貝工消費合作杜印袈 (請先閲讀背面之注意事項再填寫本頁) 接著，如第1 4圖以及第1 5圖所示，在第1側壁間 隔膜14的側面形成由氮化矽所形成的第2側壁間隔膜 1 5。第2側壁間隔膜1 5，在藉由C V D法或是電漿 CVD法將氮化矽膜堆積在整面後，可以藉由異方性蝕刻 實施蝕刻而形成。第2側壁間隔膜1 5的厚度（寬度）則 設成較第1側壁間隔膜爲大。由氮化矽所形成的第1側壁 間隔膜14與由氧化矽所形成之第2側壁間隔膜15合計 的厚度t 2，在閘極7的下部，在通道方向上之厚度t 2 則形成爲0·1〜0·15ym左右》此時，在選擇MI S F E TQ s的2個閘極7之間，即使是被由氧化矽所形 成的第2側壁間隔膜1 5所掩埋，如後所述不會發生問題 。亦即，只要是有由氮化矽所形成之第1側壁間隔膜1 4 的間隙（space) t 3即可》亦即，由於建接孔1 9，2 1 係相對於第1側壁間隔膜14進行自我整合而開口形成， 因此，如第1 3圖所示，在第2方向上之第1側壁間隔膜 14間隔t 3會成爲連接孔19，21的開口。亦即，第 本紙張尺度適用中圃國家標準（CNS ) A4規格（210X297公釐） -38- A6B273 A7 經濟部中央橾率局負工消费合作社印裂 B7五、發明説明“） 1側壁間隔膜1 4的厚度t 1可以充分地減小，而在第2 方向上的厚度t 1也可以微細化，且第1側壁間隔膜1 4 之間的間隔可以小到能夠得到一定之接受電阻的大小爲止 〇 接著，如第1 6圖所示，形成N通道型 MI SFETQn 1的高濃度N型半導體領域1 6與N通 道型MI SFETQn2的高濃度N型半導體領域16b 。高濃度N型半導體領域16，16b，例如藉由離子注 入法，在加速能量爲20〜60keV |摻雜量約爲1〜 5x 1 015a t oms/cm2的條件下注入砷而形成》 此時，在選擇Μ I S F E TQ s未形成高濃度的半導體領 域。藉此，可以抑制在形成高濃度的半導體領域時因爲注 入離子所產生之結晶缺陷，而能夠防止因爲Ρ Ν接合的漏 電流而導致D R AM之更新時間變短之缺點的發生。 更者則形成P通道型Μ I S F ETQp 1之高濃度P 型半導體領域1 7。高濃度P型半導體領域1 7，例如藉 由離子注入法，在加速能量爲1 0〜2 0 k e V，摻雜量 約1〜5x 1 015a t oms/cm2的條件下注入硼而 形成。之後，則藉由8 5 0 °C的熱處理使雜質活性化。此 時·在包含1%左右的氧的氮氣環境下進行2 0〜3 0分 左右。最好是藉由RTA法在1 0 0 0 °C左右下進行短時 間的熱處理，而可以控制雜質的分佈情形。 如此般設置第2側壁間隔膜1 5，由於可以在最佳之 側壁間隔膜的長度t 2形成高濃度的半導體領域，因此可 --------装------訂 (請先閲讀背面之注項再填寫本頁) 本紙張尺度適用中國國家橾準（CNS > A4規格（210X297公釐） -39 · 經濟部中央楳準局貝工消費合作社印掣 A7 B7 五、發明説明fe7 ) 以得到高性能之N通道型Μ I S F E T Q η 1，Q η 2以 及Ρ通道型MI SFETQpl。另一方面，對於記憶體 陣列，由於除了可以減小第1側壁間隔膜1 4的厚度t 1 外，也可以減小第1側壁間隔膜1 4之間的間隔t 3，因 此可以使第2方向得以微細化，且可以加大連接孔1 9， 21的開口範圍，可以減低接點電阻。 接著，如第1 7圖以及第1 8圖所示，彤成由氧化矽 膜或是由被摻雜了包含硼與磷等兩者或是其中一者之氧化 矽膜所形成的絕緣膜1 8。絕緣膜1 8，係在藉由CVD 法或是電漿CVD法將氧化矽膜或是經摻雜了包含硼與磷 等兩者或是其中一者之氧化矽膜堆積在整面後，藉由再流 (reflow )或是CMP法，使整面距基體表面的高度能夠成 爲平均而被平坦化。 更者則形成用於與D RAM之記憶格之資料儲存用積 蓄電容元件C之其中一個電極連接的連接孔1 9。連接孔 1 9藉由乾蝕刻而進行，係在加大位在閘極7上部之由氮 化矽膜8或是氮化矽膜所形成的第1側壁間隔膜14與由 氧化矽所形成之第2側壁間隔膜15以及氧化矽所形成之 絕緣膜1 8的選擇比的條件下進行》亦即，係在氮化矽的 蝕刻速度（蝕刻量）小，而氧化矽之蝕刻速度（蝕刻量） 變快的蝕刻條件下進行。該蝕刻可以藉由例如在C 4 F 8與 〇2的混合氣體共用A r噴濺器而達成》藉著在該條件下實 施蝕刻，可以相對於第1側壁間隔膜1 4進行自我整合而 開口形成連接孔1 9 »亦即，由於利用光石印來形成連接 本紙張尺度適用中國國家櫺準（CNS ) A4规格（2丨〇χ297公兼） n I I ^^1 I tf — ttr 1 (請先閱讀背面之注項再填寫本萸) -40- 經濟部中央標準局負工消費合作社印製 6 δ 27 3 Α7 Β7五、發明説明^ ) 孔1 9，可以減小在第2方向上的配合裕度，而可以在第 2方向達成微細化。 更者，在半導體基體1的整面形成包含用於降低電阻 之磷等之雜質的多晶矽膜β此外’則藉由異方性蝕刻除去 連接孔1 9以外之上述多晶矽膜，而在連接孔1 9內形成 導電體2 0。 接著則堆積未圖示的絕緣膜（矽氧化膜），而將導電 體2 0加以被覆。 接著，則如第1 9圖以及第2 0圖所示，形成用於與 DRAM之記憶格之位元線BL連接的連接孔21。連接 孔2 1藉由乾蝕刻進行，而與上述連接孔1 9同樣地，係 在加大氮化矽與氧化矽的選擇比的條件下進行。藉此，可 以相對於第1側壁間隔膜1 4進行自我整合而開口形成連 接孔2 1。藉此，與連接孔1 9同樣地，在利用光石印來 形成連接孔2 1之際，可以減小在第2方向上的配合裕度 ，而在第2方向上可以達成微細化》 更者，形成包含了用於降低電阻之磷等的雜質等之矽 膜或是WS i等的金屬矽化物。此外，以光阻層作爲掩罩 ，在連接孔2 1內形成導電體2 2，且實施圖案在與字元 線WL呈垂直的方向（第2方向）延伸而形成位元線B L 〇 接著，如第2 1圖以及第2 2圖所示，形成由氧化矽 或是由被摻雜了硼與磷等兩者或是其中一者的氧化矽所形 成的絕緣膜2 3。絕緣膜2 3，例如與上述絕緣膜1 8同 I -1 - 1^1 I i I ^^1 --- ^^^1 n (讀先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐> •41 - 4 6 8 27 3 A7 ___B7_ 五、發明説明) 樣地，在藉由CVD法或是電漿CVD法，將氧化矽膜或 是被摻雜了包含硼與磷等兩者或是其中一者的氧化矽膜堆 稹在整個後，藉由reflow或是CMP法，使整面距基體表面的 高度成爲平均而被平坦化。此外，則形成用於與DRAM 之記憶格之資料記憶用積蓄電容元件C的其中一個電極連 接的連接孔2 4。連接孔2 4係藉由乾蝕刻實施蝕刻，而 形成到達導電體2 0的孔。該蝕刻可以藉由在C F4與 CHF3的混合氣體共用A r噴濺器而達成。 更者，則形成成爲DRAM之記憶格之資料記億用積 蓄電容元件C的其中一個電極的導電體2 5。導電體2 5 係由包含了用於降低電阻之磷等之雜質的多晶矽膜或是 WS i等之金屬矽化物膜所形成《接著，則例如形成由氧 化矽所形成的絕緣膜2 6，此外，則以光阻層作爲掩罩， 在連接孔2 4內形成導電體2 5，而對絕緣膜2 6與上述 導電體2 5實施圖案以使其成爲資料記憶用積蓄電容元件 C之其中一個電極。 經濟部中央標隼局負工消費合作社印聚 (請先閲讀背面之注意事項再填寫本頁} 接著，如第2 3圖所示，形成包含了用於降低電阻之 磷等之雜質的多晶矽膜或是WS i等的金屬矽化物膜。此 外，藉由異方性的乾蝕刻，在絕緣膜2 6的側面形成被連 接到導電體2 5的導電體2 7。而由導電體2 5與導電體 2 7形成資料記憶用積蓄電容元件C的弇中一個電極。 接著，如第2 4圖所示，在除去絕緣膜2 6後，依序 形成資料記憶用積蓄電容元件C的介電體膜2 8與上部電 極2 9。介電體膜2 8係由由氧化矽與氮化矽所形成的積 本紙乐尺度適用中國國家標準（CNS > A4規格（210X297公釐） -42· A7 468 273 ___B7 _ 五、發明説明L ) 層膜、或是由氧化鉅（Ta2〇3)膜所形成。上部電極 (請先W讀背面之注意事項再填寫本頁) 2 9係由包含用於降低電阻之磷等的雜質的多晶矽膜或是 矽化鎢（WS i )等的金靥矽化物膜。 接著，如第2 5圖所示，形成用於連接第1配線3 2 與閘極或是半導體領域的連接孔3 0。連接孔3 0，與在 形成上述連接孔1 9，2 1時同樣地，係在加大由氧化矽 所形成之第2側壁間隔膜15與由氧化矽所形成之絕緣膜 1 8的選擇比的條件下來進行。此外，則在連接孔3 0內 形成連接構件3 1。連接構件3 1，例如在藉由噴濺法形 成鈦（Ti)膜10〜50nm與形成約ΙΟΟηιη氮化 鈦（T i N)膜後，則藉由CVD法形成鎢（W)膜，而 藉由乾蝕刻或是CMP法除去在連接孔3 0以外的上述鎢 膜。 更者，則形成第一配線3 2。第一配線3 2藉由噴濺 法可以由包含T i N膜與銅（Cu)鋁（AL)膜的積層 膜而形成。 最後則依序形成絕緣膜3 3、連接孔3 4、連接構件 經濟部中央標隼局貝工消费合作社印製 3 5、第二配線3 6、絕緣膜3 8、連接構件3 9以及第 二配線40。絕緣膜33、 37係與上述絕緣膜23同樣 地形成。連接孔34、 38則與上述連接孔30同樣地形 成。連接構件3 5與3 9、以及第二配線36與第三配線 4 0，則與上述連接構件3 1以及第一配線3 2同樣地形 成。此外，在藉由電漿C VD法形成氮化矽或是在其下部 形成由氧化矽所形成之積層的鈍化膜4 1後，則形成接合 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） -43- 經濟部中央榡準局員工消費合作社印裝 A 6 B 273 A7 _B7___五、發明説明b ) 領域 42，而幾乎完成第1圖所示的半導體稹體電路裝置。 (實施形態2 ) 第2 6圖係表本發明之其他實施形態之半導體積體電 路裝置之一例針對其主要部分來表示的斷面圖。 本實施形態之半導體積體電路裝置與上述實施形態1 之半導體積體電路裝置的不同點在於：在N通道型 MISFETQnl、N通道型MISFETQn2 以及 P通道型Μ I S F ETQp 1的上部形成有氮化矽膜，而 將氮化矽膜1 0 4當作在形成連接孔3 0時之阻止蝕刻層 來使用。因此，其他的構造，由於與實施形態1相同，因 此省略其說明。本實施形態2的半導體積體電路裝匱，由 於設置氮化矽膜1 0 4，因此在第2 6圖中，如P通道型 MI SFETQp 1的右側所示，即使連接孔30的一部 分與場絕緣膜2發生重叠，在開口形成連接孔3 0之際’ 也不會對場絕緣膜2過度蝕刻，不會因爲過度餽刻而導致 發生漏電流，能夠保持半導體積體電路裝置的性能與信賴 性。 請參照第2 7圖〜第2 9圖來說明本實施形態2之半 導體積體電路裝置之製造方法的一例。_ 2 7圖〜第2 9 圖係對本實施形態2之半導體積體電路裝置之製造方法的 一例依·據其過程的順序來表示的斷面圖。 與實施形態1之製造方法相同’在形成好第16圖所 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4说格（210X297公釐） -44 - 經濟部中央標準局負工消费合作社印製 4 6 8 273 a7 ___B7_五、發明説明) 示之選擇MISFETQs、N通道型 MISFETQnl、 Qn2以及P通道型 MISFETQpl後，則在N通道型 MI SFETQnl，Qn2以及P通道型 MI SFETQp 1的上層堆積約50nm厚度的氮化矽 膜1 0 4。接著，則以光阻層等當作光罩，至少除去位在 DRAM之記憶格中形成有連接孔19，2 1之領域中的 氮化矽膜104(第27圖）。 之後，到形成絕緣膜18，位元線BL，資料記億用積蓄 電容元件C爲止，則與實施形態1相同。之後，在開口形 成連接孔3 0之際，首先進行第1階段的蝕刻（第2 8圖 )。在第1階段的蝕刻中，係在氧化矽的蝕刻速度較氮化 矽爲快的所謂的蝕刻選擇比變大的條件下進行蝕刻》藉此 ，連接孔3 0可以確實地開口到氮化矽膜1 0 4的上面爲 止。又在進行第1階段的蝕刻時，由於氮化矽膜1 0 4當 作阻止蝕刻層來使用，因此不必考慮過度蝕刻的危險，可 以進行足夠時間的蝕刻，能夠使製程範圍變大。 其次進行第2階段的蝕刻，對連接孔3 0之底面的氮 化矽膜10 4進行蝕刻（第2 9圖）。該第2階段的蝕刻 條件，雖然是以氮化矽膜爲條件，但是不需針對氧化矽設 蝕刻選擇比。此時的蝕刻量可以稍微較魚化矽膜1 0 4的 膜厚爲厚。例如設成氮化矽膜1 〇 4之膜厚的1 1 0〜 1 30%。該蝕刻可以藉由在CF4與CHFs的混合中共 同使用A r噴濺器來達成。結果，場絕緣膜2幾乎不會被 (請先閲讀背面之注意事項再填寫本頁)
,1T 本紙張尺度適用中國S家標準< CNS ) Α4規格（210X297公釐） -45- 經濟部中央標準局員工消費合作社印$ 468 273 A7 B7五、發明説明（43 ) 蝕刻。藉此，被蝕刻之連接孔3 0的底面不會到達較構成 源極以及汲極的半導體領域爲際的位置。亦即，氮化矽膜 1 0 4的膜厚可以爲一相對於場絕緣膜2的膜厚爲充分薄 的膜厚，而即使爲了要對氮化矽膜1 0 4充分地進行蝕刻 而實施過度蝕刻，則場絕緣膜2被蝕刻的量則最高到氮化 矽膜1 0 4之膜厚的一半以下，該過度鈾刻在製程上幾乎 不會成爲問題。 如此般，利用氮化矽膜1 0 4進行2階段的蝕刻，可 以以確實且足夠的製程範圍開口形成連接孔3 0，而能夠 保持半導體積體電路裝置的性能與信賴性。 此外，此後的製造方法，由於與實施形態1相同，因 此省略其說明。 (實施形態3 ) 第3 0圖係表本發明之又一其他實施形態之半導體積 體電路裝置的一例，針對其主要部分來表示的斷面圖。 本實施形態3之半導體積體電路裝置與實施形態1、 實施形態2的不同點在於至少除了構成DRAM之記憶格 之選擇Μ I S F E TQ s之源極以及汲極之低濃度N型半 導體領域9以外之半導體領域的上部形成金屬矽化物層。 又在本實施形態3中•與實施形態2同樣地也設置氮化矽 膜1 0 4，藉此，可以在DRAM之記憶格的漏電流不增 加的情況下減低構成MI SFETQn 1 ’ Qn2， Q p 1之源極以及汲極的半導體領域的寄生電阻，而提高 —.1 HI 1^1 In —^1· in 1^1 I ,.水 I ^^^1 ^^^1 I- -- - (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210X297公藶） -46· 4 6 8 273 經濟.邺中央標準局貝工消費合作社印策 A7 B7五、發明説明（44 ) MISFETQnl，Qn2，Qpl 的性能 β 其次請參照第3 1圖〜第3 3圖來說明本實施形態3 之半導體積體電路裝置之製造方法的一例。第3 1圖〜第 3 3圖係表將本實施形態3之半導體積體電路裝置之製造 方法的一例依據其過程的順序來表示的斷面圖。 首先，與實施形態1同樣地，形成到第1 6圖所示之 高濃度Ν型半導體領域1 6，1 6 b與高濃度Ρ型半導體 領域1 7爲止》接著在形成好絕緣膜1 0 b之後，則以光 阻膜等當作掩罩，至少除去位在D RAM記憶格以外的絕 緣膜10b (第31圖）。此外，在形成絕緣膜i〇b之 前|當在半導體領域的上部具有絕緣膜時，可以在未形成 絕緣膜1 0 b之情況下，取代選擇性除去上述絕緣膜。 又，藉由噴濺器等將例如由鈦（T i )或鈷（C 〇 ) 所形成的金屬膜107堆積在整面（第32圖）。接著， 當在約5 0 0 °C之惰性環境下進行第一金靥矽化反應後， 則除去半導體領域以外的未反應的金屬膜1 0 7。接著， 則在7 0 0〜9 0 的惰性環境下進行第二金屬矽化反 應而降低電阻，而形成金屬矽化物層1 0 5 (第3 3圖） 。藉此，則在除了構成DRAM之記憶格之選擇 MI SFETQs之源極以及汲極之低濃度N型半導體領 域9以外之構成MI SFETQn 1，On 2，Q Ρ 1的 源極以及汲極的半導體領域上形成金屬矽化物層1 0 5。 此外，也可以不在構成輸出電路之輸出Μ I S F E T、輸 入保護用Μ I S F Ε Τ的源極以及汲極的半導體領域上設 ^^1 ^^^1 II I. -I -- —-f ^^^^1 luff. ^^^1 (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) A4C格（210X297公釐） -47- 4 6 8 273 A7 _B7_ 五、發明説明（45 ) 置金屬矽化物層1 0 5 β 以後的過程，由於與實施形態2中之第2 7圖以後的 過程相同，因此省略其說明。 (實施形態4 ) 第3 4圖係表將本發明之其他實施形態之半導體積體 電路裝置的一例針對其主要部來表示的斷面圖。 本實施形態4的半導體積體電路裝置係一在實施形態 1之第3圖的方塊圖中使用快閃記憶體作爲R 〇Μ的例子 *在第3 4圖中，領域Α以及領域Β *由於與爲實施形態 1的領域A以及領域B相同，因此省略該部分的說明。 第3 5圖係表第3 4圖之領域C以及領域D的放大圖 。又第3 6圖係表在本實施形態4之半導體積體電路裝置 中之可以電氣方式更寫的一次消去型不揮發性，亦即，所 謂的快閃記憶體的記億體陣列領域的平面圖，第3 7圖係 表快閃記億體之部分的等效電路圖。以下則根據第3 5圖 〜第3 7圖來說明。 好濟部中央標準局負工消費合作社印聚 (請先Μ讀背面之注$項再填寫本頁) 至於本實施形態4的快閃記憶體位元的記憶格係由隧 道絕緣膜202，浮游閘203，層間絕緣膜204、與 字元線一體被構成的控制閘7、以及具有P型阱領域5 ( 通道形成領域）與構成源極及汲極之一對的N型半導體領 域的浮游閘型MISFETQf所構成。 浮游閘型MI SFETQ f的源極係由與實施形態1 之N通道型Μ I S F E TQ η 1同樣的低濃度N型半導體 本紙張尺度適用中國國家橾準（CNS )Α4規格（2丨0X297公釐） -48- 經濟部中央標準局負工消费合作社印製 〇8 273 A7 B7 五、發明説明（46 ) 領域1 0，位在其下部的P型半導體領域1 1以及高濃度 N型半導體領域16所構成。浮游閘型MISFETQf 的汲極係由高濃度N型半導體領域2 0 5所構成。隧道絕 緣膜2 0 2的厚度被設在9〜1 0 nm。高濃度N型半導 體領域2 0 5具有較低濃度N型半導體領域1 〇·爲高的雜 質濃度，且在寫入資料時，在浮游閘2 0 3的下方具有到 可以減低濃度N型半導體領域2 0 5的表面發生消耗（ depletion)之程度般高的雜質濃度。 浮游閘型MISFETQf的汲極則是經由連接孔30被 連接到第一配線3 2。第一配線3 2，在本實施形態4中 ，則構成副位元線s u b B L。在副位元線s u b B L， 則1 6位元〜6 4位元的記億格*經由 河15尸£下〇5€被連接到由第二配線36所形成的主 位元線B L。亦即，本實施形態4的快閃記憶體係藉由選 擇MISFETQsf被分割成區塊（block) »區塊選擇 線tWLl， tWL2則與選擇MISFETQsf的閘 極2 0 3—體被構成。 又，記憶格的源極則經由連接孔2 1被連接到源極線 S L，而在上述被分割的各單位被連接到區塊共同源極線 B S L = 區塊的選擇係由選擇MI SFETOs f來進行》亦 即，將主位元線B L的電位供給到記憶格係藉由主位元線 BL的電位根據選擇MI SFETQs f來進行。如第 36圖所示，字元線MWL (7)、區塊選擇tWLl、 -- · - I—I - ^^1 ^^1 1 I -""I —In I ^^^1 ......... (諳先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公漦> -49 4 6 8 273 經濟部中央標準局貝工消费合作社印繁 Α7 Β7_五、發明説明（47 ) tWL 源極線SL係在第1方向上延伸，而副位元線 subBL (32)、則在第2方向上延伸β 選擇MI SFETQs f係由閘極絕緣膜201、與 浮游閘型2 0 3同一層的閘極2 0 3，以及構成源極及汲 極的髙濃度N型半導體領域2 0 5所構成。在第3 4圖中 ，雖然閘極爲2層構造，但是在未圖示的領域中，與字元 線一體被構成的控制閘7則被連接到第一配線3 2，更者 則藉由第三配線4 0被分流（shunt) 〇閘極絕緣膜2 0 1 的厚度大約被設定爲2 0 nm 〇 用於連接到浮動閘型MISFETQf之源極以及汲 極的連接孔20，31，如後述之第45圖，第46圖所 示|與實施形態1的連接孔19，21同樣地，係相對氮 化矽所形成的第1側壁間隔膜14進行自我整合而被形成 。又，該些記憶格，爲了要進行後述的寫入與消去的動作 ，乃在N型半導體領域3中被分離》 本發明之快閃記憶體所寫入動作係藉由自浮動閘極 2 0 3放出電子而降低閾値（V t h)而進行。亦即，在 控制閘極7施加9 V左右的負電壓。此外，藉由在汲極施 加7 V左右的正電壓，根據經過隧道絕緣膜的F N隧道， 可以自浮動閘極2 0 3將電子放出到作爲汲極的高濃度N 型半導體領域2 0 5，而降低閾値（V t h )。 消去動作則是藉由將電子注入浮動閘極2 0 3而提高 閾値來進行。亦即，在控制閘極7施加9左右的正電壓。 此外，藉由在源極以及P型阱領域5 0施加9 V左右的負 <請先閲讀背面之注意ί項再填寫本頁) 本紙張尺度適用中國國家揉準{ CNS ) Α4規格（210Χ297公釐） -50- 一。d273 A7 B7 五、發明説明（48 ) 電壓，根據經由隧道絕緣膜的F N隧道，而自形成在通道 領域的反轉層將電子注入浮動閘極而提高閾値。 N通道型MISFETQn3與P通道型 MI SFETQp2係一使用在進行快閃記億體之寫入與 消去的電路上的Μ I S F E T。 根據該半導體積體電路裝置，即使是已搭載了快閃記 億體|也可以形成第1側壁間隔膜1 4以及第2側壁間隔 膜1 5 1使其記憶格陣列領域微細化，而形成最適合於周 邊電路領域的MI SFETQnl，Qn2，Qn3，Q p 1，Qp2的LDD構造，能夠同時實現半導體積體電 路裝置的微細化與提高性能。 其次請參照第3 8圖〜第4 6圖來說明本實施形態4 之半導體積體電路裝置之製造方法的一例。第.3 8圖〜第 4 6圖係表將本實施形態4之半導體積體電路裝置之製造 方法的一例，根據過程的順序來表示的斷面圖或平面圖。 經濟部中央標準局舅工消费合作社印製 <請先閲讀背面之注意事項再填寫本頁} 首先，與實施形態1同樣地形成場絕緣膜2、 N型半 導體領域3、 N型阱領域4與P型阱領域5。第38圖係 表在形成場絕緣膜2後的快閃記憶體領域的平面圖。 其次，如第3 9圖以及第4 0圖所示，藉由熱氧化法 形成閘極絕緣膜2 0 1。此外，在除去選擇 MISFETQsf、 N通道MISFETQn3與P通 道MI SFETQp2以外的閘極絕緣膜20 1後’重新 藉由熱氧化法形成隧道絕緣膜2 0 2。在除去閘極絕緣膜 2 0 1後，藉由形成隧道絕緣膜2 0 2 ’可以容易形成厚 本紙張尺度適用中國國家標準（CNS > A4规格（210X29*7公釐） -51 - 經漪部中央摞準局貝工消费合作社印製 ^ ^ B 273 a? ____B7_ 五、發明説明（49 ) 度較閘極絕緣膜2 0 1的厚度爲薄的隧道絕緣膜 202。此外，則形成快閃記憶體的浮動閘極203、選 擇]Vil SFETQs f，成爲 N 通道 MI SFETQnS 與P通道MI SFETQp2之浮游閘極203的導電體 2 0 6。導電體2 0 6係由已注入用於降低電阻之磷等的 雜質的矽膜所形成。之後，則以光阻膜當作掩罩實施圖案 〇 其次，如第4 1圖所示，形成位在快閃記憶體之浮動 閘極2 0 3與控制閘極7之間的層間絕緣膜2 0 4 "層間 絕緣膜2 0 4係由依序積層3氧化膜與氮化膜的多層膜而 形成。接著，則選擇性地除去位在形成有DRAM記憶格 之選擇MISFETQs、 N通道型MISFETQnl 、N通道型MISFETQn2與P通道 MI SFETQp 1的領域的閘極絕緣膜204。此外， 閘極絕緣膜2 0 4之上部的氮化矽膜則當作耐氧化的光罩 來使用，而與實施形態1同樣地形成閘極絕緣膜6。 其次，如第4 2圖以及第4 3圖所示，形成控制閘7 與位在其上部的氮化矽膜8，而以光阻膜當作掩罩來實施 圖案。藉此形成快閃記億體之浮游閘極2 0 3以及控制閘 極7。 以後的過程則幾乎與實施形態1之第1 0圖以後的過 程相同。亦即，由第4 4圖所示，在將第1側壁間隔膜1 4以及第2側壁間隔膜15形成在DRAM的記億格領域 同時，也形成在快閃記憶體的記憶格領域。 (請先《讀背面之注意事項再填寫本頁) 本紙法尺度適用中國國家揉準（CNS) A4規格（210X297公釐） -52- 8 273 Α7 Β7 經濟部中央標準局貝工消費合作社印笨 五、發明説明feo ) 其次則與實施形態1同樣地，在形成絕緣膜1 8後’ 如第45圖所示形成連接孔21。 接著，在形成絕緣膜2 3後，如第4 6圖所示形成連 接孔3 0 > 連接孔2 1，30，則與實施形態1的連接孔19 ’ 2 1同樣地，由於係相對於由氮化矽所形成的第1側壁間 隔膜1 4進行自我整合而被形成，因此可以減小在第2方 向上之字元線WL (閘極7)的間隔t 3、字元線WL ( 閘極7)與區塊選擇線tWLl、 tWL2的間隔t3、 區塊選擇線tWLl， tWL2之間的間隔，而可以在第 2方向微細化。 又，由於可以減小在第2方向上的配合裕度，因此可 以在第2方向上微細化。亦即，可以縮小在第2方向上之 記憶格之間的間隔，而能夠高積體化。 接著則與實施形態1同樣地形成第一配線3 2 »藉此 ，由於DRAM記億格之位元線B L與快閃記憶體的源極 線S L係在同一個過程中被形成，因此可以縮短過程。 根據本實施形態4之半導體積體電路裝置之製造方法 ，可以與實施形態1同樣地製造出已搭載了快閃記憶體的 半導體積體電路裝置。在快閃記憶體中，可以使記億體陣 列高積體化。又可以因應Μ I S F Ε Τ的要求來改變閘極 絕緣膜的膜厚。 此外’當然也可以將在實施形態2〜3中所說明之氮 化矽膜1 0 4或是金屬矽化物屬1 〇 5組合在本實施形態 I^^ {請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -53- 經濟部中央標準局負工消費合作社印製 468 273 A7 _ B7__ 五、發明説明（51 ) 4之半導體積體電路裝置以及製造方法。又，在本實施形 態4中，雖然是針對具有DRAM以及快閃記憶體等兩者 的半導體積體電路裝置來加以說明，但是本發明當然可以 適用在只具有快閃記憶體的半導體積體電路裝置上。 (實施形態5 ) 第4 7圖係表本發明之其他實施形態之半導體積體電 路裝置的一例，針對其主要部分來表示的斷面圖。 本實施形態5之半導體積體電路裝置與實施形態1之 半導體積體電路裝置的不同點在於取代第1側壁間隔膜1 4，而改形成氮化矽膜（第1側壁間隔膜）207。因此 ，由於其他的構造與實施形態1相同，因此省略其說明。 本實施形態5的半導體積體電路裝置，由於設置厚度爲 t 1的氮化矽膜（第1側壁間隔膜）207，因此與實施 形態1同樣地，除了可以提高記憶體領域以外的積體化外 ，也可以藉由第2側壁間隔膜1 5而使記億格領域以外的 MI SFET的LDD構造最佳化，而能夠提高半導體積 體電路裝置的性能。 此外，本實施形態5之半導體積體電路裝置之製造方 法，乃取代實施形態1中之第1 2圖的第1.側壁間隔膜1 4的形成過程，而改採在半導體基板1的餐面堆積氮化矽 膜2 0 7的過程。因此，可以省略掉異方性蝕刻等的過程 ，而簡化過程。但是在開口形成連接孔19，2 1的過程 中，則必須要有如實施形態2中所述之2階段的蝕刻β因 本紙張尺度適用中國國家標準（CNS > Α4规格（210X297公釐）" (請先聞讀背面之注意事項再填寫本頁) 經滴部中央標準局負工消費合作社印掣 4 6 B 27 3 a7 ____B7____五、發明説明（52 ) 此，在不針對連接孔19，2 1之底面的半導體基板1過 度地進行蝕刻的情況下，即能夠提高接點的信賴性。 以上雖然是針對發明的實施形態來具體地說明本發明 人的發明，但本發明並不限於上述實施的形態，當然在不 脫離其要旨的範圍內進行各種的變更。 例如，上述實施的形態1〜5 *雖然是以藉由互補型 Μ I S F E T構成周邊電路或邏輯電路爲例來加以說明， 但是也可以只藉由Ν通道型Μ I S F Ε Τ或Ρ通道型 Μ I S F ΕΤ構成周邊電路等。 又，上述實施形態1〜5，雖然是以將DRAM之記 憶格領域的選擇MISFETQs的閘極絕緣膜的厚度設 成與N通道型MI SFETQnl，Qn2以及P通道型 MI SFETQpl的閘極絕緣膜的膜厚相同爲例，但是 也可以將該些閘極絕緣膜的膜厚彼此設成不同。特別是當 ，使N通道型MI SFETQnl，Qn2以及P通道型 MI SFETQp 1的閘極絕緣膜的厚度設成較選擇 MI SFETQs的閘極絕緣膜的膜厚爲薄時，則可以使 N通道型MI SFETQnl，Qn2以及P通道型 MI SFETQp 1的通道變得更短，而能夠提高半導體 積體電路裝置的性能。此時的閘極絕緣膜的製造方法，則 可以使用與在實施形態4中所述之快閃詰Λ體領域與 DRAM領域的閘極絕緣膜係在另外的過程被形成之方法 同樣的製造方法。 又，上述實施形態1〜5的記憶格，雖然是利用 {請先閲讀背面之注f項再填寫本頁) 訂 ^! 本紙張尺度適用中國國家標率（CNS ) A4规格（210X297公釐） -55- 經漓部中央標準局貝工消費合作社印製 4 6 8 273 A7_B7___五、發明説明（53 ) DRAM或是作爲不揮發性記憶體快閃記憶體來說明，但 是並不限於此，當然也可以應用在S RAM ( Static RAM )掩罩ROM等，例如利用側壁間隔膜在字元線之間呈自 我整合地將導電對連接到MISFET的源極或汲極領域 的記億格構造。 (實施形態6 ) 第5 0圖（a )係將本發明之一實施形態之DRAM 的一例針對其記億格領域來表示的斷面圖，（b)係針對 周邊電路領域來表示的斷面圖。又，第5 1圖係表本實施 形態6之DRAM之記億格領域的平面圖。更者，第5 2 圖係表本實施形態6之DRAM之記憶格領域的斷面圖， (a)爲第51圖之II la — II la線斷面、（b ) 爲第51圖之I I lb— I I lb線斷面。此外，在第 5 1圖中，爲了要易於了解圖面，及對一部分的構件實施 陰影或是虛線來表示，第5 1圖中的I a — I a線爲第 5 0圖（a )所示之斷面圖的切斷部。 在本實施形態6之DRAM的記憶格領域，則在半導 體基板3 0 1的主面上形成記憶格的選擇用 MISFETQt ，且形成被連接到選擇用 MI SFETQt的電荷積蓄用的電容先件以及位元線 B L。 又，在DRAM之周邊電路領域則形成有用於構成周 邊電路的η型MI SFETQn。此外，在周邊電路則形 (請先W讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準{ CNS > A4現格（2I0X297公釐） -56- A7 4 6 8 273 _ B7 _ 五、發明説明（54 ) 成p型MISFET (未圖示），也可以藉由η型 MI SFETQn與ρ型MI SFET來構成 MI SFET。又除了 η型MI SFETQn以外，也可 以形成高耐壓用的η型MISFET(未圖示）。 半導體基板3 0 1例如由P_型的單晶矽所形成，在其 主面形成有淺溝302a。又，將例如由二氧化矽（ S i 〇2)所形成的元件分離用絕緣膜3 0 2 b埋入到淺溝 302a ，而形成淺溝元件分離領域》 在半導體基板301的上部形成有P型阱303，而 例如將P型雜質的硼導入到P型阱3 0 3。又*在記憶格 之形成有選擇用MI S FETQ t之領域的ρ型阱303 的下部則形成有深阱（deep well) 303b。將η型雜質 的磷導入到深阱303b，使選擇用MI SFETQt自 基板電位絕緣膜，而能夠提高耐雜訊性》 此外*當形成P型MISFET時，則在形成了ρ型 Μ I S F E T的領域則形成例如已導入了磷的η型阱（未 圓示）。又，當Ρ型阱303以及其存在時*則也可以在 η型阱形成MISFET的閾値控制層。 記憶格的選擇用MISFETQt則被形成在由元件 分離用絕緣膜3 0 2 b所包圍的活性領域上，而在1個活 性領域形成2個選擇用MI SFETQr。又，選擇用 MI SFETQ t則具有經由形成在ρ型阱3 0 3之活性 領域上的閘極絕緣膜3 0 4被形成在半導體基板3 0 1上 ，而由多晶矽膜3 0 5以及鎢矽化物（WS i 2)膜 本紙張尺度適用中國圉家標準（CNS ) A4規格（2I0X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央樣芈局貝工消費合作社印裝 -57- 4 6 8 273 經濟部中决摞隼局員工消費合作社印製 A7 B7五、發明説明（55 ) 30 5 b所形成的閘極3 0 5 ’以荩在閘極3 0 5的兩側 的P型阱3 0 3彼此分開被形成之一對的η型半導體領域 3 0 6 a，3 0 6 b。 閘極3 0 5可以當作DRAM的字元線WL來使用。 又，雖然將η型雜質導入到η型半導體領域3 0 6 a ， 3 0 6 b，但是也可以導入磷或砷（A s )之任何一種雜 質。但是爲了要提高遘擇用MI SFETQ t的通道間的 耐壓，且提高DRAM的更新特性，最好是導入磷。 η型半導體領域306a爲2個選擇用 MI SFETQt所共有，又在η型半導體領域306a ，306b之間則形成有選擇用MI SFETQt的通道 領域。閘極絕緣膜304例如由S i 〇2所形成，而設成較 後述之周邊電路領域的η型MISFETQn的閘極絕緣 膜304爲厚，而提高選擇用MISFETQt的絕緣耐 壓。此時，可以提高選擇用MISFETQt的絕緣耐壓 以及DRAM的更新特性。 閘極3 0 5 (也可以是字元線WL)的上面，則經由 例如由S i 〇2所形成的絕緣膜形成例如由氮化矽所形成的 間隙絕緣膜307b。間隙絕緣膜307b，係一在後述 之連接孔311a，311b的開口形成過程中，當作能 夠使連接孔相對於閘極3 0 5進行自我金合而開口形成時 的阻隔（blocking)膜來使用者，而可以防止插塞等之連 接構件與閘極3 0 5發生短路* 間隙絕緣膜3 0 7 b的上面、閘極3 0 5的側面以及 <請先閲讀背面之注意事項再填寫本筲) 本紙張尺度適用中團國家標準（CNS ) A4規格（210X297公釐） -58- 經濟部中央標準局員工消費合作社印聚 ^ 6 B 273 a? + ._B7_五、發明説明（56 ) 半導體基板301的主面，除了連接孔311a，311 b的底面部外，爲例如由矽氮化膜所形成之自我整合加工 用絕緣膜3 0 9所被覆•自我整合加工用絕緣膜3 0 9除 了在使連接孔311以及連接孔311b相對於字元線進 行自我整合而開口之際當作阻止蝕刻膜來使用外，在連接 孔3 1 1 a以及連接孔3 1 1 b開口之際，也具有防止半 導體基板3 0 1，特別是元件分離用絕緣膜3 0 2 b發生 過度蝕刻的作用。 此外，在閘極3 0 5的側面與自我整合加工用絕緣膜 3 0 9的側面也可以形成例如由S i 〇2所形成的絕緣膜（ 未圖示如此之絕緣膜以及絕緣膜3 0 7 a，係爲了在 形成間隙絕緣膜3 0 7 b以及自我整合加工用絕緣膜3 0 9之際，防止成膜處理裝置受到來自構成WSi2膜之金蘑 的污染，以及用於緩和對間隙絕緣膜3 0 7 b與自我整合 加工用絕緣膜3 0 9的熱應力而設。 自我整合加工用絕緣膜3 0 9爲例如由SOG ( Spin On Glass)所形成的層間絕緣膜3 10a所被覆。層間絕緣 膜 3 10a 雖然可以是 BPSG( Boro Phospho Silicate G lass)，但是設成相對於氮化矽膜能夠確保蝕刻選擇比的氧 化矽膜。此外，在層間絕緣膜3 1 0 a則形成有可讓半導 體基板3 0 1之上層部的η型半導體領磕3 〇 6 a露出的 連接孔3 1 1 a以及可讓半導體基板3 0 1之上層部的η 型半導體領域3 0 6 b露出的連接孔3 1 1 b。 此外，之所以間隙絕緣膜3 0 7 b以及自我整合加工 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -59- 經濟部中央摞嗥局貝工消费合作社印家 1 β 8 273 a? Β7___五、發明説明（57 ) 用絕緣膜可以在進行自我整合時開口形成連接孔31 la 以及連接孔3 1 1 b時當作阻止蝕刻膜來使用的原因則如 上所述。又，形成自我整合加工用絕緣膜309 ’如後所 述，由於可以根據層間絕緣膜3 1 0 a容易被蝕刻（蝕刻 量、蝕刻速度快），而自我整合加工用絕緣膜309難以 被蝕刻（蝕刻量、蝕刻速度慢）的第1蝕刻過程’以及自 我整合加工用絕緣膜3 0 9容易被蝕刻’而層間絕緣膜 3 1 0或矽基板或元件分離用絕緣膜3 0 2 b難以被蝕刻 的第2蝕刻過程共2階段的蝕刻而開口，因此如第5 2圖 (a )以及（b )所示，連接孔3 1 1 a以及連接孔 3 1 1 b的底部會自半導體基板3 0 1的活性領域脫離， 而即使是碰到元件分離用絕緣膜3 0 2 b的一部分，也可 以防止與該連接孔3 1 1 a以及連接孔3 1 lb的底部碰 到的元件分離用絕緣膜3 0 2 b溫度被蝕刻，而使得連接 孔3 1 1 a以及連接孔3 1 1 b的底部不會到達元件分離 用絕緣膜3 0 2 b的深的領域。亦即，即使元件分離用絕 緣膜3 0 2 b過度被蝕刻，也可以抑制到在製程上不會成 爲問題的程度，例如在相當於自我整合加工用絕緣膜 3 0 9之膜厚之一半以下的過度蝕刻情形。 在連接孔311b則形成有由例如被導入有高濃度的 磷的多晶矽所形成的插塞3 1 4，雖然痛塞3 1 4的底面 也被形成在元件分離用絕緣膜3 0 2 b被過度蝕刻的領域 ，但是其深度•如上所述，則爲在製程上不會成爲問題的 程度，對於DRAM之更新特性等的性能幾乎不會產生問 (請先閲讀背面之注意事項再填寫本頁) 訂 啖丨· 本紙張尺度適用中國國家橾芈（CNS ) A4規格（2丨0·〆29?公t ) -60- 68273 - 經濟部中央標率局負工消費合作杜印製 五、發明説明（58 ) 題。 在層間絕緣膜3 1 0 a以及插塞3 1 4之上則形成有 閘極絕緣膜3 1 0 b。層間絕緣膜3 1 0 b則可以是例如 利用TEOS，而藉由熱CVD法而堆積的矽氧化膜。 在層間絕緣膜3 1 0 b上形成有位元線B L »該位元 線B L係由多晶矽膜3 1 2以及WS i 2膜3 1 3所形成， 且經由連接孔3 1 1 a而與η型半導體領域3 0 6 a在電 氣上連接。多晶矽膜3 1 2的底面，則與上述插塞3 1 4 同樣地，雖然也被形成在元件分離用絕緣膜3 0 2 b過度 被蝕刻的領域，但是其深度，如上所述，爲在製程上不會 成爲問題的程度，對於D RAM的性能幾乎不會有問題。 該位元線係由例如利用TEOS，而藉由熱CVD法 堆積的的氧化膜所形成的層間絕緣膜3 1 0 c所被覆，更 者，在層間絕緣膜3 1 0 c的上層則形成有例如藉由 CMP法被硏磨成爲平坦的層間絕緣膜3 1 0 d。層間絕 緣膜3 1 0 d係一例如利用TEOS，而藉由CMP法針 對由電漿C V D法而堆積的矽氧化膜進行硏磨而成者*此 外，層間絕緣膜3 1 0 d可以利用S 0G或B P S G等， 而利用平坦蝕刻（etch back)法等使之變得平坦》 在層間絕緣膜3 1 0 d之上則形成有例如由矽氮化矽 膜所形成的層間絕緣膜3 1 0 e。層間絕緣膜3 1 0 c則 在形成後述之冠冕（crowh )狀之積蓄電容SN時當作用 阻隔（Blocking)膜來使用。 在層間絕緣膜3 1 0 d的上層則形成有具有圓筒形之 (诗先閱讀背面之注意事項再填寫本頁)
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K 本紙張尺度適用中國國家標準（CNS )六4说格（210X297公釐） -61 - 4 經濟部中央標準局負工消費合作社印製 6 8 273 J；五、發明説明（59 ) 冠冕形狀的積蓄電容s N。積蓄電容S N係由：由經由連 接孔3 1 1 c被連接到η型半導體領域3 0 6 b的第1電 極與相對於半導體基板3 0 1被立設在垂直方向的第2電 極320b所構成的電容電極320 *電容絕緣膜321 、以及在電氣上與一定的配線連接的板電極3 2 2所構成 。第1電極3 2 0 a以及第2電極3 2 0 b可以是一被例 如導入高濃度的磷的多晶矽膜。電容絕緣膜3 2 1，雖然 可以是一例如在氮化矽膜上堆積了 S i 〇2膜的積層膜，但 是也可以使用氧化鉅等的高介電率薄膜。板電極3 2 2雖 然可以是一例如被導入有高濃度的濃的多晶矽膜，但是也 可以利用鎢矽化物等的金屬化合物。 此外，在第1電極3 2 0 a的下部則形成有多晶矽膜 3 2 0 c以及由多晶矽所形成的側壁3 2 0 d，而成爲電 容電極3 2 0的一部分。多晶矽膜3 2 0 c以及側壁 3 2 0 d係在開口形成連接孔3 1 1 c時當作硬罩（ hard mask)來使用者，可以將連接孔3 1 1 c的開口直徑設 在爲光石印之解像度以下之微小的開口直徑。 另一方 面，周邊電路領域的η型MISFETQn具有：被形成 在爲元件分離用絕緣膜3 0 2 b所包圍的活性領域上，由 經由被形成在P型阱3 0 3之活性領域上的閘極絕緣膜 304，而被形成在半導體基板301上的多晶矽膜 305a與WSi2膜305b所形成的閘極305、以及在 閘極305之兩側的P型阱3 0 3互相離開被形成之一對的η 型半導體領域306c。 (請先Μ讀背*之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家揉準（CNS) Λ4規格（2丨0Χ297公釐） -62- ：；6 8 27 3五、發明説明（6〇 ) A7 B7 經漓部中央標準局負工消费合作社印製 閘極3 0 5係一與字元線WL同時被形成者。η型半 導體領域3 0 6 c包含：低濃度η型半導體領域3 0 6 c -1，以及相對於後述之第2側壁3 2 3 b進行自我整合 而被形成的高濃度η型半導體領域3 0 6 c — 2 (濃度較 低濃度η型半導體領域306c_l爲高）》亦即，η型 半導體領域3 0 6 c具有所謂的LDD ( Lightly Doped Drain)構造。又在位於低濃度η型半導體領域306 c — 1 之下部的高濃度η型半導體領域3 0 6 c - 2與通道領域 之間則形成有作爲阻止擊穿層來使用的Ρ型半導體領域 3 0 6 d »在η型半導體領域3 0 6 c則例如導入磷或砷 。但是爲了要縮短η型MISFETQn的通道長度而提 高性能，則最好是使用砷。此外，當形成高耐壓η型 MI SFET時，則被導入到低濃度η型半導體領域 3 0 6 c - 1的雜質最好是磷。藉此可以提高通道之間的 耐壓。 閘極絕緣膜3 0 4由於與上述選擇用 MISFETQt相同，因此省略其說明。 在閘極3 0 5的上面經由絕緣膜3 0 7 a形成間隙絕 緣膜307D，由於與上述選擇用MI SFETQt相同 ，因此省略其說明》 ·· . 在閘極3 0 5的側面則形成第1側Μ 3 2 3 a，在其 外側則形成第2側壁3 2 3 b。 第1側壁3 2 3 a如後所述，係一針對自我整合加工 (請先閲讀背面之注意事項再填寫本頁) 訂 本纸張尺度適用中國國家標準（CNS ) A4现格（210X29?公釐） -63 * 4 6 B 273 經濟部中央標準局1工消費合作社印聚 A7B7五、發明説明（61 ) 用絕緣膜3 0 9進行異方性蝕刻而形成者，例如由矽氮化 膜所形成。該第1側壁323a，當在周邊電路領域形成 連接孔時，可以當作當針對閘極3 0 5進行自我整合而開 口形成連接孔時的側壁來使用。 第2側壁3 2 3 b例如由矽氧化膜所形成，可以在注 入用於形成高濃度η型半導體領域2 0 6 c — 2的雜質離 子時當作光罩來使用，而可以用在進行自我整合而形成高 濃度η型半導體領域3 0 6 c — 2上。藉由控制該第2側 壁3 2 3 b的膜厚而使LDD構造最佳化，能夠提高η型 MI SFETQn的性能。 此外，如上所述，在半導體基板3 0 1上的自我整合 加工用絕緣膜3 0 9則藉由異方性蝕刻被除去，而在周邊 電路領域來設置自我整合加工用絕緣膜3 0 9。藉此周邊 電路領域之連接孔的開口不需要分2個階段來進行，而容 易形成開口。又，連在連接周邊電路領域的閘極3 0 5與 上層的配線時，也容易開口形成該連接孔。如此般，之所 以不需要在周邊電路領域設置自我整合加工用絕緣膜 309的原因是因爲被形成在周邊電路領域的 Μ I S F E T完全不要求高積體度，不但其配置間隔具有 餘裕度，且連結性領域的形成也具有餘裕度，而考慮到連 接孔的情形所設計之故。因此，在連周邊竃路領域也要求 高積體度時，則當然也可以在形成第2側壁3 2 3 b後， 將阻止蝕刻膜1 0 4選擇性地形成在周邊電路領域上。 又當形成P型MISFET時，則當然可以在將導電 <請先閱讀背面之注意事項再填寫本頁) 線 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X297公羞） -64- 4 經满部中央標隼局—工消費合作社印製 A76 8 273 B7五、發明説明（62 ) 性設成與上述η型Μ I S F E TQ η的情形呈相反的情況 下周樣被構成· 又，也可以在閘極305的側面與第1側壁3 2 3 a的界 面形成例如由S i 〇2所形成的絕緣膜（未圖示），如此的 絕緣膜以及絕緣膜3 0 7 a係用於防止因爲在形成間隙絕 緣膜3 0 7 b以及第1側壁3 2 3 a時構成WS i 2膜的金 屬對於成膜處理裝置造成污染、以及用於緩和對於間隙絕 緣膜307b、第1側壁323a的熱應力。 η型MI SFETQn則爲例如利用TEOS，藉由 熱CVD的堆積，而由矽氧化膜所形成的閛極絕緣膜 3 1 0 ί所覆蓋，更者，則在層間絕緣膜3 1 0 f的上層 形成有例如藉由CMP法變成平坦的層間絕緣膜3 1 0 g 層間絕緣膜3 1 0 g可以是一例如利用T E 0 S而藉由 電漿CVD法堆積出的矽氧化膜。此外層間絕緣膜310 g可以利用S 0 G或是B P S G等，而也可以利用平坦蝕 刻法（etch back )使其變成平坦。 在層間絕緣膜3 1 0 g上形成有上述層間絕緣膜3 1 〇b，而在層間絕緣膜310b上形成上述位元線BL· 又，位元線BU則爲上述層間絕緣膜3 1 0 c所被覆，更者， 則在層間絕緣膜3 1 0 c的上層則形成有上述層間絕緣膜 3 1 0 d » 在層間絕緣膜3 1 0 d以及板電極3 2 2的上層則形 成例如由B P S G所形成的層間絕緣膜3 2 4。層間絕緣 膜3 2 4則藉由reflow變得平坦。 I I I 訂·~ ~線 (請先聞讀背面之注$項再填寫本瓦) 本紙張尺度適用中國圉家標準（CNS ) A4規格（2丨0X297公釐） -65- 經濟部中央標準局貝工消費合作社印製 ；b B 273 五、發明説明（63 ) 在周邊電路領域的層間絕緣膜3 2 4上形成有第1配 線層325。第1配線層325則經由連接孔326被連 接到η型Μ I S F E TQn的高濃度η型半導體領域 306c — 2。第1配線層325可以是氮化鈦、鈦或是 鋁等金麋膜的積層膜，例如藉由噴濺法來堆積β此外，在 連接孔3 2 6內也可以形成例如由鎢所形成的插塞。鎢插 塞可以藉由鎢CVD法來形成。此時，最好是以氮化鈦爲 接著層而事先形成在連接孔3 2 6內。 第1配線層3 2 5係爲層間絕緣膜3 2 7所覆蓋’而 在層間絕緣膜3 2 7上形成第2配線層3 2 8 ·第2配線 層3 2 8則經由連接孔3 2 9被連接到第1配線層3 2 5 。層間絕緣膜3 2 7雖然可以是例如由矽氧化膜與SOG 所形成的矽氧化膜，但最好是以利用Τ Ε 0 S而藉由電漿 CVD法堆積出的砂氧化膜，將該矽氧化膜夾在中間（ sandwich)而構成一積層膜。此外，第2配線層3 2 8可以 是與第1配線層325同樣的構造。 第2配線層3 2 8爲層間絕緣膜3 3 0所覆蓋，而在 層間絕緣膜3 3 0上形成第3配線層3 3 1。第3配線層 33 1則經由連接孔332被連接到第2配線層328。 層間絕緣膜3 3 0則爲與層間絕緣膜3 2 7同樣的構造。 第3配線層3 3 1爲鈍化膜3 3 3麻療蓋。鈍化膜 3 8 3可以是矽氧化膜與矽氮化膜的積層膜。 其次請參照第5 3圖〜第7 9圖來說明上述DRAM 之製造方法。第5 3圖〜第59圖係將本實施形態6之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) 訂 線 -66- 4 經濟部中央標準局員工消費合作杜印裝 A78 273___Βτ__ 五、發明说明（64 ) DRAM之製造方法的一例，根據過程的順序來表示的斷 面圖《此外，第53圖〜第59圖’除了第63圖、第 65圖、第67圖、第69圖、第71圖以外，（a)係 表相當於第5 1圖之Ϊ a- I a線斷面的部分，（b)表 周邊電路領域的斷面°又’第63圖、第65圖、第67 圖、第69圖、第71圖，（a)係表相當於第51圖之 I I I a — I I I a線斷面的部分，（b)係表相當於第 51圖之I I lb - I I lb線斷面的部分。 首先，如第53圖所示，在半導體基板301的一定 的領域形成有淺溝元件分離領域。淺溝元件分離領域，係 在半導體基板3 0 1的主面依序形成未圖示的氧化矽膜以 及氮化矽膜。此外，在藉由光阻層等除去淺溝3 0 2 a之 形成領域的上述氧化矽膜與氮化矽膜後，則在.半導體基板 30 1的深度方向例如形成0 · 3〜0，4#m的溝。接 著•則以上述氮化矽膜作爲氧化光罩，而在上述溝的側面 與底面形成熱氧化矽（未圖示）。此外，在藉由CVD( Chemical Vapor Dopsition)法，在半導體基板3 0 1的整面 堆積好的氧化膜後，則藉由CMP ( Chemical mechanical PoUshing)法或是乾蝕刻法除去在淺溝3 0 2 a以外之領域 的上述矽氧化膜，而將矽氧化膜選擇性地埋入淺溝3 0 2 a內。 此外，最好是在氧化性環境下對元件分離用絕緣膜 3 0 2 b進行緻密化。此外，則藉由熱磷酸除去上述氮化 矽膜，而形成元件分離用絕緣膜3 0 2 b。此時，元件分 (請先Μ讀背面之注意事項再填寫本頁) 訂 線 本紙張尺度適用中國圉家標準（CNS ) Α4規格（210X297公釐） -67- 6 經濟部中决標率局貝工消費合作社印製 8 273 A7 B7 _五、發明説明（65 ) 離用絕緣膜3 0 2 b也藉由熱磷酸稍微被蝕刻，而變得較 半導體基板3 0 1的活性領域爲低。藉此，閘極3 0 5的 圖案處理會變得良好，而能夠提高MISFET的性能。 其次，如第5 4圖所示，以光阻層當作光罩，將η型 雜質，例如磷的離子注入到半導體基板3 0 1的記憶格陣 列的形成領域，接著在除去上述光阻層後，將Ρ型雜質’ 例如硼的離子注入到半導體領域3 0 1之記憶格陣列的形 成領域以及形成有η型MISFETQn的領域。更者， 在除去上述光阻層後，藉由對半導體基板3 0 1實施熱擴 散處理，而形成深阱303b以及ρ型阱303。此外， 在形成ρ型Μ I S F ET時，則例如將磷導入到該領域而 形成η型阱。 此外，則將在通道領域中的雜質濃度最佳化，爲了要 得到所希望之記億格選擇用MI SFETQ t或是η型 MI SFETQn的閾値電壓，可以在ρ型阱3 0 3之活 性領域的主面注入P型雜質，例如硼的離子》 其次，如第5 5圖所示，在半導體基板3 0 1的表面 形成有閘極絕緣膜3 0 4。該閘極絕緣膜3 0 4是由熱氧 化法而形成，其膜厚約爲7 nm。更者，則在半導體基板 3 0 1的整面依序堆積被導入有磷的多晶矽膜3 0 5 a以 及WSi2膜305b。多晶矽膜30 5· a以及W S i 2膜 係藉由CVD法而形成，該些膜厚例如分爲4 0 nm以及 lOOnm «接著，在WS i2膜305b上則依序堆積由 氧化矽膜所形成的絕緣膜3 0 7 a以及由氮化矽膜所形成 ' ϋ H ^ i 11 11 I 線. (请先Μ讀背面之注意事項再填寫本頁) 本紙張尺度適用中國因家標準{ CNS ) Α4规格（210ΧΜ7公釐） -68- 經濟部中央標隼局員工消費合作社印衆 6 8 273 a7 _ B7_五、發明説明（66 ) 的間隙絕緣膜3 0 7 b ·絕緣膜3 0 7 a以及間隙絕緣膜 3 0 7 b係藉由CVD法被形成，該些膜厚例如分別爲 l〇〇nm以及 16〇nm。 其次，如第5 6圖所示，以光阻膜作爲光罩，依序針 對由間隙絕緣膜307b、絕緣膜307a、WSi2膜3 0 5 b以及多晶矽膜3 0 5 a所形成的積層膜實施蝕刻， 而彤成由多晶矽膜3 0 5 a以及WS i 2膜3 0 5 b所形成 之記憶格之選擇用Μ I S F E TQ t以及周邊電路領域的 MISFETQn的閘極305» 其次，在除去上述光阻層後，藉著對手導體基板 t 3 0 1實施熱氧化處理，可以在構成閘極3 0 5的多晶矽 膜3 0 5 a以及WS i 2膜3 0 5 b的側壁形成薄的氧化矽 膜。 其次，如第5 7圖所示，以上述積層膜以及光阻膜作 爲光罩，將P型雜質，例如硼的離子注入周邊電路領域之 形成有η型MISFETQn之領域的p型阱303的主 面。更者，在除去上述光阻膜後，以上述積層膜以及光阻 膜作爲光罩，而將η型雜質，例如磷的離子注入到形成有 選擇用MI SFETQ t之ρ型阱303的主面。藉由將 該些雜質予以牽引而擴散，而在η型MI S. FETQn的 低濃度η型半導體領域306 c-1，ί» Μ半導體領域 306d、以及選擇用MI SFETQt的η型半導體領 域306a，306b。此外，在形成高耐壓用的η型 MI SFET時，則將磷注入到該領域。又當形成ρ型 (請先W讀背面之注^^項再填寫本頁) 本紙張尺度適用中國國家榡準（CNS ) Α4規格（2Ι0Χ297公釐） -69- 經濟部中央標準局負工消費合作社印製 6 8 27 3 a7 _____B7_五、發明説明（67 ) Μ I S F E T時，則將用於阻止擊穿層的砷以及用於低濃 度半導體領域的硼（B F2)注入到該領域。用於周邊電路 之MI SFETQn的低濃度η型半導體領域306 c — 1以及用於選擇記憶格之MI SFETQt的η型半導體 領域306a，306b >則進行自我整合形成在閘極。 其次，如第58圖所示，堆積矽氮化矽膜334。矽 氮化膜3 3 4的膜厚例如是8 0 nm。接著則堆積SOG 膜3 3 5，之後，在光阻膜中則將記憶體陣列領域當作光 罩，而針對S OG膜矽氮化膜3 3 4進行蝕刻。上述蝕刻 可以利用R I E ( Reactive丨on Etching)等的異方性蝕 刻，藉此除去周邊電路領域的S0G膜i3 3 5以及矽氮化 膜3 3 4，而在記憶體陣列領域形成自我整合加工用絕緣 膜3 0 9以及層間絕緣膜3 1 0 a。由於層間絕緣膜 3 1 0 a係由SOG所形成，因此可以埋住由閘極絕緣膜 3 0 7 b所形成的表面的凹凸而使其變得平坦。又，由於 蝕刻係利用異方性蝕刻，因此在周邊電路領域之η型 MI SFETQn的閘極305以及閘極絕緣膜307 b的 側面則形成由矽氮化膜所形成的第1側壁323a。 其次，如第5 9圖所示，在半導體基板3 0 1的整面 則形成TE0S矽氧化膜（未圖示），而藉由異方性蝕刻 對其實施蝕刻，在第1側壁3 2 3 a的伽面形成第2側壁 323b。第2側壁323b的厚度（寬度）則設成較第 1側壁3 2 3 a的厚度（寬度）爲大。藉此，可以達成記 憶格的微細化與提高周邊電路用Μ I S F ET的特性。 (請先閾讀背面之注意Ϋ項再填寫本頁} 本纸張尺度適用中國國家標牟（CNS ) Α4規格（2丨0 X W7公釐） -70- B 273 at B7 五、發明説明（68 ) 其次，如第60圖所示，以閘極305，閘極絕緣膜 307b，第2側壁323b以及光阻膜作爲掩罩，將η 型雜質，例如砷以及磷的離子注入到周邊電路領域之形成 有η型MISFETQn的領域。更者在除去上光阻膜後 ，藉由將雜質予以牽引擴散|而形成η型 MI SFETQn的高濃度Ν型半導體領域306 c_2 。此外，在形成P型MISFET時，則將高濃度半導體 領域用的硼（B F2)注入到該領域。該高濃度η型半導體 領域3 0 6 c — 2係相對於第2側壁3 2 3 b進行自我整 合而被形成。 其次，如第6 1圖所示，堆稹TEOS矽氧化膜而形 成層間絕緣膜301 f »更者，則藉由電漿CVD法利用 TEOS堆積矽氧化膜，藉由CMP法（硏磨）使上述矽 氧膜變得平坦，而形成層間絕緣膜3 1 0 g »記憶格部· 經满部中央標率局—工消費合作社印繁 (請先閲讀背面之注意事項再填寫本頁) 線 則在留下SOG膜3 3 5的情況下堆積TEOS矽氧化膜 3 1 0 ί以及氧化矽膜，且藉由CMP法使其變得平坦。 在變得平坦後，則在記億格部留下SOG膜3 3 5、 TEOS矽氧化膜3 1 0 f以及經硏磨的氧化矽膜。將該 3層的絕緣膜稱爲層間絕緣膜3 1 0 g。 其9次，如第6 2圖〜第6 5圖所示，以光阻膜作爲 光罩，而針對層間絕緣膜3 1 0 a實施細細而形成連接孔 3 1 1 b。連接孔3 1 1 b的開口則根據2個階段的蝕刻 來進行。 首先，第1蝕刻過程係在矽氧化膜容易被蝕刻，而矽 本纸張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） -71 - 4 Μ濟部中央標準局負工消费合作社印製 8 27 3 a? B7五、發明说明（69 ) 氮化膜難以被蝕刻的條件下進行蝕刻。該蝕刻可以藉由以 包含例如C 4 F 8以及氬的混合氣體爲原料氣體的異方性電 漿蝕刻來實現。第1蝕刻過程，由於係在矽氮化膜難以被 蝕刻的情況下進行。因此，對由矽氧化膜所形成的層間絕 緣膜3 1 0 a的蝕刻要進行到直到由矽氮化膜所形成的自 我整合加工用絕緣膜3 0 9露出的階段爲止。該狀態則如 第6 2圖以及第6 3圖所示。亦即，自我整合加工用絕緣 膜3 0 9則在第1蝕刻過程中當作阻止蝕刻膜來使用。 其次，第2蝕刻過程|則是在矽氮化膜全被蝕刻的情 況下進行。該蝕刻則可以藉由以例如包含C H F 3，C F 4 以及氬的混合氣體爲原料氣體的異方性電漿蝕刻來實現。 該第2蝕刻過程，由於已經藉由第1蝕刻過程除去厚的層 間絕緣膜3 1 0 a |因此只需要針對薄的自我整合加工用 絕緣膜3 0 9進行蝕刻即可。亦即，可以抑制對自我整合 加工用絕緣膜3 0 9的底層過度蝕刻，可以在充分取得製 程範圔的情況下來實施蝕刻。亦即，在矽氮化膜會被蝕刻 的條件下，由於除了在不必管矽氮化膜與矽氧化膜的蝕刻 選擇比的情況下即將矽氮化膜實施蝕刻外，也會對矽氧化 膜實施蝕刻，因此，如第6 5圖所示當連接孔3 1 1 b的 底部碰到元件分離用絕緣膜3 0 2 b時，則連由矽氧化膜 所形成的元件分離用絕緣膜3 0 2 b也會被蝕刻。雖然理 想上最好是採用只針對自我整合加工用絕緣膜3 0 9進行 蝕刻，在剛除去自我整合加工用絕緣膜3 0 9後即結束蝕 刻的適度蝕刻（just etch)方式，但是由於蝕刻速度在基 本紙張又度適用中國國家標準（CNS ) A4規格（2丨OX297公羞） ---------#------ir------^ ί請先閱讀背面之注意事項再填寫本頁) 468273 經濟部中央樣率局貝工消费合作社印製 A7 B7_五、發明説明（70 ) 板內分佈不同的原因，一般而言言很難使得連接孔3 1 1 b在基板面內之全部的領域中確實地開口形成，而很難達 到剛好蝕刻的程度。因此，某種程度的過度蝕刻有其必要 。當連接孔311b的底部自活性領域突出而碰到元件分 離用絕緣膜3 0 2 b時，雖然元件分離用絕緣膜3 0 2 b 有被過度蝕刻的顧慮，但是本方法，由於自我整合加工用 絕緣膜3 0 9薄到8 0 nm左右，且只針對自我整合加工 用絕緣膜3 0 9進行蝕刻，因此，過度蝕刻的量相當於自 我整合加工用絕緣膜3 0 9之膜厚的3 0〜5 0%即已足 夠|最多則相當於自我整合加工用絕緣膜3 0 9的厚度即 已足夠。藉此，可以將元件分離用絕緣膜3 0 2 b的過度 蝕刻量抑制到最小限度。結果可以提高D R A Μ的更新特 性等，且能夠提高DRAM的性能。 又，第2蝕刻過程，如第64圖所示，由於閘極3 0 5爲自我整合加工用絕緣膜3 0 9以及閘極絕緣膜3 0 7 b所覆蓋，因此即使是設計成連接孔3 1 1 b可以碰到閘 極305，則也不會讓閘極305露出，因此，連接孔3 1 1 b可以進行自我整合而開口形成。亦即，自我整合加 工用絕緣膜3 0 9，除了具有可以使連捧孔3 1 1 b針對 閘極3 0 5進行自我整合而開口的功能外*也同時具有可 以抑制元件分離用絕緣膜3 0 2 b的過食鈿刻的功能。 如此般利用自我整合加工用絕緣膜3 0 9進行.2階段 蝕刻的方法，可以提高積體度，對於閘極3 0 5的間隔變 得狹窄的DRAM特別有效。亦即，當將用於對閘極3 0 {請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中圉固家標準（CNS ) A4说格（2丨0 X 297公嫠） -73- 經濟部中央標準局員工消費合作社印繁 五、發明説明（71 ) 5進行自我整合而開口的側壁形成在閘極3 0 5的側面時 ，若是再形成用抑制元件分離用絕緣膜3 0 2 b之過度蝕 刻的阻止膜，則不是要形成連接孔3 1 1 b之閘極3 0 5 之間會被掩埋，就是即使是不被掩埋·連接孔3 1 1 b的 底面積也會極端地變小，而會變得難以確保充分的連接導 電性。但是，本實施形態6的製造方法，由於不形成可以 對閘極3 0 5進行自我整合而開口的側壁，而自我整合加 工用絕緣膜3 0 9本身即具備進行自我整合而開口的功能 ，因此在閘極3 0 5之間可以確保足夠的空間，可以一邊 在保持用於開口形成連接孔311b時的製程範圍的情況 下，一邊獲得足夠的連接信賴性· 其次，如第6 6圖以及第6 7圖所示，在連接孔 311b形成插塞314。插塞314可以設成被導入有 磷的多晶矽，當在半導體基板3 0 1的整面堆積好多晶矽 膜後，可藉由對其實施平坦蝕刻（etch back)而形成。此 外，由於連接孔3 1 1 b的底部不會形成到元件分離用絕 緣膜302b的深的部分，因此•插塞314的底面，即 使是在連接孔3 1 1 b碰到元件分離用絕緣膜3 0 2 b的 領域中，也可以形成在淺的領域，而能夠提高DRAM的 信賴性。 其次，如第6 8圖以及第6 9圖所未，當在半導體基 板30 1的整面形成由TEOS矽氧化膜所形成的層間絕 緣膜310b後，則形成連接孔311a。連接孔311 a的形•則與連接孔3 1 1 b同樣地，係根據2個階段的 ---------Μ------訂------線· (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0 X 297公釐） -74- Λα 經濟部中央標率局員工消費合作社印裝 6 8 27 3 a? ____ B7 _五、發明説明（72 ) 蝕刻過程來進行。即使是在連接孔3 1 1 a，與連接孔 3 1 1 b同樣地，也不會被形成在元件分離用絕緣膜 302b的深的部分。 其次，如第70圖以及第71圇所示，藉由CVD法 依序堆積被導入了磷的多晶矽膜3 1 2以及WS i 2膜 3 1 3，對其實施圖案而形成位元線B L。位元線B L則 經由連接孔3 1 1 a被連接到記憶格選擇用 MI SFETQt之其中一個的η型半導體領域306a 。多晶矽3 12也與插塞3 1 4同樣地，其底面，連在連 接孔3 1 1 a碰到元件分離用絕緣膜3 0 2 b的領域中也 被形成在淺的領域|而能夠提高DRAM的信賴性。 其次*如第7 2圖所示，在藉由CVD法在半導體基 板3 0 1上堆積好由氧化矽膜所形成的層間絕緣膜3 1 0 c以及層間絕緣膜3 1 0 d後，例如藉由DRAM法使該 層間絕緣膜3 1 0 d的表面變得平坦，接著則在半導體基 板3 0 1上形成由矽氮化膜所形成的層間絕緣膜3 1 0 e 〇 其次，如第7 3圖所示*在堆積好矽氮化膜3 3 6後 ，則堆積多晶矽膜3 2 0 c，以光阻膜作爲掩罩*對多晶 矽膜3 2 0 c實施圖案。更者則堆積多晶矽膜（未圖示） *藉由異方性餓刻對其實施蝕刻而形成鈿璧3 2 0 d »藉 由如此般形成側壁3 2 0 d，可以得到具有較根據光石印 的最小解析能力而實施圖案之多晶矽膜3 2 0 c的開口更 小之口徑的開口。 ---------矽------1T------^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210乂297公釐） -75- Λα 經濟部中央標準局—工消费合作社印製 6 8 273 A7 B7五、發明说明（73 ) 其次，如第7 4圖所示，以多晶矽膜3 2 0 c以及側 壁320d作爲光罩而開口形成連接孔3 1 1 c。 其次，如第7 5圖所示，藉由CVD在半導體基板 3 0 1上依序堆積被導入了磷的第1電極3 2 0 a以及矽 氮化膜3 3 7。上述第1電極3 2 0 a則被堆積在連接孔 311c內，且被連接到插塞314。 其次，如第7 6圖所示，以光阻層作爲光罩，對矽氧 化膜3 3 7實施蝕刻，接著則針對第1電極3 2 0 a以及 多晶矽膜3 2 0 c依序實施蝕刻。被加工的第1電極 3 2 0 a以及多晶矽膜3 2 0 c，在記憶格領域中則形成 資料儲存用電容元件之積蓄電極的一部分· 接著|在除去上述光阻膜後*如第7 7圖所示，將多 晶矽膜（未圖示）藉由CVD法堆積在半導體基板3 0 1 上，對其實施異方性蝕刻而形成第2電極320b *更者 ，藉由利用氟酸溶液的濕蝕刻來除去矽氧化膜3 3 6， 337，而形成由第1電極320a、第2電極320b 、多晶矽膜3 2 0 c以及側壁3 2 0 d所形成之冠冕的電 容輋極3 2 0。 其次，如第7 8圖所示，在電容電極3 2 0讓粒徑爲 4 0 nm左右的多晶矽粒成長，之後，則藉由CVD法將 氮化矽膜（未圖示）堆積在半導體基板3 0 1上，接著藉 由實施氧化處理，在氮化矽膜的表面形成氧化矽膜，而在 電容電極3 2 0的表面形成由氧化矽膜以及氮化矽膜所形 成的電容絕緣膜3 2 1。之後，則藉由CVD法將多晶矽 (讀先閱讀背面之注f項再填寫本頁) 本纸張尺度適用中國國家標準（CNS)A4規格（210Χ297公釐） •76- 4 經濟部中央標率局貝工消費合作社印裝 68 273 a?B7五、發明説明（74 ) 膜（未圖示）堆積在半導體基板3 0 1上，以光阻膜作爲 光罩對該多晶矽膜實施蝕刻而形成平板電極3 2 2。 其次，如第7 9圖所示堆積B P S G膜，藉由對其實 施退火而形成層間絕緣膜3 2 4，以光阻膜作爲光罩實施 蝕刻而開口形成連接孔3 2 6。在開口形成連接孔3 2 0 之際，可以利用第1側壁3 2 3 a，相對於周邊電路領域 的閘極3 0 5進行自我整合而開口形成連接孔3 2 6。更 者，則依序堆積鈦、氮化鈦、鋁以及鈦，藉由對其實施圖 案而形成第1配線層3 2 5。此外，也以在連接孔3 2 6 的內面堆積氮化鈦，藉由CVD法形成鎢膜，且對其實施 平坦蝕刻，而形成鎢插塞。此外，可以利用噴濺法來堆積 鈦、氮化鈦、鋁以及鈦。 最後，則藉由電漿CVD法來堆積TEOS矽氧化膜 ，更者在被覆S 0 G膜後，則藉由電漿CVD法來堆積 TEOS矽氧化膜而形成層間絕緣膜3 27。之後，則與 上述第1配線層的情形同樣地形成連接孔3 2 9、第2配 線層328、層間絕緣膜330、連接孔332、第3配 線層331|藉由電漿CVD法堆積TEOS矽氧化膜以 及矽氮化膜而形成鈍化膜3. 3 3，而幾乎完成第5 0圖所 示的D R A Μ。 根據本實施形態6的DRAM，由於利用自我整合用 絕緣膜，根據2階段蝕刻來開口形成連接孔3 1 1 a， 3 1 1 b，因此，除了可以相對於閘極3 0 5進行自我整 合而形成插塞3 1 4以及位元線B L外，也可以防止元件 I I— n n I n 線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準{ CNS ) A4規格（2I0X297公釐） -77- 經濟部中央摞车局貝工消費合作社印製 8 273_^_五、發明説明（75 ) 分離用絕緣膜3 0 2 b的過度蝕刻，而可以提高DRAM 的更新特性等的性能》又，在記億格領域中，由於在閘極 3 0 5的側面未形成側壁，因此可以應付DRAM的高積 體化。 又，由於自我整合加工用絕緣膜3 0 9同時具有對閘 極3 0 5進行自我整合而形成接點的功能與防止元件分離 用絕緣膜3 0 2 b被過度蝕刻的功能等共2個功能，因此 不需要爲了要實現個別功能而形成個別的構件，可以減少 過程，而能夠抑制製程的增加。 此外，本實施形態6，雖然是以使用插塞3 1 4爲例 ，但是也可以不使用插塞3 1 4，而經由連接孔3 1 1 b 直接將電容電極3 2 0連接到η型半導體領域3 0 6 b。 此時，由於連接孔3 1 1 b的深度變得相當的深，因此蝕 刻範圍會變小，而加工也會變得困難，但是藉由利用本實 施形態6之製造方法的2階段蝕刻，可以增加蝕刻範圍， 且也能夠應付深的連接孔的開口形成情況。亦即，當不利 用插塞3 1 4時，本發明的效果更加顯著。 又，上述2個階段的蝕刻當然也可以藉由連續的過程 來進仃。 此外，在第60圖中，在形成η型MISFETQn 的高濃度η型半導體領域6 c — 2後，蔣實施形態2所 示之氮化矽膜1 0 4選擇性地形成在周邊電路領域，之後 ，則堆積第6 1圖所示的T E 0 S矽氧化膜而形成層間絕 緣膜3 1 0 f ，而可以實施接下來的過程。 ---------¾------ΐτ------平| (請先聞讀背面之注意Ϋ項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（2丨0Χ297公釐） -78- 46 8 273 經濟部中央標準局貝工消費合作社印聚 五、發明説明（76 ) 又，在第60圖中，在形成η型MISFETQn的 高濃度N型半導體領域6 c - 2後，也可以實現實施形態 3。 亦即，在形成η型MISFETQn的高濃度N型半 導體領域6 C- 2後，則在周邊電路領域上堆積鉬、鈷等 的高熔點金屬，而在周邊電路用之η型MISFETQn 的高濃度N型半導體領域6 c - 2的表面形成金屬矽化物 層，之後，則除去未反應的高熔點金厲，堆積第6 1圖所 丕的TEOS矽氧化膜，而形成層間絕緣膜310f ，能 夠實施接下來的過程。 又，後述的實施形態7或8也可以適用上述的例子。 (實施形態7 ) 第8 0圖以及第8 1圖係表本發明之其他實施形態之 DRAM之製造方法的一例的斷面圖。 本實施形態7之製造方法，到形成閘極3 0 5以及間 隙絕緣膜307b(第57圖）爲止，由於與實施形態6 的製造方法相同，因此省略其說明。 本實施形態7之製造方法，係表在記憶體陣列領域中 之閘極3 0 5的配列爲緻密的情形，旦在不使用光罩的情 況下除去周邊電路領域中之自我整合加工角絕緣膜3 0 9 的例子。 在形成閘極3 0 5以及間隙絕緣膜3 0 7 b後，如第 8 0圖所示，堆積成爲自我整合加工用絕緣膜3 0 9的矽 I— ——til — ^ I I ^.線 {請先閲讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） -79- 經漪部中央標準局—工消費合作社印製 4 6 8 273 A7__B7五、發明説明（77 ) 氮化膜，更者則堆積矽氧化膜3 3 9。在記憶體陣列中， 如第8 0 ( d )圖所示，由於閘極3 0 5的配係敏密，因 此，矽氧化膜3 3 9完全被埋入到凹部，而其表面會變得 平坦。相對於此，周邊電路領域，如第80(b)圖所示 ，由於閘極3 0 5相較於記憶體陣列領域被疏鬆地形成， 因此成爲幾乎能夠忠實地反映出凹凸形狀的表面形狀。 其次，如第8 1圖所示，藉由異方性蝕刻對矽氮化膜 3 0 9以及矽氧化膜3 3 9實施蝕刻。蝕刻則是一利用矽 氮化膜會被蝕刻的條件，例如利用C Η Η 3，C F 4以及氬 的混合氣體的蝕刻。在記憶體陣列領域中，由於矽氧化膜 3 3 9的表面係平坦，因此只有矽氧化膜3 3 9的平坦表 面以及閘極絕緣膜3 0 7 b表面的矽氮化膜3 0 9會被蝕 刻。因此，在記億體陣列領域中，在半導體基板3 0 1的 主面上會留下矽氮化膜3 0 9，而當作自我整合加工用絕 緣膜3 0 9來使用。另一方面，在周邊電路領域中，除了 閘極3 0 5的側面之外，半導體基板3 0 1的主面上、間 隙絕緣膜3 0 7 b的表面的矽氮化膜3 0 9以及矽氧化膜 3 3 9會被蝕刻，而矽氮化膜3 0 9以及矽氧化膜3 3 9 ，則只當作閘極3 0 5之側瓸的第1側壁3 2 3 a以及第 2側壁323b留下。 亦即，根據本實施形態7之製造方法，即使是不使用 光罩時，也可以在記憶格陣列領域形成自我整合加工用絕 緣膜3 0 9，且同時在周邊電路領域的閘極3 0 5的側面 形成第1側壁3 2 3 a以及第2側壁3 2 3 b藉此可以簡 (讀先《讀背面之注$項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -80- 46 8 273 A7 經濟部中央標準局員工消費合作社印製 B7五、發明説明（78 ) 化過程。 此外，以後的過程，由於與實施形態6中之第6 0圖 以後的過程相同，因此省略其說明。 (實施形態8 ) 第8 2圖〜第8 4圖係表本發明之又一其他實施形態 之DRAM之製造方法之一例的斷面圖。 本實施形態8之製造方盪，係表在記憶體陣列領域中 之閘極3 0 5的配列爲疏鬆的情形，且利用掩罩來除去在 周邊電路領域中之自我整合加工用絕緣膜3 0 9的例子。 在形成閘極3 0 5以及矽氮化膜3 0 7 b之後，如第 8 2圖所示，堆積成爲自我整合加工用絕緣膜3 0 9，而 在記憶體陣列領域形成光罩340。 其次，如第8 3圖所示，以光罩3 4 0作爲掩罩，藉 由異方性蝕刻自我整合加工用絕緣膜3 0 9實施蝕刻*該 蝕刻是一利用矽氮化膜被蝕刻的條件，例如利用 CHF3，CF4以及氬的混合氣體的蝕刻。藉此，在周邊 電路領域的閘極3 0 5的側面形第1側壁3 2 3 a。 更者|在除去光罩3 4 0後，則在半導體基板3 01 整面堆積矽氧化膜341。 其次，如第8 4圖所示，藉由異方性Λ刻對矽氧化膜 3 4 1實施蝕刻。蝕刻則是一以矽氮化膜難以被蝕刻爲條 件，例如利用C 4 F 8以及氬的混合氣體的蝕刻。藉此，不 只周邊電路領域，在記憶體陣列領域之閘極3 0 5的側面 (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐） -81 - 46 8 27 3 A7 ______Β7_ 五、發明説明（79 ) 則形成第2側壁323b β 根據該製造方法，除去周邊電路領域的自我整合加工 用絕緣膜3 0 9，可以在閘極3 0 5的側面形成第2側壁 323b »此外，可以調整第2側壁323b的厚度使 L D D構造最佳化則如實施形態6所述》 此外，以後的過程，由於與實施形態6之第6 0圖以 後的過程相同，因此省略其說明。 以上雖然是根據發明的實施形態具體地說明本發明人 的發明，但是本發明並不限於上述實施形態，在不脫離該 要旨的範圍內，當然可進行各種的變更。 例如，在上述實施形態6〜8中，雖然是針對元件分 離領域爲淺溝元件分離領域的情形來加以說明，但是也可 以爲由L 0 C 0 S法所形成的場絕緣膜而構成的元件分離 領域。本發明，由於淺溝元件分離領域的淺溝，若與場絕 緣膜的島嘴（bird beak)相比較被形成爲較急峻，因此當應 用在會因爲些微的偏差而造成極大影響之大的淺溝元件分 離領域上時，可以得到顯著的效果，但是即使是應用在由 經濟部中央標率局貝工消費合作社印笨 場絕緣膜所形成的元件分離領域，也可以得到同樣的效果 〇 本發明包括以下的發明 (1 )本發明之半導體積體電路裝賣·係針對一在於 其主面具有元件分離領域與爲元件分離領域的活性領域的 半導體基板形成有包括：被形成在主面上之閘極絕緣膜、 被形成在閘極上的間隙絕緣膜、以及被形成在閘極之兩側 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） -82- Μ濟部中央標率局員工消費合作社印裝 B 273 a? B7五、發明説明（80 ) 活性領域的半導體領域的MI SFET，而具有可以使‘ Μ I S F E T與在其上層所形成之導電性構件獲得絕緣之 層間絕緣膜的半導體積體電路裝置，在Μ I S F Ε Τ之全 部或是一部分領域中之間隙絕緣膜的上面與側面，以及包 含閘極之側面的半導體基板的主面上，形成有針對層間絕 緣膜具有蝕刻選擇比的自我整合加工用絕緣膜，該自我整 合加工用絕緣膜|除了是一可以相對於閘極進行自我整合 而開口形成用於連接導電性構件與半導體領域的連接孔外 ，也可以防止連接孔的底部與脫離活性領域之元件分離領 域碰到的部分被過度蝕刻》 根據該半導體積體電路裝置，將自我整合加工用絕緣 膜在閘極的側面以及半導體基板的主面，由於同時在自我 整合地加工形成連接孔時當作閘極的側壁來使用以及當作 用於防止半導體基板之元件分離領域被過度蝕刻的阻止膜 來使用，因此對於閘極之間隔短而被高積體化的半導體積 體電路裝置，特別是對於被高積體化之D RAM之記憶墊 領域的Μ I S F Ε T而言，也可以確保足夠的連接孔底面 的連接領域。結果，即使是對於被高積體化的半導體積體 電路裝置而言|可以同時利用自我整合接點的技術與防止 元件分離領域被過度蝕刻的技術，而能夠實現半導體積體 電路裝置的高積體化與高信賴性。 (2 )在上述半導體積體電路裝置中，自我整合加工 用絕緣膜，可以與間隙絕緣膜以及閘極的側面相接，或是 經由相較自我整合加工用絕緣膜的膜厚足夠薄的薄膜而形 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) Α4規格（2】0Χ297公釐） -83- B7 經濟部中央標準局負工消费合作社印繁 五、發明説明（81 ) 成，而不需要在自我整合加工用絕緣膜與間隙絕緣膜，以 及閘極之側面之間形成側壁。亦即*可以將自我整合加工 用絕緣膜當作閘極的側壁來使用，不需要另外形成側壁。 藉此|可以增加連接孔之開口範圍，又可以簡化過程，能 夠將過程的增加抑制到最小限度。 (3 )又，自我整合加工用絕緣膜可以是矽氮化膜， 層間絕緣膜可以是矽氧化膜。如此般，藉由使用在以往半 導體積體電路裝置之製造過程中被頻繁使用，且其物性已 被熟知的矽氮化膜以及矽氧化膜，利用已經確立的製造過 程，容易進行過程的設計以及條件的選擇，可以快速地建 立起生產流程。 (4 )又，元件分離領域可以是具有淺溝元件分離構 造的淺溝元件分離領域，或是一具有利用選擇氧化法而形 成之厚的場絕緣膜的元件分離領域。特別是當爲淺溝元件 分離領域時|由於在活性領域而元件分離領域的邊界領域 處，淺溝元件分離領域被急峻地形成，因此，在形成連接 孔之際因爲些微的偏移而導致在元件分離領域所形成之過 度蝕刻部分在與厚的場絕緣膜等相比較時會變得較深，而 使得因爲上述偏差所造成之過度蝕刻的問題變得顯著。因 此|當應用具有淺溝元件分離領域之半導體積體電路裝置 的本發明來防止元件分離領域被過度蝕刻_，則其效果會 變得顯著。 (5 )又本發明之半導體積體電路裝置包含D RAM 的記憶墊（memory mat)領域，係一自我整合加工用絕 梦------訂-------線· t (請先閲讀背面之注意事項再填寫本I) 本紙張尺廋適用中國國家標準（CNS ) A4規格（210X297公釐） -84 - 經满部中央標準局—工消费合作社印家 6 8 273 A7 B7五、發明説明（82 ) 緣膜只形成在記憶墊領域者。亦即，只有在要求高積體化 的記憶墊領域才形成自我整合加工用絕緣膜，而實現記憶 墊領域的高積體化與高信賴性化，而對於不強烈要求較高 積體化的周邊電路等則不形成自我整合加工用絕緣膜。 根據該半導體積體電路裝置，除了在記憶墊領域中實 現高積體化與高信賴性外，由於在周邊電路領域等未形成 自我整合加工用絕緣膜，因此閘極與同時被形成之配線層 與上層的連接孔形成過程或是周邊電路領域之Μ I S F E Τ之半導體領域與上層的連接孔形成過程可以簡化。亦即 ，當連在周邊電路領域也形成自我整合加工用絕緣膜時， 則在形成半導體領域與上層的連接孔之際，必須要有對自 我整合加工用絕緣膜進行蝕刻的2階段蝕刻，又在形成閘 極與同時被形成之配線層與上層之連接孔之際，除了要針 對被形在閘極之上面的閘極絕緣膜進行蝕刻外，也必須針 對自我整合絕緣膜進行蝕刻，而有使過程變得複雜的可能 。但是在本發明中，由於未在周邊電路領域形成自我整合 加工用絕緣膜，因此過程不會變得複雜。 (6 )又本發明之半導體積體電路裝置包含DRAM 的記憶墊領域，在記憶墊領域以外的領域所形成之 Μ I S F E T的閘極的側面，則經由在與自我整合加工用 絕緣膜相同過程中被堆積的絕緣膜，或是與側面相接而形 成側壁。 根據該半導體積體電路裝置，可以使在記憶墊領域以 外的領域所形成之Μ I S F Ε Τ的L DD (Light Doped ---------啦------訂------線-I <請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4坑格（210X297公釐） -85- 4 6 8 273 A7 B7 五、發明説明（83 )
Drain)構造最佳化，而使記憶墊領域以外的領域的 MI SFET實現短通道化，而可以提高其性能。 (7 )本發明之半導體積體電路裝置之製造方法，包 含：（a)在半導體基板的主面形成元件分離領域的過程 ，（b)在半導體基板的整面依序堆積成爲閘極絕緣膜的 矽氧化膜、以成爲閘極爲主之多晶矽膜爲主之導電膜，以 及成爲閘極絕緣膜的矽氮化膜，而形成該些之積層膜，針 對積層膜實施圖案而形成閘極絕緣膜、閘極以及間隙絕緣 膜的過程，（c)以閘極作爲掩罩注入雜質的離子，而在 爲元件分離領域所包圍的半導體基板之主面的活性領域形 成半導體領域的過程，（d)，在半導體基板的整面堆積 自我整合加工用絕緣膜的過程· （e)在形成有自我整合 加工用絕緣膜半導體領域的整面堆積層閘極絕緣膜的過程 ，（f)在自我整合加工用絕緣膜之蝕刻速度遠較於層間 絕緣膜的蝕刻速度爲小的條件下，對層間絕緣膜選擇性地 進行蝕刻，而相對於閘極進行自我整合而開口形成連接孔 之一部分的第1蝕刻過程，（g)針對連接孔之底部的自 我整合加工用絕緣膜實施異方性蝕刻的第2鈾刻過程。 根據該半導體積體電路裝置之製造方法，在形成閘極 以及閘極絕緣膜後，由於在不形成側壁的情況下堆積自我 整合加工用絕緣膜，因此可以充分加大晴备之間的接點範 圍。結果，可以提高在半導體積體電路裝置之連接孔所形 成的構件與在活性領域所形成之半導體領域的連接信賴性 本紙張尺度適用中國國家標準（CNS > Α4規格（210X297公釐） ---------^------1Τ------0. I (請先閲讀背面之注項再填寫本頁) 經濟部中央標準局負工消費合作社印聚 -86- 經濟部中央標準局貝工消費合作社印裝 4 6 8 273 ^ A7 B7 _ 五、發明説明（84 ) 又，由於分成第1蝕刻過程以及第2蝕刻過程第2個 階段來開口形成連接孔，因此，除了可以相對於閘極進行 自我整合而開口形成連接孔外，也可以防止碰到連接孔之 底部的元件分離領域被過度蝕刻。結果，除了可以提高半 導體積體電路裝置的積體度外，也可以提高半導體積體電 路裝置MISFET的特性以及信賴性。此外，當然上述 第1蝕刻過程以及第2蝕刻過程也可以設成連續的過程。 (8 )，在（a)過程中之元件分離領域的形成，可 以採取在形成淺溝後•藉由矽氧化膜掩埋淺溝，利用平坦 蝕刻法（etch back)或是CMP法對矽氧化膜實施硏磨， 而只在淺溝內部留下矽氧化膜的第一構成，或是以經實施 圖案的矽氮化膜爲掩罩，而藉由熱氧化法選擇性地形成厚 的場絕緣膜的第2構成中之其中任何一個構成方式。根據 該半導體積體電路裝置之製造方法|可以製造出具有淺溝 元件分離領域是由L 0 C 0 S法所形成之厚的場絕緣膜的 半導體積體電路裝置。 (9 )又在本發明之半導體積體電路裝置之製造方法 中，以矽氮化膜作爲自我整合加工用絕緣膜，以矽氧化膜 作爲層間絕緣膜，而在第1蝕刻過程中的蝕刻，則是一利 用包含C4F8W及氬的混合氣體的電_蝕刻，而在第2蝕 刻過程中的蝕刻，則是一利用包含C H t 3 * C F 4以及氬 的混合氣體的電漿蝕刻。 根據該半導體積體電路裝置之製造方法，由於第1蝕 刻過程係一利用包含C 4 F 8以及氬的混合氣體的電漿蝕刻 本紙張尺度適用中國國家標準（CNS )A4規格（210X297公釐） ---------#------1T------.^I (讀先閲讀背面之注意Ϋ項再填寫本頁) -87- 經濟部中央標準局貝工消費合作社印製 46 8 273 A7 B7 五、發明説明) ，因此可以在矽氮化膜難以被蝕刻的條件下，對矽氧化膜 實施蝕刻，亦即，可以在相對於矽氮化膜具有足夠之蝕刻 選擇比的條件下，對矽氧化膜實施蝕刻，而具有足夠的加 工範圍將針對連接孔領域的層間絕緣膜的蝕刻動作進行到 到達作爲阻止膜之位在半導體基板主面上的自我整合加工 用絕緣膜爲止。又|第2蝕刻過程由於是一利用包含CH F3，C F4以及氬的混合氣體的電漿蝕刻，因此很容易針 對由矽氮化膜所形成之自我整合加工用絕緣膜實施蝕刻· 在第2蝕刻過程中，由於只有針對比較薄的矽氮化膜實施 蝕刻，因此具有足夠的加工範圍開口形成連接孔，結果如 上所述，元件分離領域不會被過度蝕刻。 (1 0 )本發明之半導體積體電路裝置之製造方法， 在第2蝕刻過程中，要加上一在對於蝕刻一相當於自我整 合加工用絕緣膜之全部厚度爲必要之蝕刻時間以下的過度 飽刻（over etching)量。 在此之所以能夠加上該過度蝕刻量，係因爲如上所述 *以自我整合加工用絕緣膜作爲阻止膜，而藉由2個階段 的蝕刻開口形成連接孔之故，藉著加上一過度蝕刻量，可 以確實地開口形成對於活性領域稍微實施蝕刻的連接孔， 而能夠提高在連接孔底部的連接信賴性。此外，活性領域 的蝕刻量，由於加上的過度蝕刻量是在對於蝕刻相當於一 自我整合加工用絕緣膜之全部膜厚爲必要的蝕刻時間以下 的情況下所形成，因此該蝕刻量會在自我整合加工用絕緣 膜的膜厚以下，由於自我整合加工用絕緣膜的膜厚可以薄 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注f項再填寫本頁) •17 線 -88- 4 6 8 27 3 Α7 Β7 經濟部中央標準局負工消費合作社印製 五、發明説明fee ) 到3 0〜5 0 nm，因此，在過程中如此之過度蝕刻不會 成爲問題。 (1 1 )本發明之半導體積體電路裝置之製造方法， 半導體積體電路裝置包含D RAM的記憶墊領域，而包含 了在堆積完自我整合加工用絕緣膜後，在記憶墊領域以外 的閘極以及閘極絕緣膜的側面挾著自我整合加工用絕緣膜 形成側壁的過程。 根據該半導體積體電路裝置之製造方法，可以在記憶 墊領域以外的Μ I SFET形成適當的LDD構造。結果 ，記憶雙領域以外的MI SFET，例如周邊電路領域的 MI SFET可以縮短其通道，而提高該MI SFET的 性能。此外，由於周邊電路之閘極之間的間隔一般存在有 餘裕度，因此，即使在周邊電路領域之Μ I S F ΕΤ的閘 極的側面形成自我整合加工用絕緣膜，也可以形成側壁。 (1 2 )又，本發明之半導體積體電路裝置之製造方 法，半導體積體電路裝置包含DRAM之記憶墊領域，包 含在堆積完自我整合加工用絕緣膜後，至少除去位在記憶 墊領域以外之半導體基板之主面上的自我整合加工用絕緣 膜的過程。 根據該半導體積體電路裝置之製造方法，由於包含至 少除去位在記憶墊領域以外之半導體基梭的主面上的自我 整合加工用絕緣膜的過程，因此可以例如除去位在 DRAM之周邊電路領域的自我整合加工用絕緣膜，而很 容開口形成與電路領域之Μ I S F E T之半導體領域或是 ---------〆------訂------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0X297公藿） -89- 經濟部中央標準局負工消費合作社印聚 4.6 8 27 3 a7 B7 五、發明説明（g7 ) 閘極連接的連接孔。 (1 3 )以外，側壁的形成，係在堆積了自我整合加 工用絕緣膜後，以用於覆蓋記憶墊領域的光阻層作爲掩罩 ，而針對自我整合加工用絕緣膜實施蝕刻，在除去光阻膜 後|在半導體領域的整面堆積絕緣膜，而針對絕緣膜實施 異方性蝕刻而達成。此外，自我整合加工用絕緣膜的蝕刻 可以是一在閘極的側面會當作側壁留下的異方性蝕刻，或 是不會當作側壁留下的等方蝕刻" 又，側壁的形成，係在堆積了自我整合加工用絕緣膜 後，堆積絕緣膜以掩埋由形成在記億墊領域之閘極以及間 隙絕緣膜所形成的凹凸，藉由針對絕緣膜實施異方性蝕刻 而達成。此時，由於記憶墊領域之閘極之間係爲絕緣膜所 埋入，因此在記億墊領域之閘極之間之半導體棊板主面上 所形成的自我整合加工用絕緣膜不會爲以後的異方性蝕刻 所蝕刻，另一方面，位在記憶墊領域以外的領域，例如周 邊電路的自我整合加工用絕緣膜，由於在周邊電路領域的 閘極的間隔具有餘裕度，因此在爲了要形成側壁而針對絕 緣膜實施異方性蝕刻之際，也可以同時進行蝕刻。亦即， 可以省略掉只針對周邊電路之自我整合加工用絕緣膜實施 蝕刻的掩罩形成過程。藉此可以簡化過程。： 該些發明中•若是針對代表者所得到的效果簡單地加 以說明時則如下所述。 (1)即使是被高積體化的DRAM的記憶格領域， 除了可以自我整合地形成連接孔外，也可以防止在連接孔 (請先閲讀背面之注意Ϋ項再填寫本頁) 本紙張尺度適用中國國家標準（CMS > Α4規格（210X297公釐） -90- 經濟部中央標準局貝工消費合作社印裝 68 273 A7 __B7 _五、發明説明（gg ) 底部的元件分離領域被過度蝕刻。 (2 )當在自我整合形成連接孔之同時，也可以防止 連接孔底部的元件分離領域被過度蝕刻時，可以提高該連 接孔的加工範圍》 (3 )當在自我整合地形成連接孔的同時，也可以防 止連接孔底部的元件分離用領域被過度蝕刻時，可以抑制 過程的增加。 (4 )除了可以實現半導體積體電路裝置的高積體化 外，也可以提高D RAM的更新特性以及記憶格領域的電 晶體特性。 本發明人針對在本發明之後的習知例調査的結果，相 對於字元線進行自我整合而形成電容器之其中一個電極的 連接孔以及位元線連接孔的技術則記載於特開平4 -342164號公報。 又，在針對層間絕緣膜開口形成電容器之其中一個電 極的連接孔以及位元線之際，設置氮化矽膜以防止半導體 基板或是元件分離用絕緣膜被過度蝕刻的技術則被記載於 特願平8 — 264075號以及特願平8-344906 號。又在針對在MOSFET上的絕緣膜開口形成至源極 或是汲極的連接孔之際設置氮化矽膜的技術則記載在特開 平6 — 5 3 1 6 2號公報中。 ‘ 又，在閘極的側壁具有由氮化矽膜以及氧化矽膜所形 之雙層側壁膜的半導體裝置的製法則被記載於特開平3 -276729號，特開平6-168955號以及美國專 ---------#------ΐτ------^ (铕先Μ讀背面之注意事項再填寫本頁) 本紙乐尺度適用中國囷家禕準（CNS ) Α4規格（210X297公釐） • 91 4 經濟部智慧財產局WT工消费合作社印製
δ 273 第87104981號專利申請考\7 中文説明書修正頁 _ 民國89年3月修正 .___ Β/ 五、發明說明（89 ) 利公報5，3 6 4，8 0 4號。 產業上之利用領域 如上所述，本發明之半導體積體電路裝置及其製造方 法適合於微細加工，高積體化以及高信賴性化，特別是適 合於D RAM或是可電氣式更寫的不揮發性記億體或邏輯 電路，或是混載有D RAM或是可更氣式更寫之不揮發性 記憶體的半導體積體電路裝置。 圖面之簡單說明： 第1圖係表本發明之實施形態1之半導體積體電路裝 置之一例的主要部分斷面圖， 第2圖係表實施形態1之半導體電路裝置中之 DRAM的記憶格領域的平面圖。 第3圖係表實施形態1之半導體積體電路裝置的方塊圖 〇 第4圖係表實施形態係表實施形態1之半導體積體電 路裝置中之D RAM的等效電路圖。 第5圖〜第2 5圖係表將實施形態1之半導體積體電 路裝置之製造方法的一例依據過程的順序來表示的斷面圖 或平面圖。 第2 6圖係將本發明之實施形態2之半導體積體電路 裝置的一例，針對其主要部分來表示的斷面圖。 第2 7圖〜第2 9圖係表將實施形態2之半導體積體 --------------^1—· — ···^- I I I I ! I - *5^ · (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -92- 468 273 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9〇 ) 電路裝置之製造方法的一例依據過程的順序來表示的斷面 圖。 第3 0圖係表將本發明之實施形態3的半導體積體電 路裝置的一例，針對其主要部分來表示的斷面圖。 第3 1圖〜第3 3圖係表將實施形態3之半導體積體 電路裝置之製造方法的一例依據過程的順序來表示的斷面 圖。 第3 4圖係表本發明之實施形態4之半導體積體電路 裝置的一例針對其主要部分來表示的斷面圖。 第3 5圖係表第3 4圖之領域C以及領域B的放大圖 0 第3 6圖係表實施形態4之半導體積體電路裝置中之 可電氣更寫的一次消去形不揮發性記憶體，所謂的快閃記 憶體之記憶體陣列領域的平面圖。 第3 7圖係表快閃記憶體部分的等效電路圖。 第3 8圖〜第4 6圖係將實施形態4之半導體積體電 路裝置之製造方法的一例根據過程的順序來表示的平面或 斷面圖。 第4 7圖係表本發明之實施形態之半導體積體電路 裝置的一例，針對其主要部分來表示的斷面圖。 第4 8圖〜第4 9圖係表耐實施形態1之半導體積體 電路裝置之製造方法的其他例依據過程的順序來表示的斷 面圖。 第5 0圖（a)係將本發明之實施形態6之DRAM的 -------------^--------訂---------. (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -93- 經濟部智慧財產局具工消f合作社印製 46 8 27 3 A7 _ B7 五、發明說明（91 ) —例針對其記憶格領域來表示的斷面圖1第5 0圖（b ) 係表針對實施形態6之D R A Μ的周邊電路來表示的斷面 圖。 第5 1圖係表實施形態6之D R A Μ之記憶格領域的 平面圖。 第52圖（a)係表第51圖之I I Ia-I I la 線斷面圖，第52圖（b)係表第51圖之I I lb — I I I b線斷面。 第53圖（a) (b)〜第79圖（a) (b)係表 實施形態6之D R A M之製造方法的一例依據過程的順序 來表示的斷面圖。 第80圖（a) (b)〜第81圖（a) (b)係表 本發明之實施形態7之D R AM之製造方法的一例的斷面 圖。 第82圖（a) (b)〜第84圖（a) (b)係表 本發明之實施形態8之D R AM製造方法的一例的斷面圖 〇 主要元件對照 --------I----' 仏--------訂·----I ---線， (請先閱讀背面之泫意事項再填寫本頁) C 2 資料記憶用積蓄電容元件 C 3 資料記憶用積蓄電容元件 1 半導體基體 2 場絕緣膜 3 N型半導體領域 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -94- I 6 B 273
A7 BT 五、發明說明（92 4 5 6 7 8 9 1 Ο 5 b 4 7 2 0 經濟部智慧財產局員工消費合作社印製 4 5 7 8 9 0 N型阱領域 P型阱領域 閘極絕緣膜 閘極 氮化矽膜 低濃度N型半導體領域 低濃度N型半導體領域 活性領域 P型半導體領域 第1側壁間隔膜 第2側壁間隔膜 高濃度P型半導體領域 絕緣膜 連接孔 導電體 連接孔 導電體 絕緣膜 連接孔 / 導電體 導電體 介電體膜 上部電極 連接孔 (請先閱讀背面之注意事項再填寫本頁) 訂---------線— 本紙張反度適用令國國家標準（CNS)A4規格（210 X 297公釐） 95- 4 6 B 273 A7 B7 經濟部智慧財產局員工消費合作社印製 五 、發明說明（93 ) 3 1 連接構件 3 2 第一配線 3 3 絕緣膜 3 4 連接孔 3 5 連接構件 3 6 配線 3 7 絕緣膜 3 8 連接孑L 3 9 連接構件 4 0 配線 4 1 鈍化膜 4 2 接合領域 1 0 4 氮化矽膜 1 0 5 金屬矽化物層 1 0 6 絕緣膜 2 0 2 隧道絕緣膜 2 0 3 浮游閘極 2 0 4 層間絕緣膜 2 0 5 高濃度N型半導體領域 2 0 6 導電體 2 0 7 氮化矽膜 3 0 1 半導體基板 3 0 2a 淺溝 3 0 2b 元件分離用絕緣膜 (請先閱讀背面之注意事項再填寫本頁) 訂---------線— 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -96- 46 8 273 AT B7 五 3 3 3 3 3 3 3 3 3 3 3 3 發明說明（94 ) 0 3 P型阱 0 3b 0 4 0 5 0 5 a 0 5b 0 6 a 0 6b 0 7a 0 7b 0 9 經濟部智慧財產局員工消費合作社印製 3 3 3 3 3 3 lib 14 2 0a 2 0b 2 0c 2 0 d 2 1 2 2 2 3 a 2 3b 2 4 深阱 閛極絕緣膜 閘極 多晶矽膜 W S i 2 膜 η型半導體領域 η型半導體領域 絕緣膜 間隙絕緣膜 自我整合加工用絕緣膜 層間絕緣膜 連接孔 連接孔 插塞 第1電極 第2電極 多晶矽膜 側壁 電容絕緣膜 平板電極 第1側壁 第2側壁 層間絕緣膜 --} ---------- ^-------Iti!----- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -97- B 273 Λ7 B7 五、發明說明（95 3 2 5 3 2 6 7 2 經濟郤智慧財產局員工消費合作社印製
3 3 6 3 3 7 3 3 9 3 4 0 3 4 1 W L t W L t W L t 3 B L S L 第1配線層 連接孔 層間絕緣膜 第2配線層 連接孔 層間絕緣膜 第3配線層 連接孔 鈍化膜 矽氧化膜 矽氧化膜 矽氮化膜 光罩 矽氧化膜 字元線 區塊選擇線 區塊選擇線 間隔 位元線 源極線 ----I ------- 裝-------—訂---------線 Γ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -98-

Claims (1)

  1. eg 00899 ABCD 填請委員明示^-年月P日所提之 經濟部智慧財產局貝工消f合作社印製 修正本有無變更實質内容是否准予#iE-o d 6 8 27 3 货;年。 六、申請專利範圍 第87 1 04981號專利申請案 中文申請專利範圍修正本 民國9 0年1修正 1 一種半導體積體電路裝置，其主要具有：包含經 由閘極絕緣膜被形成在半導體基體之主面上的閘極以及與 上述閘極下部之上述半導體基體之主面之通道領域相接之 半導體領域的第1MISFET; 包含經由閘極絕緣膜被形成在上述半導體基體之主面 上的閘極，與上述閘極下部之上述半導體基體之主面的通 道領域相接的低濃度半導體領域，以及設在上述低濃度半 導體領域之外側的高濃度半導體領域的第2 Μ i S F E T i 其特徵在於：在第1以及第2 Μ I SFET之上述閘 極之上面形成間隙絕緣膜，在上述第2 Μ I S F E T之閘 極的側面則形成有由第1絕緣膜所形的第1側壁，以及在 其外側由與上述第1絕緣膜不同的構件所形成的第2絕緣 膜所形成的第2側壁， 用於連接上述第1 Μ I SFET半導體領域與形成在 上述第iMI SFET之上層的構件的導體部，乃相對於 由上述第2絕緣膜所形成的第3側壁呈自我整合地被形成 而上述高濃度半導體領域則相對於由上述第2絕緣膜 所形成之第2側壁呈自我整合地被形成= 2 ·如申請專利範圍第1項之半導體積體電路裝置， 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） I u - n '^· I— 1— n n I h n i n It I {請先M讀背面之注意事項再填寫本頁) A8B8C8D8 Α6Β273 、申請專利範圍 上述第1絕緣膜，乃形成由被形成在上述第2以及第1M I S F E T之閘極的側面的氮化矽膜所構成的第1以及第 3側壁間隔層，上述第2絕緣膜乃形成挾著上述第1側壁 間隔膜層，由被形成在上述第2 Μ I S F E T之閘極的側 面的矽氧化膜所構成的第2側壁間隔層。 3 .如申請專利範圍第1項之半導體積體電路裝置， 上述第1絕緣膜係一被形成在包含上述閘極之側面之上述 半導體基體上的氮化膜，上述第2絕緣膜係一挾著上述矽 氮化膜而被形成在上述閘極之側面的矽氧化膜。 4 .如申請專利範圍第1項，第2項或第3項之半導 體積體電路裝置，上述第2Μ I S F Ε Τ包含Ν通道型 MI SFET以及Ρ通道型MI SFET，具有 CMI SFET 構造。 5 .如申請專利範圍第1項、第2項或第3項之半導 體積體電路裝置，上述第1ΜΙSFET係一被配置在D R A Μ單元之記憶體陣列領域的D R A Μ的選擇Μ I S F ΕΤ，而被形成在上述第1ΜΙ SFET之上層的構件則 是DRAM之積蓄電容或是位元線。 6 .如申請專利範圍第5項之半導體積體電路裝置1 被摻雜到上述選擇Μ I S F E 丁之半導體領域的雜質爲磷 ，在上述第2ΜΙSFET中之Ν通道MISFET的低 濃度半導體領域或是高濃度半導體領域則至少摻雜有硼。 7 .如申請專利範圍第6項之半導體積體電路裝置， 上述N通道Μ I S F ET含第1 N通道Μ I S F ET與第 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先M讀背面之注意事項再填寫本頁) 机 n I I It ft I met n 線- 經濟部智慧財產局員工消费合作杜印製 -2- 4 6 Β 27 3 A8SSD8 經濟部智慧財產局貝Η消费合作社印製 六、申請專利範圍 2通道MI SFET，上述第1N通道MI SFET包含 摻雜有砷的低濃度半導體領域以及摻雜有砷的高濃度半導 體領域，上述第2N通道Μ I S F ET包含摻雜有磷的低 濃度半導體領域以及摻雜有砷的高濃度半導體領域。 8 .如申請專利範圍第7項之半導體積體電路裝置| 上述第1 Ν通道型Μ I S F Ε Τ在上述低濃度半導體領域 之下部之與上述高濃度半導體領域相接的領域包含摻雜有 硼的半導體領域，上述第2 Ν通道型Μ I S F Ε Τ不包含 上述摻雜有硼的半導體領域。 9 .如申請專利範圍第5項之半導體積體電路裝置， 在上述選擇Μ I S F Ε Τ之半導體領域的表面未形成有金 屬矽化物層，而在上述第2 Μ I S F Ε Τ之上述高濃度半導體領域的表面形成有金屬 矽化物層。 1 0 .如申請專利範圍第5項之半導體積體電路裝置 ，在上述選擇 Μ I S F Ε Τ之閘極絕緣膜的膜厚較上述第2 MI SFET之閘極絕緣膜的膜厚爲厚。 1 1 ·如申請專利範圍第1項、第2項或第3項之半 導體積體電路裝置，上述第1ΜΙSFET的閘極絕緣膜 爲隧道絕緣膜，係一被配置在不揮發性記憶格之記億體陣 列領域的浮游閘型MI SFET，該MI SFET在上述 閘極具有浮游閘極以及經由絕緣膜被形成在上述浮游閘上 的控制閘極。 -------------C衣--------訂---------線' (睛先W讀背面之注#項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印^ 468 273 as —D8 六、申請專利範圍 1 2 .如申請專利範圍第1 1項之半導體積體電路裝 置’上述第2 Μ I S F E T的閘極絕緣膜的膜厚較上述第 1 Μ I S F Ε Τ之閘極絕緣膜的膜厚爲厚。 1 3 .如申請專利範圍第1項、第2項或第3項之半 導體積體電路裝置，上述第1Μ I S F Ε Τ爲形成於 D R A Μ單元的記憶格領域之D R A Μ的選擇 Μ I S F Ε Τ，與配置於不揮發性記憶格之記憶體陣列領 域的浮游閘型MI SF£T，形成於上述第1 Μ I S F Ε T的上層之構件爲DRAM的積蓄電極或位元 線，上述浮游閘型Μ I S F Ε T的閘極絕緣膜爲隧道絕緣 膜，上述閘極電極包含浮游閘極以及經由絕緣膜而形成於 上述浮游閘極上的控制閘極。 1 4 .如申請專利範圍第1 3項之半導體積體電路裝 置，上述D R A Μ的位元線與形成在上述浮游閘型 Μ I S F Ε Τ之上層的配線是在同一個過程中被形成° 1 5 .如申請專利範圍第1 3項之半導體積體電路裝 置，上述選擇MI SFET、上述浮游閘型MI SFET 、用於驅動上述DRAM之周邊電路或是邏輯電路的 MI SFET、以及用於驅動上述浮游閘型MI SFET 之周邊電路之Μ I S F Ε T的閘極絕緣膜的膜厚則較上述 浮游閘型Μ I S F Ε Τ之閘極絕緣膜的膜厚爲厚’上述浮 游閘型Μ I S F Ε Τ之閘極絕緣膜的膜厚則較上述選擇 Μ I S F ΕΤ的閘極絕緣膜的厚度爲厚，上述選擇 Μ I S F Ε Τ之閘極絕緣膜的膜厚則較用於驅動上述 n I *1 . I n n n 4 If n n E I I m. (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中S國家標準（CNS)A4規格（210 X 297公釐） -4- A8 B8 C8 D8 468 273 六、申請專利範圍 D R A Μ之周邊電路或是邏輯電路之Μ I S F E T的閘極 絕緣膜的膜厚爲厚。 (請先閲讀背面之注意事項再填窝本頁) 1 6 .如申請專利範圍第1項之半導體積體電路裝置 ，在形成有上述第2 Μ I S F Ε Τ的領域則形成用於覆蓋 上述第2Μ ί S F Ε Τ以及上述半導體基體的矽氮化膜。 1 7 .—種半導體積體電路裝置之製造方法，其特徵 在於： (a )在半導體基體的主面形成閘極絕緣膜的過程： (b )在上述閘極絕緣膜上形成閘極以及間隙絕緣膜 的過程； (c )相對於上述閘極進行自我整合而形成第1以及 第2M I S F ET之低濃度半導體領域的過程： (d )在上述閘極的側面形成第1側壁間隔膜的過程 (e )在上述第1側壁間隔膜的外側形成第2側壁間 隔膜的過程； (f )相對於上述第2M I S F ET之上述第2側壁 間隔膜進行自我整合而形成高濃度半導體領域的過程： 經濟部智慧財產局員Η消費合作社印製 (g)在上述半導體基板的整面堆積由矽氮化膜所構 成之層間絕緣膜的過程； (h )相對於上述第1M I S F ET之上述第1側壁 間隔膜進行自我整合而對上述3層間絕緣膜以及上述第2 側壁間隔膜層進行蝕刻，而開口形成連接孔的過程； (ί )在上述連接孔形成導體部的過程° -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 3 7 2 8 6 A8BSC8D8 經濟部智慧財產局3工消費合作社印t 六、申請專利範圍 1 8 . —種半導體積體電路裝置之製造方法，其特徵 在於： (a )在半導體基體的主面形成閘極絕緣膜的過程； (b )在上述閘極絕緣膜上形成閘極以及間隙絕緣膜 的過程； (c )相對於上述閘極進行自我整合而形成第1以及 第2M〖S F E T之低濃度半導體領域的過程； (d)在包含上述閘極之側面的上述半導體基體的整 面堆積矽氮化膜的過程： (e )在挾著上述矽氮化膜之上述閘極的側面形成側 壁間隔膜的過程； (ί )相對於上述第2 Μ I S F E T之上述側壁間隔 膜進行自我整合而形成高濃度半導體領域的過程； (g )在上述半導體基板的整面堆積由矽氮化膜所構 成之層間絕緣膜的過程； (h )相對於上述矽氮化膜進行自我整合，對上述層 間絕緣膜以及上述側壁間隔膜實施蝕刻而形成開口，更者 則對上述開口部的上述矽氮化膜實施蝕刻而開口形成連接 孔的過程； (ί)在上述連接孔形成導體部的過程。 19.如申請專利範圍第17項或第18項之半導體 積體電路裝置之製造方法’在上述（c )過程中，在上述 第1M I S F ET之半導體領域注入磷，而在上述第2M I S F E T之低濃度半導體領域中之至少1種以上的低濃 I —-------—衣·-------tr· —----—"5^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -6- A8B8C8D8 Λ6Β 273 六、申請專利範圍 度半導體領域注入砷= 2 0 ·如申請專利範圍第1 7項或第1 8項之半導體 積體電路裝置之製造方法，在上述（a )過程中，上述第 1MISFET的閘極絕緣膜，與上述第2 Μ I S F E T的閘極絕緣膜係在同一個過程中被彤成。 2 1 .如申請專利範圍第1 7項或第1 8項之半導體 積體電路裝置之製造方法，在上述（a )過程中，在形成 上述閘極絕緣膜時包含在形成上述第1以及第2 Μ I S F E T之領域形成第1閘極絕緣膜的過程、選擇性 地除去上述形成有第2ΜΙ SFET之領域之上述第1閘 極絕緣膜的過程，在上述形成有第2 Μ I S F Ε Τ的領域 形成第2閘極絕緣膜的過程。 2 2 .如申請專利範圍第1 7項或第1 8項之半導體 積體電路裝置之製造方法，上述閘極絕緣膜係一構成不揮 發性記憶體之浮動閘型Μ〖S F Ε Τ的通道絕緣膜，在形 成上述閘極時包含在上述通道絕緣膜上形成上述浮動閘型 Μ I S F Ε Τ之浮動閘電極的過程，經由絕緣膜在上述浮 動閘電極上形成上述浮動閘型Μ I S F Ε Τ之控制閘極的 過程。 2 3 .如申請專利範園第1 7項或第1 8項之半導體 積體電路裝置之製造方法，在上述（a )之前具有在上述 半導體基體的主面上形成構成不揮發記憶體之浮動閘型M I S F E T的通道絕緣膜，而在上述通道絕緣膜上形成上 述浮動閘型Μ I S F E T之浮動閘電極的過程。 本紙張尺度適用令國國家撫準（CNS)A4規格（210 X 297公釐） I — — — — — —— — —— — 'Ι1Ι1ΙΪΙ — — — — — — » (請先Μ讀背面之注ί項再填寫本頁) 經濟部智慧財產易員工消費合作社印製 Α8 BS CS D8 4 6 8 273 六、申請專利範圍 2 4 .如申請專利範圍第2 3項之半導體積體電路裝 置之製造方法，在上述過程（b )中之閘極的形成與上述 浮動閘型Μ Γ S F E T之控制閘極的形成是在同一個過程 中進行。 2 5 .如申請專利範圍第2 3項之半導體積體電路裝 置之製造方法，上述通道絕緣膜的膜厚則形成較上述（a )過程中之閘極絕緣膜的膜厚爲厚。 2 6 ·如申請專利範圍第1 7項或第1 8項之半導體 積體電路裝置之製造方法，在上述（g )過程之前具有在 形成有上述第2M i S F E T的領域堆積第2矽氮化膜， 以相對於上述第2矽氮化膜蝕刻選擇比的條件，針對形成 有用於連接上述第2M I S F E T與形成在其上層的構件 之導電部的領域的上述閘極絕緣膜實施蝕刻而彤成開口， 更者則對上述開口底部之上述第2矽氮化膜實施蝕刻而開 口形成連接孔，而形成上述導電部的過程。 2 7 ·如申請專利範圍第2 6項之半導體積體電路裝 置之製造方法，上述第2矽氮化膜係與作爲上述第1絕緣 膜而形成的矽氮化膜在同一個過程中被形成。 2 8 . —種半導體積體電路裝置，其主要具有由第1 Μ I S F E T與電容元件串聯連接之記憶格，以及由多個 第2ΜΙSFET所構成的周邊電路，其特徵在於： 具有形成上述第1ΜΙSFET的第1領域以及用於 形成上述第2Μ I S F ΕΤ的第2領域的半導體領域； 在上述第1領域，經由閘極絕緣膜被形成在上述半導 本以張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐) t -----------'-1--訂-------線、 (請先《讀背面之注意事項再填寫本頁> 經濟部智慧財產局員工消费合作社印數 經濟部智慧財產局貝工消f合作社印製 468273 | D8 六、申請專利範圍 體基板之主面的第1閘極’以及在上述第2領域，經由閘 極絕緣膜被形成在上述半導體基板之主面的第2閘極； 在上述第1領域，形成在上述第1閘極上，而具有與 上述第1閘極同樣之平面形狀的第1絕緣膜，以及在上述 第2領域，形成在上述第2閘極，而具有舆上述第2閘極 同樣之平面形狀的第2絕緣膜； 在上述第1領域’形成在上述第1閘極之兩端的第1 半導體領域’以及在上述第2領域，形成在上述第2閘極 之兩端的第2半導體領域與第3半導體領域； 在上述第2領域，由形成在上述第2閘極之側壁的第 3絕緣膜所形成的第1側壁間隔膜以及由形成在上述第1 側壁間隔層之側壁的第4絕緣膜所形成的第2側壁間隔層 i 在上述第1領域，由形成在上述第1閘極之側壁的第 3絕緣膜所形成的第3側壁間隔層； 在上述半導體基板的主面，相對於上述第3側壁間隔 層進行自我整合，而與上述第1半導體領域相接，被形成 在上述半導體基板上的導體層， 上述第1半導體領域乃相對於上述第1閘極進行自我 整合被形成，上述第2半導體領域相對於上述第2閘極進 行自我整合被形成，上述第3半導體領域相對於上述第2 側壁間隔層進行自我整合被形成， 上述第3絕緣膜與上述第4絕緣膜係由不同的構件所 形成。 -I I n ϋ ϋ -I 1 I n I n u n n ϋ n n · n n n I I 1 , ./Λ. /t\ (晴先M讀背面之注項再填寫本頁) 本紙張尺度適用中圉國家標準（CNS>A4規格（210 x 297公釐〉 -9- 經濟部智慧財產局員工消费合作社印製 4 6 8 27 3 六、申請專利範圍 29.如申請專利範圍第28項之半導體積體電路裝 置’上述第3絕緣膜爲氮化矽膜，上述第4絕緣膜爲氧化 矽膜。 3 0 ·如申請專利範圍第2 9項之半導體積體電路裝 置’上述第1側壁間隔層與上述第2側壁間隔層之寬度的 合訐的寬度則較上述第3側壁間隔層的寬度爲大。 3 1 ，如申請專利範圍第3 0項之半導體積體電路裝 置，上述第1側壁間隔層的寬度與上述第3側壁間隔層的 寬度幾乎相等。 3 2 .如申請專利範圍第2 8項之半導體積體電路裝 置，上述導體層被連接到上述電容元件之其中一個電極。 3 3 ·如申請專利範圍第2 8項之半導體積體電路裝 置，更具有被連接到上述記憶格，而在行方向延伸之字元 線’以及被連接到上述記憶格，而在列方向延伸之資料線 3 4 ·如申請專利範圍第3 3項之半導體積體電路裝 置，上述導體層被連接到上述資料線。 3 5. —種半導體積體電路裝置，其主要係由在行方 向延伸的字元線，在列方向延伸的資料線，在字元線與資 料線的交點部份’被連接到上述字元線與資料線之記憶格 ，以及被連接到上述字元線或資料線的周邊電路所形成， 上述記憶格係由被串聯連接的第1 Μ I S F E T與電容元 件所構成’ TO上述周邊電路係由多個第2Μ I S F ΕΤ所 構成，其特徵在於： (請先閱讀背面之沒意事項再填窝本頁) 界-------'"訂-----^--- 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） 10- A8 B8 08 D8 468 273 六、申請專利範圍 具有用於形成上述記憶格的第1領域以及用於形成上 述周邊電路的第2領域的半導體基板： 在上述第1領域，被形成在上述半導體基板之主面上 當作字元線使用的2個第1導體層，以及在上述第2領域 ，經由閘極絕緣膜被形成在半導體基板之主面的閘極； 在上述第1領域，形成在上述第1閘極上，而具有與上 述第1閘極同樣之平面形狀的第1絕緣膜，以及在上述第 2領域，形成在上述第2閘極1而具有與上述第2閘極同 樣之平面形狀的第2絕緣膜； 在上述第1領域，形成在上述2個第1導體層之間的 第1半導體領域，以及在上述第2領域，形成在上述閘極 之兩端的第2半導體領域與第3半導體領域； 在上述第2領域，由形成在上述閘極之側壁的第3絕 緣膜所形成的第1側壁間隔層以及由形成在上述第1側壁 間隔層之側壁的第4絕緣膜所形成的第2側壁間隔層： 在上述第1領域，由形成在上述第1導體層之側壁的 第3絕緣膜所形成的第3側壁間隔層； 在上述半導體基板的主面，在上述2個第1導體層之 間，相對於上述第3側壁間隔層進行自我整合，而與上述 第1半導體領域相接，被形成在上述半導體基板上的導體 層， 上述第1半導體領域乃相對於上述第1導體層進行自 我整合被形成，上述第2半導體領域相對於上述第2閘極 進行自我整合被形成，上述第3半導體領域相對於上述第 {請先閱讀背面之法意事項再填寫本頁) ^----- -丨—訂---------線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11 - 經濟部智慧財產局員工消费合作社印製 4 6 8 27 3 as __El :_ 六、申請專利範圍 2側壁間隔層進行自我整合被形成， 上述第3絕緣膜與上述第4絕緣膜係由不同的構件所 形成。 3 6 . —種半導體積體電路裝置之製造方法，其主要 是針對一具有由第1M I S F E T與電容元件串聯連接而 成的記憶格，以及由第2M I S F E T所構成之周邊電路 的半導體積體電路裝置之製造方法，其特徵在於： (a )準備具有形成有上述記憶格之第1領域與形成 有上述周邊電路之第2領域的半導體基板的過程： (b )在上述半導體基板上形成第1導體層，在上述 第1導體層上形成第1絕緣膜的過程； (c )藉由對上述第1導體層、第1絕緣膜實施圖案 ，在上述第1領域形成第1MISFET的閘極，在上述 第2領域形成第2MISFET的第2閘極的過程；_ (d )在上述第2領域，爲了要對上述第2閘極進行 自我整合而形成第1半導體領域，而導入第1導電型的雜 質的過程； (e )如覆蓋上述第1以及第2電極般堆積第2絕緣 膜的過程： (f )在上述第2領域，藉由對上述第2絕緣膜實施 異方性蝕刻，而在上述第2閘極的側壁形成第1側壁間隔 層的過程； (g )在上述第2領域’如覆蓋上述第2閘極以及第 1側壁間隔層般地堆積第3絕緣膜的過程： 本紙張尺度適用中國國家標準（CNS)A4現格（210«297公釐） -12 - n n n >1 n ϋ I n ·1 >1 n 訂---------線 (請先閱讀背面之注f項再填寫本頁) 8838 ABCD 4 6 8 273 六、申請專利範圍 <請先聞讀背面之沒意事項再填寫本頁) (h )在上述第2領域，藉由對上述第3絕緣膜實施 異方性蝕刻’而在上述第1側壁間隔層的側壁形成第2側 壁間隔層的過程； (1 )在上述第2領域，爲了要對上述第2側壁間隔 層進行自我整合而形成第2半導體領域，而導入第1導電 型的雜質的過程； (j )在上述第1領域堆積第4絕緣膜的過程； (k )在上述第1領域，形成其中一部分與上述第1 閘極重疊’而且讓上述半導體基板之主面的一部分露出之 開口的過程； (1 )在上述第1領域，在上述開口內形成第2導體 層的過程； 上述第2導體層與上述第1閘極乃藉由上第2絕緣膜 在電氣上被分離。 3 7 .如申請專利範圍第3 6項之半導體積體電路裝 置之製造方法，上述第2絕緣膜與第3絕緣膜係由不同的 構件所形成。 經濟部智慧財產局貝工消費合作社印製 3 8 .如申請專利範圍第3 7項之半導體積體電路裝 置之製造方法，在上述過程（e )與（f )之間具有形成 可以選擇性地覆蓋上述第1領域之光罩層的過程，在上述 過程（ί )中，在上述第1領域的第2絕緣膜則未實施異 方性蝕刻。 3 9 .如申請專利範圍第3 8項之半導體積體電路裝 置之製造方法’自上述過程（f )到（i )係在殘留下上 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） _ 13 - ^BCD 4 6 8 27 3 六、申請專利範圍 述光罩層的狀態下被實施。 4 0 ·如申請專利範圍第3 8項之半導體積體電路裝 置之製造方法，上述過程（k )係由以下所構成， (m )以上述第4絕緣膜相對於上述第1絕緣膜的蝕 刻量爲大的條件對上述第4絕緣膜實施蝕刻的過程； (η )以上述第1絕緣膜相對於上述半導體基板或是 上述第4絕緣膜的蝕刻量爲大的條件對上述第1絕緣膜實 施蝕刻的過程。 4 1 .如申請專利範圍第4 0項之半導體積體電路裝 置之製造方法，在上述過程（a )與（b )之間更具有在 半導體基板表面形成元件分離領域的過程。 4 2 .如申請專利範圍第4 i項之半導體積體電路裝 置之製造方法，具有： 形成上述元件分離領域的過程： 在半導體基板表面形成溝的過程： 選擇性地以第5絕緣膜來掩埋上述溝內的過程。 4 3 .如申請專利範圍第3 8項之半導體積體電路裝 置之製造方法’在形成上述第4絕綠膜，具有對第4絕緣 膜的表面實施硏磨的過程。 4 4 .如申請專利範圍第3 6項之半導體積體電路裝 置之製造方法，在上述過程（f )中，也在上述第i領域 的上述第1閘極的側壁形成第1側壁間隔膜， 4 5 .如申請專利範圍第4 4項之半導體積體電路裝 置之製造方法’上述過程（k)係在上述第4絕緣膜的蝕 本紙張尺度適用+國國家標準（CNS)A4規格（210 X 297公爱） I---— — — — — — — — 衣---— III— I I f I I I (锖先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員Η消費合作杜印製 -14- 4 6 8 27 3 A8B8C8D8 六、申請專利範圍 刻量相對於上述第2絕緣膜的蝕刻量爲大的條件下進行3 4 6 ·如申請專利範圍第4 5項之半導體積體電路裝 置之製造方法，上述第2絕緣膜爲氮化矽膜，上述第4絕 緣膜爲氧化矽膜。 4 7 .如申請專利範圍第4 6項之半導體積體電路裝 置之製造方法，在形成上述第4絕緣膜後，具有對第4絕 緣膜的表面實施硏磨的過程。 4 8 . —種半導體積體電路裝置之製造方法，其主要 係針對一具有由第1 Μ I S F E T與電容元件串聯連接而 成的記憶格1以及由第2Μ I S F Ε Τ所構成之周邊電路 的半導體積體電路裝置之製造方法，其特徵在於： (a )準備具有形成有上述記億格之第1領域與形成 有上述周邊電路之第2領域的半導體基板的過程； (b )在上述半導體基板上形成第1導體層，在上述 第1導體層上形成第1絕緣膜的過程； (c )藉由對上述第1導體層、第1絕緣膜實施圖案 ，在上述第1領域形成第1MISFET的閘極，在上述 (諳先«讀背面之注意事項再填窝本頁) 农------- 訂 ---------^ 經濟部智慧財產局員工消費合作社印製 行雜 緣 施 進的 絕 實 :極型 2 膜 程閘電 第 緣 過 2 導 積 絕 的第 1 堆 2 極述第 般 第 閱上入 極 述 2 對導 電 上 第要而 2 對 的了， 第 由 T 爲域 及 藉 E ， 領 以 ， F 域體 1 域 S 領導 第 領 1 2 半 述 2 Μ 第 1 上 第 2 述第 蓋 述 第上成 覆 上 成在形 如 在 形 } 而 ； } _, } 域 d 合程 e 程 f 領 ί 整過ί 過 { 2 我的 的 第 自質 膜 本紙張尺度適用中國困家標準（CNS)A4規格（210 X 297公釐） -15- 4 6 B 273 bI _gi _ 六、申請專利範圍 異方性蝕刻，而在上述第2閘極的側壁形成第1側壁間隔 層的過程： (請先《讀背面之注意事項再填寫本頁) (g )在上述第2領域，如覆蓋上述第2閘極以及第 1側壁間隔層般地堆積第3絕緣膜的過程； (ίι )在上述第2領域，藉由對上述第3絕緣膜實施 異方性蝕刻，而在上述第1側壁間隔層的側壁形成第2側 壁間隔層的過程； (i )在上述第2領域，爲了要對上述第2側壁間隔 層進行自我整合而形成第2半導體領域，而導入第1導電 型的雜質的過程； (j_ )在上述第2領域’在上述第2半導體領域表面 堆積高熔點金屬的過程； (k )藉由實施熱處理’在上述第2半導體領域表面 形成高熔點金屬矽化物層的過程； (1 )除去未反應之高熔點金屬的過程； (m)在上述第1領域堆積第4絕緣膜的過程； 經濟部智慧財產局員Η消费合作杜印製 (η )在上述第1領域’形成其中一部分與上述第1 閘極重疊，而且讓上述半導體基板之主面的—部分露出的 開口的過程： (〇 )在上述第1領域’在上述開口內形成第2導體 層的過程； 上述第2導體層與上述第1閘極則藉由上述第2絕緣 膜在電氣上被分離。 4 9 . 一種半導體積體電路裝置’其主要係針對一具 -16 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI725891B (zh) * 2020-07-09 2021-04-21 力晶積成電子製造股份有限公司 半導體裝置及其製造方法
TWI730725B (zh) * 2020-04-15 2021-06-11 力晶積成電子製造股份有限公司 半導體結構以及積體電路及半導體結構

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8018058B2 (en) * 2004-06-21 2011-09-13 Besang Inc. Semiconductor memory device
US7633162B2 (en) * 2004-06-21 2009-12-15 Sang-Yun Lee Electronic circuit with embedded memory
US8058142B2 (en) * 1996-11-04 2011-11-15 Besang Inc. Bonded semiconductor structure and method of making the same
US20050280155A1 (en) * 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
TW378345B (en) * 1997-01-22 2000-01-01 Hitachi Ltd Resin package type semiconductor device and manufacturing method thereof
TW468273B (en) * 1997-04-10 2001-12-11 Hitachi Ltd Semiconductor integrated circuit device and method for manufacturing the same
US6838320B2 (en) * 2000-08-02 2005-01-04 Renesas Technology Corp. Method for manufacturing a semiconductor integrated circuit device
JP2001085625A (ja) * 1999-09-13 2001-03-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP5775018B2 (ja) * 1999-10-13 2015-09-09 ソニー株式会社 半導体装置
US6410437B1 (en) * 2000-06-30 2002-06-25 Lam Research Corporation Method for etching dual damascene structures in organosilicate glass
US6455363B1 (en) * 2000-07-03 2002-09-24 Lsi Logic Corporation System to improve ser immunity and punchthrough
US6545310B2 (en) * 2001-04-30 2003-04-08 Motorola, Inc. Non-volatile memory with a serial transistor structure with isolated well and method of operation
JP2003031684A (ja) * 2001-07-11 2003-01-31 Hitachi Ltd 半導体集積回路装置およびその製造方法
US7294567B2 (en) * 2002-03-11 2007-11-13 Micron Technology, Inc. Semiconductor contact device and method
US20100133695A1 (en) * 2003-01-12 2010-06-03 Sang-Yun Lee Electronic circuit with embedded memory
KR100527668B1 (ko) * 2003-03-07 2005-11-28 삼성전자주식회사 캐패시터-언더-비트라인 구조를 갖는 반도체 장치 및 그제조방법
US8071438B2 (en) * 2003-06-24 2011-12-06 Besang Inc. Semiconductor circuit
JP4176593B2 (ja) * 2003-09-08 2008-11-05 株式会社東芝 半導体装置及びその設計方法
JP2005142484A (ja) * 2003-11-10 2005-06-02 Hitachi Ltd 半導体装置および半導体装置の製造方法
US7957348B1 (en) * 2004-04-21 2011-06-07 Kineto Wireless, Inc. Method and system for signaling traffic and media types within a communications network switching system
US7158410B2 (en) * 2004-08-27 2007-01-02 Micron Technology, Inc. Integrated DRAM-NVRAM multi-level memory
JP2006165365A (ja) * 2004-12-09 2006-06-22 Renesas Technology Corp 半導体装置および半導体装置の製造方法
US7183159B2 (en) * 2005-01-14 2007-02-27 Freescale Semiconductor, Inc. Method of forming an integrated circuit having nanocluster devices and non-nanocluster devices
US20110143506A1 (en) * 2009-12-10 2011-06-16 Sang-Yun Lee Method for fabricating a semiconductor memory device
US8367524B2 (en) * 2005-03-29 2013-02-05 Sang-Yun Lee Three-dimensional integrated circuit structure
KR100652793B1 (ko) 2005-03-31 2006-12-01 주식회사 하이닉스반도체 반도체 소자 제조 방법
JP4890838B2 (ja) * 2005-11-17 2012-03-07 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト設計方法、及びレイアウト設計ツール
JP2007329232A (ja) * 2006-06-07 2007-12-20 Matsushita Electric Ind Co Ltd 誘電体メモリ及びその製造方法
US7514740B2 (en) * 2006-07-10 2009-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible storage device
US7948021B2 (en) * 2007-04-27 2011-05-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
JP2009135217A (ja) * 2007-11-29 2009-06-18 Nec Electronics Corp 半導体装置の製造方法および半導体装置
US9174791B2 (en) * 2007-12-11 2015-11-03 Tokitae Llc Temperature-stabilized storage systems
JP2009272407A (ja) * 2008-05-02 2009-11-19 Renesas Technology Corp 半導体装置の製造方法
KR101273913B1 (ko) * 2008-09-19 2013-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US8305829B2 (en) * 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) * 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) * 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8461015B2 (en) * 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8187928B2 (en) 2010-09-21 2012-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8472227B2 (en) * 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8482073B2 (en) * 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US20110097867A1 (en) * 2009-10-22 2011-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of controlling gate thicknesses in forming fusi gates
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
JP5549410B2 (ja) * 2010-06-18 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101134819B1 (ko) 2010-07-02 2012-04-13 이상윤 반도체 메모리 장치의 제조 방법
CN102412206B (zh) * 2010-09-19 2013-10-09 中芯国际集成电路制造(上海)有限公司 快闪存储器的制造方法
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
KR20200054336A (ko) 2011-12-22 2020-05-19 인텔 코포레이션 반도체 구조
CN104124172B (zh) * 2013-04-28 2017-07-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
FR3005979B1 (fr) * 2013-05-22 2015-10-30 Egelia Boitier d'etancheite
DE202013007676U1 (de) * 2013-08-28 2014-12-01 Huwer GmbH Verbindungselement für Profilschienen
JP2015103708A (ja) * 2013-11-26 2015-06-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
US9985042B2 (en) * 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
KR102307127B1 (ko) 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자
CN109755245B (zh) * 2017-11-08 2020-12-01 华邦电子股份有限公司 存储器装置及其制造方法
KR102185116B1 (ko) * 2017-12-19 2020-12-01 엘지디스플레이 주식회사 표시 장치
CN111725208B (zh) * 2019-03-21 2023-09-19 中芯国际集成电路制造(上海)有限公司 一种半导体结构及其形成方法
CN112510031B (zh) * 2019-04-30 2024-10-25 长江存储科技有限责任公司 具有处理器和nand闪存的键合半导体器件及其形成方法
CN112542372A (zh) * 2019-09-23 2021-03-23 东莞新科技术研究开发有限公司 一种延长半导体元件防护隔板使用寿命的方法
US20220395953A1 (en) * 2021-06-11 2022-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Simplified Carrier Removable by Reduced Number of CMP Processes

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US503794A (en) * 1893-08-22 Combined pencil-sharpening and erasing implement
JP2569115B2 (ja) * 1988-04-15 1997-01-08 株式会社日立製作所 半導体装置
JP2886875B2 (ja) * 1989-02-20 1999-04-26 株式会社日立製作所 半導体集積回路装置の製造方法
JP2859288B2 (ja) * 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
JPH0821687B2 (ja) * 1989-05-31 1996-03-04 富士通株式会社 半導体装置及びその製造方法
JPH03276729A (ja) * 1990-03-27 1991-12-06 Matsushita Electron Corp Ｍｏｓ型半導体装置およびその製造方法
JPH03278729A (ja) 1990-03-28 1991-12-10 Matsushita Electric Ind Co Ltd 衛星放送受信機選局回路
JP2956147B2 (ja) * 1990-07-10 1999-10-04 ソニー株式会社 半導体装置
KR100249268B1 (ko) * 1990-11-30 2000-03-15 가나이 쓰도무 반도체 기억회로장치와 그 제조방법
JP3105288B2 (ja) * 1991-05-10 2000-10-30 株式会社日立製作所 半導体集積回路装置の製造方法
JPH0590537A (ja) * 1991-09-27 1993-04-09 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JPH05226334A (ja) * 1992-02-13 1993-09-03 Mitsubishi Electric Corp 半導体装置，およびその製造方法
JPH06177360A (ja) * 1992-10-07 1994-06-24 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JPH06151742A (ja) * 1992-11-02 1994-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH06163535A (ja) * 1992-11-26 1994-06-10 Rohm Co Ltd 半導体装置およびその製造方法
JPH06177349A (ja) * 1992-12-02 1994-06-24 Matsushita Electric Ind Co Ltd 高密度ｄｒａｍの製造方法および高密度ｄｒａｍ
JP3279000B2 (ja) * 1993-09-27 2002-04-30 ソニー株式会社 半導体装置の製法
US5364804A (en) * 1993-11-03 1994-11-15 Taiwan Semiconductor Manufacturing Company Nitride cap sidewall oxide protection from BOE etch
JPH08139314A (ja) * 1994-11-09 1996-05-31 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH08148564A (ja) * 1994-11-22 1996-06-07 Sony Corp 半導体装置の製造方法
JPH08213478A (ja) * 1994-12-07 1996-08-20 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2663900B2 (ja) * 1995-02-28 1997-10-15 日本電気株式会社 半導体装置の製造方法
JP3522926B2 (ja) * 1995-12-04 2004-04-26 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JP2809183B2 (ja) * 1996-03-27 1998-10-08 日本電気株式会社 半導体記憶装置の製造方法
JP3146993B2 (ja) * 1996-08-20 2001-03-19 日本電気株式会社 半導体装置及びその製造方法
JP3869089B2 (ja) * 1996-11-14 2007-01-17 株式会社日立製作所 半導体集積回路装置の製造方法
JPH10242420A (ja) * 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法
TW468273B (en) * 1997-04-10 2001-12-11 Hitachi Ltd Semiconductor integrated circuit device and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI730725B (zh) * 2020-04-15 2021-06-11 力晶積成電子製造股份有限公司 半導體結構以及積體電路及半導體結構
US11152367B1 (en) 2020-04-15 2021-10-19 Powerchip Semiconductor Manufacturing Corporation Semiconductor structure and integrated circuit
TWI725891B (zh) * 2020-07-09 2021-04-21 力晶積成電子製造股份有限公司 半導體裝置及其製造方法

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