TW202420953A - 非揮發性記憶體元件及其製造方法 - Google Patents

Abstract

一種非揮發性記憶體元件，包括至少一記憶體單元。記憶體單元包括襯底、選擇閘極、控制閘極、浮置閘極和抹除閘極。選擇閘極設置在襯底上。控制閘極設置在該襯底上，並與選擇閘極側向隔開。控制閘極包括非垂直表面。該浮置閘極包括垂直部分以及水平部分。垂直部分位於選擇閘極與控制閘極之間，並包括與控制閘極側向隔開的第一頂部尖端。水平部分位於襯底與控制閘極之間，其中水平部分包括與控制閘極側向與垂直方向隔開的側向尖端。抹除閘極覆蓋控制閘極的非垂直表面以及覆蓋浮置閘極的水平部分的側向尖端。

Description

非揮發性記憶體元件及其製造方法

本揭露係關於一種半導體元件。更具體地，本揭露係關於非揮發性記憶體元件及其製造方法。

由於非揮發性記憶體(non-volatile memory)可例如重複施行儲存、讀取和抹除數據等操作，且在關閉非揮發性記憶體後，儲存的數據不會遺失，因此非揮發性記憶體已被廣泛應用於個人電腦和電子設備中。

習知非揮發性記憶體的結構具有堆疊閘極結構，包括依次設置在襯底上的穿隧氧化層(tunneling oxide layer)、浮置閘極(floating gate)、耦合介電層(coupling dielectric layer)和控制閘極(control gate)。當對這種快閃記憶體元件施行編程或抹除操作時，適當的電壓會被分別施加到源極區域、汲極區域和控制閘極，使得電子被注入到浮置閘極中，或者使得電子自浮置閘極中被拉出。

在非揮發性記憶體的編程和抹除操作中，浮置閘極和控制閘極之間較大的閘極耦合比(gate-coupling ratio，GCR)通常代表著操作時所需的操作電壓較低，因此顯著提高了快閃記憶體的操作速度和效率。然而，在編程或抹除操作期間，電子必須流經設置在浮置閘極下方的穿隧氧化物層，以被注入至浮置閘極或自浮置閘極中被取出，此過程通常會對穿隧氧化物層的結構造成損害，因而降低記憶體元件的可靠性。

為了提昇記憶體元件的可靠性，可採用抹除閘極(erase gate)，並將抹除閘極整合至記憶體元件中。藉由施加正電壓至抹除閘極，抹除閘極便能夠將電子從浮置閘極中拉出。因此，由於浮置閘極中的電子是流經設置在浮置閘極上的穿隧氧化層而被拉出，而並非流經設置在浮置閘極下的穿隧氧化層而被拉出，所以進一步提高了記憶體元件的可靠性。

隨著對可以高效地抹除已儲存的數據的高效記憶體元件需求的增加，仍需要提供一種改進的記憶體元件及其製造方法。

本揭露提供了一種非揮發性記憶體元件以及一種製造非揮發性記憶體元件的方法。非揮發性記憶體元件能夠高效地抹除已儲存的數據。

根據本揭露的一些實施例，公開了一種非揮發性記憶體元件。非揮發性記憶體元件包括至少一記憶體單元，且記憶體單元包括一襯底、一選擇閘極、一控制閘極、一浮置閘極和一抹除閘極。選擇閘極設置在襯底上。控制閘極設置在襯底上，並與選擇閘極側向隔開。控制閘極包括一非垂直表面。浮置閘極包括一垂直部分以及一水平部分。垂直部分位於選擇閘極與控制閘極之間，並包括與控制閘極側向隔開的第一頂部尖端。水平部分位於襯底與控制閘極之間，且水平部分包括一側向尖端，此側向尖端在側向與垂直方向與控制閘極隔開。抹除閘極覆蓋控制閘極的非垂直表面以及浮置閘極的垂直及/或水平部分的尖端。

根據本揭露的一些實施例，公開了一種製造非揮發性記憶體元件的方法，包括下列步驟：提供一襯底；在襯底上形成一選擇閘極；在襯底上與選擇閘極上形成一共形導電層；形成一覆蓋選擇閘極的一側壁和共形導電層的控制閘極，其中控制閘極包括一非垂直表面；蝕刻從控制閘極暴露出的共形導電層，藉以形成一浮置閘極，浮置閘極包括：一垂直部分，位於選擇閘極與控制閘極之間；以及一水平部分，位於襯底與控制閘極之間，其中水平部分包括一側向尖端；以及形成一不只覆蓋控制閘極的非垂直表面，也覆蓋L型浮置閘極的垂直與水平部分的頂部與側向尖端的抹除閘極。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與布置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其它特徵」，致使第一特徵與第二特徵幷不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與注記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同（旋轉90度或其它方位），用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理係由申請專利範圍所界定，因而亦可被應用至其它的實施例。此外，為了不致使本揭露之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

圖1是本揭露一實施例的非揮發性記憶體元件的俯視示意圖。參考圖1，非揮發性記憶體元件100可以是NOR快閃記憶體元件，其包括至少一個記憶體單元，例如分別容納在第一記憶體單元區110、第二記憶體單元區112、第三記憶體單元區114和第四記憶體單元區116中的四個記憶體單元。第一記憶體區域110和第二記憶體單元區112中的結構彼此呈現鏡像，且第三記憶體單元區114和第四記憶體單元區116中的結構彼此呈現鏡像。根據本揭露的一實施例，非揮發性記憶體元件100包括多於四個的記憶體單元，且這些記憶體單元可以排列成具有許多行和列的陣列。

參見圖1，該非揮發性記憶體元件包括襯底(substrate)200和隔離結構102。襯底200可為一半導體襯底，例如矽襯底、絕緣體上矽襯底(SOI)，但不限於此。隔離結構102可以由絕緣材料製成，並用於定義記憶體單元的主動區103。

每個記憶體單元均包括設置在由隔離結構102定義的主動區103中的源極區222與汲極區244。源極區222與汲極區244可以是相同導電類型，例如n型或p型，的摻雜區。源極區222與汲極區244的導電類型不同於襯底200的導電類型，或者不同於用以容置源極區222與汲極區244的摻雜井(未示出)的導電類型。源極區222可以設置在每個記憶體單元的主動區103的一端中，汲極區244可以設置在每個記憶體單元的主動區103的另一端中。根據本揭露的一些實施例，源極區222是一個沿Y方向延伸的連續區域，且為由配置在同一行中的記憶體單元共享的共用源極。

每個記憶體單元可進一步包括選擇閘極206，其係設置在襯底200上並鄰近汲極區244。選擇閘極206可沿Y方向延伸，並由配置在同一行中的記憶體單元共享。選擇閘極204可以由諸如多晶矽或金屬的導電材料製成，並且每個選擇閘極204可以作為字元線，其被配置用於開啟/關閉配置在同一行中的多個記憶體單元的通道區。

介電間隙壁212可設置在選擇閘極204的側壁上，以使選擇閘極204與其它導電部件絕緣。介電間隙壁212可為單層、雙層或多層間隙壁，設置在選擇閘極204的每個側壁上，但不限於此。

每個記憶體單元也包括浮置閘極224，其係設置在襯底200上並鄰近源極區222。因此，浮置閘極224係設置在選擇閘極204的一側，而汲極244係設置在選擇閘極204的另一側。浮置閘極224由諸如多晶矽或其它導電半導體的導電材料製成。浮置閘極224彼此間隔開，使得電流不會在浮置閘極224之間直接傳輸。因浮置閘極224彼此間隔開，可獨立地編程或抹除每個浮置閘極224，從而測定出每個記憶體單元的狀態，例如狀態「1」或狀態「0」。由以下諸如圖2的剖面所示，每個浮置閘極224均為具有垂直部分與水平部分的L型浮置閘極。在對應於圖2的描述中，描述了浮置閘極224的詳細結構。

每個記憶體單元也包括控制閘極240，其係設置在襯底200上並鄰近源極區222。控制閘極240可沿Y方向延伸，並由配置在同一行中的記憶體單元共享。因此，浮置閘極224可被同一行中的控制閘極240所覆蓋。此外，當浮置閘極224為具有垂直部分與水平部分的L型浮置閘極時，僅浮置閘極224的水平部分被控制閘極240所覆蓋，而浮置閘極224的垂直部分未被控制閘極240所覆蓋。控制閘極240由導電材料製成，例如多晶矽或金屬。控制閘極240被配置為使熱載子(例如電子)從通道被注入至浮置閘極224中。

非揮發性記憶體元件100進一步包括抹除閘極236，沿Y方向延伸。此外，抹除閘極236可以為由第一記憶體單元區110延伸至第二記憶體單元區112的連續層，並填充第一記憶體單元區110與第二記憶體單元區112之間邊界處的間隙(如同一列中相鄰浮置閘極224間的間隙)。因此，抹除閘極236可至少覆蓋在第一記憶體單元區110與第二記憶體單元區112中的兩個浮置閘極224與兩個控制閘極240。在非揮發性記憶體元件100的抹除操作中，抹除閘極236受到偏壓，造成儲存在浮置閘極224中的電子主要經由浮置閘極224的該水平部分(未示出)的一尖端(或稱為角落)被拉出。

圖2為根據本揭露一些實施例的非揮發性記憶體元件中對應於圖1的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖。參考圖2的剖面AA’，浮置閘極224為具有一垂直部分224_1、一水平部分224_2和一角落部分(未示出)的L型浮置閘極。該角落部分位於浮置閘極224的下角，並同時與垂直部分224_1及水平部分224_2連接。浮置閘極224的垂直部分224_1位於選擇閘極204與控制閘極240之間，而浮置閘極224的水平部分224_2位於襯底200與控制閘極240之間，其中浮置閘極224的水平部分224_2包括一側向尖端226a，與控制閘極240側向(例如X方向)隔開。浮置閘極224的垂直部分224_1的頂部尖端228a高於選擇閘極204的頂面。此外，浮置閘極224的垂直部分224_1進一步包括兩個第一頂部尖端228a與兩個第一側壁230a。兩個第一頂部尖端228a沿第一方向，如X方向，彼此相對配置。兩個第一側壁230a沿第一方向，如X方向，彼此相對配置，其中第一側壁230a分別連接到浮置閘極224的垂直部分224_1的第一頂部尖端228a。

參考圖2的剖面AA’，控制閘極240包括一非垂直表面246，例如一傾斜表面或一弧形表面。非垂直表面246可為凸面。控制閘極240的底面低於浮置閘極224的垂直部分224_1的頂面。

參考圖2的剖面AA’，抹除閘極236為由第一記憶體單元區110延伸至第二記憶體單元區112的連續層。抹除閘極236覆蓋控制閘極240的非垂直表面246、浮置閘極224的水平部分224_2的側向尖端226a以及浮置閘極224的垂直部分224_1的頂面。抹除閘極236的一部分會覆蓋控制閘極240的非垂直表面246，因此抹除閘極236的對應部分的底面為弧形表面。

在抹除操作中，儲存在浮置閘極224中的電子不僅可從浮置閘極224的垂直部分224_1的第一頂部尖端228a被拉出，也可從水平部分224_2的側向尖端226a被拉出。因此，儲存在浮置閘極224中的電子可更有效地被放電。

參考圖2的剖面AA’，非揮發性記憶體元件100進一步包括耦合介電層238，其係設置在控制閘極240與浮置閘極224之間。耦合介電層238為L型耦合介電層，且耦合介電層238為複合介電層，包括氧化矽/氮化矽/氧化矽，但不限於此。

參考圖2的剖面AA’，非揮發性記憶體元件100進一步包括抹除閘極介電層234，其係設置在抹除閘極236和浮置閘極224之間，並設置在抹除閘極236和控制閘極240之間。抹除閘極介電層234可由允許原本儲存在浮置閘極224中的電子藉由佛勒-諾德翰穿隧機制(Fowler-Nordheim (FN) tunneling mechanism)而穿透其中的介電層所製造。

參考圖2的剖面AA’，浮置閘極介電層218至少被設置在襯底200與浮置閘極224之間。浮置閘極介電層218的材料，例如為氧化矽或其它材料層。在編程操作期間，熱電子被允許通過浮置閘極介電層218並累積在浮置閘極224中。

參考圖2的剖面BB’，控制閘極240與抹除閘極236可被設置於隔離結構102上。因此，控制閘極240可被設置於抹除閘極236與隔離結構102之間。此外，剖面BB’中所示的隔離結構102未被浮置閘極224覆蓋。

參考圖2的剖面CC’，浮置閘極224的垂直部分224_1進一步包括第二頂部尖端228b以及沿著與第一方向不同的第二方向，如Y方向，彼此相對配置的第二側壁230b。抹除閘極236沿著第二方向延伸並覆蓋浮置閘極224的垂直部分224_1的第二頂部尖端228b和第二側壁230b。此外，第二側壁230b的下部可被耦合介電層238覆蓋，而第二側壁230b的上部可被抹除閘極介電層234覆蓋。由於控制閘極240的存在，延伸越過浮置閘極224的第二側壁230b之外的抹除閘極236的底面與隔離結構102相隔開。

圖3為根據本揭露的一些實施例的非揮發性記憶體元件對應於圖1中的剖線A-A’的截面示意圖。圖3中所示結構可被視為圖2的剖面AA’中所示結構的放大截面圖。參考圖3，浮置閘極224為L型，並包括一垂直部分224_1、一水平部分224_2和一角落部分224_3。

垂直部分224_1的頂面225_1包括一凹面，其造成垂直部分224_1的第一頂部尖端228a變得更尖銳。因此，原本儲存在浮置閘極224中的電子可更有效地經由浮置閘極224的垂直部分224_1的第一頂部尖端228a被拉出。

水平部分224_2包括一凸出部232，其從控制閘極240暴露出。凸出部232的上角對應側向尖端226a，此側向尖端226a在側向與垂直方向上與控制閘極240隔開。浮置閘極224的側向尖端226a可被耦合介電層238的薄層覆蓋。例如，覆蓋浮置閘極224的側向尖端226a的耦合介電層238的厚度可在5埃到30埃之級，但不限於此。為了更有效率地抹除儲存在浮置閘極224中的電子，側向尖端226a可不被任何耦合介電層238覆蓋。因此，側向尖端226a直接和抹除閘極介電層234接觸。

角落部分224_3位於浮置閘極224的下部角落，並與控制閘極240側向隔開。

耦合介電層238也為L型，並包括一垂直部分238_1和一水平部分238_2。耦合介電層238的垂直部分238_1被設置在控制閘極240與浮置閘極224的垂直部分224_1之間。耦合介電層238的垂直部分238_1包括具有弧形輪廓的頂面239_1。水平部分238_2被設置在控制閘極240與浮置閘極224的水平部分224_2之間，其中耦合介電層238的水平部分238_2的末端部分242從控制閘極240下方延伸出，並從控制閘極240暴露出。耦合介電層238的水平部分238_2的末端部分242包括暴露於控制閘極240之外的非垂直側壁239_2。非垂直側壁239_2為凹面，且直接接觸抹除閘極介電層234。

抹除閘極236被填入第一記憶體單元區110與第二記憶體單元區112之間邊界處的間隙內。由於耦合介電層238的末端部分242的非垂直側壁239_2具有凹面，抹除閘極236的一部分可對應具有凸出部250，此凸出部250往耦合介電層238的末端部分242的非垂直側壁239_2延伸。凸出部250可覆蓋浮置閘極224的水平部分224_2的側向尖端226a，造成抹除閘極236部分包裹(wrap around)浮置閘極224的側向尖端226a。因此，原本儲存在浮置閘極224中的電子可經由水平部分224_2的側向尖端226a被更有效地拉出。

介電間隙壁212被設置在選擇閘極204與浮置閘極224的垂直部分224_1之間，其中介電間隙壁212包括弧形頂面213，其係低於浮置閘極224的垂直部分224_1的頂面225_1。

圖4為根據本揭露的另一些實施例的不同非揮發性記憶體元件的截面示意圖。非揮發性記憶體元件210、220、230類似於圖3所示的非揮發性記憶體元件100，主要差別在於抹除閘極236的配置態樣。

就非揮發性記憶體元件210而言，非揮發性記憶體元件210包括第一抹除閘極256a與第二抹除閘極256b，沿Y方向延伸且彼此分離。第一抹除閘極256a覆蓋浮置閘極224的水平部分224_2的側向尖端226a，而第二抹除閘極256b覆蓋浮置閘極224的垂直部分224_1的頂面。於抹除操作期間，第一抹除閘極256a被配置為受第一電壓偏壓，而第二抹除閘極256b被配置為受不同於第一電壓的第二電壓偏壓，因此，藉由獨立調整第一電壓與第二電壓的值，原本儲存在浮置閘極224中的電子可被更有效地放電。

就非揮發性記憶體元件220而言，非揮發性記憶體元件220類似非揮發性記憶體元件210，然而，第二抹除閘極256b被省略，使得浮置閘極224的垂直部分224_1的頂面不被任何抹除閘極覆蓋。

就非揮發性記憶體元件230而言，非揮發性記憶體元件230類似非揮發性記憶體元件220，然而，第一抹除閘極256a包括一平坦頂面，且第一抹除閘極256a的高度最多比選擇閘極204的高度高20% (以選擇閘極204的高度作為計算基準)。由於第一抹除閘極256a的高度並非遠高於選擇閘極204的高度，非揮發性記憶體元件230可輕易整合至數位電路中的其它半導體元件，例如金屬氧化物半導體場效電晶體(MOSFET)。因此，非揮發性記憶體元件230與數位電路中的其它半導體元件可同時製造而無需大幅調整半導體元件的製程。

圖5至圖11為根據本揭露一些實施例製造圖1至圖4的非揮發性記憶體元件的方法中不同製造階段的截面示意圖。在圖5至圖11中，剖面AA’對應圖1中的剖線A-A’。

參考圖5，於此製造階段所形成的結構包括至少一襯底200、至少一堆疊結構300、一介電間隙壁212、一浮置閘極介電層218。

根據本揭露的一些實施例，襯底200可為一半導體襯底，具有適當的導電類型，例如p型或n型。襯底200的組成可包括矽、鎵、氮化鎵或其它適合的半導體材料，但不受限於此。

至少一堆疊結構300係位於襯底200上。例如，兩個堆疊結構300被設置在襯底200上，且彼此側向隔開。每一個堆疊結構300均包括依序堆疊的閘極介電層202、選擇閘極204以及犧牲層208。選擇閘極204由導電材料所製成，且選擇閘極204被配置為，當其受適當電壓偏壓時，開啟/關閉選擇閘極204下面襯底200中的載子通道(亦稱為通道區)。犧牲層208為堆疊結構300的最上層，其為一暫時層，此暫時層被配置於在後續於選擇閘極204上形成抹除閘極236的製程前被移除。在一些實施例中，在圖5所示製造階段所形成的選擇閘極204可為一導電層，其圖案與圖1和圖2所示的選擇閘極204的圖案不同。因此，若圖5所示的選擇閘極204具有和圖1和圖2所示的選擇閘極204不同的輪廓，則選擇閘極204可在後續製程中被進一步圖案化，以變成圖1和圖2所示的選擇閘極204。

介電間隙壁212被形成於堆疊結構300的側壁上。介電間隙壁212的材料例如為氧化矽/氮化矽/氧化矽或氮化矽/氧化矽。

浮置閘極介電層218被形成於襯底200上，至少介於堆疊結構300之間或進一步於堆疊結構300的兩側。浮置閘極介電層218的材料例如為氧化矽或其它允許熱電子藉由穿隧效應通過其中的材料層。浮置閘極介電層218的形成方法例如為熱氧化或沉積法，但不限於此。

參考圖6，共形導電層254被形成於襯底200與選擇閘極204上，且共形導電層254與其下方結構的形狀共形。共形導電層的材料例如為摻雜多晶矽、多晶矽化物或其它適合的導電材料。當導電層的材料為摻雜多晶矽時，其形成方法包括，例如，在透過化學氣相沉積法形成一未摻雜多晶矽後進行一離子佈植步驟；或進行一帶有原位摻質佈植(in-situ dopant implantation)方法的化學氣相沉積法。

接著，進行光學微影與蝕刻製程，以蝕刻共形導電層。因此導電層可被圖案化，以形成複數個導電帶(conductive strips) (未示出)，且從自上而下的視角觀察，這些導電帶彼此分離。每一個導電帶可沿X方向延伸，並在至少第一記憶體單元區110和第二記憶體單元區112中延伸。

參考圖7，覆蓋共形導電層254的耦合介電層258被形成於襯底200上。由於共形導電層254從自上而下的視角為帶狀，耦合介電層258不只覆蓋共形導電層254的頂面，也覆蓋共形導電層254的側壁(未示出)。耦合介電層258可為複合介電層，包括氧化矽/氮化矽/氧化矽，但不限於此。

接著，控制閘極層260被設置在耦合介電層258上。控制閘極層260的厚度可被適當控制，使得控制閘極層260可與下方結構的形狀共形。控制閘極層260可由如多晶矽或金屬等導電材料製成，但不限於此。

參考圖8，接著以非等向性蝕刻方法對控制閘極層260進行蝕刻，藉以在堆疊結構300的側壁上形成控制閘極240。控制閘極240為自對準結構，具有非垂直表面246，且因此不需要使用光學微影製程。在形成控制閘極240後，分別在第一記憶體單元區110和第二記憶體單元區112中的控制閘極240可在X方向上彼此側向分離。此外，在形成控制閘極240後，耦合介電層258的位在堆疊結構300上方的部分可從控制閘極240被暴露出。

參考圖9，藉由利用控制閘極層260作為蝕刻遮罩，於耦合介電層上進行非等向性蝕刻製程，以形成L型結構且包括垂直部分238_1和水平部分238_2的耦合介電層238。藉由適當控制蝕刻配方與蝕刻劑的種類或比例，垂直部分238_1的頂面239_1可為低於控制閘極240的頂部尖端的平面或凹面。此外，耦合介電層238的水平部分238_2的末端部分242從控制閘極240下方延伸出，並部分從控制閘極240暴露出。耦合介電層238的水平部分238_2的末端部分242包括延伸並暴露於控制閘極240之外的非垂直側壁239_2。在形成包括垂直部分238_1和水平部分238_2的耦合介電層238後，位於第一記憶體單元區110和第二記憶體單元區112之間的邊界處的共形導電層254的該部分可被暴露出。

之後，參考圖10，利用控制閘極240和耦合介電層238作為蝕刻遮罩，對共形導電層254進行蝕刻，藉以形成浮置閘極224。浮置閘極224為包括垂直部分224_1和水平部分224_2的L型結構。利用控制閘極240和耦合介電層238作為蝕刻遮罩，即不需要進行額外的光學微影製程來定義浮置閘極224的形狀。浮置閘極224的水平部分224_2包括未被控制閘極240覆蓋的側向尖端226a。另外，在形成浮置閘極224的過程中，部分的控制閘極240可被同時蝕刻，使得控制閘極240的高度可稍微降低。然而，即使控制閘極240的尺寸在蝕刻製程期間被縮減，耦合介電層238的尺寸也不會有明顯縮減，因為耦合介電層238的組成與浮置閘極224的組成不同。在形成浮置閘極224之後，浮置閘極介電層218也可被蝕刻，以暴露出第一記憶體單元區110和第二記憶體單元區112之間邊界處的襯底200。

參考圖11，至少一汲極區244，例如兩個汲極區244，可被形成於選擇閘極204的兩側。兩個汲極區244分別被設置在第一記憶體單元區110和第二記憶體單元區112，這兩個記憶體單元區可以在隨後的製程中通過通孔(via)或接點(contact)彼此電耦合。此外，源極區222可同時被形成於控制閘極240之間的襯底200中。

汲極區244與源極區222的形成方法包括例如進行離子佈植製程。植入的摻質可為n型或p型摻質，根據元件設計而定。源極區222和汲極區244的摻質和摻雜濃度可以相同，亦可不同。

抹除閘極介電層234接著被共形地形成於選擇閘極204、浮置閘極224以及控制閘極240上

之後，抹除閘極與其它部件可被形成，藉以得到與圖1到圖4所示結構相似的非揮發性記憶體元件。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100,210,220,230:非揮發性記憶體元件 102:隔離結構 103:主動區 110:第一記憶體單元區 112:第二記憶體單元區 114:第三記憶體單元區 116:第四記憶體單元區 200:襯底 202:閘極介電層 204:選擇閘極 208:犧牲層 212:介電間隙壁 213:弧形頂面 218:浮置閘極介電層 222:源極區 224:浮置閘極 224_1,238_1:垂直部分 224_2,238_2:水平部分 224_3:角落部分 225_1:頂面 226a:側向尖端 228a:第一頂部尖端 228b:第二頂部尖端 230a:第一側壁 230b:第二側壁 232,250:凸出部 234:抹除閘極介電層 236:抹除閘極 238,258:耦合介電層 239_1:頂面 239_2:非垂直側壁 240:控制閘極 242:末端部分 244:汲極區 246:非垂直表面 254:共形導電層 256a:第一抹除閘極 256b:第二抹除閘極 260:控制閘極層 300:堆疊結構 X:第一方向 Y:第二方向

下列圖式之目的在於使本揭露能更容易地被理解，這些圖式會被併入並構成說明書的一部分。圖式繪示了本揭露的實施例，且連同實施方式的段落以闡述發明之作用原理。 圖1為根據本揭露一些實施例的非揮發性記憶體元件的俯視示意圖。 圖2為根據本揭露一些實施例的非揮發性記憶體元件對應於圖1中的剖線A-A’、剖線B-B’和剖線C-C’的截面示意圖。 圖3為根據本揭露的一些實施例的非揮發性記憶體元件對應於圖1中的剖線A-A’的截面示意圖。 圖4為根據本揭露的另一些實施例的不同非揮發性記憶體元件對應於圖1中的剖線A-A’的截面示意圖。 圖5至圖11為根據本揭露一些實施例製造圖1至圖4的非揮發性記憶體元件的方法中不同製造階段的截面示意圖。

100:非揮發性記憶體元件

110:第一記憶體單元區

112:第二記憶體單元區

200:襯底

202:閘極介電層

204:選擇閘極

212:介電間隙壁

213:弧形頂面

218:浮置閘極介電層

222:源極區

224:浮置閘極

224_1,238_1:垂直部分

224_2,238_2:水平部分

224_3:角落部分

225_1:頂面

226a:側向尖端

228a:第一頂部尖端

232,250:凸出部

234:抹除閘極介電層

236:抹除閘極

238:耦合介電層

239_1:頂面

239_2:非垂直側壁

240:控制閘極

242:末端部分

244:汲極區

246:非垂直表面

Claims (21)

1. 一種非揮發性記憶體元件，包括至少一記憶體單元，其中該至少一記憶體單元包括： 一襯底； 一選擇閘極，設置在該襯底上； 一控制閘極，設置在該襯底上，並與該選擇閘極側向隔開，其中該控制閘極包括一非垂直表面； 一浮置閘極，設置在該襯底上，且包括： 一垂直部分，位於該選擇閘極與該控制閘極之間，其中該垂直部分包括與該控制閘極側向隔開的一第一頂部尖端；以及 一水平部分，位於該襯底與該控制閘極之間，其中該水平部分包括與該控制閘極在側向與垂直方向隔開的一側向尖端；以及 一抹除閘極，覆蓋該控制閘極的該非垂直表面以及該浮置閘極的該水平部分的該側向尖端。
2. 如請求項1所述的非揮發性記憶體元件，其中，該非垂直表面包括一傾斜表面或一弧形表面。
3. 如請求項1所述的非揮發性記憶體元件，其中，該控制閘極的一底面低於該浮置閘極的該垂直部分的一頂面。
4. 如請求項1所述的非揮發性記憶體元件，其中，該浮置閘極的該垂直部分的該第一頂部尖端高於該選擇閘極的一頂面。
5. 如請求項1所述的非揮發性記憶體元件，其中，該浮置閘極進一步包括一角落部分，位於該浮置閘極的一下角，該角落部分與該控制閘極側向隔開。
6. 如請求項1所述的非揮發性記憶體元件，其中，該浮置閘極的該垂直部分進一步包括： 兩個該第一頂部尖端，彼此相對，且沿第一方向配置； 兩個第一側壁，彼此相對，且沿該第一方向配置，其中該等第一側壁分別與該等第一頂部尖端連接；以及 兩個第二側壁，彼此相對，且沿不同於該第一方向的一第二方向配置， 其中該控制閘極沿該第二方向延伸，並覆蓋該浮置閘極的該垂直部分的該兩個第二側壁。
7. 如請求項1所述的非揮發性記憶體元件，其中，該抹除閘極包括一平坦的頂面，且以該選擇閘極的高度為計算基準，該抹除閘極的高度最多比該選擇閘極的高度高20%。
8. 如請求項1所述的非揮發性記憶體元件，其中，該抹除閘極進一步覆蓋該浮置閘極的該垂直部分的一頂面。
9. 如請求項1所述的非揮發性記憶體元件，進一步包括另一抹除閘極，與該抹除閘極側向隔開，並覆蓋該浮置閘極的該垂直部分的一頂面。
10. 如請求項9所述的非揮發性記憶體元件，其中，該抹除閘極被配置為受一第一電壓偏壓，而該另一抹除閘極被配置為受不同於該第一電壓的一第二電壓偏壓。
11. 如請求項1所述的非揮發性記憶體元件，進一步包括一耦合介電層，設置於該控制閘極與該浮置閘極之間，其中該耦合介電層包括： 一垂直部分，設置在該控制閘極與該浮置閘極的該垂直部分之間；以及 一水平部分，設置在該控制閘極與該浮置閘極的該水平部分之間，其中，該耦合介電層的該水平部分的一部分從該控制閘極下方延伸出，並從該控制閘極暴露出。
12. 如請求項11所述的非揮發性記憶體元件，其中，該耦合介電層的該水平部分包括一非垂直表面，從該控制閘極暴露出。
13. 如請求項1所述的非揮發性記憶體元件，進一步包括一介電間隙壁，設置在該選擇閘極與該浮置閘極的該垂直部分之間，其中，該介電間隙壁包括一弧形頂面，其低於該浮置閘極的該垂直部分的一頂面。
14. 如請求項1所述的非揮發性記憶體元件，其中，該至少一記憶體單元包括第一記憶體單元與第二記憶體單元，該第一記憶體單元與該第二記憶體單元都各自包括該選擇閘極、該浮置閘極和該控制閘極，該非揮發性記憶體元件進一步包括該第一記憶體單元與該第二記憶體單元共享的一源極區，該源極區被該抹除閘極覆蓋。
15. 如請求項14所述的非揮發性記憶體元件，其中，該第一記憶體單元與該第二記憶體單元彼此呈現鏡像。
16. 如請求項14所述的非揮發性記憶體元件，其中，該抹除閘極係填入該第一記憶體單元與該第二記憶體單元的該等控制閘極之間的間隙中。
17. 一種製造非揮發性記憶體元件的方法，包括： 提供一襯底； 在該襯底上形成一選擇閘極； 在該襯底上與該選擇閘極上形成一共形導電層； 形成一控制閘極，覆蓋該選擇閘極的一側壁和該共形導電層，其中該控制閘極包括一非垂直表面； 蝕刻從該控制閘極暴露出的該共形導電層，藉以形成一浮置閘極，該浮置閘極包括： 一垂直部分，位於該選擇閘極與該控制閘極之間；以及 一水平部分，位於該襯底與該控制閘極之間，其中該水平部分包括一側向尖端；以及 形成一抹除閘極，覆蓋該控制閘極的該非垂直表面以及該浮置閘極的該水平部分的該側向尖端。
18. 如請求項17所述的製造非揮發性記憶體元件的方法，進一步包括： 在形成該控制閘極前，形成一耦合介電層，覆蓋該共形導電層； 在形成該控制閘極後，蝕刻從該控制閘極暴露出的該耦合介電層，藉此使該共形導電層的一些部分暴露出；以及 蝕刻從該耦合介電層暴露出的該共形導電層的該等部分，藉以形成該浮置閘極。
19. 如請求項18所述的製造非揮發性記憶體元件的方法，其中，在蝕刻該共形導電層時，該耦合介電層包括： 一垂直部分，設置在該控制閘極與該選擇閘極之間；以及 一水平部分，設置在該控制閘極與該襯底之間，其中，該耦合介電層的該水平部分的一部分從該控制閘極下方延伸出，並從該控制閘極暴露出。
20. 如請求項19所述的製造非揮發性記憶體元件的方法，其中，在蝕刻該共形導電層時，該耦合介電層的該水平部分包括一非垂直表面，從該控制閘極暴露出。
21. 如請求項17所述的製造非揮發性記憶體元件的方法，進一步包括：在形成該抹除閘極時同時形成另一抹除閘極，其中，該另一抹除閘極與該選擇閘極側向隔開，並覆蓋該浮置閘極的該垂直部分的一頂面。