TW202249220A - 可組態引線封裝 - Google Patents
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Abstract
本發明揭示一種半導體封裝,其包含:一基底絕緣層(102);一半導體晶粒(106),其附接至該基底絕緣層(102)之一部分;及一第一連續引線(120),其電連接至該半導體晶粒。該第一連續引線(120)包含在該基底絕緣層(102)之一第一表面上之一第一橫向延伸部(116)、在該基底絕緣層(102)之一第二表面上之一第二橫向延伸部(114)及在該第一橫向延伸部(116)與該第二橫向延伸部(114)之間的一連接部分(118)。該連接部分(118)穿透該基底絕緣層(102)。
Description
本發明大體上係關於半導體封裝且更特定言之,係關於一種引線封裝。
使用一金屬、塑膠或陶瓷封裝對半導體器件進行封裝以保護半導體器件免受衝擊、腐蝕及水分。封裝亦提供封裝內部之半導體器件與封裝外部之其他電組件之間的一連接構件。
封裝包含將半導體器件電連接至外部世界之金屬連接。稱為引線之此等連接可經焊接至電路板或其他外部組件。模製在半導體晶粒周圍之封裝(例如,塑膠封裝)另外提供用於將引線固持於適當位置中之一機械構件。
封裝中之半導體晶粒附接至一引線框架之一晶粒附接墊且電連接至引線。一給定封裝受其引線框架組態限制。可期望一可容易組態引線框架設計。線接合一直係一良好的互連程序。然而,歸因於對於大小、品質、可製造性及成本之新興需要,其正在遭遇其限制。需要一替代方法。
一第一態樣提供一種半導體封裝。該半導體封裝包含:一基底絕緣層;一半導體晶粒,其附接至該基底絕緣層之一部分;及一第一連續引線,其電連接至該半導體晶粒。該第一連續引線包含在該基底絕緣層之一第一表面上之一第一橫向延伸部、在該基底絕緣層之一第二表面上之一第二橫向延伸部及在該第一橫向延伸部與該第二橫向延伸部之間的一連接部分。該連接部分穿透該基底絕緣層。
一第二態樣提供一種半導體封裝。該半導體封裝包含:一基底絕緣層;一引線,其包含在該基底絕緣層之一第一表面上之一第一橫向延伸部及在該基底絕緣層之一第二表面上之一第二橫向延伸部及在該第一橫向延伸部與該第二橫向延伸部之間的一連接部分。該連接部分穿透該基底絕緣層。一半導體晶粒附接至該第一橫向延伸部之一部分且電連接至該引線。
一第三態樣提供一種半導體封裝。該半導體封裝包含:一基底絕緣層;一半導體晶粒,其附接至該基底絕緣層之一部分;及一第一引線,其電連接至該半導體晶粒。該第一引線包含在該基底絕緣層之一第一表面上之一第一橫向延伸部、在該基底絕緣層之一第二表面上之一第二橫向延伸部及在該第一橫向延伸部與該第二橫向延伸部之間的一連接部分。該第二橫向延伸部之一端包含一凹槽。
一第四態樣提供一種製造一半導體封裝之方法。插入具有一第一彎曲及一第二彎曲之一導電接腳之第一及第二端穿過一基底絕緣材料且引起一第三彎曲及一第四彎曲形成於該導電接腳中。接著移除該導電接腳在該第一彎曲與該第二彎曲之間之一部分。隨後,將半導體晶粒附接至該基底絕緣材料。
一第五態樣提供一種半導體封裝。該半導體封裝包含具有一第一彎曲及一第二彎曲之一導電接腳。該半導體封裝進一步包含一基底絕緣材料,其中該導電接腳延伸穿過該基底絕緣材料。該第一彎曲在該基底絕緣材料之一第一側上且該第二彎曲在該基底絕緣材料之一第二相對側上。一半導體晶粒電連接至該導電接腳。
在下文之圖式及實施方式中提供其他態樣及實例。
相關申請案之交叉參考
本申請案與2020年12月31日申請之標題為「PRINTED PACKAGE AND METHOD OF MAKING THE SAME」之檔案號碼為TI-92766US01之第一命名發明者為Sreenivasan Kalyani Koduri之同在申請中的臨時申請案有關,該案之全文以引用的方式併入本文中。
工業及高可靠性應用偏好引線封裝。通孔、鷗翼及J形引線係此等常見封裝組態。此等封裝採取諸如塑膠雙列直插封裝(PDIP)、小輪廓積體電路(SOIC)封裝、四方扁平封裝(QFP)、薄收縮小輪廓封裝(TSSOP)、微型小輪廓封裝(MSOP)、小輪廓電晶體(SOT)封裝等之組態,其中其等之各者針對本體大小、接腳計數、接腳間距、引線形狀及引線標準化。易用性及板級可靠性(BLR)使此等封裝適用於需要長壽命及高可靠性之應用。
另一方面,諸如四方扁平無引線(QFP)封裝、晶圓級晶片級封裝(WCSP)及球閘陣列(BGA)封裝的封裝已主導消費者及可攜式電子器件。此等更新一代封裝提供更小本體大小、對於本體大小、接腳計數及接腳間距選項之廣靈活性。另外,此等封裝以具有遠更低週期時間及加工成本之塊模製或晶圓級封裝更製造友好以產生新變動。加工一新歐翼封裝之邊際成本可遠超過$500,000且製造達數月,而一QFN變動將低於$50,000且可在數週內產生。
即使具有全部此等益處,此等無引線封裝仍達不到苛刻及工業要求之可靠性及可用性要求。SOIC封裝提供有1.27 mm之接腳間距及1.75 mm之整體厚度,而TSSOP經標準化至0.65 mm之接腳間距及1.2 mm之最大厚度。兩者通常針對相異接腳計數(諸如8、14、16、20、24等個接腳)經加工。一旦經加工,設備及加工之一良好部分便無法跨接腳/封裝類型共用,此係因為其等係針對一特定封裝製造且在該封裝中鎖定。雖然偶爾需要最佳化引線封裝(諸如1 mm及0.55 mm之接腳間距),但歸因於包含工具改變、限制及成本之製造複雜性,實際上不可能產生此等「奇數大小」解決方案。不幸地,無引線或BGA封裝並非始終符合終端應用需要。
此處揭示用於解決可用引線封裝之限制之一新封裝設計及製造程序。此新封裝設計提供無引線封裝之製造靈活性以及引線封裝之可靠性。不同於可用引線框架或封裝基板,提出在一獨有新方法中客製化建構引線框架。在一高層級下,製造新可組態引線封裝之程序開始於一空白絕緣基板。在此上,將接腳、引線或連續引線插入/裝訂/夾箝在所欲位置處。此等接腳可經靈活組態以產生所欲佔用面積。若空白絕緣基板或空白絕緣層係一可撓性基膜,則可使用一載體以保持其拉伸,或以一捲盤至捲盤組態使用其。藉由將接腳放置於封裝下方,即使對於引線封裝,仍達成引線框架密度之完全授權。歸因於固有可組態性,可容易產生多個封裝大小、接腳計數、接腳間距。可組態引線封裝消除為一特定接腳/封裝類型庫存大量引線框架變動及專屬封裝生產線之需要。
在經釘紮空白絕緣層之頂側上,在模製之前將晶粒附接且線接合至引線。接著可視需要單粒化底側上之接腳,因此自封裝之底側產生J型引線、C型引線或歐翼引線。此設計產生可變接腳大小、間距、封裝大小以及完全利用條帶之塊模製且無接腳之封裝之間的空間損失。使用此程序達成最大可能單元/條帶以及引線封裝結構。
在各種實例中,一基底絕緣層或基底絕緣材料(下文可互換地使用)包含一絕緣層,該絕緣層具有自半導體封裝曝露之為半導體封裝內之半導體晶粒提供機械支撐之一部分。基底絕緣層包含一可撓性層或具有可撓性或在40至50 N/cm之間的一抗拉強度之一半剛性層。基底絕緣層之其他材料性質及特性包含大約2.4 N/cm之180度剝離黏著性、大約37%之斷裂伸長率。應注意,基底絕緣層不包含除一連續引線、一引線或一導電接腳之連接部分之外之任何導體。基底絕緣層之實例包含聚醯亞胺材料、一Kapton捲帶、一纖維布、一纖維板、一玻璃布、一背研磨帶、一塑膠板或一預模製坯料。
在各種實例中,引線、一接腳或一導電接腳之一均勻構造包含經製造為一單一單元而在其等之間無任何接頭之一結構。例如,根據各種實例之引線在第一及第二橫向延伸部與連接部分之間不包含接頭。換言之,引線係在一單一程序中形成且因此形成一單一單元而無在程序中之不同時間形成之材料之任何跡象。在此實例中,影響腐蝕性、氧化、可濕性及黏結性、黏著性之一接腳或一導電接腳之基底材料上方之鍍層或塗層不被視為在程序中之不同時間形成之材料。
在各種實例中,一引線、一連續引線或一導電接腳包含經塑形以具有一第一橫向延伸部、平行於第一橫向延伸部之一第二橫向延伸部及介於第一橫向延伸部與第二橫向延伸部之間的一連接部分之一導電結構。接腳包含反映彎曲一線性結構(一單一單元而在其等之間無任何接頭,從而形成均勻構造)以形成第一及第二橫向延伸部及其等之間的連接部分之特性及形狀。例如,第一及第二橫向延伸部包含在連接部分附近以形成引線、連續引線或導電接腳之一適合形狀之一彎曲。
在各種實例中,引線、一連續引線或一導電接腳之一部分包含可附接至一印刷電路板之半導體封裝之一外部引線。被稱為第二橫向延伸部之此部分包含焊料可濕性及黏著促進之特徵,該等特徵實現至焊料或其他導電黏著劑之附接且附接至一PCB或插入具有接點之一插座中。
在各種實例中,半導體晶粒包含具有形成一功能電路之各種導電層之一半導體基板。半導體晶粒之一頂部金屬層包含接合墊。應注意,在各種實例中,半導體晶粒可用其他電組件(例如,電連接至引線之一導體)替換且在本發明之範疇內。
在各種實例中,待沈積之液體可被稱為油墨且如本文中使用,術語「油墨殘留物」可包含經固化油墨,其可為如在配置中使用之介電質、絕緣材料、導電材料、黏著劑及聚合物。
在各種實例中,當配置之元件旨在位於在無限延伸時將不相交之平面中時,元件被描述為彼此「平行」。然而,如本文中使用之術語平行亦包含大體上平行以指示歸因於製造容限可在方向上稍微偏離之表面,若兩個表面大體上位於間隔開且在無限延伸時將不相交之平面中,當表面經製造而無此等偏差時,則表面亦平行。平行表面在一方向上並排延伸且不相交。
圖1A至圖1H係根據各種實例之可組態引線封裝之截面視圖。
參考圖1A,其係具有一C型引線之一可組態引線封裝之一截面視圖。C型係指引線之形狀,自半導體封裝之一截面視圖觀察,類似於字母C。半導體封裝包含經由一晶粒附接材料104附接至一基底絕緣層102之一半導體晶粒106。
半導體晶粒102包含頂側上之多個接合墊108。一導體附接至各接合墊。在此實例中,導體係一接合線110。接合線110包含具有或不具有鍍層之銅、金、鋁、銀或其他適合導體。線接合使用向下壓力、超音波能量及在一些情況中熱之一組合以進行一焊接或接合。使用一球接合以使用熱超音波接合將接合線110之一個端連接至接合墊108。接合線110之另一端附接至一連續引線120。應注意,在圖1a至圖1h中僅展示兩個連續引線120。如其他實例(圖2G及圖5E等)中展示,在封裝中存在若干連續引線120。
在線接合時,將一導線安置於一自動線接合工具之一接合頭中且藉由該接合頭夾持。接合頭可為任何適合大小及形狀且可由任何適合材料所形成。接合頭包含經組態以接納一適合導線之一導線通道(亦稱為一「毛細管」)。導線通道可具有任何適合輪廓且可以任何適合方式形成於接合頭中。在導線通過之後,藉由使用一瞬時電火花或一小氫火焰熔融接合線110之尖端以形成一接合球而形成一接合球。接著使用一電腦控制裝置(諸如一機器人臂)將接合頭定位於晶粒上方以將接合頭,及因此導線及接合球定位於各接合墊上方。將熱施加至接合球以軟化球。在熱之施加之後,接合頭移動朝向接合墊,藉此將經加熱接合球壓抵於接合墊,從而引起接合球抵靠接合墊至少部分被壓平以在接合線110與接合墊108之間形成一接合。此類型之接合被稱為「熱壓」接合。
在一替代實例中,可將一超音波能量脈衝施加至球。此額外能量足以提供軟化接合球所需之熱,使得其可被壓抵於接合墊108且與接合墊108接合。此類型之接合被稱為「熱超音波」接合。雖然上文論述熱壓及熱超音波接合方法,但可實施用於接合墊108及接合球之任何其他適當方法。
在熱超音波接合中,接合線110之一個端形成至接合墊108之一球接合,且另一端形成一楔形接合。在球接合至焊接點108之後,焊接頭移動朝向連續引線120。在接合線110與連續引線120之一表面接觸時,接合頭使接合線110抵靠連續引線120變形,此產生具有至接合線110之一逐漸過渡之一楔形接合。
代替一線接合,在一個實例中,使用在接合墊108與連續引線120之間電連接之一帶式接合。在另一實例中,導體包含建立接合墊108與連續引線120之間的電連接之一導電跡線。導電跡線(如圖14D中繪示)包含使用任何適合沈積技術(包含印刷)沈積之一導電材料。各種沈積技術包含濺鍍、溶膠-凝膠技術、化學浴沈積、噴霧熱解技術、電鍍技術、無電沈積、化學氣相沈積、濺鍍技術及印刷技術。若經印刷,則導電跡線中之導電材料呈一經固化油墨殘留物之形式。一導電跡線之印刷在2020年12月31日申請之標題為「PRINTED PACKAGE AND METHOD OF MAKING THE SAME」之第一命名發明者為Sreenivasan Kalyani Koduri之同在申請中的臨時申請案中更詳細描述。諸如噴墨印刷、網版印刷、2D或3D印刷、噴霧印刷、氣溶膠噴射印刷、蒸鍍印刷、微型接觸印刷及奈米壓印微影之各種印刷技術在其中描述且可用於產生導電跡線。
連續引線120包含兩個橫向延伸部114及116以及連接兩個橫向延伸部114及116的一連接部分118。一第一橫向延伸部116在基底絕緣層102之一頂表面上並接觸該頂表面,且一第二橫向延伸部114在基底絕緣層102之一底表面上並接觸該底表面。第一橫向延伸部116與第二橫向延伸部114之間的連接部分118穿透基底絕緣層102。在各種實例中,「穿透」包含連接部分118刺穿基底絕緣層102,其具有包含按壓連續引線120以刺穿基底絕緣層102之動作之特性。隨後,連續引線在其端附近彎曲以形成一所欲形狀。
第一及第二橫向延伸部116、114包含連接部分118附近之一彎曲。彎曲反映自連續引線120之一線性形狀產生第一及第二橫向延伸部116、114及連接部分118之一動作。在圖1A至圖1W之各種實例中,彎曲包含自法向於沿著基底絕緣層102之一表面之一平面之一線成20與60度之間的一角度。在圖1A中展示覆蓋基底絕緣層102、半導體晶粒106及連續引線120之部分的一囊封材料112。囊封材料112包含具有可使用3D印刷、切割道施配、網版印刷、噴塗、旋塗、浸漬、填塞、A-B多部分鑄造(其使用一環氧樹脂及一硬化劑)、上釉、滾輪式印刷、刷塗、鑄造、灌封及填充施覆之適合化學物及性質之諸如環氧樹脂、絕緣膜及噴霧絕緣塗層之一模製化合物之一者。如圖4A中展示之一完整引線框架條可一次塊模製且接著經固化。替代地,可模製引線框架條之一大部分。
圖1B至圖1D繪示圖1A之封裝之各種剖視圖。圖1B繪示沿著線A-A’自頂部看之剖視圖,其展示第一橫向延伸部116之形狀。圖1B繪示第一橫向延伸部116之頂表面,其中接合線110經由一球焊接122連接至表面。接近半導體晶粒106的第一橫向延伸部116之一個端包含自俯視圖大約成直角之邊緣。第一橫向延伸部116之另一端自俯視圖大於成直角,然而,其之一截面厚度歸因於如圖1A中之截面視圖中展示之彎曲而變動。
圖1C繪示沿著線B-B’自側面看之剖視圖,其展示第一橫向延伸部116及第二橫向延伸部114之形狀。在此視圖中僅第一及第二橫向延伸部116、114之邊緣可見。連接部分118不可見,此係因為其穿透基底絕緣層102。在圖1C中展示覆蓋基底絕緣層102、半導體晶粒106及連續引線120之部分的一囊封材料112。囊封材料112包含諸如環氧樹脂、絕緣膜及噴霧絕緣塗層之一模製化合物、囊封積層及囊封液體之一者。
連續引線120之材料包含但不限於鐵、鎳、鈷、銅、銅合金、鋁、鋁合金或鐵鎳合金或此等金屬之兩者或更多者之一合金。在一個實例中,連續引線120包含一基底材料,該基底材料塗佈有影響其氧化之一導電材料。基底材料之實例包含銅或鈷、銅、銅合金、鋁、鋁合金或鐵鎳合金。影響基底材料之氧化之導電材料之實例包含鎳、鈀、銀或此等金屬之一合金之鍍層。例如,鍍層包含NiPdAu、NiPd、NiPdAgAu、Ag斑點、Cu、NiSn或Sn及/或無電電鍍材料(包含浸金、無電鎳無電鈀浸金(ENEPIG)等)。視情況,連續引線120之材料可為無後電鍍之CuNi、CuCr、CuNiMn合金。可另外粗糙化鍍層之飾面以增加連續引線120與附接至其之任何組件之間的黏著性。可採用電解沈積或其他適合技術以在基底材料上產生鍍層。除防止基底材料之氧化之外,當如圖1A中之封裝附接至一印刷電路板(PCB)時,此等塗層亦增加焊接程序期間之可濕性。
圖1D繪示沿著圖1A之線C-C’之自側面看之剖視圖,其展示在第一橫向延伸部116與第二橫向延伸部114之間的連接部分118。基底絕緣材料102及囊封材料112自此視圖可見。可看見自第一橫向延伸部116延伸之接合線110之一部分。
現參考圖1E,繪示一可組態引線封裝之一截面視圖,其具有相較於圖1A中之C型引線倒轉之一C型引線。在此實例中,C型引線之邊緣背離半導體晶粒106。類似組件使用與圖1A中類似之元件符號提及,且不重複。
圖1F繪示沿著圖1E之線D-D’之自側面看之剖視圖,其展示在第一橫向延伸部116與第二橫向延伸部114之間的連接部分118。基底絕緣材料102及囊封材料112自此視圖可見。圖1G繪示沿著圖1E之線E-E’之自側面看之剖視圖,其展示在第一橫向延伸部116與第二橫向延伸部114之間的連接部分118。基底絕緣材料102在第一橫向延伸部116與第二橫向延伸部114之間可見,從而指示連接部分118 (自此視圖不可見)穿透基底絕緣材料102。囊封材料112及接合線110之自第一橫向延伸部116延伸之一部分自此視圖可見。
現參考圖1H,繪示具有一J型引線之一可組態引線封裝之一截面視圖。連接部分118及第二橫向延伸部114一起形成一J形狀,因此被稱為J型引線。應注意,第一橫向延伸部116包含鄰近並接觸基底絕緣材料102之一彎曲。彎曲之角度在基底絕緣材料102之底表面與第二橫向延伸部114之間產生一間隙或一空間。可見第一橫向延伸部116接觸基底絕緣材料102之頂表面。J型引線更具彈性,此係因為一旦封裝附接至PCB,其等便容許更大減震能力。此減少可引起產品之可靠性問題之PCB與封裝之間的熱失配之問題。提供抵抗熱膨脹問題之保護之J型引線之機械可撓性係由於其形狀所致。此外,當連接至PCB時,第二橫向延伸部114為待附接焊料提供更大表面積。此特徵增加整體封裝之電連接可靠性。圖1H中繪示之其他組件(諸如接合線110、半導體晶粒106)使用與圖1A中類似之元件符號提及。該等組件之性質、連接及功能與圖1A中相同且不重複。
圖1I繪示沿著圖1H之線F-F’之自側面看之剖視圖,其展示第一橫向延伸部116與第二橫向延伸部114之間的基底絕緣層102。自此視圖觀察,第二橫向延伸部114包含J型引線之邊緣或遠端及產生基底絕緣層102與第二橫向延伸部114之間的間隙空間之第二橫向延伸部114內之彎曲。接合線110及囊封材料112自此視圖可見。
現參考圖1J,繪示一可組態引線封裝之一截面視圖,其具有相較於圖1H中之J型引線倒轉之一J型引線。在此實例中,J型引線之邊緣背離半導體晶粒106。
圖1K繪示一可組態引線封裝之一截面視圖,其中一J型引線具有在囊封材料112外部之互連部分。在此實例中,第二橫向延伸部114接觸基底絕緣層102之底側。在截面視圖中觀察,連接部分118接觸基底絕緣層102之一側使得連接部分118自封裝之側突出。在此實例中,互連部分118不穿透基底絕緣層102。代替性地,互連部分118及因此連續引線120自三個側夾箝至基底絕緣層102。在需要一完全自動視覺檢測(AVI)後組裝之應用中或在封裝附接至PCB之後(例如在汽車行業應用中),此封裝提供可潤濕側翼能力。開發可潤濕側翼程序以解決汽車及商業組件製造商之無引線封裝之側引線潤濕之問題。來自錯誤組裝失效之良率問題以及不良焊接接頭影響封裝及其操作之可靠性。確保可靠性之一個方式係檢測引線與PCB之間的焊接接頭。在連接部分118自封裝之側突出之情況下,此類型之突出C型引線實現增加PCB上之封裝之可靠性之自動視覺檢測。
圖1L繪示一可組態引線封裝之一截面視圖,其中一J型引線具有在囊封材料112外部之互連部分118,且第二橫向延伸部114在基底絕緣層102之底部與第二橫向延伸部114之間產生一空間。如在圖1H之封裝中,一旦封裝附接至PCB,此封裝便容許經改良減震能力。
圖1A至圖1L中繪示之可組態引線封裝將引線之邊緣繪示為筆直的,或換言之,相對於第一或第二橫向延伸部116、114之表面成一90度角。邊緣係指第一及第二橫向延伸部116、114之遠端。應注意,邊緣之任何其他形狀或角度在本發明之範疇內。例如,邊緣之表面可相對於第一或第二橫向延伸部116、114之表面成在10至170度之間的一角度。邊緣之角度之任何組合亦在本發明之範疇內,其中第一橫向延伸部116之邊緣可不同於第二橫向延伸部之邊緣。邊緣之角度或形狀反映在自一捲導線切割個別引線時涉及之一釘紮或切割機制。
在圖1M中繪示不同角度或形狀之一個此類實例,其中第一橫向延伸部116之邊緣相對於沿著第一橫向延伸部116之一底表面之一平面成一銳角。然而,第二橫向延伸部114之邊緣成一90度角。在圖1N中繪示之實例中,兩個邊緣相對於第一及第二橫向延伸部116、114之底表面成銳角。在圖1O之實例中,第一橫向延伸部116之邊緣相對於沿著第一橫向延伸部116之一底表面之一平面成一鈍角且第二橫向延伸部114之邊緣相對於其底表面成一90度角。在圖1P中繪示之實例中,兩個邊緣相對於第一及第二橫向延伸部116、114之底表面成鈍角。
在圖1Q之實例中,第一及第二橫向延伸部116、114之各邊緣包含兩個表面。一個表面鄰近第一及第二橫向延伸部116、114之各者之頂表面且另一表面鄰近底表面。兩個表面之各者以大約45度之一角度連接。使用此實例產生之尖銳邊緣有助於在基底絕緣層102切穿時對其產生最少損害。在基底絕緣層102中產生之毛邊可有助於防止模具或其他材料洩漏。邊緣之形狀係在自一捲導線分離個別引線時執行之一擠壓動作之結果,此隨後在此詳細描述中解釋。
圖1R繪示實現完全自動視覺檢測後組裝或在封裝附接至PCB之後之封裝中之一可潤濕側翼之另一實例。連續引線120之第二橫向延伸部114之邊緣包含一凹槽或一溝槽122。(在截面視圖中觀察)在溝槽122上方之各第二橫向延伸部114之一部分與囊封材料112齊平。可在封裝程序期間藉由雷射或鋸切而形成溝槽。
圖1S繪示一可組態引線封裝之一截面視圖,其中第一及第二橫向延伸部116、114之各者中之彎曲相對於沿著第一及第二橫向延伸部116、114之表面之一平面成大約90度。自一截面視圖觀察,連續引線120類似於具有尖銳邊緣之一C型引線。在所展示實例中,連續引線120定位於囊封材料112之邊緣之內側。在另一實例中,連續引線120經定位使得連接部分118 (C型引線之中間部分)之一表面自封裝之側曝露。由於連接部分118被曝露,第一及第二橫向延伸部116、114之各者中之彎曲與囊封材料112之側表面齊平。
雖然在上文之描述中僅論述一個半導體晶粒,但一般技術者將瞭解,可在一單一封裝中封裝一或多個半導體晶粒。在圖1U中繪示多個半導體晶粒106之一個實例。在此實例中繪示兩個半導體晶粒106。然而,任何數目個半導體晶粒106可附接至基底絕緣層102。在此實例中,半導體晶粒106使用一接合線110電連接至彼此。此外,半導體晶粒106之各者使用接合線110電連接至至少一個連續引線120。代替多個半導體晶粒106,任何其他電組件或器件(包含主動及被動器件)可附接至基底絕緣層102。在另一實例中,除電連接至至少一個連續引線120之外,一或多個半導體晶粒106及一被動器件亦附接至基底絕緣層102及經電互連。被動器件包含一電阻器、一電容器、一電感器或一變壓器。在另一實例中,除電連接至至少一個連續引線120之外,一或多個半導體晶粒106及經堆疊被動器件亦附接至基底絕緣層102且經電互連。
在另一實例中,除電連接至至少一個連續引線120之外,包含一經印刷感測器之一或多個半導體晶粒106亦附接至基底絕緣層102且經電互連。在另一實例中,除電連接至至少一個連續引線120之外,一或多個半導體晶粒106及一經印刷感測器亦附接至基底絕緣層102且經電互連。在另一實例中,一或多個半導體晶粒106及熱增強組件(包含散熱器)附接至基底絕緣層102。
圖1V繪示包含配置為一多晶片模組(MCM)之多個半導體晶粒106之一可組態引線封裝之一截面視圖。此處,一個半導體晶粒106藉由將一者堆疊於另一者之頂部上而附接至另一半導體晶粒。使用一適合晶粒附接材料以將一個晶粒106附接且堆疊於另一個之頂部上。頂部半導體晶粒106使用接合線110電連接至底部半導體晶粒106。底部半導體晶粒106使用接合線110電連接至至少一個連續引線120。在另一實例中,使用電連接至底部半導體晶粒106之一被動器件替換頂部半導體晶粒。
圖1W繪示包含形成一體聲波(BAW)封裝之多個半導體晶粒106之一可組態引線封裝之一截面視圖。BAW技術係行動產品以及先進雷達、通信系統及感測器應用之先進濾波解決方案之一重要分量。可藉由將封裝內之一感測器晶粒與入射於封裝之外表面上之機械應力、震動及/或振動隔離而達成感測效能。實例包含將一BAW晶粒126與外部機械應力(諸如震動及振動)結構上隔離之一應力吸收材料124。應力吸收材料124用作一圓頂以囊封晶粒106之頂側之一部分以及BAW晶粒126之頂部及側部分及將BAW晶粒126電連接至晶粒106之相關線接合。應力吸收材料124包含矽。
應注意,在圖1A至圖1W之實例中,僅展示一個基底絕緣層102。在其他實例中,多個基底絕緣層使用連續引線120之連接部分附接至彼此。在又其他實例中,一厚基底絕緣層使用增加自封裝之熱耗散之連續引線120之連接部分附接至彼此。亦應注意,相較於一習知引線框架條,上文描述之半導體封裝不涉及透過壩桿或繫桿之單粒化,此增加用於單粒化之鋸切刀片之壽命且節約封裝程序之時間。應進一步注意,在上文之實例中,自各封裝之截面視圖觀察,第一橫向延伸部116及第二橫向延伸部114實質上彼此平行。第一橫向延伸部116及第二橫向延伸部114可歸因於製造容限而稍微偏離(例如,+/- 20度)且在本發明之範疇內。
可組態引線封裝之前述實例消除耗費大量加工成本(~100k用於沖壓)、長週期時間、庫存成本及高每單元製造成本之預製客製化引線框架。隨著大金屬(基於引線框架之)晶粒墊之消除,一低模量晶粒附接具有提供更佳水分敏感等級可靠性之潛力。可以對拼接/裝訂機器之軟體程式之小改變修改接腳及封裝設計。除需要鎖定至一標準本體大小之外,相較於傳統封裝,亦消除接腳計數或佈局。代替性地,一人可容易試驗且最佳化至個別產品之最佳需要。藉由僅實現Z軸上之引線延伸,可達成X-Y軸上之100%引線框架利用率而無引線之任何浪費。此實現每條帶之遠更大數目個單元,其繼而以更少材料浪費實體上及環境上改良需要更小佔用面積之工廠之生產力。此亦提供整體成本降低。隨著摩爾定律之連續晶粒收縮,可針對各器件快速調整且最佳化封裝大小。產生J、C、S及通孔類型之接腳組態之靈活性有助於解決個別終端設備需要。藉由使接腳在封裝下方而增加PCB利用率。此可實現PCB及系統級下之更高功能密度及更低成本。曲線形狀之接腳提供經增加模具鎖定且可降低接腳級分層之風險。簡言之,CLP封裝同時提供引線及無引線封裝之最佳特徵。
圖2A至圖2H繪示根據各種實例之可組態引線封裝中之一基底絕緣層及一連續引線之附接之各種視圖。可組態引線封裝之構造程序開始於一基底絕緣層102 (諸如圖2A中繪示之基底絕緣層102)。基底絕緣層102之材料包含聚醯亞胺、一Kapton捲帶、一纖維布帶、一纖維板、一玻璃布、一背研磨帶、一塑膠板及一預模製坯料之一者。Kapton捲帶係由均苯四甲酸二酐及4,4'-氧二苯胺之縮合產生之聚醯亞胺膜。Kapton在自凱氏0.5至5度之溫度下之導熱率針對此等低溫相當高,K= 4.638×10−3 T0.5678 W·m−1·K−1。此與其良好介電品質及其作為薄片之可用性及在低熱梯度下之電絕緣一起使其適用於一半導體封裝中。一纖維布帶包含織物。一玻璃布或玻璃布帶包含塗佈有一保形玻璃布背襯之一橡膠樹脂黏著帶。一背研磨帶包含一基底材料及一黏著劑層(其在用於半導體封裝應用中時亦用作一絕緣體)。一預模製坯料包含在用於半導體封裝應用中之前被模製成一片材且經固化之一模製化合物或環氧樹脂之一部分。
圖2A繪示基底絕緣層102之一透視圖。基底絕緣層102係用作引線框架之可撓性、半可撓性或剛性載體基板。自一基底絕緣層102開始程序之一個優點係引線框架及引線之佈局可基於一所需封裝之需要及尺寸經組態。基底絕緣層之一厚度在0.020 mm至0.080 mm之間。在一個實例中,厚度係0.050 mm。厚度可歸因於製造容限而在基底絕緣層102之一單一單元內在+/- 20%之間變動且此等變動在本發明之範疇內。圖2A僅繪示基底絕緣層102之一個單元。在其他實例中,基底絕緣層102包含具有多個單元之一大面板或一起作為一片材之大量單元。
在另一實例中,如圖2B中繪示,基底絕緣層102呈具有不同大小之一捲,其可經展開以使其平坦且隨後開始組裝程序。基底絕緣層102之一熱膨脹係數(CTE)接近囊封材料112之CTE以減少在囊封封裝之後之任何應力。相對膨脹或應力除以溫度改變被稱為材料之線型熱膨脹係數且通常隨著溫度變動。若接觸之兩個材料之CTE接近彼此,則其等相對一起膨脹,從而減少封裝之彼區域中之機械應力。在一個實例中,基底絕緣層102足夠軟以刺穿其,但足夠強以在預期力下不破裂或撕裂使得將連續引線裝訂、釘紮或插入基底絕緣層102中可行。圖2C及圖2D自側面且自頂部繪示基底絕緣層102之各種透視圖。在另一實例中,基底絕緣層102可在形成封裝之後(在模製或囊封之後)經移除,從而使其成為在組裝程序期間暫時之一犧牲層。
圖2E繪示在一導電接腳120被插入基底絕緣層102中且由於一裝訂動作而鎖定之後之一透視圖。導電引線120由一導電材料之一導線302形成,如圖3A中展示。導線302及因此導電引線120包含具有大約0.010與0.050 mm之間的一直徑之一圓形截面形狀。接著將導線302切割成一特定長度以製造個別單元304,如圖3B中繪示。隨後產生一第一彎曲306及一第二彎曲308,從而製造類似於一裝訂接腳之各個別單元304之一形狀。使用包含光蝕刻、化學蝕刻或雷射蝕刻之技術對個別單元304之各者之一些部分進行半蝕刻。在一個實例中,在策略性位置處以一重複圖案對導線302進行半蝕刻,使得當產生個別單元304時,個別單元或導電接腳304之各者包含在指定位置處之相同數目個經半蝕刻部分。在另一實例中,在產生個別單元304之後執行蝕刻,如圖3D中繪示。在圖3D中,半蝕刻在彎曲306、308處或附近。
返回參考圖2E,導電接腳304之兩個端穿過一基底絕緣材料102經插入。隨後,在導電接腳304中在端附近形成另兩個彎曲202、204。在形成彎曲202、204之後,彎曲306及308在基底絕緣材料102之一個側上且彎曲202、204在基底絕緣材料102之相對側上。換言之,在插入導電接腳304之後,彎曲202、204產生一鎖定機構(裝訂)以供導電接腳304附接至基底絕緣層102。在附接導電接腳304之後,移除第一與第二彎曲306、308之間之一部分206以在此階段或在形成封裝之後(後模製)將導電接腳304分離成兩個單獨連續引線120。圖2F展示其中插入導電接腳304且部分206未移除的基底絕緣層102之一底側。圖2G繪示其中插入多個導電接腳304之空白絕緣層102之一透視側視圖。導電接腳304之各者之兩個端之間的區域係半導體晶粒106附接至其之晶粒附接區域。圖2H繪示其中插入多個導電接腳304且第一與第二彎曲306、308之間之部分206未移除的基底絕緣層102之一底側。圖2I繪示基底絕緣層102之一截面側視圖,其展示經插入之多個導電接腳304,其中各導電接腳304展示一個可組態引線封裝之一佔用面積。在所展示實例中,可在組裝程序完成之後形成五個可組態引線封裝。
取代由一導線302形成導電接腳304,導電接腳304可以其中形成彎曲306、308之機械連接至彼此之多個導電接腳304預成形,如圖3E中繪示。多個導電接腳304之間的機械連接呈連接至各接腳304的一橋或一極310之形式。極310在第一與第二彎曲306、308之間之部分206下方之一平面中。不同地解釋,在此實例中,多個導電接腳304類似於一裝訂接腳組。圖3E至圖3H繪示裝訂接腳組之各種透視圖。在一個實例中,製造導電接腳304開始於約125微米厚之一銅片。替代地,可使用一CuNi合金片。CuNi6給出高耐腐蝕性但仍可焊接且可加工之組合。接著,使片材之邊緣漸縮以形成尖銳隅角以幫助撕裂基底絕緣層102且為互連跡線提供斜坡。接著,在特定預設距離處對片材進行雷射切割、導線放電加工或化學蝕刻以形成個別導線。極310被留在中間以將接腳固持在一起,其中極310用作接腳之間的一橋。切割規格包含200微米厚之線及20微米之線之間的間距。極310係20微米厚。在此實例中,極310在與接腳304相同之平面中,此係因為極310係被留在片材之中間未蝕刻。接著在接腳304中將彎曲形成為類似於一裝訂機接腳之一形狀。接腳在彎曲之後被鍍有2微米厚之鎳且接著為1微米厚之鈀。
圖4A繪示其中導電接腳304之一矩陣經插入且形成為一引線框架或一面板之一基底絕緣層102。具體言之,圖4A繪示一16*8矩陣,其中各個別單元404形成一個可組態引線封裝組裝後程序。取決於要求,可形成更大或更小數目個個別單元404。在此實例中,各個別單元404包含4個導電接腳304。又,取決於要求,可在各個別單元404中形成更大或更小數目個導電接腳304。在圖4A中展示引線框架之一仰視圖。
圖4B繪示具有個別單元404之一12*4矩陣之一引線框架406。另外,引線框架包含附接至基底絕緣層102以改良基底絕緣層102之處置之加強接腳408、410及412。加強接腳408附接至矩形引線框架406之相對長度側。加強接腳410附接至矩形引線框架406之相對寬度側。另外,一加強接腳410大約附接在引線框架406之中間沿矩形引線框架406之長度方向延伸。加強接腳408、410及412具有與導電接腳304相同或大於導電接腳304之厚度。在圖4B中展示之實例中,加強接腳408、410及412在厚度上大於導電接腳304。在一個實例中,加強接腳410由與導電接腳304相同之材料製成。在另一實例中,加強接腳410由可用作具有適合性質之補強板之任何適合金屬製成。
圖5A至圖5H繪示製造如圖1A中之可組態引線封裝之程序。圖5A繪示其中附接導電接腳304且晶粒附接材料104放置於基底絕緣層102之中心區域上之基底絕緣層102。晶粒附接材料104係在附接半導體晶粒106之前放置於基底絕緣層上之一彎曲黏著劑。晶粒附接材料104提供半導體晶粒106與基底絕緣層102之間的機械支撐。晶粒附接材料104對於器件之熱效能及針對一些應用電效能係關鍵的。晶粒附接設備經組態以同時處置進入晶圓及基底絕緣層102。一影像辨識系統識別待自晶圓背襯/安裝帶移除之個別半導體晶粒106,同時晶粒附接材料以受控量被施配至基底絕緣層102上。
在一個實例中,晶粒附接材料104包含一導熱及電絕緣材料。在另一實例中,晶粒附接材料104包含引線鎖以減少封裝內之組件之間(例如,基底絕緣層102與晶粒附接材料104之間、晶粒附接材料104與半導體晶粒106之間、或晶粒附接材料104與引線102之間)之分層。
在晶粒附接程序期間施配之材料之覆蓋範圍對於封裝之可靠性及效能係關鍵的。不期望空隙之存在及厚度之變動。晶粒附接材料之過量或不足覆蓋範圍使器件易受可靠性失效之影響。晶粒附接之黏著強度尤其在溫度週期偏移期間因空隙之存在而弱化,且可影響晶粒附接材料自器件散熱之能力。晶粒附接材料104在施配之後之一厚度係約1至2密爾。
晶粒附接技術包含一黏著劑接合、共晶接合、焊料附接或一覆晶附接。在黏著劑接合中,黏著劑(諸如環氧樹脂及聚醯亞胺)用於形成半導體晶粒106與基底絕緣層102之間的一接合。在共晶接合中,一金屬合金用作用於形成一接合之一中間層。當呈熔融狀態之金屬合金與半導體晶粒106及基底絕緣層102形成原子接觸時形成一共晶接合。焊料附接使用焊料或焊膏以將半導體晶粒106附接至基底絕緣層102。在覆晶附接中,藉由將半導體晶粒106面朝下倒轉且建立至連續引線120之電連接而直接建立半導體晶粒106與基底絕緣層之間的電連接,如圖11a至圖11d及圖12a至圖12d中展示。圖5B繪示其中晶粒附接材料104附接至基底絕緣層102之器件之一截面側視圖。
一非刺穿插入式針輔助分離一個別半導體晶粒106以由晶粒附接機器之拾取頭上之夾頭拾取。隨後,半導體晶粒106在基底絕緣層102上在適當定向及位置中對準,如圖5C中繪示。圖5D繪示其中半導體晶粒106經由晶粒附接材料104附接至基底絕緣層102之器件之一截面視圖。
圖5E繪示其中半導體晶粒106使用接合線110電連接至導電接腳304之器件。高速線接合設備用於線接合,如先前解釋。線接合設備由用於將圖5C之器件饋送至一工作區域中的一處置系統組成。影像辨識系統確保半導體晶粒106經定向以匹配一特定器件之接合圖式。以一次一個導線之方式接合導線。針對各互連,形成兩個線接合,一個在晶粒處且另一個在導電接腳304處。第一接合涉及使用一放電結球(EFO)程序形成一球。在數毫秒內在接合力及超音波能量下將球放置成在晶粒上之接合墊開口內直接接觸且在接合墊金屬處形成一球接合。接合產生在接合墊108上建立連接之一金屬間層。接著提升接合線110以形成一環圈且接著將其放置成與導電接腳304之所欲接合區域接觸以形成一楔形接合。接合溫度、超音波能量以及接合力及時間係經控制以形成一可靠接合及因此電連接的關鍵程序參數。用於一特定能力之接合線迴圈之形狀由驅動接合頭之運動的軟體控制。導線之機械性質及直徑係影響接合程序及良率之導線屬性。圖5F繪示圖5D之器件之一截面側視圖,其中接合線110將半導體晶粒106電連接至導電接腳304。取決於封裝之設計要求,多個接合線110可連接至一單一接合墊108,或一單一導電接腳304/連續引線120。
圖5G繪示包含如圖5F中展示之器件之五者之一模製條帶505。囊封材料(諸如模製化合物)機械且環境上保護器件免於外部環境。使用轉移模製以囊封大多數塑膠封裝。模製化合物由含有無機填料、催化劑、阻燃劑、應力調節劑、黏著促進劑及其他添加劑之環氧樹脂配製。熔融矽石(最常用填料)賦予所欲熱膨脹係數、彈性模量及斷裂韌性性質。大多數樹脂系統係基於環氧甲酚甲醛樹脂(ECN)化學物,儘管已開發先進樹脂系統以滿足與水分敏感性及高溫操作相關聯之苛刻要求。填料形狀影響填料之裝載位準。
使用轉移模製以囊封基於引線框架之封裝。此程序涉及在一模壓機中液化及轉移造粒模製化合物。液體囊封劑用於其中導線間距緊密之處且用於填充腔封裝。液體囊封劑係使用環氧樹脂、熔融矽石填料及其他添加劑配製。此等囊封劑材料呈液體形式時,具有低黏性且可填充有高位準之矽石以賦予所欲機械性質。自一針筒施配液體囊封劑。取決於器件組態,可沈積一壩樹脂作為第一步驟。壩樹脂界定器件周圍之囊封區域。使用覆蓋器件及導線之囊封劑填充腔或經界定區域。最後,使用一固化程序。液體囊封劑之較低黏性大大降低導線掃掠之概率。
液化導致容易流動至模製腔中且完全囊封器件之一低黏性材料。在至模製腔中之轉移程序之後不久,固化反應開始且模製化合物之黏性增加,直至樹脂系統硬化。一進一步固化週期在模具外部於一烘箱中發生以確保模製化合物完全固化。程序參數經最佳化以確保模製腔中之完全填充及模製化合物中之空隙之消除。
在模製工具中,澆道及澆口經設計使得模製化合物完全流動至模製腔中而不形成空隙。取決於導線間距,模製程序經進一步最佳化以防止可導致封裝內部之電短路之導線掃掠。經控制之程序參數係轉移速率、溫度及壓力。最終固化週期(溫度及時間)判定最終性質及因此經模製封裝之可靠性。去廢料程序自模製移除可累積在引線框架上之過量模製化合物。介質去膠轟擊使用小玻璃顆粒轟擊封裝表面以準備用於電鍍之引線框架及用於標記之模製化合物。
在一個實例中,由於不存在無效空間(歸因於引線在此階段自器件之X-Y軸突出之基底絕緣層/引線框架中器件之間的未利用空間)。因此,實現在模製工具之一單一腔中模製多個器件而無需昂貴的工具修改。使用塊模製,可達成高條帶利用率(每條帶單元)、設備及工具重用(針對不同封裝大小)、經降低週期時間及低成本。由於不存在連續引線120。圖6A繪示具有若干器件之經塊模製條帶505之另一視圖。圖6B繪示器件之一者之一放大透視圖。圖6C繪示圖6B之器件之一側視圖。在此階段未自器件移除第一與第二彎曲306、308之間之部分206。
代替環氧樹脂模製化合物,在一個實例中,使用囊封器件之一絕緣蓋或一片材。在另一實例中,使用一基於噴霧之模製技術,其中使用一噴霧器以將絕緣體噴霧至圖5F之器件上。噴霧器在彼此之頂部上噴霧囊封材料之各種塗層之單一或多個遍次在本發明之範疇內。應注意,目前為止在此描述中繪示之實例中,囊封材料未覆蓋空白絕緣層102之一底側表面。換言之,空白絕緣層102自封裝曝露。在一替代實例中,囊封材料甚至覆蓋空白絕緣層102之底側表面。在另一實例中,可在模製之後移除空白絕緣層102,從而自封裝之全部側曝露囊封材料112。
在模製之後,在一修整及成形程序中移除第一與第二彎曲306、308之間之部分206以將導電接腳304分離成單獨連續引線120。圖5G繪示在移除部分206之後之模製條帶505。圖6D繪示在移除部分206之後之模製條帶505之一底部透視圖。導電接腳304包含經策略性放置、半蝕刻或精壓槽,其中其等使用機械鋸切、雷射、水噴射或藉由一化學蝕刻切割。在此階段,由於各個別器件510仍被固持在一起,故可在一單一步驟中執行全部個別器件510之一並行電測試。在封裝程序中,使用可同時測試多個器件之一測試器之探針測試實現並行測試且改良效率並節約測試時間。視需要,可在電測試之前或之後針對水分敏感性等級(MSL) (JEDEC Std-02)烘烤模製條帶505。
接著自模製條帶505單粒化個別封裝510,如圖5H中繪示。將模製條帶505內之個別器件510切開或單粒化以生產個別封裝510。經由一鋸切程序完成此單粒化。在一機械鋸切程序中,一鋸切刀片(或切割刀片)沿著鋸切道515前進,該等鋸切道515以規定圖案在模製條帶505中之個別器件510之間延伸。單粒化將個別器件510彼此分離。在根據大多數實例之可組態引線封裝之情況中,鋸切刀片不需要行進穿過引線102之任何金屬,此係因為在鋸切道中不存在金屬。代替性地,僅囊封材料112存在於鋸切道515中。相較於其中引線及因此金屬存在於鋸切道中之引線框架條,此改良鋸切刀片之效率及壽命。在另一實例中,代替一鋸切刀片,使用一適當波長下之一雷射以將模製條帶505分離成封裝510。
針對引線共面性檢測個別封裝510且將其等放置於托盤或管中。引線成形程序對於達成表面安裝程序所需之共面引線係關鍵的。引線102之部分可延伸至非常接近封裝邊緣或甚至封裝邊緣外部(藉由交錯)以實現在將一封裝表面安裝於一PCB上之後對引線及焊接接頭之視覺檢測。圖6E繪示(在移除部分206之後)一個別封裝之一仰視圖透視圖。圖6F繪示圖6E之器件之一側視圖。各封裝510經標記以將公司及產品識別放置於一經封裝器件上。標記容許產品區分。使用油墨或雷射封裝以標記封裝。雷射標記提供更高處理能力及更佳解析度。
圖7A至圖7G以一實例繪示在製造具有一J型引線之一可組態引線封裝時涉及之各個程序步驟。圖7A至圖7G中之晶粒附接、線接合、模製及單粒化之程序類似於圖5A至圖5F之程序且為了簡潔起見未重複。程序開始於呈一片材形式之一空白絕緣層102。此實例展示如圖7G中繪示之經設計用於製造三個個別封裝715之空白絕緣層102。接著將三個導電接腳304插入空白絕緣層102中之指定位置處,如圖7B中之截面側視圖中繪示。在插入基底絕緣層102中之後,各導電接腳304包含第一及第二彎曲306、308及介於彎曲306、308之間之一部分。各導電接腳亦包含接近彎曲306、308之兩個經半蝕刻部分705。經半蝕刻部分705在部分206之兩個端上,如自圖7B之截面側視圖可見。圖7C繪示在半導體晶粒106使用晶粒附接材料104附接至基底絕緣層102且使用接合線110電連接至導電接腳304之後器件之截面側視圖。線接合程序將接合線附接於半導體晶粒106與各導電接腳之間。圖7D繪示圖7D之器件之一模製版本。在圖7E中,移除介於彎曲306、308之間之部分206。在圖7F中,沿著鋸切道710單粒化圖7E之器件以分離個別封裝715,在圖7G中繪示一個個別封裝715。
圖8A至圖8D繪示在類似於圖1R之封裝的封裝中製造一可潤濕側翼時涉及之各個程序步驟。圖8A至圖8D中之晶粒附接、線接合、模製及單粒化之程序類似於圖5A至圖5F之程序且為了簡潔起見未重複。程序開始於呈一片材形式之一空白絕緣層102。此實例展示經設計用於製造如圖8D中繪示之四個個別封裝825之空白絕緣層102。接著將四個導電接腳304插入空白絕緣層102中之指定位置處,如圖8B中之截面側視圖中繪示。不同於圖7B之導線接腳304,此等導電接腳在大小上更小。另一差異係各導電接腳304形成兩個鄰近個別封裝之鄰近引線102。各導電接腳304在被插入時包含在基底絕緣層102之一第一表面上之兩個第一橫向延伸部805及在基底絕緣層102之與第一橫向延伸部相對之一第二表面上之兩個第二橫向延伸部810。一連接部分連接彼此鄰近之第一橫向延伸部之各者且連接彼此鄰近之第二橫向延伸部之各者。連接部分穿透基底絕緣層102。介於第二橫向延伸部810之間的導電接腳304之一部分815經半蝕刻或精壓以自如圖8B中展示之截面視圖觀察,具有大約一半之厚度。一鋸切道820定位於此部分815處於其中待將封裝825分離成個別封裝之處。
圖8C繪示在半導體晶粒106使用晶粒附接材料104附接至基底絕緣層102且使用接合線110電連接至導電接腳304且隨後使用一囊封材料112模製之後之器件之截面側視圖。線接合程序將接合線附接於半導體晶粒106與各導電接腳之間。在圖8D中,在鋸切道820處分離/單粒化圖8C之模製條帶以分離個別封裝825,在圖8D中繪示四個個別封裝825。應注意,引線102在第二橫向延伸部之端處之一厚度小於引線跨第一橫向延伸部805之一厚度,從而產生一凹槽830。引線102在第二橫向延伸部之端處之厚度亦小於連接部分及第二橫向延伸部810之一部分(第二橫向延伸部810鄰近凹槽830之部分)之一厚度。
圖9A至圖12D繪示可組態引線封裝之各種實例,其中代替一導電接腳304,使用一夾箝(905、1005、1105或1205)以產生封裝之引線。具有夾箝之優點係在引線框架條上模製器件之後無移除任何部分(例如部分206或部分815)之額外步驟。此減少組裝程序之循環時間且改良效率。此等夾箝或替代地被稱為導電引線905、1005、1105或1205之各者由類似於導線302之筆直導線之一筆直導線所形成。
圖9A繪示在導線910被插入基底絕緣層102中且由於一夾箝動作而被鎖定之後之一截面視圖。類似於圖3C中展示之導線302,導電引線905由一導電材料之一筆直形狀之導線910所形成。在插入基底絕緣層102之後之導線910在圖9A中以虛線展示。隨後,彎曲導線910以產生第一及第二橫向延伸部915及920。第一橫向延伸部915在基底絕緣層102之一頂表面上且第二橫向延伸部920在基底絕緣層102之一頂表面上。夾箝動作類似於在其他實例(在此描述中隨後亦詳細解釋)中使用之一裝訂動作且相同工具可經組態以形成彎曲及橫向延伸部915及920。應注意,夾箝穩固地固持至基底絕緣層102,從而實現形成封裝之進一步組裝程序。在圖9B中,一半導體晶粒106經由晶粒附接材料104附接至基底絕緣層102。半導體晶粒106在圖9C中使用接合線110電連接至導電引線905且隨後如圖9D中繪示般使用一囊封材料112模製。圖9A至圖12D中之導電引線120包含具有大約在0.010與0.050 mm之間之一直徑的一圓形截面形狀或具有大約0.125 mm之一厚度的一矩形截面形狀。
圖10A至圖10D繪示可組態引線封裝之一引線上晶片(COL)實例。在此實例中,半導體晶粒106使用晶粒附接材料104直接附接至引線1005。取決於設計要求(包含針對COL組態,熱及/或電流是否係透過半導體晶粒106下方之晶粒附接墊14或引線12傳導),晶粒附接材料104可係導電或絕緣的。針對COL組態,需要絕緣晶粒附接材料104以避免接腳短路。引線1005之第一橫向延伸部1015在器件之截面視圖中觀察長於第二橫向延伸部1020以附接至半導體晶粒106。當經附接時,半導體晶粒106擱置於第一橫向延伸部1015之端上,如圖10B中繪示。半導體晶粒106在圖10C中使用接合線110電連接至導電引線905且隨後如圖10D中繪示般使用一囊封材料112模製。
圖11A至圖11D繪示可組態引線封裝之一引線上晶片實例。在此實例中,半導體晶粒106使用晶粒附接材料104直接附接至引線1005。代替使用接合線以將半導體晶粒106電連接至引線1105,晶粒106經覆晶附接至引線1105。在覆晶附接中,半導體晶粒106之一主動側(具有接合墊之側)面朝下附接至第一橫向延伸部1115之頂表面,如圖11B中繪示。自半導體晶粒106之接合墊延伸之複數個凸塊1110使用一導電黏著劑(諸如焊料)附接至第一橫向延伸部1115之頂表面,如圖11C中繪示。隨後,使用一囊封材料112模製該器件,如圖11D中繪示。如在圖10A至圖10D之實例中,第一橫向延伸部1115在器件之截面視圖中觀察長於第二橫向延伸部1120以附接至半導體晶粒106。
圖12A至圖12D之一實例繪示其中兩個半導體晶粒附接至基底絕緣層102而非如圖9A至圖9D之實例中之僅一個半導體晶粒。基底絕緣層102、導電引線1205及囊封材料在構造及性質上類似於圖9A至圖9D之基底絕緣層、導電引線及囊封材料。在引線經形成具有第一及第二橫向延伸部1215及1220之後,晶粒附接材料104經施配至基底絕緣層102上。基底絕緣層102上之晶粒附接材料104之區域之覆蓋範圍及大小取決於需要附接之半導體晶粒106之大小,如圖12B中繪示。半導體晶粒106如圖12C中繪示般使用接合線110電連接至導電引線1205,且隨後如圖12D中繪示般使用一囊封材料112模製。在此實例中,各半導體晶粒106使用接合線110電連接至導電引線1205之第一橫向延伸部1215。另外,兩個半導體晶粒106使用接合線110電連接至彼此。
圖13A至圖13C繪示附接至一PCB 1310之一可組態引線封裝1305之各種透視圖。可組態引線封裝1305經由一導電黏著劑(諸如焊料1315)附接至PCB。圖13A繪示其中一C型引線1305附接至PCB 1310之一可組態引線封裝之一截面視圖。圖13B繪示其中一J型引線1320附接至PCB 1310之一可組態引線封裝之一截面視圖。圖13C繪示附接至PCB 1310之一可組態引線封裝1305之一俯視圖。PCB 1310包含在可組態引線封裝1305或1320之底部處引線之一部分(第二橫向延伸部)放置於其上之接觸墊。在放置可組態引線封裝之前將焊膏施覆至PCB 1310之接觸墊。藉由在一回焊烘箱中將溫度升高至一回焊溫度而回焊安置於接觸墊上之焊膏。在一紅外線(IR)回焊烘箱中藉由將溫度自240°C逐漸升高至260°C之焊料回焊溫度而回焊PCB及可組態引線封裝1305或1320。在一些例項中,回焊溫度可高達約350°C。隨後,將回焊溫度降低至室溫,同時將器件固持在適當位置中。降低溫度固化焊接接頭以將封裝附接至PCB之接觸墊。應注意,雖然在圖13A及圖13B中僅展示兩個可組態引線封裝1305、1320之實例,但在本發明之圖中繪示之任何封裝(例如,在圖1A至圖1S中繪示之封裝)可使用上文之回焊程序附接至PCB 1310且在本發明之範疇內。
圖14A至圖14O繪示根據各種實例之一經印刷可組態引線封裝之各種視圖。代替使用一接合線110或半導體晶粒106使用凸塊及焊料之一覆晶附接,此等圖繪示印刷一導電跡線以在晶粒106之接合墊至連續引線102之間進行電連接。印刷之所述實例包含噴墨、切割道施配、氣溶膠噴射、微型印刷、雷射轉移、噴霧、微型施配、3D印刷等以印刷或沈積導電油墨、導電聚合物、金屬填充環氧樹脂、燒結金屬粉末、液體輔助燒結顆粒或焊膏以形成導電跡線。印刷在2020年12月31日申請之標題為「PRINTED PACKAGE AND METHOD OF MAKING THE SAME」之第一命名發明者為Sreenivasan Kalyani Koduri之同在申請中的臨時申請案中更詳細描述。其中描述用於在可組態引線封裝中印刷導電跡線之各種印刷技術。另外,可藉由旋塗,接著藉由光微影建構包含之各個層。
圖14A繪示根據各種實例之經由晶粒附接材料104附接至一基底絕緣層102之一半導體晶粒106,包含使用本發明中描述之各種技術插入基底絕緣層102中之連續引線120。在一實例中,在圖14B中,一基礎絕緣層1405作為橫跨連續引線102之一橫向延伸部116之一頂表面之一部分的一基礎層經印刷、沈積、形成或以其他方式施覆。基礎絕緣層1405經沈積於接合墊108之各者周圍,從而接觸半導體晶粒106之頂表面至晶粒106之側上,接觸基底絕緣層102且接觸橫向延伸部116。接合墊108之各者之頂表面及橫向延伸部116之頂表面之一部分留下未由基礎絕緣層1405覆蓋。換言之,基礎絕緣層1405包含在此等位置處之凹槽1410以為一導電跡線留出空間以與接合墊108及連續引線102進行電接觸。凹槽1410包含自器件之俯視圖觀察之一閉合形狀,如圖14C中繪示。各種閉合形狀包含圓形、矩形、正方形及多邊形形狀。
視情況,可在此時固化基礎絕緣層1405 (例如,此刻或隨後使用額外層)。可使用一聚合物、環氧樹脂、矽、模具或其他絕緣體以形成基礎絕緣層1405。基礎絕緣層1405遵循連續引線之橫向延伸部116及晶粒18之拓樸之輪廓同時平滑化Z軸上之轉角。基礎絕緣層1405經施覆以為形成一導電跡線之導電油墨或其他導電材料之一後續層產生一路徑及通路。基礎絕緣層1410可使用具有適當絕緣性質之多個技術(諸如網版印刷、光微影及蝕刻、CVD、PVD、真空蒸鍍、噴墨印刷、噴塗、微型施配、氣溶膠噴射、電流體動力(EHD)技術)之一者形成或沈積。若使用噴墨印刷,則基礎絕緣層1405可由一噴墨沈積相容聚合物(諸如聚醯亞胺油墨、一基於可熱固化環氧樹脂之聚合物油墨及一可UV固化丙烯酸酯油墨) 所形成。使用具有小於2 Gpa之一模量之一聚合物以避免總成上之過度應力。基礎絕緣層1410之一厚度可在約2 µm至35 µm之範圍中。在一個實例中,厚度係約2 µm至不大於20 µm,且此外,在自約2 µm至約10 µm之一範圍中。由於噴墨溶劑沈積材料具有一溶劑、初始厚度,故在溶劑消散之後,剩餘材料以一經降低厚度形成絕緣層。
為了達成所欲厚度,可執行多個噴墨沈積。噴墨沈積容許藉由使用「按需滴定」(DOD)技術而精確放置材料,其中液體之一貯集器具有一噴嘴且回應於一電信號而迫使少量液體自噴嘴流出。液體在其垂直落在一表面上時形成一液滴。如在2020年12月31日申請之標題為「PRINTED PACKAGE AND METHOD OF MAKING THE SAME」之第一命名發明者為Sreenivasan Kalyani Koduri之同在申請中的臨時申請案中更詳細描述之任何其他適合印刷技術可用於產生基礎絕緣層1410。在任何所採用印刷技術中,印刷可在一個步驟中或在一印刷頭之多個遍次中完成。圖14C繪示在組裝程序中之此階段之器件之一俯視圖,其中基礎絕緣層1405、凹槽1410、晶粒106、空白絕緣層102及橫向延伸部116可見。基礎絕緣層1405包含形成於其表面上之用於形成導電跡線1415之一通道。
圖14D繪示在凹槽1410中且在基礎絕緣層1405之表面上於通道中印刷導電跡線1415。通道之各種形狀包含半圓形、V形、正方形或矩形且在2020年12月31日申請之標題為「PRINTED PACKAGE AND METHOD OF MAKING THE SAME」之第一命名發明者為Sreenivasan Kalyani Koduri之同在申請中的臨時申請案中更詳細描述。可使用(若干)低電阻材料製造導電跡線及任何接點。可使用導電油墨、導電聚合物、金屬填充環氧樹脂、燒結金屬粉末、液體輔助燒結顆粒、焊膏等以形成此跡線及接點。此材料可使用許多技術(包含噴墨印刷、EHD/電噴霧印刷、噴塗印刷、氣溶膠噴射印刷、微型施配印刷、雷射引發之正向轉移印刷、微型轉移印刷、切割道施配(如圖14Db中繪示)、網版印刷或3D印刷(如圖14Da中繪示))之至少一者施覆。在一個實例中,類似於在半導體晶粒之凸塊中形成一重佈層(RDL)層,用光微影及電鍍建構導電跡線1415。
形成導電跡線之導電材料被限制在藉由基礎絕緣層1405產生之通道內。此將避免意外的短路或開路。導電材料遵循基礎層之輪廓且與基礎絕緣層1405良好地黏著。導電跡線1415填充橫向延伸部116及接合墊108上之凹槽1410,從而在其等之間進行電連接。導電跡線1415之一厚度在5微米至30微米之範圍中。圖14E繪示在組裝程序中之此階段之器件之一俯視圖,其中基礎絕緣層1405、導電跡線1415、晶粒106、空白絕緣層102及橫向延伸部116可見。在一個實例中,在此階段使用一熱固化、一化學固化或一快速固化程序固化導線跡線1415。例如,一熱固化包含傳導、對流、紅外線或微波加熱。在另一實例中,在建構封裝中之額外層之後固化導電跡線1415。上文描述之印刷技術可在一個步驟中印刷導電跡線1415,從而形成導電跡線1415之全厚度,或在不同時間形成多個層以最終形成全厚度。
使用線接合將半導體晶粒106電連接至引線102之一個缺點係程序限於一次僅一單一導線大小及直徑。線接合未解決為了電流攜載目的具有具備各種厚度之導線之需要。例如,晶粒之某些端子或接合墊不需要攜載高於其他端子或接合墊之電流,從而需要連接至該等接合墊之厚接合線。印刷導電跡線1415給出在一單一封裝內產生具有多個形狀、大小、材料及接點之導電跡線1415之靈活性。在圖14F中繪示此導電跡線1415之數個實例。相較於導電跡線1415,導電跡線1430更薄。可使用導電跡線1420將兩個接合墊互連。導電跡線1425形成於半導體晶粒102上方且跨半導體晶粒102形成,其可將彼此相對之兩個接合墊及兩個橫向延伸部116互連。導電跡線1430由與剩餘導電跡線不同之一導電材料所形成。雖然圖14F僅繪示數個實例,但應注意,導電跡線1415之任何大小及形狀在本發明之範疇內。
導電跡線1415覆蓋有接觸導電跡線1415及基礎絕緣層1405之部分之一蓋絕緣層1430,如圖14G中繪示。蓋絕緣層1430經印刷、沈積、形成或以其他方式施覆於基礎絕緣層1405之曝露部分及基礎絕緣層1405上之導電跡線1415之曝露部分(其橫跨引線之橫向延伸部116之一頂表面之一部分)上方。基礎絕緣層1405及蓋絕緣層1430一起完全接觸且覆蓋/圍封導電跡線1415,惟建立至接合墊108或引線之橫向延伸部116之接點之處。蓋絕緣層1430鄰近接合墊108接觸晶粒106之一頂表面且遵循導電跡線1415及基礎絕緣層1405之輪廓。蓋絕緣層1430之材料可使用許多技術(包含噴墨印刷、EHD/電噴霧印刷、噴塗印刷、旋塗、氣溶膠噴射印刷、微型施配印刷、雷射引發之正向轉移印刷、微型轉移印刷、切割道施配、網版印刷、3D)之至少一者施覆。在圖14I中繪示圖14G之器件之一俯視圖。
蓋絕緣層1430之材料與基礎絕緣層1405之材料相同,或其等由不同絕緣材料製成。若基礎絕緣層1405及蓋絕緣層1430由相同/類似材料製成,則其等可在導電跡線1415周圍形成一均勻包覆。自封裝之一截面視圖觀察,蓋絕緣層1430之一厚度在5至25微米之間。應注意,在此刻,器件之拓樸不具有孔。不同於具有環圈之線接合,全部曝露表面在視線內。又,不同於線接合,全部表面係穩健的而無導線掃掠之問題或與線接合相關聯之其他問題。
在一個實例中,在一個步驟中將一蓋絕緣層1435施覆作為一毯覆塗層跨晶粒106之表面、導電跡線1415、引線之橫向延伸部116之部分,如圖14H中繪示。此毯覆蓋絕緣層1435至少足夠遵循基礎絕緣層1405及基礎絕緣層1405上之導電跡線1415上之拓樸之輪廓以確保全部此等組件被包覆或密封於基礎絕緣層1405與蓋絕緣層1435之間。
施覆囊封材料112之一層以完全覆蓋器件之頂側,如圖14J中繪示。此層主要係為了機械強度及美觀。大多數可靠性及保護係由早期層提供,且器件之電關鍵區域已經受保護。由於該處無敏感導線環圈(零孔拓樸),故可實體地按壓器件之表面。此容許多個囊封選項。囊封可施覆為積層,如圖14N中繪示。可在器件上施覆具有一所需厚度之一絕緣材料之一片材以依積層覆蓋晶粒106之表面、蓋絕緣層1430、橫向延伸部116之部分及空白絕緣層102之部分。模製之其他方法包含轉移模製或射出模製,如圖14L中繪示。模製之又一實例包含鑄造、灌封或填充,如圖14M中繪示,其中囊封材料以一所需厚度倒入器件之指定區域上方。3D印刷、切割道施配、網版印刷、噴塗、旋塗、浸漬、填塞、A-B多部分鑄造(其使用一環氧樹脂及一硬化劑)、上釉、滾輪式印刷、刷塗等之方法在本發明之範疇內。
由於底層(基礎絕緣層1405及蓋絕緣層1430)提供大多數可靠性,故囊封材料112可針對黏著性最佳化同時權衡透濕性及離子穩定性。視情況,可在囊封時使用一熱板壓平器件之一頂表面。在蓋絕緣層1430完全覆蓋器件之敏感部分之情況下,囊封材料112不需要與晶粒或互連件接觸。此顯著降低可靠性及可製造性要求。此囊封材料112包含在50微米至1 mm之範圍中之一厚度。
在一個實例中,器件不包含囊封材料112,此係因為蓋絕緣層1430可提供一模製化合物或囊封之全部功能,包含防潮保護。圖14K繪示藉由移除互連兩個引線之一部分而分離引線之後之封裝之一截面視圖。圖14O繪示在使用囊封材料112模製之後之器件之一X射線視圖。應注意,在圖14A至圖14O之實例中僅繪示一C型引線作為經印刷可組態引線封裝。如圖1A至圖1W中繪示之任何其他封裝中之晶粒106與引線102之間的電連接可使用經印刷導電跡線替換,其此等實例在本發明之範疇內。連續引線之材料與圖3A至圖3H中繪示之引線相同。基底絕緣層之材料及構造與圖2A、圖2B、圖2C及圖2D中繪示之基底絕緣層102相同。
圖15A及圖15B繪示具有封裝中之各組件之尺寸之經印刷CLP之截面視圖。在兩個此等圖中,繪示各組件之截面厚度。例如,晶粒106之厚度係0.200 mm,基礎絕緣層1405係0.010 mm,導電跡線1415係0.010 mm,晶粒附接材料104係0.025 mm,基底絕緣層係0.050 mm,蓋絕緣層1430係0.010 mm,引線102係0.0125 mm。引線102與基礎絕緣層102之一底表面之間的間隙或距離係0.125 mm。用於在封裝上標記一符號之雷射溝槽1505在0.030 mm之一深度處。封裝之一總厚度係0.785 mm。圖15B繪示經印刷CLP之另一實例,其中晶粒106之厚度係0.200 mm,基礎絕緣層1405係0.010 mm,導電跡線1415係0.010 mm,晶粒附接材料104係0.150mm,基底絕緣層係0.050 mm,蓋絕緣層1430係0.010 mm,引線102係0.0125 mm。用於在封裝上標記一符號之雷射溝槽1505在0.030 mm之一深度處。間隙係0.125 mm。封裝之一總厚度係0.910mm。
圖15C、圖15D、圖15E、圖15F、圖15G及圖15H繪示根據一個實例之在製造具有一J型引線之一經印刷CLP之程序中之各個步驟,其中蓋絕緣層1435經施覆作為一毯覆塗層。圖15I、圖15J及圖15K繪示在製造具有一C型引線之一經印刷CLP之程序中之各個步驟。圖15La、圖15Lb、圖15Lc及圖15Ld繪示根據另一實例之在製造具有一J型引線之一經印刷CLP之程序中之各個步驟。圖15Ma、圖15Mb、圖15Mc及圖15Md繪示根據一實例之在製造一經印刷CLP作為引線封裝上之一晶片之程序中之各個步驟。圖15Na、圖15Nb、圖15Nc及圖15Nd繪示根據一實例之在製造具有一J型引線及多個晶粒106之一經印刷CLP之程序中之各個步驟。圖15C至圖15Nd中之各種組件類似於先前解釋之組件且使用類似元件符號識別。此等組件在構造、材料性質及功能上相同且為了簡潔起見在此處不重複。應注意,經印刷之任何組件將包含在固化材料之後之一油墨殘留物。因此,在各種實例中,基礎絕緣層1405、導電跡線1415、蓋絕緣層1430、1435全部包含油墨殘留物。
典型半導體封裝使用多個材料,該多個材料使用一系列機器以複雜形式經組合。使用材料及機器之此複雜組合,在製造程序中之每一步驟(例如,晶粒附接、線接合等)中引入多個失效機制。一接腳互連封裝消除此封裝之複雜性且提供其中晶粒附接、線接合及引線框架全部由一引出接腳及一絕緣載體替換之一穩健解決方案。簡化設計及構造使此等封裝穩健且易於生產。在圖16A至圖16D中繪示構造一接腳互連封裝之一程序。程序以一空白絕緣層102開始,如圖16A中繪示。接著將一半導體晶粒106放置於空白絕緣層102上而不將晶粒106附接至空白絕緣層102,如圖16B中繪示。由於僅需要晶粒106放置,故消除對於晶粒附接材料及晶粒附接程序之需要。
在圖16C中,將一連續引線1605插入基底絕緣層102中且在基底絕緣層102之相對側上彎曲連續引線1605以產生可足夠大以接觸晶粒106之接合墊之一夾箝。連續引線1605之頂部分包含在沿著連續引線1605之頂部分之底表面之大部分之一平面下方之一部分1610。此部分1610在經壓接配合時可與晶粒106之接合墊建立電連接。在基底絕緣層102下方之引線之部分用作可接著附接至一PCB之封裝之外部引線。連續引線之材料與圖3A至圖3H中繪示之引線相同。基底絕緣層之材料及構造與圖2A、圖2B、圖2C及圖2D中繪示之基底絕緣層102相同。接著,使用如在各種實例中涵蓋之一適合囊封材料112模製器件。
相較於其他封裝類型,接腳互連封裝具有遠更少程序步驟、設備、材料及失效模式。其消除對於線接合或甚至印刷導電跡線之需要。另一優點係相同連續引線1605在晶粒側上以及PCB側上提供互連。代替將連續引線1605壓接配合至晶粒上,可使用焊料、燒結銀或其他導電黏著劑以將部分1610附接至晶粒106之接合墊。部分1610可經設計以具有不同於連續引線1605之剩餘部分之一形狀及大小以與接合墊進行接觸。例如,部分1610可在接觸點處漸縮以與晶粒106之接合墊進行接觸。
圖17A至圖17C繪示接腳互連封裝之各種透視圖。圖17A繪示接腳互連封裝之一仰視透視圖。圖17B繪示接腳互連封裝之一俯視透視圖,其中連續引線1605之部分1610接觸晶粒106。圖17D繪示包含一扇出特徵之一接腳互連封裝之一俯視透視圖,其中連續引線1605經塑形以自一小晶粒106展開。當晶粒大小收縮時使用此類型之扇出特徵,但封裝整體大小需要保持大。圖17E至圖17G繪示使用一囊封材料模製之接腳互連封裝之各種視圖。
圖18A至圖18F繪示一單列直插接腳互連封裝之一通孔版本之各種透視圖。在此實例中,一半導體晶粒106放置於一空白絕緣層102上。空白絕緣層102之大小與晶粒106之大小(晶粒之底表面之大小)相同。視情況,空白絕緣層102可放置於晶粒106上。由於僅需要晶粒106放置,故消除對於晶粒附接材料及晶粒附接程序之需要。
在圖18A中,一連續引線1805經彎曲以產生可足夠大以接觸晶粒106之接合墊之一夾箝。連續引線1805之頂部分包含在沿著連續引線1605之頂部分之底表面之大部分之一平面下方之一部分1810 (在圖18B、圖18C中清晰地可見)。此部分1810在經壓接配合至附接至基底絕緣層102之晶粒106時可與晶粒106之接合墊建立電連接。在此位置處之連續引線接觸附接至基底絕緣層102之晶粒106之側表面,且接觸基底絕緣層102之底表面,且突出超出附接至基底絕緣層102之晶粒106之相對側表面。單列直插接腳互連封裝可替換晶粒附接材料、接合線及引線框架材料。連續引線之材料與圖3A至圖3H中繪示之引線相同。基底絕緣層之材料及構造與圖2A、圖2B、圖2C及圖2D中繪示之基底絕緣層102相同。接著,使用如在各種實例中涵蓋之一適合囊封材料112模製器件。
圖18B繪示單列直插接腳互連封裝之一側視透視圖。圖18C繪示單列直插接腳互連封裝之一截面視圖。圖18D及圖18E繪示單列直插接腳互連封裝之側視透視圖。圖18B繪示單列直插接腳互連封裝之一底側透視圖。視情況如圖19A至圖19D中繪示般模製單列直插接腳互連封裝,該等圖展示經模製封裝之各種透視圖。囊封主要係裝飾性的且用於提供對於晶粒之機械保護。圖19A及圖19B分別繪示單列直插接腳互連封裝之正側及背側透視圖。囊封材料112完全覆蓋連續引線1805直至晶粒及空白絕緣層102之邊緣。模製可藉由用於形成如在各種實例中涵蓋之囊封材料112之一適合模製技術完成。圖19C及圖19D分別繪示一熱增強型單列直插接腳互連封裝之正側及背側透視圖。在此實例中,接觸空白絕緣層102之底表面之連續引線1805之部分自囊封材料112曝露。連續引線1805之此等曝露部分可連接至一散熱器以自封裝散熱。
圖20繪示根據各種實例之用於製造一可組態引線封裝之一系統或一工具。電腦可經程式化以移動機械組件(例如,系統之各區段內之機器人臂)以接納呈一片材或一捲盤之形式之一空白絕緣層102及亦呈一捲盤之形式之一導線302,如圖20中繪示。系統執行一擠壓動作(用於在指定位置處切割導線302)、彎曲或成形動作(用於產生連續引線304)及裝訂、拼接或夾箝類型之動作(用於將連續引線304插入且附接至基底絕緣層102)之一者。在一個實例中,系統經手動或半自動操作。在另一實例中,系統係全自動的,其包含一控制器2005 (其係一可程式化電腦)。控制器2005亦可連接至工廠資料庫及IT系統以與其他系統(如同晶粒附接、用於形成線接合之線接合器、用於印刷導電跡線之印刷機及一模製單元)互動。在一個實例中,其他系統整合至圖20之系統中使得整個封裝程序可使用一單一工具執行。在此情況中,系統包含額外單元,諸如上文提及之單元。在另一實例中,具有其功能性之圖20之系統可添加至在組裝程序中使用之任何其他單元(包含晶粒附接單元、線接合器及模製單元)。
圖20之系統可快速地一次製造一個接腳或一次製造一對或多個接腳且將其(等)附接至基底絕緣層102。一導線饋送器2010接納導線302之捲盤。多個類型及品質之導線可透過導線饋送器2010饋送。導線饋送操作包含其中將導線之捲盤裝載至系統之導線裝載。在導線饋送器2010之一區段處,一機器人臂或其他適合機構自捲盤拉動導線之一個端且拉直導線。導線穿過導線固持器之一區段以將導線保持筆直。如圖21中繪示之多個尖銳切割頭2105、2010經設計以自兩個相對側(導線302之頂部及底部)移動且在預設距離處接觸導線302。根據個別單元304之一長度設定預設距離。
切割頭接著壓縮至彼此中,從而產生擠壓切割動作且將導線302分離成個別單元304。切割頭係T形的,其中T之一個區段包含尖銳切割特徵。在圖21中繪示之實例中且產生圖1Q之連續引線102。在其他實例中,僅頂部切割頭2105之切割特徵可具有一尖銳尖端,且底部切割頭2010可用作一支撐件,從而產生圖1M、圖1N、圖1O或圖1P之引線120。切割頭之尖端取決於個別單元304之邊緣之一所欲形狀而經塑形。導線302可為一平坦切割、星形尖端、錐形尖頭或一楔形/鑿邊緣。
接著使用機器人臂或在一托盤中將個別單元304轉移至一成形單元2015。成形單元2015產生個別單元304中之彎曲(一第一彎曲306及一第二彎曲308),從而使各個別單元304之一形狀類似於一U形釘。成形單元2015包含一衝頭2205及一砧2210。衝頭2205係一倒U型衝頭。取決於(例如)連續引線1805或一夾箝(905、1005、1105或1205)所需之彎曲之形狀,可改變衝頭2205之形狀。
成形單元2015亦包含在底部處之一砧。衝頭2205及砧2210經組態為可沿著Y軸向上及向下移動之機器人臂。砧2210經塑形且經定大小以在向上移動時配合於衝頭2205內部。個別單元304經裝載至成形單元2015中,且砧與個別單元304進行接觸且隨後砧向上推動以與衝頭2205配合,從而形成彎曲306、308及一所欲形狀。在其他實例中,衝頭2205及砧2210兩者相對於彼此且更接近彼此移動,從而使個別單元304呈現由兩者一起界定之形狀,如圖22B中繪示。
在將導線302裝載至導線饋送器2010之同時或在程序中之一單獨時間將基底絕緣層之片材裝載至載體裝載器2020上。載體裝載器2020接納基底絕緣層102之片材且基於封裝大小將其切割成一所欲大小。將基底絕緣層102之各個別片材個別地或作為一組傳遞至釘紮單元2025上。如圖22C中繪示之釘紮單元包含係T形之一衝頭2215。一組導引板2220經設計以與衝頭2215之T形狀之底側接觸。一砧2225定位於包含一腔2230之工具之底部處。當砧2225向上移動時或當衝頭2215及導引板2220一起向下移動時,腔2230之側壁與導引板2220之側壁對準。
基底絕緣層102在導引板2220與砧2225之間經饋送,如圖22C中展示。在導引板2220之輔助下,接腳或個別單元304經準確地放置且固持於適當位置中,如繪示。當衝頭2215向下推動時,個別單元304被向下按壓至砧之腔2230之經界定形狀中。因此,各個別單元304遵循由腔2230界定之該形狀且完成釘紮操作,從而生產如圖22D中繪示之器件。取決於(例如)連續引線1805或一夾箝(905、1005、1105或1205)所需之彎曲之形狀,可改變衝頭2215、砧2225之腔2230之形狀。
圖23繪示根據各種實例之製造可組態引線封裝之一程序流程之一方塊圖。在方塊2305中,接納來自晶圓廠之一晶圓。晶圓包含多個晶粒106。接著在方塊2310中,使用一背研磨程序使晶圓之厚度減小。接著單粒化晶圓以分離晶粒106。在方塊2320中接納一捲帶或一空白絕緣層102且其在被切割成形之後在該處且在方塊2325中插入引線120,如先前實例中解釋。在方塊2330中在此階段將個別晶粒附接至器件,且隨後在方塊2335中使用線接合或印刷導電跡線或藉由夾箝在晶粒106與引線120之間進行電連接。接著在方塊2340中使用適當囊封材料囊封器件。在方塊2345中移除引線之部分以分離引線120。接著在方塊2350中測試器件,且隨後在方塊2355中雷射標記封裝之符號。最後在方塊2360中單粒化器件以形成個別封裝。接著在步驟2365中將各個別封裝裝載至一捲帶及捲盤且隨後在方塊2370中對其包裝以供裝運。
前述描述闡述多個具體細節以傳達對本發明之一透徹理解。然而,熟習此項技術者將明白,可在無此等具體細節之情況下實踐本發明。有時未詳細描述熟知特徵以免使本發明模糊。鑑於上文之教示,其他變動及實例係可行的,且本發明之範疇不旨在由此實施方式而僅由以下發明申請專利範圍限制。
102:基底絕緣層
104:晶粒附接材料
106:半導體晶粒
108:接合墊
110:接合線
112:囊封材料
114:第二橫向延伸部
116:第一橫向延伸部
118:連接部分/互連部分
120:連續引線/導電接腳/導電引線
122:球焊接/凹槽/溝槽
124:應力吸收材料
126:體聲波(BAW)晶粒
202:彎曲
204:彎曲
206:部分
302:導線
304:個別單元/導電接腳
306:第一彎曲
308:第二彎曲
404:個別單元
406:引線框架
408:加強接腳
410:加強接腳
412:加強接腳
505:模製條帶
510:封裝/器件
515:鋸切道
705:經半蝕刻部分
710:鋸切道
715:封裝
805:第一橫向延伸部
810:第二橫向延伸部
815:部分
820:鋸切道
825:封裝
830:凹槽
905:夾箝/導電引線
910:導線
915:第一橫向延伸部
920:第二橫向延伸部
1005:夾箝/導電引線
1015:第一橫向延伸部
1020:第二橫向延伸部
1105:夾箝/導電引線
1110:凸塊
1115:第一橫向延伸部
1120:第二橫向延伸部
1205:夾箝/導電引線
1215:第一橫向延伸部
1220:第二橫向延伸部
1305:可組態引線封裝/C型引線
1310:印刷電路板(PCB)
1315:焊料
1320:J型引線
1405:基礎絕緣層
1410:凹槽
1415:導電跡線
1420:導電跡線
1425:導電跡線
1430:導電跡線/蓋絕緣層
1435:蓋絕緣層
1505:雷射溝槽
1605:連續引線
1610:部分
1805:連續引線
1810:部分
2005:控制器
2010:導線饋送器
2015:成形單元
2020:載體裝載器
2025:釘紮單元
2105:尖銳切割頭
2205:衝頭
2210:砧
2215:衝頭
2220:導引板
2225:砧
2230:腔
2305:方塊
2310:方塊
2315:方塊
2320:方塊
2325:方塊
2330:方塊
2335:方塊
2340:方塊
2345:方塊
2350:方塊
2355:方塊
2360:方塊
2365:步驟
2370:方塊
為了更完整理解本發明及其優點,現參考結合隨附圖式進行之以下描述,其中:
圖1A至圖1W繪示根據各種實例之可組態引線封裝之各種視圖。
圖2A至圖2H繪示根據各種實例之可組態引線封裝中之一基底絕緣層及一連續引線之構造之各種視圖。
圖3A至圖3D繪示根據各種實例之自一導線製造連續引線之程序。
圖3E至圖3H繪示根據各種實例之一裝訂接腳組之各種透視圖。
圖4A繪示其中導電接腳304之一矩陣經插入且形成為一引線框架或一面板之一基底絕緣層,且圖4B繪示根據各種實例之具有加強接腳之基底絕緣層。
圖5A至圖5H繪示製造圖1A中之可組態引線封裝之程序。
圖6A繪示根據一實例之具有若干器件之經塊模製條帶之另一視圖。
圖6B繪示圖6A之器件之一者之一放大透視圖。
圖6C繪示圖6B之器件之一側視圖。
圖6D至圖6E繪示在移除連續引線之一部分之後圖6A之器件之各種視圖。
圖7A至圖7G以一實例繪示在製造具有一J型引線之一可組態引線封裝時涉及之各個程序步驟。
圖8A至圖8D繪示在類似於圖1R之封裝的封裝中製造一可潤濕側翼時涉及之各個程序步驟。
圖9A至圖9D繪示具有一夾箝之可組態引線封裝之各種實例。
圖10A至圖10D繪示呈一引線上晶片組態之可組態引線封裝之各種實例。
圖11A至圖11D繪示包含一覆晶組態之可組態引線封裝之各種實例。
圖12A至圖12D繪示具有多個晶粒之可組態引線封裝之各種實例。
圖13A至圖13C繪示附接至一PCB之一可組態引線封裝之各種透視圖。
圖14A至圖14O繪示根據各種實例之一經印刷可組態引線封裝之各種視圖。
圖15A及圖15B繪示具有封裝中之各組件之尺寸之經印刷CLP之截面視圖。
圖15C至圖15K繪示根據各種實例之一經印刷可組態引線封裝之各種視圖。
圖15La至圖15Ld繪示根據一實例之具有一夾箝之一經印刷可組態引線封裝之各種視圖。
圖15Ma至圖15Md繪示根據一實例之呈一引線上晶片組態之一經印刷可組態引線封裝之各種視圖。
圖15Na至圖15Nd繪示根據一實例之具有多個晶粒之一經印刷可組態引線封裝之各種視圖。
圖16A至圖16D繪示根據各種實例之構造一接腳互連封裝之一程序。
圖17A至圖17G繪示根據各種實例之接腳互連封裝之各種實例。
圖18A至圖18F繪示根據各種實例之一單列直插接腳互連封裝之一通孔版本之各種透視圖。
圖19A至圖19D繪示根據各種實例之經模製接腳互連封裝之各種透視圖。
圖20繪示根據各種實例之用於製造一可組態引線封裝之一系統或一工具。
圖21繪示圖20之系統之一導線饋送器之細節。
圖22A及圖22B繪示圖20之系統之一成形單元之細節。
圖22C繪示圖20之系統之一釘紮單元之細節。
圖23繪示根據各種實例之製造可組態引線封裝之一程序流程之一方塊圖。
102:基底絕緣層
104:晶粒附接材料
106:半導體晶粒
108:接合墊
110:接合線
112:囊封材料
114:第二橫向延伸部
116:第一橫向延伸部
118:連接部分/互連部分
120:連續引線/導電接腳/導電引線
Claims (48)
- 一種半導體封裝,其包括: 一基底絕緣層; 一半導體晶粒,其附接至該基底絕緣層之一部分;及 一第一連續引線,其電連接至該半導體晶粒,該第一連續引線包含在該基底絕緣層之一第一表面上之一第一橫向延伸部、在該基底絕緣層之一第二表面上之一第二橫向延伸部及介於該第一橫向延伸部與該第二橫向延伸部之間的一連接部分;其中該連接部分穿透該基底絕緣層。
- 如請求項1之半導體封裝,其進一步包括覆蓋該基底絕緣層、該半導體晶粒及該第一連續引線之部分的一囊封材料。
- 如請求項1之半導體封裝,其中在該半導體封裝之至少一個視圖中觀察,該第一橫向延伸部實質上平行於該第二橫向延伸部。
- 如請求項1之半導體封裝,其中該第二橫向延伸部自該半導體封裝曝露。
- 如請求項1之半導體封裝,其中該半導體晶粒經由一晶粒附接材料直接附接至該基底絕緣層。
- 如請求項1之半導體封裝,其中該半導體晶粒經由一接合線電連接至該第一連續引線。
- 如請求項1之半導體封裝,其中該半導體晶粒經由一導電跡線電連接至該第一連續引線。
- 如請求項7之半導體封裝,其中該導電跡線包含一導電材料之一油墨殘留物。
- 如請求項1之半導體封裝,其中該第二橫向延伸部用作該半導體封裝之一外部引線。
- 如請求項1之半導體封裝,其中該第一連續引線包含一均勻構造而在該第一橫向延伸部、該第二橫向延伸部與該連接部分之間無任何接頭。
- 如請求項1之半導體封裝,其中自該半導體封裝之一截面視圖觀察,該第一橫向延伸部、該第二橫向延伸部及該連接部分之一厚度實質上相同。
- 如請求項1之半導體封裝,其中該第一連續引線包含銅。
- 如請求項1之半導體封裝,其中該第一連續引線包含塗佈有影響銅之氧化之一導電材料之一銅基材料。
- 如請求項1之半導體封裝,其中該第二橫向延伸部可附接至一印刷電路板。
- 如請求項1之半導體封裝,其中該基底絕緣層包含具有在40至50 N/cm之間的一可撓性之一材料。
- 如請求項1之半導體封裝,其中該基底絕緣層包含一Kapton捲帶、一纖維布、一纖維板、一玻璃布、一背研磨帶、一塑膠板及一預模製坯料之一者。
- 如請求項1之半導體封裝,其中自該半導體封裝之一截面視圖觀察,該第一橫向延伸部及該第二橫向延伸部之各者之鄰近該連接部分之一部分包含一彎曲。
- 如請求項1之半導體封裝,其中該基底絕緣層包含除該連接部分之外之整個該絕緣材料。
- 如請求項2之半導體封裝,其中自該半導體封裝之一截面視圖觀察,該第二橫向延伸部未延伸超出沿著該囊封材料之一表面之該半導體封裝之一周邊。
- 如請求項2之半導體封裝,其中自該半導體封裝之一截面視圖觀察,該第二橫向延伸部之一部分延伸超出沿著該囊封材料之一表面之該半導體封裝之一周邊。
- 如請求項2之半導體封裝,其中該囊封材料包含一模製化合物、絕緣膜及噴霧絕緣塗層之一者。
- 如請求項1之半導體封裝,其進一步包括與該第一連續引線相對之一第二連續引線,其中在該半導體封裝之至少一個視圖中觀察,該第一連續引線之該第二橫向延伸部之一第一端及該第二連續引線之該第二橫向延伸部之一第二端面向彼此。
- 一種半導體封裝,其包括: 一基底絕緣層; 一引線,其包含在該基底絕緣層之一第一表面上之一第一橫向延伸部及在該基底絕緣層之一第二表面上之一第二橫向延伸部、介於該第一橫向延伸部與該第二橫向延伸部之間的一連接部分,該連接部分穿透該基底絕緣層;及 一半導體晶粒,其附接至該第一橫向延伸部之一部分且電連接至該引線。
- 如請求項23之半導體封裝,其中該半導體晶粒經由一晶粒附接材料附接至該第一橫向延伸部之該部分。
- 如請求項23之半導體封裝,其中該半導體晶粒經由一接合線電連接至該引線。
- 如請求項23之半導體封裝,其中該半導體晶粒經由一凸塊電連接至該引線。
- 如請求項23之半導體封裝,其中該基底絕緣層包含整個該絕緣材料。
- 如請求項23之半導體封裝,其中該引線包含銅。
- 如請求項23之半導體封裝,其中該引線包含塗佈有影響銅之氧化之一導電材料之一銅基材料。
- 如請求項23之半導體封裝,其進一步包括覆蓋該基底絕緣層、該半導體晶粒及該引線之部分的一囊封材料。
- 如請求項23之半導體封裝,其中至少在該半導體封裝之一個視圖中觀察,該第一橫向延伸部實質上平行於該第二橫向延伸部。
- 如請求項23之半導體封裝,其中該第二橫向延伸部自該半導體封裝曝露。
- 如請求項23之半導體封裝,其中該半導體晶粒經由一晶粒附接材料附接至該基底絕緣層。
- 如請求項23之半導體封裝,其中該半導體晶粒經由一接合線電連接至該引線。
- 如請求項23之半導體封裝,其中該半導體晶粒經由一導電跡線電連接至該引線。
- 如請求項35之半導體封裝,其中該導電跡線包含一導電材料之一油墨殘留物。
- 如請求項23之半導體封裝,其中該第二橫向延伸部可附接至一印刷電路板。
- 如請求項23之半導體封裝,其中該第二橫向延伸部用作該半導體封裝之一外部引線。
- 如請求項23之半導體封裝,其中該引線包含一均勻構造而在該第一橫向延伸部、該第二橫向延伸部與該連接部分之間無任何接頭。
- 一種半導體封裝,其包括: 一基底絕緣層; 一半導體晶粒,其附接至該基底絕緣層之一部分;及 一第一引線,其電連接至該半導體晶粒,其中該第一引線包含在該基底絕緣層之一第一表面上之一第一橫向延伸部、在該基底絕緣層之一第二表面上之一第二橫向延伸部及介於該第一橫向延伸部與該第二橫向延伸部之間的一連接部分;其中該第二橫向延伸部之一端包含一凹槽。
- 如請求項40之半導體封裝,其中該連接部分穿透該基底絕緣層。
- 如請求項40之半導體封裝,其中該第一引線在該第二橫向延伸部之該端處之一厚度小於該第一引線跨該第一橫向延伸部、該連接部分及該第二橫向延伸部之一部分之一厚度。
- 一種用於製造一半導體封裝之方法,其包括: 插入具有一第一彎曲及一第二彎曲之一導電接腳之第一及第二端穿過一基底絕緣材料且引起一第三彎曲及一第四彎曲形成於該導電接腳中; 移除該導電接腳在該第一彎曲與該第二彎曲之間之一部分;及 將半導體晶粒附接至該基底絕緣材料。
- 如請求項43之方法,其中該第一彎曲及該第二彎曲在該基底絕緣材料之一第一側上且該第三彎曲及第四彎曲在該基底絕緣材料之一相對第二側上。
- 如請求項43之方法,其中移除該導電接腳之該部分產生包含該等第一及第三彎曲之一第一引線及包含該第二彎曲及該第四彎曲之一第二引線。
- 如請求項45之方法,其中該第一引線及該第二引線電連接至該半導體晶粒。
- 如請求項43之方法,其進一步包括使用一囊封材料覆蓋該半導體晶粒及導電接腳及該基底絕緣材料之部分。
- 如請求項43之方法,其中該第一引線之一部分及該第二引線之一部分係該半導體封裝之外部引線。
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US5828126A (en) * | 1992-06-17 | 1998-10-27 | Vlsi Technology, Inc. | Chip on board package with top and bottom terminals |
JP3432982B2 (ja) * | 1995-12-13 | 2003-08-04 | 沖電気工業株式会社 | 表面実装型半導体装置の製造方法 |
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JP2001196488A (ja) * | 1999-10-26 | 2001-07-19 | Nec Corp | 電子部品装置及びその製造方法 |
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