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TW202230711A - 半導體封裝 - Google Patents

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TW202230711A
TW202230711A TW110113860A TW110113860A TW202230711A TW 202230711 A TW202230711 A TW 202230711A TW 110113860 A TW110113860 A TW 110113860A TW 110113860 A TW110113860 A TW 110113860A TW 202230711 A TW202230711 A TW 202230711A
Authority
TW
Taiwan
Prior art keywords
package
substrate
semiconductor
stack structure
pads
Prior art date
Application number
TW110113860A
Other languages
English (en)
Inventor
鄭顯秀
鄭命杞
金泳龍
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：封裝基底；下封裝結構，位於封裝基底上，所述下封裝結構包括：模塑基底，半導體晶片，位於模塑基底中，所述半導體晶片具有經由模塑基底暴露出的晶片接墊，間隔件晶片，位於模塑基底中且與半導體晶片間隔開，以及重佈線配線層，位於模塑基底上，所述重佈線配線層具有電性連接至晶片接墊的重佈線配線；第一堆疊結構及第二堆疊結構，位於下封裝結構上彼此間隔開，第一堆疊結構及第二堆疊結構中的每一者包括堆疊記憶體晶片；以及模塑構件，覆蓋下封裝結構以及第一堆疊結構及第二堆疊結構，其中模塑基底包括第一覆蓋部分及第二覆蓋部分，所述第一覆蓋部分覆蓋半導體晶片的側表面及間隔件晶片的側表面，所述第二覆蓋部分覆蓋半導體晶片的下表面。

Description

半導體封裝以及半導體封裝製造方法
示例性實施例是有關於一種半導體封裝以及半導體封裝製造方法。更具體而言，示例性實施例是有關於一種包括多個堆疊晶片的多晶片封裝以及多晶片封裝製造方法。
行動裝置（例如，智慧型手機及平板個人電腦（personal computer，PC））可使用內部記憶體存儲資訊。通用快閃存儲（universal flash storage，UFS）封裝可用作內部記憶體。
根據示例性實施例，一種半導體封裝包括：封裝基底；下封裝結構，佈置於所述封裝基底上且包括：模塑基底，半導體晶片，設置於所述模塑基底中使得所述半導體晶片的晶片接墊自所述模塑基底暴露出，多個間隔件晶片，在所述模塑基底中設置成與所述半導體晶片間隔開，以及重佈線配線層，佈置於所述模塑基底上且具有電性連接至所述晶片接墊的重佈線配線；第一堆疊結構及第二堆疊結構，位於所述下封裝結構上以彼此間隔開，所述第一堆疊結構及所述第二堆疊結構中的每一者包括多個堆疊記憶體晶片；以及模塑構件，位於所述封裝基底上以覆蓋所述下封裝結構以及所述第一堆疊結構及所述第二堆疊結構。所述模塑基底包括第一覆蓋部分及第二覆蓋部分，所述第一覆蓋部分覆蓋所述半導體晶片的側表面及所述間隔件晶片的側表面，所述第二覆蓋部分覆蓋所述半導體晶片的下表面。
根據示例性實施例，一種半導體封裝包括：封裝基底；下封裝結構，藉由第一黏合構件黏合至所述封裝基底；第一堆疊結構及第二堆疊結構，位於所述下封裝結構上以彼此間隔開，所述第一堆疊結構及所述第二堆疊結構中的每一者包括多個堆疊記憶體晶片；以及模塑構件，位於所述封裝基底上以覆蓋所述下封裝結構以及所述第一堆疊結構及所述第二堆疊結構。所述下封裝結構包括：模塑基底；半導體晶片，設置於所述模塑基底中使得所述半導體晶片的晶片接墊自所述模塑基底暴露出；多個間隔件晶片，在所述模塑基底中設置成與所述半導體晶片間隔開，以及重佈線配線層，佈置於所述模塑基底上且具有電性連接至所述晶片接墊的重佈線配線。所述半導體晶片的厚度處於40微米至60微米的範圍內，且所述第一黏合構件的厚度處於15微米至25微米的範圍內。
根據示例性實施例，一種半導體封裝包括：封裝基底；下封裝結構，佈置於所述封裝基底上且包括：模塑基底，半導體晶片，設置於所述模塑基底中使得所述半導體晶片的晶片接墊自所述模塑基底暴露出，多個間隔件晶片，在所述模塑基底中設置成與所述半導體晶片間隔開，以及重佈線配線層，佈置於所述模塑基底上且具有電性連接至所述晶片接墊的重佈線配線接墊；第一堆疊結構及第二堆疊結構，位於所述下封裝結構上以彼此間隔開，所述第一堆疊結構及所述第二堆疊結構中的每一者包括多個堆疊記憶體晶片；第一導電連接構件，電性連接所述重佈線配線接墊與所述封裝基底的基底接墊；第二導電連接構件，電性連接記憶體晶片的晶片接墊與所述封裝基底的基底接墊；以及模塑構件，位於所述封裝基底上以覆蓋所述下封裝結構以及所述第一堆疊結構及所述第二堆疊結構。所述模塑基底包括第一覆蓋部分及第二覆蓋部分，所述第一覆蓋部分覆蓋所述半導體晶片的側表面及所述間隔件晶片的側表面，所述第二覆蓋部分覆蓋所述半導體晶片的下表面。
圖1是示出根據示例性實施例的半導體封裝的剖視圖。圖2是示出圖1中的半導體封裝的平面圖。圖3是示出圖1中的堆疊於下封裝結構上的最下第一記憶體晶片及第二記憶體晶片的剖視圖。圖4是示出圖1中的下封裝結構中的半導體晶片及間隔件晶片的平面圖。
參照圖1至圖4，半導體封裝10可包括：封裝基底100；下封裝結構200，具有模塑在其中的半導體晶片300及間隔件晶片400；第一堆疊結構G1及第二堆疊結構G2，各自包括多個記憶體晶片；以及模塑構件900。另外，半導體封裝10可更包括外連接構件160。
在示例性實施例中，半導體封裝10可為包括不同種類的半導體晶片的多晶片封裝（multi-chip package，MCP）。半導體封裝10可為包括堆疊或佈置於一個封裝中的多個半導體晶片以執行電子系統的全部或大部分功能的系統級封裝（System In Package，SIP）。舉例而言，半導體封裝10可為包括控制器及多個堆疊記憶體晶片的通用快閃存儲（UFS）裝置。
封裝基底100可為具有彼此相對的上表面102與下表面104的基底。舉例而言，封裝基底100可包括印刷電路板（printed circuit board，PCB）、可撓性基底、帶基底等。封裝基底100可包括其中具有通孔及各種電路元件的多電路板。封裝基底100中可包括配線作為用於半導體晶片300與記憶體晶片之間電性連接的通道。
在封裝基底100的上表面102上可佈置有基底接墊120。基底接墊120可分別連接至配線。配線可在封裝基底100的上表面102上或封裝基底100內部延伸。舉例而言，配線的至少一部分可用作基底接墊，即著落接墊（landing pad）。
儘管示出了一些基底接墊120，但是示例性地示出了基底接墊的數目及位置，且因此可不限於此。由於配線以及基底接墊在本領域中是眾所周知的，因此將省略關於以上元件的例示及說明。
在封裝基底100的上表面102上可形成有第一絕緣膜140，以暴露出基底接墊120。第一絕緣膜140可覆蓋除基底接墊120之外的封裝基底100的整個上表面102。舉例而言，第一絕緣膜140可包括阻焊劑（solder resist）。
在示例性實施例中，在封裝基底100上可安裝有下封裝結構200。下封裝結構200可藉由第一黏合構件240（例如，第一黏合構件240可位於下封裝結構200的底部與第一絕緣膜140的頂部之間）黏合至封裝基底100的上表面102上。舉例而言，第一黏合構件240可包括黏合膜，例如直接黏合膜（direct adhesive film，DAF）。
下封裝結構200可包括：模塑基底210；半導體晶片300，設置於模塑基底210中使得晶片接墊310自模塑基底210暴露出；多個間隔件晶片400，在模塑基底210中設置成與半導體晶片300間隔開；以及重佈線配線層220，形成於模塑基底210的第一表面212上且具有電性連接至晶片接墊310的重佈線配線230。重佈線配線230可包括佈置於模塑基底210的周邊區中的重佈線配線接墊232。
作為子半導體封裝的下封裝結構200可為扇出封裝，其中重佈線配線層220被形成為延伸至半導體晶片300外部的區中的模塑基底210。重佈線配線層220可藉由晶圓級（或面板級）重佈線配線製程形成。
特別是，模塑基底210可具有彼此相對的第一表面212與第二表面214。模塑基底210可包含例如環氧模塑化合物。半導體晶片300與所述多個間隔件晶片400可被納入（例如嵌入）於模塑基底210中。
半導體晶片300可包括在其第一表面（例如，主動表面）上的多個晶片接墊310。半導體晶片300可設置於模塑基底210中，使得上面形成晶片接墊310的第一表面面向下封裝結構200的第一表面（例如，上面形成晶片接墊310的第一表面可背向封裝基底100）。
半導體晶片300的第一表面（上表面）可被模塑基底210的第一表面212暴露出。因此，半導體晶片300的晶片接墊310可自模塑基底210的第一表面212暴露出。半導體晶片300的第一表面可被模塑基底210暴露出，且與半導體晶片300的第一表面相對的第二表面及其側表面可被模塑基底210覆蓋。相似地，除間隔件晶片400的一個表面（例如，上表面）之外的表面可被模塑基底210覆蓋。另外，模塑基底210可填充半導體晶片300與間隔件晶片400之間的空間。
模塑基底210可包括：第一覆蓋部分210a，覆蓋半導體晶片300的側表面及間隔件晶片400的側表面；第二覆蓋部分210b，覆蓋半導體晶片300的第二表面（下表面）；以及第三覆蓋部分210c，覆蓋間隔件晶片400的下表面。舉例而言，如圖3中所示，第一覆蓋部分210a至第三覆蓋部分210c可彼此整合在一起（例如，由相同的材料在相同的製程中形成），以界定環繞半導體晶片300及間隔件晶片400的無縫結構。第一黏合構件240可夾置於下封裝結構200的模塑基底210的第二表面214與封裝基底100之間，例如第一黏合構件240可夾置於封裝基底100的頂部與模塑基底210的第二覆蓋部分210b的底部及第三覆蓋部分210c的底部之間。
因此，由於半導體晶片300的下表面及間隔件晶片400的下表面被模塑基底210的第二覆蓋部分210b及第三覆蓋部分210c覆蓋，因此可增大第一黏合構件240與模塑基底210的黏合強度。此外，模塑基底210的第二覆蓋部分210b可保護半導體晶片300免受外部衝擊，且可防止離子雜質穿透過第一黏合構件240。
半導體晶片300可包括積體電路。舉例而言，半導體晶片300可為包括邏輯電路的邏輯晶片。邏輯晶片可為用於控制記憶體晶片的控制器。半導體晶片300可為用於主機（例如，中央處理單元（central processing unit，CPU）、圖形處理單元（graphic processing unit，GPU）、晶片上系統（system on chip，SoC）等）的處理器晶片，例如應用專用積體電路（application-specific integrated circuit，ASIC）。
間隔件晶片400可包括含有矽的虛設半導體晶片。舉例而言，間隔件晶片400的虛設半導體晶片可具有如下結構：例如，厚度與半導體晶片300的厚度相似，但實際上可能（例如在電性上）在半導體封裝10內不起作用。因此，不對虛設半導體晶片施加電性訊號，且虛設半導體晶片不執行電性特定功能。
重佈線配線層220可形成於模塑基底210的第一表面212上。重佈線配線層220可包括：第一絕緣層222，設置於模塑基底210的第一表面212上且具有分別暴露出晶片接墊310的第一開口；重佈線配線230，設置於第一絕緣層222上，且重佈線配線230的至少部分分別藉由第一開口與晶片接墊310接觸；以及第二絕緣層224，設置於第一絕緣層222上以覆蓋重佈線配線230，且具有分別暴露出重佈線配線230的部分（即，暴露出重佈線配線接墊區）的第二開口。
舉例而言，第一絕緣層222及第二絕緣層224可包括聚合物層、介電層等。第一絕緣層22及第二絕緣層224可包括光敏絕緣層。重佈線配線230可包含例如鋁（Al）、銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、鉑（Pt）或其合金。
重佈線配線230可自半導體晶片300的晶片接墊310延伸至周邊區。重佈線配線230的被第二絕緣層224的第二開口暴露出的部分可用作重佈線配線接墊232。重佈線配線接墊232可位於不與堆疊於下封裝結構200上的記憶體晶片交疊的周邊區中。因此，下封裝結構200可包括具有扇出型重佈線配線接墊232的重佈線配線層220。
半導體晶片300可藉由第一導電連接構件250電性連接至封裝基底100。特別是，第一導電連接構件250可將下封裝結構200的重佈線配線接墊232電性連接至封裝基底100的基底接墊120。舉例而言，第一導電連接構件250可包括結合配線。
因此，下封裝結構200可藉由第一黏合構件240堆疊於封裝基底100上，且模塑在下封裝結構200中的半導體晶片300可藉由多個第一導電連接構件250電性連接至封裝基底100。另外，所述多個間隔件晶片400可對稱地佈置於半導體晶片300的兩側（例如，相對的兩側），藉此減少或防止下封裝結構200的翹曲。
在示例性實施例中，第一堆疊結構G1可堆疊於封裝基底100上的下封裝結構200上。第一堆疊結構G1可包括依序堆疊於下封裝結構200上的多個記憶體晶片。舉例而言，所述多個記憶體晶片可包括具有記憶體裝置（例如，動態隨機存取記憶體（dynamic random-access memory，DRAM）、與非（NAND）快閃記憶體等）的記憶體晶片500及700。
第一堆疊結構G1可包括第一記憶體晶片500a、500b、500c、500d及第三記憶體晶片700a、700b、700c、700d。第一記憶體晶片500a、500b、500c、500d可分別使用第二黏合構件540a、540b、540c、540d依序黏合在下封裝結構200上。第三記憶體晶片700a、700b、700c、700d可分別使用第二黏合構件740a、740b、740c、740d依序黏合在第一記憶體晶片500上。舉例而言，第二黏合構件可包括黏合膜，例如直接黏合膜（DAF）。
第一記憶體晶片500a、500b、500c、500d可藉由第二導電連接構件550電性連接至封裝基底100。特別是，第二導電連接構件550可將第一記憶體晶片500的晶片接墊電性連接至封裝基底100的基底接墊120。舉例而言，第二導電連接構件550可包括結合配線。因此，第一記憶體晶片500可藉由多個第二導電連接構件550電性連接至封裝基底100。
第三記憶體晶片700a、700b、700c、700d可藉由第二導電連接構件750電性連接至封裝基底100。特別是，第二導電連接構件750可將第三記憶體晶片700的晶片接墊710電性連接至封裝基底100的基底接墊120。舉例而言，第二導電連接構件750可包括結合配線。因此，第三記憶體晶片700可藉由多個第二導電連接構件750電性連接至封裝基底100。
在示例性實施例中，第二堆疊結構G2可堆疊於封裝基底100上的下封裝結構200上。第二堆疊結構G2可在下封裝結構200上佈置成與第一堆疊結構G1間隔開（例如，在水平方向上）。第一堆疊結構G1與第二堆疊結構G2可並排佈置於下封裝結構200上。第二堆疊結構G2可包括依序堆疊於下封裝結構200上的多個記憶體晶片600及800。舉例而言，記憶體晶片600及800可包括記憶體裝置，例如DRAM、NAND快閃記憶體等。
第二堆疊結構G2可包括第二記憶體晶片600a、600b、600c、600d及第四記憶體晶片800a、800b、800c、800d。第二記憶體晶片600a、600b、600c、600d可分別使用第二黏合構件640a、640b、640c、640d依序黏合在下封裝結構200上。第四記憶體晶片800a、800b、800c、800d可分別使用第二黏合構件840a、840b、840c、840d依序黏合在第二記憶體晶片600上。
第二記憶體晶片600a、600b、600c、600d可藉由第二導電連接構件650電性連接至封裝基底100。特別是，第二導電連接構件650可將第二記憶體晶片600的晶片接墊電性連接至封裝基底100的基底接墊120。舉例而言，第二導電連接構件650可包括結合配線。因此，第二記憶體晶片600可藉由多個第二導電連接構件650電性連接至封裝基底100。
第四記憶體晶片800a、800b、800c、800d可分別藉由第二導電連接構件850電性連接至封裝基底100。特別是，第二導電連接構件850可將第四記憶體晶片800的晶片接墊810電性連接至封裝基底100的基底接墊120。舉例而言，第二導電連接構件850可包括結合配線。因此，第四記憶體晶片800可藉由多個第二導電連接構件850電性連接至封裝基底100。
在示例性實施例中，第一記憶體晶片500a、500b、500c、500d可以級聯結構堆疊（例如，在水平方向上彼此偏移開以界定台階結構）。第二記憶體晶片600a、600b、600c、600d可以級聯結構堆疊（例如，在水平方向上彼此偏移開以界定台階結構）。第一記憶體晶片500a、500b、500c、500d可在下封裝結構200上在朝向第二堆疊結構G2的方向上依序偏移對準。第二記憶體晶片600a、600b、600c、600d可在下封裝結構200上在朝向第一堆疊結構G1的方向上依序偏移對準。
第三記憶體晶片700a、700b、700c、700d可以級聯結構堆疊（例如，在水平方向上彼此偏移開以界定台階結構）。第四記憶體晶片800a、800b、800c、800d可以級聯結構堆疊（例如，在水平方向上彼此偏移開以界定台階結構）。第三記憶體晶片700a、700b、700c、700d可在下封裝結構200上在朝向第二堆疊結構G2的方向上依序偏移對準。第四記憶體晶片800a、800b、800c、800d可在下封裝結構200上在朝向第一堆疊結構G1的方向上依序偏移對準。
另外，第一堆疊結構G1的記憶體晶片的數目可與第二堆疊結構G2的記憶體晶片的數目相同。舉例而言，如圖1中所示，第一堆疊結構G1與第二堆疊結構G2可相對於穿過半導體晶片300的垂直軸對稱地佈置。
如圖2至圖4中所示，半導體晶片300及所述多個間隔件晶片400可佈置於模塑基底210中以彼此間隔開，例如，半導體晶片300可沿著X方向及沿著Y方向位於兩個間隔件晶片400之間且在水平方向上與兩個間隔件晶片400間隔開（圖4）。間隔件晶片400可對稱地佈置於半導體晶片300的兩側上。第一堆疊結構G1及第二堆疊結構G2可佈置於下封裝結構200上以彼此間隔開。
如圖4中所示，下封裝結構200可包括彼此相對且在與第一方向（例如，Y方向）平行的方向上延伸的第一側表面S1與第二側表面S2，所述第一方向平行於第一表面212。下封裝結構200可更包括彼此相對且與垂直於第一方向的第二方向（例如，X方向）平行延伸的第三側表面S3與第四側表面S4。
模塑基底210在第一方向（Y方向）上的長度可為與重佈線配線層220在第一方向（Y方向）上的長度相同，且可界定下封裝結構200的縱向長度L1。模塑基底210在第二方向（X方向）上的長度可與重佈線配線層220在第二方向（X方向）上的長度相同，且可界定下封裝結構200的橫向長度W1。
下封裝結構200的橫向長度（即在X方向上的寬度W1）可處於約8毫米至約12毫米的範圍內。半導體晶片300在X方向上的寬度W2可處於約2毫米至約5毫米的範圍內，間隔件晶片400在X方向上的寬度W3可處於約1.5毫米至約5毫米的範圍內，且記憶體晶片500a在X方向上的寬度W4（圖2）可處於約3毫米至約5毫米的範圍內。在本實施例中，下封裝結構200的寬度W1可為約9毫米，且記憶體晶片500a的寬度W4可為約3.8毫米。
記憶體晶片500a的寬度W4與下封裝結構200的寬度W1的比率W4/W1可處於約0.25至約0.625的範圍內。在本實施例中，記憶體晶片500a的寬度W4與下封裝結構200的寬度W1的比率W4/W1可小於約0.5。
如圖4中進一步所示，下封裝結構200的縱向長度（即在Y方向上的長度L1）可處於約11毫米至約14毫米的範圍內，半導體晶片300在Y方向上的長度L2可處於約4毫米至約6毫米的範圍內，間隔件晶片400在Y方向上的長度L3可處於約3毫米至約8毫米的範圍內，且記憶體晶片500a在Y方向上的長度L4（圖2）可處於約10毫米至約13毫米的範圍內。在本實施例中，下封裝結構200的長度L1可與記憶體晶片500a的長度L4相同。下封裝結構200的長度L1可為約12.7毫米。
半導體晶片300的第一厚度T1可處於約40微米至約60微米的範圍內，且第一黏合構件240的第二厚度T2可處於約15微米至約25微米的範圍內，例如下封裝結構200的第一高度H1可大於第一厚度T1與第二厚度T2之和（即，H1 ＞ T1+T2）。舉例而言，半導體晶片300的第一厚度T1可為約50微米，且第一黏合構件240的第二厚度T2可為約20微米。
最下第一記憶體晶片500a的第三厚度T3可處於約35微米至約55微米的範圍內，且第二黏合構件540的第四厚度T4可處於約3微米至約10微米的範圍內，例如最下第一記憶體晶片500a的第二高度H2可等於第三厚度T3與第四厚度T4之和（即，H2=T3+T4）。舉例而言，最下第一記憶體晶片500a的第三厚度T3可為約45微米，且第二黏合構件540a的第四厚度T4可為約5微米。
第三高度H3、即最下第一記憶體晶片500a的頂部距封裝基底100的上表面（例如距第一絕緣膜140的頂部）的垂直距離可處於約110微米至約130微米的範圍內。舉例而言，如圖3中所示，第三高度H3可為下封裝結構200與最下第一記憶體晶片500a的總高度（即，H3=H1+H2）。舉例而言，最下第一記憶體晶片500a的頂部距封裝基底100的上表面的第三高度H3可為約120微米。因此，半導體晶片300及間隔件晶片400可以扇出封裝形狀模塑在例如下封裝結構200內，藉此減小整個封裝的總厚度。
在本實施例中，可佈置四個間隔件晶片400。然而，可確定間隔件晶片400的數目、厚度、面積、佈置方式等以防止包括半導體晶片300及間隔件晶片400的下封裝結構200的翹曲。
在示例性實施例中，模塑構件900可在封裝基底100上被形成為覆蓋下封裝結構200、第一堆疊結構G1及第二堆疊結構G2。模塑構件900可包含例如環氧模塑化合物（epoxy molding compound，EMC）。
在封裝基底100的下表面104上可形成有用於提供電性訊號的外連接接墊130。外連接接墊130可被第二絕緣膜150暴露出。第二絕緣膜150可包括例如氧化矽層、氮化矽或氮氧化矽層。用於與外部裝置電性連接的外連接構件160可設置於外連接接墊130上。舉例而言，外連接構件160可包括焊料球。半導體封裝10可藉由焊料球安裝在模組基底上，以形成記憶體模組。
如上所述，半導體封裝10可包括：作為扇出封裝的下封裝結構200，所述下封裝結構200包括模塑基底210內的半導體晶片300及所述多個間隔件晶片400；以及第一堆疊結構G1及第二堆疊結構G2，在下封裝結構200上佈置成彼此間隔開且各自包括多個記憶體晶片500、600、700、800。半導體晶片300的上表面及間隔件晶片400的上表面可在模塑基底210內暴露出，藉此減小封裝的整個厚度。間隔件晶片400可在下封裝結構200中被模塑成對稱地佈置於半導體晶片300的兩側上，藉此減少或防止下封裝結構200的翹曲。
另外，由於半導體晶片300的下表面及間隔件晶片400的下表面被模塑基底210的第二覆蓋部分210b及第三覆蓋部分210c覆蓋，因此可增大第一黏合構件240與模塑基底210的黏合強度。此外，模塑基底210的第二覆蓋部分210b可保護半導體晶片300免受外部衝擊，且可防止離子雜質穿透過第一黏合構件240。
在下文中，將參照圖5至圖15闡釋製造圖1中的半導體封裝10的方法。圖5至圖15是示出根據示例性實施例的製造半導體封裝的方法中的各階段的剖視圖。
參照圖5，在載體基底20上形成分離層30之後，可在載體基底20上佈置半導體晶片300及所述多個間隔件晶片400。
在示例性實施例中，載體基底20可用作上面佈置有半導體晶片300及間隔件晶片400的基礎基底，且將形成模塑基底以對半導體晶片300及間隔件晶片400進行包封。載體基底20可具有對應於上面執行半導體製造製程的晶圓的形狀。作為另外一種選擇，載體基底20可根據佈置在上面的半導體晶片的數目具有對應於面板載體的形狀。載體基底20可包括例如矽基底、玻璃基底或非金屬或金屬板。
分離層30可包括充當臨時黏合劑的聚合物帶。分離層30可包含在受到光或熱時能夠失去黏合強度的材料。舉例而言，分離層30可包括黏合構件，例如熱釋放帶。作為另外一種選擇，分離層30可包括例如在暴露於可見光或紫外線輻射時能夠進行交聯的雙固化矽酮黏合劑。
在示例性實施例中，半導體晶片300可包括在其第一表面（例如，主動表面）上的所述多個晶片接墊310。半導體晶片300可設置於載體基底20上，使得上面形成有晶片接墊310的第一表面面向載體基底20。
半導體晶片300及所述多個間隔件晶片400可被佈置成彼此間隔開。間隔件晶片400可對稱地佈置於半導體晶片300的兩側。
半導體晶片300可包括積體電路。舉例而言，半導體晶片300可為包括邏輯電路的邏輯晶片。邏輯晶片可為用於控制記憶體晶片的控制器。半導體晶片300可為用於主機（例如CPU、GPU、SoC等）的處理器晶片，例如ASIC。
間隔件晶片400可包括含有矽的虛設半導體晶片。為了防止包括間隔件晶片400的下封裝結構200的翹曲，可修改（例如，調整）間隔件晶片400的數目、厚度、面積、佈置方式等，例如調整在半導體晶片300周圍對稱地佈置的間隔件晶片400的數目，以防止翹曲。
參照圖6，可在載體基底20上形成模塑基底210，以覆蓋半導體晶片300及間隔件晶片400。
在示例性實施例中，覆蓋半導體晶片300及間隔件晶片400的模塑基底210可藉由利用包封製程在分離層30上形成模塑材料來形成。模塑基底210可包含例如環氧模塑化合物。
模塑基底210可被形成為完全覆蓋半導體晶片300及間隔件晶片400。因此，半導體晶片300的第一表面可被模塑基底210暴露出，且與半導體晶片300的第一表面相對的第二表面及半導體晶片300的側表面可被模塑基底210覆蓋。相似地，除間隔件晶片400的一個表面之外的表面可被模塑基底210覆蓋。另外，模塑基底210可填充半導體晶片300與間隔件晶片400之間的空間。
參照圖7，可將圖6中的包括形成於其中的模塑基底210的結構翻轉。然後，可自模塑基底210移除載體基底20及分離層30。
在示例性實施例中，可對分離層30加熱以自模塑基底210移除載體基底20。由於載體基底20被移除，半導體晶片300的第一表面可自（例如，藉由）模塑基底210的第一表面212暴露出，例如半導體晶片300的第一表面與第一表面212可實質上共面。因此，半導體晶片300的晶片接墊310可自（例如，藉由）模塑基底210的第一表面212暴露出。
參照圖8至圖10，可在模塑基底210的第一表面212上形成具有電性連接至晶片接墊310的重佈線配線230的重佈線配線層220。
如圖8中所示，可在模塑基底210的第一表面212上形成第一絕緣層222。然後，可將第一絕緣層222圖案化以形成分別暴露出半導體晶片300的晶片接墊310的第一開口223。舉例而言，第一絕緣層222可包括聚合物層、介電層等。第一絕緣層222可包括光敏絕緣層。第一絕緣層222可藉由例如氣相沈積製程、旋塗製程等形成。
如圖9中所示，可在第一絕緣層222上分別形成藉由第一開口223接觸晶片接墊310的重佈線配線230。重佈線配線230可被形成為自半導體晶片300的晶片接墊310延伸至周邊區。如稍後所述，重佈線配線230的形成在周邊區中的一部分可用作用於結合至結合配線的重佈線配線接墊。
在示例性實施例中，重佈線配線230可被形成在第一絕緣層222及晶片接墊310的部分上。重佈線配線230可藉由在第一絕緣層222的一部分上及第一開口中形成晶種層、圖案化晶種層以及執行電鍍製程來形成。因此，重佈線配線230的至少一部分可藉由第一開口接觸晶片接墊310。
舉例而言，為了圖案化晶種層，可在晶種層上形成光阻層，且然後可對光阻層執行曝光製程及顯影製程，以形成用於曝光重佈線配線區的第一光阻圖案。可執行電鍍製程以在由第一光阻圖案界定的重佈線配線區中形成重佈線配線230。重佈線配線230可包含例如鋁（Al）、銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、鉑（Pt）或其合金。
然後，可藉由剝離製程移除第一光阻圖案。然後，可藉由濕式蝕刻製程移除剩餘的晶種層。
如圖10中所示，可在第一絕緣層222上形成第二絕緣層224以覆蓋重佈線配線230，接著圖案化第二絕緣層224以形成暴露出重佈線配線230的部分（即，重佈線配線接墊區）的第二開口225。
舉例而言，第二絕緣層224可包括聚合物層、介電層等。第二絕緣層224可包括光敏絕緣層。第二絕緣層224可藉由例如氣相沈積製程、旋塗製程等形成。
重佈線配線230的被第二開口225暴露出的部分可用作重佈線配線接墊232。因此，重佈線配線層220可形成在模塑基底210的第一表面212上，可包括電性連接至晶片接墊310的重佈線配線230，且重佈線配線230可包括用於結合至結合配線的重佈線配線接墊232。
參照圖11，可藉由單體化製程對模塑基底210進行劃分，以形成作為扇出封裝的下封裝結構200。因此，下封裝結構200可包括：模塑基底210；半導體晶片300，設置於模塑基底210中使得晶片接墊310自模塑基底210暴露出；所述多個間隔件晶片400，在模塑基底210中設置成與半導體晶片300間隔開；以及重佈線配線層220，形成於模塑基底210的第一表面212上且具有電性連接至晶片接墊310的重佈線配線230。重佈線配線230可包括佈置於模塑基底210的周邊區中的重佈線配線接墊232。
另外，由於間隔件晶片400（例如，對稱地）佈置於半導體晶片300的側面，且半導體晶片300的下表面及側表面被模塑基底210覆蓋，因此可減少或防止扇出封裝的下封裝結構200的翹曲。
參照圖12，可在封裝基底100上堆疊下封裝結構200。
在示例性實施例中，封裝基底100可為具有彼此相對的上表面102與下表面104的基底。舉例而言，封裝基底100可包括印刷電路板（PCB）、可撓性基底、帶基底等。封裝基底100可為其中具有通孔及各種電路元件的多電路板。封裝基底100可包括配線作為用於半導體晶片300與記憶體晶片之間電性連接的通道，如稍後所述。
可在封裝基底100的上表面102上佈置基底接墊120。基底接墊120可分別連接至配線。配線可在封裝基底100的上表面102上或封裝基底100內部延伸。舉例而言，配線的至少一部分可用作基底接墊，即著落接墊。
可藉由黏合構件240將下封裝結構200黏合至封裝基底100的上表面102上。舉例而言，黏合構件可包括黏合膜，例如直接黏合膜（DAF）。
然後，半導體晶片300可藉由第一導電連接構件250電性連接至封裝基底100。
可執行配線結合製程，以藉由第一導電連接構件250將半導體晶片300的晶片接墊310電性連接至封裝基底100的上表面102上的基底接墊120。下封裝結構200的重佈線配線接墊232可藉由第一導電連接構件250電性連接至基底接墊120。舉例而言，第一導電連接構件250可包括結合配線。
參照圖13及圖14，可在封裝基底100上的下封裝結構200上堆疊第一堆疊結構G1及第二堆疊結構G2。第一堆疊結構G1及第二堆疊結構G2可堆疊於下封裝結構200上以彼此間隔開。
如圖13中所示，在示例性實施例中，可執行晶粒附著製程以將所述多個第一記憶體晶片500堆疊於下封裝結構200上。第一堆疊結構G1可包括相同類型的第一記憶體晶片500a、500b、500c、500d。可使用第二黏合構件540a、540b、540c、540d將第一記憶體晶片500a、500b、500c、500d依序黏合在下封裝結構200上。舉例而言，記憶體晶片可包括記憶體裝置，例如DRAM、NAND快閃記憶體等。第二黏合構件可包括黏合膜，例如直接黏合膜（DAF）。
第一記憶體晶片500的最下第一記憶體晶片500a的厚度可大於其他第一記憶體晶片500b、500c、500d的厚度（例如，沿著垂直於封裝基底100的上表面的方向）。由於最下第一記憶體晶片500a具有相對較大的厚度，因此可防止在最下第一記憶體晶片500a中出現裂紋。
然後，可藉由第二導電連接構件550將第一堆疊結構G1的第一記憶體晶片500電性連接至封裝基底100。
可執行配線結合製程，以藉由第二導電連接構件550將第一記憶體晶片500a、500b、500c、500d的晶片接墊電性連接至封裝基底100的上表面102上的基底接墊120。第一記憶體晶片500a、500b、500c、500d的晶片接墊可藉由第二導電連接構件550電性連接至基底接墊120。舉例而言，第二導電連接構件550可包括結合配線。
然後，可執行晶粒附著製程以在下封裝結構200上堆疊多個第二記憶體晶片600。第二堆疊結構G2可包括相同類型的第二記憶體晶片600a、600b、600c、600d。可使用第二黏合構件640a、640b、640c、640d將第二記憶體晶片600a、600b、600c、600d依序黏合在下封裝結構200上。舉例而言，記憶體晶片可包括記憶體裝置，例如DRAM、NAND快閃記憶體等。第二黏合構件可包括黏合膜，例如直接黏合膜（DAF）。
第二記憶體晶片600的最下第二記憶體晶片600a的厚度可大於其他第二記憶體晶片600b、600c、600d的厚度。由於最下第二記憶體晶片600a具有相對較大的厚度，因此可防止在最下第二記憶體晶片600a中出現裂紋。
然後，可藉由第二導電連接構件650將第二堆疊結構G2的第二記憶體晶片600電性連接至封裝基底100。
可執行配線結合製程，以藉由第二導電連接構件650將第二記憶體晶片600a、600b、600c、600d的晶片接墊電性連接至封裝基底100的上表面102上的基底接墊120。第二記憶體晶片600a、600b、600c、600d的晶片接墊可藉由第二導電連接構件650電性連接至基底接墊120。舉例而言，第二導電連接構件650可包括結合配線。
在示例性實施例中，第一記憶體晶片500a、500b、500c、500d可以級聯結構堆疊。第二記憶體晶片600a、600b、600c、600d可以級聯結構堆疊。第一記憶體晶片500a、500b、500c、500d可在下封裝結構200上在朝向第二堆疊結構G2的方向上依序偏移對準。第二記憶體晶片600a、600b、600c、600d可在下封裝結構200上在朝向第一堆疊結構G1的方向上依序偏移對準。
如圖14中所示，在示例性實施例中，可執行晶粒附著製程，以將多個第三記憶體晶片700堆疊於下封裝結構200上。第一堆疊結構G1可包括相同類型的第三記憶體晶片700a、700b、700c、700d。可使用第二黏合構件740a、740b、740c、740d將第三記憶體晶片700a、700b、700c、700d依序黏合在下封裝結構200上的第一記憶體晶片600上。舉例而言，記憶體晶片可包括記憶體裝置，例如DRAM、NAND快閃記憶體等。第二黏合構件可包括黏合膜，例如直接黏合膜（DAF）。
然後，可藉由第二導電連接構件750將第一堆疊結構G1的第三記憶體晶片700電性連接至封裝基底100。
可執行配線結合製程，以藉由第二導電連接構件750將第三記憶體晶片700a、700b、700c、700d的晶片接墊電性連接至封裝基底100的上表面102上的基底接墊120。第三記憶體晶片700a、700b、700c、700d的晶片接墊可藉由第二導電連接構件750電性連接至基底接墊120。舉例而言，第二導電連接構件750可包括結合配線。
然後，可執行晶粒附著製程以在下封裝結構200上堆疊多個第四記憶體晶片800。第二堆疊結構G2可包括相同類型的第四記憶體晶片800a、800b、800c、800d。可使用第二黏合構件840a、840b、840c、840d將第四記憶體晶片800a、800b、800c、800d依序黏合在下封裝結構200上。舉例而言，記憶體晶片可包括記憶體裝置，例如DRAM、NAND快閃記憶體等。第二黏合構件可包括黏合膜，例如直接黏合膜（DAF）。
然後，可藉由第二導電連接構件850將第二堆疊結構G2的第四記憶體晶片800電性連接至封裝基底100。
可執行配線結合製程，以藉由第二導電連接構件850將第四記憶體晶片800a、800b、800c、800d的晶片接墊電性連接至封裝基底100的上表面102上的基底接墊120。第四記憶體晶片800a、800b、800c、800d的晶片接墊可藉由第二導電連接構件850電性連接至基底接墊120。舉例而言，第二導電連接構件850可包括結合配線。
在示例性實施例中，第三記憶體晶片700a、700b、700c、700d可以級聯結構堆疊。第四記憶體晶片800a、800b、800c、800d可以級聯結構堆疊。第三記憶體晶片700a、700b、700c、700d可在下封裝結構200上在朝向第二堆疊結構G2的方向上依序偏移對準。第四記憶體晶片800a、800b、800c、800d可在下封裝結構200上在朝向第一堆疊結構G1的方向上依序偏移對準。
參照圖15，可在封裝基底100的上表面102上形成模塑構件900，以覆蓋下封裝結構200以及第一堆疊結構G1及第二堆疊結構G2。模塑構件可包含例如環氧模塑化合物。
然後，可在封裝基底100的下表面104上的外連接接墊130上形成外連接構件（160，參見圖1），以完成圖1中的半導體封裝10。
圖16是示出根據示例性實施例的半導體封裝的平面圖。除下封裝結構中的間隔件晶片的佈置之外，半導體封裝可與參照圖1闡述的半導體封裝實質上相同或相似。因此，相同的參考編號將用於指代相同或類似的元件，且將省略關於上述元件的任何進一步的重複闡釋。
參照圖16，半導體晶片300可佈置於模塑基底210的中間區中，且間隔件晶片400在半導體晶片300周圍對稱地佈置。間隔件晶片400可被佈置成與半導體晶片300的隅角部分對應。間隔件晶片400可在半導體晶片300的隅角部分的圓周周圍延伸。如俯視圖中所示，間隔件晶片400可被佈置成環繞半導體晶片300。間隔件晶片400可被佈置成防止下封裝結構200的翹曲且更牢固地支撐堆疊於下封裝結構200上的多個記憶體晶片。
半導體封裝10可包括半導體裝置，例如邏輯裝置或記憶體裝置。半導體封裝10可包括邏輯裝置（例如中央處理單元（CPU）、主處理單元（main processing unit，MPU）、或應用處理器（application processor，AP）或類似裝置）、以及揮發性記憶體裝置（例如，DRAM裝置、高帶寬記憶體（high bandwidth memory，HBM）裝置）或非揮發性記憶體裝置（例如，快閃記憶體裝置、相變隨機存取記憶體（phase change random-access memory，PRAM）裝置、磁阻隨機存取記憶體（magnetoresistive random-access memory，MRAM）裝置、電阻隨機存取記憶體（resistive random-access memory，ReRAM）裝置或類似裝置）。
藉由總結及回顧，由於傳統的UFS封裝包括具有用於內部控制器晶片的杜爾曼結構（dolmen structure）的虛設晶片，因此整體封裝厚度可能增加，且其機械可靠性可能會劣化。相反，示例性實施例提供了一種包括能夠減小總封裝厚度並防止翹曲的控制器-間隔件封裝結構的半導體封裝。示例性實施例亦提供一種製造所述半導體封裝的方法。
即，根據示例性實施例，一種半導體封裝可包括：作為扇出封裝的下封裝結構，所述下封裝結構包括半導體晶片及設置於模塑基底中的多個間隔件晶片；以及第一堆疊結構及第二堆疊結構，在下封裝結構上佈置成彼此間隔開且各自包括多個記憶體晶片。半導體晶片的第一表面（主動表面）及間隔件晶片的上表面可被設置成自模塑基底暴露出，藉此減小封裝的整個厚度。間隔件晶片可在下封裝結構中被模塑成對稱地佈置於半導體晶片的兩側，藉此減少或防止下封裝結構的翹曲。
另外，由於半導體晶片的下表面（背側）及間隔件晶片的下表面被模塑基底覆蓋，因此可增大將模塑基底黏合至封裝基底上的黏合構件的黏合強度。此外，由於半導體晶片的下表面被模塑基底覆蓋，因此可保護半導體晶片免受外部衝擊，且可防止離子雜質藉由黏合構件滲透至半導體晶片中。
本文中已經揭露了示例性實施例，且儘管採用特定的術語，但是它們僅在一般意義及闡述性的意義上被使用及解釋，而不是出於限制的目的。在一些情況下，對於熟習此項技術者而言在提交本申請案時起顯而易見的是，結合特定實施例闡述的特徵、特性及/或元件可單獨使用或者與結合其他實施例闡述的特徵、特性及/或元件結合使用，除非另外特別指出。因此，熟習此項技術者將理解，在不脫離以下申請專利範圍中闡述的本發明的精神及範圍的情況下，可進行形式及細節上的各種改變。
10:半導體封裝 20:載體基底 30:分離層 100:封裝基底 102:上表面 104:下表面 120:基底接墊 130:外連接接墊 140:第一絕緣膜 150:第二絕緣膜 160:外連接構件 200:下封裝結構 210:模塑基底 210a:第一覆蓋部分 210b:第二覆蓋部分 210c:第三覆蓋部分 212:第一表面 214:第二表面 220:重佈線配線層 222:第一絕緣層 223:第一開口 224:第二絕緣層 225:第二開口 230:重佈線配線 232:重佈線配線接墊 240:第一黏合構件 250:第一導電連接構件 300:半導體晶片 310、710、810:晶片接墊 400:間隔件晶片 500:記憶體晶片/第一記憶體晶片 500a:記憶體晶片/第一記憶體晶片/最下第一記憶體晶片 500b、500c、500d:第一記憶體晶片 540a、540b、540c、540d、640a、640b、640c、640d、740a、740b、740c、740d、840a、840b、840c、840d:第二黏合構件 550、650、750、850:第二導電連接構件 600:第二記憶體晶片/記憶體晶片 600a:第二記憶體晶片/最下第二記憶體晶片 600b、600c、600d:第二記憶體晶片 700:記憶體晶片/第三記憶體晶片 700a、700b、700c、700d:第三記憶體晶片 800:記憶體晶片/第四記憶體晶片 800a、800b、800c、800d:第四記憶體晶片 900:模塑構件 G1:第一堆疊結構 G2:第二堆疊結構 H1:第一高度 H2:第二高度 H3:第三高度 L1:縱向長度/長度 L2、L3、L4:長度 S1:第一側表面 S2:第二側表面 S3:第三側表面 S4:第四側表面 T1:第一厚度 T2:第二厚度 T3:第三厚度 T4:第四厚度 W1:橫向長度/寬度 W2、W3、W4:寬度 X、Y:方向
藉由參照附圖詳細闡述示例性實施例，對於熟習此項技術者而言特徵將變得顯而易見，其中:
圖1是示出根據示例性實施例的半導體封裝的剖視圖。
圖2是示出圖1中的半導體封裝的平面圖。
圖3是示出圖1中的堆疊於下封裝結構上的最下第一記憶體晶片及第二記憶體晶片的剖視圖。
圖4是示出圖1中的下封裝結構中的半導體晶片及間隔件晶片的平面圖。
圖5至圖15是示出根據示例性實施例的製造半導體封裝的方法中的各階段的剖視圖。
圖16是示出根據示例性實施例的半導體封裝的平面圖。
10:半導體封裝
100:封裝基底
102:上表面
104:下表面
120:基底接墊
130:外連接接墊
140:第一絕緣膜
150:第二絕緣膜
160:外連接構件
200:下封裝結構
210:模塑基底
212:第一表面
214:第二表面
220:重佈線配線層
222:第一絕緣層
224:第二絕緣層
230:重佈線配線
232:重佈線配線接墊
240:第一黏合構件
250:第一導電連接構件
300:半導體晶片
310:晶片接墊
400:間隔件晶片
500:記憶體晶片/第一記憶體晶片
500a:記憶體晶片/第一記憶體晶片/最下第一記憶體晶片
500b、500c、500d:第一記憶體晶片
540a、540b、540c、540d、640a、640b、640c、640d、740a、740b、740c、740d、840a、840b、840c、840d:第二黏合構件
750、850:第二導電連接構件
600:第二記憶體晶片/記憶體晶片
600a:第二記憶體晶片/最下第二記憶體晶片
600b、600c、600d:第二記憶體晶片
700:記憶體晶片/第三記憶體晶片
700a、700b、700c、700d:第三記憶體晶片
800:記憶體晶片/第四記憶體晶片
800a、800b、800c、800d:第四記憶體晶片
900:模塑構件
G1:第一堆疊結構
G2:第二堆疊結構

Claims (20)

  1. 一種半導體封裝，包括： 封裝基底； 下封裝結構，位於所述封裝基底上，所述下封裝結構包括： 模塑基底， 半導體晶片，位於所述模塑基底中，所述半導體晶片的晶片接墊經由所述模塑基底被暴露出， 間隔件晶片，位於所述模塑基底中，所述間隔件晶片與所述半導體晶片間隔開，以及 重佈線配線層，位於所述模塑基底上，所述重佈線配線層具有電性連接至所述半導體晶片的所述晶片接墊的重佈線配線； 第一堆疊結構及第二堆疊結構，位於所述下封裝結構上，所述第一堆疊結構與所述第二堆疊結構彼此間隔開，且所述第一堆疊結構及所述第二堆疊結構中的每一者包括堆疊記憶體晶片；以及 模塑構件，位於所述封裝基底上，所述模塑構件覆蓋所述下封裝結構以及所述第一堆疊結構及所述第二堆疊結構， 其中所述模塑基底包括第一覆蓋部分及第二覆蓋部分，所述第一覆蓋部分覆蓋所述半導體晶片的側表面及所述間隔件晶片的側表面，且所述第二覆蓋部分覆蓋所述半導體晶片的下表面。
  2. 如請求項1所述的半導體封裝，其中所述模塑基底更包括覆蓋所述間隔件晶片的下表面的第三覆蓋部分。
  3. 如請求項1所述的半導體封裝，更包括將所述下封裝結構的所述模塑基底黏合至所述封裝基底上的第一黏合構件。
  4. 如請求項3所述的半導體封裝，其中所述半導體晶片的厚度處於40微米至60微米的範圍內，且所述第一黏合構件的厚度處於15微米至25微米的範圍內。
  5. 如請求項1所述的半導體封裝，其中所述第一堆疊結構及所述第二堆疊結構中的每一者中的所述堆疊記憶體晶片中的最下堆疊記憶體晶片藉由第二黏合構件黏合至所述下封裝結構上，所述堆疊記憶體晶片中的所述最下堆疊記憶體晶片距所述封裝基底的上表面的高度處於110微米至130微米的範圍內。
  6. 如請求項1所述的半導體封裝，其中所述第一堆疊結構及所述第二堆疊結構中的每一者中的所述堆疊記憶體晶片中的最下堆疊記憶體晶片的寬度與所述下封裝結構的寬度的比率小於0.5。
  7. 如請求項1所述的半導體封裝，其中所述第一堆疊結構中的所述堆疊記憶體晶片的數目等於所述第二堆疊結構中的所述堆疊記憶體晶片的數目。
  8. 如請求項1所述的半導體封裝，更包括第一導電連接構件，所述第一導電連接構件電性連接所述重佈線配線層的重佈線配線接墊與所述封裝基底的基底接墊，所述重佈線配線接墊電性連接至所述半導體晶片的所述晶片接墊。
  9. 如請求項8所述的半導體封裝，其中所述第一導電連接構件包括結合配線。
  10. 如請求項1所述的半導體封裝，更包括第二導電連接構件，所述第二導電連接構件電性連接所述第一堆疊結構及所述第二堆疊結構中的每一者中的所述堆疊記憶體晶片的連接接墊與所述封裝基底的基底接墊。
  11. 一種半導體封裝，包括： 封裝基底； 第一黏合構件，位於所述封裝基底上，所述第一黏合構件的厚度處於15微米至25微米的範圍內， 下封裝結構，位於所述封裝基底上，所述第一黏合構件直接位於所述下封裝結構與所述封裝基底之間，且所述下封裝結構包括： 模塑基底， 半導體晶片，位於所述模塑基底中，所述半導體晶片的晶片接墊經由所述模塑基底被暴露出，且所述半導體晶片的厚度處於40微米至60微米的範圍內， 間隔件晶片，位於所述模塑基底中，所述間隔件晶片與所述半導體晶片間隔開，以及 重佈線配線層，位於所述模塑基底上且具有電性連接至所述半導體晶片的所述晶片接墊的重佈線配線； 第一堆疊結構及第二堆疊結構，位於所述下封裝結構上，所述第一堆疊結構與所述第二堆疊結構彼此間隔開，且所述第一堆疊結構及所述第二堆疊結構中的每一者包括堆疊記憶體晶片；以及 模塑構件，位於所述封裝基底上，所述模塑構件覆蓋所述下封裝結構以及所述第一堆疊結構及所述第二堆疊結構。
  12. 如請求項11所述的半導體封裝，其中所述第一堆疊結構及所述第二堆疊結構中的每一者中的所述堆疊記憶體晶片中的最下堆疊記憶體晶片藉由第二黏合構件黏合至所述下封裝結構上，所述堆疊記憶體晶片中的所述最下堆疊記憶體晶片距所述封裝基底的上表面的高度處於110微米至130微米的範圍內。
  13. 如請求項11所述的半導體封裝，其中所述第一堆疊結構及所述第二堆疊結構中的每一者中的所述堆疊記憶體晶片中的最下堆疊記憶體晶片的寬度與所述下封裝結構的寬度的比率小於0.5。
  14. 如請求項11所述的半導體封裝，其中所述模塑基底包括： 第一覆蓋部分，覆蓋所述半導體晶片的側表面及所述間隔件晶片的側表面； 第二覆蓋部分，覆蓋所述半導體晶片的下表面；以及 第三覆蓋部分，覆蓋所述間隔件晶片的下表面。
  15. 如請求項11所述的半導體封裝，其中所述第一堆疊結構中的所述堆疊記憶體晶片的數目等於所述第二堆疊結構中的所述堆疊記憶體晶片的數目。
  16. 如請求項11所述的半導體封裝，其中所述重佈線配線層包括電性連接至所述半導體晶片的所述晶片接墊的重佈線配線接墊。
  17. 如請求項16所述的半導體封裝，其中所述重佈線配線接墊位於不與所述第一堆疊結構及所述第二堆疊結構的所述堆疊記憶體晶片交疊的周邊區中。
  18. 如請求項16所述的半導體封裝，更包括第一導電連接構件，所述第一導電連接構件電性連接所述重佈線配線接墊與所述封裝基底的基底接墊。
  19. 如請求項18所述的半導體封裝，其中所述第一導電連接構件包括結合配線。
  20. 一種半導體封裝，包括： 封裝基底； 下封裝結構，位於所述封裝基底上，所述下封裝結構包括： 模塑基底， 半導體晶片，位於所述模塑基底中，所述半導體晶片的晶片接墊經由所述模塑基底暴露出， 間隔件晶片，位於所述模塑基底中，所述間隔件晶片與所述半導體晶片間隔開，以及 重佈線配線層，位於所述模塑基底上且具有電性連接至所述半導體晶片的所述晶片接墊的重佈線配線接墊； 第一堆疊結構及第二堆疊結構，位於所述下封裝結構上，所述第一堆疊結構與所述第二堆疊結構彼此間隔開，且所述第一堆疊結構及所述第二堆疊結構中的每一者包括堆疊記憶體晶片； 第一導電連接構件，電性連接所述重佈線配線接墊與所述封裝基底的基底接墊； 第二導電連接構件，電性連接所述第一堆疊結構及所述第二堆疊結構中的所述堆疊記憶體晶片的連接接墊與所述封裝基底的所述基底接墊；以及 模塑構件，位於所述封裝基底上，所述模塑構件覆蓋所述下封裝結構以及所述第一堆疊結構及所述第二堆疊結構， 其中所述模塑基底包括第一覆蓋部分及第二覆蓋部分，所述第一覆蓋部分覆蓋所述半導體晶片的側表面及所述間隔件晶片的側表面，所述第二覆蓋部分覆蓋所述半導體晶片的下表面。
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